KR100517398B1 - 전기 광학 장치용 기판, 전기 광학 장치, 전자 기기 및투사형 표시 장치 - Google Patents

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Abstract

전기 광학 장치용 기판은 신호 전극과, 해당 신호 전극에 전기적으로 결합된 제 1 샘플 홀드 회로와, 해당 신호 전극에 전기적으로 결합된 제 2 샘플 홀드 회로와, 화소 구동 회로와, 해당 화소 구동 회로와 전기적으로 결합된 화소 전극을 구비한다. 해당 신호 전극에 (N+1)번째의 화상에 속하는 신호가 인가된 경우에는 해당 제 1 샘플 홀드 회로에 기억된 N 번째의 화상에 속하는 신호에 의거하여 해당 화소 구동 회로가 해당 화소 전극에 전압을 제 1 소정 기간 부여하고, 해당 제 1 소정 기간내에, 해당 제 2 샘플 홀드 회로가, 해당 (N+1)번째의 화상에 속하는 신호를 기억한다. 해당 신호 전극에 (N+2)번째의 화상에 속하는 신호가 인가된 경우에는 해당 제 2 샘플 홀드 회로에 기억된 해당 (N+1)번째의 화상에 속하는 신호에 의거하여 해당 화소 구동 회로가 해당 화소 전극에 전압을 제 2 소정 기간 부여하고, 해당 제 2 소정 기간내에, 해당 제 1 샘플 홀드 회로가, 해당 (N+2)번째의 화상에 속하는 신호를 기억한다. N은 자연수이다.

Description

전기 광학 장치용 기판, 전기 광학 장치, 전자 기기 및 투사형 표시 장치{Electrooptic device, substrate therefor, electronic device, and projection display}
본 발명은 전기 광학 장치용 기판에 관한 것으로, 특히, 광 반사형 전기 광학 장치에 적합한 전기 광학 장치용 기판에 관한 것이다.
본 명세서에 있어서 「라이트 밸브」란, 광 투과형 광 변조 소자 및 광 반사형 광 변조 소자를 나타낸다.
본 출원인은 1996년 10월 22일부 출원에 관계된 특원평8-279388호로써, 이하에 기술하는 액정 패널용 기판, 액정 패널 및 투사형 표시 장치의 구성을 개시하였다.
반사형 액정 패널을 라이트 밸브로서 사용한 투사형 표시 장치(액정 프로젝터)는 도 18에 도시된 바와 같이, 시스템 광축(LO)을 따라 배치한 광원부(1110), 적분기 렌즈(1120) 및 편광 변환 소자(1130)로 개략 구성되는 편광 조명 장치(1100)와, 편광 조명 장치(1100)로부터 사출된 S 편광속을 S 편광속 반사면(1201)에 의해 반사시키는 편광 빔 스플리터(1200)와, 편광 빔 스플리터(1200)의 S 편광속 반사면(1201)으로부터 반사된 광 중 청색 광(b)의 성분을 분리하는 다이크로익 미러(1412)와, 분리된 청색 광(b)을 변조하는 반사형 액정 라이트 밸브(1300b)와, 다이크로익 미러(1412)에 의해 청색 광이 분리된 후의 광속 중 적색 광(R)의 성분을 반사시켜 분리하는 다이크로익 미러(1413)와, 분리된 적색 광(R)을 변조하는 반사형 액정 라이트 밸브(1300R)와, 다이크로익 미러(1413)를 투과하는 나머지 녹색 광(G)을 변조하는 반사형 액정 라이트 밸브(1300G)와, 3개의 반사형 액정 라이트 밸브(1300R, 1300G, 1300b)로 변조된 광을 광로 역진시켜 다이크로익 미러(1413,1412), 편광 빔 스플리터(1200)로 합성하고, 이 합성광을 스크린(1600)으로 투사하는 투사 렌즈로 이루어진 투사 광학계(1500)로 구성되어 있다. 각 반사형 액정 라이트 밸브(1300R, 1300G, 1300b)로서는 각각 도 19의 단면도로 도시된 바와 같은 반사형 액정 패널(530)이 사용되고 있다.
이 반사형 액정 패널(530)은 유리 또는 세라믹 등으로 이루어진 지지 기판(532) 상에 접착제로 고착된 반사형 액정 패널용 기판(531)과, 이 반사형 액정 패널용 기판(531) 상 을 시일재(536)로 틀모양으로 둘러싸고, 간격을 두고 대향배치한 투명 도전막(ITO)으로 이루어진 대향 전극(공통 전극)(533)을 갖는 광 입사측의 유리 기판(대향 기판)(535)과, 반사형 액정 패널용 기판(531)과 유리 기판(535) 사이의 시일재(536)로 밀봉된 간극내에서 충전된 주지의 TN(Twisted Nematic)형 액정 또는 전압 무인가 상태로 액정 분자가 대략 수직 배향하는 SH(Super Homeotropic)형 액정(537)을 갖고 있다.
도 20은 이 반사형 액정 패널(530)에 사용되는 반사형 액정 패널용 기판(531)의 주요 회로 구성을 도시하고, 도 21은 그 반사형 액정 패널용 기판(531)을 확대한 평면 레이 아웃을 도시한다. 반사형 액정 패널용 기판(531)은 도 19에 도시된 다수의 화소 전극(514)이 매트릭스형으로 배치된 직사각형 화소 영역(표시 영역)(520)과, 화소 영역(520)의 좌우변의 외측에 위치하고, 게이트 선(주사 전극, 행 전극)(Y0 내지 Yn)을 주사하기 위한 시프트 레지스터 및 버퍼 회로로 이루어진 주사선 구동 회로(Y 드라이버)(522)(522R, 522L)와, 화소 영역(520)의 상변의 외측에 위치하고, 데이터 선(소스 선, 신호 전극, 열 전극)(X0 내지 Xm)에 대한프리챠지 및 테스트 회로(523)와, 화소 영역(520)의 하변의 외측에 위치하고, 데이터 선(X0 내지 Xm)에 화상 데이터에 따른 화상 신호를 샘플링하여 공급하는 화상 신호 샘플링 회로(524)와, 주사선 구동 회로(522), 프리챠지 및 테스트 회로(523) 및 화상 신호 샘플링 회로(524)의 외측에는 상술한 시일재(537)가 위치 결정되는 테두리형상의 시일 영역(527)과, 아래쪽단에 따라 배열되어 있고, 이방성도전막(ACF)(538)을 통해 플렉시블 테이프 배선(539)에 고착 접속되는 복수의 단자 패드(526)와, 이 단자 패드(526)의 열과 시일 영역(527) 사이에 위치하고, 화상 신호 샘플링 회로(524)를 위한 선택 펄스를 생성하는 시프트 레지스터(521)와, 그 시프트 레지스터(521)의 양옆에 위치하여, 유리 기판(535)의 대향 전극(533)에 전력을 공급하기 위한 중계 단자 패드(소위 은점)(529R, 529L)로 구성되어 있다.
시프트 레지스터(521)와 화상 신호 샘플링 회로(524)는 데이터 선(X1 내지 Xm)을 구동하기 위한 신호 선 구동 회로(X 드라이버)(540)를 구성하고 있다. 이 신호 선 구동 회로(540)는 데이터 선(X0 내지 Xm)에 대하여 1개씩 순서대로 데이터 신호를 보내주는 점 순차 구동 방식을 채용하고 있다. 또한, 모든 데이터 선(X0 내지 Xm)에 대하여 일제히 데이터 신호를 보내주는 선 순차 구동 방식을 채용할 수 있다. 화소(화소 전극(514))이 매트릭스형으로 배열된 화소 영역(520)은 격자형으로 배치된 데이터 선(X0 내지 Xm) 및 게이트 선(Yo 내지 Yn)과, 그들의 교점부마다 배치된 화소 선택용 MOSFET(절연 게이트형 전계 효과 트랜지스터)(T)(T00 내지 Tnm)를 갖고 있다. 각 화소의 트랜지스터(T)의 소스(S)는 데이터 선(X)에, 게이트(G)는 게이트 선에, 드레인(D)은 후술하는 바와 같이 화소 전극(514) 및 유지 용량(C)에 각각 접속되어 있다. 이 반사형 액정 패널용 기판(531)의 화소 전극(514)에는 대향 기판의 유리 기판(535) 사이에 충전되는 액정(537)의 액정 셀(LC)이 접속된다.
또한, 시일 영역(527)의 내측에 위치하는 주변 회로(주사선 구동 회로(522R, 522L), 프리챠지 및 테스트 회로(523) 및 화상 신호 샘플링 회로(524))에도, 광이 입사하는 것을 방지하기 위해, 최상층의 화소 전극(514)과 동층의 차광막(525)(도 19 참조)이 설정되어 있다.
도 22는 반사형 액정 패널용 기판(531)의 화소 영역(520)의 일부를 확대하여 도시한 평면도이고, 도 23은 도 22 중의 A-A′에 따라 절단한 상태를 도시한 절단도이다. 도 23에 있어서, 501은 단결정 실리콘의 P--형 반도체 기판(N--형 반도체 기판도 가능하다)이며, 예를 들면 20mm 각의 대형 사이즈이다. 502는 이 반도체 기판(501)중 소자(MOSFET 등)형성 영역의 표면(주면)측에 형성된 P형 웰 영역, 503은 반도체 기판(501)의 소자 비형성 영역에서의 소자 분리용으로 형성된 필드 산화막(소위 LOCOS)이다. 도 23에 도시된 P형 웰 영역(502)은 예를 들면 화소수 768×1024와 같은 다수의 화소가 매트릭스형으로 배치된 화소 영역(520)의 공통 웰 영역으로서 형성되어 있고, 화소 영역(520) 이외의 주변 회로(주사선 구동 회로(522R, 522L), 프리챠지 및 테스트 회로(523), 화상 신호 샘플링 회로(524) 및 신호 선 구동 회로(521)를 구성하는 소자를 제작하여 넣기 위한 영역인 P형 웰 영역과는 분리되어 있다.
필드 산화막(503)에는 1화소 마다의 구획 영역에 2개의 개구부가 형성되어 있다. 한쪽 개구부의 내측 중앙에 게이트 절연막(504b)을 통해 형성된 폴리실리콘 또는 메탈실리사이드 등으로 이루어진 게이트 전극(504a)과, 이 게이트 전극(504a)의 양측의 P형 웰 영역(502)의 표면에 형성된 N+형 소스 영역(505a), N+형 드레인 영역(505b)이 화소 선택용 N 채널형 MOSFET(절연 게이트형 전계 효과 트랜지스터)(T)를 구성하고 있다. 행방향에 인접하는 복수 화소의 각 게이트 전극(504a)은 그대로 화소 행 방향으로 연장되어 게이트 선(504)(도 20 도시의 Y)을 구성하고 있다.
또한, 다른쪽 개구부의 내측의 P형 웰 영역(502)의 표면에 형성된 행방향 공통의 P형 용량 전극 영역(508)과, 이 P형 용량 전극 영역(508) 상에 절연막(유전막)(509b)을 통해 형성된 폴리실리콘 또는 메탈실리사이드 등으로 이루어진 용량 전극(509a)이 화소 선택용 트랜지스터(T)에서 선택된 신호를 유지하기 위한 유지 용량(C)을 구성하고 있다.
게이트 전극(504a) 및 용량 전극(509a) 상에는 제 1 층간 절연막(506)이 형성되고, 이 절연막(506) 상에는 알루미늄을 주체로 하는 제 1 메탈 층이 형성되어 있다.
제 1 메탈 층에는 열 방향으로 연장되는 데이터 선(520)(도 20도시의 X), 데이터 선(507)으로부터 빗살모양으로 돌출하여 콘택트 홀(506a)을 통해 소스 영역(504b)에 도전 접촉하는 소스 전극 배선(507a), 콘택트 홀(506b)을 통해 드레인 영역(505b)에 도전 접촉하는 동시에 콘택트 홀(506c)을 통해 용량 전극(59a)에 도전 접촉하는 중계 배선(510)이 포함된다.
데이터 선(507), 소스 전극 배선(507a) 및 중계 배선(510)을 구성하는 제 1 메탈 층 상에는 제 2 층간 절연막(511)이 형성되고, 이 제 2 층간 절연막(511) 상에는 알루미늄을 주체로 하는 제 2 메탈 층이 형성되어 있다. 이 제 2 메탈 층에는 화소 영역(520)의 한면을 덮는 차광막(512)이 포함된다. 또한, 이 차광막(512)을 구성하는 제 2 메탈 층은 화소 영역(520) 주위에 형성되는 주변 회로(주사선 구동 회로(522R, 522L), 프리챠지 및 테스트 회로(523), 화상 신호 샘플링 회로(524) 및 신호 선 구동 회로(521)에서 소자간의 접속용 배선으로서 이용된다.
차광막(512)의 중계 배선(510) 바로 위에 대응하는 위치에는 플러그 관통용개구부(512a)가 개구되어 있다. 차광막(512) 상에는 제 3 층간 절연막(513)이 형성되고, 이 제 3 층간 절연막(513) 상에 약 1 화소분에 대응한 직사각형의 반사 전극으로서의 화소 전극(514)이 형성되어 있다. 차광막(512)의 개구부(512a)에 대응하여 그 내측에 위치하도록, 제 3, 제 2 층간 절연막(513, 511)을 관통하는 콘택트 홀(516)이 설정되어 있다. 이 콘택트 홀(516)내에는 텅스텐 등의 고융점 금속을 CVD법에 의해 매립한 후, 제 3 층간 절연막(513) 상에 퇴적한 고융점 금속층과 제 3 층간 절연막(513)의 표면측을 CMP(화학적 기계 연마)법으로 연마하여 경면과 같이 평탄화한다. 이어서, 예를 들면 저온 스퍼터법에 의해 알루미늄 층을 성막하고, 패터닝에 의해 1변이 15 내지 20μm 정도의 직사각형의 화소 전극(반사 전극)(514)을 형성한다. 중계 배선(510)과 그 위 층의 화소 전극(514)은 기둥모양의 접속 플러그(층간 도전부)(515)로 전기적으로 접속되어 있다. 그리고, 화소 전극(514) 상에는 패시베이션 막(517)이 전면적으로 형성되어 있다.
또한, 접속 플러그(515)의 형성 방법으로서는 CMP법으로 제 3 층간 절연막(513)을 평탄화한 후, 콘택트 홀을 개구하여, 그 속에 텅스텐 등의 고융점 금속을 매립하는 방법도 있다.
이러한 반사형 액정 패널용 기판(531)의 구동 방식은 우선, 주사선 구동 회로(522)가 게이트 선(Y0)을 선택하고, 그 선택 기간(수평 기간)에 있어서, 신호 선 구동 회로(540)로부터 데이터 선(X0 내지 Xm)에 대하여 1개씩 순번대로 화소 선택 기간(열 선택 기간)마다 데이터 신호가 보내지고, 제 1 열상의 화소에서는 유지 용량(C)과 화소 전극(514)에 접속된 액정 셀(LC)에 대하여, 점 순차로 데이터 신호의 기록이 행하여진다.
다음에, 주사선 구동 회로(522)가 게이트 선(Y1)을 선택한 선택 기간에 있어서는 제 2 행상의 화소에서는 유지 용량(C)과 화소 전극(514)에 접속된 액정 셀(LC)에 대하여, 점 순차로 데이터 신호의 기록이 행하여진다. 이와 같이하여, 마지막에 제 (n+1)행 상의 화소에 대한 데이터 신호의 기록이 행하여지면, 모든 화소의 기록 기간(신호 선 구동 회로(540)측에서는 화상 신호의 1 프레임 전송)이 종료하고, 그 후의 모든 화소 표시 기간을 거친 후, 다음 1 프레임 전송이 개시된다.
그렇지만, 다음 1 프레임 전송이 개시되면, 게이트 선(Y0)을 선택한 선택 기간에서는 제 1 행 제 1 열의 화소상의 데이터 신호가 재기록(rewritten)되지만, 제 1 행 상의 그 밖의 화소나 제 2 행 이하의 화소에서는 전 프레임 신호가 그대로 남아 있다. 따라서, 기록 기간에는 전 프레임에 속하는 화상과 후 프레임에 속하는 화상과 교체되는 화소가 점 순차로 진행하며, 실제는 그대로 표시 화면에 나타나 있기 때문에, 표시 화면의 불균일이 생긴다.
화소수가 비교적 적은 표시 화면인 경우, 기록 기간을 단축할 수 있기 때문에, 상기와 같은 표시 화면의 불균일은 그다지 문제가 되지 않지만, 화소수를 늘릴 수록, 모든 화소의 기록 시간이 길어지게 되는 만큼, 상반적으로 모든 화소 표시 기간이 짧게 되어, 표시 화면의 불균일이 드러나게 되어, 화질의 저하를 초래한다. 물론, 신호 선 구동 회로(540)는 점 순차 방식이 아니라, 선 순차 방식을 채용할 수 있지만, 이러한 경우도, 모든 화소의 기록 시간에서는 전 프레임에 속하는 화상과 후 프레임에 속하는 화상과의 전환 화소가 선 순차로 진행하여, 그대로 표시 화면에 나타나 있기 때문에, 역시 표시 화면의 불균일이 발생하고 있다. 화소수를 늘린 경우, 표시 화면의 불균일에 의해 화질의 저하를 초래한다. 이 때문에, 고화소수에 의한 대화면화 또는 고세밀화에 한계가 있었다.
그래서, 상기 문제점을 감안하여, 본 발명의 제 1 과제는 점 순차 또는 선 순차 기록 방식을 채용하여도, 그 기록 순차가 표시 화면에 드러나지 않고, 표시 화면의 불균일을 해소할 수 있으며, 고화질을 얻을 수 있는 전기 광학 장치용 기판을 제공하는 데에 있다.
또한, 본 발명의 제 2 과제는 액정(LC)을 비롯하여, DMD, FED, PDP, EL, LED 등의 디지털 구동의 표시 디바이스에 적합한 전기 광학 장치용 기판을 제공하는 것에 있다.
도 1은 본 발명의 실시예 1에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도.
도 2a는 실시예 1에서의 액티브 소자 회로를 도시한 회로도.
도 2b는 그 액티브 소자 회로의 동작을 설명하기 위한 타이밍챠트.
도 3은 실시예 1의 액티브 매트릭스 액정 표시 소자 구동 회로의 동작을 설명하기 위한 타이밍챠트.
도 4는 본 발명의 실시예 2에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도.
도 5는 본 발명의 실시예 3에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도.
도 6은 실시예 3에서의 타이밍 회로의 동작을 설명하는 타이밍챠트.
도 7은 본 발명의 실시예 4에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도.
도 8a는 실시예 4에서의 액티브 소자 회로를 도시한 회로도.
도 8b는 그 액티브 소자 회로의 동작을 설명하기 위한 타이밍챠트.
도 9는 본 발명의 실시예 5에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도.
도 10은 본 발명의 실시예 6에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도.
도 11a는 실시예 6에서의 액티브 소자 회로를 도시한 회로도.
도 11b는 그 액티브 소자 회로의 동작을 설명하기 위한 타이밍챠트.
도 12는 본 발명의 실시예 7에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도.
도 13는 본 발명의 실시예 8에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로에서의 액티브 소자 회로를 도시한 회로도.
도 14는 본 발명의 제 9 실시예에서의 반사형 액정 패널을 위한 기판에 설정한 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도.
도 15a는 도 14에 도시된 매트릭스 액정 표시 소자 구동 회로의 화소마다 설정하는 디지털 기억 회로를 도시한 회로도.
도 15b는 도 15a에 도시된 디지털 기억 회로의 동작을 설명하기 위한 타이밍도.
도 16은 도 14에 도시한 매트릭스 액정 표시 소자 구동 회로의 전체적 동작을 설명하는 타이밍도.
도 17은 본 발명의 제 10 실시예에서의 디지털 기억 회로를 도시한 회로도.
도 18은 반사형 액정 패널을 라이트 밸브로서 사용한 투사형 표시 장치의 일례로서 비디오 프로젝터를 도시한 개략 구성도.
도 19는 반사형 액정 패널을 도시한 단면도.
도 20은 반사형 액정 패널에 사용하는 종래의 반사형 액정 패널용 기판의 액티브 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도.
도 21은 도 20의 반사형 액정 패널용 기판을 도시한 평면도.
도 22는 도 21의 반사형 액정 패널용 기판의 화소 영역을 도시한 부분 평면도.
도 23은 도 22 중의 A-A′선을 따라 절단한 상태를 도시한 절단도.
본 발명의 전기 광학 장치용 기판은 신호 전극과, 해당 신호 전극에 전기적으로 결합된 제 1 샘플 홀드 회로와, 해당 신호 전극에 전기적으로 결합된 제 2 샘플 홀드 회로와, 화소 구동 회로와, 해당 화소 구동 회로와 전기적으로 결합된 화소 전극을 구비하고 있으며, 해당 신호 전극에 (N+1)번째의 화상에 속하는 신호가 인가된 경우에는 해당 제 1 샘플 홀드 회로에 기억된 N 번째의 화상에 속하는 신호에 의거하여 해당 화소 구동 회로가 해당 화소 전극에 전압을 제 1 소정 기간 부여하고, 해당 제 1 소정 기간내에, 해당 제 2 샘플 홀드 회로가, 해당 (N+1)번째의 화상에 속하는 신호를 기억하고, 해당 신호 전극에 (N+2)번째의 화상에 속하는 신호가 인가된 경우에는 해당 제 2 샘플 홀드 회로에 기억된 해당 (N+1)번째의 화상에 속하는 신호에 의거하여 해당 화소 구동 회로가 해당 화소 전극에 전압을 제 2 소정 기간 부여하며, 해당 제 2 소정 기간내에, 해당 제 1 샘플 홀드 회로가, 해당 (N+2)번째의 화상에 속하는 신호를 기억하며, N은 자연수이고, 그들의 것에 의해 상기 목적이 달성된다.
바람직하게는 제 1 기록 타이밍 신호가 인가되는 제 1 주사 전극과, 제 2 기록 타이밍 신호가 인가되는 제 2 주사 전극을 또한 구비하고 있고, 상기 제 1 샘플 홀드 회로는 제 1 신호 유지 회로와, 해당 제 1 주사 전극에 전기적으로 결합한 제 1 신호 기록 회로를 가지며, 상기 제 2 샘플 홀드 회로는 제 2 신호 유지 회로와, 해당 제 2 주사 전극에 전기적으로 결합한 제 2 신호 기록 회로를 갖는다. 해당 제 1 기록 타이밍 신호에 의거하여 해당 제 1 신호 기록 회로는 상기 신호 전극과 해당 제 1 신호 유지 회로를 전기적으로 연락하고, 해당 제 2 기록 타이밍 신호에 의거하여 해당 제 2 신호 기록 회로는 해당 신호 전극과 해당 제 2 신호 유지 회로를 전기적으로 연락한다.
어떤 실시예에서는 상기 제 1 신호 기록 회로는 제 1 트랜지스터이고, 상기 제 2 신호 기록 회로는 해당 제 1 트랜지스터의 도전형과 같은 도전형을 갖는 제 2 트랜지스터이다.
다른 실시예에서는 상기 제 1 신호 기록 회로는 제 1 트랜지스터이고, 상기 제 2 신호 기록 회로는 해당 제 1 트랜지스터의 도전형에 대하여 반대의 도전형을 갖는 제 2 트랜지스터이다.
바람직하게는 주사 전극 구동 파형을 출력하는 주사 전극 구동 회로와,
해당 주사 전극 구동 파형 및 프레임 기간마다 레벨이 전환되는 타이밍 신호를 받아들이는 기록 타이밍 회로를 또한 구비하고 있고, 해당 기록 타이밍 회로는 해당 주사 전극 구동 파형 및 해당 타이밍 신호에 근거하여, 홀수 프레임 기간 중에 상기 제 1 주사 전극에 상기 제 1 기록 타이밍 신호를 인가하고, 짝수 프레임 기간 중에 상기 제 2 주사 전극에 상기 제 2 기록 타이밍 신호를 인가한다.
어떤 실시예에서는 홀수 프레임 기간 중에, 상기 제 1 기록 타이밍 신호를 상기 제 1 주사 전극에 인가하는 홀수 프레임용 주사 전극 구동 회로와, 짝수 프레임 기간 중에, 상기 제 2 기록 타이밍 신호를 상기 제 2 주사 전극에 인가하는 짝수 프레임용 주사 전극 구동 회로를 또한 구비하고 있다.
바람직하게는 상기 화소 구동 회로는 제 1 신호 판독 회로와, 제 2 신호 판독 회로와, 공통 화소 구동 회로를 갖고 있고, 해당 제 1 신호 판독 회로는 제 1 판독 타이밍 신호에 근거하여, 상기 제 1 샘플 홀드 회로와 해당 공통 화소 구동 회로를 전기적으로 연락하여, 해당 제 2 신호 판독 회로는 제 2 판독 타이밍 신호에 근거하여, 상기 제 2 신호 유지 회로와 해당 공통 화소 구동 회로를 전기적으로 연락하고, 해당 공통 화소 구동 회로는 해당 제 1 판독 회로 및 제 2 판독 회로 중 어느 한 방향이거나 한 방향으로부터의 신호에 근거하여 화소를 구동한다.
어떤 실시예에서는 상기 제 1 판독 회로는 제 3 트랜지스터이고, 상기 제 1 판독 회로는 해당 제 3 트랜지스터의 도전형과 같은 도전형을 갖는 제 4 트랜지스터이다.
바람직하게는 상기 제 1 판독 회로는 제 3 트랜지스터이고, 상기 제 1 판독 회로는 해당 제 3 트랜지스터의 도전형에 대하여 반대의 도전형을 갖는 제 4 트랜지스터이며, 상기 제 1 판독 타이밍 신호와 상기 제 2 판독 타이밍 신호는 동일한 신호이다.
어떤 실시예에서는 상기 공통 전극 구동 회로는 제 5 트랜지스터이고, 해당 제 5 트랜지스터의 일단은 화소 구동 전원에 전기적으로 접속되며, 타단은 상기 화소 전극에 전기적으로 접속되어 있다.
다른 실시예에서는 상기 공통 전극 구동 회로는 제 5 트랜지스터이고, 해당 제 5 트랜지스터의 일단은 화소 구동 전원에 전기적으로 접속되며, 타단은 상기 화소 전극에 전기적으로 접속되어 있다.
또다른 실시예에서는 상기 화소 구동 회로는 제 1 화소 구동 회로와, 제 2 화소 구동 회로를 가지고 있고, 해당 제 1 화소 구동 회로는 제 1 판독 타이밍 신호에 근거하여 상기 제 1 샘플 홀드 회로와 상기 화소 전극을 전기적으로 연락하고, 해당 제 2 화소 구동 회로는 제 2 판독 타이밍 신호에 근거하여 상기 제 2 샘플 홀드 회로와 상기 화소 전극을 전기적으로 연락한다.
또다른 실시예에서는 상기 제 1 화소 구동 회로는 제 3 트랜지스터이고, 상기 제 2 화소 구동 회로는 해당 제 3 트랜지스터의 도전형과 같은 도전형을 갖는 제 4 트랜지스터이다.
바람직하게는 판독 타이밍 회로 또한 구비하고 있고, 해당 판독 타이밍 회로는 프레임 기간마다 레벨이 전환되는 타이밍 신호에 근거하여, 홀수 프레임 기간 중에 상기 제 1 판독 타이밍 신호를 출력하고, 짝수 프레임 기간 중에 상기 제 2 판독 타이밍 신호를 출력한다.
어떤 실시예에서는 상기 판독 타이밍 회로는 상기 제 1 판독 타이밍 신호와, 상기 제 2 판독 타이밍 신호 사이에, 블랭킹 기간을 삽입한다.
다른 실시예에서는 상기 제 1 화소 구동 회로는 제 3 트랜지스터이고, 상기 제 2 화소 구동 회로는 해당 제 3 트랜지스터의 도전형에 대하여 반대의 도전형을 갖는 제 4 트랜지스터이다.
바람직하게는 프레임 기간마다 레벨이 전환되는 타이밍 신호를, 홀수 프레임 중은 상기 제 1 판독 타이밍 신호로서 이용하고, 짝수 프레임 중은 상기 제 2 판독 타이밍 신호로서 이용한다.
어떤 실시예에서는 상기 신호 전극에 인가되는 신호가 아날로그 신호이다.
다른 실시예에서는 상기 신호 전극 상에 인가되는 신호가 펄스폭 변조 신호이다.
또다른 실시예에서는 상기 전기 광학 장치용 기판과, 해당 전기 광학 장치용 기판에 대향하는 광 투과성 기판과, 해당 전기 광학 장치용 기판과 해당 광 투과성기판 사이에 위치하는 전기 광학 재료를 구비한 전기 광학 장치이다.
또다른 실시예에서는 상기 광 투과성 기판에 대향 전극이 설정되어 있고, 해당 대향 전극에 프레임 기간마다 전환되는 공통 전압을 인가한다.
또다른 실시예에서는 상기 전기 광학 장치를 표시부로서 구비한 전자 기기이다.
다른 실시예에서는 상기 전기 광학 장치를 광 변조 장치로서 구비한 투사형 표시 장치이다.
본 발명의 전기 광학 장치용 기판은 매트릭스형으로 설정된 복수의 화소 전극과, 각각이 해당 복수의 화소 전극의 각각과 전기적으로 접속된 복수의 기억 회로를 구비하고 있어, 해당 복수의 기억 회로의 각각은 제 1 래치 회로와, 제 2 래치 회로를 갖고, 해당 제 1 래치 회로는 적어도 1개의 제 1 주사 신호 선과, 신호 전극에 전기적으로 결합되어 있고, 해당 제 2 래치 회로는 적어도 1개의 제 2 주사 신호 선과, 해당 제 1 래치 회로와, 해당 화소 전극에 전기적으로 결합되어 있고, 해당 적어도 1개의 제 1 주사 신호 선을 통해 해당 제 1 래치 회로에 제 1 타이밍 신호가 인가된 경우에는 다음의 제 1 타이밍 신호가 인가되기까지, 해당 제 1 래치 회로가 해당 신호 전극에 주어진 데이터 신호를 기억하고, 해당 적어도 1개의 제 2 주사 신호 선을 통해 해당 제 2 래치 회로에 제 2 타이밍 신호가 인가된 경우에는 해당 제 2 래치 회로가 해당 제 1 래치 회로에 기억된 해당 데이터 신호를 받아들이고, 다음의 제 2 타이밍 신호가 인가되기 까지, 해당 데이터 신호를 해당 화소 전극에 부여하며, 해당 제 1 타이밍 신호는 해당 매트릭스에서의 제 1 래치 회로의 행의 각각에 순차로 부여하며, 해당 제 1 래치 회로 행의 모두에 해당 제 1 타이밍 신호가 주어질 때마다, 해당 제 2 타이밍 신호가 해당 제 2 래치 회로의 모두에 동시에 부여하며, 그들의 것에 의해 상기 목적을 달성한다.
본 발명의 전기 광학 장치용 기판은 주사 전극과 신호 전극의 매트릭스 교점에 대응하는 화소에 각각 화소 전극을 구비하고 있고, 상기 신호 전극에 도래하는 디지털 데이터를 캐스케이드 접속한 복수의 기억 셀에 순차 시프트하면서 일시 기억 유지하고, 최종 단의 상기 기억 셀의 기억 출력에 근거하여 상기 화소를 구동시키는 디지털 기억 수단이, 상기 화소마다 각각 설정되어 있으며, 그들의 것에 따라 상기 목적이 달성된다.
바람직하게는 상기 제 1 래치 회로는 상기 데이터 신호를 받아들이는 제 1 데이터 선택 소자와, 해당 제 1 데이터 선택 소자를 통해 받아들이는 해당 데이터 신호를 기억하는 제 1 플립플롭을 갖고, 상기 제 2 래치 회로는 해당 제 1 플립플롭에 기억된 해당 데이터 신호를 받아들이는 제 2 데이터 선택 소자와, 해당 제 2 데이터 선택 소자를 통해 받아들이는 해당 데이터 신호를 기억하는 제 2 플립플롭을 갖고, 해당 제 2 플립플롭의 출력 단자가 상기 화소 전극에 전기적으로 접속되어 있다.
더욱 바람직하게는 상기 제 1 데이터 선택 소자는 상기 제 1 타이밍 신호에 동기하여, 상기 데이터 신호 선과 상기 제 1 플립플롭을 전기적으로 연락하는 제 1 트랜지스터이고, 해당 제 1 플립플롭은 해당 제 1 타이밍 신호에 동기하여 기억 동작하는 제 1 동기식 플립플롭이며, 상기 제 2 데이터 선택 소자는 상기 제 2 타이밍 신호에 동기하여 해당 제 1 플립플롭과 상기 제 2 플립플롭을 전기적으로 연락하는 제 2 트랜지스터이고, 해당 제 2 플립플롭은 해당 제 2 타이밍 신호에 동기하여 기억 동작하는 제 2 동기식 플립플롭이다.
어떤 실시예에서는 상기 제 1 데이터 선택 소자는 상기 제 1 타이밍 신호에 동기하여, 논리 동작하는 제1의 1 입력형 게이트 소자이고, 상기 제 1 플립플롭은 해당 제 1 타이밍 신호에 동기하여 기억 동작하는 제 1 동기식 플립플롭이며, 상기 제 2 데이터 선택 소자는 상기 제 2 타이밍 신호에 동기하여 논리 동작하는 제2의 1 입력형 게이트 소자이고, 상기 제 2 플립플롭은 해당 제 2 타이밍 신호에 동기하여 기억 동작하는 제 2 동기식 플립플롭이다.
다른 실시예에서는 상기 제1의 1 입력형 게이트 소자 및 제2의 1 입력형 게이트 소자의 적어도 하나는 클록드 인버터이다.
또다른 실시예에서는 상기 제1의 1 입력형 게이트 소자 및 제2의 1 입력형 게이트 소자의 적어도 하나는 3 스테이트 버퍼이다.
바람직하게는 상기 제 1 동기식 플립플롭은 순회 접속된 짝수개의 인버터를 포함하는 제 1 짝수 반전 회로와, 상기 제 1 타이밍 신호에 동기하여, 해당 제 1 짝수 반전 회로에서의 초 단 인버터의 입력과 귀환 인버터 출력의 전기적 접속을 분리하는 제 1 기억 유지 제어용 트랜지스터를 갖고, 상기 제 2 동기식 플립플롭은 순회 접속된 짝수개의 인버터를 포함하는 제 2 짝수 반전 회로와, 상기 제 2 타이밍 신호에 동기하여, 해당 제 2 짝수 반전 회로에서의 초 단 인버터의 입력과 귀환 인버터 출력의 전기적 접속을 분리하는 제 2 기억 유지 제어용 트랜지스터를 갖는다.
어떤 실시예에서는 상기 제 1 동기식 플립플롭은 순회 접속된 짝수개의 인버터를 포함하는 제 1 짝수 반전 회로를 갖고, 해당 제 1 짝수 반전 회로에서의 귀환 단 인버터가, 상기 제 1 타이밍 신호에 동기하여, 논리 동작을 중단하는 제 1 클록드 인버터이고, 상기 제 2 동기식 플립플롭은 순회 접속된 짝수개의 인버터를 포함하는 제 2 짝수 반전 회로를 갖고, 해당 제 2 짝수 반전 회로에서의 귀환 단 인버터가, 상기 제 1 타이밍 신호에 동기하여, 논리 동작을 중단하는 제 1 클록드 인버터이다.
바람직하게는 상기 제 1 짝수 반전 회로 및 제 2 짝수 반전 회로의 적어도 하나는 2개의 인버터를 포함하는 이중 반전 회로이다.
바람직하게는 상기 신호 전극에 상기 디지털 데이터를 부여하는 직병렬 변환용 시프트 레지스터와, 상기 주사 전극을 순차적으로 선택하는 주사 전극 선택용 시프트 레지스터와, 상기 주사 전극 선택용 시프트 레지스터로부터의 주사 전극 구동 파형에 근거하여 상기 제 1 타이밍 신호를 생성하는 래치 타이밍 회로를 또한 구비하고 있다.
어떤 실시예에서는 상기 전기 광학 장치용 기판과, 해당 전기 광학 장치용 기판에 대향하는 광 투과성 기판과, 해당 전기 광학 장치용 기판과 해당 광 투과성기판 사이에 위치하는 전기 광학 재료를 구비한 전기 광학 장치이다.
다른 실시예에서는 상기 광 투과성 기판에 대향 전극이 설정되어 있고, 해당 대향 전극에 프레임 기간마다 전환되는 공통 전압을 인가한다.
또다른 실시예에서는 상기 전기 광학 장치를 표시부로서 구비한 전자 기기이다.
또다른 실시예에서는 상기 전기 광학 장치를 광 변조 장치로서 구비한 투사형 표시 장치이다.
본 발명의 전기 광학 장치용 기판은 매트릭스형으로 배치된 복수의 화소 전극과, 해당 복수의 화소 전극의 각각에 전기적으로 결합된 복수의 액티브 소자 회로를 구비하고 있고, 해당 복수의 액티브 소자 회로의 각각은 일시 기억한 선행 신호를 판독하여 화소 구동하는 화소 구동 동작과, 상기 선행 신호로부터 일정 기간 후에 신호 전극에 생기는 동일 화소의 후속 신호(subsequent signal)에 대한 일시 기억 동작을 동시 병행적으로 실행하여, 그에 따라 상기 목적을 달성한다.
또한, 상기 과제를 해결하기 위해, 본 발명이 강구한 수단은 주사 전극과 신호 전극의 매트릭스 교점에 대응하는 화소에 각각 화소 전극을 구비하는 전기 광학 장치용 기판에 있어서, 일시 기억한 선행 신호(예를 들면 전 프레임 신호)를 판독하여 화소를 구동하는 화소 구동 동작과 그 선행 신호로부터 일정 시간 후에 신호 전극에 생기는 동일 화소의 후속 신호(예를 들면 후 프레임 신호)에 대한 일시 기억 동작을 동시 병행적으로 실행하는 액티브 소자 회로를 화소마다 각각 대응하여 작성되어 이루어진 것이다.
종래의 액티브 소자 회로에서는 동일 화소의 신호를 유지 용량에 일시 기억하는 타이밍과 전기 광학 재료를 화소 구동하는 타이밍이 일치하고 있는 것이지만, 본 발명의 전기 광학 장치용 기판에 의하면, 신호 전극으로부터의 신호를 일시 기억하는 타이밍과, 그 일시 기억 신호를 판독하여 화소를 구동하는 타이밍을 일정 기간(예를 들면 1 프레임 기간)내에 적극적으로 비키어 놓을 수 있기 때문에, 다음 기간에 걸쳐 모든 화소의 동시 구동(동시 정지 표시)을 실현할 수 있다. 여기서, 일정 기간이란, 풀 프레임 기간에 한정되지 않고, 컬러 시퀀스 표시 방식(필드 색 순차 방식)에 있어서, 1 풀 프레임 기간에 R, G, B의 서브프레임 기간을 순차로 포함하는 경우는 이 서브프레임 기간도 일정 기간에 상당하고 있다.
본 발명에 있어서는 점 순차 방식 또는 선 순차 방식에 관계없이, 기록 순차가 일시 기억 순차로 머무는 것에 지나지 않으므로, 기록 순차는 화소 구동 순차로서 드러나지 않고, 모든 화소 일제의 프레임 전환 표시가 가능하다. 이로 인해, 표시 화면의 불균일을 해소할 수 있으며, 고화질의 전기 광학 장치용 기판을 제공할 수 있다. 이 때문에, 화소수의 다소에 무관하게, 고화질의 대화면화 또는 고세밀화를 실현할 수 있다. 또한, 일정 기간(예를 들면 1 프레임 기간)에 걸쳐 모든 화소의 동시 구동(동시 정지 표시)도 실현되며, 표시 시간과 기록 시간이 상반되지 않고, 종전에 비해 표시 시간을 길게 할 수 있으므로, 더한층 고화질화를 달성할 수 있다. 또한, 일정 기간(예를 들면 1 프레임 기간)에 걸쳐 모든 화소의 일시 기억 동작도 실현되어, 기록 기간을 길게 할 수 있다. 신호 전송 속도의 저속화에 의한 주변 회로 구성의 간소화 또는 고화소수화를 실현할 수 있다. 전기 광학 장치용 기판에 외부 부착하는 표시 데이터용 프레임 메모리를 불필요화할 수 있다.
이러한 화소 구동 지연형 액티브 소자 회로로서는 신호 전극으로부터의 신호를 받아들이는 일시 기억 동작을 시분할로 배타적 내지 순차적으로 실행하는 복수의 샘플 홀드 수단과, 각 샘플 홀드 수단으로부터의 일시 유지 신호를 판독하여 화소 구동 동작을 시분할로 배타적 내지 순차적으로 실행하는 화소 구동 수단을 갖고 있다. 일반적으로는 샘플 홀드 수단에서 제 1과 제 2 샘플 홀드 수단만으로 구성하면 충분하다. 이러한 경우, 후속 신호의 기록 기간과 선행 신호의 화소 구동 기간과는 같아진다. 그러나, 제 3 이상의 샘플 홀드 수단을 설정하여도 된다. N개의 샘플 홀드 수단을 갖는 경우, 예를 들면, 후속 신호의 기록 기간을 선행 신호의 화소 구동 기간의 (N-1)배로 할 수 있기 때문에, 신호 전송 속도의 저속화에 의한 주변 회로 구성의 간소화나 고화소수화가 현저한 것으로 된다. 컬러 시퀀스 방식의 경우, 예를 들면 3개의 샘플 홀드 수단을 설정한 경우, R 서브프레임의 화소 구동 기간과 G 서브프레임의 화소 구동 기간에 걸쳐 B 서브프레임 신호를 기록할 수 있다.
이 샘플 홀드 수단에 있어서 신호측에 시좌를 옮기면, 각 화소에 1개의 신호 전극이 할당되어 있는 경우는 1개의 신호 전극상의 시리얼 신호가 복수의 샘플 홀드 수단에 있어서 선행 신호와 후속 신호로 분리하여 직병렬 변환된 후, 각각 일시 기억된다. 이러한 경우, 복수의 샘플 홀드 수단의 선택 타이밍을 제어하기 위한 주사 전극의 개수가 샘플 홀드 수단의 수만큼 필요하게 된다. 예를 들면, 제 1과제 2 샘플 홀드 수단을 구비하는 경우, 1개의 신호 전극과 2개의 주사 전극이 필요하게 된다. 반대로, 예를 들면 홀수 프레임 전용 신호 전극과 짝수 프레임 전용 신호 전극을 설정하는 경우는 주사 전극 1개를 공용할 수 있으며, 이미 제 1과 제 2 샘플 홀드 수단이 직병렬 변환 수단으로서 기능하지 않고, 일시 기억 기능만을 한다.
상기 제 1 샘플 홀드 수단은 제 1 신호 유지 수단과, 제 1 선택 타이밍 신호에 의해 개폐하여 신호 전극상의 신호를 제 1 신호 유지 수단에 샘플링하는 제 1 신호 기록 수단을 갖는다. 또한 제 2 샘플 홀드 수단은 제 2 신호 유지 수단과, 제 2 선택 타이밍 신호에 의해 개폐하여 신호 전극상의 신호를 제 2 신호 유지 수단에 샘플링하는 제 2 신호 기록 수단을 갖는다. 선행 신호(예를 들면 전(홀수) 프레임 신호)는 예를 들면 제 1 신호 기록 수단에 의해 제 1 신호 유지 수단에 일시 유지되는 동시에, 후속 신호(예를 들면 후(짝수)프레임 신호)는 예를 들면 제 2 신호 기록 수단에 의해 제 2 신호 유지 수단에 일시 유지된다.
구체적으로, 제 1 신호 기록 수단은 일단자가 신호 전극에 전기적으로 접속하는 동시에 타단자가 제 1 신호 유지 수단에 전기적으로 접속하는 제 1 트랜지스터로 하고, 제 2 신호 기록 수단은 일단자가 신호 전극에 전기적으로 접속하는 동시에 타단자가 제 2 신호 기록 수단에 전기적으로 접속하며, 제 1 트랜지스터와는동일한 도전형인 제 2 트랜지스터로 할 수 있다. 여기서, 트랜지스터는 단일 폴라에 한정되지 않고 바이폴라 트랜지스터를 사용할 수 있다. 제 1 및 제 2 트랜지스터는 동도전형이기 때문에, 소자의 특성차를 억제할 수 있으며, 아날로그 구동의 경우에 이점이 있다.
이에 반해, 제 1 신호 기록 수단은 일단자가 신호 전극에 전기적으로 접속하는 동시에 타단자가 제 1 신호 유지 수단에 전기적으로 접속하는 제 1 트랜지스터로 하고, 제 2 신호 기록 수단은 일단자가 신호 전극에 전기적으로 접속하는 동시에 타단자가 제 2 신호 유지 수단에 전기적으로 접속하며, 제 1 트랜지스터와는 역도전형인 제 2 트랜지스터로 할 수 있다. 역극성의 상보형 구성이다.
이러한 제 1 과 제 2 샘플링 수단을 액티브 소자 회로내에 설정하면, 제 1 기록 타이밍 신호와 제 2 기록 타이밍 신호를 액티브 소자 회로에 공급하기 위한 기록 타이밍 수단이 주변 회로에 필요하게 된다. 이 기록 타이밍 수단에서는 교류화 신호와 같은 프레임 기간마다 전환되는 타이밍 신호를 이용할 수 있다. 즉, 이 기록 타이밍 수단은 주사 전극 구동 수단으로부터의 주사 전극 구동 파형을 그 타이밍 신호에 근거하여 홀수 프레임 기간 중에 제 1 기록 타이밍 신호를 생성하여, 짝수 프레임 기간 중에 제 2 기록 타이밍 신호를 생성하는 것이다. 예를 들면, 간단한 논리 회로로 구성할 수 있다.
또한, 종래의 주사 전극 구동 수단(Y 시프트 레지스터)을 개량하여 본 발명의 기록 타이밍 수단으로서 사용할 수 있다. 즉, 홀수 프레임 기간 중에 제 1 기록 타이밍 신호를 화소 행에 순차적으로 각각 제 1 주사 전극을 통해 생성하는 홀수 프레임용 주사 전극 구동 수단과, 짝수 프레임 기간 중에 제 2 기록 타이밍 신호를 화소 행에 순차적으로 각각 제 2 주사 전극을 통해 생성하는 짝수 프레임용 주사 전극 구동 수단을 채용할 수 있다.
상기의 화소 구동 수단으로서는 제 1 판독 타이밍 신호에 의해 개폐하여 제 1 일시 유지 신호를 판독하는 제 1 신호 판독 수단과, 제 2 판독 타이밍 신호에 의해 개폐하여 제 2 일시 유지 신호를 판독하는 제 2 신호 판독 수단과, 제 1 신호 판독 수단과 제 2 신호 판독 수단으로 순차적으로 판독된 신호에 따라 화소 전극에 대하여 화소 구동을 행하는 공통 화소 구동 수단을 갖는 구성을 채용할 수 있다. 이러한 화소 구동 수단에서는 판독 전용 기능과 화소 구동 전용 기능을 분리하여 행하고 있다. 디지털 구동 및 아날로그 구동에 사용할 수 있다.
제 1 신호 판독 수단에 의해 제 1 신호 유지 수단으로부터 선행 신호가 판독되면, 그 선행 신호에 따라 공통 화소 구동 수단이 예를 들면 1 프레임 기간에 걸쳐 화소 전극을 구동하고, 다음의 프레임 기간에서는 제 2 신호 판독 수단에 의해 제 2 신호 유지 수단으로부터 후속 신호가 판독되면, 그 후속 신호에 따라 공통 화소 구동 수단이 화소 전극을 구동한다.
여기에 또한, 제 1 신호 판독 수단은 일단자가 제 1 샘플 홀드 수단에 전기적으로 접속하는 동시에 타단자가 공용 화소 구동 수단의 제어 입력에 전기적으로 접속하는 제 3 트랜지스터로 하고, 제 2 신호 판독 수단은 일단자가 제 2 샘플 홀드 수단에 전기적으로 접속하는 동시에 타단자가 공용 화소 구동 수단의 제어 입력에 전기적으로 접속하며, 제 3 트랜지스터와는 동도전형인 제 4 트랜지스터로 할 수 있다. 제 3 및 제 4 트랜지스터는 도전형이기 때문에, 소자의 특성차를 억제할 수 있고, 아날로그 구동의 경우에 이점이 있다. 단지, 양 트랜지스터는 동논리의 개폐 제어 신호로 개폐 동작하는 것으로부터, 각각을 배타적으로 개폐 제어하기 위해서는 각각 전용 주사 전극을 필요로 한다.
이에 반해, 제 1 신호 판독 수단은 일단자가 제 1 샘플 홀드 수단에 전기적으로 접속하는 동시에 타단자가 공통 화소 구동 수단의 제어 입력에 전기적으로 접속하는 제 3 트랜지스터로 하고, 제 2 신호 판독 수단은 일단자가 제 2 샘플 홀드 수단에 전기적으로 접속하는 동시에 타단자가 공통 화소 구동 수단의 제어 입력에 전기적으로 접속하며, 제 3 트랜지스터와는 역도전형인 제 4 트랜지스터로 할 수 있다. 역극성의 상보형 구성이다. 이러한 경우, 제 3 트랜지스터와 제 4 트랜지스터는 서로 역논리의 개폐 제어 신호로 개폐 동작하는 것으로부터, 기록 타이밍 신호를 위한 주사 전극은 공통인 1개로 충분하다.
그리고, 공통 화소 구동 수단으로서는 일단이 화소 구동 전원에 전기적으로 접속하는 동시에 타단자가 화소 전극에 전기적으로 접속하는 제 5 트랜지스터로 할 수 있다.
다른 화소 구동 수단으로서는 제 1 판독 타이밍 신호에 의해 개폐하여 제 1 의 일시 유지 신호를 판독하여 그 판독 신호에 따라 화소 전극에 대하여 화소 구동을 행하는 제 1 화소 구동 수단과, 제2 판독 타이밍 신호에 의해 개폐하여 제 2 일시 유지 신호를 판독하여 그 판독 신호에 따라 화소 전극에 대하여 화소 구동을 행하는 제 2 화소 구동 수단을 갖는 구성을 채용할 수 있다. 이러한 화소 구동 수단은 선행 신호 전용의 판독 구동 기능과 후속 신호 전용의 판독 구동 기능을 분리하여 행하고 있다. 특히, 아날로그 구동의 경우에 사용할 수 있다.
제 1 화소 구동 수단에 의해 제 1 신호 유지 수단으로부터 선행 신호가 판독되면, 그대로 그 선행 신호에 따라 1 프레임 기간에 걸쳐 화소 전극이 구동되고, 다음의 프레임 기간에서는 제 2 화소 구동 수단에 의해 제 2 신호 유지 수단으로부터 후속 신호가 판독되면, 그대로 그 후속 신호에 따라 1 프레임 기간에 걸쳐 화소 전극이 구동된다. 공통 화소 구동 수단을 포함하지 않은 만큼, 액티브 소자 회로내의 능동 소자수나 화소 구동 전원 배선을 삭감할 수 있다.
이러한 화소 구동 수단의 경우도, 전술한 최초의 화소 여기 수단과 같이 제 1 화소 구동 수단은 일단자가 제 1 샘플 홀드 수단에 전기적으로 접속하는 동시에 타단자가 화소 전극에 전기적으로 접속하는 제 3 트랜지스터로 하고, 제 2 화소 구동 수단은 일단자가 제 2 샘플 홀드 수단에 전기적으로 접속하는 동시에 타단자가 화소 전극에 전기적으로 접속하며, 제 3 트랜지스터와는 동도전형인 제 4 트랜지스터로 할 수 있다. 소자의 특성차를 억제할 수 있어, 아날로그 구동의 경우에 이점이 있다.
그런데, 이러한 화소 구동 수단을 액티브 소자 회로내에 설정하면, 제 1 판독 타이밍 신호와 제 2 판독 타이밍 신호를 작성하기 위한 판독 타이밍 수단이 주변 회로에 필요하게 된다. 그 판독 타이밍 수단은 프레임 기간마다 전환되는 타이밍 신호를 이용하고, 그것에 근거하여 홀수 프레임 중은 제 1 판독 타이밍 신호를 생성하는 동시에 짝수 프레임 중은 제 2 판독 타이밍 신호를 생성하는 것으로 된다.
그러나, 프레임 기간마다 배타적으로 제 1 판독 타이밍 신호와 제 2 판독 타이밍 신호가 교대로 발생한 경우, 프레임 전환 시점으로부터, 제 1 신호 판독 수단(제 1 화소 구동 수단)과 제 2 신호 판독 수단(제 2 화소 구동 수단)의 한쪽 또는 쌍방이 도통(開成)하여, 유지 신호가 혼성될 우려가 있다. 그래서, 판독 타이밍 수단에서는 제 1 판독 타이밍 신호와 제 2 판독 타이밍 신호 사이에 블랭킹 기간을 삽입하는 공간 판독 타이밍 수단으로 하는 것이 바람직하다. 간극 판독 타이밍 수단은 예를 들면, 교류화 신호와 블랭킹 기간 설정용 클록을 사용한 간단한 논리 회로로 구성할 수 있다. 특히, 컬러 시퀀스 방식을 채용하는 경우는 색상 광원 전환시의 가색 혼합을 방지하므로, 고화질의 컬러 표시가 가능하게 된다.
또한, 제 1 화소 구동 수단은 일단자가 제 1 샘플 홀드 수단에 전기적으로 접속하는 동시에 타단자가 화소 전극에 전기적으로 접속하는 제 3 트랜지스터로 하고, 제 2 화소 구동 수단은 일단자가 제 2 샘플 홀드 수단에 전기적으로 접속하는 동시에 타단자가 화소 전극에 전기적으로 접속하며, 제 3 트랜지스터와는 역도전형인 제 4 트랜지스터로 할 수 있다. 이러한 경우, 제 1 판독 타이밍 신호와 제 2 판독 타이밍 신호와는 서로 역논리이기 때문에, 프레임 기간마다 배타적으로 제 1 판독 타이밍 신호와 제 2 판독 타이밍 신호가 교대로 발생하였다고 해도, 프레임 전환 시점으로부터의 동시 도통 위험성은 동도전형의 트랜지스터의 경우에 비해 적다. 따라서, 프레임 기간마다 전환되는 타이밍 신호를 홀수 프레임 중은 제 1 판독 타이밍 신호로서 이용하는 동시에 짝수 프레임 중은 제 2 판독 타이밍 신호로서 이용할 수 있어, 주변 회로 구성의 간략화에 이바지한다. 다만, 이러한 경우에도, 블랭킹 기간을 설정하면, 컬러 시퀀스 방식에서의 색상 광원 전환시의 가색 혼합을 배제할 수 있어, 고화질의 컬러 표시가 가능하게 된다.
본 발명의 전기 광학 장치용 기판은 상술한 액티브 소자 회로를 단결정 반도체 기판에 제작하여 넣은 것에 한정하지 않고, 유리 기판이나 석영 기판 등의 절연성 투명 기판에 박막 기술로 TFT 등을 형성한 것이라도 상관없다. 종전의 액티브 소자 회로에 비해, 소자수가 많지만, 투과형 전기 광학 장치용 기판으로서도 충분히 이용 가능하다.
또한, 신호 선상의 신호가 아날로그 신호인 경우, 화소의 아날로그 구동을 실현할 수 있으며, 신호 선상의 신호가 펄스폭 변조 방식인 경우, 화소의 디지털 구동을 실현할 수 있음은 말할 것도 없다.
상기의 전기 광학 장치용 기판과 이에 대향하는 투명 기판을 사용하여, 그 간극에 전기 광학 재료를 삽입함으로써 전기 광학 장치가 조립된다. 전기 광학 재료로서는 액정에 한정하지 않고, EL(Electroluminesscence) 재료나 DMD(digital·mirror·device) 재료 등의 전압 구동형 소자의 신전기 광학 재료를 사용할 수 있다.
여기서, 전기 광학 장치에 있어서 전기 광학 장치용 기판을 통해 투명 기판의 대향 전극에, 또는 투명 기판의 대향 전극에 직접, 프레임 기간마다 전환되는 공통 전압을 인가하도록 한 경우, 화소 전극의 교류 구동이 곤란한 때에도 전기 광학 재료를 교류 구동할 수 있다. 예를 들면 전기 광학 재료가 액정의 경우 등에 있어서는 액정 열화를 방지할 수 있다. 또한, 화소 전극에 인가되는 신호의 다이내믹 레인지를 상대적으로 작게 할 수 있으므로, 액티브 소자 회로의 능동 소자등을 저내압 소자로서 형성 가능하게 되며, 소자 미세화에 보다 점유 면적의 축소화를 실현할 수 있으며, 개구율의 증대에 의해 고밀도인 고세밀 표시 장치를 실현할 수 있다.
이러한 전기 광학 장치는 각종 전자 기기의 표시부에 사용하면, 고화질의 표시를 얻을 수 있다. 예를 들면, 투사형 표시 장치의 라이트 밸브에 적합하다.
상기 과제를 해결하기 위해, 본 발명이 강구한 제 1 수단은 주사 전극과 신호 전극의 매트릭스 교점에 대응하는 화소에 각각 화소 전극을 구비하는 전기 광학 장치(예를 들면, LC, DMD, FED, PDP, EL, LED 등의 디지털 구동형 표시 디바이스)용 기판에 있어서, 일시 기억 유지한 선행 디지털 데이터(예를 들면 전 프레임의 데이터)에 근거하는 화소 구동 동작과 그 선행 디지털 데이터로부터 일정 시간 후에 신호 전극에 도래하는 동일 화소의 후속 디지털 데이터(예를 들면 후 프레임의 데이터)에 대하는 일시 기억 동작을 동시 병행적으로 실행하는 디지털 기억 수단이 화소마다 각각 대응하여 설정하다 이루어진 것을 특징으로 한다.
종래의 액티브 소자 회로에서는 데이터를 유지 용량에 일시 기억하는 타이밍과 해당 데이터로 전기 광학 재료를 화소 구동하는 타이밍이 일치하고 있는 것이지만, 본 발명의 전기 광학 장치용 기판에 의하면, 신호 전극으로부터의 데이터를 일시 기억하는 타이밍과, 그 일시 기억 데이터를 판독하여 화소를 구동하는 타이밍을 모든 화소 데이터가 축적될 때까지 적극적으로 위상 시프트시키고 있기 때문에, 전 프레임 기간으로 모든 화소의 데이터를 기록하여 축적하고 나서 다음 프레임 기간으로 모든 화소의 일제 표시(정지 표시)를 실현할 수 있다. 여기서, 일정 기간 이와는 풀 프레임 기간에 한정하지 않고, 컬러 시퀀스 표시 방식(필드 색 순차 방식)에 있어서, 1 풀 프레임 기간에 R, G, B의 서브프레임 기간을 순차로 포함하는 경우는 이 서브프레임 기간도 일정 기간에 상당하고 있다.
본 발명에 있어서는 점 순차 방식 또는 선 순차 방식 등의 기록 순차에 불구하고, 기록 순차가 일시 기억 순차까지 머무르고, 화소 구동 순차로서는 드러나지 않고, 모든 화소 일제의 프레임 전환 표시와 모든 화소의 표시 동시성을 실현할 수 있다. 이로써, 표시 화면의 불균일을 해소할 수 있고, 고화질의 전기 광학 장치용 기판을 제공할 수 있다. 이 때문에, 화소수의 다소에 무관하게, 고화질의 대화면화 또는 고세밀화를 실현할 수 있다. 또한, 표시 시간과 기록 시간의 장단이 1 프레임 기간내에 있어서 상반되지 않으며, 종전에 비해 모든 화소에 대해 표시 시간을 길게 할 수 있기 때문에, 더한층 고화질화를 달성할 수 있다. 또한, 일정 기간(예를 들면 1 프레임 기간)에 걸쳐 모든 화소의 기록 동작도 실현되며, 기록 기간을 길게 할 수 있다. 신호 전송 속도의 저속화에 의한 주변 회로 구성의 간소화 또는 고화소수화를 실현할 수 있다. 더구나, 전기 광학 장치용 기판에 외부 부착하는 표시 데이터용 프레임 메모리가 불필요하게 된다.
신호 전극상의 신호가 펄스폭 변조 방식인 경우, 화소의 디지털 구동을 실현가능함은 말할 것도 없지만, 본 발명에서는 화소 구동 방식이 다이내믹 구동이 아니라, 일시 기억 데이터에 근거하는 스태틱 구동이 되기 때문에, 화소 구동 신호의 감쇠가 없고, 완전 디지털 구동이 가능하게 된다.
상기 제 1 수단에 있어서, 예를 들면, 신호 전극에 대하여 교대적 내지 배타적으로 동작하는 병렬 접속의 복수개의 기억 셀을 갖는 경우, 프레임 전환시, 각 기억 셀을 전환할 필요가 있고, 항상 동일 기억 셀에 의해 화소 전극을 스태틱 구동할 수 없다.
그래서, 본 발명이 강구한 제 2 수단은 주사 전극과 신호 전극의 매트릭스 교점에 대응하는 화소에 각각 화소 전극을 구비하는 전기 광학 장치용 기판에 있어서, 신호 전극에 도래하는 디지털 데이터를 캐스케이드 접속한 복수의 기억 셀에 순차 시프트하면서 일시 기억 유지하여, 최종 단의 기억 셀의 기억 출력에 근거하여 화소 구동시키는 디지털 기억 수단이, 화소마다 각각 대응하여 설정되어 이루어진 것을 특징으로 한다.
이러한 디지털 기억 수단에 의하면, 화소 전극을 스태틱 구동시키도록 하는 기억 셀이 항상 최종 단의 기억 셀이 담당하기 때문에, 완전 디지털 구동이 가능하게 된다. 일반적으로는 기억 셀은 2단으로 구성하면 충분하지만, 3단 이상의 기억 셀을 설정하여도 상관없다. 기억 셀이 2단 이상의 경우, 일정 기간 이상의 이상량을 가지는 지연 수단이 설정된 구성이고, 말하자면, 시프트 레지스터 내지 탭수가 1이상의 FIR 필터에 상당한다고 말 할 수 있다.
기억 셀이 2단의 경우, 상기 디지털 기억 수단은 신호 전극에 도래하는 디지털 데이터를 수신하여 일시 기억하는 제 1 래치 수단과, 제 1 래치 수단에 있어서 디지털 데이터보다도 일정 시간전에 기억된 선행 디지털 데이터를 제 1 래치 수단의 데이터 수신 동작전에 판독하여 일시 기억하는 동시에 그 기억 출력에 근거하여 화소 구동시키는 제 2 래치 수단으로 구성할 수 있다. 여기에, 제 2 래치 수단은 스태틱 구동하는 점에 특징이 있으며, 제 1 래치 수단은 데이터 지연 수단으로서 기능하는 점에 특징이 있다.
그리고, 제 1 래치 수단은 디지털 데이터를 받아들이는 제 1 데이터 선택 수단과, 제 1 데이터 선택 수단으로 받아들이는 데이터를 일시 기억하는 제 1 플립플롭을 갖고, 제 2 래치 수단은 제 1 플립플롭의 출력 데이터를 받아들이는 제 2 데이터 선택 수단과, 제 2 데이터 선택 수단으로 받아들이는 데이터를 일시 기억하여, 그 기억 출력이 화소 전극에 전기적으로 접속되어 이루어진 제 2 플립플롭을 갖는다. 제 1 플립플롭은 데이터 지연 수단으로서 기능하여, 제 2 플립플롭은 화소 전극의 스태틱 구동 수단으로서 기능한다.
데이터 선택 수단은 각종의 구성이 가능하다. 예를 들면, 제 1 데이터 선택 수단은 제 1 타이밍 펄스에 동기하여 도통하는 제 1 데이터 전송용 트랜지스터, 제 1 플립플롭은 제 1 타이밍 펄스에 동기하여 기억 동작하는 제 1 동기식 플립플롭, 제 2 데이터 선택 수단은 제 2 타이밍 펄스보다도 이전에 생긴 제 2 타이밍 펄스에 동기하여 도통하는 제 2 데이터 전송용 MOSFET, 제 2 플립플롭은 제 2 타이밍 펄스에 동기하여 기억 동작하는 제 2 동기식 플립플롭으로 할 수 있다. 데이터 선택 수단이 1 트랜지스터로 구성할 수 있고, 소자수의 삭감에 유효하다.
또한, 제 1 데이터 선택 수단은 제 1 타이밍 펄스에 동기하여 논리 동작하는 제1의 1 입력형 게이트 소자, 제 1 플립플롭은 제 1 타이밍 펄스에 동기하여 기억 동작하는 제 1 동기식 플립플롭, 제 2 데이터 선택 수단은 상기 제 2 타이밍 펄스에 동기하여 논리 동작하는 제2의 1 입력형 게이트 소자, 제 2 플립플롭은 상기 제 2 타이밍 펄스에 동기하여 기억 동작하는 제 2 동기식 플립플롭으로 할 수 있다. 데이터 선택 수단에서 1 입력형 게이트 소자를 사용하면 2 이상의 트랜지스터를 필요로 하지만, 소비 전력의 절감, 파형 정형 및 에너지 증폭에 유효하고, 기록 구동 수단으로서 기능하여, 기억 동작의 확실화에 기여한다. 이 1 입력형 게이트 소자로서는 예를 들면, 클록드 인버터도 3 스테이트 버퍼도 가능하다.
플립플롭도 각종의 구성이 가능하다. 예를 들면, 제 1 동기식 플립플롭은 짝수개의 인버터를 순회 접속한 제 1 짝수 반전 회로와, 제 1 타이밍 펄스에 동기하여 그 초 단 인버터의 입력과 귀환 단 인버터의 출력과의 전기적 접속을 일시적으로 분리하는 제 1 기억 유지 제어용 트랜지스터를 갖고, 제 2 동기식 플립플롭은 짝수개의 인버터를 순회 접속한 제 2 짝수 반전 회로와, 제 2 타이밍 펄스에 동기하여 그 초 단 인버터의 입력과 귀환 단 인버터의 출력과의 전기적 접속을 일시적으로 분리하는 제 2 기억 유지 제어용 트랜지스터를 갖는다.
짝수 반전 회로에 기억 유지되어 있는 논리치와 다른 논리치가 데이터 선택 수단으로부터 세트되었을 때, 짝수 반전 회로의 입력로 귀환 단 인버터의 출력이 접속되어 있으면, 세트 논리치와 유지 논리치가 상호 간섭하여, 불안정 상태가 된다. 그래서, 세트시에는 기억 유지 제어용 트랜지스터로 기억 유지를 일시적으로 중단하여 데이터 선택 수단으로부터의 데이터가 우선적으로 세트할 수 있도록 하고 있다. 이 데이터 세트 후는 기억 유지 제어용 트랜지스터가 온이 되기 때문에, 데이터의 기억 유지가 달성된다.
또한, 제 1 동기식 플립플롭은 짝수개의 인버터를 순회 접속한 제 1 짝수 반전 회로이고, 그 귀환 단 인버터를 제 1 타이밍 펄스에 동기하여 논리 동작을 중단하는 클록드 인버터로 하여, 제 2 동기식 플립플롭은 짝수개의 인버터를 순회 접속한 제 2 짝수 반전 회로이고, 그 귀환 단 인버터를 제 2 타이밍 펄스에 동기하여 논리 동작을 중단하는 클록드 인버터로 할 수 있다. 이러한 경우도, 세트시에는 클록드 인버터로 기억 유지를 일시적으로 중단하고 세트 우선으로 데이터 선택 수단으로부터의 데이터가 세트할 수 있다.
또한, 짝수 반전 회로로서는 단수를 많게 하면 버퍼 작용도 왕성하게 되지만, 통상은 2개의 인버터로 구성한 이중 반전 회로에서 관계없다. 소자수의 삭감을 꾀할 수 있다.
그리고, 본 발명의 전기 광학 장치용 기판에 있어서는 신호 전극에 디지털 데이터를 보내주는 직병렬 변환용 시프트 레지스터와, 주사 전극을 순차적으로 선택하는 주사 전극 선택용 시프트 레지스터와, 주사 전극 선택용 시프트 레지스터로부터의 주사 전극 구동 파형으로 근거하여 상기 제 1 타이밍 펄스를 생성하는 래치 타이밍 수단을 주변 구동 회로로서 갖고 이루어진다. 고밀도 집적화에 보다 저 비용화를 꾀할 수 있다.
본 발명의 전기 광학 장치용 기판은 상술한 디지털 기억 수단을 단결정 반도체 기판에 제작하여 넣은 것에 한정하지 않고, 유리 기판이나 석영 기판 등의 절연성 투명 기판에 박막 기술로 TFT 등을 형성한 것이라도 상관 없다. 종전의 액티브 소자 회로에 비해, 소자수가 약간 많아지지만, 투사형 표시 장치 등으로서는 개구율은 그다지 문제가 되지 않고, 소자 점유 스페이스가 미세화 기술에 의해, 투과형 전기 광학 장치용 기판으로서도 충분 이용가능하다.
전기 광학 장치용 기판과 이것에 대향하는 투명 기판을 사용하여, 그 간극에 전기 광학 재료를 삽입함으로써 전기 광학 장치가 조립된다. 전기 광학 재료로서는 액정에 한정하지 않고, EL(Electroluminesscence)재료나 DMD(디지털 미러 디바이스)재료 등의 전압 구동형 소자의 신전기 광학 재료를 사용할 수 있다.
여기서, 전기 광학 장치에 있어서 전기 광학 장치용 기판을 통해 투명 기판의 대향 전극에 또는 투명 기판의 대향 전극에 직접, 소정기간(예를 들면 프레임 기간)마다 전환되는 공통 전압을 인가하도록 한 경우, 화소 전극의 교류 구동이 곤란한 때에도 전기 광학 재료를 교류 구동할 수 있다. 예를 들면 전기 광학 재료가 액정의 경우 등에 있어서는 액정 열화를 방지할 수 있다. 또한, 화소 전극에 인가되는 신호의 논리 진폭을 상대적으로 작게 할 수 있기 때문에, 디지털 기억 수단의 능동 소자 등을 저내압 소자로서 형성 가능하게 되며, 소자 미세화에 보다 점유 면적의 축소화를 실현되어, 개구율의 증대에 의해 고밀도인 고세밀 표시 장치를 실현할 수 있다.
이러한 전기 광학 장치는 각종 전자 기기의 표시부에 사용하면, 고화질의 표시를 얻을 수 있다. 예를 들면, 투사형 표시 장치의 라이트 밸브에 적합하다.
이하에 도면에 도시된 본 발명의 실시예를 참조하면서 보다 자세히 설명한다.
이하의 기재에 있어서, 홀수 프레임 신호(V)(O)란, 홀수번째의 프레임에 대응하는 화상에 속하는 화상 신호인 것이다. 마찬가지로, 짝수 프레임 신호(V)(E)란, 짝수번째의 프레임에 대응하는 화상에 속하는 화상 신호인 것이다. 또한, 홀수 프레임 신호(V)(O) 및 짝수 프레임 신호(V)(E)는 「N 번째의 화상에 속하는 신호」 및 「N+1번째의 화상에 속하는 신호」에 적절히 대응한다. 여기서, N은 자연수이다.
「N 번째의 화상」 및 「N+1번째의 화상」은 홀수 프레임에 대응하는 화상 및 짝수 프레임에 대응하는 화상 뿐만 아니라, 1 프레임에서의 복수의 서브프레임의 각각에 대응하는 화상이라도 가능하다.
〔제 1 실시예〕
도 1은 본 발명의 제 1 실시예에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도, 도 2a는 그 액티브 소자 회로를 도시한 회로도, 도 2b는 그 액티브 소자 회로의 동작을 설명하기 위한 타이밍챠트, 도 3은 액티브 매트릭스 액정 표시 소자 구동 회로의 동작을 설명하기 위한 타이밍챠트이다.
본 예의 반사형 액정 패널용 기판은 대형 사이즈의 단결정 반도체 기판(예를 들면 20mm 각)의 주면에 능동 소자나 용량 소자를 제작하여 넣고, 그 위에 층간 절연막과 도전층을 교대로 쌓아 성막하여, 평면적으로는 주체적인 면적을 차지하는 화소 영역에 매트릭스형으로 배열된 다수의 직사각형의 화소 전극(반사 전극)(14)을 갖는 것이다.
도 1에 도시된 액티브 매트릭스 액정 표시 소자 구동 회로(50)는 반도체 기판의 화소 영역의 바로 아래에 제작하여 넣은 액티브 매트릭스 회로(51)와, 시리얼 전송으로 내방하는 표시 데이터 신호(데이터)를 액티브 매트릭스 회로(51)의 화소 열마다 1개 당 신호 전극(X)(X1 내지 Xm)에 보내주기 위한 신호 선 구동 회로(X 드라이버)(52)와, 액티브 매트릭스 회로(51)의 화소 행을 선택하기 위한 화소 행마다 4개 당 주사 전극(Y1)(Y11 내지 Yn1), Y2(Y12 내지 Yn2), Y3(Y13 내지 Yn3), Y4(Y14 내지 Yn4)에 선택 타이밍 신호를 보내주기 위한 주사선 구동 회로(Y 드라이버)(53)를 포함하고 있다. 신호 선 구동 회로(52)와 주사선 구동 회로(53)는 액티브 매트릭스 회로(51)에 대한 주변 회로를 구성하고 있다.
신호 선 구동 회로(52)는 종래 구성과 동일하게, 시리얼 신호의 표시 데이터 신호(데이터)를 화소 선택 기간마다 신호 전극(X1 내지 Xm)에 순차 분리하기 위한 n개 병렬 접속의 스위치 소자(MOSFET)를 가지는 화소 신호 샘플링 회로(52a)와, 시프트 클록(CLX)과 래치 펄스(DX)를 기초로 각 스위치 소자에 스위치 구동 타이밍 펄스(φH1 내지 φHm)를 순차적으로 생성하는 신호 선 시프트 레지스터(X 시프트 레지스터)(52b)로 이루어진다. 주사선 구동 회로(53)는 종래 구성과 동일하게, 시프트 클록(CLY)과 주사 스타트 펄스(프레임 개시 펄스)(DY)를 기초로 화소 행에 행 구동 타이밍 펄스(φV1 내지 φVn)를 순차적으로 생성하는 주사선 시프트 레지스터(Y 시프트 레지스터)(53a)를 포함하고 있고, 또한, 행 구동 타이밍 펄스(φV1 내지 φVn)와 액정 교류화 신호(프레임 마다 전환되는 신호)(FR)에 근거하여 화소 행마다 4개 당 주사 전극(Y1, Y2, Y3, Y4) 중 어느 하나를 선택하기 위한 선택 타이밍 펄스(Φ1 내지 Φ4)를 생성하는 선택 타이밍 회로(53b)로 이루어진다.
액티브 매트릭스 회로(51)는 열 방향으로 연장되는 신호 전극(X)과 행방향으로 연장되는 주사 전극(Y)의 매트릭스 교점부의 각각에 있어서, 도 2a에 도시된 액티브 소자 회로(55)가 제작하여 넣어져 있다. 이 액티브 소자 회로(55)는 신호 전극(X)에 보내진 화소 신호(V)의 홀수 프레임 신호(V)(O)와 짝수 프레임 신호(V)(E)를 교대로 샘플 홀드하는 샘플 홀드 회로(56)와, 샘플 홀드 회로(56)로부터 홀수 프레임 신호(V)(O)와 짝수 프레임 신호(V)(E)를 프레임 전환 때마다 교대로 판독 화소 전극(14)을 전압 구동으로 화소 구동을 행하는 화소 구동 회로(57)로 이루어진다.
샘플 홀드 회로(56)는 제 1 샘플 홀드 회로(56a)와 제 2 샘플 홀드 회로(56b)로 이루어지며, 제 1 샘플 홀드 회로(56a)는 신호 전극(X)에 전기적으로 접속하는 소스(S)와 제 1 주사 전극(Y1)에 전기적으로 접속하는 게이트(G)를 가지는 N형의 제 1 MOSFET(절연 게이트 전계 효과 트랜지스터)(T1)와, 그 드레인(D)에 전기적으로 접속된 제 1 유지 용량(C1)으로 이루어진다. 또한 제 2 샘플 홀드 회로(56b)도 동일한 구성이며, 신호 전극(X)에 전기적으로 접속하는 소스(S)와 제 2 주사 전극(Y2)에 전기적으로 접속하는 게이트(G)를 가지는 N형의 제 2 MOSFET(T2)와, 그 드레인(D)에 전기적으로 접속된 제 2 유지 용량(C2)으로 이루어진다.
본 예의 화소 구동 회로(57)는 제 1 유지 용량(C1)에 전기적으로 접속하는 소스(S)와 제 3 주사 전극(Y3)에 전기적으로 접속하는 게이트(G)를 가지는 N형의 제 3 MOSFET(T3)와, 제 2 유지 용량(C2)에 전기적으로 접속하는 소스(S)와 제 4 주사 전극(Y4)에 전기적으로 접속하는 게이트(G)를 가지는 N형의 제 4 MOSFET(T4)와, 제 3 MOSFET(T3) 및 제 4 MOSFET(T4)의 드레인(D)에 전기적으로 접속하는 게이트(G)와 화소 구동 전원(Vdd)에 전기적으로 접속하는 드레인(D)과 신호 전극(14)에 전기적으로 접속하는 소스(S)를 가지는 N형의 제 5 MOSFET(T5)로 이루어진다. 제 3 MOSFET(T3)와 제 4 MOSFET(T4)는 제 1 유지 용량(C1)으로부터 홀수 프레임 신호(V)(O)와 제 2 유지 용량(C2)으로부터 짝수 프레임 신호(V)(E)를 프레임 전환할 때마다 교대로 판독하는 신호 판독 수단을 구성하고 있으며, 제 5 MOSFET(T5)는 판독된 홀수 프레임 신호(V)(O)와 짝수 프레임 신호(V)(E)에 따라 화소 전극(14)에 대하여 화소 구동 전압(Vdd)을 인가하는 공통 화소 구동 수단을 구성하고 있다. 또한, 본 예의 액티브 매트릭스 액정 표시 소자 구동 회로(50)는 아날로그 구동 및 디지털 구동에 적용할 수 있다.
선택 타이밍 회로(53b)의 구성은 후술하지만, 선택 타이밍 회로(53b)로부터는 도 2b에 도시된 선택 타이밍 펄스(Φ1 내지 Φ4)가 생성된다. 홀수 프레임 기간(1F)에 있어서 제 1 기록 타이밍 펄스(Φ1)가 제 1 주사 전극(Y1) 상에 생성하면, 제 1 샘플 홀드 회로(56a)의 제 1 MOSFET(T1)가 도통하여 신호 전극(X) 상의 홀수 프레임 신호(V)(O)를 샘플링하고, 그 신호(V)(O)가 제 1 유지 용량(C1)에 기록된다. 그 직후의 짝수 프레임 기간(2F)에 있어서 제 2 기록 타이밍 펄스(Φ2)가 제 2 주사 전극(Y2) 상에 생성하면, 제 2 샘플 홀드 회로(56b)의 제 2 MOSFET(T2)가 도통하여 신호 전극(X) 상의 짝수 프레임 신호(V)(E)를 샘플링하여, 그 신호(V)(E)가 제 2 유지 용량(C2)에 기록된다. 홀수 프레임 신호(V)(O)는 홀수 프레임 기간(1F)에 있어서 모든 화소의 액티브 소자 회로(55)의 제 1 유지 용량(C1)에 점 순차로 기록되고, 짝수 프레임 신호(V)(E)는 짝수 프레임 기간(2F)에 있어서 모든 화소의 액티브 소자 회로(55)의 제 2 유지 용량(C2)에 점 순차로 기록된다. 이와같은 프레임 기간마다의 교대로 기록 동작과 동시 병행하여, 홀수 프레임 기간(1F)에 걸쳐 제 2 기록 타이밍 펄스(Φ4)가 제 4 주사 전극(Y4) 상에 계속해서 발생하기 때문에, 제 4 MOSFET(T4)의 도통에 의해 제 2 유지 용량(C2)에 일시 유지되어 있던 짝수 프레임 신호(V)(E)가 판독되므로, 그 짝수 프레임 신호(V)(E)에 따른 온 저항으로 제 5 MOSFET(T5)가 도통하고, 화소 전극(14)에 전기적으로 접속하는 액정 셀(LC)이 구동된다. 또한, 짝수 프레임 기간(2F)에 걸쳐 제 1 기록 타이밍 펄스(Φ3)가 제 3 주사 전극(Y3) 상에 계속 발생하기 때문에, 제 3 MOSFET(T3)의 도통에 의해 제 1 유지 용량(C1)에 일시 유지되어 있던 홀수 프레임 신호(V)(E)가 판독되므로, 그 홀수 프레임 신호(V)(O)에 따른 온 저항으로 제 5 MOSFET(T5)가 도통하고, 화소 전극(14)에 전기적으로 접속하는 액정 셀(LC)이 구동된다.
본 예의 기록 방식은 점 순차 방식이지만, 그 기록 순차는 샘플 홀드 회로(56)에 머무는 것에 지나지 않으며, 화소 구동 순차로서는 드러나지 않는다. 이 때문에, 모든 화소 일제의 프레임 전환 표시가 가능하며, 표시 화면의 불균일을 해소할 수 있다. 화소수의 다소에 무관하게, 고화질의 대화면화 또는 고세밀화를 실현할 수 있다. 후 프레임의 샘플 홀드 동작 사이에 전 프레임의 모든 화소의 동시 정지 표시가 실현 가능하므로, 표시 시간과 기록 시간이 상반하지 않고, 종전에 비해 표시 시간의 장기화를 실현할 수 있어, 한층 고화질화를 달성할 수 있다. 또한, 기록 기간도 길게 할 수 있기 때문에, 표시 데이터 신호(데이터)의 신호 전송 속도의 저속화도 가능하여, 주변 회로 구성의 간소화를 실현할 수 있다. 외부 부착의 표시 데이터용 프레임 메모리를 불필요화할 수 있다. 고화소수화도 실현할 수 있다.
도 2b에 도시된 선택 타이밍 펄스(Φ1 내지 Φ4)를 생성하기 위한 선택 타이밍 회로(53b)는 도 1에 도시된 바와 같이, 액정 교류화 신호(FR)를 프레임 마다 반전하는 인버터(INV)와, 각 화소 행에 있어서, Y 시프트 레지스터(53a)로부터의 행 구동 타이밍 펄스(φV)(φV1 내지 φVn)를 한방향 입력으로 하고 액정 교류화 신호(FR)를 다른쪽 입력으로 하는 앤드(AND) 게이트(A1) 및 Y 시프트 레지스터(53a)로부터의 행 구동 타이밍 펄스(φV)(φV1 내지 φVn)를 한방향 입력으로 하고 인버터 출력(FRB 바)를 다른쪽 입력으로 하는 앤드(AND) 게이트(A2)로 이루어진다. 앤드 게이트(A1)의 출력은 제 1 주사 전극(Y1)에, 앤드 게이트(A2)의 출력은 제 2 주사 전극(Y2)에, 인버터 출력(FRB 바)는 제 3 주사 전극(Y3)에, 교류화 신호(FR)는 제 4 주사 전극(Y4)에 각각 공급되어 있다. 2개의 앤드 게이트(A1, A2)는 제 1 주사 전극(Y1)과 제 2 주사 전극(Y2)을 프레임 기간마다 교대로 택일하는 주사 전극 선택 회로에 상당하고 있다.
도 3에 도시된 바와 같이, 홀수 프레임 기간(1F)에 있어서, 액정 교류화 신호(FR)가 상승하면, 제 2 판독 타이밍 펄스(Φ4)가 생성하고, 각 액티브 소자 회로(55)의 제 4 MOSFET(T4)가 도통하는 동시에, 제 1 판독 타이밍 펄스(Φ3)가 소멸하여 제 3 MOSFET(T3)가 비도통한다. 이 홀수 프레임 기간(1F)에 있어서는 Y 시프트 레지스터(53a)로부터 행 구동 타이밍 펄스(φV1 내지 φVn)가 순차적으로 생성한다. 이 홀수 프레임 기간(1F)에 있어서 화소 제 1 행에 발생한 행 구동 타이밍 펄스(φV1)와 액정 교류화 신호(FR)의 고레벨에 의해 화소 제 1 행의 앤드 게이트(A1)가 온이 되고, 제 1 기록 타이밍 펄스(Φ1)가 생성하여, 제 1 MOSFET(T1)가 도통한다. 동일하게, 행 구동 타이밍 펄스(φV2 내지 φVn)가 수평 기간마다 순차 생성할 때마다, 그 화소 행에 제 1 기록 타이밍 펄스(Φ1)가 생성하여 제 1 MOSFET(T1)가 도통한다.
여기서 예를 들면, 화소 제 2 행째의 제 1 기록 타이밍 펄스(Φ1)가 생성하는 수평 기간내에 있어서, X 시프트 레지스터(52b)가 시프트 클록(CLX)에 동기하여 스위치 구동 타이밍 펄스(φH1 내지 φHm)를 순차적으로 발생하기 때문에, 샘플링 회로(52a)가 시리얼 신호의 표시 데이터 신호(데이터)를 직렬 열 변환하여 화소 신호(V1 내지 Vm)를 화소 열 마다의 신호 전극(X1 내지 Xm)에 배분한다. 스위치 구동 타이밍 펄스(φH1)가 발생하면, 신호 전극(X1) 상의 화소 신호(V1)는 화소 제 2 행의 제 1 열의 액티브 소자 회로(55)의 제 1 MOSFET(T1)를 통해 그 제 1 유지 용량(C1)에 기록된다. 다음에, 스위치 구동 타이밍 펄스(φH2)가 발생하면, 신호 전극(X2) 상의 화소 신호(V2)는 화소 제 2 행의 제 2 열의 액티브 소자 회로(55)의 제 1 MOSFET(T1)를 통해 그 제 1 유지 용량(C1)에 기록된다. 마지막에, 스위치 구동 타이밍 펄스가 φHm이 발생하면, 신호 전극(Xm) 상의 화소 신호(Vm)는 화소제 2 행의 제 m 열의 액티브 소자 회로(55)의 제 1 MOSFET(T1)를 통해 그 제 1 유지 용량(C1)에 기록된다.
이렇게하여 모든 액티브 소자 회로(55)의 제 1 유지 용량(C1)에 홀수 프레임의 화소 신호(V)(O)가 점 순차로 기록하면, 다음 짝수 프레임 기간(2F)에 있어서는 액정 교류화 신호(FR)가 하강하며, 제 1 판독 타이밍 펄스(Φ3)가 생성하고, 각 액티브 소자 회로(55)의 제 3 MOSFET(T3)가 도통하는 동시에, 제 2 기록 타이밍 펄스(Φ4)가 소멸하여 제 4 MOSFET(T4)가 비도통한다. 이 때문에, 모든 액티브 소자 회로(55)의 제 1 유지 용량(C1)에 홀수 프레임 기간(1F)에 있어서 기록된 각 행의 화소 신호(V1 내지 Vm)가 제 4 MOSFET(T4)를 통해 판독되며, 각 행의 화소 신호(V1 내지 Vm)에 따라 제 5 MOSFET(T5)가 개폐하여, 화소 전극(14)에 전기적으로 접속하는 액정 셀(LC)이 일제히 구동된다.
또한 도 3에 도시된 바와 같이, 이 짝수 프레임 기간(2F)에 있어서도 Y 시프트 레지스터(53a)로부터 행 구동 타이밍 펄스(φV1 내지 φVn)가 순차적으로 생성한다. 이 짝수 프레임 기간(2F)에 있어서 화소 제 1 행에 발생한 행 구동 타이밍 펄스(φV1)와 인버터 출력(FRB 바)의 고레벨에 의해 화소 제 1 행의 앤드 게이트(A2)가 온이 되고, 제 2 기록 타이밍 펄스(Φ2)가 생성하여, 제 2 MOSFET(T2)가 도통하는 동시에, 제 1 MOSFET(T1)가 비도통한다. 마찬가지로, 행 구동 타이밍 펄스(φV2 내지 φVn)가 수평 기간마다 순차 생성할 때마다, 그 화소 행에 제 2 기록 타이밍 펄스(Φ2)가 생성하여 제 2 MOSFET(T2)가 도통한다.
여기서 예를 들면, 화소제 2 행번째의 제 2 기록 타이밍 펄스(Φ2)가 생성하는 수평 기간에 있어서, X 시프트 레지스터(52b)가 시프트 클록(CLX)에 동기하여 스위치 구동 타이밍 펄스(φH1 내지 φHm)를 순차적으로 발생하기 때문에, 샘플링 회로(52a)가 시리얼 신호의 표시 데이터 신호(데이터)를 직렬 열 변환하여 화소 신호(V1 내지 Vm)를 화소 열 마다 신호 전극(X1 내지 Xm)에 배분한다. 각 신호 전극(X1 내지 Xm) 상의 화소 신호(V1 내지 Vm)는 화소 제 2 행의 모든 액티브 소자 회로(55)의 제 2 MOSFET(T2)가 수평 기간에 걸쳐 도통하고 있기 때문에, 상술한 바와 같이, 제 2 MOSFET(T2)를 통해 제 2 유지 용량(C2)에 점 순차로 기록된다. 이 짝수 프레임의 각 행의 화소 신호(V1 내지 Vm)는 다음 홀수 프레임 기간에서 일제히 판독되어, 모든 화소가 일제히 구동된다.
〔제 2 실시예〕
도 4는 본 발명의 실시예 2에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도이다. 또, 도 4에 있어서 제 1 실시예의 구성과 동일 부분에는 동일 참조 부호를 붙이고, 그 설명은 생략한다.
본 예의 반사형 액정 패널용 기판은 대형 사이즈의 단결정 반도체 기판(예를 들면 20mm 각)의 주면에 능동 소자나 용량 소자를 제작하여 넣고, 그 위에 층간 절연막과 도전층을 교대로 쌓아 성막하고, 평면적으로는 주체적인 면적을 차지하는 화소 영역에 매트릭스형으로 배열된 다수의 직사각형의 화소 전극(반사 전극)(14)을 갖는 것이다.
또한, 본 예의 액티브 매트릭스 액정 표시 소자 구동 회로(60)는 제 1 실시예와 같은 액티브 매트릭스 회로(51) 및 신호 선 구동 회로(X 드라이버)(52)를 구비하고 있다. 주사선 구동 회로는 실시예 1의 것과 다소 다른 구성을 포함하고 있다. 화소 행마다 4개 당 주사 전극(Y1, Y2, Y3, Y4) 중, 제 3 주사 전극(Y3) 상의 제 1 판독 타이밍 펄스(Φ3)로서는 액정 교류화 신호(프레임 마다 전환되는 신호)(FR)가, 또한, 제 4 주사 전극(Y4) 상의 제 2 판독 타이밍 펄스(Φ4)로서는 액정 교류화 신호(FR)를 인버터(INV)에서 반전한 출력(FRB 바)이 각각 이용되고 있는 점은 제 1 실시예와 동일하다.
그러나, 제 1 주사 전극(Y1)에 공급하는 제 1 기록 타이밍 펄스(Φ1)와 제 2 주사 전극(Y2)에 공급하는 제 2 기록 타이밍 펄스(Φ2)를 생성하기 위한 기록 타이밍 회로의 구성이 다르게 되어 있다. 이 기록 타이밍 회로는 시프트 클록(CLY)과 홀수 프레임 개시 펄스(DY1)에 근거하여 홀수 프레임 기간 중에 제 1 기록 타이밍 펄스(φ11 내지 φ1n)을 각 화소 행에 순차적으로 각각 제 1 주사 전극(Y1)을 통해 생성하는 홀수 프레임용 Y 시프트 레지스터(53aa)와, 시프트 클록(CLY)과 짝수 프레임 개시 펄스(DY2)에 근거하여 짝수 프레임 기간 중에 제 2 기록 타이밍 펄스(φ21 내지 φ2n)를 각 화소 행에 순차적으로 각각 제 2 주사 전극(Y2)을 통해 순차적으로 생성하는 짝수 프레임용 Y 시프트 레지스터(53ab)로 이루어진다.
이러한 홀수 프레임용 Y 시프트 레지스터(53aa)와 짝수 프레임용 Y 시프트 레지스터(53ab)를 갖는 액티브 매트릭스 액정 표시 소자 구동 회로(60)에 있어서도, 각 화소 행에 대한 기록 타이밍 펄스(Φ1, Φ2)의 생성은 실시예 1과 변함이 없으므로, 실시예 1과 동일한 작용 효과를 얻을 수 있다. 이것에 덧붙이고, 필드 마다 Y측의 시프트 스피드가 변화되므로, 인터레이스 신호의 보간 처리 등에 대하여 편리하다.
〔제 3 실시예〕
도 5는 본 발명의 실시예 3에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도, 도 6은 그 타이밍 회로의 동작을 설명하는 타이밍챠트이다. 또한, 도 5에 있어서 실시예 1의 구성과 동일 부분에는 동일 참조 부호를 붙이고, 그 설명은 생략한다.
본 예의 반사형 액정 패널용 기판은 대형 사이즈의 단결정 반도체 기판(예를 들면 20mm각)의 주면에 능동 소자나 용량 소자를 제작하여 넣고, 그 위에 층간 절연막과 도전층을 교대로 쌓아 성막하고, 평면적으로는 주체적인 면적을 차지하는 화소 영역에 매트릭스형으로 배열된 다수의 직사각형의 화소 전극(반사 전극)(14)을 갖는 것이다.
본 예의 액티브 매트릭스 액정 표시 소자 구동 회로(65)는 실시예 1과 같은 액티브 매트릭스 회로(51), 신호 선 구동 회로(X 드라이버)(52) 및 Y 시프트 레지스터(53a)를 갖고 있다. 본 예에 있어서는 컬러 시퀀스 표시 방식(필드 색 순차 방식)이 채용되어 있기 때문에, 1 풀 프레임 기간에 R, G, B의 서브프레임 기간이 순차로 포함되어 있다. 따라서, 주사선 구동 회로는 제 1 실시예의 것과 다소 다른 구성을 채용하고 있다.
제 1 실시예의 판독 타이밍 회로로서는 프레임 (풀 프레임)마다 교번하는 액정 교류화 신호(FR)를 반전하기 위한 인버터(INV)로 되어 있지만, 본 예에서는 특히, 간극 판독 타이밍 회로(53ab)를 설정하고 있다. 간극 판독 타이밍 회로(53ab)는 블랭킹 기간 설정 클록(BCK)을 클록 입력(CK)으로 하는 동시에 서브프레임 마다 전환되는 액정 교류화 신호(FR')를 데이터 입력(D)로 하는 D형 플립플롭(FF)과, 그 액정 교류화 신호(FR')와 D형 플립플롭(FF)의 출력(Q)을 입력으로 하는 앤드(AND)게이트(A3) 및 노어(NOR)게이트(N1)로 이루어진다.
표시 데이터 신호(데이터)는 R 서브프레임, G 서브프레임 및 B 서브프레임의 순으로 시리얼 전송되기 때문에, 액티브 소자 회로(55)에서는 도 6에 도시된 바와 같이, R 서브프레임의 판독 구동 기간에 G 서브프레임의 기록 동작이 실행되고, 다음의 G 서브프레임의 판독 구동 기간에 B 서브프레임의 기록 동작이 실행되며, 그리고 다음의 B 서브프레임의 판독 구동 기간에 R 서브프레임의 기록 동작이 실행된다.
블랭킹 기간 설정 클록(BCK)과 서브프레임 마다 교번하는 액정 교류화 신호(FR')가 D형 플립플롭(FF)에 입력되어 있기 때문에, 액정 교류화 신호(FR')가 상승하면, D형 플립플롭(FF)의 출력(Q)은 액정 교류화 신호(FR')의 상승 시점으로부터 블랭킹 기간(Tb) 만큼 지연한 시점으로부터 상승하므로, 노어(NOR)게이트(N1)의 출력(RE2)은 액정 교류화 신호(FR')의 상승에 동기하여 하강하며, 앤드 게이트(A3)의 출력(RE1)은 출력(Q)의 상승에 동기하여 상승한다. 출력(RE1)은 제 1 판독 타이밍 펄스(Φ3')로서 제 3 주사 전극(Y3)을 통해 제 3 MOSFET(T3)의 게이트에 공급되며, 출력(RE2)은 제 2 판독 타이밍 펄스(Φ4')로서 제 4 주사 전극(Y4)를 통해 제 4 MOSFET(T4)의 게이트에 공급되어 있기 때문에, 제 4 MOSFET(T4)가 비도통하는 시점으로부터 블랭킹 기간(Tb) 만큼 비어 제 3 MOSFET(T3)가 도통한다. 따라서, 프레임 기간 전환시에 제 4 MOSFET(T4)와 제 3 MOSFET(T3)가 동시에 비도통하기 때문에, B 신호와 R 신호의 혼성이 일어나지 않으며, 또한 색상 광원 전환시의 가색 혼합을 방지한다.
액정 교류화 신호(FR')가 하강하면, D형 플립플롭(FF)의 출력(Q)은 액정 교류화 신호(FR')의 하강 시점으로부터 블랭킹 기간(Tb) 만큼 지연한 시점으로부터 하강하기 때문에, 앤드 게이트(A3)의 출력(RE1)은 액정 교류화 신호(FR')의 하강에 동기하여 하강하며, NOR-게이트(N1)의 출력(RE2)은 출력(Q)의 하강에 동기하여 상승한다. 이 때문에, 제 3 MOSFET(T3)가 비도통하는 시점으로부터 블랭킹 기간(Tb) 만큼 비워 제 4 MOSFET(T4)가 도통한다. 따라서, 서브프레임 전환시에 제 4 MOSFET(T4)와 제 3 MOSFET(T3)가 동시 비도통하기 때문에, R 신호와 G 신호의 혼성이 일어나지 않으며, 또한 색상 광원 전환시의 가색 혼합을 방지한다. 동일하게, G 신호와 B 신호의 혼성이 일어나지 않으며, 또한 색상 광원 전환시의 가색 혼합을 방지한다.
이와 같이, 블랭킹 기간(Tb)을 비워 제 4 MOSFET(T4)와 제 3 MOSFET(T3)가 배타적으로 개폐하기 때문에, 양자가 관통하지 않고, 유지 신호끼리의 혼성이 발생하지 않을 뿐만 아니라, 색상 광원 전환시의 가색 혼합을 방지하므로, 고화질의 컬러 표시가 가능하다. 물론, 간극 판독 타이밍 회로(53ab)는 필드 색 순차 방식 이외에 채용하여도 된다. 프레임 전환시에 제 4 MOSFET(T4)와 제 3 MOSFET(T3)의 동시 도통을 확실하게 없애어, 프레임 전환시의 유지 신호끼리의 혼성을 방지할 수 있다.
또한, 본 예도 또한, 실시예 1과 동일한 작용 효과를 발휘하는 것이다.
〔제 4 실시예〕
도 7은 본 발명의 실시예 4에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도, 도 8a은 그 액티브 소자 회로를 도시한 회로도, 도 8b은 그 액티브 소자 회로의 동작을 설명하기 위한 타이밍챠트이다. 또한, 도 7에 있어서 실시예 1의 구성과 동일 부분에는 동일 참조 부호를 붙이고, 그 설명은 생략한다.
본 예의 반사형 액정 패널용 기판은 대형 사이즈의 단결정 반도체 기판(예를 들면 20mm각)의 주면에 능동 소자나 용량 소자를 제작하여 넣고, 그 위에 층간 절연막과 도전층을 교대로 쌓아 성막하여, 평면적으로는 주체적인 면적을 차지하는 화소 영역에 매트릭스형으로 배열된 다수의 직사각형의 화소 전극(반사 전극)(14)을 갖는 것이다.
또한, 본 예의 액티브 매트릭스 액정 표시 소자 구동 회로(70)는 실시예 1과 동일한 신호 선 구동 회로(X 드라이버)(52) 및 주사선 구동 회로(53)를 갖고 있지만, 액티브 소자 회로(72)가 실시예 1의 액티브 소자 회로(55)와 다르다.
즉, 액티브 매트릭스 회로(71)의 각 액티브 소자 회로(72)는 도 8a에 도시된 바와 같이, 신호 전극(X)에 보내진 화소 신호(V)의 홀수 프레임 신호(V)(O)와 짝수 프레임 신호(V)(E)를 교대로 샘플 홀드하는 샘플링 홀드 회로(56)와, 샘플 홀드 회로(56)로부터 홀수 프레임 신호(V)(O)와 짝수 프레임 신호(V)(E)를 프레임 전환때마다 교대로 판독 화소 전극(14)을 전압 구동하여 화소 구동을 행하는 화소 구동 회로(73)로 이루어진다.
샘플 홀드 회로(56)는 제 1 샘플 홀드 회로(56a)와 제 2 샘플 홀드 회로(56b)로 이루어지며, 제 1 샘플 홀드 회로(56a)는 신호 전극(X)에 전기적으로 접속하는 소스(S)와 제 1 주사 전극(Y1)에 전기적으로 접속하는 게이트(G)를 가지는 N형의 제 1 MOSFET(T1)와, 그 드레인(D)에 전기적으로 접속된 제 1 유지 용량(C1)으로 이루어진다. 또한 제 2 샘플 홀드 회로(56b)도 같은 구성이며, 신호 전극(X)에 전기적으로 접속하는 소스(S)와 제 2 주사 전극(Y2)에 전기적으로 접속하는 게이트(G)를 가지는 N형의 제 2 MOSFET(T1)와, 그 드레인(D)에 전기적으로 접속된 제 2 유지 용량(C2)으로 이루어진다.
특히, 본 예의 화소 구동 회로(73)는 제 1 유지 용량(C1)에 전기적으로 접속하는 소스(S)와 제 3 주사 전극(Y3)에 전기적으로 접속하는 게이트(G)와 신호 전극(14)에 전기적으로 접속하는 드레인(D)을 가지는 N형의 제 3 MOSFET(T3) 및 제 2 유지 용량(C2)에 전기적으로 접속하는 소스(S)와 제 4 주사 전극(Y4)에 전기적으로 접속하는 게이트(G)와 신호 전극(14)에 전기적으로 접속하는 드레인(D)을 가지는 N형의 제 4 MOSFET(T4)로 이루어진다. 실시예 1의 화소 구동 회로(57)는 N형의 제 5 MOSFET(T5)를 구비하고 있지만, 본 예의 화소 구동 회로(73)는 그것을 가지지 않는다. 아날로그 구동용으로 적합하다.
이러한 액티브 소자 회로(72)에 있어서도, 도 8b에 도시된 바와 같이, 홀수 프레임 기간(1F)에 있어서 제 1 유지 용량(C1)에 유지된 홀수 프레임 신호(V)(O)는 짝수 프레임 기간(2F)에 있어서 제 3 MOSFET(T3)에 의해 판독되어 화소 전극(14)에 인가하여, 짝수 프레임 기간(2F)에 있어서 제 2 유지 용량(C2)에 유지된 짝수 프레임 신호(V)(E)는 홀수 프레임 기간(1F)에 있어서 제 4 MOSFET(T4)에 의해 판독되어 화소 전극(14)에 인가된다. 본 예에서는 제 3 MOSFET(T3)가 짝수 프레임의 화소 구동 수단에서, 제 4 MOSFET(T4)가 홀수 프레임의 화소 구동 수단으로서 각각 교대로 역활을 한다. 제 5 MOSFET(T5)를 구비하지 않고 있기 때문에, 액티브 소자 경로(71)의 능동 소자수나 화소 구동 전원(Vdd)의 배선을 삭감할 수 있고, 소자 제작하여 넣는 여유 스페이스를 확보할 수 있어, 고밀도화소를 실현할 수 있다.
또한, 본 예도 또한, 실시예 1과 동일한 작용 효과를 발휘하는 것이다.
〔제 5 실시예〕
도 9는 본 발명의 실시예 5에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도이다. 또한, 도 9에 있어서 실시예 2 및 실시예 4의 구성과 동일 부분에는 동일 참조 부호를 붙이고, 그 설명은 생략한다.
본 예의 반사형 액정 패널용 기판은 대형 사이즈의 단결정 반도체 기판(예를 들면 20mm각)의 주면에 능동 소자나 용량 소자를 제작하여 넣고, 그 위에 층간 절연막과 도전층을 교대로 쌓아 성막하고, 평면적으로는 주체적인 면적을 차지하는 화소 영역에 매트릭스형으로 배열된 다수의 직사각형의 화소 전극(반사 전극)(14)을 갖는 것이다.
본 예의 액티브 매트릭스 액정 표시 소자 구동 회로(75)는 도 4에 도시된 실시예 2와 같이, 신호 선 구동 회로(X 드라이버)(52), 홀수 프레임용 Y 시프트 레지스터(53aa), 짝수 프레임용 Y 시프트 레지스터(53ab) 및 인버터(INV)를 구비하고 있고, 또한 도 7 및 도 8에 도시된 실시예 4와 같이, 액티브 소자 회로(72)를 가지는 액티브 매트릭스 회로(71)를 구비하고 있다. 따라서, 본 예는 실시예 2 및 실시예 4와 동일한 작용 효과를 발위하는 것이다.
〔제 6 실시예〕
도 10은 본 발명의 실시예 6에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도, 도 11a는 그 액티브 소자 회로를 도시한 회로도, 도 11b는 그 액티브 소자 회로의 동작을 설명하기 위한 타이밍챠트이다. 또한, 도 10에 있어서 실시예 1의 구성과 동일 부분에는 동일 참조 부호를 붙이고, 그 설명은 생략한다.
본 예의 반사형 액정 패널용 기판은 대형 사이즈의 단결정 반도체 기판(예를 들면 20mm각)의 주면에 능동 소자나 용량 소자를 제작하여 넣고, 그 위에 층간 절연막과 도전층을 교대로 쌓아 성막하여, 평면적으로는 주체적인 면적을 차지하는 화소 영역에 매트릭스형으로 배열된 다수의 직사각형의 화소 전극(반사 전극)(14)을 갖는 것이다.
본 예의 액티브 매트릭스 액정 표시 소자 구동 회로(80)는 도 1에 도시된 제 1 실시예와 같이, 신호 선 구동 회로(X 드라이버)(52), Y 시프트 레지스터(53a)를 구비하고 있고, 액티브 매트릭스 회로(81)의 액티브 소자 회로(82)의 구성이 실시예 1의 액티브 소자 회로(55)와는 다르다. 본 예의 액티브 소자 회로(82)는 도 11a에 도시된 바와 같이, 신호 전극(X)에 보내진 화소 신호(V)의 홀수 프레임 신호(V)(O)와 짝수 프레임 신호(V)(E)를 교대로 샘플링 홀드하는 샘플 홀드 회로(83)와, 샘플 홀드 회로(83)로부터 홀수 프레임 신호(V)(O)와 짝수 프레임 신호(V)(E)를 프레임마다 교대로 판독 화소 전극(14)을 전압 구동하여 화소 구동을 행하는 화소 구동 회로(84)로 이루어진다.
샘플 홀드 회로(83)는 제 1 샘플 홀드 회로(83a)와 제 2 샘플 홀드 회로(83b)로 이루어지며, 제 1 샘플 홀드 회로(83a)는 신호 전극(X)에 전기적으로 접속하는 소스(S)와 제 1 주사 전극(Y1)에 전기적으로 접속하는 게이트(G)를 가지는 N형의 제 1 MOSFET(Q1)와, 그 드레인(D)에 전기적으로 접속된 제 1 유지 용량(C1)으로 이루어진다. 또한 제 2 샘플 홀드 회로(83b)도 동일한 구성이고, 신호 전극(X)에 전기적으로 접속하는 소스(S)와 제 2 주사 전극(Y2)에 전기적으로 접속하는 게이트(G)를 가지는 P형의 제 2 MOSFET(Q2)와, 그 드레인(D)에 전기적으로 접속된 제 2 유지 용량(C2)으로 이루어진다. 제 1 MOSFET(Q1)와 제 2 MOSFET(Q2)와는 역도전형으로 되어 있고, 소위 CMOS를 구성하고 있다. 이 때문에, 제 1 MOSFET(Q1)를 위한 제 1 기록 타이밍 펄스(φ1)는 상승 펄스를, 제 2 MOSFET(Q2)를 위한 제 2 기록 타이밍 펄스(2)는 하강 펄스를 필요로 하고 있기 때문에, 본 예의 기록 타이밍 회로(53b')는 도 1의 선택 타이밍 회로(53b)의 제 2 주사 전극(Y2)용앤드 게이트(A2)를 넌 게이트(N2)에 바꾼 것이다.
한편, 화소 구동 회로(84)는 제 1 유지 용량(C1)에 전기적으로 접속하는 소스(S)와 제 3 주사 전극(Y3)에 전기적으로 접속하는 게이트(G)를 가지는 P형의 제 3 MOSFET(Q3)와, 제 2 유지 용량(C2)에 전기적으로 접속하는 소스(S)와 제 3 주사 전극(Y3)에 전기적으로 접속하는 게이트(G)를 가지는 N형의 제 4 MOSFET(Q4)와, 제 3 MOSFET(Q3) 및 제 4 MOSFET(Q4)의 드레인(D)에 전기적으로 접속하는 게이트(G)와 화소 구동 전원(Vdd)에 전기적으로 접속하는 드레인(D)과 신호 전극(14)에 전기적으로 접속하는 소스(S)를 가지는 N형의 제 5 MOSFET(Q5)로 이루어진다. 제 3 MOSFET(Q3) 및 제 4 MOSFET(Q4)는 역도전형으로 되어 있고, 소위 CMOS를 구성하고 있다. 제 3 MOSFET(Q3)와 제 4 MOSFET(Q4)는 동극성 게이트 전압에서는 배타적으로 개폐하기 때문에, 양게이트(G)에는 유일한 제 3 주사 전극(Y3)을 통해 공통의 판독 타이밍 펄스(Φ3)가 공급되어 있다. 따라서, 화소 행 당 주사 전극의 개수를 1개 삭감할 수 있다.
제 1 내지 5 실시예에서, 반사형 액정 패널용 기판에 대향시켜 조립하는 투명 기판측의 대향 전극(공통 전극) LC.COM은 고정 전위로 되어 있는 데 반해, 본 예에서는 프레임 마다 전환되는 비교적 높은 전압이 인가되도록 되어 있다.
이 때문에, 도 11b에 도시된 바와 같이, 홀수 프레임 기간(1F)에 있어서는 대향 전극(LC.COM)의 전위가 정극성이기 때문에, 제 4 MOSFET(Q4)가 도통하고 유지 신호가 판독되고 제 5 MOSFET(Q5)가 도통하는 경우, 전원 전위(Vdd)가 저압이라도, 상대적으로 음극측의 신호 전극 전위(전원 전위(Vdd))와 정극측의 대향 전극(LC.COM)의 전위와의 전위차는 상당히 크다. 또한, 짝수 프레임 기간(2F)에 있어서는 대향 전극(LC.COM)의 전위가 음극성이 되기 때문에, 제 3 MOSFET(Q3)가 도통하고 유지 신호가 판독되어 제 5 MOSFET(Q5)가 도통하는 경우, 상대적으로 정극측의 신호 전극 전위와 음극측의 대향 전극(LC.COM)의 전위와의 전위차도 상당히 크다.
이와 같이, 대향 전극(공통 전극)(LC.COM)의 전위를 프레임 마다 교번하는 소위 스윙을 행함으로써, 액정 셀(LC)의 열화를 방지할 수 있음은 물론이고, 화소 전극(14)에 인가되는 신호의 다이내믹 레인지를 상대적으로 작게 할 수 있으므로, 액티브 소자 회로(82)의 MOSFET를 저내압 소자로서 형성 가능하게 된다. 이로써, 소자 미세화에 보다 점유 면적의 축소화가 실현되어, 개구율의 증대에 의해 고밀도인 고세밀 표시 장치를 실현할 수 있다.
본 예도 또한, 제 1 실시예와 동일한 작용 효과를 발휘하는 것이다.
〔제 7 실시예〕
도 12는 본 발명의 실시예 7에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도이다. 또, 도 12에 있어서 실시예 2 및 제 6 실시예의 구성과 동일 부분에는 동일 참조 부호를 붙이고, 그 설명은 생략한다.
본 예의 반사형 액정 패널용 기판은 대형 사이즈의 단결정 반도체 기판(예를 들면 20mm각)의 주면에 능동 소자나 용량 소자를 제작하여 넣고, 그 위에 층간 절연막과 도전층을 교대로 쌓아 성막하여, 평면적으로는 주체적인 면적을 차지하는 화소 영역에 매트릭스형으로 배열된 다수의 직사각형의 화소 전극(반사 전극)(14)을 갖는 것이다.
본 예의 액티브 매트릭스 액정 표시 소자 구동 회로(85)는 도 4에 도시된 실시예 2와 동일하게, 신호 선 구동 회로(X 드라이버)(52), 홀수 프레임용 Y 시프트 레지스터(53aa), 짝수 프레임용 Y 시프트 레지스터(53ab) 및 인버터(INV)를 구비하고 있고, 또한 도 10 및 도 11에 도시된 실시예 6과 동일하게, 액티브 소자 회로(82)를 가지는 액티브 매트릭스 회로(81)를 구비하고 있다. 따라서, 본 예는 실시예 2 및 실시예 6과 동일한 작용 효과를 발휘하는 것이다.
〔제 8 실시예〕
도 13은 본 발명의 제 8 실시예에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 액티브 매트릭스 액정 표시 소자 구동 회로에서의 액티브 소자 회로를 도시한 회로도이다. 또한, 도 13에 있어서 도 11에 도시된 부분과 동일부분에는 동일 참조 부호를 붙이고, 그 설명은 생략한다.
본 예에서는 액티브 매트릭스 액정 표시 소자 구동 회로의 전체를 도시한 구성을 생략하지만, 도 10에 도시된 제 6 실시예나 도 12에 도시된 제 7 실시예의 어느 하나의 구성을 채용하여도 된다.
액티브 소자 경로(92)의 화소 구동 회로(93)는 도 11a에 도시된 액티브 소자 회로(82)의 화소 구동 회로(84)에 있어서 제 5 MOSFET(Q5)를 삭제한 구성을 포함하고 있다. 제 3 MOSFET(Q3)만으로 제 1 화소 구동 회로를 구성하고, 제 4 MOSFET(Q4)만으로 제 2 화소 구동 회로를 구성하고 있다. 이 구성은 아날로그 구동용에 적합하다. 능동 소자수를 삭감할 수 있으며, 또한 화소 구동 전원(Vdd)을 위한 배선도 삭감할 수 있기 때문에, 소자 제작을 위한 여유 스페이스를 확보할 수 있고, 고밀도화소를 실현할 수 있다.
또한, 본 예에 있어서도 대향 전극(공통 전극)(LC.COM)의 전위는 소위 스윙으로 되어 있다. 실시예 6과 동일한 작용 효과를 발휘한다. 또한 기타, 제 1 실시예와 동일한 작용 효과를 발휘한다.
또한, 상기의 실시예의 액정 패널 기판은 반사형 액정 패널에 사용하기에 접합하지만, 그 반사형 액정 패널은 상술한 액정 프로젝터의 라이트 밸브는 물론이고, 손목 시계형 전자 기기, 워드프로세서, 퍼스널컴퓨터 등의 휴대형 정보 처리기, 휴대 전화기의 표시부나 기타 각종 전자 기기의 표시부에 적용할 수 있다.
또한, 상기 실시예의 액정 패널 기판은 반도체 기판의 주면에 스위칭 소자를 제작하여 넣은 것이지만, 반도체 기판에 한정하지 않고, 기판으로서는 유리 기판이나 석영 기판 등의 절연성 기판을 사용할 수 있다. 스위칭 소자로서 절연성 기판상에 박막 트랜지스터(TFT) 등을 형성하는 경우에도, 본 발명을 적용할 수 있다.
또한, 본 발명은 액정 패널 기판에 한정하지 않고, 다른 플래트 디스플레이용 기판에 적용할 수 있는 것이다.
이상 설명한 바와 같이, 본 발명에 따른 전기 광학 장치용 기판은 신호 전극으로부터의 신호를 일시 기억하는 타이밍과 동시에 그 신호를 기초로 화소 구동을 개시하는 것은 아니고, 선행 신호에 의한 화소 구동하는 기간 중에 있어서 동일 화소의 후속 신호를 일시 기억하여 다음의 기간 중에서의 화소 구동을 위한 스탠바이를 행하는 화소 구동 지연형 액티브 소자 회로를 화소마다 각각 대응하여 제작하여 넣어 이루어진 것을 특징으로 하기 때문에, 다음과 같은 효과를 발휘한다.
(1) 점 순차 방식 또는 선 순차 방식에 관계없이, 기록 순차가 동시에 화소 구동 순차로 되는 것이 아니고, 일시 기억 순차에 머무르는 것에 지나지 않기 때문에, 기록 순차는 화소 구동 순차로 드러나지 않고, 모든 화소 일제가 전환 표시가 가능하므로, 표시 화면의 불균일을 해소할 수 있으며, 고화질의 전기 광학 장치용 기판을 제공할 수 있다. 따라서, 화소수의 다소에 무관하게, 고화질의 대화면화 또는 고세밀화를 실현할 수 있다.
이 화소 구동 지연형 액티브 소자 회로는 후속 신호의 일시 기억중에 선행 신호에 의한 화소 구동을 실행하는 것이므로, 일정 기간(예를 들면 1 프레임 기간)에 걸쳐 모든 화소의 동시 구동(동시 정지 표시)도 실현되며, 표시 시간과 기록 시간이 상반되지 않고, 종전에 비해 표시 시간을 길게 할 수 있으므로, 더한층 고화질화를 달성할 수 있다. 또한, 화소 구동 지연형 액티브 소자 회로는 선행 신호에 의한 화소 구동 기간 중에 후속 신호의 일시 기억을 실행하는 것이므로, 일정 기간에 걸쳐 모든 화소의 일시 기억도 실현되어, 기록 기간을 길게 할 수 있다. 신호 전송 속도의 저속화에 의한 주변 회로 구성의 간소화나 고화소수화를 실현할 수 있다. 전기 광학 장치용 기판에 외부 부착하는 표시 데이터용 프레임 메모리를 불필요화할 수 있다.
(2) 화소 구동 지연형 액티브 소자 회로로서는 신호 전극으로부터의 신호를 받아들이는 일시 기억 동작을 시분할로 배타적 내지 순차적으로 실행하는 복수의 샘플 홀드 수단과, 각 샘플 홀드 수단으로부터의 일시 유지 신호를 판독 화소 구동 동작을 시분할로 배타적 내지 순차적으로 실행하는 화소 구동 수단으로 구성할 수 있다. 일반적으로는 샘플 홀드 수단에서 제 1과 제 2 샘플 홀드 수단만으로 구성하면 충분하지만, N 개의 샘플 홀드 수단을 갖는 경우, 예를 들면, 후속 신호의 기록 기간을 선행 신호의 화소 구동 기간의 (N-1)배로 할 수 있기 때문에, 신호 전송 속도의 저속화에 의한 주변 회로 구성의 간소화나 고화소수화가 현저해진다.
(3) 제 1 샘플 홀드 수단은 제 1 신호 유지 수단과 제 1 신호 기록 수단으로 구성할 수 있고, 또한 제 2 샘플 홀드 수단은 제 2 신호 유지 수단과 제 2 신호 기록 수단으로 구성할 수 있지만, 제 1 신호 기록 수단과 제 2 신호 기록 수단을 동도전형의 트랜지스터로 한 경우, 소자의 특성차를 억제할 수 있고, 아날로그 구동의 경우에 이점이 있다.
(4) 기록 타이밍 수단에서 프레임 마다 전환되는 타이밍 신호를 이용하는 경우는 주변 회로의 구성의 간략화에 이바지한다.
(5) 화소 구동 수단은 제 1 신호 판독 수단과 제 2 신호 판독 수단과 공통 화소 구동 수단으로 구성할 수 있지만, 제 1 신호 판독 수단과 제 2 신호 판독 수단을 동도전형 트랜지스터로 한 경우, 소자의 특성차를 억제할 수 있어, 아날로그 구동의 경우에 이점이 있다.
(6) 또한, 제 1 신호 판독 수단과 제 2 신호 판독 수단을 역도전형 트랜지스터로 한 경우, 서로 역논리의 개폐 제어 신호로 개폐 동작하기 때문에, 제어선은 공통의 1개의 주사 전극으로 충분하다.
(7) 화소 구동 수단은 제 1 화소 구동 수단과 제 2 화소 구동 수단으로 구성한 경우, 공통 화소 구동 수단을 포함하지 않은 만큼, 액티브 소자 회로내의 능동 소자수나 화소 구동 전원 배선을 삭감할 수 있다.
(8) 판독 타이밍 수단에서 프레임 마다 전환되는 타이밍 신호를 이용하는 경우는 주변 회로의 구성의 간략화에 이바지한다.
(9) 판독 타이밍 수단이 제 1 판독 타이밍 신호와 제 2 판독 타이밍 신호 사이에 블랭킹 기간을 삽입하는 간극 판독 타이밍 수단인 경우, 블랭킹 기간에 의해 제 1 화소 구동 수단과 제 2 화소 구동 수단이 동시에 비도통하기 때문에, 선행 신호와 후속 신호의 혼성 표시가 발생하지 않는다. 특히, 컬러 시퀀스 방식을 채용하는 경우는 색상 광원 전환시의 가색 혼합을 방지하므로, 고화질의 컬러 표시를 할 수 있다.
(10) 제 1 화소 구동 수단과 제 2 화소 구동 수단이 역도전형 트랜지스터인 경우, 서로 역논리로 배타적으로 개폐하기 때문에, 간극 판독 타이밍 수단을 설정하지 않고도 충분하며, 주변 회로의 구성의 간소화에 이바지한다.
(11) 신호 전극상의 신호가 아날로그 신호인 경우, 화소의 아날로그 구동을 실현할 수 있으며, 또한, 신호 전극상의 신호가 펄스폭 변조 신호인 경우, 화소의 디지털 구동을 실현할 수 있다.
(12) 상기의 전기 광학 장치용 기판과 이것에 대향하는 투명 기판을 사용하여, 그 간극에 전기 광학 재료를 삽입함으로써 전기 광학 장치가 조립되지만, 투명 기판의 대향 전극에 프레임 기간마다 전환되는 공통 전압을 인가하도록 한 경우, 전기 광학 재료를 교류 구동할 수 있다. 전기 광학 재료의 열화를 방지할 수 있는 것은 물론이며, 대향 극의 화소 전극에 인가되는 신호의 다이내믹 레인지를 상대적으로 작게 할 수 있기 때문에, 액티브 소자 회로의 능동 소자를 저내압 소자로서 형성 가능하게 되며, 소자 미세화에 보다 점유 면적의 축소화를 실현할 수 있어, 개구율의 증대에 의해 고밀도인 고세밀 표시 장치를 실현할 수 있다.
(13) 상기 전기 광학 장치는 각종 전자 기기의 표시부에 사용하면, 고화질의 표시를 얻을 수 있다. 투사형 표시 장치의 라이트 밸브에 적합하다.
〔제 9 실시예〕
도 14는 본 발명의 실시예 9에 따른 반사형 액정 패널을 위한 패널용 기판에 제작하여 넣은 매트릭스 액정 표시 소자 구동 회로를 도시한 회로도, 도 15a는 매트릭스 액정 표시 소자 구동 회로의 화소마다 설정하는 디지털 기억 회로를 도시한 회로도, 도 15b는 그 디지털 기억 회로 소자 회로의 동작을 설명하기 위한 타이밍 도, 도 16은 매트릭스 액정 표시 소자 구동 회로의 전체적 동작을 설명하기 위한 타이밍 도이다.
이하의 기재에 있어서, 특별히 언급하지 않는 한, n 및 m은 임의의 자연수를 나타내며, 기호(i 및 j)는 각각 0≤i≤n 및 0≤j≤m을 만족하는 정수를 나타낸다.
본 예의 반사형 액정 패널용 기판도, 도 19 및 도 21에 도시된 종래의 패널용 기판과 동일하게, 대형 사이즈의 단결정 반도체 기판(예를 들면 20mm각)의 주면에 능동 소자를 제작하여 넣고, 그 위에 층간 절연막과 도전층을 교대로 쌓아 성막하여, 평면적으로는 주체적인 면적을 차지하는 화소 영역에 매트릭스형으로 배열된 다수의 직사각형의 화소 전극(반사 전극)(114)(도 15a 참조)을 갖는 것이다.
도 14에 도시된 매트릭스 액정 표시 소자 구동 회로(150)는 반도체 기판의 화소 영역의 바로 아래에 제작하여 넣은 매트릭스 회로(151)와, 시리얼 전송으로 내방하는 표시 디지털 데이터(데이터)를 매트릭스 회로(151)의 화소 열마다 1개 당 신호 전극(X)(X0 내지 Xm)에 선 순차로 보내주기 위한 직병렬 변환용 시프트 레지스터(신호 전극 구동 회로, X 드라이버)(152)와, 매트릭스 회로(151)의 화소마다의 디지털 기억 회로(M)(M00 내지 Mnm)로 행 순차로 래치 제어 신호(기록 타이밍 신호)를 화소 행마다 2개 당 주사 전극(Y1)(Y10 내지 Y1n), Y2(Y 20 내지 Y2n)를 통해 보내주기 위한 주사 전극 구동 회로(Y 드라이버)(153)와, 모든 화소 전극(114)을 일제 구동하기 위한 제 2 타이밍 펄스(정상의 판독 클록 펄스(RCK)(φ3), 역상의 판독 클록 펄스 RCK바(φ4)를 전송하는 화소 행마다 2개 당 주사 전극(Y3)(Y30 내지 Y3n), Y4(Y40 내지 Y4n)을 갖고 있다. 여기에, 직병렬 변환용 시프트 레지스터(152)와 주사 전극 구동 회로(153)와는 중앙의 화소 영역의 매트릭스 회로(151)에 대한 주변 회로를 구성하고 있다.
직병렬 변환용 시프트 레지스터(152)는 시리얼 열의 표시 디지털 데이터(데이터= Dm 내지 D0)을 시프트 클록(CLX)에 동기하여 시프트 전송하여 1수평 기간마다 신호 전극(X0 내지 Xm) 상에 대응하는 화소 데이터(D0 내지 Dm)를 출현시킨다. 주사 전극 구동 회로(153)는 주사 스타트 펄스(프레임 개시 펄스)(DY)를 시프트 클록(CLY)에 동기하여 시프트 전송하여 1수직기간마다 화소 행상에 행 구동 타이밍 펄스(Φ0 내지 Φn)를 순차적으로 생성하는 주사 전극측 시프트 레지스터(Y 시프트 레지스터)(153a)와, 행 구동 타이밍 펄스(Φ0 내지 Φn)와 기록 클록 펄스(WCK)에 근거하여 주사 전극(Y1 ,Y2) 상에 각각 제 1 타이밍 펄스(정상의 래치 제어 펄스(φ1i), 역상의 래치 제어 펄스(φ2i)를 생성하는 래치 타이밍 회로(153b)로 이루어진다. 상술한 바와 같이, i는 0≤i≤n을 만족하는 정수이다.
이 래치 타이밍 회로(153b)는 각 화소 행에서 대응하는 행 구동 타이밍 펄스(Φ0 내지 Φn)와 기록 클록 펄스(WCK)의 논리적을 정상의 래치 제어 펄스(φ1 i)로서 제 1 주사 전극(Y1i) 상에 출력하는 동시에, 그 논리 출력(φ1i)의 반전 출력을 역상의 래치 제어 펄스(φ2i)로서 제 2 주사 전극(Y2i) 상에 출력하는 논리 회로(G0 내지 Gn)를 포함한다.
매트릭스 회로(151)에는 열 방향으로 연장되는 신호 전극(X)과 행방향으로 연장되는 주사 전극(Y)의 매트릭스 교점부의 각각에 있어서, 도 15a에 도시된 디지털 기억 회로(M)(M00 내지 Mnm)가 제작하여 넣어져 있다. 이 각 디지털 기억 회로(M)는 신호 전극(Xj)에 도래하는 디지털 데이터(Dj)가 입력하는 데이터 입력(D)와, 대향 기판(도시하지 않음)측의 공통 전극(133) 사이에 액정(137)을 삽입하는 화소 전극(114)에 구동 전압을 인가하는 기억 출력(Q)을 구비하고, 선행 프레임 기간(예를 들면 홀수 프레임 기간)에 있어서 신호 전극(Xj)에 도래하는 디지털 데이터(Dj)를 넣어 일시 기억하는 제 1 래치 회로(L1)과, 후속 프레임 기간(예를 들면 짝수 프레임 기간)에 있어서 제 1 래치 회로(L1)에서 일시 기억된 디지털 데이터(Dj)를 제 1 래치 회로(L1)의 래치 동작전에 판독하여 일시 기억하는 동시에 그 기억 출력(Q)에 출력하는 제 2 래치 회로(L2)를 갖고 있다. 또, 도 14 및 도 15a 중의 Vcom은 대향 기판(도시하지 않음)측의 공통 전극(133)에 인가하는 공통 전위이다.
제 1 래치 회로(L1)는 제 1 주사 전극(Y1i) 상의 정상의 래치 제어 펄스(φ1i)에 동기하여 디지털 데이터를 받아들이는 N 채널형 제 1 데이터 전송용 MOSFET(T1)와, 제 1 데이터 전송용 MOSFET(T1)를 통과한 데이터를 제 2 주사 전극(Y2i) 상의 역상의 래치 제어 펄스(φ2i)의 소멸에 동기하여 일시 기억 동작하는 제 1 동기식 플립플롭(F1)을 갖고 있다. 또한, 제 2 래치 회로(L2)는 제 3 주사 전극(Y3i) 상의 정상의 판독 클록 펄스 RCK(φ3)에 동기하여 제 1 동기식 플립플롭(F1)의 출력 데이터를 받아들이는 N 채널형의 제 2 데이터 전송용 MOSFET(T2)와, 제 2 데이터 전송용 MOSFET(T2)를 통과한 데이터를 제 4 주사 전극(Y4i) 상의 역상의 래치 제어 펄스(φ4)의 소멸에 동기하여 일시 기억 동작하여, 그 기억 출력(Q)에 출력하는 제 2 동기식 플립플롭(F2)을 갖고 있다.
제 1 동기식 플립플롭(F1)은 2개의 인버터(INV1, INV2)를 순회 접속한 제 1 이중 반전 회로와, 역상의 래치 제어 펄스(φ2i)에 동기하여 그 초 단(INV1)의 입력과 귀환 단(INV2)의 출력과의 전기적 접속을 일시적으로 분리하는 N 채널형 제 1 기억 유지 제어용 MOSFET(Q1)를 갖고 있다. 제 2 동기식 플립플롭(F2)은 2개의 인버터(INV3, INV4)를 순회 접속한 제 2 이중 반전 회로와, 역상의 판독 타이밍 펄스(φ4)에 동기하여 그 초 단 인버터(INV3)의 입력과 귀환 단 인버터(INV4)의 출력과의 전기적 접속을 일시적으로 분리하는 제 2 기억 유지 제어용 MOSFET(Q2)를 갖고 있다.
도 16에 도시된 바와 같이, 홀수 프레임 기간(1F)에 있어서, 프레임마다 전환되는 액정 교류화 신호(FR)가 상승하면, 그 상승에 동기하여, 제 3 주사 전극(Y30 내지 Y3n) 상에 정상의 판독 타이밍 펄스 RCK(φ3)가 생성하는 동시에, 제 4 주사 전극(Y40 내지 Y4n) 상에 역상의 판독 타이밍 펄스 RCK(φ4)가 생성한다. 교류화 신호(FR)가 상승함과 동시에 주사 스타트 펄스(DY)가 주사 전극측 시프트 레지스터(153a)에 가해져, 일정 간격으로 생기는 시프트 클록(CLY)에 동기하여 행구동 타이밍 펄스(Φ0 내지 Φn)가 순차적으로 생성하는 동시에, 기록 클록 펄스 (WCK)가 시프트 클록(CLY)에 동기하여 발생한다. 이 때문에, 화소 행의 제 1 주사 전극(Y10 내지 Y1n) 상에는 정상의 래치 제어 펄스(φ10 내지 φ1n)(φ1i)가 생성됨과 동시에, 제 2 주사 전극(Y20 내지 Y2n) 상에는 역상의 래치 제어 펄스(φ20 내지 φ2n)(φ2i)가 생성한다.
따라서, 제 1 내지 제 4 주사 전극(Y1i 내지 Y4i)에는 도 15b에 도시된 순서로 펄스(φ1i, φ2i, φ3 및 φ4)가 생성된다. 선행 프레임 기간(예를 들면 홀수 프레임 기간)(1F)의 기록 기간(W1)에 제 1 주사 전극(Y1i)과 제 2 주사 전극(Y2i) 상에 래치 제어 펄스(φ1i 와 φ2i)가 발생하면, 제 1 동기식 플립플롭(F1)에 있어서, 제 1 데이터 전송용 MOSFET(T1)가 온하는 동시에, 제 1 기억 유지 제어용 MOSFET(Q1)가 오프되기 때문에, 귀환 단 인버터(INV2)의 출력은 초 단 인버터(INV1)로 귀환하지 않고, 제 1 데이터 전송용 MOSFET(T1)로부터의 선행 데이터(D1)의 논리치가 초 단 인버터(INV1)에 인가하여, 그 반전 논리치가 초 단 인버터(INV1)의 출력에 나타난다. 래치 제어 펄스(φ1i 와 φ2i)가 소멸하여 기록 기간(W1)이 종료하면, 제 1 데이터 전송용 MOSFET(T1)가 오프하는 동시에, 제 1 기억 유지 제어용 MOSFET(Q1)가 온되기 때문에, 귀환 단 인버터(INV2)의 출력이 초 단 인버터(INV1)로 귀환하며, 제 1 동기식 플립플롭(F1)의 기억 동작이 재기능하여, 제 1 동기식 플립플롭(F1)에 선행 데이터(D1)가 일시 기억된다.
다음의 후속 프레임 기간(예를 들면 짝수 프레임 기간)(2F)의 판독 기간(R1)에서 제 3 주사 전극(Y3i)과 제 4 주사 전극(Y4i) 상에 판독 클록 펄스(φ3 과 φ4)가 발생하면, 제 2 동기식 플립플롭(F2)에 있어서, 제 2 데이터 전송용 MOSFET(T2)가 온하는 동시에, 제 2 기억 유지 제어용 MOSFET(Q2)가 오프하기 때문에, 귀환 단 인버터(INV4)의 출력은 초 단 인버터(INV3)로 귀환하지 않고, 제 1 동기식 플립플롭(F1)으로부터의 선행 데이터(D1)의 반전 논리치가 초 단 인버터(INV3)에 인가하고, 게다가 그 반전 논리치즉 데이터(D1)의 논리치가 초 단 인버터(INV3)의 출력에 나타난다. 판독 클록 펄스(φ3 과 φ4)가 소멸하여 판독 기간(R1)이 종료하면, 제 2 데이터 전송용 MOSFET(T2)가 오프하는 동시에, 제 2 기억 유지 제어용 MOSFET(Q2)가 온하기 때문에, 귀환 단 인버터(INV4)의 출력이 초 단 인버터(INV3)로 귀환하고, 제 2 동기식 플립플롭(F2)의 기억 동작이 재기능하여, 선행 데이터(D1)가 제 2 동기식 플립플롭(F2)에 일시 기억되는 동시에 그 기억 출력(Q)이 화소 전극(114)에 계속해서 공급한다. 그 후, 기록 기간(W2)에 제 1 주사 전극(Y1i)과 제 2 주사 전극(Y2i) 상에 래치 제어 펄스(φ1i 와 φ2i)가 발생하면, 상술한 순서와 동일하게, 제 1 동기식 플립플롭(F1)의 기억 내용은 후속 데이터(D2)에 재기록한다.
본 예의 기록 방식은 선 순차 방식이다. 그런데, 그 기록 순차는 제 1 동기식 플립플롭(F1)에 머무는 것에 지나지 않으므로, 제 2 동기식 플립플롭(F2)까지는 기록 순차가 파급되지 않는다. 따라서, 모든 화소 일제의 프레임 전환 표시가 가능하며, 표시 화면의 불균일을 해소할 수 있다. 화소수의 다소에 무관하게, 고화질의 대화면화 또는 고세밀화를 실현할 수 있다. 후 프레임의 기록 동작 사이에 전 프레임의 모든 화소의 동시 정지 표시가 실현되기 때문에, 표시 시간과 기록 시간이 1 프레임 기간내에 있어서 상반하지 않고, 종전에 비해 표시 시간의 장기화를 실현할 수 있어, 더한층 고화질화를 달성할 수 있다. 또한, 기록 기간도 길게할 수 있기 때문에, 표시 데이터 데이터의 신호 전송 속도의 저속화도 가능하며, 주변 회로 구성의 간소화를 실현할 수 있다. 더구나, 외부 부착의 표시 데이터용 프레임 메모리를 불필요화할 수 있다. 고화소수화도 실현된다.
본 예의 제 2 플립플롭(F2)은 화소 전극(14)을 스태틱 구동하는 드라이버로서 기능하고 있다. 다이내믹 구동과 달리, 화소 구동 신호의 감쇠가 없고, 완전 디지털 구동이 가능하게 된다.
상기의 제 1 데이터 전송용 MOSFET(T1)와 제 1 기억 유지 제어용 MOSFET(T2)는 상호 배타적으로 온/오프하며, 또한 제 2 데이터 전송용 MOSFET(T2)와 제 2 기억 유지 제어용 MOSFET(Q2)도 상호 배타적으로 온/오프하는 것이지만, 제 1 데이터 전송용 MOSFET(T1)와 제 1 기억 유지 제어용 MOSFET(T2)를 서로 역도전형으로 하며, 또한 제 2 데이터 전송용 MOSFET(T2)와 제 2 기억 유지 제어용 MOSFET(Q2)도 서로 역도전형으로 함으로써, 정상 펄스와 역상 펄스의 쌍방을 디지털 기억 회로(M)에 보내줄 필요가 없어, 주사 전극 2개를 삭감할 수 있다.
〔제 10 실시예〕
도 17은 다른 디지털 기억 회로를 도시한 회로도이다. 또, 도 17에 있어서 실시예 1의 구성과 동일 부분에는 동일 참조 부호를 붙이고, 그 설명은 생략한다.
본 예의 반사형 액정 패널용 기판도, 도 19, 도 21에 도시된 종래의 패널용 기판과 같이, 대형 사이즈의 단결정 반도체 기판(예를 들면 20mm각)의 주면에 능동 소자나 용량 소자를 제작하여 넣고, 그 위에 층간 절연막과 도전층을 교대로 쌓아 성막하고, 평면적으로는 주체적인 면적을 차지하는 화소 영역에 매트릭스형으로 배열된 다수의 직사각형의 화소 전극(반사 전극)(114)을 갖는 것이다. 또한, 본 예도, 실시예 1과 동일한 직병렬 변환용 시프트 레지스터(152) 및 주사 전극 구동 회로(153)를 갖고 있지만, 디지털 기억 회로(M')의 구성이 실시예 1의 디지털 기억 회로(M)와 다르다.
디지털 기억 회로(M')는 디지털 기억 회로(M)와 동일하게, 신호 전극(Xj)에 도래하는 디지털 데이터(Dj)가 입력하는 데이터 입력(D)와 공통 전극(33) 상의 액정(37)을 삽입하는 화소 전극(114)에 구동 전압을 인가하는 기억 출력(Q)을 구비하고 있고, 선행 프레임 기간(예를 들면 홀수 프레임 기간)에 있어서 신호 전극(Xj)에 도래하는 디지털 데이터(Dj)를 받아들여 일시 기억하는 제 1 래치 회로(L1')와, 후 행 프레임 기간(예를 들면 짝수 프레임 기간)에 있어서 제 1 래치 회로(L1)에 일시 기억된 디지털 데이터(Dj)를 제 1 래치 회로(L1)의 래치 동작 전에 판독하여 일시 기억하는 동시에 기억 출력(Q)에 출력하는 제 2 래치 회로(L2')를 포함하고 있다.
제 1 래치 회로(L1')는 디지털 데이터(Dj)를 입력으로 하고 제 1 주사 전극(Y1i) 상의 정상의 래치 제어 펄스(φ1i)에 동기하여 논리 동작하는 제 1 클록드 인버터(K1)와, 그 출력 데이터를 제 2 주사 전극(Y2i) 상의 역상의 래치 제어 펄스(φ2i)의 소멸에 동기하여 일시 기억 동작하는 제 1 동기식 플립플롭(F1')을 갖고 있다. 또한, 제 2 래치 회로(L2')는 제 1 동기식 플립플롭(F1)의 출력 데이터를 입력으로 하여 제 3 주사 전극(Y3i) 상의 정상의 판독 클록 펄스 RCK(φ3)에 동기하여 논리 동작하는 클록드 인버터(K2)와, 그 출력 데이터를 제 4 주사 전극(Y4i) 상의 역상의 판독 클록 펄스 RCK바(φ4)의 소멸에 동기하여 일시 기억 동작하여, 그 기억 출력(Q)에 출력하는 제 2 동기식 플립플롭(F2')을 갖고 있다.
제 1 동기식 플립플롭(F1')은 2개의 인버터(INV1 및 INV2')를 순회 접속한 제 1 이중 반전 회로로서, 그 귀환 단 인버터(INV2')가 역상의 래치 제어 펄스(φ2i)에 동기하여 논리 동작을 중단하는 클록드 인버터이고, 제 2 동기식 플립플롭(F2')도, 2개의 인버터(INV3 및 INV4')를 순회 접속한 제 2 이중 반전 회로이고, 그 귀환 단 인버터(INV4')가 역상의 판독 클록 펄스(φ4)에 동기하여 논리 동작을 중단하는 클록드 인버터이다.
도 15b에 도시된 바와 같이, 선행 프레임 기간(예를 들면 홀수 프레임 기간(1F)의 기록 기간(W1)에 제 1 주사 전극(Y1i)과 제 2 주사 전극(Y2i) 상에 래치 제어 펄스(φ1i 와 φ2i)가 발생하면, 제 1 동기식 플립플롭(F1')에 있어서, 제 1 클록드 인버터(K1)가 논리 동작하는 동시에, 귀환 단 인버터(INV2')가 논리 동작을 중단하기 때문에, 귀환 단 인버터(INV2')의 출력은 초 단 인버터(INV1)로 귀환하지 않고, 제 1 클록드 인버터(K1)로부터의 선행 데이터(D1)의 논리치가 초 단 인버터(INV1)에 인가하고, 그 반전 논리치가 초 단 인버터(INV1)의 출력에 나타난다. 래치 제어 펄스(φ1i 와 φ2i)가 소멸하여 기록 기간(W1)이 종료하면, 제 1 클록드 인버터(K1)가 논리 동작을 중단하는 동시에, 귀환 단 인버터(INV2')가 논리 동작하기 때문에, 귀환 단 인버터(INV2')의 출력이 초 단 인버터(INV1)로 귀환하며, 제 1 동기식 플립플롭(F1')의 기억 동작이 재기능하여, 제 1 동기식 플립플롭(F1')에 선행 데이터(D1)가 일시 기억된다.
다음의 후속 프레임 기간(예를 들면 짝수 프레임 기간)(2F)의 판독 기간(R1)에 제 3 주사 전극(Y3i)과 제 4 주사 전극(Y4i) 상에 각각 판독하여 클록 펄스(φ3 과 φ4)가 발생하면, 제 2 동기식 플립플롭(F2')에 있어서, 제 2 클록드 인버터(K1)가 논리 동작하는 동시에, 귀환 단 인버터(INV4')가 논리 동작을 중단하기 때문에, 귀환 단 인버터(INV4')의 출력은 초 단 인버터(INV3)로 귀환하지 않고, 제 1 동기식 플립플롭(F1')로부터의 선행 데이터(D1)의 논리치가 초 단 인버터(INV3)에 인가하고, 그 반전 논리치가 초 단 인버터(INV3)의 출력에 나타난다. 판독 클록 펄스(φ3 과 φ4)가 소멸하여 판독 기간(R1)이 종료하면, 제 2 클록드 인버터(K1)가 논리 동작을 중단하는 동시에, 귀환 단 인버터(INV4')가 논리 동작하기 때문에, 귀환 단 인버터(INV4')의 출력이 초 단 인버터(INV4)로 귀환하고, 제 2 동기식 플립플롭(F2')의 기억 동작이 재기능하여, 선행 데이터(D1)가 제 2 동기식 플립플롭(F2')에 일시 기억되는 동시에 그 기억 출력(Q)이 화소 전극(114)에 계속 공급한다. 그 후, 기록 기간(W2)에 제 1 주사 전극(Y1i)과 제 2 주사 전극(Y2i) 상에 래치 제어 펄스(φ1i 와 φ2i)가 발생하면, 상술한 순서와 같이, 제 1 동기식 플립플롭(F1')의 기억 내용은 후속 데이터(D2)에 재기록한다.
또한, 본 예도 실시예 1과 동일한 작용효과를 발휘하는 것이다.
본 예의 디지털 기억 회로(M')에서는 클록드 인버터를 사용하고 있기 때문에, 전력 소비의 절감, 파형 정형 및 에너지 증폭에 유효하며, 기억 동작의 확실화에 기여한다. 또, 클록드 인버터(K1 및 K2) 대신에, 3 스테이트 버퍼를 사용하여도 된다.
또, 상기 실시예에 있어서, 반사형 액정 패널용 기판에 대향시켜 조립하는 투명 기판측의 대향 전극(공통 전극)(133)은 고정 전위로도 가능하지만, 프레임 마다 전환되는 비교적 높은 전압(액정 교류화 신호(FR))이 인가되도록 하여도 된다.
대향 전극(33)의 공통 전위(Vcom)를 프레임 마다 교번하는 소위 스윙을 행함으로써, 액정 셀(LC)의 열화를 방지할 수 있는 것은 물론인 것이며, 화소 전극(114)에 인가되는 신호의 논리 진폭을 상대적으로 작게 할 수 있으므로, 디지털 기억 회로(M)(M')를 구성하는 능동 소자를 저내압 소자를 사용하여 형성 가능하게 된다. 이로써, 소자 미세화에 의해 점유 면적의 축소화를 실현할 수 있어, 개구율의 증대에 의해 고밀도인 고세밀 표시 장치를 실현할 수 있다.
또한, 상기의 실시예의 액정 패널 기판은 반사형 액정 패널에 사용하기에 적합하지만, 그 반사형 액정 패널은 상술한 액정 프로젝터에 사용되는 광 변조 소자는 물론이고, 손목 시계형 전자 기기, 워드프로세서, 퍼스널컴퓨터 등의 휴대형 정보 처리기, 휴대 전화기의 표시부나 기타 각종 전자 기기의 표시부에 적용할 수 있다.
또한, 상기 실시예의 액정 패널 기판은 반도체 기판의 주면에 스위칭 소자를 제작하여 넣은 것이지만, 반도체 기판에 한정하지 않고, 기판으로서는 유리 기판이나 석영 기판 등의 절연성 기판을 사용할 수 있다. 스위칭 소자로서 절연성 기판상에 박막 트랜지스터(TFT) 등을 형성하는 경우에도, 본 발명을 적용할 수 있음은 물론 말할 것도 없다.
또한, 본 발명은 액정 패널 기판에 한정하지 않고, 다른 플래트 디스플레이용 기판에 적용할 수 있는 것이다.
이상 설명한 바와 같이, 본 발명은 주사 전극과 신호 전극의 매트릭스 교점에 대응하는 화소에 각각 화소 전극을 구비하는 전기 광학 장치용 기판에 있어서, 일시 기억 유지한 선행 디지털 데이터에 근거한 화소 구동 동작과 그 선행 신호로부터 일정 시간 후에 신호 전극에 도래하는 동일 화소의 후속 디지털 데이터에 대한 일시 기억 동작을 동시 병행적으로 실행하는 디지털 기억 수단을 화소마다 각각 대응하여 설정되어 이루어짐을 특징으로 한 것으로부터, 다음과 같은 효과를 발휘한다.
(1) 디지털 데이터의 기록 순차가 그대로 화소 구동 순차로서는 드러나지 않고, 모든 화소 일제의 프레임 전환 표시와 모든 화소의 표시 동시성을 실현할 수 있다.
이로써, 표시 화면의 불균일을 해소할 수 있으며, 고화질의 전기 광학 장치용 기판을 제공할 수 있다. 이 때문에, 화소수의 다소에 무관하게, 고화질의 대화면화 또는 고세밀화를 실현할 수 있다. 또한, 표시 시간과 기록 시간의 장단이 1 프레임 기간내에 상반하지 않고, 종전에 비해 모든 화소에 대해 표시 시간을 길게 할 수 있으므로, 한층 더 고화질화를 달성할 수 있다. 또한, 일정 기간(예를 들면 1 프레임 기간)에 걸쳐 모든 화소의 기록 동작도 실현되어, 기록 기간을 길게 할 수 있다. 신호 전송 속도의 저속화에 의한 주변 회로 구성의 간소화 또는 고화소수화를 실현할 수 있다. 더구나, 전기 광학 장치용 기판에 외부 부착하는 표시 데이터용 프레임 메모리가 불필요하게 된다.
더욱이, 본 발명에서는 화소 구동 방식이 다이내믹 구동이 아니고, 일시 기억 데이터에 근거한 스태틱 구동으로 되는 것이므로, 화소 구동 신호의 감쇠가 없어, 완전 디지털 구동이 가능하게 된다.
(2) 또한 본 발명은 주사 전극과 신호 전극의 매트릭스 교점에 대응하는 화소에 각각 화소 전극을 구비하는 전기 광학 장치용 기판에 있어서, 신호 전극에 도래하는 디지털 데이터를 캐스케이드 접속한 복수의 기억 셀에 순차 시프트하면서 일시 기억하고, 최종 단의 기억 셀의 기억 출력에 근거하여 화소 구동시키는 디지털 기억 수단이 화소마다 각각 대응하여 설정되어 이루어진 것을 특징으로 한다. 이러한 디지털 기억 수단에 의하면, 화소 전극을 스태틱 구동시키는 기억 셀이 항상 최종 단의 기억 셀이 담당하기 때문에, 완전 디지털 구동이 가능하게 된다.
본 발명에 의해서, 표시 화면의 불균일함을 해소하여, 표시 화면의 고화질을 실현하는 전기 광학 장치용 기판을 제공할 수 있다. 또한, 화소수의 다소에 무관하게, 고화질의 대화면화 또는 고세밀화를 실현하는 전기 광학 장치용 기판을 제공할 수 있다.

Claims (39)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 신호 전극과,
    상기 신호 전극에 전기적으로 결합된 제 1 샘플 홀드 회로와,
    상기 신호 전극에 전기적으로 결합된 제 2 샘플 홀드 회로와,
    화소 구동 회로와,
    상기 화소 구동 회로와 전기적으로 결합된 화소 전극을 구비한 전기 광학 장치용 기판에 있어서,
    상기 전기 광학 장치용 기판은:
    제 1 기록 타이밍 신호가 인가되는 제 1 주사 전극과;
    제 2 기록 타이밍 신호가 인가되는 제 2 주사 전극과;
    주사 전극 구동 파형을 출력하는 주사 전극 구동 회로와;
    상기 주사 전극 구동 파형 및 프레임 기간마다 레벨이 전환되는 타이밍 신호를 받아들이는 기록 타이밍 회로를 더 구비하고,
    해당 신호 전극에 (N+1)번째의 화상에 속하는 신호가 인가된 경우에는, 상기 제 1 샘플 홀드 회로에 기억된 N 번째의 화상에 속하는 신호에 의거하여 상기 화소 구동 회로가 상기 화소 전극에 전압을 제 1 소정 기간 부여하고, 상기 제 1 소정 기간내에, 상기 제 2 샘플 홀드 회로가 상기 (N+1)번째의 화상에 속하는 신호를 기억하고,
    상기 신호 전극에 (N+2)번째의 화상에 속하는 신호가 인가된 경우에는, 상기 제 2 샘플 홀드 회로에 기억된 상기 (N+1)번째의 화상에 속하는 신호에 의거하여 상기 화소 구동 회로가 상기 화소 전극에 전압을 제 2 소정 기간 부여하며, 상기 제 2 소정 기간내에, 상기 제 1 샘플 홀드 회로가 상기 (N+2)번째의 화상에 속하는 신호를 기억하고, N은 자연수이며,
    상기 제 1 샘플 홀드 회로는, 제 1 신호 유지 회로와, 상기 제 1 주사 전극에 전기적으로 결합한 제 1 신호 기록 회로를 갖고,
    상기 제 2 샘플 홀드 회로는, 제 2 신호 유지 회로와, 상기 제 2 주사 전극에 전기적으로 결합한 제 2 신호 기록 회로를 가지며,
    상기 제 1 기록 타이밍 신호에 의거하여 상기 제 1 신호 기록 회로는 상기 신호 전극과 상기 제 1 신호 유지 회로를 전기적으로 연락하고,
    상기 제 2 기록 타이밍 신호에 의거하여 상기 제 2 신호 기록 회로는 상기 신호 전극과 상기 제 2 신호 유지 회로를 전기적으로 연락하며,
    상기 기록 타이밍 회로는, 상기 주사 전극 구동 파형 및 상기 타이밍 신호에 근거하여, 홀수 프레임 기간 중에 상기 제 1 주사 전극에 상기 제 1 기록 타이밍 신호를 인가하고, 짝수 프레임 기간 중에 상기 제 2 주사 전극에 상기 제 2 기록 타이밍 신호를 인가하는, 전기 광학 장치용 기판.
  6. 삭제
  7. 신호 전극과,
    상기 신호 전극에 전기적으로 결합된 제 1 샘플 홀드 회로와,
    상기 신호 전극에 전기적으로 결합된 제 2 샘플 홀드 회로와,
    화소 구동 회로와,
    상기 화소 구동 회로와 전기적으로 결합된 화소 전극을 구비한 전기 광학 장치용 기판에 있어서,
    해당 신호 전극에 (N+1)번째의 화상에 속하는 신호가 인가된 경우에는, 상기 제 1 샘플 홀드 회로에 기억된 N 번째의 화상에 속하는 신호에 의거하여 상기 화소 구동 회로가 상기 화소 전극에 전압을 제 1 소정 기간 부여하고, 상기 제 1 소정 기간내에, 상기 제 2 샘플 홀드 회로가, 상기 (N+1)번째의 화상에 속하는 신호를 기억하고,
    상기 신호 전극에 (N+2)번째의 화상에 속하는 신호가 인가된 경우에는, 상기 제 2 샘플 홀드 회로에 기억된 상기 (N+1)번째의 화상에 속하는 신호에 의거하여 상기 화소 구동 회로가 상기 화소 전극에 전압을 제 2 소정 기간 부여하며, 상기 제 2 소정 기간내에, 상기 제 1 샘플 홀드 회로가, 상기 (N+2)번째의 화상에 속하는 신호를 기억하고, N은 자연수이며,
    상기 화소 구동 회로는, 제 1 신호 판독 회로와, 제 2 신호 판독 회로와, 공통 화소 구동 회로를 포함하고,
    상기 제 1 신호 판독 회로는 제 1 판독 타이밍 신호에 근거하여, 상기 제 1 샘플 홀드 회로와 상기 공통 화소 구동 회로를 전기적으로 연락하고,
    상기 제 2 신호 판독 회로는 제 2 판독 타이밍 신호에 근거하여, 상기 제 2 샘플 홀드 회로와 상기 공통 화소 구동 회로를 전기적으로 연락하며,
    상기 공통 화소 구동 회로는 상기 제 1 신호 판독 회로 및 제 2 신호 판독 회로 중 어느 한 쪽으로부터의 신호에 근거하여 화소를 구동하는, 전기 광학 장치용 기판.
  8. 제 7 항에 있어서,
    상기 제 1 신호 판독 회로는 제 3 트랜지스터이고,
    상기 제 2 신호 판독 회로는 상기 제 3 트랜지스터의 도전형과 같은 도전형을 갖는 제 4 트랜지스터인, 전기 광학 장치용 기판.
  9. 제 7 항에 있어서,
    상기 제 1 신호 판독 회로는 제 3 트랜지스터이고,
    상기 제 2 신호 판독 회로는 상기 제 3 트랜지스터의 도전형에 대하여 반대의 도전형을 갖는 제 4 트랜지스터이며,
    상기 제 1 판독 타이밍 신호와 상기 제 2 판독 타이밍 신호는 같은 신호인, 전기 광학 장치용 기판.
  10. 제 8 항에 있어서,
    상기 공통 화소 구동 회로는 제 5 트랜지스터이고,
    상기 제 5 트랜지스터의 일단은 화소 구동 전원에 전기적으로 접속되고, 타단은 상기 화소 전극에 전기적으로 접속되어 있는, 전기 광학 장치용 기판.
  11. 제 9 항에 있어서,
    상기 공통 화소 구동 회로는 제 5 트랜지스터이고,
    상기 제 5 트랜지스터의 일단은 화소 구동 전원에 전기적으로 접속되고, 타단은 상기 화소 전극에 전기적으로 접속되어 있는, 전기 광학 장치용 기판.
  12. 삭제
  13. 삭제
  14. 제 7 항에 있어서,
    판독 타이밍 회로를 더 구비하고 있고,
    상기 판독 타이밍 회로는 프레임 기간마다 레벨이 전환되는 타이밍 신호에 근거하여, 홀수 프레임 기간 중에 상기 제 1 판독 타이밍 신호를 출력하고, 짝수 프레임 기간 중에 상기 제 2 판독 타이밍 신호를 출력하는, 전기 광학 장치용 기판.
  15. 제 14 항에 있어서,
    상기 판독 타이밍 회로는 상기 제 1 판독 타이밍 신호와, 상기 제 2 판독 타이밍 신호 사이에, 블랭킹 기간을 삽입하는, 전기 광학 장치용 기판.
  16. 삭제
  17. 제 10 항에 있어서,
    프레임 기간마다 레벨이 전환되는 타이밍 신호를, 홀수 프레임 중은 상기 제 1 판독 타이밍 신호로서 이용하고, 짝수 프레임 중은 상기 제 2 판독 타이밍 신호로서 이용하는, 전기 광학 장치용 기판.
  18. 삭제
  19. 삭제
  20. 제 7 항에 기재된 전기 광학 장치용 기판과,
    상기 전기 광학 장치용 기판에 대향하는 광 투과성 기판과,
    상기 전기 광학 장치용 기판과 상기 광 투과성 기판 사이에 위치하는 전기 광학 재료를 구비한, 전기 광학 장치.
  21. 제 20 항에 있어서,
    상기 광 투과성 기판에 대향 전극이 설치되어 있고,
    상기 대향 전극에 프레임 기간마다 전환되는 공통 전압을 인가하는, 전기 광학 장치.
  22. 제 20 항에 기재된 전기 광학 장치를 표시부로서 구비한 전자 기기.
  23. 제 20 항에 기재된 전기 광학 장치를 광 변조 장치로서 구비한 투사형 표시 장치.
  24. 매트릭스형상으로 설치된 복수의 화소 전극과,
    각각이 상기 복수의 화소 전극의 각각과 전기적으로 결합된 복수의 기억 회로를 구비한 전기 광학 장치용 기판에 있어서,
    상기 복수의 기억 회로의 각각은,
    제 1 래치 회로와,
    제 2 래치 회로를 포함하며,
    상기 제 1 래치 회로는 적어도 1개의 제 1 주사 신호선과, 신호 전극에 전기적으로 결합되어 있고,
    상기 제 2 래치 회로는 적어도 1개의 제 2 주사 신호선과, 상기 제 1 래치 회로와, 상기 화소 전극에 전기적으로 결합되어 있고,
    상기 적어도 1개의 제 1 주사 신호선을 통해 상기 제 1 래치 회로에 제 1 타이밍 신호가 인가된 경우에는 다음의 제 1 타이밍 신호가 인가되기까지, 상기 제 1 래치 회로가 상기 신호 전극에 주어진 데이터 신호를 기억하고,
    상기 적어도 1개의 제 2 주사 신호선을 통해 상기 제 2 래치 회로에 제 2 타이밍 신호가 인가된 경우에는 상기 제 2 래치 회로가 상기 제 1 래치 회로에 기억된 상기 데이터 신호를 받아들이고, 다음의 제 2 타이밍 신호가 인가되기까지, 상기 데이터 신호를 상기 화소 전극에 부여하고,
    상기 제 1 타이밍 신호는 상기 매트릭스에서의 제 1 래치 회로의 행의 각각에 순차로 주어지며,
    상기 제 1 래치 회로의 행의 모두에 상기 제 1 타이밍 신호가 주어질 때마다, 상기 제 2 타이밍 신호가 상기 제 2 래치 회로 모두에 동시에 주어지는, 전기 광학 장치용 기판.
  25. 삭제
  26. 제 24 항에 있어서,
    상기 제 1 래치 회로는,
    상기 데이터 신호를 받아들이는 제 1 데이터 선택 소자와,
    상기 제 1 데이터 선택 소자를 통해 받아들이는 상기 데이터 신호를 기억하는 제 1 플립플롭을 갖고,
    상기 제 2 래치 회로는,
    상기 제 1 플립플롭에 기억된 상기 데이터 신호를 받아들이는 제 2 데이터 선택 소자와,
    상기 제 2 데이터 선택 소자를 통해 받아들인 상기 데이터 신호를 기억하는 제 2 플립플롭을 가지며,
    상기 제 2 플립플롭의 출력 단자가 상기 화소 전극에 전기적으로 접속되어 있는, 전기 광학 장치용 기판.
  27. 제 26 항에 있어서,
    상기 제 1 데이터 선택 소자는 상기 제 1 타이밍 신호에 동기하여, 상기 데이터 신호선과 상기 제 1 플립플롭을 전기적으로 연락하는 제 1 트랜지스터이고,
    상기 제 1 플립플롭은 상기 제 1 타이밍 신호에 동기하여 기억 동작하는 제 1 동기식 플립플롭이며,
    상기 제 2 데이터 선택 소자는 상기 제 2 타이밍 신호에 동기하여 상기 제 1 플립플롭과 상기 제 2 플립플롭을 전기적으로 연락하는 제 2 트랜지스터이고,
    상기 제 2 플립플롭은 상기 제 2 타이밍 신호에 동기하여 기억 동작하는 제 2 동기식 플립플롭인, 전기 광학 장치용 기판.
  28. 제 26 항에 있어서,
    상기 제 1 데이터 선택 소자는 상기 제 1 타이밍 신호에 동기하여, 논리 동작하는 제1의 1 입력형 게이트 소자이고,
    상기 제 1 플립플롭은 상기 제 1 타이밍 신호에 동기하여 기억 동작하는 제 1 동기식 플립플롭이며,
    상기 제 2 데이터 선택 소자는 상기 제 2 타이밍 신호에 동기하여 논리 동작하는 제2의 1 입력형 게이트 소자이고,
    상기 제 2 플립플롭은 상기 제 2 타이밍 신호에 동기하여 기억 동작하는 제 2 동기식 플립플롭인, 전기 광학 장치용 기판.
  29. 제 28 항에 있어서,
    상기 제1의 1 입력형 게이트 소자 및 제2의 1 입력형 게이트 소자의 적어도 하나는 클록된 인버터인, 전기 광학 장치용 기판.
  30. 제 28 항에 있어서,
    상기 제1의 1 입력형 게이트 소자 및 제2의 1 입력형 게이트 소자의 적어도 하나는 3 스테이트 버퍼인, 전기 광학 장치용 기판.
  31. 제 27 항에 있어서,
    상기 제 1 동기식 플립플롭은,
    순회 접속된 짝수개의 인버터를 포함하는 제 1 짝수 반전 회로와,
    상기 제 1 타이밍 신호에 동기하여, 상기 제 1 짝수 반전 회로에서의 초단 인버터의 입력과 귀환 인버터의 출력과의 전기적 접속을 분리하는 제 1 기억 유지 제어용 트랜지스터를 갖고,
    상기 제 2 동기식 플립플롭은,
    순회 접속된 짝수개의 인버터를 포함하는 제 2 짝수 반전 회로와,
    상기 제 2 타이밍 신호에 동기하여, 상기 제 2 짝수 반전 회로에서의 초단 인버터의 입력과 귀환 인버터의 출력과의 전기적 접속을 분리하는 제 2 기억 유지 제어용 트랜지스터를 갖는, 전기 광학 장치용 기판.
  32. 제 27 항에 있어서,
    상기 제 1 동기식 플립플롭은 순회 접속된 짝수개의 인버터를 포함하는 제 1 짝수 반전 회로를 갖고,
    상기 제 1 짝수 반전 회로에서의 귀환단 인버터가, 상기 제 1 타이밍 신호에 동기하여, 논리 동작을 중단하는 제 1 클록된 인버터이고,
    상기 제 2 동기식 플립플롭은 순회 접속된 짝수개의 인버터를 포함하는 제 2 짝수 반전 회로를 갖고,
    상기 제 2 짝수 반전 회로에서의 귀환단 인버터가, 상기 제 2 타이밍 신호에 동기하여, 논리 동작을 중단하는 제 2 클록된 인버터인, 전기 광학 장치용 기판.
  33. 제 31 항에 있어서,
    상기 제 1 짝수 반전 회로 및 제 2 짝수 반전 회로의 적어도 하나는 2개의 인버터를 포함하는 이중 반전 회로인, 전기 광학 장치용 기판.
  34. 제 24 항에 있어서,
    상기 신호 전극에 상기 디지털 데이터를 부여하는 직병렬 변환용 시프트 레지스터와,
    상기 주사 전극을 순차적으로 선택하는 주사 전극 선택용 시프트 레지스터와,
    상기 주사 전극 선택용 시프트 레지스터로부터의 주사 전극 구동 파형에 근거하여 상기 제 1 타이밍 신호를 생성하는 래치 타이밍 회로를 더 구비한, 전기 광학 장치용 기판.
  35. 제 24 항에 기재된 전기 광학 장치용 기판과,
    상기 전기 광학 장치용 기판에 대향하는 광 투과성 기판과,
    상기 전기 광학 장치용 기판과 상기 광 투과성 기판 사이에 위치하는 전기 광학 재료를 구비한, 전기 광학 장치.
  36. 제 35 항에 있어서,
    상기 광 투과성 기판에 대향 전극이 설치되어 있고,
    상기 대향 전극에 프레임 기간마다 전환되는 공통 전압을 인가하는, 전기 광학 장치.
  37. 제 35 항에 기재된 전기 광학 장치를 표시부로서 구비한 전자 기기.
  38. 제 35 항에 기재된 전기 광학 장치를 광 변조 장치로서 구비한 투사형 표시 장치.
  39. 삭제
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