JP3758503B2 - 電気光学装置、駆動回路および電子機器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、画素の配列ピッチを狭小化して、高精細化に対処した電気光学装置、駆動回路および電子機器に関する。
【0002】
【従来の技術】
近年、電気光学物質の電気光学的な変化により表示を行う電気光学装置は、陰極線管(CRT)に代わるディスプレイデバイスとして、各種情報処理機器や壁掛けテレビなどの直視型表示部のほか、プロジェクタのライトバルブなどの投射型表示部として、用いられつつある。このような電気光学装置は、駆動方式等に様々な型に分類することができるが、画素をスイッチング素子により駆動するアクティブ・マトリクス型の電気光学装置は、次のような構成となっている。
【0003】
すなわち、アクティブ・マトリクス型の電気光学装置においては、行方向に延在する走査線と、列方向に延在するデータ線との交差に対応して画素電極が形成されるとともに、さらに、画素電極とデータ線との間に、走査線に供給される走査信号にしたがってオンオフする薄膜トランジスタ(Thin Film Transistor:以下「TFT」と称する)などのスイッチング素子が介挿される一方、画素電極に対向電極が電気光学物質を介して対向する構成となっている。
【0004】
このような構成において、走査線にオンレベルの走査信号が印加されると、当該走査線に接続されたスイッチング素子が導通状態になる。この導通状態の際に、データ線を介し画素電極に階調(濃度)に応じた画像信号が印加されると、当該画素電極および対向電極の間に挟持された電気光学物質に、当該画像信号に応じた電圧が印加される。この後、走査信号がオフレベルとなって、スイッチング素子が非導通状態になっても、電気光学物質に対する電圧の印加状態は、電気光学物質自身の容量性や、これに併設される蓄積容量などによって維持される。
このように、各スイッチング素子を駆動して印加電圧を制御すると、電気光学物質の電気光学的な変化が画素毎に異なるので、所定の表示が可能となる。
【0005】
ここで、上述した走査線には、走査信号が走査線駆動回路によって供給される構成となっている。詳細には、走査線駆動回路は、走査線の延在方向である行方向に対して直行する列方向に、単位回路を複数段配列させたYシフトレジスタと、隣接する単位回路から出力される信号同士を論理演算する論理演算回路とを有する。ここで、Yシフトレジスタは、垂直走査期間の最初に供給される転送開始パルスを、垂直走査の基準となるY側クロック信号(およびその反転クロック信号)にしたがって順番にシフトして転送するものであり、論理演算回路は、転送された信号同士を論理演算することにより、オンレベルとなる期間が順番に、かつ、排他的となるパルス信号を生成して、走査線に供給する構成となっている。
【0006】
一方、データ線には、データ線駆動回路によって画像信号がサンプリングされる構成となっている。詳細には、データ線駆動回路は、データ線の延在方向である列方向に対して直行する行方向に、単位回路を複数段配列させたXシフトレジスタと、隣接する単位回路から出力される信号同士を論理演算する論理演算回路と、データ線の一端と画像信号線との間に介挿されたサンプリングスイッチとを有する。
このうち、Xシフトレジスタは、水平走査期間の最初に供給されるスタートパルスを、水平走査の基準となるX側クロック信号(およびその反転信号)にしたがって、互いに排他的にオンレベルとなるように順次転送して、転送したパルス信号をサンプリング制御信号として出力するものである。また、論理演算回路は、転送された信号同士を論理演算することにより、オンレベルとなる期間が順番に、かつ、排他的となるサンプリング制御信号を出力するものである。そして、サンプリングスイッチは、サンプリング制御信号にしたがって画像信号線に供給される画像信号をサンプリングして、対応するデータ線に供給するものである。
【0007】
ところで、この種の電気光学装置においては、上述した走査線駆動回路やデータ線駆動回路などが、当該電気光学装置を構成する素子基板に、画素電極に接続されたスイッチング素子とともに形成される駆動回路内蔵型(集積型)として実用化される場合が多い。この場合、駆動回路を含めた周辺回路のスペースを小さくすることにより、装置全体の小型化を図ることが可能となり、さらに、画素電極を駆動するスイッチング素子と同一工程にて周辺回路の構成素子を形成することにより、装置全体の製造効率の改善や、低コストを図ることが可能となる。
【0008】
【発明が解決しようとする課題】
しかしながら、上述したYシフトレジスタにおける1段の単位回路、および、演算回路は、それぞれ走査線の1本を単位として設けられるので、走査線ピッチ内に収まるように配列させなければならない。したがって、従来の電気光学装置では、Yシフトレジスタの1段の単位回路および演算回路の配列ピッチ(現状において20μm)以下に、走査線ピッチを狭くすることができず、高精細化を図る上での大きな障害となっていた。
【0009】
なお、Xシフトレジスタにおける1段の単位回路は、Yシフトレジスタとは異なり、データ線の1本に対応して設ける必要はない。これは、1系統(シリアル)の画像信号を複数P系統に分配するとともに時間軸上にP倍に伸長する(パラレルに変換する)ことによって、P個のサンプリングスイッチを同時に駆動することが可能な構成であり、このような構成では、Xシフトレジスタにおける単位回路は、データ線のP本に1段の割合で設ければ済むからである。
【0010】
本発明は、上述の事情に鑑みてなされたものであり、その目的とするところは、画素の配列ピッチを狭小化することが容易な電気光学装置、その駆動回路および電子機器を提供することにある。
【0011】
【課題を解決するための手段】
上記目的を達成するために、本件第1発明に係る駆動回路は、走査線とデータ線との交差に対応して設けられた画素電極と、前記画素電極とデータ線との間に介挿されるとともに、前記走査線に供給された走査信号にしたがってオンオフする画素スイッチとを備える電気光学装置に対し、前記走査線に走査信号を供給する駆動回路であって、クロック信号のレベルが遷移する毎に、入力したパルス信号を転送する単位回路の複数段からなり、ある段の単位回路の出力が、次段の単位回路の入力に接続されたシフトレジスタと、ある段の単位回路により出力されるパルス信号と、次段の単位回路により出力されるパルス信号とを入力して、両パルス信号の論理レベルが重複する期間に対応した幅のパルス信号を出力する演算回路と、互いに平行して配列するとともに、前記演算回路によるパルス信号が出力される期間にわたって、オンレベルとなる期間が互いに重複しないイネーブル信号がそれぞれ供給される2本のイネーブル信号線と、前記2本のイネーブル信号線の間に配置するとともに、前記2本のイネーブル信号線のいずれかのイネーブル信号線と一の走査線との間に電気的に介挿され、前記演算回路によってパルス信号が出力される期間にオンする分割スイッチとを具備することを特徴としている。
この構成によれば、イネーブル信号線によって供給されるイネーブル信号が、分割スイッチのオンによって抜き出されて、走査信号として走査線に供給されることになる。このため、シフトレジスタにおける単位回路、および、演算回路は、複数本の走査線を1単位として、配列させれば済む。さらに、イネーブル信号線と走査線との間には、演算回路によって出力されるパルス信号にしたがってオンする、という単なるスイッチが介挿されるだけである。したがって、走査線ピッチの狭小化が容易となる。
【0012】
ここで、第1発明において、クロック信号のレベルが遷移する毎に、入力したパルス信号を転送する単位回路において、ある段の単位回路により出力されるパルス信号と、次段の単位回路により出力されるパルス信号とは、互いに重複する期間が存在するので、これらをそのまま走査信号として用いることができない。このため、ある段の単位回路により出力されるパルス信号と、次段の単位回路により出力されるパルス信号とを入力して、両パルス信号の論理レベルが重複する期間に対応した幅のパルス信号を出力すれば、隣接するパルス信号同士が重複することが避けられる。このような演算を実行する演算回路としては、ある段の単位回路により出力されるパルス信号と、次段の単位回路により出力されるパルス信号とを入力として、素演算を実行する第1の論理演算回路と、前記第1の論理演算回路より出力される信号を入力として、素演算を実行する第2の論理演算回路とからなる構成が好ましい。
【0013】
このような第1および第2の論理演算回路は、シフトレジスタにおける単位回路と同様に、複数本の走査線を1単位として、配列すれば済むので、走査線の延在方向と直交する方向には、面積的に若干の余裕が生じる。そこで、第1発明においては、前記第1の論理演算回路と前記第2の論理演算回路とが、前記走査線と直交する方向に沿って配列している構成が望ましい。この構成では、第1および第2の論理演算回路が走査線の方向に直線的に配列する構成と比較すると、回路形成に必要な領域のうち、走査線の形成方向の幅が縮小されるので、装置全体の小型化を図ることが可能となる。特に、1枚のマザー基板から多数の素子基板を形成する、いわゆる多面取りを行う場合には、走査線の形成方向の幅が縮小される分、マザー基板からの取り数が増加するので、生産性の向上を図ることも可能となる。
【0014】
一方、ある段の単位回路により出力されるパルス信号と、次段の単位回路により出力されるパルス信号との論理レベルが重複する期間に対応した幅のパルス信号を出力する構成としては、両者の論理積信号を求めるのが一般的であるが、今日の論理回路は、NAND回路やNOR回路を基本としているので、前記第1の論理演算回路は、2入力信号の否定論理積を求めるNAND回路であり、前記第2の論理演算回路は、入力信号の否定を求めるNOT回路である構成が望ましい。これにより、ある段の単位回路により出力されるパルス信号と、次段の単位回路により出力されるパルス信号との論理積を求める演算回路は、特性的に最良となる。
【0015】
さて、第1発明における分割スイッチとしては、Nチャネル型またはPチャネル型のうち、一方のチャネル型とするトランジスタであって、前記演算回路によって出力されるパルス信号を、ゲート入力とする構成が好ましい。この構成によれば、必要となるトランジスタ数が少なくて済む。また、電子の移動度は、正孔の移動度よりも高速であるので、同一寸法、同一構造であれば、Nチャネル型トランジスタが高速動作の観点から言えば望ましい。
【0016】
また、第1発明における分割スイッチとしては、前記分割スイッチは、Nチャネル型およびPチャネル型のトランジスタを組み合わせたトランスミッションゲートであって、前記演算回路による出力されるパルス信号を、ゲート入力とする構成も好ましい。この構成では、分割スイッチとして一方のチャネル型トランジスタを用いる場合と比較して、分割スイッチを構成するトランジスタ数が2倍となるが、走査信号として供給するイネーブル信号の電圧降下や信号遅延などを防止することが可能となる。
【0017】
次に、上記目的を達成するために、本件第2発明に係る駆動回路は、走査線とデータ線との交差に対応して設けられた画素電極と、前記画素電極とデータ線との間に介挿されるとともに、前記走査線に供給された走査信号にしたがってオンオフする画素スイッチとを備える電気光学装置に対し、前記走査線に走査信号を供給する駆動回路であって、クロック信号のレベルが遷移する毎に、入力したパルス信号を転送する単位回路の複数段からなり、ある段の単位回路の出力が、次段の単位回路の入力に接続されたシフトレジスタと、ある段の単位回路により出力されるパルス信号と、次段の単位回路により出力されるパルス信号とを入力して、両パルス信号の論理レベルが重複する期間に対応した幅のパルス信号を出力する演算回路と、互いに平行して配列するとともに、前記演算回路によるパルス信号が出力される期間にわたって、オンレベルとなる期間が互いに重複しないイネーブル信号がそれぞれ供給される2本のイネーブル信号線と、前記2本のイネーブル信号線の間に配置するとともに、前記2本のイネーブル信号線のいずれかのイネーブル信号線と一の走査線との間に電気的に介挿され、前記演算回路によってパルス信号が出力される期間にオンする分割スイッチと、オンした分割スイッチに接続された走査線と一のデータ線との交差に対応する画素電極に、当該一のデータ線を介して画像信号を供給するデータ線駆動回路とを具備することを特徴としている。このような構成の第2発明によれば、上記第1発明と同様に、走査線ピッチの狭小化が容易となる。
【0018】
また、上記目的を達成するために、本件第3発明に係る電気光学装置は、走査線とデータ線との交差に対応して設けられた画素電極と、前記画素電極とデータ線との間に介挿されるとともに、前記走査線に供給された走査信号にしたがってオンオフする画素スイッチと、クロック信号のレベルが遷移する毎に、入力したパルス信号を転送する単位回路の複数段からなり、ある段の単位回路の出力が、次段の単位回路の入力に接続されたシフトレジスタと、ある段の単位回路により出力されるパルス信号と、次段の単位回路により出力されるパルス信号とを入力して、両パルス信号の論理レベルが重複する期間に対応した幅のパルス信号を出力する演算回路と、互いに平行して配列するとともに、前記演算回路によるパルス信号が出力される期間にわたって、オンレベルとなる期間が互いに重複しないイネーブル信号がそれぞれ供給される2本のイネーブル信号線と、前記2本のイネーブル信号線の間に配置するとともに、前記2本のイネーブル信号線のいずれかのイネーブル信号線と一の走査線との間に電気的に介挿され、前記演算回路によってパルス信号が出力される期間にオンする分割スイッチと、オンした分割スイッチに接続された走査線と一のデータ線との交差に対応する画素電極に、当該一のデータ線を介して画像信号を供給するデータ線駆動回路とを具備することを特徴としている。このような構成の第3発明によれば、上記第1および第2発明と同様に、走査線ピッチの狭小化が容易となる。なお、電気光学装置としては、液晶装置や、EL(エレクトロ・ルミネッセンス)装置、PDP(プラズマ・ディスプレイ・パネル)など種々のものが挙げられる。
【0019】
また、本発明に係る電子機器は、上記第3発明に係る電気光学装置を表示部として備えるので、走査線ピッチが容易に狭小化された高精細な表示が可能となる。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0021】
<第1実施形態>
まず、本発明の第1実施形態に係る電気光学装置について説明する。この電気光学装置は、電気光学物質として液晶を用いて、その電気光学的な変化によって表示を行うものである。図1(a)は、この電気光学装置のうち、外部回路を除いた液晶パネル100の構成を示す斜視図であり、図1(b)は、図1(a)におけるA−A’線の断面図である。
【0022】
これらの図に示されるように、液晶パネル100は、各種素子や画素電極118等が形成された素子基板101と、対向電極108等が設けられた対向基板102とが、スペーサ(図示省略)を含むシール材104によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられるとともに、この間隙に電気光学物質として例えばTN(Twisted Nematic)型の液晶105が封入されている。
【0023】
ここで、素子基板101には、ガラスや、半導体、石英などが用いられるが、対向基板102には、ガラスなどが用いられる。なお、素子基板101に不透明な基板が用いられる場合には、透過型ではなく反射型として用いられることとなる。また、シール材104は、対向基板102の周辺に沿って形成されるが、液晶105を封入するために一部が開口している。このため、液晶105の封入後に、その開口部分が封止材106によって封止されている。
【0024】
次に、素子基板101の対向面であって、シール材104の外側一辺の領域140aにおいては、後述するXシフトレジスタが形成されている。さらに、この一辺においてシール材104が形成される近傍の領域150aには、後述する画像信号線とともにサンプリング回路が形成されている。一方、この一辺の外周部分には、複数の実装端子107が形成されて、外部回路から各種信号を入力する構成となっている。
また、この一辺に隣接する2辺の領域130aには、後述する走査線駆動回路がそれぞれ形成されて、走査線を両側から駆動する構成となっている。なお、走査線に供給される走査信号の遅延が問題にならないのであれば、走査線駆動回路を片側1個だけに形成する構成でも良い。そして、残りの一辺の領域160aには、2個の走査線駆動回路にて共用される配線などが形成されている。
【0025】
一方、対向基板102に設けられる対向電極108は、後述するように、素子基板101との貼合部分における4隅のうち、領域140a、150aに近接する2隅に設けられた導通材によって、素子基板101に形成された実装端子107と電気的に接続される。
ほかに、対向基板102には、特に図示はしないが、画素電極118と対向する領域に、必要に応じて着色層(カラーフィルタ)が設けられる。ただし、後述するプロジェクタのように色光変調の用途に適用する場合、対向基板102に着色層を形成する必要はない。また、着色層を設けると否かとにかかわらず、光のリークによるコントラスト比の低下を防止するために、画素電極118と対向する領域以外の部分には遮光膜が設けられている(図示省略)。
【0026】
また、素子基板101および対向基板102の対向面には、液晶105における分子の長軸方向が両基板間で約90度連続的に捻れるようにラビング処理された配向膜が設けられる一方、その各背面側には、配向方向に吸収軸が設定された偏光子がそれぞれ設けられる。これにより、液晶容量(画素電極118と対向電極108との間において液晶105を挟持してなる容量)に印加される電圧実効値がゼロであれば、透過率が最大になる一方、電圧実効値が大きくなるにつれて、透過率が徐々に減少して、ついには透過率が最小になる(ノーマリーホワイトモード)。
【0027】
なお、配向膜や偏光子などについては、本件とは直接関係しないので、その図示については省略することにする。また、図1(b)においては、対向電極108や、画素電極118、実装端子107などには厚みを持たせているが、これは、位置関係を示すための便宜的な措置であり、実際には、基板の厚みに対して無視できるほどに薄い。
【0028】
<電気的な構成>
次に、上述した液晶パネル100の電気的な構成について説明する。図2は、この液晶パネルのうち、表示領域の等価回路を示す図である。
この図に示されるように、表示領域100aにあっては、複数本の走査線112が行(X)方向に沿って延在して形成され、また、複数本のデータ線114が列(Y)方向に沿って延在して形成されるとともに、これらの交差部分に対応して画素が設けられている。
【0029】
詳細には、走査線112とデータ線114とが交差する部分においては、画素を制御するための画素スイッチたるTFT116が設けられて、そのゲートが走査線112に接続される一方、TFT116のソースがデータ線114に接続されるとともに、TFT116のドレインが画素電極118に接続されている。
すなわち、TFT116は、データ線114と画素電極118との間において、走査線112に供給される走査信号の論理レベルに応じてオンオフする構成となっている。ここで、本実施形態では、TFT116をNチャネル型としているので、走査信号がHレベルである場合に、TFT116がオンすることになる。一方、上述したように、液晶パネル100では、液晶105が素子基板101と対向基板102との電極形成面の間において挟持されるので、画素電極118と、対向電極108と、これら両電極間に挟持された液晶105とによって、液晶容量が構成されることになる。
【0030】
ここで、説明の便宜上、走査線112の総本数を「m」とし、データ線114の総本数を「6・n」とすると(m、nは、それぞれ整数とする)、画素は、走査線112とデータ線114との各交差部分に対応して、m行×(6・n)列でマトリクス状に配列することになる。
また、表示領域100aには、このほかに、液晶容量のリークを低減するための蓄積容量119が、画素毎に設けられている。詳細には、蓄積容量119の一端は、画素電極118(TFT116のドレイン)に接続される一方、その他端は、容量線175により共通接続されている。このため、蓄積容量119は、液晶容量とは電気的に並列となるので、液晶容量の保持特性が改善されて、高コントラスト比の表示が図られることになる。
【0031】
次に、このような表示領域100aの周辺に形成される回路について説明する。図3は、液晶パネル100のうち、素子基板101の電気的な構成を示すブロック図である。
この図において、走査線駆動回路130は、低位側電圧VssYおよび高位側電圧VddYを電源電圧として、転送開始パルスDYを、クロック信号CLYおよびこの反転クロック信号CLYinvにしたがって転送等することによって、走査信号G1、G2、…、Gmを生成し、走査線112の各々に出力するものである。
【0032】
詳細には、走査線駆動回路130は、図8に示されるように、第1に、4水平走査期間(4H)を1周期とするクロック信号CLY(および反転クロック信号CLYinv)の論理レベルが遷移する毎に、垂直走査期間の最初に供給される転送開始パルスDYを順次シフトすることによって、信号P1、P2、P3、…、を求め、第2に、これらのうち、互いに隣接するもの同士の論理積信号Q1、Q2、Q3、…を求め、第3に、供給されるイネーブル信号Enb1Y、Enb2YがHレベルとなる期間を、論理積信号が出力される期間において順番に抜き出し、走査信号G1、G2、…、Gmとして、それぞれ1行目、2行目、…、m行目の走査線112に供給するものである。なお、イネーブル信号Enb1Y、Enb2Yは、イネーブル信号線1351、1352を介してそれぞれ外部回路から供給される。
【0033】
一方、Xシフトレジスタ140は、低位側電圧VssXおよび高位側電圧VddXを電源電圧として、転送開始パルスDXを、クロック信号CLXおよびこの反転クロック信号CLXinvにしたがって転送等することによって、順次排他的にHレベルとなるサンプリング制御信号S1、S2、…、Snを水平走査期間内に出力するものである。
この詳細な構成については、本発明と直接関連しないので図示を省略するが、(n+1)段の単位回路と論理積回路とから構成されている。このうち、(n+1)段の単位回路は、図9に示されるように、クロック信号CLX(および反転クロック信号CLXinv)のレベルが遷移する毎に、水平走査期間の最初に供給される転送開始パルスDXを順次シフトすることによって、信号S1’、S2’、S3’、…、を求め、各論理積回路は、イネーブル信号Enb1XまたはEnb2Xを用いて、信号S1’、S2’、S3’、…、Sn’のパルス幅を、相隣接するもの同士が互いに重複しないように、期間Smpに狭めてサンプリング制御信号S1、S2、S3、…、Snとして出力するものである。
【0034】
次に、6本の画像信号線122を介して供給される画像信号VID1〜VID6は、図9に示されるように、ドットクロックDCLKに同期して供給される1系統の画像信号VIDを、外部回路によって、6系統に分配するとともに時間軸に6倍に伸長したものである。
なお、この画像信号VID1〜VID6は、外部回路によって、適宜、極性反転される。ここで、本実施形態において、画像信号の極性反転とは、対向電極108に印加される電圧LCcomとほぼ等しい電圧を基準として正極性と負極性とに交互にレベル反転させることをいう。この際、極性を反転するか否かについては、一般には、データ線への画像信号の印加方式が▲1▼走査線単位の極性反転であるか、▲2▼データ線単位の極性反転であるか、▲3▼画素単位の極性反転であるか、▲4▼フレーム単位の極性反転であるかに応じて定められ、その反転周期は、1水平走査期間、ドットクロックDCLKまたは1垂直走査期間の周期に設定される。ただし、本実施形態では、説明の便宜上、▲1▼走査線単位の極性反転である場合を例にとって説明するが、本発明をこれに限定する趣旨ではない。
【0035】
続いて、サンプリング回路150は、データ線114毎に設けられるサンプリングスイッチ151からなる。ここで、データ線114は6本毎にブロック化されており、図3において左から数えてj(jは、1、2、3、…、n)番目のブロックに属するデータ線114の6本のうち、最も左に位置するデータ線114の一端に接続されるサンプリングスイッチ151は、画像信号線122を介して供給される画像信号VID1を、サンプリング制御信号SjがHレベルとなる期間においてサンプリングして、当該データ線114に供給する構成となっている。また、同じくj番目のブロックに属するデータ線114の6本のうち、2番目に位置するデータ線114の一端に接続されるサンプリングスイッチ151は、画像信号線122を介して供給される画像信号VID2を、サンプリング制御信号SjがHレベルとなる期間においてサンプリングして、当該データ線114に供給する構成となっている。
【0036】
以下同様に、j番目のブロックに属するデータ線114の6本のうち、3、4、5、6番目に位置するデータ線114の一端に接続されるサンプリングスイッチ151は、画像信号線122を介して供給される画像信号VID3、VID4、VID5、VID6を、サンプリング制御信号SjがHレベルとなる期間においてそれぞれサンプリングして、対応するデータ線114に供給する構成となっている。すなわち、サンプリング制御信号SjがHレベルとなると、j番目のブロックに属する6本のデータ線114には、それぞれ画像信号VID1〜VID6が同時にサンプリングされる構成となっている。したがって、Xシフトレジスタ140およびサンプリング回路150によってデータ線駆動回路が構成されることになる。
【0037】
また、図3において、実装端子107を介して電圧LCcomが印加される2つの電極109は、対向基板102の隅に相当する地点にそれぞれ設けられたものである。したがって、素子基板101が実際に対向基板102に貼り合わせられると、電極109と対向電極108とが導通材を介して接続されて、対向電極108に電圧LCcomが印加されることになる。
なお、電極109が設けられる地点は、本実施形態においては2箇所であるが、この電極109が設けられる理由は、導通材を介して対向電極108に電圧LCcomを印加するためであるから、電極109が設けられる地点は少なくとも1箇所であれば足りる。このため、電極109が設けられる地点は、1箇所でも良いし、3箇所以上であっても良い。
さらに、容量線175には、本実施形態では、電源の低位側電圧VssYが印加されるが、ここには、一定の電圧が印加されれば良いので、電源の高位側電圧VddYや、X側における電源電圧VssX、VddX、電圧LCcomなどが印加される構成であっても良い。
【0038】
<走査線駆動回路>
次に、走査線駆動回路130の詳細について説明する。図4は、走査線駆動回路の構成を示すブロック図である。
この図に示されるように、走査線駆動回路130は、単位回路1310を、第1段から第(M+1)段まで接続したYシフトレジスタ1300を備える。ここで、段数「M」は、本実施形態では、走査線112の総本数「m」の1/2に相当する値である。すなわち、本実施形態において、Yシフトレジスタ1300の単位回路1310は、走査線112の総本数の半分値よりも1だけ多い段数となっている。また、説明の便宜上、第1段、第2段、第3段、…、第M段、第(M+1)段の単位回路1310から出力される信号を、それぞれP1、P2、P3、…、PM、P(M+1)と表記することにする。
【0039】
<単位回路>
ここで、説明の便宜上、単位回路1310の詳細について説明する。図5は、この単位回路130の詳細構成を示す回路図である。
この図に示されるように、奇数段(1、3、5、…)の単位回路は、第1に、クロック信号CLYがHレベルである場合(反転クロック信号CLYinvがLレベルである場合)に、入力したパルス信号をレベル反転するクロックドインバータ1312aと、第2に、この反転パルス信号を再反転するインバータ1314aと、第3に、クロック信号CLYがLレベルである場合(反転クロック信号CLYinvがHレベルである場合)に、再反転パルス信号をさらにレベル反転して、インバータ1314aの入力端に帰還するクロックドインバータ1316aとを備える。このうち、インバータ1314aによるパルス信号が、当該段の単位回路1310の出力として、後述するNAND回路1320における入力端の一方に供給されるとともに、次段の単位回路1310の入力端に供給される構成となっている。
【0040】
一方、偶数段(2、4、6、…)の単位回路は、第1に、クロック信号CLYがLレベルである場合に、入力したパルス信号をレベル反転するクロックドインバータ1312bと、第2に、この反転パルス信号を再反転するインバータ1314bと、第3に、クロック信号CLYがHレベルである場合に、再反転パルス信号をさらにレベル反転して、インバータ1314bの入力端に帰還するクロックドインバータ1316bとを備える。
すなわち、偶数段のクロックドインバータ1312b、1316bは、奇数段のクロックドインバータ1312a、1316aに対して、クロック信号CLYおよび反転クロック信号CLYinvの供給が逆転した関係にある。なお、インバータ1314bによるパルス信号が、当該段の単位回路1310の出力として、後述するNAND回路1320における入力端の他方に供給されるとともに、次段の単位回路1310の入力端に供給される。
【0041】
次に、このような単位回路1310が複数段接続されたYシフトレジスタ1300の動作について説明する。
まず、図8において、垂直走査期間の先頭たる時間t1において、転送開始パルスDYがHレベルとなって、第1段の単位回路1310に入力されるとともに、クロック信号CLYがHレベル(反転クロック信号CLYinvがLレベル)に遷移すると、当該転送開始パルスDYは、第1段の単位回路1310におけるクロックドインバータ1312aによって反転され、さらに同段のインバータ1314aによって再反転されるので、第1段の単位回路1310の出力信号P1は、Hレベルとなる。
【0042】
続いて、時間t2において、クロック信号CLYがLレベル(反転クロック信号CLYinvがHレベル)に遷移すると、Hレベルの出力信号P1は、第1段の単位回路1310におけるクロックドインバータ1316aによって反転されて、インバータ1314aの入力端に帰還されるので、ラッチ状態となる。このため、出力信号P1は、Hレベルを維持する。一方、Hレベルの出力信号P1は、第2段の単位回路1310におけるクロックドインバータ1312bによって反転され、さらに同段のインバータ1314bによって再反転されるので、第2段の単位回路1310の出力信号P2は、Hレベルとなる。
【0043】
そして、時間t3において、クロック信号CLYがHレベル(反転クロック信号CLYinvがLレベル)に遷移すると、Hレベルの出力信号P2は、第2段の単位回路1310におけるクロックドインバータ1316bおよびインバータ1314bによってラッチ状態となるので、出力信号P2はHレベルを維持する。一方、Hレベルの出力信号P2は、第3段の単位回路1310におけるクロックドインバータ1312aによって反転され、さらに同段のインバータ1314aによって再反転されるので、第3段の単位回路1310の出力信号P3は、Hレベルとなる。
【0044】
以降同様な動作が繰り返して実行されると、Yシフトレジスタ1300における単位回路1310の各段から出力される信号P1、P2、P3、…、PM、P(M+1)は、転送開始パルスDYを、クロック信号CLYおよび反転クロック信号CLYinvの論理レベルが遷移する毎に順次シフトさせたものとなる。
【0045】
<単位回路から走査線までの回路構成>
説明を再び図4に戻すと、第1の論理演算回路たるNAND回路1320は、互いに隣接する段の単位回路1310から出力される信号同士の否定論理積信号を求めるものであり、また、第2の論理演算回路たるNOT回路(インバータ)1330は、NAND回路1320による否定論理積信号の論理レベルを反転するものである。このため、NOT回路1330は、互いに隣接する段の単位回路1310から出力されるパルス信号同士が重複する期間にてHレベルとなる信号を出力することになる。
【0046】
ここで、NOT回路1330による出力信号を、一般化して説明するために、1≦k≦Mを満たす整数kを用いる。そして、第k段の単位回路1310と第(k+1)段の単位回路1310とに対応したNOT回路1330による出力信号をQkと表記することにする。例えば、第3段の単位回路1310と第4段の単位回路1310とに対応したNOT回路1330による出力信号については、Q3と表記する。
【0047】
次に、NOT回路1330によって出力される信号Qkは、奇数(2・k−1)行目の走査線112に設けられるNチャネル型TFT(分割スイッチ)1341のゲートと、偶数(2・k)行目の走査線112に設けられるNチャネル型TFT(分割スイッチ)1342のゲートに供給される。
このうち、TFT1341は、イネーブル信号線1351と、(2・k−1)行目の走査線112の一端とに間に介挿される一方、TFT1342は、イネーブル信号線1352と、(2・k)行目の走査線112の一端とに間に介挿されている。
【0048】
このため、TFT1341、1342は、走査線112の1本に対応して設けられるが、Yシフトレジスタの単位回路1310、NAND回路1320およびNOT回路1330は、走査線112の2本毎に設けられる。すなわち、走査線112の配列ピッチをpとすると、本実施形態における単位回路1310、NAND回路1320およびNOT回路1330は、その2倍のピッチ2pで配列すれば済むことになる。
【0049】
一方、イネーブル信号線1351に供給されるイネーブル信号Enb1Y、および、イネーブル信号線1352に供給されるイネーブル信号Enb2Yは、それぞれ図8に示されるように、クロック信号CLY(反転クロック信号CLYinv)の半分周期に相当する2水平走査期間(2H)の周期を有し、該クロック信号がHまたはLレベルである期間において、互いに若干の時間的余裕をもって順番にHレベルになる信号である。
【0050】
<単位回路から走査線までのレイアウト>
次に、単位回路1310から走査線112までの実際の回路レイアウトについて説明する。図6は、この回路レイアウトを示す平面図であり、図7は、この等価回路を示す図である。
【0051】
図6において、最下層は、NAND回路1320、NOT回路1330を構成するTFT、および、分割スイッチたるTFT1341、1342の半導体層である。また、第2層は、例えばポリシリコン等の導電層であり、TFTのゲート電極と、走査線112とに大別される。このため、最下層の半導体層と第2層の導電層との交差部分が、TFTのチャネル領域になる。続いて、第3層は、例えばアルミニウム層であり、TFTのソース、ドレインに接続するための配線や、電圧VddY、VssYの給電線、イネーブル信号線1351、1352などである。
なお、互いに異なる層からなる配線同士、または、TFTのソース/ドレインと第3層からなる配線同士は、図において「×」印で示されるコンタクトホールによって接続されている。
【0052】
さて、NAND回路1320を構成する2個のPチャネル型TFTと2個のNチャネル型TFTとは、走査線112の延在方向たるX方向に沿って一直線に配列している。詳細には、NAND回路1320を構成する4個のTFTにあっては、互いに、半導体層の長手方向がいずれもX方向であって、かつ、X方向に平行な同一直線上に配列している。
同様に、NOT回路1330を構成する1個のPチャネル型TFTと1個のNチャネル型TFTにあっては、互いに、半導体層の長手方向がいずれもX方向であって、かつ、X方向に平行な同一直線上に配列している。
【0053】
ただし、NAND回路1320を構成する4個のTFTと、NOT回路1330を構成する2個のTFTとは、同一直線上に位置せずに、異なる2直線上に配列している。
詳細には、NAND回路1320およびNOT回路1330において、X方向でみて互いに分離されたPチャネル領域(P−ch)とNチャネル領域(N−ch)とを共用しており、回路全体でみると、走査線112の延在方向であるX方向とは直交するY方向に配列している。
このため、単位回路1310からX方向に向かって出力された信号は、NAND回路1320において、−Y方向(上方向)に90度曲げられて出力され、NOT回路1330において、再びX方向に90度曲げられて出力されることになる。
【0054】
なお、分割スイッチたるTFT1341、1342のチャネル幅が、NAND回路1320およびNOT回路1330を構成するTFTのチャネル幅よりも広くなっているのは、容量負荷が比較的大きな走査線112を駆動するために、その駆動能力を高めるためである。
【0055】
<電気光学装置の動作>
次に、上述した構成に係る電気光学装置の動作について説明する。ここで、図8は、この電気光学装置の垂直走査(Y側)動作を説明するためのタイミングチャートであり、図9は、水平走査(X側)動作を説明するためのタイミングチャートである。
【0056】
まず、走査線側(Y側)の動作について説明する。上述したように、単位回路1310の各段から出力される信号P1、P2、P3、…、P(M+1)、PMは、図8に示されるように、クロック信号CLYおよび反転クロック信号CLYinvの論理レベルが遷移する毎に、垂直走査の開始時に供給される転送開始パルスDYを順次シフトさせたものになる。このため、NAND回路1320およびNOT回路1330による信号Q1、Q2、Q3、…、QMは、すなわち、信号P1、P2、P3、…、P(M+1)、PMのうち、隣接するもの同士の重複期間を求めた信号Q1、Q2、Q3、…、QMは、時間t2(転送開始パルスDYを取り込んだ時間t1からクロック信号CLYまたは反転クロック信号CLYinvの半分周期だけ遅れた時間)から、順番かつ排他的に、クロック信号CLYの半分周期毎にHレベルになる。
【0057】
このうち、信号Q1がHレベルになる期間、すなわち、時間t2から時間t3までの期間では、1行目の走査線112に接続されたTFT1341、および、2行目の走査線112に接続されたTFT1342が、ともにオンするので、当該期間におけるイネーブル信号Enb1Yが走査信号G1として、また、当該期間におけるイネーブル信号Enb2Yが走査信号G2として、それぞれ抜き出されて供給されることになる。
【0058】
さらに、信号Q2がHレベルになる期間では、3行目の走査線112に接続されたTFT1341、および、4行目の走査線112に接続されたTFT1342が、ともにオンするので、当該期間におけるイネーブル信号Enb1Yが走査信号G3として、また、当該期間におけるイネーブル信号Enb2Yが走査信号G4として、それぞれ供給されることになる。
【0059】
以降同様な動作が、信号QMがHレベルとなるまで繰り返される。そして、信号QMがHレベルになると、(2・M−1)行目すなわち(m−1)行目に接続されたTFT1341、および、(2・M)行目すなわち最終のm行目に接続されたTFT1342が、ともにオンして、当該オン期間におけるイネーブル信号Enb1Yが走査信号G(m−1)として、また、当該期間におけるイネーブル信号Enb2Yが走査信号Gmとして、それぞれ供給されることになる。
【0060】
次に、データ線側(X側)の動作について説明する。まず、走査信号G1がHレベルとなる期間について着目する。走査信号G1がHレベルになると、図9に示されるように、転送開始パルスDXが、Xシフトレジスタ140に供給される。この転送開始パルスDXは、クロック信号CLX(および反転クロック信号CLXinv)のレベルが遷移する毎に順次シフトされて、信号S1’、S2’、S3’、…、Sn’として出力される。そして、この信号S1’、S2’、S3’、…、Sn’の各パルス幅が、イネーブル信号Enb1X、Enb2Xによって、相隣接するもの同士が互いに重複しないように期間Smpに狭められて、サンプリング制御信号S1、S2、S3、…、Snとして出力される。
【0061】
一方、1系統の画像信号VIDは、外部回路によって、図9に示されるように、画像信号VID1〜VID6に分配されるとともに、時間軸に対して6倍に伸長されて、液晶パネル100に供給される。ここで、走査信号G1がHレベルとなる期間においては、説明の便宜上、正極側の書込を行うものとすると、画像信号VID1〜VID6は、対向電極108の電圧LCcomに対し高位となって供給される。
【0062】
さて、走査信号G1がHレベルとなる期間において、サンプリング制御信号S1がHレベルになると、1行目の走査線112にゲートが接続されたTFT116がすべてオンになるとともに、左から1番目のブロックに属する6本のデータ線114に、それぞれ画像信号VID1〜VID6がサンプリングされる。
そして、サンプリングされた画像信号VID1〜VID6は、当該1行目の走査線112と当該6本のデータ線114との交差に対応するTFT116によって、それぞれ対応する画素電極118に印加されることとなる。
【0063】
この後、サンプリング制御信号S2がHレベルになると、今度は、2番目のブロックに属する6本のデータ線114に、それぞれ画像信号VID1〜VID6がサンプリングされて、これらの画像信号VID1〜VID6が、1行目の走査線112と当該6本のデータ線114との交差に対応するTFT116によって、それぞれ対応する画素電極118に印加されることとなる。
以下同様にして、サンプリング制御信号S3、S4、……、Snが順次Hレベルとなると、第3番目、第4番目、…、第n番目のブロックに属する6本のデータ線114にそれぞれ画像信号VID1〜VID6がサンプリングされるとともに、これらの画像信号VID1〜VID6が、1行目の走査線112と、サンプリング制御信号がHレベルにとなったブロックに属する6本のデータ線114との交差に対応するTFT116によって、それぞれ対応する画素電極118に印加されることとなる。これにより、第1行目の画素のすべてに対する書込が完了することになる。
【0064】
続いて、走査信号G2がHレベルとなる期間について説明する。本実施形態では、上述したように、走査線単位の極性反転が行われるので、この期間においては、負極側の書込が行われることとなる。このため、画像信号VID1〜VID6は、対向電極108に印加される電圧LCcomに対して低位となって供給されることになる。
他の動作については同様であり、サンプリング制御信号S1、S2、S3、…、Snが順次Hレベルとなって、第2行目の画素のすべてに対する書込が完了することになる。
【0065】
以下同様にして、走査信号G3、G4、…、GmがHレベルとなって、第3行目、第4行目、…、第m行目の画素に対して書込が行われることとなる。これにより、奇数行目の画素については正極側の書込が行われる一方、偶数行目の画素については負極側の書込が行われて、この垂直走査期間においては、第1行目〜第m行目の画素のすべてにわたった書込が完了することになる。
【0066】
次の垂直走査期間においても、同様な書込が行われるが、この際、各行の画素に対する書込極性が入れ替えられる。すなわち、次の垂直走査期間において、奇数行目の画素については負極側の画素に対して書込が行われる一方、偶数行目の画素については正極側の書込が行われる。このように、垂直走査期間毎に画素に対する書込極性が入れ替えられるので、液晶105に直流成分が印加されることがなくなって、その劣化によるフリッカ等の発生が防止されることになる。
【0067】
<本実施形態と従来との走査線駆動回路の比較>
次に、本実施形態に係る走査線駆動回路130に対する比較例、すなわち、従来の走査線駆動回路136について説明する。ここで、図14は、従来の走査線駆動回路136の構成について、図4と比較して示すためのブロック図であり、図15は、同走査線駆動回路における要部の回路レイアウトについて、図6と比較して示すための平面図であり、また、図16は、この等価回路について、図7と比較して示すための図である。
【0068】
まず、図14に示されるように、従来の走査線駆動回路136は、単位回路1310の複数段からなるYシフトレジスタ1300と、隣接する単位回路1310から出力される信号同士の否定論理積信号を求めるNAND回路1372と、該否定論理積信号の論理レベルを反転し、走査信号として供給するNOT回路1374とから構成される。
【0069】
ここで、従来の走査線駆動回路136において、Yシフトレジスタ1300が、単位回路1310を複数段備える点では、本実施形態と共通であるが、その段数が相違している。すなわち、従来の走査線駆動回路136では、単位回路1310が、走査線112の総本数「m」よりも「1」だけ多い段数であるのに対し、本実施形態では、走査線112の総本数「m」の半分値であるMよりも「1」だけ多くなっているに過ぎない。
このため、Yシフトレジスタの段数、および、クロック信号CLX(反転クロック信号CLYinv)の周波数が、それぞれ約1/2に低減されるので、段数の低減化と併せて低消費電力化が図られることになる。
【0070】
一方、従来の走査線駆動回路136では、単位回路1310のみならず、NAND回路1372、NOT回路1374についても、走査線112の配列ピッチpと同一ピッチで形成しなければならないので、これらの回路の配列ピッチ以下に、走査線112の配列ピッチを狭小化することができない。
これに対して、本実施形態における走査線駆動回路130では、単位回路1310、NAND回路1320およびNOT回路1330については、走査線112の配列ピッチpに対して2倍のピッチ2pで形成すれば済むので、これらの回路が配列するピッチ以下に、走査線112の配列ピッチを狭小化することが可能となる。
【0071】
また、従来の走査線駆動回路136では、最終段がNOT回路1374である。このため、各行において、直線的に配置するNAND回路1372およびNOT回路1374に対して、それぞれ電源電圧たる低位側電圧VssYおよび高位側電圧VddYを給電しなければならない。ここで、電源電圧の給電線は、配線抵抗を少なくする必要から、ある程度の幅が必要となる。したがって、実際には、図15に示されるように、従来の走査線駆動回路136にあっては、NAND回路1372およびNOT回路1374が形成される領域において、走査線112の延在方向に沿ったX方向の幅Wcは、必然的に広くなってしまうことになる。
これに対して、本実施形態における走査線駆動回路130では、最終段がイネーブル信号線1351または1352と、走査線112との間に介挿された1個のTFT1341または1342に過ぎない。このため、電源電圧を給電する必要はなく、イネーブル信号Enb1Y、Enb2Yを供給するだけで良い。しかも、各行の走査線112にそれぞれ設けられるTFT1341、1342は、1水平走査期間において1個だけしかオンしないので、イネーブル信号線1351、1352の負荷は小さい。このため、イネーブル信号線1351、1352は、電源電圧の給電線ほど、広くする必要がない。
【0072】
さらに、本実施形態では、NAND回路1320およびNOT回路1330は、回路配置でみれば、Y方向に沿って交互に配列している。したがって、本実施形態では、NAND回路1320、NOT回路1330およびTFT1341、1342が形成される領域におけるX方向の幅Waは、TFT1341、1342がNチャネル型に過ぎない点を差し引いても、両回路をX方向に沿って直線的に配列した場合の幅Wcと比較して短くなることが判る。しかも、走査線駆動回路が走査線112の両端に2箇所存在する場合(図3参照)、X方向の幅がWcからWaまで短くなるという効果は、2倍で効いてくる。
したがって、本実施形態では、表示領域100aのサイズを同一とした状態であっても、素子基板101におけるX方向のサイズが縮小されるので、パネル全体の小型化を図ることが可能となる。特に、1枚のマザー基板から多数の素子基板を形成する、いわゆる多面取りを行う場合には、X方向の幅が縮小される分、マザー基板からの取り数が増加するので、生産性を向上させることが可能になる。
【0073】
なお、走査線駆動回路における単位回路1310の段数を低減する構成としては、例えば、図17に示されるような構成(特開平11−296129号公報等に記載された技術参照)も考えられる。
すなわち、この走査線駆動回路138は、第1に、第k段の単位回路1310から出力される信号Pkと、これに隣接する第(k+1)段の単位回路1310から出力される信号P(k+1)との論理積信号Qkを、NAND回路1325およびNOT回路1335によって求め、第2に、信号Qkとイネーブル信号Enb1Yとの論理積信号を、NAND回路1381およびNOT回路1391によって求めて、走査信号G(2・k−1)として出力するとともに、信号Qkとイネーブル信号Enb2Yとの論理積信号を、NAND回路1382およびNOT回路1392によって求めて、走査信号G(2・k)として出力する構成も考えられる。
【0074】
この走査線駆動回路138にあっては、確かに、単位回路1310の段数については、本実施形態と同様に低減することはできるが、今度は、NAND回路1381(1382)およびNOT回路1391(1392)を、走査線112の配列ピッチpと同一ピッチにて形成しなければならない。したがって、この構成では、NAND回路1381(1382)およびNOT回路1391(1392)が配列するピッチ以下に、走査線112の配列ピッチpを狭小化することができない。
【0075】
さらに、図17に示される構成において、実際には、NAND回路1381(1382)およびNOT回路1391(1392)に対して、それぞれ電源電圧たる低位側電圧VssYおよび高位側電圧VddYを給電しなければならない。くわえて、この構成において、イネーブル信号Enb1Y(Enb2Y)は、走査線112の2本毎に設けられるNAND回路1381(1382)のすべてにわたってゲート入力となるので、イネーブル信号線1351(1352)の負荷が大きくなってしまう。
したがって、この構成においては、仮に、NAND回路1381(1382)およびNOT回路1391(1392)が、走査線112の配列ピッチpと同一ピッチにて形成されたとしても、NAND回路1325からNOT回路1391、1392まで形成される領域におけるX方向の幅Wdは、本実施形態と比較にならないほど、広くなってしまう。
【0076】
<第2実施形態>
上述した第1実施形態において、走査線112の1本毎に設ける必要のある素子は、奇数行目ではTFT1341だけであり、偶数行目ではTFT1342だけであるので、走査線112の配列ピッチpの狭小化は容易となる。
ただし、この第1実施形態では、イネーブル信号Enb1Y(Enb2Y)におけるHレベル部分を抜き出して、走査信号として供給する際、TFT1341、1342のオン抵抗によって生じる電圧降下のために、走査信号の電圧振幅が、イネーブル信号Enb1Y(Enb2Y)の電圧振幅よりも小さくなってしまう。したがって、第1実施形態では、この電圧降下に留意して回路設計する必要がある。
【0077】
そこで、このような電圧降下を留意しないで済む第2実施形態について説明する。なお、本発明の第2実施形態に係る電気光学装置は、上述した第1実施形態とは、走査線駆動回路130の内部構成が相違するのみである。このため、第2実施形態については、この相違点を中心に説明することにする。図10は、本発明の第2実施形態における走査線駆動回路130の構成を示すブロック図である。
【0078】
この図に示されるように、本実施形態において、一般的に奇数(2・k−1)行目の走査線112にあっては、TFT1341の替わりにトランスミッションゲート1361が設けられる一方、偶数(2・k)行目の走査線112にあっては、TFT1342の替わりにトランスミッションゲート1362が設けられている。
トランスミッションゲート1361、1362は、Pチャネル型TFTおよびNチャネル型TFTを相補的に組み合わせたものであって、両者のPチャネル型TFTのゲートには、NAND回路1320の出力信号が、両者のNチャネル型TFTのゲートには、NOT回路1330の出力信号Qkが、それぞれ供給されている。
ここで、NAND回路1320の出力信号を、NOT回路1330によって反転したものが信号Qkであるので、奇数(2・k−1)行目の走査線112に設けられるトランスミッションゲート1361と、偶数(2・k)行目の走査線112に設けられるトランスミッションゲート1362とは、第1実施形態におけるTFT1341、1342と同様に、同時にオンすることになる。したがって、第2実施形態では、第1実施形態と全く同一の動作が実行されることなる。
【0079】
このような第2実施形態では、トランスミッションゲートを構成するTFT数は2個で済むので、第1実施形態と比較しても、それほど構成が複雑化することがない。このため、NAND回路1320、NOT回路1330およびトランスミッションゲート1361、1362が形成される領域において、走査線112が延在する方向の幅Wbが、第1実施形態と同様に、従来の幅Wcと比較して短くすることが容易となる。
さらに、第1実施形態では、TFT1341、TFT1342のオン抵抗が無視できなかったが、第2実施形態では、トランスミッションゲート1361、1362のオン抵抗が無視できるほどに低減されるので、イネーブル信号Enb1Y、Enb2Yの電圧降下を意識しないで、走査線駆動回路130を設計することが可能となる。
【0080】
<応用例・変形例>
本発明は、上述した実施形態に限られず、種々の応用・変形が可能である。例えば、第1および第2実施形態では、NAND回路1320およびNOT回路1330による論理積信号Qkによって、2つに分割スイッチ(TFT1341、1342またはトランスミッションゲート1361、1362)を同時にオンさせて、2系統のイネーブル信号Enb1Y、Enb2Yから、2つの走査信号を生成する構成としたが、3つ以上の分割スイッチを同時にオンさせて、3系統以上のイネーブル信号から、3つ以上の走査信号を生成する構成としも良い。
一方、分割スイッチによって分割したパルス信号を、さらに、分割する構成としても良い。また、走査線駆動回路130だけではなく、Xシフトレジスタ140についても同様な構成としても良いのはもちろんである。
また、実施形態にあっては、液晶容量の電圧無印加状態において最大透過率となるノーマリーホワイトモードとして説明したが、液晶容量の電圧無印加状態において最小透過率となるノーマリーブラックモードとしても良い。
【0081】
一方、上述した実施形態にあっては、6本のデータ線114が1ブロックにまとめられて、1ブロックに属する6本のデータ線114に対して、6系統に変換された画像信号VID1〜VID6をサンプリングする構成としたが、変換数および同時に印加するデータ線数(すなわち、1ブロックを構成するデータ線数)は、「6」に限られるものではない。例えば、サンプリングスイッチ151の応答速度が十分に高いのであれば、画像信号をパラレルに変換することなく1本の画像信号線にシリアル伝送して、データ線114毎に順次サンプリングするように構成しても良い。
【0082】
また、変換数および同時に印加するデータ線の数を「3」や、「12」、「24」等として、3本や、12本、24本等のデータ線に対して、3系統変換や、12系統変換、24系統変換等した画像信号を同時に供給する構成としても良い。なお、変換数としては、カラーの画像信号が3つの原色に係る信号からなることとの関係から、3の倍数であることが制御や回路などを簡易化する上で好ましい。ただし、後述するプロジェクタのように単なる光変調の用途の場合には、3の倍数である必要はない。
【0083】
さらに、実施形態にあって、素子基板101にガラス基板を用いたが、SOI(Si licon On Insulator)の技術を適用し、サファイヤや、石英、ガラスなどの絶縁性基板にシリコン単結晶膜を形成して、ここに各種素子を作り込んで素子基板101としても良い。また、素子基板101として、シリコン基板などを用いるとともに、ここに各種の素子を形成しても良い。このようにシリコン基板を用いると、スイッチング素子として、高速な電界効果型トランジスタを用いることができるので、TFTよりも高速動作が容易になる。ただし、シリコン基板を用いた素子基板101は、不透明となるので、画素電極118をアルミニウムで形成したり、別途反射層を形成したりするなどして、反射型として用いる必要がある。
【0084】
さらに、上述した実施形態では、液晶としてTN型を用いたが、BTN(Bi-stable Twisted Nematic)型・強誘電型などのメモリ性を有する双安定型や、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料(ゲスト)を一定の分子配列の液晶(ホスト)に溶解して、染料分子を液晶分子と平行に配列させたGH(ゲストホスト)型などの液晶を用いても良い。
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向(ホメオトロピック配向)の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行(水平)配向(ホモジニアス配向)の構成としても良い。
【0085】
このように、本発明では、液晶や配向方式として、種々のものに適用することが可能であり、さらには、透過型、反射型、半透過・半反射型のいずれにも適用可能である。
加えて、本発明は、これらの液晶表示装置のほかに、複数の画素をマトリクス状に配置してそれを発光させるエレクトロ・ルミネッセンスや、蛍光表示管、プラズマ・ディスプレイ・パネルなどの自発光型装置にも適用可能である。すなわち、本発明は、複数の走査線を順番に選択して駆動する構成のすべてに適用である。
【0086】
<電子機器>
次に、上述した実施形態に係る液晶表示装置を用いた電子機器のいくつかについて説明する。
【0087】
<その1:プロジェクタ>
まず、上述した液晶パネル100をライトバルブとして用いたプロジェクタについて説明する。図11は、このプロジェクタの構成を示す平面図である。
この図に示されるように、プロジェクタ2100内部には、ハロゲンランプ等の白色光源からなるランプユニット2102が設けられている。このランプユニット2102から射出された投射光は、内部に配置された3枚のミラー2106および2枚のダイクロイックミラー2108によってR(赤)、G(緑)、B(青)の3原色に分離されて、各原色に対応するライトバルブ100R、100Gおよび100Bにそれぞれ導かれる。
【0088】
ここで、ライトバルブ100R、100Gおよび100Bは、上述した実施形態に係る液晶パネル100と基本的には同様である。すなわち、ライトバルブ100R、100G、100Bは、それぞれRGBの各原色画像を生成する光変調器として機能するものである。
また、Bの光は、他のRやGの光と比較すると、光路が長いので、その損失を防ぐために、入射レンズ2122、リレーレンズ2123および出射レンズ2124からなるリレーレンズ系2121を介して導かれる。
【0089】
さて、ライトバルブ100R、100G、100Bによってそれぞれ変調された光は、ダイクロイックプリズム2112に3方向から入射する。そして、このダイクロイックプリズム2112において、RおよびBの光は90度に屈折する一方、Gの光は直進する。これにより、各原色画像の合成したカラー画像が、投射レンズ2114を介して、スクリーン2120に投射されることになる。
なお、ライトバルブ100R、100Gおよび100Bには、ダイクロイックミラー2108によって、RGBの各原色に対応する光が入射するので、直視型パネルのようにカラーフィルタを設ける必要がない。
【0090】
<その2:パーソナルコンピュータ>
次に、上述した液晶パネル100を、マルチメディア対応のパーソナルコンピュータの表示部に適用した例について説明する。図12は、このパーソナルコンピュータの構成を示す斜視図である。
この図に示されるように、コンピュータ2200の本体2210には、表示部として用いられる液晶パネル100や、光学ディスクの読取・書込ドライブ2212、磁気ディスクの読取・書込ドライブ2214、ステレオ用スピーカ2216などが備えられる。また、キーボード2222およびポインティングデバイス(マウス)2224は、本体2210とは入力信号・制御信号等の授受を、赤外線等を介してワイヤレスで行う構成となっている。
この液晶パネル100は、直視型として用いられるので、RGBの3画素で1ドットが構成されるとともに、各画素に応じてカラーフィルタが設けられる。また、液晶パネル100の背面には、暗所での視認性を確保するためのバックライトユニット(図示省略)が設けられる。
【0091】
<その3:携帯電話>
さらに、上述した液晶パネル100を、携帯電話の表示部に適用した例について説明する。図13は、この携帯電話の構成を示す斜視図である。図において、携帯電話2300は、複数の操作ボタン2302のほか、受話口2304、送話口2306とともに、上述した液晶パネル100を備えるものである。なお、この液晶パネル100の背面にも、上述したパーソナルコンピュータと同様に、暗所での視認性を確保するためのバックライトユニット(図示省略)が設けられる。
【0092】
<電子機器のまとめ>
なお、電子機器としては、図11、図12および図13を参照して説明した他にも、液晶テレビや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、実施形態や応用・変形例に係る液晶表示装置が適用可能なのは言うまでもない。
【0093】
【発明の効果】
以上説明したように本発明によれば、画素の配列ピッチを狭小化することが容易となる上、駆動回路の面積を縮小化することも可能となる。
【図面の簡単な説明】
【図1】 (a)は、本発明の第1実施形態に係る電気光学装置の外観構成を示す斜視図であり、(b)は、その線A−A’についての断面図である。
【図2】 同電気光学装置の表示領域における等価回路を示す図である。
【図3】 同電気光学装置の電気的な構成を示すブロック図である。
【図4】 同電気光学装置における走査線駆動回路の構成を示すブロック図である。
【図5】 同走査線駆動回路における転送段の構成を示す回路図である。
【図6】 同走査線駆動回路の要部構成を示す平面図である。
【図7】 図6における要部構成の等価回路を示す図である。
【図8】 同電気光学装置の垂直走査動作を説明するためのタイミングチャートである。
【図9】 同電気光学装置の水平走査動作を説明するためのタイミングチャートである。
【図10】 本発明の第2実施形態に係る電気光学装置の走査線駆動回路の構成を示すブロック図である。
【図11】 実施形態に係る液晶表示装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図12】 実施形態に係る液晶表示装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図13】 実施形態に係る液晶表示装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【図14】 従来の走査線駆動回路の構成を示すブロック図である。
【図15】 その要部構成を示す平面図である。
【図16】 図15における要部構成の等価回路を示す図である。
【図17】 従来の走査線駆動回路の構成を示すブロック図である。
【符号の説明】
100…液晶パネル
100a…表示領域
105…液晶
108…対向電極
112…走査線
114…データ線
116…TFT(画素スイッチ)
118…画素電極
130…走査線駆動回路
140…Xシフトレジスタ
150…サンプリング回路
1300…Yシフトレジスタ
1310…単位回路
1320…NAND回路
1330…NOT回路
1341、1342…TFT(分割スイッチ)
1351、1352…イネーブル信号線
1361、1362…トランスミッションゲート(分割スイッチ)
2100…プロジェクタ
2200…パーソナルコンピュータ
2300…携帯電話
Claims (9)
- 走査線とデータ線との交差に対応して設けられた画素電極と、
前記画素電極とデータ線との間に介挿されるとともに、前記走査線に供給された走査信号にしたがってオンオフする画素スイッチと
を備える電気光学装置に対し、前記走査線に走査信号を供給する駆動回路であって、
クロック信号のレベルが遷移する毎に、入力したパルス信号を転送する単位回路の複数段からなり、ある段の単位回路の出力が、次段の単位回路の入力に接続されたシフトレジスタと、
ある段の単位回路により出力されるパルス信号と、次段の単位回路により出力されるパルス信号とを入力して、両パルス信号の論理レベルが重複する期間に対応した幅のパルス信号を出力する演算回路と、
互いに平行して配列するとともに、前記演算回路によるパルス信号が出力される期間にわたって、オンレベルとなる期間が互いに重複しないイネーブル信号がそれぞれ供給される2本のイネーブル信号線と、
前記2本のイネーブル信号線の間に配置するとともに、前記2本のイネーブル信号線のいずれかのイネーブル信号線と一の走査線との間に電気的に介挿され、前記演算回路によってパルス信号が出力される期間にオンする分割スイッチと
を具備することを特徴とする電気光学装置の駆動回路。 - 前記演算回路は、
ある段の単位回路により出力されるパルス信号と、次段の単位回路により出力されるパルス信号とを入力として、素演算を実行する第1の論理演算回路と、
前記第1の論理演算回路より出力される信号を入力として、素演算を実行する第2の論理演算回路と
からなることを特徴とする請求項1に記載の電気光学装置の駆動回路。 - 前記第1の論理演算回路と前記第2の論理演算回路とが、前記走査線と直交する方向に沿って配列している
ことを特徴とする請求項2に記載の電気光学装置の駆動回路。 - 前記第1の論理演算回路は、
2入力信号の否定論理積を求めるNAND回路であり、
前記第2の論理演算回路は、入力信号の否定を求めるNOT回路である
ことを特徴とする請求項2に記載の電気光学装置の駆動回路。 - 前記分割スイッチは、
Nチャネル型またはPチャネル型のうち、一方のチャネル型とするトランジスタであって、前記演算回路によって出力されるパルス信号を、ゲート入力とする
ことを特徴とする請求項1に記載の電気光学装置の駆動回路。 - 前記分割スイッチは、
Nチャネル型およびPチャネル型のトランジスタを組み合わせたトランスミッションゲートであって、前記演算回路による出力されるパルス信号を、ゲート入力とする
ことを特徴とする請求項1に記載の電気光学装置の駆動回路。 - 走査線とデータ線との交差に対応して設けられた画素電極と、
前記画素電極とデータ線との間に介挿されるとともに、前記走査線に供給された走査信号にしたがってオンオフする画素スイッチと
を備える電気光学装置に対し、前記走査線に走査信号を供給する駆動回路であって、
クロック信号のレベルが遷移する毎に、入力したパルス信号を転送する単位回路の複数段からなり、ある段の単位回路の出力が、次段の単位回路の入力に接続されたシフトレジスタと、
ある段の単位回路により出力されるパルス信号と、次段の単位回路により出力されるパルス信号とを入力して、両パルス信号の論理レベルが重複する期間に対応した幅のパルス信号を出力する演算回路と、
互いに平行して配列するとともに、前記演算回路によるパルス信号が出力される期間にわたって、オンレベルとなる期間が互いに重複しないイネーブル信号がそれぞれ供給される2本のイネーブル信号線と、
前記2本のイネーブル信号線の間に配置するとともに、前記2本のイネーブル信号線のいずれかのイネーブル信号線と一の走査線との間に電気的に介挿され、前記演算回路によってパルス信号が出力される期間にオンする分割スイッチと、
オンした分割スイッチに接続された走査線と一のデータ線との交差に対応する画素電極に、当該一のデータ線を介して画像信号を供給するデータ線駆動回路と
を具備することを特徴とする電気光学装置の駆動回路。 - 走査線とデータ線との交差に対応して設けられた画素電極と、
前記画素電極とデータ線との間に介挿されるとともに、前記走査線に供給された走査信号にしたがってオンオフする画素スイッチと、
クロック信号のレベルが遷移する毎に、入力したパルス信号を転送する単位回路の複数段からなり、ある段の単位回路の出力が、次段の単位回路の入力に接続されたシフトレジスタと、
ある段の単位回路により出力されるパルス信号と、次段の単位回路により出力されるパルス信号とを入力して、両パルス信号の論理レベルが重複する期間に対応した幅のパルス信号を出力する演算回路と、
互いに平行して配列するとともに、前記演算回路によるパルス信号が出力される期間にわたって、オンレベルとなる期間が互いに重複しないイネーブル信号がそれぞれ供給される2本のイネーブル信号線と、
前記2本のイネーブル信号線の間に配置するとともに、前記2本のイネーブル信号線のいずれかのイネーブル信号線と一の走査線との間に電気的に介挿され、前記演算回路によってパルス信号が出力される期間にオンする分割スイッチと、
オンした分割スイッチに接続された走査線と一のデータ線との交差に対応する画素電極に、当該一のデータ線を介して画像信号を供給するデータ線駆動回路と
を具備することを特徴とする電気光学装置。 - 請求項8に記載の電気光学装置を表示部として備える
ことを特徴とする電子機器。
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