JP2005234057A

JP2005234057A - 画像表示装置

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Publication number: JP2005234057A
Application number: JP2004040511A
Authority: JP
Inventors: Masakazu Sato; 昌和佐藤; Hajime Washio; 一鷲尾; Sadahiko Yasukawa; 貞彦安川
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-02-17
Filing date: 2004-02-17
Publication date: 2005-09-02
Also published as: TWI277921B; KR20060042004A; US7649521B2; CN100378519C; KR100683056B1; US20100103153A1; TW200603039A; CN1673819A; US20050200591A1; US8411027B2

Abstract

【課題】複数の映像信号が組み合わされて画像データの各ブロックが構成される場合に、各ブロックの各映像信号を時分割で絵素に供給しても、書き込まれた映像信号が他の映像信号の供給によって電位変動を受けないようにすることのできる画像表示装置を実現する。
【解決手段】走査信号線ＧＬｎはＲＧＢ３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢを１単位とし、これら互いに異なるＲＧＢ３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢに接続されたＲＧＢ３個の絵素ＰＲ（ｎ，ｍ）、ＰＧ（ｎ，ｍ）、ＰＢ（ｎ，ｍ）を１つのブロックとして１個の画素を構成する。絵素ＰＲ（ｎ，ｍ）、ＰＧ（ｎ，ｍ）、ＰＢ（ｎ，ｍ）を、共通のデータ信号線ＳＬｍに接続する。走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢに、シフトレジスタＳＲｎＲ、ＳＲｎＧ、ＳＲｎＢから順次走査パルスを出力し、ドライバＩＣからデータ信号線ＳＬｍに時分割でＲＧＢの映像信号を出力する。
【選択図】図１

Description

本発明は、外部から供給される映像信号が時分割で表示部へ供給され表示を行う表示装置に関するものである。

従来のアクティブマトリクス型液晶表示装置では外付けのドライバＩＣを用いているため、高精細化に伴い接続端子数も膨大になり、また端子間のピッチも狭くなるため、実装工程が非常に困難になるという問題を抱えている。この問題を解決する駆動方法として、時分割駆動法が提案されている。ここで時分割駆動とは、複数本の信号線を１単位（ブロック）として、この１分割ブロック内の複数本の信号線に与える信号を時系列で駆動回路から出力する一方、液晶表示パネルには複数本の信号線を１単位として時分割スイッチを設け、これら時分割スイッチにてドライバＩＣから出力される時系列の信号を時分割して複数本の信号線に順次与える駆動方法である。この時分割駆動法を用いることで、駆動回路の接続端子数を削減することができる。

図１１は、時分割駆動法を用いたアクティブマトリクス型液晶表示装置における液晶表示部の模式図である。アクティブマトリクス基板１０１上には、複数行分の走査信号線と複数列分のデータ信号線とがマトリクス状に配線されている。その各交差点に絵素が配置されて、液晶表示パネルを形成している。絵素は、３つごとに、各絵素に時分割で供給されるＲＧＢの映像信号の組合せを単位とするブロックに区分されている。走査信号線の方向に連続して並ぶＲの絵素ＰＲ（ｎ，ｍ）とＧの絵素ＰＧ（ｎ，ｍ）とＢの絵素ＰＢ（ｎ，ｍ）とで、１つのブロックとしての１画素を構成している。各絵素は絵素容量ＣＬおよびスイッチング素子ＳＷを備えている。

複数行分の走査信号線ＧＬ１、ＧＬ２、・・・、ＧＬｎ、・・・の各一端は、走査信号線駆動回路（図示せず）の対応する行の各出力端にそれぞれ接続されている。走査信号線駆動回路は、走査信号線ＧＬ１、ＧＬ２、・・・、ＧＬｎ、・・・に順に走査パルスを与えて各画素を行単位で選択することによって垂直方向の走査を行なう。またデータ信号線ＳＬ１Ｒ、ＳＬ１Ｇ、ＳＬ１Ｂ、・・・、ＳＬｍＲ、ＳＬｍＧ、ＳＬｍＢ、・・・に画像データに応じた所定の電圧を印加する複数のドライバＩＣ（図示せず）が、上記液晶表示パネルの外部回路として設けられている。

ドライバＩＣは時分割駆動を実現するために、複数の信号ラインを１単位とし、これら複数の信号線に与える信号を時系列で出力する構成となっている。これに対応して、ドライバＩＣの出力信号線ＳＬ１、ＳＬ２、ＳＬ３、・・・、ＳＬｍ、・・・とデータ信号線ＳＬ１Ｒ、ＳＬ１Ｇ、ＳＬ１Ｂ、・・・、ＳＬｍＲ、ＳＬｍＧ、ＳＬｍＢ、・・・との間には、ＣＭＯＳ、ＮＭＯＳあるいはＰＭＯＳ構成のアナログスイッチ（時分割スイッチ）が設けられている。

図１２はＲＧＢに対応した３時分割駆動の場合における時分割スイッチの接続構成を成している。この３時分割駆動の場合には、ドライバＩＣの各出力端子からは、ＲＧＢの３画素分の信号電圧が順に時系列で出力信号線ＳＬ１、ＳＬ２、ＳＬ３、・・・、ＳＬｍ、・・・を介して出力される。具体的には、図１３のタイミングチャートに示すように、ドライバＩＣの出力信号として、出力信号線ＳＬｍには各画素の映像信号ＤＡＴＡｍＲ、ＤＡＴＡｍＧ、ＤＡＴＡｍＢが出力される。これに対して、図１１および図１２に示すように、出力信号線ＳＬｍと３本のデータ信号線ＳＬｍＲ、ＳＬｍＧ、ＳＬｍＢとの間に、時分割スイッチＡＳＷｍＲ、ＡＳＷｍＧ、ＡＳＷｍＢが設けられている。この時分割スイッチは、３時分割に対応して、１本の出力信号線（ここでは、ＳＬｍＲ、ＳＬｍＧ、ＳＬｍＢにつながるドライバＩＣ側の１つの信号線を出力信号線ＳＬｍと呼んでいる。）に対して時分割スイッチが３個ずつ設けられている。

ここで、ある１組の時分割スイッチＡＳＷｍＲ、ＡＳＷｍＧ、ＡＳＷｍＢの具体的な構成について、図１２の回路図を用いて説明する。

３個の時分割スイッチＡＳＷｍＲ、ＡＳＷｍＧ、ＡＳＷｍＢの各入力端は共通に接続され、その共通接続点は出力信号線ＳＬｍに接続されている。これにより、ドライバＩＣから時系列で出力される信号電位が、出力信号線ＳＬｍを経由して３個の時分割スイッチＡＳＷｍＲ、ＡＳＷｍＧ、ＡＳＷｍＢの各入力端に与えられる。これら時分割スイッチＡＳＷｍＲ、ＡＳＷｍＧ、ＡＳＷｍＢの各出力端は３本のデータ信号線ＳＬｍＲ、ＳＬｍＧ、ＳＬｍＢの各一端に接続されている。

１個の時分割スイッチにつき１本、計３本の制御信号線Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌが、走査信号線ＧＬ１、ＧＬ２、ＧＬ３、・・・、ＧＬｎ、・・・の配線方向に沿って配線されている。そして、時分割スイッチＡＳＷｍＲの制御入力端が制御ラインＲｃｔｌに、時分割スイッチＡＳＷｍＧの制御入力端が制御ラインＧｃｔｌに、時分割スイッチＡＳＷｍＢの制御入力端が制御ラインＢｃｔｌにそれぞれ接続されている。

３本の制御信号線Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌには、各組の３個の時分割スイッチを選択するための制御信号Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌ（便宜上、制御信号線と同じ符号を使用する。）が与えられる。この制御信号Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌは、ドライバＩＣから出力される時系列の信号電位に同期して、各組の３個の時分割スイッチを順次オンさせるための信号である。

これらの時分割スイッチＡＳＷｍＲ、ＡＳＷｍＧ、ＡＳＷｍＢ、・・・は、外部から与えられる走査信号線選択信号ＧＬ１、ＧＬ２、ＧＬ３、・・・、ＧＬｎ、・・・（便宜上、走査信号線と同じ符号を使用する。）に応答して順次オン状態となることにより、ドライバＩＣから出力信号線ＳＬ１、ＳＬ２、ＳＬ３、・・・、ＳＬｍ、・・・に出力される時系列の信号を、１水平走査期間に３時分割して、対応する信号ラインに供給する。
特開平１１−３３８４３８号公報（１９９９年１２月１０日公開）特開平８−２３４２３７号公報（１９９６年０９月１３日公開）特開平６−１３８８５１号公報（１９９４年０５月２０日公開）特開平４−３２２２１６号公報（１９９２年１１月１２日公開）

ところが図１２において、ドライバＩＣからデータ信号線ＳＬｍＲ、ＳＬｍＧ、ＳＬｍＢに信号電位を入力する場合、時分割スイッチＡＳＷｍＲがオフとなったデータ信号線はハイインピーダンス状態となり、外来の飛び込み電位等の影響を受けやすくなり、信号ラインの電位が変動しやすいという問題点がある。図１２に示すように、例えばデータ信号線ＳＬｍＲは、他のデータ信号線ＳＬｍＧおよびＳＬｍ−１Ｂとの間に容量結合成分を有している。図１３のタイミングチャートに示すように、映像信号ＤＡＴＡｍＲが供給されているときに時刻Ｔｒｅにおいて時分割スイッチＡＳＷｍＲがオフ状態となると、データ信号線ＳＬｍＲはフローティングとなるが、時刻Ｔｇｓにおいて時分割スイッチＡＳＷｍＧがオン状態となったとき、データ信号線ＳＬｍＧの電位変動の影響を受けて、データ信号線ＳＬｍＲも電位変動をしてしまう。同様に映像信号ＤＡＴＡｍＧが供給されているときに時刻Ｔｇｅにおいて時分割スイッチＡＳＷｍＧがオフ状態となると、データ信号線ＳＬｍＧはフローティングとなるが、時刻Ｔｂｓにおいて時分割スイッチＡＳＷｍＢがオン状態となったとき、データ信号線ＳＬｍＢの電位変動の影響を受けて、データ信号線ＳＬｍＧも電位変動をしてしまう。

上記のように順次、時分割に映像信号がデータ信号線に供給されると、最後に映像信号ＤＡＴＡｍＢによって充電されたデータ信号線ＳＬｍＢのみが、上記容量結合による電位変動を受けず、画素の充電を制御する走査信号ＧＬｎの作用が終了すると、その時点での電位に対応した表示が表示部で行われる。このときの容量性結合による電位の変動ΔＶは、スイッチ切り替え信号の順番Ｒｏｎ→Ｇｏｎ→Ｂｏｎに従って累積していき、最終的にデータ信号線ＳＬｍＲ、ＳＬｍＧ、ＳＬｍＢの電位ＶＳＬｍＲ、ＶＳＬｍＧ、ＶＳＬｍＢは、例えば映像信号ＤＡＴＡｍＲ、ＤＡＴＡｍＧ、ＤＡＴＡｍＢを同電位にして表示上中間調のグレーを表示しようとした場合に、ＶＳＬｍＲ＞ＶＳＬｍＧ＞ＶＳＬｍＢとなってしまう。このとき、液晶表示モードがノーマリーホワイトの場合、青味が強いグレー表示となってしまう。

本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、複数の映像信号が組み合わされて画像データの各ブロックが構成される場合に、各ブロックの各映像信号を時分割で絵素に供給しても、書き込まれた映像信号が他の映像信号の供給によって電位変動を受けないようにすることのできる画像表示装置を実現することにある。

本発明の画像表示装置は、上記課題を解決するために、マトリクス状に配線された複数の走査信号線と複数のデータ信号線との各交差点に絵素が配置され、前記絵素は、複数ごとに、各前記絵素に時分割で供給される映像信号の組合せを単位とするブロックに区分され、前記走査信号線に前記絵素の選択を行う走査信号を順次出力する走査信号線駆動回路を備え、１つの前記ブロックを構成する前記絵素のそれぞれに供給する前記映像信号を時分割で前記データ信号線に出力し、前記走査信号線駆動回路により前記走査信号線を介して選択されている前記絵素に前記映像信号を書き込むことにより表示を行う画像表示装置において、１つの前記ブロックを構成する各前記絵素は、互いに異なる前記走査信号線を介して時分割で順次選択されて、共通の前記データ信号線から前記映像信号が書き込まれることを特徴としている。

上記の発明によれば、１つのブロックを構成する各絵素は、互いに異なる走査信号線を介して時分割で順次選択される。そして、この時分割による絵素への映像信号の書き込みは、１つのブロックの各絵素に共通のデータ信号線から行われる。

したがって、１つのブロックの各映像信号を別々のデータ信号線を介して絵素に書き込まなくてよいことから、映像信号を時分割で供給するための時分割スイッチが不要となる。これにより、従来のように時分割スイッチの出力がハイインピーダンスとなりデータ信号線がフローティングになっている状態で、隣接するデータ信号線に映像信号の書き込みが行われることがない。したがって、既に書き込まれた映像信号の電位が、同じブロック内の他の映像信号の供給に伴って、隣接するデータ信号線の電位変動の影響を受けるという従来の問題が発生しない。また、１つのブロックを構成する各絵素を選択する走査信号線が互いに異なっていることから、同じブロック内では、ある絵素に映像信号を書き込むときに、他の映像信号を書き込む絵素を非選択とすることができる。

これらの結果、絵素に書き込まれている映像信号は、隣接する走査信号線、隣接するデータ信号線、および隣接する絵素の電位変動の影響を受けることがない。

以上により、複数の映像信号が組み合わされて画像データの各ブロックが構成される場合に、各ブロックの各映像信号を時分割で絵素に供給しても、書き込まれた映像信号が他の映像信号の供給によって電位変動を受けないようにすることのできる画像表示装置を実現することができるという効果を奏する。

また、１つのブロックを構成する絵素ごとにデータ信号線を設ける必要がないことから、接続端子数を削減することができるという効果を奏する。

本発明の画像表示装置は、上記課題を解決するために、前記走査信号線駆動回路は、前記走査信号線ごとに設けられたシフトレジスタが直列に接続された構成を備えており、各前記シフトレジスタからの出力信号を前記走査信号とすることを特徴としている。

上記の発明によれば、走査信号線駆動回路において、シフトレジスタの段数を、１つのブロックに供給される映像信号の時分割数倍にするだけで、同じブロック内で、書き込まれた映像信号が他の映像信号の供給によって電位変動を受けないようにするための、走査信号の時分割出力を行うことができるという効果を奏する。

本発明の画像表示装置は、上記課題を解決するために、前記走査信号線駆動回路は、１つの前記ブロックに供給される前記映像信号の時分割数をｋとするとき、前記走査信号線ごとに設けられたシフトレジスタのうち、各前記ブロックにおいて前記映像信号がｉ番目（１≦ｉ≦ｋ）に供給される前記絵素に対応する前記走査信号線に対応して設けられた前記シフトレジスタ同士が直列に接続されることにより構成されるｋ系統のシフトレジスタ群を備えており、ｉ系統目の前記絵素に対応する前記走査信号線に出力する前記走査信号を、ｉ系統目の前記シフトレジスタ群の前記シフトレジスタから出力される信号と、ｉ＋１系統目（但し、ｉ＝ｋの場合は１系統目）の前記シフトレジスタ群の前記シフトレジスタから出力される信号の反転信号と、別途供給される走査信号生成制御信号との論理積を演算することにより生成することを特徴としている。

上記の発明によれば、ｋ系統のシフトレジスタ群を備えることにより、１つのシフトレジスタ群におけるシフトレジスタの段数は、全てのシフトレジスタを直列に接続する場合に比べて１／ｋとなる。同じブロック内の絵素に時分割で映像信号を書き込むのに、ｉ系統目のシフトレジスタ群のシフトレジスタから出力される信号と、ｉ＋１系統目（但し、ｉ＝ｋの場合は１系統目）のシフトレジスタ群のシフトレジスタから出力される信号の反転信号と、別途供給される走査信号生成制御信号との論理積を演算して走査信号を生成することにより、１つのシフトレジスタ群におけるシフトレジスタの段数の少なさを補っている。

これにより、走査信号線駆動回路の動作周波数を、全てのシフトレジスタを直列に接続した場合の１／時分割数である１／ｋとすることができ、その分、消費電力を低減することができるという効果を奏する。

本発明の画像表示装置は、上記課題を解決するために、前記走査信号線駆動回路は、１つの前記ブロックに対応する全ての前記走査信号線をひとまとめとして１つのシフトレジスタを有するとともに、前記シフトレジスタ同士が直列に接続された構成を備えており、
各前記ブロックの前記絵素に対応する前記走査信号線に出力する前記走査信号を、対応する前記シフトレジスタの出力信号から生成する時分割回路を備えていることを特徴としている。

上記の発明によれば、１つのブロックに対応する全ての走査信号線をひとまとめとして１つのシフトレジスタを有することにより、シフトレジスタの段数は、全てのシフトレジスタを直列に接続する場合に比べて１／時分割数である１／ｋとなる。同じブロック内の絵素に時分割で映像信号を書き込むのに、時分割回路が各ブロックの絵素に対応する走査信号線に出力する走査信号を、対応するシフトレジスタの出力信号から生成することにより、シフトレジスタの段数の少なさを補っている。

これにより、走査信号線駆動回路が備えるシフトレジスタの段数を低減して回路の占有面積を低減することができるとともに、走査信号線駆動回路の動作周波数を、全てのシフトレジスタを直列に接続した場合の１／時分割数である１／ｋとすることができ、その分、消費電力を低減することができるという効果を奏する。

本発明の画像表示装置は、上記課題を解決するために、前記時分割回路は、前記シフトレジスタの出力信号線と前記走査信号線とを接続するアナログスイッチを前記走査信号線ごとに備え、前記アナログスイッチが非導通のときに該アナログスイッチに接続される前記走査信号線の電位を固定する電位固定手段を備えていることを特徴としている。

上記の発明によれば、アナログスイッチによりシフトレジスタの出力信号線と各走査信号線とを時分割で導通させることができる。そして、アナログスイッチが非導通のときには電位固定手段によってそのアナログスイッチに接続されている走査信号線の電位を固定するので、走査信号線がフローティングになることを避けることができる。

これにより、同じブロック内で映像信号を確実に時分割で書き込むことができるという効果を奏する。

本発明の画像表示装置は、上記課題を解決するために、前記時分割回路は、前記走査信号線ごとに２入力のＡＮＤ回路を備え、前記ＡＮＤ回路の一方の入力端には前記シフトレジスタの出力信号が入力され、前記ＡＮＤ回路の他方の入力端には別途供給される走査信号生成制御信号が入力され、前記ＡＮＤ回路の出力端は前記走査信号線に接続されていることを特徴としている。

上記の発明によれば、ＡＮＤ回路でシフトレジスタの出力信号と走査信号生成制御信号との論理積を演算することにより、シフトレジスタの出力信号線に接続されている同じブロック内の各走査信号線に時分割で映像信号を出力することができる。

また、ＡＮＤ回路の出力端の電位で走査信号線の電位を決定するので、走査信号線を非選択とするときに、走査信号線の電位を固定するための手段を別途設ける必要がないという効果を奏する。

本発明の画像表示装置は、上記課題を解決するために、前記時分割回路は、前記走査信号線ごとに２入力のＮＯＲ回路を備え、前記ＮＯＲ回路の一方の入力端には前記シフトレジスタの出力信号の反転信号が入力され、前記ＮＯＲ回路の他方の入力端には別途供給される走査信号生成制御信号が入力され、前記ＮＯＲ回路の出力端は前記走査信号線に接続されていることを特徴としている。

上記の発明によれば、ＮＯＲ回路でシフトレジスタの出力信号の反転信号と走査信号生成制御信号との論理和否定を演算することにより、シフトレジスタの出力信号線に接続されている同じブロック内の各走査信号線に時分割で映像信号を出力することができる。

また、ＮＯＲ回路の出力端の電位で走査信号線の電位を決定するので、走査信号線を非選択とするときに、走査信号線の電位を固定するための手段を別途設ける必要がないという効果を奏する。

本発明の画像表示装置は、上記課題を解決するために、マトリクス状に配線された複数の走査信号線と複数のデータ信号線との各交差点に絵素が配置され、前記絵素は、３つごとに、各前記絵素に時分割で供給されるＲＧＢの映像信号の組合せを単位とするブロックに区分され、前記走査信号線に前記絵素の選択を行う走査信号を順次出力する走査信号線駆動回路を備え、１つの前記ブロックを構成する前記絵素のそれぞれに供給する前記映像信号を時分割で前記データ信号線に出力し、前記走査信号線駆動回路により前記走査信号線を介して選択されている前記絵素に前記映像信号を書き込むことにより表示を行う画像表示装置において、１つの前記ブロックを構成する各前記絵素は、互いに異なる前記走査信号線を介して時分割で順次選択されて、共通の前記データ信号線から前記映像信号が書き込まれることを特徴としている。

上記の発明によれば、１つのブロックを構成するＲＧＢの各絵素は、互いに異なる３つの走査信号線を介して３時分割で順次選択される。そして、この時分割による絵素への映像信号の書き込みは、１つのブロックの各絵素に共通のデータ信号線から行われる。

以上により、ＲＧＢの映像信号が組み合わされて画像データの各ブロックが構成される場合に、各ブロックの各映像信号を時分割で絵素に供給しても、書き込まれた映像信号が他の映像信号の供給によって電位変動を受けないようにすることのできる画像表示装置を実現することができるという効果を奏する。

また、１つのブロックを構成するＲＧＢの絵素ごとにデータ信号線を設ける必要がないことから、接続端子数を削減することができるという効果を奏する。

上記の発明によれば、走査信号線駆動回路において、シフトレジスタの段数を、１つのブロックに供給される映像信号の時分割数倍である３倍にするだけで、同じブロック内で、書き込まれた映像信号が他の映像信号の供給によって電位変動を受けないようにすることのできる画像表示装置を実現することができるという効果を奏する。

本発明の画像表示装置は、上記課題を解決するために、前記走査信号線駆動回路は、前記走査信号線ごとに設けられたシフトレジスタのうち、各前記ブロックにおいて前記映像信号がｉ番目（１≦ｉ≦３）に供給される前記絵素に対応する前記走査信号線に対応して設けられた前記シフトレジスタ同士が直列に接続されることにより構成される３系統のシフトレジスタ群を備えており、ｉ系統目の前記絵素に対応する前記走査信号線に出力する前記走査信号を、ｉ系統目の前記シフトレジスタ群の前記シフトレジスタから出力される信号と、ｉ＋１系統目（但し、ｉ＝３の場合は１系統目）の前記シフトレジスタ群の前記シフトレジスタから出力される信号の反転信号と、別途供給される走査信号生成制御信号との論理積を演算することにより生成することを特徴としている。

上記の発明によれば、３系統のシフトレジスタ群を備えることにより、１つのシフトレジスタ群におけるシフトレジスタの段数は、全てのシフトレジスタを直列に接続する場合に比べて１／３となる。同じブロック内の絵素に時分割で映像信号を書き込むのに、ｉ系統目のシフトレジスタ群のシフトレジスタから出力される信号と、ｉ＋１系統目（但し、ｉ＝３の場合は１系統目）のシフトレジスタ群のシフトレジスタから出力される信号の反転信号と、別途供給される走査信号生成制御信号との論理積を演算して走査信号を生成することにより、１つのシフトレジスタ群におけるシフトレジスタの段数の少なさを補っている。

これにより、走査信号線駆動回路の動作周波数を、全てのシフトレジスタを直列に接続した場合の１／３とすることができ、その分、消費電力を低減することができるという効果を奏する。

上記の発明によれば、１つのブロックに対応する全ての走査信号線をひとまとめとして１つのシフトレジスタを有することにより、シフトレジスタの段数は、全てのシフトレジスタを直列に接続する場合に比べて１／３となる。同じブロック内の絵素に時分割で映像信号を書き込むのに、時分割回路が各ブロックの絵素に対応する走査信号線に出力する走査信号を、対応するシフトレジスタの出力信号から生成することにより、シフトレジスタの段数の少なさを補っている。

これにより、走査信号線駆動回路が備えるシフトレジスタの段数を低減して回路の占有面積を低減することができるとともに、走査信号線駆動回路の動作周波数を、全てのシフトレジスタを直列に接続した場合の１／３とすることができ、その分、消費電力を低減することができるという効果を奏する。

本発明の画像表示装置は、以上のように、１つの前記ブロックを構成する各前記絵素は、互いに異なる前記走査信号線を介して時分割で順次選択されて、共通の前記データ信号線から前記映像信号が書き込まれる。

それゆえ、複数あるいはＲＧＢの映像信号が組み合わされて画像データの各ブロックが構成される場合に、各ブロックの各映像信号を時分割で絵素に供給しても、書き込まれた映像信号が他の映像信号の供給によって電位変動を受けないようにすることのできる画像表示装置を実現することができるという効果を奏する。

以下、添付図面を参照して本発明の各実施形態について説明する。
〔第１の実施形態〕
本発明の第１の実施形態について、図１および図２に基づいて説明すれば以下の通りである。

まず、本実施形態に係る画像表示装置であるアクティブマトリクス型画像表示装置の構成につき、図１を参照して説明する。

本実施形態に係る画像表示装置は、各画素をＲＧＢ３つの絵素により構成したカラー表示が可能な表示装置である。図１は、本実施形態に係る画像表示装置に用いられるアクティブマトリクス基板１の構成を示す模式図である。このアクティブマトリクス基板１上には、複数の走査信号線ＧＬ１、ＧＬ２、ＧＬ３、・・・、ＧＬｎ、・・・（任意の１つを指すときにはＧＬｎと称する。）と複数のデータ信号線ＳＬ１、ＳＬ２、ＳＬ３、・・・、ＳＬｍ、・・・（任意の１つを指すときにはＳＬｍと称する。）とがマトリクス状に配線され、その各交差点に絵素が形成されて二次元配置されている。絵素は、３つごとに、各絵素に時分割で供給されるＲＧＢの映像信号の組合せを単位とするブロックに区分されている。

走査信号線ＧＬｎはＲＧＢ３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢを１単位とし、これら互いに異なるＲＧＢ３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢに接続されたＲＧＢ３個の絵素ＰＲ（ｎ，ｍ）、ＰＧ（ｎ，ｍ）、ＰＢ（ｎ，ｍ）を１単位すなわち１つのブロックとして１個の画素を構成している。絵素ＰＲ（ｎ，ｍ）、ＰＧ（ｎ，ｍ）、ＰＢ（ｎ，ｍ）は、共通のデータ信号線ＳＬｍに接続されている。各絵素には、絵素容量ＣＬと、この絵素容量ＣＬとデータ信号線とを接続するスイッチング素子ＳＷとが配置されている。各走査信号線は、走査信号線駆動回路２によって駆動される。走査信号線駆動回路２を構成しているシフトレジスタは、１個の画素が３つの絵素からなることに対応して、ＲＧＢ用３個のシフトレジスタＳＲｎＲ、ＳＲｎＧ、ＳＲｎＢを１単位としている。走査信号線駆動回路２は、これらＲＧＢ用３個のシフトレジスタＳＲｎＲ、ＳＲｎＧ、ＳＲｎＢからそれぞれ出力された走査信号である走査パルスをＲＧＢ３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢに供給することにより、順次走査信号線ＧＬの選択を行ない、走査を行っていく。走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢは順に、絵素ＰＲ（ｎ，ｍ）、ＰＧ（ｎ，ｍ）、ＰＢ（ｎ，ｍ）に備えられているスイッチング素子ＳＷの制御端子に接続されている。

このように、走査信号線ＧＬｎＲに沿ってはＲの絵素が並び、走査信号線ＧＬｎＧに沿ってはＧの絵素が並び、走査信号線ＧＬｎＢに沿ってはＢの絵素が並ぶ、というように、同一の走査信号線に沿って同色の絵素が並んでいる。

また、データ信号線ＳＬｍには、ドライバＩＣからＲＧＢの３絵素分の信号電圧が時系列で供給される。走査信号線駆動回路２によって走査信号線ＧＬｎＲが選択されるときには、走査信号線ＧＬｎＲに接続されたスイッチング素子が全てＯＮ状態となり、絵素ＰＲ（ｎ，ｍ）にＲの映像信号が供給される。走査信号線ＧＬｎＧが選択されるときには、走査信号線ＧＬｎＧに接続されたスイッチング素子が全てＯＮ状態となり、絵素ＰＧ（ｎ，ｍ）にＧの映像信号が供給される。走査信号線ＧＬｎＢが選択されるときには、走査信号線ＧＬｎＢに接続されたスイッチング素子が全てＯＮ状態となり、絵素ＰＢ（ｎ，ｍ）にＢの映像信号が供給される。

次に本実施形態に係る画像表示装置の動作について、図２のタイミングチャートを用いながら説明する。

データ信号線ＳＬｍには、ドライバＩＣからＲＧＢ３絵素分の映像信号ＤＡＴＡｍが時系列で供給される。映像信号ＤＡＴＡｍは、Ｒの絵素用の映像信号ＤＡＴＡｍＲ、Ｇの絵素用の映像信号ＤＡＴＡｍＧ、およびＢの絵素用の映像信号ＤＡＴＡｍＢからなる。走査信号線駆動回路２を構成しているシフトレジスタＳＲｎＲ、ＳＲｎＧ、ＳＲｎＢから順次出力される走査パルスにより、走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢが順次選択される。

時刻Ｔｒｓで走査信号線ＧＬｎＲが選択開始されると、絵素ＰＲ（ｎ，ｍ）に画像データ（映像信号ＤＡＴＡｍＲ）の書き込みが開始される。時刻Ｔｒｅで走査信号線ＧＬｎＲが選択終了となると、絵素ＰＲ（ｎ，ｍ）への画像データの書き込みが終了する。時刻Ｔｇｓで走査信号線ＧＬｎＧが選択開始されると、絵素ＰＧ（ｎ，ｍ）に画像データ（映像信号ＤＡＴＡｍＧ）の書き込みが開始される。このとき走査信号線ＧＬｎＲは非選択状態となっているため、絵素ＰＲ（ｎ，ｍ）の電位は、絵素ＰＧ（ｎ，ｍ）への画像データ書き込みによっては変動しない。またデータ信号線ＳＬｍには時分割スイッチが存在していないため、従来のように時分割スイッチの出力がハイインピーダンスとなりデータ信号線がフローティングになっている状態で、隣接するデータ信号線に映像信号の書き込みが行われることもない。したがって、データ信号線ＳＬｍは、隣接するデータ信号線ＳＬｍ−１、ＳＬｍ＋１の電位変動の影響を受けることがないため、絵素ＰＲ（ｎ，ｍ）の電位は、隣接するデータ信号線ＳＬｍ−１、ＳＬｍ＋１への映像信号の書き込みによっても変動しない。

時刻Ｔｇｅで走査信号線ＧＬｎＧが選択終了となると、絵素ＰＧ（ｎ，ｍ）への画像データの書き込みが終了する。時刻Ｔｂｓで走査信号線ＧＬｎＢが選択開始されると、絵素ＰＢ（ｎ，ｍ）に画像データ（映像信号ＤＡＴＡｍＢ）の書き込みが開始される。このとき走査信号線ＧＬｎＲ、ＧＬｎＧは非選択状態となっているため、絵素ＰＲ（ｎ，ｍ）、ＰＧ（ｎ，ｍ）の電位は、絵素ＰＢ（ｎ，ｍ）への画像データ書き込みによっては変動しない。またデータ信号線ＳＬｍには時分割スイッチが存在していないため、従来のように時分割スイッチの出力がハイインピーダンスとなりデータ信号線がフローティングになっている状態で、隣接するデータ信号線に映像信号の書き込みが行われることもない。したがって隣接するデータ信号線ＳＬｍ−１、ＳＬｍ＋１の電位変動の影響を受けることがないため、絵素ＰＲ（ｎ，ｍ）、ＰＧ（ｎ，ｍ）の電位は、隣接するデータ信号線ＳＬｍ−１、ＳＬｍ＋１への映像信号の書き込みによっても変動しない。

以上に説明したように、本実施形態に係る画像表示装置では、ＲＧＢの３つの絵素を１個の画素として構成することによりカラー表示が可能な表示装置において、前記ＲＧＢの絵素は走査信号線と同じ方向に同色の絵素を配置している、すなわち、１個の画素を、データ信号線と同じ方向に並ぶ前記ＲＧＢの３つの絵素から構成している。そして、走査信号線駆動回路２を、ＲＧＢのそれぞれに対応させて従来の時分割数倍である３倍の段数としたシフトレジスタを用いて構成している。これによって、各々の絵素に接続された走査信号線を走査信号線駆動回路２により順次選択していき、データ信号線にはドライバＩＣから時系列で出力される映像信号を供給することにより、各画素（絵素）に画像データを書き込んでいくことにより画像の表示を行う。

本実施形態に係る画像表示装置では、１つのブロック（画素）の各映像信号を別々のデータ信号線を介して絵素に書き込まなくてよいことから、データ信号線ＳＬｍに、映像信号を時分割で供給するための時分割スイッチが不要となる。データ信号線ＳＬｍに時分割スイッチが存在しないため、従来のように時分割スイッチの出力がハイインピーダンスとなりデータ信号線がフローティングになっている状態で、隣接するデータ信号線に映像信号の書き込みが行われることがない。したがって、既に書き込まれた映像信号の電位が、同じブロック内の他の映像信号の供給に伴って、隣接するデータ信号線の電位変動の影響を受けるという従来の問題が発生しない。また、走査信号線駆動回路２により順次走査信号線を選択していくが、走査信号線が非選択状態になっているとき、絵素（画素）のスイッチング素子ＳＷも非導通となっている。すなわち、１つのブロックを構成する各絵素を選択する走査信号線が互いに異なっていることから、同じブロック内では、ある絵素に映像信号を書き込むときに、他の映像信号を書き込む絵素を非選択とすることができる。

これらの結果、絵素（画素）に書き込まれている画像データは、隣接する走査信号線ＧＬｍ−１、ＧＬｍ＋１、隣接するデータ信号線ＳＬｍ−１、ＳＬｍ＋１、および隣接する絵素（画素）の電位変動の影響を受けることがない。

以上のように、本実施形態に係る画像表示装置は、複数の映像信号が組み合わされて画像データの各ブロックが構成される場合に、各ブロックの各映像信号を時分割で絵素に供給しても、書き込まれた映像信号が他の映像信号の供給によって電位変動を受けないようにすることのできる画像表示装置である。

また、本実施形態に係る画像表示装置によれば、１つのブロックを構成する絵素ごとにデータ信号線を設ける必要がないことから、接続端子数を削減することができる。

また、本実施形態に係る画像表示装置によれば、走査信号線駆動回路２は、走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢごとに設けられたシフトレジスタＳＲｎＲ、ＳＲｎＧ、ＳｒｎＢが直列に接続された構成を備えており、各シフトレジスタからの出力信号を走査パルスとする。したがって、シフトレジスタの段数を、１つのブロック（画素）に供給される映像信号の時分割数倍にするだけで、同じブロック内で、書き込まれた映像信号が他の映像信号の供給によって電位変動を受けないようにするための、走査信号の時分割出力を行うことができる。

なお、本実施形態では、１つのブロックを構成する絵素の数、すなわち時分割数を３としたが、これに限らず、一般に、１つのブロックを構成する絵素の数、すなわち時分割数をｋ（ｋは２以上の整数）とすることができる。
〔第２の実施形態〕
本発明の第２の実施形態について、図３および図４に基づいて説明すれば以下の通りである。

図３は、本実施形態に係る画像表示装置に用いられるアクティブマトリクス基板１１の構成を示す模式図である。本実施形態に係る画像表示装置も、第１の実施形態と同様に、各画素をＲＧＢ３つの絵素により構成したカラー表示が可能な表示装置となっている。図３に示すように、このアクティブマトリクス基板１１上には、複数の走査信号線ＧＬ１、ＧＬ２、ＧＬ３、・・・、ＧＬｎ、・・・と複数のデータ信号線ＳＬ１、ＳＬ２、ＳＬ３、・・・、ＳＬｍ、・・・とがマトリクス状に配線され、その各交差点に絵素が形成されて二次元配置されている。画素の構成およびデータ信号線のドライバＩＣは第１の実施形態と同じである。

本実施形態の画像表示装置は、第１の実施形態による画像表示装置において、走査信号線駆動回路が、Ｒ表示用走査信号線駆動回路１２Ｒ、Ｇ表示用走査信号線駆動回路１２Ｇ、Ｂ表示用走査信号線駆動回路１２Ｂ、走査パルス制御信号線ＰＷＣ、およびＡＮＤ回路１２Ａを備えた走査信号線駆動回路１２となったものである。Ｒ表示用走査信号線駆動回路（シフトレジスタ群）１２Ｒは順に直列に接続されたシフトレジスタＳＲ１Ｒ、ＳＲ２Ｒ、・・・、ＳＲｎＲ、・・・からなり、Ｇ表示用走査信号線駆動回路（シフトレジスタ群）１２Ｇは順に直列に接続されたシフトレジスタＳＲ１Ｇ、ＳＲ２Ｇ、・・・、ＳＲｎＧ、・・・からなり、Ｂ表示用走査信号線駆動回路（シフトレジスタ群）１２Ｂは順に直列に接続されたシフトレジスタＳＲ１Ｂ、ＳＲ２Ｂ、・・・、ＳＲｎＢ、・・・からなる。これにより、走査信号線駆動回路１２は、それぞれ独立した３系統のシフトレジスタ群から構成されたものとなっている。ここでは、Ｒ表示用走査信号線駆動回路１２Ｒを１系統目のシフトレジスタ群、Ｇ表示用走査信号線駆動回路１２Ｇを２系統目のシフトレジスタ群、Ｂ表示用走査信号線駆動回路１２Ｂを３系統目のシフトレジスタ群とする。

走査パルス制御信号線ＰＷＣは、周期的にＨｉｇｈとＬｏｗとを取る走査パルス幅制御信号（走査信号生成制御信号）ＰＷＣ（便宜上、走査パルス制御信号線と同一の符号を用いる。）を別途供給する信号線である。ＡＮＤ回路群１２Ａは、走査信号線ＧＬ１、ＧＬ２、ＧＬ３、・・・、ＧＬｎ、・・・のそれぞれに対応したＡＮＤゲートＡＮＤ１、ＡＮＤ２、ＡＮＤ３、・・・、ＡＮＤｎ、・・・からなる。ＡＮＤゲートＡＮＤｎはさらに、走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢのそれぞれに対応したＡＮＤゲート（ＡＮＤ回路）ＡＮＤｎＲ、ＡＮＤｎＧ、ＡＮＤｎＢからなる。ＡＮＤ回路群１２Ａは、走査信号線駆動回路１２を構成している３系統のシフトレジスタＳＲｎＲ、ＳＲｎＧ、ＳＲｎＢから出力される走査パルス、走査パルスの反転信号、および走査パルス幅制御信号を論理演算する。

例えばＲ表示の場合には、ＡＮＤゲートＡＮＤｎＲにより、シフトレジスタＳＲｎＲから出力される走査パルスＳＲｎＲ（便宜上、シフトレジスタと同一の符号を用いる。ＳＲｎＧ、ＳＲｎＢについても同様。）、シフトレジスタＳＲｎＧから出力される走査パルスＳＲｎＧの反転信号／ＳＲｎＧ（便宜上、シフトレジスタと同一の符号の前にバーを付した符号を用いる。／ＳＲｎＲ、／ＳＲｎＢについても同様。）、および走査パルス幅制御信号ＰＷＣの論理積を演算することにより、Ｒ表示用の走査信号線を選択する走査パルスを走査信号線ＧＬｎＲへ出力する。

画素の走査方向最始端側に位置するＲの絵素に対応するＡＮＤゲートＡＮＤｎＲは、シフトレジスタＳＲｎＲから出力される走査パルスＳＲｎＲ、Ｒの絵素の走査方向後段側に隣接するＧの絵素に対応するシフトレジスタＳＲｎＧから出力される走査パルスの反転信号／ＳＲｎＧ、および走査パルス幅制御信号ＰＷＣの論理積を演算し、演算結果としての走査パルスを走査信号線ＧＬｎＲへ出力する。画素の走査方向両端部を除く位置にあるＧの絵素に対応するＡＮＤゲートＡＮＤｎＧは、シフトレジスタＳＲｎＧから出力される走査パルスＳＲｎＧ、Ｇの絵素の走査方向後段側に隣接するＢの絵素に対応するシフトレジスタＳＲｎＢから出力される走査パルスの反転信号／ＳＲｎＢ、および走査パルス幅制御信号ＰＷＣの論理積を演算し、演算結果としての走査パルスを走査信号線ＧＬｎＧへ出力する。画素の走査方向最終端側に位置するＢの絵素に対応するＡＮＤゲートＡＮＤｎＢは、シフトレジスタＳＲｎＢから出力される走査パルスＳＲｎＢ、Ｂの絵素の走査方向後段側に隣接する次段の画素のＲの絵素に対応するシフトレジスタＳＲｎ＋１Ｒから出力される走査パルスの反転信号／ＳＲｎ＋１Ｒ、および走査パルス幅制御信号ＰＷＣの論理積を演算し、演算結果としての走査パルスを走査信号線ＧＬｎＢへ出力する。

このようにして構成した回路の動作を、図４のタイミングチャートを用いて説明する。

データ信号線ＳＬｍには、ドライバＩＣからＲＧＢ３絵素分の映像信号ＤＡＴＡｍが時系列で供給される。

走査信号線駆動回路１２を構成している３系統のシフトレジスタＳＲｎＲ、ＳＲｎＧ、ＳＲｎＢはそれぞれ、走査パルス幅制御信号ＰＷＣのパルス周期の３倍の長さのパルス幅の走査パルスＳＲｎＲ、ＳＲｎＧ、ＳＲｎＢを出力する。シフトレジスタＳＲｎＲ、ＳＲｎＧ、ＳＲｎＢは、後段へのパルス転送タイミングが順に、走査パルス幅制御信号ＰＷＣの１パルス周期ずつ遅れているので、これらの走査パルスＳＲｎＲ、ＳＲｎＧ、ＳＲｎＢも、順に走査パルス幅制御信号ＰＷＣの１パルス周期ずつ遅れている。

走査信号線駆動回路１２を構成している３系統のシフトレジスタＳＲｎＲ、ＳＲｎＧ、ＳＲｎＢのうち、シフトレジスタＳＲｎＲから出力される走査パルスＳＲｎＲ、シフトレジスタＳＲｎＧから出力される走査パルスの反転信号／ＳＲｎＧ、および走査パルス幅制御信号ＰＷＣの論理積を演算することにより、Ｒ表示用の走査信号線ＧＬｎＲを選択する走査パルスＧＬｎＲが生成される。

同様にして、シフトレジスタＳＲｎＧから出力される走査パルスＳＲｎＧ、、シフトレジスタＳＲｎＢから出力される走査パルスの反転信号／ＳＲｎＢ、および走査パルス幅制御信号ＰＷＣの論理積を演算することにより、Ｇ表示用の走査信号線ＧＬｎＧを選択する走査パルスＧＬｎＧが生成される。

また同様にして、シフトレジスタＳＲｎＢから出力される走査パルスＳＲｎＢ、シフトレジスタＳＲｎ＋１Ｒから出力される走査パルスの反転信号／ＳＲｎ＋１Ｒおよび走査パルス幅制御信号ＰＷＣの論理積を演算することにより、Ｂ表示用の走査信号線ＧＬｎＢを選択する走査パルスＧＬｎＢが生成される。このようにして生成されたＲＧＢ表示用の走査パルスＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢは、１水平走査期間を３時分割して、対応するＲＧＢ３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢに順に供給される。

時刻Ｔｒｓで走査信号線ＧＬｎＲが選択開始されると、絵素ＰＲ（ｎ，ｍ）に画像データ（映像信号ＤＡＴＡｍＲ）の書き込みが開始される。時刻Ｔｒｅで走査信号線ＧＬｎＲが選択終了となると、絵素ＰＲ（ｎ，ｍ）への画像データの書き込みが終了する。時刻Ｔｇｓで走査信号線ＧＬｎＧが選択開始されると、絵素ＰＧ（ｎ，ｍ）に画像データ（映像信号ＤＡＴＡｍＧ）の書き込みが開始される。このとき走査信号線ＧＬｎＲは非選択状態となっているため、絵素ＰＲ（ｎ，ｍ）の電位は、絵素ＰＧ（ｎ，ｍ）への画像データ書き込みによっては変動しない。またデータ信号線ＳＬｍには時分割スイッチが存在していないため、従来のように時分割スイッチの出力がハイインピーダンスとなりデータ信号線がフローティングになっている状態で、隣接するデータ信号線に映像信号の書き込みが行われることもない。したがって、隣接するデータ信号線ＳＬｍ−１、ＳＬｍ＋１の電位変動の影響を受けることがないため、絵素ＰＲ（ｎ，ｍ）の電位は、隣接するデータ信号線ＳＬｍ−１、ＳＬｍ＋１への映像信号の書き込みによっても変動しない。

時刻Ｔｇｅで走査信号線ＧＬｎＧが選択終了となると、絵素ＰＧ（ｎ，ｍ）への画像データの書き込みが終了する。時刻Ｔｂｓで走査信号線ＧＬｎＢが選択開始されると、絵素ＰＢ（ｎ，ｍ）に画像データ（映像信号ＤＡＴＡｍＢ）の書き込みが開始される。このとき走査信号線ＧＬｎＲ、ＧＬｎＧは非選択状態となっているため、絵素ＰＲ（ｎ，ｍ）、ＰＧ（ｎ，ｍ）の電位は、絵素ＰＢ（ｎ，ｍ）への画像データ書き込みによっては変動しない。またデータ信号線ＳＬｍには時分割スイッチが存在していないため、従来のように時分割スイッチの出力がハイインピーダンスとなりデータ信号線がフローティングになっている状態で、隣接するデータ信号線に映像信号の書き込みが行われることもない。したがって、隣接するデータ信号線ＳＬｍ−１、ＳＬｍ＋１の電位変動の影響を受けることがないため、絵素ＰＲ（ｎ，ｍ）、ＰＧ（ｎ，ｍ）の電位は、隣接するデータ信号線ＳＬｍ−１、ＳＬｍ＋１への映像信号の書き込みによっても変動しない。

このように、本実施形態の画像表示装置では、第１の実施形態の画像表示装置において、走査信号線駆動回路を、３系統のシフトレジスタＳＲｎＲ、ＳＲｎＧ、ＳＲｎＢから構成した走査信号線駆動回路１２としている。走査信号線駆動回路１２は、シフトレジスタＳＲｎＲ、ＳＲｎＧ、ＳＲｎＢから出力される走査パルス、走査パルスの反転信号および走査パルス幅制御信号ＰＷＣを論理演算することにより生成したＲＧＢ表示用の走査信号ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢを、それぞれＲＧＢ表示用の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢへ出力する。

以上に説明したように、本実施形態に係る画像表示装置では、第１の実施形態の画像表示装置と同様に、データ信号線ＳＬｍには時分割スイッチが存在しないため、従来のように時分割スイッチの出力がハイインピーダンスとなりデータ信号線がフローティングになっている状態で、隣接するデータ信号線に映像信号の書き込みが行われることがない。したがって、既に書き込まれた映像信号の電位が、同じブロック内の他の映像信号の供給に伴って、隣接するデータ信号線の電位変動の影響を受けるという従来の問題が発生しない。また走査信号線駆動回路１２により順次走査信号線を選択していくが、走査信号線が非選択状態になっているとき、絵素（画素）のスイッチング素子ＳＷもＯＦＦ状態になっている。すなわち、１つのブロックを構成する各絵素を選択する走査信号線が互いに異なっていることから、同じブロック内では、ある絵素に映像信号を書き込むときに、他の映像信号を書き込む絵素を非選択とすることができる。

また、本実施形態に係る画像表示装置によれば、走査信号線駆動回路１２は、走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢごとに設けられたシフトレジスタＳＲｎＲ、ＳＲｎＧ、ＳＲｎＢのうち、各ブロック（画素）において映像信号がｉ番目（１≦ｉ≦時分割数＝３）に供給される絵素に対応する走査信号線に対応して設けられたシフトレジスタ同士が直列に接続されることにより構成される３系統のシフトレジスタ群（Ｒ表示用走査信号線駆動回路１２Ｒ、Ｇ表示用走査信号線駆動回路１２Ｇ、Ｂ表示用走査信号線駆動回路１２Ｂ）を備えている。そして、ｉ系統目の絵素に対応する走査信号線に出力する走査信号を、ｉ系統目のシフトレジスタ群のシフトレジスタから出力される信号と、ｉ＋１系統目（但し、ｉ＝３の場合は１系統目）のシフトレジスタ群のシフトレジスタから出力される信号の反転信号と、別途供給される走査パルス幅制御信号ＰＷＣとの論理積を演算することにより生成する。

このように、３系統のシフトレジスタ群を備えることにより、１つのシフトレジスタ群におけるシフトレジスタの段数は、全てのシフトレジスタを直列に接続する場合に比べて１／時分割数である１／３となる。同じブロック内の絵素に時分割で映像信号を書き込むのに、ｉ系統目のシフトレジスタ群のシフトレジスタから出力される信号と、ｉ＋１系統目（但し、ｉ＝３の場合は１系統目）のシフトレジスタ群のシフトレジスタから出力される信号の反転信号と、別途供給される走査パルス幅制御信号ＰＷＣとの論理積を演算して走査信号を生成することにより、１つのシフトレジスタ群におけるシフトレジスタの段数の少なさを補っている。

これにより、走査信号線駆動回路１２の動作周波数を、全てのシフトレジスタを直列に接続した場合の１／時分割数である１／３とすることができ、その分、消費電力を低減することができる。

なお、本実施形態では時分割数を３としているが、これに限らず、一般に時分割数をｋ（ｋは２以上の整数）とすることができる。この場合、以上の説明において時分割数をｋとおけばよい。
〔第３の実施形態〕
本発明の第３の実施形態について、図５および図６に基づいて説明すれば以下の通りである。

図５は、本実施形態に係る画像表示装置に用いられるアクティブマトリクス基板２１の構成を示す模式図である。本実施形態に係る画像表示装置も、第１および第２の実施形態と同様に、各画素をＲＧＢ３つの絵素により構成したカラー表示が可能な表示装置となっている。

図５に示すように、このアクティブマトリクス基板２１上には、複数の走査信号線ＧＬ１、ＧＬ２、ＧＬ３、・・・、ＧＬｎ、・・・と複数のデータ信号線ＳＬ１、ＳＬ２、ＳＬ３、・・・、ＳＬｍ、・・・とがマトリクス状に配線され、その各交差点に絵素が形成されて、二次元配置されている。画素の構成およびデータ信号線のドライバＩＣは第１の実施形態と同じである。

本実施形態の画像表示装置は、第１の実施形態による画像表示装置において、走査信号線駆動回路が、ＲＧＢ共通走査信号線駆動回路２２ａおよび時分割回路２２ｂを備えた走査信号線駆動回路２２となったものである。

ＲＧＢ共通走査信号線駆動回路２２ａは、各画素のＲＧＢの各絵素に対して共通に用いられるシフトレジスタＳＲ１、ＳＲ２、ＳＲ３、・・・、ＳＲｎ、・・・からなる。１つのシフトレジスタＳＲｎは、１つのブロック（画素）に対応する全ての走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢをひとまとめとして対応するように設けられている。これら全てのシフトレジスタは、走査方向始端側から終端側に向かって順に直列に接続されている。シフトレジスタＳＲｎからは１本の出力信号線ＧＬｎ（便宜上、走査信号線ＧＬｎと同じ符号を用いる。）が引き出され、これが走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢへと分岐されている。

時分割回路２２ｂは、各ブロック（画素）の絵素に対応する走査信号線に出力する走査パルスを、対応するシフトレジスタの出力信号から生成するものであり、時分割スイッチＡＳＷ１、ＡＳＷ２、ＡＳＷ３、・・・、ＡＳＷｎ、・・・と、時分割スイッチ制御信号線Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌと、スイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｎ、・・・と、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、・・・、ＩＮＶｎ、・・・とを備えている。時分割スイッチＡＳＷｎは、さらに時分割スイッチＡＳＷｎＲ、ＡＳＷｎＧ、ＡＳＷｎＢからなる。インバータＩＮＶｎは、さらにインバータＩＮＶｎＲ、ＩＮＶｎＧ、ＩＮＶｎＢからなる。スイッチＳＷｎは、さらにスイッチＳＷｎＲ、ＳＷｎＧ、ＳＷｎＢからなる。

時分割スイッチＡＳＷｎＲは出力信号線ＧＬｎの一端と走査信号線ＧＬｎＲの一端とを接続するように、時分割スイッチＡＳＷｎＧは出力信号線ＧＬｎの一端と走査信号線ＧＬｎＧの一端とを接続するように、時分割スイッチＡＳＷｎＢは出力信号線ＧＬｎの一端と走査信号線ＧＬｎＢの一端とを接続するように、それぞれ設けられている。すなわち、３個の時分割スイッチＡＳＷｎＲ、ＡＳＷｎＧ、ＡＳＷｎＢの各入力端は共通に接続され、その共通接続点はＲＧＢ共通走査信号線駆動回路２２ａの出力信号線ＧＬｎに接続されている。これら時分割スイッチＡＳＷｎＲ、ＡＳＷｎＧ、ＡＳＷｎＢは、例えばＣＭＯＳ、ＮＭＯＳあるいはＰＭＯＳで構成されたアナログスイッチである。

時分割スイッチ制御信号線Ｒｃｔｌは時分割スイッチＡＳＷｎＲの制御入力端子に接続された、時分割スイッチＡＳＷｎＲのＯＮ／ＯＦＦを制御する配線であり、Ｒ用の全ての時分割スイッチに共通に設けられている。時分割スイッチ制御信号線Ｇｃｔｌは時分割スイッチＡＳＷｎＧの制御入力端子に接続された、時分割スイッチ制御信号線ＧｃｔｌのＯＮ／ＯＦＦを制御する配線であり、Ｇ用の全ての時分割スイッチに共通に設けられている。時分割スイッチ制御信号線Ｂｃｔｌは時分割スイッチＡＳＷｎＢの制御入力端子に接続された、時分割スイッチＡＳＷｎＢのＯＮ／ＯＦＦを制御する配線であり、Ｂ用の全ての時分割スイッチに共通に設けられている。これら計３本の時分割スイッチ制御信号線は、データ信号線の配線方向に沿って配線されている。時分割スイッチ制御信号線Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌには、各組の３個の時分割スイッチＡＳＷｎＲ、ＡＳＷｎＧ、ＡＳＷｎＢを時分割で順次ＯＮ状態とするための時分割スイッチ制御信号（走査信号生成制御信号）Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌが外部から与えられる（便宜上、時分割スイッチ制御信号線と同じ符号を用いる。）。時分割スイッチＡＳＷｎＲ、ＡＳＷｎＧ、ＡＳＷｎＢは、時分割スイッチ制御信号Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌに応答して順次ＯＮ状態となる。

これにより、ＲＧＢ共通走査信号線駆動回路２２ａから時系列で出力される走査パルスが、出力信号線ＧＬｎを経由して３個の時分割スイッチＡＳＷｎＲ、ＡＳＷｎＧ、ＡＳＷｎＢの各入力端に与えられ、このうちＯＮ状態となっている時分割スイッチの出力端から、これに接続されている走査信号線に出力される。

このように走査信号線駆動回路２２は、ＲＧＢ３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢを１単位とする構成を用いて、出力信号線ＧＬｎを介してこれらＲＧＢ３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢに与える信号を、時分割スイッチＡＳＷｎＲ、ＡＳＷｎＧ、ＡＳＷｎＢのＯＮ／ＯＦＦを切り替えながら時系列で出力する。これにより走査信号線の時分割駆動が実現されるようになっている。図５では、ＲＧＢに対応した走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢの３時分割駆動の場合が示されており、ＲＧＢ共通走査信号線駆動回路２２ａから出力信号線ＧＬ１、ＧＬ２、ＧＬ３、・・・、ＧＬｎ、・・・に出力される時系列の信号が、１水平走査期間に３時分割して対応する走査信号線に供給される。

ただし、時分割スイッチＡＳＷｎＲ、ＡＳＷｎＧ、ＡＳＷｎＢとしてアナログスイッチを用いた場合、時分割スイッチ制御信号線Ｒｃｔｌ、Ｇｃｔｌ、ＢｃｔｌからＯＮ制御信号であるパルスが入力されない場合には、該時分割スイッチがＯＦＦ状態（非導通）となって走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢがフローティングになるという問題がある。そこで、前述のようにスイッチＳＷｎＲ、ＳＷｎＧ、ＳＷｎＢが設けられている。スイッチＳＷｎＲ、ＳＷｎＧ、ＳＷｎＢは、図５に示すように、例えばＮＭＯＳトランジスタであり、ＯＮ状態で走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢをプルダウンするように設けられている。これによって、時分割スイッチＡＳＷｎＲ、ＡＳＷｎＧ、ＡＳＷｎＢにＯＮ状態とするパルスが入力されない期間は走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢをＬｏｗに固定できるようになっている。インバータＩＮＶｎＲ、ＩＮＶｎＧ、ＩＮＶｎＢは、時分割スイッチ制御信号線Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌから時分割スイッチＡＳＷｎＲ、ＡＳＷｎＧ、ＡＳＷｎＢに入力される制御信号を反転して、スイッチＳＷｎＲ、ＳＷｎＧ、ＳＷｎＢに入力するもので、ここではスイッチＳＷｎＲ、ＳＷｎＧ、ＳＷｎＢがＮＭＯＳトランジスタである場合に合わせて設けられている。スイッチＳＷｎとインバータＩＮＶｎとで電位固定手段を構成している。

アナログスイッチである時分割スイッチＡＳＷｎによりシフトレジスタＳＲｎの出力信号線ＧＬｎと各走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢとを時分割で導通させることができる。そして、時分割スイッチＡＳＷｎのそれぞれがＯＦＦ状態のときには電位固定手段によってその時分割スイッチに接続されている走査信号線の電位を固定して、走査信号線がフローティングになることを避ける。これにより、同じブロック（画素）内で映像信号を確実に時分割で書き込むことができる。

このようにして構成した回路の動作を、図６のタイミングチャートを用いて説明する。

データ信号線ＳＬｍには、ドライバＩＣからＲＧＢ３絵素分の映像信号ＤＡＴＡｎが時系列で供給されている。ＲＧＢ共通走査信号線駆動回路２２ａを構成しているシフトレジスタＳＲ１、ＳＲ２、ＳＲ３、・・・、ＳＲｎ、・・・から順次出力される走査パルスにより、出力信号線ＧＬ１、ＧＬ２、ＧＬ３、・・・、ＧＬｎ、・・・が順次選択される。

外部から与えられる時分割スイッチ制御信号Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌは、順次１パルス分以上の間隔でずれたパルス信号として供給され、時分割スイッチ制御信号線Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌのそれぞれについては、２個おきにパルスが供給されるようになっている。ここでは図６のように、時分割スイッチ制御信号Ｒｃｔｌのパルスが時刻Ｔｒｓから時刻ＴｒｅまでＨｉｇｈとなるパルスであるとすると、時分割スイッチ制御信号Ｇｃｔｌのパルスは時分割スイッチ制御信号Ｒｃｔｌより時間（Ｔｇｓ−Ｔｒｓ）だけ遅れたパルスであり、時分割スイッチ制御信号Ｂｃｔｌのパルスは時分割スイッチ制御信号Ｇｃｔｌより時間（Ｔｂｓ−Ｔｇｓ）だけ遅れたパルスである。時分割スイッチ制御信号Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌの各パルスのパルス長はＴｒｅ−Ｔｒｓ、Ｔｇｅ−Ｔｇｓ、Ｔｂｅ−Ｔｂｓであり、互いに等しい。

ＲＧＢ３個の時分割スイッチＡＳＷｎＲ、ＡＳＷｎＧ、ＡＳＷｎＢは、順次ＯＮ状態となることにより、ＲＧＢ共通走査信号線駆動回路２２ａから出力信号線ＧＬｎに時系列で出力される走査パルスを、１水平走査期間に３時分割して、対応する３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢに供給する。

時刻Ｔｇｅで走査信号線ＧＬｎＧが選択終了となると、絵素ＰＧ（ｎ，ｍ）への画像データの書き込みが終了する。時刻Ｔｂｓで走査信号線ＧＬｎＢが選択開始されると、絵素ＰＢ（ｎ，ｍ）に画像データの書き込みが開始される。このとき走査信号線ＧＬｎＲ、ＧＬｎＧは非選択状態となっているため、絵素ＰＲ（ｎ，ｍ）、ＰＧ（ｎ，ｍ）の電位は、絵素ＰＢ（ｎ，ｍ）への画像データ書き込みによっては変動しない。またデータ信号線ＳＬｍには時分割スイッチが存在していないため、従来のように時分割スイッチの出力がハイインピーダンスとなりデータ信号線がフローティングになっている状態で、隣接するデータ信号線に映像信号の書き込みが行われることもない。したがって、隣接するデータ信号線ＳＬｍ−１、ＳＬｍ＋１の電位変動の影響を受けることがないため、絵素ＰＲ（ｎ，ｍ）、ＰＧ（ｎ，ｍ）の電位は、隣接するデータ信号線ＳＬｍ−１、ＳＬｍ＋１への映像信号の書き込みによっても変動しない。

以上に説明したように、本実施形態に係る画像表示装置では、第１および第２の実施形態の画像表示装置と同様に、データ信号線ＳＬｍには時分割スイッチが存在しないため、従来のように時分割スイッチの出力がハイインピーダンスとなりデータ信号線がフローティングになっている状態で、隣接するデータ信号線に映像信号の書き込みが行われることがない。したがって、既に書き込まれた映像信号の電位が、同じブロック内の他の映像信号の供給に伴って、隣接するデータ信号線の電位変動の影響を受けるという従来の問題が発生しない。また走査信号線駆動回路２２により順次走査信号線を選択していくが、走査信号線が非選択状態になっているとき、絵素（画素）のスイッチング素子ＳＷもＯＦＦ状態になっている。すなわち、１つのブロックを構成する各絵素を選択する走査信号線が互いに異なっていることから、同じブロック内では、ある絵素に映像信号を書き込むときに、他の映像信号を書き込む絵素を非選択とすることができる。

これらの結果、絵素（画素）に書き込まれている画像データは、隣接する走査信号線、隣接するデータ信号線ＳＬｍ−１、ＳＬｍ＋１、および隣接する絵素（画素）の電位変動の影響を受けることがない。

また、本実施形態に係る画像表示装置では、第１または第２の実施形態に係る画像表示装置において、走査信号線駆動回路の駆動方法を時分割駆動法としたものである。この場合、走査信号線駆動回路２２は、１つのブロックに対応する全ての走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢをひとまとめとして１つのシフトレジスタＳＲｎを有することにより、シフトレジスタの段数は、全てのシフトレジスタを直列に接続する場合に比べて１／時分割数である１／３となる。同じブロック内の絵素に時分割で映像信号を書き込むのに、時分割回路２２ｂが各ブロックの絵素に対応する走査信号線に出力する走査パルスを、対応するシフトレジスタの出力信号から生成することにより、シフトレジスタの段数の少なさを補っている。

これにより、走査信号線駆動回路が備えるシフトレジスタの段数を第１または第２の実施形態におけるものの１／３に低減して回路の占有面積を低減することができるとともに、走査信号線駆動回路の動作周波数を、第１の実施形態のように全てのシフトレジスタを直列に接続した場合の１／時分割数である１／３とすることができ、その分、消費電力を低減することができる。

なお、本実施形態では時分割数を３としているが、これに限らず、一般に時分割数をｋ（ｋは２以上の整数）とすることができる。この場合、以上の説明において時分割数をｋとおけばよい。
〔第４の実施形態〕
本発明の第４の実施形態について、図７および図８に基づいて説明すれば以下の通りである。

図７は、本実施形態に係る画像表示装置に用いられるアクティブマトリクス基板３１の構成を示す模式図である。本実施形態に係る画像表示装置も、第１ないし第３の実施形態と同様に、各画素をＲＧＢ３つの絵素により構成したカラー表示が可能な表示装置となっている。

図７に示すように、このアクティブマトリクス基板３１上には、複数の走査信号線ＧＬ１、ＧＬ２、ＧＬ３、・・・、ＧＬｎ、・・と複数のデータ信号線ＳＬ１、ＳＬ２、ＳＬ３、・・・、ＳＬｍ、・・・とがマトリクス状に配線され、その各交差点に絵素が形成されて二次元配置されている。画素の構成およびデータ信号線のドライバＩＣは第１の実施形態と同じである。

本実施形態の画像表示装置は、第１の実施形態による画像表示装置において、走査信号線駆動回路が、ＲＧＢ共通走査信号線駆動回路３２ａおよび時分割回路３２ｂを備えた走査信号線駆動回路３２となったものである。

ＲＧＢ共通走査信号線駆動回路３２ａは、各画素のＲＧＢの各絵素に対して共通に用いられるシフトレジスタＳＲ１、ＳＲ２、ＳＲ３、・・・、ＳＲｎ、・・・からなる。１つのシフトレジスタＳＲｎは、１つのブロック（画素）に対応する全ての走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢをひとまとめとして対応するように設けられている。これら全てのシフトレジスタは、走査方向始端側から終端側に向かって順に直列に接続されている。シフトレジスタＳＲｎからは１本の出力信号線ＧＬｎ（便宜上、走査信号線ＧＬｎと同じ符号を用いる。）が引き出され、これが走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢへと分岐されている。

時分割回路３２ｂは、ＡＮＤ回路３２Ａと、時分割制御信号線Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌとを備えている。ＡＮＤ回路３２Ａは、ＡＮＤゲートＡＮＤ１、ＡＮＤ２、ＡＮＤ３、・・・、ＡＮＤｎ、・・・からなる。さらにＡＮＤゲートＡＮＤｎは、走査信号線ごとに設けられたＡＮＤゲートＡＮＤｎＲ、ＡＮＤｎＧ、ＡＮＤｎＢからなる。

ＡＮＤゲートＡＮＤｎはＣＭＯＳ、ＮＭＯＳあるいはＰＭＯＳで構成された２入力のＡＮＤゲートであり、シフトレジスタＳＲｎの出力信号線ＧＬｎと、ＲＧＢ用の３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢとの間に設けられている。ＡＮＤゲートＡＮＤｎＲ、ＡＮＤｎＧ、ＡＮＤｎＢのそれぞれの一方の入力端は、シフトレジスタＳＲｎの出力信号線ＧＬｎに共通に接続されている。そして、ＡＮＤゲートＡＮＤｎＲの他方の入力端は時分割制御信号線Ｒｃｔｌに、ＡＮＤゲートＡＮＤｎＧの他方の入力端は時分割制御信号線Ｇｃｔｌに、ＡＮＤゲートＡＮＤｎＢの他方の入力端は時分割制御信号線Ｂｃｔｌに、それぞれ接続されている。また、ＡＮＤゲートＡＮＤｎＲの出力端は走査信号線ＧＬｎＲの一端に、ＡＮＤゲートＡＮＤｎＧの出力端は走査信号線ＧＬｎＧの一端に、ＡＮＤゲートＡＮＤｎＢの出力端は走査信号線ＧＬｎＢの一端に、それぞれ接続されている。

時分割制御信号線Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌは、ＲＧＢ３絵素のうちいずれに画像データを書き込むかを制御するための時分割制御信号（走査信号生成制御信号）Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌ（便宜上、時分割制御信号線と同じ符号を用いる。）を別途供給する配線であり、データ信号線ＳＬｍの配線方向に沿って設けられている。時分割制御信号線ＲｃｔｌはＲに対応する全てのＡＮＤゲートに共通であり、時分割制御信号線ＧｃｔｌはＧに対応する全てのＡＮＤゲートに共通であり、時分割制御信号線ＢｃｔｌはＢに対応する全てのＡＮＤゲートに共通である。

本実施形態の画像表示装置では、上記構成により、ＲＧＢ３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢを１単位とし、この１単位内のＲＧＢ３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢに与える信号を時系列で出力する。これにより、走査信号線駆動回路３２において時分割駆動を実現している。図７にはＲＧＢに対応した３時分割駆動の場合における接続構成が示されている。

このようにして構成した回路の動作を、図８のタイミングチャートを用いて説明する。
データ信号線ＳＬｍには、ドライバＩＣからＲＧＢ３絵素分の映像信号ＤＡＴＡｍが時系列で供給されている。ＲＧＢ共通走査信号線駆動回路３２ａを構成しているシフトレジスタＳＲ１、ＳＲ２、ＳＲ３、・・・、ＳＲｎ、・・・から順次出力されるＲＧＢの３絵素分の走査パルスにより、出力信号線ＧＬ１、ＧＬ２、ＧＬ３、・・・、ＧＬｎ、・・・が順次選択される。走査パルスは、選択された出力信号線ＧＬｎに接続されているＡＮＤゲートＡＮＤｎＲ、ＡＮＤｎＧ、ＡＮＤｎＢの入力端に供給される。

外部から与えられる時分割制御信号Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌは、順次１パルス分以上の間隔でずれたパルス信号として供給され、時分割制御信号線Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌのそれぞれについては、２個おきにパルスが供給されるようになっている。ここでは図８のように、時分割制御信号Ｒｃｔｌのパルスが時刻Ｔｒｓから時刻ＴｒｅまでＨｉｇｈとなるパルスであるとすると、時分割制御信号Ｇｃｔｌのパルスは時分割制御信号Ｒｃｔｌより時間（Ｔｇｓ−Ｔｒｓ）だけ遅れたパルスであり、時分割制御信号Ｂｃｔｌのパルスは時分割制御信号Ｇｃｔｌより時間（Ｔｂｓ−Ｔｇｓ）だけ遅れたパルスである。時分割制御信号Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌの各パルスのパルス長はＴｒｅ−Ｔｒｓ、Ｔｇｅ−Ｔｇｓ、Ｔｂｅ−Ｔｂｓであり、互いに等しい。

ＡＮＤゲートＡＮＤｎＲは、走査パルスと、Ｒ表示用制御信号である時分割制御信号Ｒｃｔｌとの論理積を演算し、ＡＮＤゲートＡＮＤｎＧは、走査パルスと、Ｇ表示用制御信号である時分割制御信号Ｇｃｔｌとの論理積を演算し、ＡＮＤゲートＡＮＤｎＢは、走査パルスと、Ｂ表示用制御信号である時分割制御信号Ｂｃｔｌとの論理積を演算する。これにより図８に示すように、１水平走査期間に３時分割されて、対応するＲＧＢ３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢに走査パルスが供給される。

以上に説明したように、本実施形態に係る画像表示装置では、第１ないし第３の実施形態の画像表示装置と同様に、データ信号線ＳＬｍには時分割スイッチが存在しないため、従来のように時分割スイッチの出力がハイインピーダンスとなりデータ信号線がフローティングになっている状態で、隣接するデータ信号線に映像信号の書き込みが行われることがない。したがって、既に書き込まれた映像信号の電位が、同じブロック内の他の映像信号の供給に伴って、隣接するデータ信号線の電位変動の影響を受けるという従来の問題が発生しない。また走査信号線駆動回路３２により順次走査信号線を選択していくが、走査信号線が非選択状態になっているとき、絵素（画素）のスイッチング素子ＳＷもＯＦＦ状態になっている。すなわち、１つのブロックを構成する各絵素を選択する走査信号線が互いに異なっていることから、同じブロック内では、ある絵素に映像信号を書き込むときに、他の映像信号を書き込む絵素を非選択とすることができる。

また、本実施形態に係る画像表示装置では、第１または第２の実施形態に係る画像表示装置において、走査信号線駆動回路の駆動方法を時分割駆動法としたものである。この場合、走査信号線駆動回路３２は、１つのブロックに対応する全ての走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢをひとまとめとして１つのシフトレジスタＳＲｎを有することにより、シフトレジスタの段数は、全てのシフトレジスタを直列に接続する場合に比べて１／時分割数である１／３となる。同じブロック内の絵素に時分割で映像信号を書き込むのに、時分割回路３２ｂが各ブロックの絵素に対応する走査信号線に出力する走査パルスを、対応するシフトレジスタの出力信号から生成することにより、シフトレジスタの段数の少なさを補っている。

また本実施形態に係る画像表示装置では、時分割回路として、第３の実施形態に係る画像表示装置で用いているアナログスイッチの代わりにＡＮＤ回路を用いている。したがって、アナログスイッチを用いた場合のように、アナログスイッチが非選択期間の間、走査信号線がフローティングになるという問題がないため、アナログスイッチをＯＮ状態とするパルスが入力されない期間に必要であった走査信号線の電位固定手段（第３の実施形態ではＬｏｗに固定する手段）を設けなくてもよい。ＡＮＤ回路により、同じブロック内で映像信号を確実に時分割で書き込むことができる。

なお、本実施形態では時分割数を３としているが、これに限らず、一般に時分割数をｋ（ｋは２以上の整数）とすることができる。この場合、以上の説明において時分割数をｋとおけばよい。
〔第５の実施形態〕
本発明の第５の実施形態について、図９および図１０に基づいて説明すれば以下の通りである。

図９は、本実施形態に係る画像表示装置に用いられるアクティブマトリクス基板４１の構成を示す模式図である。本実施形態に係る画像表示装置も、第１ないし第４の実施形態と同様に、各画素をＲＧＢ３つの絵素により構成したカラー表示が可能な表示装置となっている。

図９に示すように、このアクティブマトリクス基板４１上には、複数の走査信号線ＧＬ１、ＧＬ２、ＧＬ３、・・・、ＧＬｎ、・・と複数のデータ信号線ＳＬ１、ＳＬ２、ＳＬ３、・・・、ＳＬｍ、・・・とがマトリクス状に配線され、その各交差点に絵素が形成されて二次元配置されている。画素の構成およびデータ信号線のドライバＩＣは第１の実施形態と同じである。

本実施形態の画像表示装置は、第１の実施形態による画像表示装置において、走査信号線駆動回路が、ＲＧＢ共通走査信号線駆動回路４２ａおよび時分割回路４２ｂを備えた走査信号線駆動回路４２となったものである。

ＲＧＢ共通走査信号線駆動回路４２ａは、各画素のＲＧＢの各絵素に対して共通に用いられるシフトレジスタＳＲ１、ＳＲ２、ＳＲ３、・・・、ＳＲｎ、・・・からなる。１つのシフトレジスタＳＲｎは、１つのブロック（画素）に対応する全ての走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢをひとまとめとして対応するように設けられている。これら全てのシフトレジスタは、走査方向始端側から終端側に向かって順に直列に接続されている。シフトレジスタＳＲｎからは１本の出力信号線／ＧＬｎ（走査信号線ＧＬｎに対応している。）が引き出され、これが走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢへと分岐されている。シフトレジスタＳＲｎは、第３および第４の実施形態とは論理が反転した走査パルスを出力信号線／ＧＬｎに出力する。

時分割回路４２ｂは、ＮＯＲ回路４２Ｎと、時分割制御信号線/Ｒｃｔｌ、/Ｇｃｔｌ、/Ｂｃｔｌとを備えている。ＮＯＲ回路４２Ｎは、ＮＯＲゲートＮＯＲ１、ＮＯＲ２、ＮＯＲ３、・・・、ＮＯＲｎ、・・・からなる。さらにＮＯＲゲートＮＯＲｎは、走査信号線ごとに設けられたＮＯＲゲートＮＯＲｎＲ、ＮＯＲｎＧ、ＮＯＲｎＢからなる。

ＮＯＲゲートＮＯＲｎはＣＭＯＳ、ＮＭＯＳあるいはＰＭＯＳで構成された２入力のＮＯＲゲートであり、シフトレジスタＳＲｎの出力信号線／ＧＬｎと、ＲＧＢ用の３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢとの間に設けられている。ＮＯＲゲートＮＯＲｎＲ、ＮＯＲｎＧ、ＮＯＲｎＢのそれぞれの一方の入力端は、シフトレジスタＳＲｎの出力信号線／ＧＬｎに共通に接続されている。そして、ＮＯＲゲートＮＯＲｎＲの他方の入力端は時分割制御信号線／Ｒｃｔｌに、ＮＯＲゲートＮＯＲｎＧの他方の入力端は時分割制御信号線／Ｇｃｔｌに、ＮＯＲゲートＮＯＲｎＢの他方の入力端は時分割制御信号線／Ｂｃｔｌに、それぞれ接続されている。また、ＮＯＲゲートＮＯＲｎＲの出力端は走査信号線ＧＬｎＲの一端に、ＮＯＲゲートＮＯＲｎＧの出力端は走査信号線ＧＬｎＧの一端に、ＮＯＲゲートＮＯＲｎＢの出力端は走査信号線ＧＬｎＢの一端に、それぞれ接続されている。

時分割制御信号線／Ｒｃｔｌ、／Ｇｃｔｌ、／Ｂｃｔｌは、ＲＧＢ３絵素のうちいずれに画像データを書き込むかを制御するための時分割制御信号（走査信号生成制御信号）／Ｒｃｔｌ、／Ｇｃｔｌ、／Ｂｃｔｌ（便宜上、時分割制御信号線と同じ符号を用いる。）を供給する配線であり、データ信号線ＳＬｍの配線方向に沿って設けられている。時分割制御信号線／ＲｃｔｌはＲに対応する全てのＮＯＲゲートに共通であり、時分割制御信号線／ＧｃｔｌはＧに対応する全てのＮＯＲゲートに共通であり、時分割制御信号線／ＢｃｔｌはＢに対応する全てのＮＯＲゲートに共通である。

本実施形態の画像表示装置では、上記構成により、ＲＧＢ３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢを１単位とし、この１単位内のＲＧＢ３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢに与える信号を時系列で出力する。これにより、走査信号線駆動回路４２において時分割駆動を実現している。図９にはＲＧＢに対応した３時分割駆動の場合における接続構成が示されている。

このようにして構成した回路の動作を、図１０のタイミングチャートを用いて説明する。

データ信号線ＳＬｍには、ドライバＩＣからＲＧＢ３絵素分の映像信号ＤＡＴＡｍが時系列で供給されている。ＲＧＢ共通走査信号線駆動回路４２ａを構成しているシフトレジスタＳＲ１、ＳＲ２、ＳＲ３、・・・、ＳＲｎ、・・・から順次出力されるＲＧＢの３絵素分の走査パルスにより、出力信号線／ＧＬ１、／ＧＬ２、／ＧＬ３、・・・、／ＧＬｎ、・・・が順次選択される。走査パルスは、選択された出力信号線／ＧＬｎに接続されているＮＯＲゲートＮＯＲｎＲ、ＮＯＲｎＧ、ＮＯＲｎＢの入力端に供給される。

外部から与えられる時分割制御信号／Ｒｃｔｌ、／Ｇｃｔｌ、／Ｂｃｔｌは、順次１パルス分以上の間隔でずれたパルス信号として供給され、時分割制御信号線／Ｒｃｔｌ、／Ｇｃｔｌ、／Ｂｃｔｌのそれぞれについては、２個おきにパルスが供給されるようになっている。ここでは図１０のように、時分割制御信号／Ｒｃｔｌのパルスが時刻Ｔｒｓから時刻ＴｒｅまでＬｏｗとなるパルスであるとすると、時分割制御信号／Ｇｃｔｌのパルスは時分割制御信号／Ｒｃｔｌより時間（Ｔｇｓ−Ｔｒｓ）だけ遅れたパルスであり、時分割制御信号／Ｂｃｔｌのパルスは時分割制御信号／Ｇｃｔｌより時間（Ｔｂｓ−Ｔｇｓ）だけ遅れたパルスである。時分割制御信号／Ｒｃｔｌ、／Ｇｃｔｌ、／Ｂｃｔｌの各パルスのパルス長はＴｒｅ−Ｔｒｓ、Ｔｇｅ−Ｔｇｓ、Ｔｂｅ−Ｔｂｓであり、互いに等しい。

ＮＯＲゲートＮＯＲｎＲは、走査パルスと、Ｒ表示用制御信号である時分割制御信号／Ｒｃｔｌとの論理和否定を演算し、ＮＯＲゲートＮＯＲｎＧは、走査パルスと、Ｇ表示用制御信号である時分割制御信号／Ｇｃｔｌとの論理和否定を演算し、ＮＯＲゲートＮＯＲｎＢは、走査パルスと、Ｂ表示用制御信号である時分割制御信号／Ｂｃｔｌとの論理和否定を演算する。これにより図１０に示すように、１水平走査期間に３時分割されて、対応するＲＧＢ３本の走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢに走査パルスが供給される。

以上に説明したように、本実施形態に係る画像表示装置では、第１ないし第４の実施形態の画像表示装置と同様に、データ信号線ＳＬｍには時分割スイッチが存在しないため、従来のように時分割スイッチの出力がハイインピーダンスとなりデータ信号線がフローティングになっている状態で、隣接するデータ信号線に映像信号の書き込みが行われることがない。したがって、既に書き込まれた映像信号の電位が、同じブロック内の他の映像信号の供給に伴って、隣接するデータ信号線の電位変動の影響を受けるという従来の問題が発生しない。また走査信号線駆動回路４２により順次走査信号線を選択していくが、走査信号線が非選択状態になっているとき、絵素（画素）のスイッチング素子ＳＷもＯＦＦ状態になっている。すなわち、１つのブロックを構成する各絵素を選択する走査信号線が互いに異なっていることから、同じブロック内では、ある絵素に映像信号を書き込むときに、他の映像信号を書き込む絵素を非選択とすることができる。

また、本実施形態に係る画像表示装置は、第１または第２の実施形態に係る画像表示装置において、走査信号線駆動回路の駆動方法を時分割駆動法としたものである。この場合、走査信号線駆動回路４２は、１つのブロックに対応する全ての走査信号線ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢをひとまとめとして１つのシフトレジスタＳＲｎを有することにより、シフトレジスタの段数は、全てのシフトレジスタを直列に接続する場合に比べて１／時分割数である１／３となる。同じブロック内の絵素に時分割で映像信号を書き込むのに、時分割回路４２ｂが各ブロックの絵素に対応する走査信号線に出力する走査パルスを、対応するシフトレジスタの出力信号から生成することにより、シフトレジスタの段数の少なさを補っている。

また本実施形態に係る画像表示装置では、時分割回路として、第３の実施形態に係る画像表示装置で用いているアナログスイッチの代わりにＮＯＲ回路を用いている。したがって、アナログスイッチを用いた場合のように、アナログスイッチが非選択期間の間、走査信号線がフローティングになるという問題がないため、アナログスイッチをＯＮ状態とするパルスが入力されない期間に必要であった走査信号線の電位固定手段（第３の実施形態ではＬｏｗに固定する手段）を設けなくてもよい。ＮＯＲ回路により、同じブロック内で映像信号を確実に時分割で書き込むことができる。

なお、本実施形態では時分割数を３としているが、これに限らず、一般に時分割数をｋ（ｋは２以上の整数）とすることができる。この場合、以上の説明において時分割数をｋとおけばよい。

以上、各実施形態について述べた。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、液晶表示装置やＥＬ表示装置などに適用することができる。

本発明の第１の実施形態を示すものであり、アクティブマトリクス基板の構成を示す模式図である。図１に示したアクティブマトリクス基板の動作を示すタイミングチャートである。本発明の第２の実施形態を示すものであり、アクティブマトリクス基板の構成を示す模式図である。図３に示したアクティブマトリクス基板の動作を示すタイミングチャートである。本発明の第３の実施形態を示すものであり、アクティブマトリクス基板の構成を示す模式図である。図５に示したアクティブマトリクス基板の動作を示すタイミングチャートである。本発明の第４の実施形態を示すものであり、アクティブマトリクス基板の構成を示す模式図である。図７に示したアクティブマトリクス基板の動作を示すタイミングチャートである。本発明の第５の実施形態を示すものであり、アクティブマトリクス基板の構成を示す模式図である。図９に示したアクティブマトリクス基板の動作を示すタイミングチャートである。従来のアクティブマトリクス基板の構成を示す模式図である。図１１に示したアクティブマトリクス基板の１画素分の構成を示す模式図である。図１１および図１２に示したアクティブマトリクス基板の動作を示すタイミングチャートである。

符号の説明

２、１２、２２、３２、４２
走査信号線駆動回路
１２ＲＲ表示用走査信号線駆動回路（シフトレジスタ群）
１２ＧＧ表示用走査信号線駆動回路（シフトレジスタ群）
１２ＢＢ表示用走査信号線駆動回路（シフトレジスタ群）
２２ｂ、３２ｂ、４２ｂ
時分割回路
ＤＡＴＡｍ（ＤＡＴＡｍＲ、ＤＡＴＡｍＧ、ＤＡＴＡＢ）
映像信号
ＧＬｎ（ＧＬｎＲ、ＧＬｎＧ、ＧＬｎＢ）
走査信号線
ＳＬｍデータ信号線
ＰＲ（ｎ，ｍ）、ＰＧ（ｎ，ｍ）、ＰＢ（ｎ，ｍ）
絵素
ＳＲｎＲ、ＳＲｎＧ、ＳＲｎＢ
シフトレジスタ
ＡＮＤｎＲ、ＡＮＤｎＧ、ＡＮＤｎＢ
ＡＮＤゲート（ＡＮＤ回路）
Ｒｃｔｌ、Ｇｃｔｌ、Ｂｃｔｌ
時分割スイッチ制御信号（走査信号生成制御信号（第３の実施形態））
時分割制御信号（走査信号生成制御信号（第４の実施形態））
／Ｒｃｔｌ、／Ｇｃｔｌ、／Ｂｃｔｌ
時分割制御信号（走査信号生成制御信号）

Claims

マトリクス状に配線された複数の走査信号線と複数のデータ信号線との各交差点に絵素が配置され、
前記絵素は、複数ごとに、各前記絵素に時分割で供給される映像信号の組合せを単位とするブロックに区分され、
前記走査信号線に前記絵素の選択を行う走査信号を順次出力する走査信号線駆動回路を備え、
１つの前記ブロックを構成する前記絵素のそれぞれに供給する前記映像信号を時分割で前記データ信号線に出力し、前記走査信号線駆動回路により前記走査信号線を介して選択されている前記絵素に前記映像信号を書き込むことにより表示を行う画像表示装置において、
１つの前記ブロックを構成する各前記絵素は、互いに異なる前記走査信号線を介して時分割で順次選択されて、共通の前記データ信号線から前記映像信号が書き込まれることを特徴とする画像表示装置。
前記走査信号線駆動回路は、前記走査信号線ごとに設けられたシフトレジスタが直列に接続された構成を備えており、各前記シフトレジスタからの出力信号を前記走査信号とすることを特徴とする請求項１に記載の画像表示装置。
前記走査信号線駆動回路は、１つの前記ブロックに供給される前記映像信号の時分割数をｋとするとき、前記走査信号線ごとに設けられたシフトレジスタのうち、各前記ブロックにおいて前記映像信号がｉ番目（１≦ｉ≦ｋ）に供給される前記絵素に対応する前記走査信号線に対応して設けられた前記シフトレジスタ同士が直列に接続されることにより構成されるｋ系統のシフトレジスタ群を備えており、
ｉ系統目の前記絵素に対応する前記走査信号線に出力する前記走査信号を、ｉ系統目の前記シフトレジスタ群の前記シフトレジスタから出力される信号と、ｉ＋１系統目（但し、ｉ＝ｋの場合は１系統目）の前記シフトレジスタ群の前記シフトレジスタから出力される信号の反転信号と、別途供給される走査信号生成制御信号との論理積を演算することにより生成することを特徴とする請求項１に記載の画像表示装置。
前記走査信号線駆動回路は、１つの前記ブロックに対応する全ての前記走査信号線をひとまとめとして１つのシフトレジスタを有するとともに、前記シフトレジスタ同士が直列に接続された構成を備えており、
各前記ブロックの前記絵素に対応する前記走査信号線に出力する前記走査信号を、対応する前記シフトレジスタの出力信号から生成する時分割回路を備えていることを特徴とする請求項１に記載の画像表示装置。
前記時分割回路は、前記シフトレジスタの出力信号線と前記走査信号線とを接続するアナログスイッチを前記走査信号線ごとに備え、前記アナログスイッチが非導通のときに該アナログスイッチに接続される前記走査信号線の電位を固定する電位固定手段を備えていることを特徴とする請求項４に記載の画像表示装置。
前記時分割回路は、前記走査信号線ごとに２入力のＡＮＤ回路を備え、前記ＡＮＤ回路の一方の入力端には前記シフトレジスタの出力信号が入力され、前記ＡＮＤ回路の他方の入力端には別途供給される走査信号生成制御信号が入力され、前記ＡＮＤ回路の出力端は前記走査信号線に接続されていることを特徴とする請求項４に記載の画像表示装置。
前記時分割回路は、前記走査信号線ごとに２入力のＮＯＲ回路を備え、前記ＮＯＲ回路の一方の入力端には前記シフトレジスタの出力信号の反転信号が入力され、前記ＮＯＲ回路の他方の入力端には別途供給される走査信号生成制御信号が入力され、前記ＮＯＲ回路の出力端は前記走査信号線に接続されていることを特徴とする請求項４に記載の画像表示装置。
マトリクス状に配線された複数の走査信号線と複数のデータ信号線との各交差点に絵素が配置され、
前記絵素は、３つごとに、各前記絵素に時分割で供給されるＲＧＢの映像信号の組合せを単位とするブロックに区分され、
前記走査信号線に前記絵素の選択を行う走査信号を順次出力する走査信号線駆動回路を備え、
１つの前記ブロックを構成する前記絵素のそれぞれに供給する前記映像信号を時分割で前記データ信号線に出力し、前記走査信号線駆動回路により前記走査信号線を介して選択されている前記絵素に前記映像信号を書き込むことにより表示を行う画像表示装置において、
１つの前記ブロックを構成する各前記絵素は、互いに異なる前記走査信号線を介して時分割で順次選択されて、共通の前記データ信号線から前記映像信号が書き込まれることを特徴とする画像表示装置。
前記走査信号線駆動回路は、前記走査信号線ごとに設けられたシフトレジスタが直列に接続された構成を備えており、各前記シフトレジスタからの出力信号を前記走査信号とすることを特徴とする請求項８に記載の画像表示装置。
前記走査信号線駆動回路は、前記走査信号線ごとに設けられたシフトレジスタのうち、各前記ブロックにおいて前記映像信号がｉ番目（１≦ｉ≦３）に供給される前記絵素に対応する前記走査信号線に対応して設けられた前記シフトレジスタ同士が直列に接続されることにより構成される３系統のシフトレジスタ群を備えており、
ｉ系統目の前記絵素に対応する前記走査信号線に出力する前記走査信号を、ｉ系統目の前記シフトレジスタ群の前記シフトレジスタから出力される信号と、ｉ＋１系統目（但し、ｉ＝３の場合は１系統目）の前記シフトレジスタ群の前記シフトレジスタから出力される信号の反転信号と、別途供給される走査信号生成制御信号との論理積を演算することにより生成することを特徴とする請求項８に記載の画像表示装置。
前記走査信号線駆動回路は、１つの前記ブロックに対応する全ての前記走査信号線をひとまとめとして１つのシフトレジスタを有するとともに、前記シフトレジスタ同士が直列に接続された構成を備えており、
各前記ブロックの前記絵素に対応する前記走査信号線に出力する前記走査信号を、対応する前記シフトレジスタの出力信号から生成する時分割回路を備えていることを特徴とする請求項８に記載の画像表示装置。
前記時分割回路は、前記シフトレジスタの出力信号線と前記走査信号線とを接続するアナログスイッチを前記走査信号線ごとに備え、前記アナログスイッチが非導通のときに該アナログスイッチに接続される前記走査信号線の電位を固定する電位固定手段を備えていることを特徴とする請求項１１に記載の画像表示装置。
前記時分割回路は、前記走査信号線ごとに２入力のＡＮＤ回路を備え、前記ＡＮＤ回路の一方の入力端には前記シフトレジスタの出力信号が入力され、前記ＡＮＤ回路の他方の入力端には別途供給される走査信号生成制御信号が入力され、前記ＡＮＤ回路の出力端は前記走査信号線に接続されていることを特徴とする請求項１１に記載の画像表示装置。
前記時分割回路は、前記走査信号線ごとに２入力のＮＯＲ回路を備え、前記ＮＯＲ回路の一方の入力端には前記シフトレジスタの出力信号の反転信号が入力され、前記ＮＯＲ回路の他方の入力端には別途供給される走査信号生成制御信号が入力され、前記ＮＯＲ回路の出力端は前記走査信号線に接続されていることを特徴とする請求項１１に記載の画像表示装置。