JP2012168226A

JP2012168226A - 電気光学装置の駆動回路、電気光学装置及び電子機器

Info

Publication number: JP2012168226A
Application number: JP2011026861A
Authority: JP
Inventors: Shinsuke Fujikawa; 紳介藤川
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2011-02-10
Filing date: 2011-02-10
Publication date: 2012-09-06

Abstract

【課題】同時選択した複数本の走査線に対応する複数本のデータ線を駆動する。
【解決手段】画素は、走査線と、２本のデータ線との交差に対応してそれぞれ設けられる。データ線駆動回路１４０は、各ブロックに２個ずつ設けられた第１保持回路１４２と、各第１保持回路１４２と一部のデータ線との間に接続された第２保持回路１４３とを有し、２画素列毎にブロック化された各ブロックのデータ線を同時に選択する。そして、データ線駆動回路１４０は、一のデータ線に対応するデータビットを第１保持回路１４２に供給し、他のデータ線に対応するデータビットを第１保持回路１４２に供給する前に、第１保持回路１４２のデータビットを前記一のデータ線に接続される第２保持回路１４３に転送し、全データ線に対応するデータビットを第１保持回路１４２に供給した後、各保持回路で保持されたデータビットに応じたデータ信号を、各々、対応するデータ線に供給する。
【選択図】図４

Description

本発明は、液晶などの電気光学装置において、複数本のデータ線を駆動する技術に関す
る。

特許文献１は、走査ドライバーが複数行の表示画素を同時に選択状態にして、各行の表
示画素に、データドライバーが階調電流（データ信号）を供給することを開示している。
特許文献１に記載された構成によれば、走査線を１行ずつ選択する方法と比較して、１水
平走査期間を長く確保することができ、階調電流の表示画素への書込時間を実質的に複数
倍に長くすることができる。

特開２００８−２２５４９２号公報（段落００３５，図１）

特許文献１に記載された構成で、例えば走査線を同時に２行ずつ選択する場合、これら
の走査線の選択期間において、２行分の画素にデータ信号を一斉に供給する必要がある。
よって、走査線を１行ずつの選択する場合に比べて、データドライバーに供給するデータ
信号の相展開数を増大させない場合、シフトレジスターの出力段数を倍化する必要があり
、シフトレジスターの回路面積が増大してしまう。一方で、走査線を１行ずつ選択する場
合に比べてシフトレジスターの出力段数を増大させないのであれば、データ信号の相展開
数を倍化する必要があり、この場合信号の入力端子数や信号線の数が増大する。この場合
、シフトレジスターによりオンオフされるサンプリングスイッチの数が倍化するので、シ
フトレジスターから出力される選択信号にあっては、当該サンプリングスイッチの倍化に
よって十分な駆動能力が必要となり、やはり、データ線駆動回路の回路面積の増大の原因
となることがある。同時選択する走査線の数が多くなれば、これらの問題はより顕著に現
れるようになると考えられる。
本発明は、このような事情に鑑みてなされたもので、その目的の一つは、これらの欠点
を解消しつつ、同時選択した複数の走査線に対応する複数のデータ線を駆動するための技
術を提供することである。

上記目的を達成するために、本発明に係る電気光学装置の駆動回路にあっては、第１及
び第２走査線と、第１及び第２データ線と、前記第１走査線と前記第１データ線との交差
に対応して設けられた第１画素と、前記第２走査線と前記第２データ線との交差に対応し
て設けられた第２画素と、を有する電気光学装置の駆動回路であって、前記第１及び第２
走査線を選択する走査線駆動回路と、前記第１及び第２走査線が選択された期間に、前記
第１画素に対して前記第１データ線を介してそれぞれ前記第１画素の階調に応じた第１デ
ータ信号を供給し、前記第２画素に対して前記第２データ線を介してそれぞれ前記第２画
素の階調に応じた第２データ信号を供給するデータ線駆動回路とを備え、前記データ線駆
動回路は、
前記第１データ信号を規定する第１データビット及び前記第２データ信号を規定する第２
データビットが供給される画像信号線と、前記第２データ線との間に設けられ、前記画像
信号線及び前記第２データ線に電気的に接続された第１保持回路と、前記第１保持回路と
前記第１データ線との間に設けられ、前記第１保持回路及び前記第１データ線に電気的に
接続された第２保持回路とを有し、一水平走査期間に供給された前記第１データビットを
前記第１保持回路で保持するとともに、前記第２保持回路に転送して前記第２保持回路で
保持し、前記一水平走査期間の次の水平走査期間に供給された前記第２データビットを前
記第１保持回路で保持し、前記第１及び第２走査線が選択された期間において、前記第２
保持回路が保持する前記第１データビットに応じた前記第１データ信号を前記第１データ
線に供給し、前記第１保持回路が保持する前記第２データビットに応じた前記第２データ
信号を前記第２データ線に供給することを特徴とする。
本発明によれば、同時選択した複数の走査線に対応する複数のデータ線を駆動すること
ができる。また、従来のデータ線駆動回路と比較して、シフトレジスターを設けた場合の
出力段数を増やす必要がなく、その回路面積の増大が抑えられるとともに、電気光学装置
の階調表示に係る制御を複雑化させなくて済む。

本発明において、前記画像信号線として第１画像信号線と第２画像信号線とがあり、前
記データ線駆動回路は、前記第１及び第２画像信号線から供給される前記第１及び第２デ
ータビットを、画像信号線毎に異なる前記第１保持回路に一斉に供給するようにしてもよ
い。
本発明によれば、データ線駆動回路に要求される動作周波数が低減される。

本発明において、前記第１保持回路を複数有し、前記データ線駆動回路は、前記第１デ
ータビットが前記複数の第１保持回路に供給される前記一水平走査期間の全体にわたって
、前記第１保持回路から前記第２保持回路への前記第１及び第２データビットの転送を継
続して許可するようにしてもよい。
本発明によれば、複数の第１保持回路について第２保持回路へのデータビットの転送の
許可の有無を切り替えればよいから、その切り替えに係る制御が簡素化される。また、第
１データビットの転送が時間的に分散して行われるので、電気光学装置の電源電圧降下の
抑制を図ることができ、当該電気光学装置の動作の確実性が増す。

本発明において、予め複数にブロック化された各ブロックの前記第１及び第２データ線
を、当該ブロック毎に順次排他的に選択する選択信号を出力するシフトレジスターを備え
、前記第２保持回路は、所定の論理レベルの信号が供給されたときに前記第１及び第２デ
ータビットを前記第１保持回路から取り込んで保持するものであり,前記データ線駆動回
路は、前記第１保持回路から前記第２保持回路への前記第１及び第２データビットの転送
を許可する期間に供給される転送動作許可信号と、一のブロックの次に前記シフトレジス
ターにより選択されるブロックの前記選択信号とに応じて、当該一のブロックの前記第１
データ線と電気的に接続された前記第２保持回路に、前記所定の論理レベルの信号を供給
するようにしてもよい。
本発明によれば、選択信号に応じた所定の論理レベルの信号が供給されたときに第２保
持回路がデータビットを取り込むので、当該第２保持回路へのデータビットの転送のタイ
ミングで別途信号を供給する必要がなく、電気光学装置の構成及び処理を簡素化すること
ができる。

本発明において、前記シフトレジスターは、水平走査方向が可変であり、前記データ線
駆動回路は、前記水平走査方向を指定する転送方向制御信号に応じて、前記水平走査方向
に関わらず、前記一のブロックの次に前記シフトレジスターにより選択されるブロックの
前記選択信号とに応じて、当該一のブロックの前記第１データ線と電気的に接続された前
記第２保持回路に、前記所定の論理レベルの信号を供給するようにしてもよい。
本発明によれば、いわゆる双方向シフトレジスターであって、水平走査方向が可変であ
るシフトレジスターを本発明に適用した場合であっても、その水平走査方向に関わらず、
第２保持回路へデータビットを転送することができる。
なお、本発明は、電気光学装置、電気光学装置を含む電子機器としても概念することが
可能である。

第１実施形態に係る電気光学装置の全体構成を示すブロック図。画素の等価回路及びその周辺の構成を示す図。表示制御回路が出力する各信号の時系列変化を示すタイミングチャート。同実施形態に係るデータ線駆動回路の構成を示す図。同実施形態に係るデータ線駆動回路の回路構成を示す図。同実施形態に係る各信号の時系列変化を示すタイミングチャート。第２実施形態に係る各信号の時系列変化を示すタイミングチャート。第３実施形態に係るデータ線駆動回路の構成を示す図。同実施形態に係るデータ線駆動回路の回路構成を示す図。同実施形態に係る各信号の時系列変化を示すタイミングチャート。第４実施形態に係るデータ線駆動回路の構成を示す図。同実施形態に係るデータ線駆動回路の回路構成を示す図。変形例１に係るデータ線駆動回路の回路構成を示す図。実施形態に係る電気光学装置を用いた携帯電話を示す図。実施形態に係る電気光学装置を用いたプロジェクターを示す図。

以下、本発明の実施の形態について図面を参照しつつ説明する。
［第１実施形態］
図１は、第１実施形態に係る電気光学装置の全体構成を示すブロック図である。
図１に示すように、電気光学装置１は、表示領域１００を有し、その周辺に、走査線駆
動回路１３０と、データ線駆動回路１４０と、複数（ここでは、１６０個）の容量線駆動
回路１５０とが配置された周辺回路内蔵型のパネル構成である。表示制御回路２０は、こ
の周辺回路内蔵型のパネルと、例えばＦＰＣ（Flexible Printed Circuit）基板によって
接続される。

表示領域１００は、複数の画素１１０が配列される領域である。表示領域１００では、
第１，２，３，…，３２０行の３２０本の走査線１１２が、一方向（図中行方向）に延在
するように設けられる。また、表示領域１００では、第１，２，３，…，４８０列の４８
０本のデータ線１１４が、走査線１１２に直交する方向（図中縦方向）に延在するように
設けられる。各データ線１１４と各走査線１１２とは互いに電気的に絶縁を保つように設
けられる。そして、１本の走査線１１２と、ｎ（ここでは、ｎ＝２）本毎に予めブロック
化されたデータ線１１４との交差（交点）に対応して１画素が配置されるように、３２０
本の走査線１１２と４８０本のデータ線１１４との交差に対応して、画素１１０が設けら
れる。よって、表示領域１００においては、画素１１０が縦３２０行×横２４０列でマト
リクス状に配列される。

さらに、第１〜３２０行の走査線１１２に対応して、それぞれ容量線１３２が行方向に
延在して設けられる。
なお、第１〜３２０行以外に第３２１行の走査線１１２が設けられるが、この走査線１
１２は、画素１１０に対応しておらず、ダミーの走査線として機能するものである。この
ダミー走査線は、第３１９、３２０行の容量線１３２が接続される容量線駆動回路１５０
の駆動を助けるためのものであるが、その機能については後述する。

また、表示領域１００では、互いに隣接するｎ（＝２）本の走査線１１２を一組として
、各組の走査線１１２が走査線駆動回路１３０によって同時に選択される。具体的には、
第ｉ行（ｉ＝１〜３２０のうちの奇数行）の走査線１１２と、第（ｉ＋１）行（ｉ＝１〜
３２０のうちの偶数行）の走査線１１２とが、画素１１０と走査線駆動回路１３０との間
で互いに電気的に接続される。このような第ｉ行及び第（ｉ＋１）行の走査線１１２が同
時に選択されたときに供給される走査信号を、以下では走査信号「Ｇ（i,i+1）」と表す
。ただし、第３２１行の走査線１１２に供給される走査信号を、「Ｇ（321）」と表す。
また、各走査線１１２に対応して設けられる容量線１３２においても、互いに隣接するｎ
（＝２）本の容量線１３２が互いに共通する容量線駆動回路１５０によって駆動される。
具体的には、第ｉ行（ｉ＝１〜３２０のうちの奇数行）の容量線１３２と、第（ｉ＋１）
行（ｉ＝１〜３２０のうちの偶数行）の容量線１３２とが、共通の容量線駆動回路１５０
に電気的に接続される。第ｉ行及び第（ｉ＋１）行の容量線１３２に供給される容量信号
を、以下では「Ｓc（i,i+1）」と表す。

図２は、画素１１０の等価回路、及びその周辺の構成を示す図である。図２は、具体的
には、第ｊ（ｊ＝１〜２４０）列の画素１１０であって、第ｉ行（奇数行）並びに第（ｉ
＋１）行（偶数行）の画素１１０、これらに接続される走査線１１２、容量線１３２、及
び容量線駆動回路１５０を表したものである。

図２に示すように、画素１１０は、画素電極１１８とコモン電極１０８とで液晶１０５
を挟持した画素容量（ここでは、液晶素子）１２０を有している。ここでは、液晶１０５
をＶＡ方式として、画素容量１２０が電圧無印加時において黒状態となるノーマリーブラ
ックモードであるとする。また、この等価回路では、画素容量１２０に対して並列に補助
容量（蓄積容量）１２５が設けられる。補助容量１２５は、一端が画素電極１１８に電気
的に接続され、他端が容量線１３２に共通接続される。
ここで、走査線１１２が選択されてＨレベルになると、その走査線１１２にゲート電極
が電気的に接続されたＴＦＴ１１６がオンとなり、画素電極１１８がデータ線１１４に電
気的に接続される。このため、走査線１１２がＨレベルであるときに、データ線１１４に
階調に応じた電圧レベルのデータ信号が供給されると、そのデータ信号は、オンしたＴＦ
Ｔ１１６を介して画素電極１１８に供給される。そして、走査線１１２が非選択とされて
Ｌレベルになると、ＴＦＴ１１６はオフするが、画素電極１１８に印加された電圧は、画
素容量１２０の容量性及び補助容量１２５によって保持される。
画素容量１２０では、画素電極１１８及びコモン電極１０８によって生じる電界に応じ
て液晶１０５の分子配向状態が変化する。このため、画素容量１２０は、反射型であれば
、印加・保持電圧に応じた反射率となる。表示領域１００では、画素容量１２０毎に反射
率が変化するので、画素容量１２０が画素１１０に相当する。

また、奇数行である第ｉ行の画素１１０は、奇数列である第（２ｊ−１）（ｊ＝１〜２
４０）列のデータ線１１４と電気的に接続され、偶数行である第（ｉ＋１）行の画素１１
０は、偶数列である第２ｊ列のデータ線１１４と電気的に接続される。つまり、第ｉ行第
ｊ列に位置する画素１１０と、第（ｉ＋１）行第ｊ列に位置する画素１１０とは、互いに
異なるデータ線１１４に電気的に接続される。この構成を採っている理由は、第ｉ行の画
素１１０と、第ｉ＋１行の画素１１０とが走査線駆動回路１３０によって同時に選択され
るのに対し、同一列の各画素１１０にそれぞれ異なるデータ信号を供給することを可能に
するためである。この供給動作については後で説明する。
なお、奇数行である第ｉ行の画素１１０は本発明の第１画素に対応し、第ｉ行である第
１走査線と、第（２ｊ−１）列である第１データ線との交差に対応して設けられる。偶数
行である第（ｉ＋１）行の画素１１０は、本発明の第２画素に対応し、第（ｉ＋１）行で
ある第２走査線と、第２ｊ列である第２データ線との交差に対応して設けられる。

また、第ｉ行の画素１１０の補助容量１２５において、ＴＦＴ１１６に電気的に接続さ
れる一端に対する他端は、第ｉ行の容量線１３２に電気的に接続される。同様に、第ｉ＋
１行の画素１１０の補助容量１２５において、ＴＦＴ１１６に電気的に接続される一端に
対する他端は、第（ｉ＋１）行の容量線１３２に電気的に接続される。そして、これら第
ｉ行、及び第（ｉ＋１）行の容量線１３２は、互いに共通する容量線駆動回路１５０に電
気的に接続される。

以上の構成の画素１１０を配列してなる表示領域１００は、画素電極１１８が形成され
た素子基板とコモン電極１０８が形成された対向基板との一対の基板同士を、電極形成面
が互いに対向するように一定の間隙を保って貼り合わせるとともに、この間隙に液晶１０
５を封止した構成となっている。このため、画素容量１２０は、画素電極１１８とコモン
電極１０８とで誘電体の一種である液晶１０５を挟持したものとなり、画素電極１１８と
コモン電極１０８との電位差を保持する。

図１に戻って説明する。
表示制御回路２０は、各種の制御信号を出力して電気光学装置１の各部を制御する。
第１に、表示制御回路２０は、スタートパルスＤy及びクロック信号Ｃlyを走査線駆動
回路１３０に出力する。第２に、表示制御回路２０は、データビットＤb1，Ｄb2、クロッ
ク信号Ｃlx、転送開始パルスＸＳＰ及びラッチ信号ＬＡＴ1，ＬＡＴ2を、データ線駆動回
路１４０に出力する。第３に、表示制御回路２０は、極性指定信号Ｐolを容量線駆動回路
１５０に出力する。また、表示制御回路２０は、コモン電極１０８にコモン電圧ＬＣcom
を印加する。

図３は、表示制御回路２０が出力する各信号の時系列変化を示すタイミングチャートで
ある。以下、図３を参照しつつ電気光学装置１の各部の構成及び動作を説明する。
第１に、走査線駆動回路１３０について説明する。
走査線駆動回路１３０は、表示制御回路２０から供給されるスタートパルスＤy及びク
ロック信号Ｃlyに従って、図１中の上から下に向かって、２本の走査線１１２を一組とし
、一組毎に順次走査線１１２を選択する。具体的には、走査線駆動回路１３０は、ｉの値
が大きくなる方向に、一組ずつ排他的に走査線１１２を選択する。そして、走査線駆動回
路１３０は、選択した第ｉ行及び第（ｉ＋１）行の走査線１１２に対して走査信号Ｇ（i,
i+1）を供給する。走査線駆動回路１３０は、選択した走査線１１２への走査信号をＨレ
ベルに相当する選択電圧ＶHとし、それ以外の走査線１１２への走査信号をＬレベルに相
当する非選択電圧ＶLとする。

より詳細には、図３に示すように、走査線駆動回路１３０は、スタートパルスＤyをデ
ューティ比が５０％であるクロック信号Ｃlyに従って順次シフトさせ、パルス幅をクロッ
ク信号Ｃlyの半周期よりも狭めて、走査信号Ｇ(1,2)，Ｇ(3,4)、Ｇ(5,6)、Ｇ(7,8)，…，
Ｇ(317,318)，Ｇ(319,320)，Ｇ（321）としてそれぞれ出力するものである。
この実施形態で、フレーム期間とは、表示領域１００を駆動することによって、画像の
１コマ分を表示させるのに要する期間をいう。フレーム期間は、垂直走査周波数が６０Ｈ
ｚであれば、その逆数である約１６．６７ミリ秒である。このようなフレーム期間は、図
３に示すように、走査信号Ｇ(1,2)がＨレベルになってから走査信号Ｇ(321)がＬレベルに
なるまでの垂直有効走査期間Ｆaのほか、それ以外の垂直帰線期間が含まれる。
なお、クロック信号Ｃlyの論理レベルが一定である半周期分の期間を、水平走査期間（
Ｈ）とする。この水平走査期間（Ｈ）のうち、時間的に前方において走査信号がＨレベル
となる期間を水平有効走査期間とすると、残りの期間が水平帰線期間になる。

第２に、データ線駆動回路１４０に関わる内容を説明する。
表示制御回路２０は、画素１１０のオン又はオフ駆動を指定するために、図示せぬ上位
装置から供給される各画素の階調レベルを指定した表示データをデータビットＤb1，Ｄb2
という複数のデータに相展開して出力する（つまり、相展開数が「２」のデータに変換す
る）。表示制御回路２０からデータ線駆動回路１４０に供給されるデータビットＤb1，Ｄ
b2は、それぞれ画素１１０の階調（濃度）を制御するためのデジタルデータである。デー
タビットＤb1は、奇数列の画素列に供給されるデータ信号を規定する１ｂｉｔのデータで
あり、データビットＤb2は、偶数列の画素列に供給されるデータ信号を規定する１ｂｉｔ
のデータである。データ線駆動回路１４０において、データビットＤb1，Ｄb2は、各相に
対応して設けられた画像信号線（ここでは、２本）を介して供給される。データビットＤ
b1を供給する画像信号線が、本発明の第１画像信号線に対応し、データビットＤb2を供給
する画像信号線が、本発明の第２画像信号線に対応する。データビットＤb1，Ｄb2におい
て、奇数行の画素１２０に供給されるデータ信号（第１データ信号）を規定するものが本
発明の第１データビットに対応し、偶数行の画素１２０に供給されるデータ信号（第２デ
ータ信号）を規定するものが本発明の第２データビットに対応する。このように、データ
信号が相展開され、その相展開数に応じてデータ線駆動回路１４０に要求される動作周波
数が低減される。
電気光学装置１にあっては、画素１１０は、データビットＤb1，Ｄb2に従って階調の表
示を行う。その際、表示制御回路２０は、容量線駆動回路１５０に供給するものと同じ極
性指定信号Ｐolで指定される書込極性でデータの書き込みを行うよう、高位側電圧である
Ｈレベル、又は低位側電圧であるＬレベルのデータ信号のいずれか一方を規定するデータ
ビットＤb1，Ｄb2を供給する。

ここで、表示制御回路２０が出力する極性指定信号Ｐolは、論理レベルがＨレベルであ
れば、水平有効期間における書込極性を負極性に指定し、論理レベルがＬレベルであれば
、水平有効期間における書込極性を正極性に指定する信号である。この実施形態では、表
示制御回路２０が、いわゆる面反転方式に従って書込極性を切り替えるよう、フレーム期
間毎に極性指定信号Ｐolの論理レベルを切り替える。書込極性については、画素容量１２
０に対して階調に応じた電圧を保持させる際に、コモン電極１０８のコモン電圧ＬＣcom
よりも画素電極１１８の電位を高位側とする場合を「正極性」といい、低位側とする場合
を「負極性」という。電圧については、特に説明のない限り、図示省略した電源の接地電
位を電圧ゼロの基準とする。
より具体的には、表示制御回路２０は、書込極性が正極性である場合、画素１１０を印
加電圧＞０Ｖに駆動するときは、Ｈレベルのデータビットを出力し、画素１１０を印加電
圧＝０Ｖに駆動するときは、Ｌレベルのデータビットを出力する。一方、表示制御回路２
０は、書込極性が負極性である場合、画素１１０を印加電圧＜０Ｖに駆動するときはＬレ
ベルのデータビットを出力し、画素１１０を印加電圧＝０Ｖに駆動するときは、Ｈレベル
のデータビットを出力する。

図４は、データ線駆動回路１４０の構成を示す図である。図５は、データ線駆動回路１
４０のうち、シフトレジスター１４１の出力段側の回路構成を示す図である。図４では、
図が煩雑になるのを防ぐために、図中最も左側に位置する第１ブロックの構成要素のうち
、データビットＤb1が供給される部分にのみ符号を付している。電気光学装置１では、第
１ブロックから図中右側に向かって、第２，３，・・・，１２０ブロックという具合に、
ｎ（＝２）画素列毎にデータ線１１４がブロック化されている。同一ブロックに属する複
数のデータ線１１４は、Ｘシフトレジスター１４１によって同時に選択される。また、本
実施形態では、各ブロックの回路構成は互いに同一である。各ブロックには４本のデータ
線１１４が属するが、１つのブロックに属するデータ線１１４の本数は、（データ信号の
相展開数）×（同時選択される走査線１１２の数（つまり、ｎの値））で一般化される。
以下の説明において、ｄ(i,j)という符号は、第ｉ行第ｊ列の画素に供給されるデータ信
号を意味するが、図４では、第１，２行の画素に対応するデータ信号の内容を示す。図５
には、一ブロックのうちデータビットＤb1,Ｄb2のいずれか一方が供給される部分のみを
示す。

データ線駆動回路１４０は、Ｘシフトレジスター１４１のほか、各ブロックに対応して
設けられた第１保持回路１４２と、第２保持回路１４３と、第３保持回路１４４ａ，１４
４ｂと、電圧選択回路１４５ａ，１４５ｂ（それぞれ図４に「ＶＳＥ」と付したもの）と
を備える。なお、以下の説明において、第３保持回路１４４ａ及び１４４ｂを特に区別す
る必要がない場合に、各構成要素の末尾の「ａ」及び「ｂ」を省略することがある。同様
に、電圧選択回路１４５ａ及び１４５ｂを特に区別する必要がない場合に、各構成要素の
末尾の「ａ」及び「ｂ」を省略することがある。

Ｘシフトレジスター１４１は、水平走査期間の最初に供給される転送開始パルスＸＳＰ
を、クロック信号Ｃlxの立ち上がり及び立ち下がりで順番にシフトして、各ブロックのデ
ータ線１１４を順次排他的に選択し、その選択に応じたＨレベルの選択信号ＳＥＬ1，Ｓ
ＥＬ2，ＳＥＬ3，…，ＳＥＬ120を出力する（Ｘシフトレジスター１４１により非選択の
出力端はＬレベルとする。）。換言すると、Ｘシフトレジスター１４１は、第（２ｋ−１
），２ｋ列（ｋ＝１〜１２０）の画素列を含む第ｋブロックのデータ線１１４を同時に選
択するための選択信号ＳＥＬｋを、各ブロックに対応する出力端から排他的に出力する。
なお、第ｋブロックには、第（２ｋ−１）、２ｋ列の画素列に対応する第（４ｋ−３）
，（４ｋ−２），（４ｋ−１），４ｋ列の４本のデータ線１１４が属する。

第１保持回路１４２は、画像信号線と電気的に接続され、この画像信号線から供給され
るのデータビットを取り込んで（つまり、ラッチして）保持するラッチ回路である。第１
保持回路１４２は、各ブロックに対応してｎ（ここでは、「２」）個ずつ設けられ、デー
タ信号を規定するデータビットが供給されるとそれを保持する。第１保持回路１４２は、
図４に示すようにサンプリングスイッチＳＷ1及びメモリーＭ0を直列接続した構成と等価
である。この等価回路を用いて第１保持回路１４２の動作を説明すると、選択信号ＳＥＬ
kが立ち上がったときに、サンプリングスイッチＳＷ1がオンすることで取り込まれたデー
タビットが、メモリーＭ0に格納される。
このような第１保持回路１４２は、クロックドインバーター１４２１，１４２３及びイ
ンバーター１４２２により構成される。
クロックドインバーター１４２１には、選択信号ＳＥＬk、及びそれを論理反転した選
択信号／ＳＥＬkがＸシフトレジスター１４１から供給される。以下においても、「／」
（スラッシュ）は、以下に続く符号の信号を論理反転したことを意味する。クロックドイ
ンバーター１４２１は、選択信号ＳＥＬk及び／ＳＥＬkに従って動作するものであり、選
択信号ＳＥＬkがＨレベル（つまり、選択信号／ＳＥＬkがＬレベル）のときに、データビ
ットを取り込んで反転出力する。インバーター１４２２は、クロックドインバーター１４
２１の出力信号（つまり、反転出力されたデータビット）の論理レベルを反転して出力す
る。クロックドインバーター１４２３は、インバーター１４２２の反転出力を再反転して
、インバーター１４２２の入力端に帰還する。従って、第１保持回路１４２の出力端には
、クロックドインバーター１４２１によって取り込まれたデータビットがそのまま保持さ
れることになる。

第２保持回路１４３は、１画素に供給するデータ信号を規定する１ｂｉｔのデータビッ
トを、自身に接続される第１保持回路１４２から取り込んで保持するラッチ回路である。
第２保持回路１４３は、一の第１保持回路１４２と、対応するブロックの少なくとも（ｎ
−１）本（ここでは、１本）の各データ線１１４との間に、各第１保持回路１４２で互い
にデータ線１１４が重複しないように接続される。つまり、第２保持回路１４３が接続さ
れないデータ線１１４は、ここでは、第１保持回路１４２毎（つまり、メモリーＭ0毎）
に１本である。第２保持回路１４３は、図４に示すようにスイッチＳＷ2及びメモリーＭ1
を直列接続した構成と等価である。この等価回路を用いて第２保持回路１４３の動作を説
明すると、ラッチ信号ＬＡＴ1が立ち上がったときに、スイッチＳＷ2がオンすることで取
り込まれたデータビットが、メモリーＭ1に格納される。
このような第２保持回路１４３は、クロックドインバーター１４３１，１４３３及びイ
ンバーター１４３２により構成され、第１保持回路１４２と同等の構成である。すなわち
、第２保持回路１４３の構成は、第１保持回路１４２の構成に関する上記説明のうち、ク
ロックドインバーター１４２１，１４２３及びインバーター１４２２を、それぞれ、クロ
ックドインバーター１４３１，１４３３及びインバーター１４３２に読み替えて説明され
る。ただし、第２保持回路１４３では、クロックドインバーター１４３１には、ラッチ信
号ＬＡＴ1、及びそれを論理反転したラッチ信号／ＬＡＴ1が表示制御回路２０から供給さ
れ、これによりデータビットを取り込むタイミングが制御される。

第３保持回路１４４は、１画素に供給するデータ信号を規定する１ｂｉｔのデータビッ
トを取り込んでこれを保持するラッチ回路である。より具体的には、第３保持回路１４４
ａは、第２保持回路１４３からデータビットを取り込み、第３保持回路１４４ｂは、第１
保持回路１４２からデータビットを取り込む。
第３保持回路１４４は、クロックドインバーター１４４１，１４４３及びインバーター
１４４２により構成され、第１保持回路１４２や第２保持回路１４３と同等の構成を有し
ている。すなわち、第３保持回路１４４の構成については、第２保持回路１４３の詳細な
構成に関する上記説明のうち、クロックドインバーター１４３１，１４３３及びインバー
ター１４３２を、それぞれ、クロックドインバーター１４４１，１４４３及びインバータ
ー１４４２に読み替えたものに等しい。ただし、第３保持回路１４４では、クロックドイ
ンバーター１４４１には、ラッチ信号ＬＡＴ2、及びそれを論理反転したラッチ信号／Ｌ
ＡＴ2が表示制御回路２０から供給され、これによりデータビットを取り込むタイミング
が制御される。すなわち、第３保持回路１４４ａ，１４４ｂでは、ラッチ信号ＬＡＴ2が
立ち上がったときに、一斉にデータビットが取り込まれる。図４に示すように、第２保持
回路１４３ａは、スイッチＳＷ3a及びメモリーＭ２Aを直列接続した構成と等価であり、
第２保持回路１４３ｂは、スイッチＳＷ3b及びメモリーＭ２Bを直列接続した構成と等価
である。
なお、電気光学装置１では、ラッチ信号ＬＡＴ1，ＬＡＴ2はそれぞれ、２４０個の全ブ
ロックに同時に供給される。すなわち、全ブロックで一斉に、第２保持回路１４３や第３
保持回路１４４がデータビットを取り込む。

電圧選択回路１４５ａは、第３保持回路１４４ａに接続され、第３保持回路１４４ａで
保持されるデータビットの論理に応じた電圧を選択して、これをデータ信号としてデータ
線１１４に出力する。電圧選択回路１４５ｂは、第３保持回路１４４ｂに接続され、第３
保持回路１４４ｂで保持されるデータビットの論理に応じた電圧を選択して、これをデー
タ信号としてデータ線１１４に出力する。
電圧選択回路１４５は、インバーター１４５１と、ＰＭＯＳトランジスター１４５２と
、ＮＭＯＳトランジスター１４５３とにより構成される。インバーター１４５１は、第３
保持回路１４４の出力信号（データビット）を論理反転して出力する。ＰＭＯＳトランジ
スター１４５２は、インバーター１４５１の出力信号がＬレベル（つまり、データビット
がＨレベル）のときだけオンし、高位電圧ＶDHのデータ信号をデータ線１１４に出力する
。ＮＭＯＳトランジスター１４５３は、インバーター１４５１の出力信号がＨレベル（つ
まり、データビットがＬレベル）のときだけオンし、低位電圧ＶDLのデータ信号をデータ
線１１４に出力する。高位電圧ＶDHはコモン電圧ＬＣcomよりも例えば２．５Ｖ高い電圧
であり、低位電圧ＶDLはコモン電圧ＬＣcomよりも例えば２．５Ｖ低い電圧である。
このように、電圧選択回路１４５は、第３保持回路１４４で保持されるデータビットの
論理レベルに従って、高位電圧ＶDHのデータ信号（つまり、Ｈレベルのデータ信号）、又
は低位電圧ＶDLのデータ信号（つまり、Ｌレベルのデータ信号）を選択して、データ線１
１４に供給する。
データ線駆動回路１４０の構成の説明は以上であるが、データ信号がデータ線１１４に
流れるまでのより詳細な動作については後述する。

第３に、容量線駆動回路１５０に関わる内容について説明する。
図３に示すように、容量線駆動回路１５０が第ｉ行及び第（ｉ＋１）行の容量線１３２
に出力する容量信号Ｓc（i,i+1）は、対応する走査線１１２が選択される前や選択中の期
間において、極性指定信号Ｐolのサンプリング時にＬレベルであれば、二値電圧のうち低
位側である電圧ＶSLとなり、極性指定信号Ｐolのサンプリング時にＨレベルであれば高位
側である電圧ＶSHとなる信号である。ここで、画素容量１２０と補助容量１２５との接続
点の電位を、以下では「Ｖpix」と表す。

続いて、電気光学装置１の表示動作について説明する。
まず、第１，２行の走査線１１２に供給される走査信号Ｇ（1,2）がＨレベルになると
、第１行第１列〜第１行第２４０列、及び第２行第１列〜第２行第２４０列の画素１１０
におけるＴＦＴ１１６がオンし、これらの画素電極１１８には、データ信号d(1,1)，d(1,
2)，d(2,1)，d(2,2)，…，d(1,239)，d(1,240)，d(2,239)、d(2,240)がそれぞれ供給され
る（図４参照）。このため、第１行第１列〜第１行第２４０列、及び第２行第１列〜第２
行第２４０列の画素１１０の画素容量１２０には、データ信号の電圧と、コモン電極１０
８のコモン電圧ＬＣcomとの電位差が印加される。ここで、走査信号Ｇ（1,2）がＨレベル
になる水平有効走査期間Ｆaにおいて、極性指定信号ＰolがＬレベルであって正極性書込
が指定されていれば、第１，２行の容量線１３２の容量信号Ｓc（1,2）は低位側の電圧Ｖ
SLである。このため、第１行第１列〜第１行第２４０列、及び第２行第１列〜第２行第２
４０列の補助容量１２５には、それぞれデータ信号の電圧と電圧ＶSLとの電位差が印加さ
れる。
そして、走査信号Ｇ（1,2）がＬレベルに遷移すると、第１行第１列〜第１行第２４０
列、及び第２行第１列〜第２行第２４０列の画素１１０におけるＴＦＴ１１６がオフする
。そして、走査信号Ｇ（3,4）がＨレベルに遷移すると、第１，２行の容量線１３２の容
量信号Ｓc（1,2）は、高位側の電圧ＶSHにシフトさせられる。

画素電極１１８の電圧は、走査信号Ｇ(i,i+1)がＨレベルになったときに、正極性書込
が指定されていれば、データ信号の電圧Ｖp(+)である。この後、容量線１３２の容量信号
Ｓc(i,i+1)が電圧ＶSLから電圧ＶSHに切り替えられることにより、電圧Ｖpixは電圧ΔＶp
ixだけ上昇する（つまり、Ｖpix＝Ｖp(+)＋ΔＶpixとなる）。一方、走査信号Ｇ(i,i+1)
がＨレベルになったときに、負極性書込が指定されていれば、データ信号の電圧Ｖp(-)に
なり、この後、容量線１３２の容量信号Ｓc(i,i+1)が電圧ＶSHから電圧ＶSLに切り替えら
れることにより、電圧ＶpixはΔＶpixだけ低下する（つまり、Ｖpix＝Ｖp(-)−ΔＶpixと
なる）。

なお、この実施形態では、走査線１１２の選択が終了した後、容量線１３２の容量信号
Ｓc(i,i+1)が電圧ＶSLから電圧ＶSHに切り替えられるか、又は電圧ＶSHから電圧ＶSLに切
り替えられるタイミングを、次行の走査線１１２が選択されたタイミングとしている。こ
のような理由から、上述した第３２１行の走査線１１２が、第３１９、３２０行の走査線
１１２に接続される容量線駆動回路１５０を動作させるダミーの走査線として用いられて
いるのである。この切り替えのタイミングを判別するための構成はこれに限定されること
なく、走査線１１２の選択が終了したとき以降にこの切り替えが行われればよい。

ところで、走査線１１２の選択が開始されてから容量線１３２が電圧ＶSHやＶSLに緩和
するまでには或る程度の時間（緩和時間）を要する。そして、この緩和時間は、容量線駆
動回路１５０内のスイッチのオン抵抗値、容量線１３２の配線抵抗、各種容量線寄生容量
による負荷（補助容量が支配的と考えてよい。）が大きいほど長くなるものである。よっ
て、この緩和時間に対して走査線１１２の選択期間が短い場合にあっては、容量線１３２
がＶSHやＶSLに緩和するよりも前に、走査線１１２の選択が終了することがある。このよ
うな事態が生じると、画素１１０が所望する書き込み電圧にならず、Ｖpixが所望する電
位とならないことがある。これは、走査線電極-画素電極間の寄生容量によるフィードス
ルー電圧とは異なり、本質的には容量線電位の応答不足に起因するものである。このよう
に画素電極１１８の電位が意図しない電位となってしまうことを原因として表示上の不具
合が生じることがあり、容量線駆動において好ましくない。特にサブフィールド駆動のよ
うな高速駆動を実現する上で大きな問題となる。これを回避するため、本実施形態では、
１本ずつ走査線１１２を選択する場合に比べて、フレーム期間を維持したまま、１本の走
査線１１２の選択期間を２倍にすることができるので、容量線駆動の実現において画素電
極１１８が意図しない電位になることを抑制することができ、画素電極１１８へのデータ
の書き込み後の電位を安定させることができる。
以上のような電気光学装置１の動作を実現するためには、ｎ（＝２）本の走査線１１２
を同時選択する期間において、データ線駆動回路１４０が対応するブロックの複数本のデ
ータ線１１４を同時駆動する必要がある。続いて、データ線駆動回路１４０がデータ信号
をデータ線１１４（画素１１０）に供給する際の動作を説明する。

図６は、データ線駆動回路１４０を流れる各信号の時系列変化を示すタイミングチャー
トである。図６において、「Ｄb1」，「Ｄb2」と付したタイミングチャートは、それぞれ
、どの画素１１０に対応するデータビットが表示制御回路２０からデータ線駆動回路１４
０に供給されるかを説明するものである。「Ｓja」という符号は、第ｊ列の奇数行のデー
タ線１１４に供給されるデータ信号を規定するデータビットであることを示し、「Ｓjb」
という符号は、第ｊ列の偶数行のデータ線１１４に供給されるデータ信号を規定するデー
タビットであることを示す。また、「（k＝１）」と付したタイミングチャートは、第１
ブロックの各メモリー（図４に示したＭ0，Ｍ1，Ｍ２A，Ｍ２Bでそれぞれ区別する。）に
格納されるデータビットの内容を説明するものである、括弧外が第１列の画素列に対応し
、括弧内が第２列の画素列に対応している。

データ線駆動回路１４０のシフトレジスター１４１は、選択信号ＳＥＬ1，ＳＥＬ2，Ｓ
ＥＬ3，…，ＳＥＬ120を順次出力することで、ｋの値が大きくなる方向に、各ブロックの
データ線１１４を順次選択する。
まず、データ線駆動回路１４０では、第１行の走査線１１２に対応する２４０列の画素
１１０に供給されるデータ信号を規定するデータビットの供給動作が開始する。この供給
動作は、或る水平走査期間内に行われる。
まず、時刻Ｔ1において選択信号ＳＥＬ1がＨレベルに立ち上がると、第１ブロックの第
１保持回路１４２は、データビットＤb1，Ｄb2をそれぞれ取り込んでこれを保持する。こ
のとき、データビットＤb1は「Ｓ1a」であり、データビットＤb2は「Ｓ2a」であり、第１
行第１列の第１行及び第２列のデータビットが取り込まれる。これにより、以降、第１ブ
ロックの第１保持回路１４２は、それぞれデータビットＤb1，Ｄb2（Ｓ1a，Ｓ2a）を保持
する。ただし、ラッチ信号ＬＡＴ1，ＬＡＴ2はいずれもＬレベルであるから、さらに下流
側にデータビットが転送されることはない。

時刻Ｔ2に選択信号ＳＥＬ2がＨレベルに立ち上がると、第２ブロックの第１保持回路１
４２は、それぞれデータビットＤb1，Ｄb2を取り込んでこれを保持する。このとき、デー
タビットＤb1は「Ｓ3a」で表され、データビットＤb2は「Ｓ4a」で表されるものである。
これにより、以降、第１保持回路１４２は、それぞれデータビットＤb1，Ｄb2（Ｓ3a，Ｓ
4a）を保持する。ここでも、ラッチ信号ＬＡＴ1，ＬＡＴ2がいずれもＬレベルであるから
、さらに下流側にデータビットが転送されることはない。

引き続き、時刻Ｔ3において選択信号ＳＥＬ3がＨレベルに立ち上がり、時刻Ｔ4におい
て選択信号ＳＥＬ4がＨレベルに立ち上がるなど、ｋの値が大きくなる方向に順次、Ｘシ
フトレジスター１４１で選択されたブロックに対応したデータビットＤb1，Ｄb2が、各ブ
ロックの第１保持回路１４２に取り込まれて保持される。そして、時刻Ｔ6で選択信号Ｓ
ＥＬ120が立ち上がり、第１２０ブロックの各第１保持回路１４２がデータビットを取り
込むと、第１行の全列の画素１１０に対応するデータビットの供給が完了する。
続いて、表示制御回路２０は、時刻Ｔ7においてＨレベルのラッチ信号ＬＡＴ1を出力す
る。これにより、ラッチ信号ＬＡＴ1が立ち上がり、全ブロックの第２保持回路１４３が
一斉に、自身に接続される第１保持回路１４２からデータビットを取り込む。このラッチ
信号ＬＡＴ1の立ち上がりにより、第１保持回路１４２で保持されていた全てのデータビ
ットＤb1，Ｄb2が、下流側の第２保持回路１４３に転送される。このとき、ラッチ信号Ｌ
ＡＴ2はＬレベルのままであり、さらに下流側にデータビットが転送されることはない。
これにより、図６に示すように、時刻Ｔ7以降において、第１ブロックのメモリーＭ1に
は、データビットＤb1，Ｄb2（Ｓ1a，Ｓ2a）がそれぞれ格納される。

続いて、データ線駆動回路１４０では、第２行の走査線１１２に対応する２４０列の画
素１１０に供給されるデータ信号を規定するデータビットの供給動作が開始する。この供
給動作は、第１行の場合と基本的には同じであり、第１行の走査線１１２に対応する画素
１１０に供給されるデータ信号を規定するデータビットの供給動作が行われる水平走査期
間の次の水平走査期間内に行われる。
時刻Ｔ8において選択信号ＳＥＬ1がＨレベルに立ち上がると、第１ブロックの第１保持
回路１４２は、データビットＤb1，Ｄb2を取り込んでこれを保持する。このとき、データ
ビットＤb1は「Ｓ1b」で表され、データビットＤb2は「Ｓ2b」で表されるもので、第２行
第１列の第２行及び第２列のデータビットに対応する。これにより、以降、第１ブロック
の第１保持回路１４２は、それぞれデータビットＤb1，Ｄb2（Ｓ1b，Ｓ2b）を保持する。
ただし、ラッチ信号ＬＡＴ1，ＬＡＴ2がいずれもＬレベルであるから、さらに下流側にデ
ータビットが転送されることはない。先に第１保持回路１４２が保持していたデータビッ
トＤb1，Ｄb2（Ｓ1a，Ｓ2a）は、既に第２保持回路１４３に転送され、これが退避された
ことになるから、データビットＤb1，Ｄb2（Ｓ1a，Ｓ2a）が失われることはない。

時刻Ｔ9に選択信号ＳＥＬ2がＨレベルに立ち上がると、第２ブロックの第１保持回路１
４２は、それぞれデータビットＤb1，Ｄb2を取り込んでこれを保持する。このとき、デー
タビットＤb1は「Ｓ3b」で表され、データビットＤb2は「Ｓ4b」で表されるものである。
これにより、以降、第１保持回路１４２は、それぞれデータビットＤb1，Ｄb2（Ｓ3b，Ｓ
4b）を保持する。ここでも、先に第１保持回路１４２が保持していたデータビットＤb1，
Ｄb2（Ｓ3a，Ｓ4a）が既に第２保持回路１４３に転送され、これが退避されたことになる
から、データビットＤb1，Ｄb2（Ｓ3a，Ｓ4a）が失われることはない。

引き続き、時刻Ｔ10において選択信号ＳＥＬ3が立ち上がり、時刻Ｔ11において選択信
号ＳＥＬ4が立ち上がるなど、ｋの値が大きくなる方向に順次、Ｘシフトレジスター１４
１で選択されたブロックに対応したデータビットＤb1，Ｄb2が各ブロックの第１保持回路
１４２に保持される。そして、時刻Ｔ13で選択信号ＳＥＬ120が立ち上がった後、偶数行
の画素１１０に対応するデータビットの保持が完了する。
続いて、時刻Ｔ14において、表示制御回路２０は、ラッチ信号ＬＡＴ1をＬレベルに維
持したままＨレベルのラッチ信号ＬＡＴ2を出力する。これにより、ラッチ信号ＬＡＴ2が
立ち上がり、各ブロックの第３保持回路１４４ａ，１４４ｂが一斉に、上流側の保持回路
からデータビットを取り込む。すなわち、全ブロックで、第１保持回路１４２及び第２保
持回路１４３ｂで保持されていたデータビットＤb1，Ｄb2が一斉に、第３保持回路１４４
に転送される。時刻Ｔ14以降において、例えば、第１ブロックのデータビットＤb1が供給
される第３保持回路１４４ａは、データビットＤb1（Ｓ1a）を保持し、第３保持回路１４
４ｂは、データビットＤb1（Ｓ2a）を保持する。一方、第１ブロックのデータビットＤb2
が供給される第３保持回路１４４ａは、データビットＤb1（Ｓ1b）を保持し、第３保持回
路１４４ｂは、データビットＤb2（Ｓ2b）を保持する。

以上のデータビットの供給動作により、２画素行の全画素に供給すべきデータ信号を規
定するテータビットが、第３保持回路１４４ａ，１４４ｂに一斉に供給されたことになる
。この供給があった後、走査線駆動回路１３０により時刻Ｔ14で走査線１１２の選択が開
始されると、電圧選択回路１４５は第３保持回路１４４で保持されたデータビットの論理
レベルに従って、Ｈレベル又はＬレベルのデータ信号を選択し、これをデータ線１１４に
供給する。これにより、第１，２行の各画素１１０に対応するデータの書き込みが行われ
る。
以降、第３，４行、第５，６行、…、第３１９，３２０行の各画素１１０に対応するデ
ータの書き込みが、第１，２行に同様に行われる。これらの書き込み時においても、各行
の走査線１１２に対応する画素１１０に供給されるデータ信号を規定するデータビットの
供給動作は、水平走査期間単位で行を切り替えて実施される。

以上をまとめると、データ線駆動回路１４０は、まず、一の行の画素についてデータビ
ットＤb1,Ｄb2を順次、第１保持回路１４２に転送する。すなわち、データ線駆動回路１
４０は、画像信号線として第１画像信号線と第２画像信号線とがある場合に、この第１及
び第２画像信号線から供給されるデータビットを、画像信号線毎に異なる第１保持回路１
４２に一斉に供給する。次に、データ線駆動回路１４０は、第１保持回路１４２に保持さ
れたデータビットＤb1,Ｄb2を下流側の第２保持回路１４３に退避させて、他の行の画素
１１０に供給されるデータ信号を規定するデータビットＤb1,Ｄb2を、第１保持回路１４
２に転送する。そして、データ線駆動回路１４０は、第１保持回路１４２及び第２保持回
路１４３で保持していた２画素行分のデータビットＤb1,Ｄb2に応じて、対応するデータ
線１１４にデータ信号を一斉に供給する。

以上説明した第１実施形態によれば、データ線駆動回路１４０がｎ本の走査線を同時選
択して対応するデータ線１１４を駆動する場合に、対応する複数本のデータ線を同時駆動
することができる。特に本実施形態では、第１保持回路１４２を複数画素行で共用するこ
とができ、Ｘシフトレジスター１４１の出力段数をデータ線１１４のブロック数と同じに
することができるので、従来のデータ線駆動回路と比較してこの出力段数を増大させる必
要がない。また、Ｘシフトレジスター１４１のサンプリングスイッチの駆動能力を増大さ
せる必要もなく、Ｘシフトレジスター１４１の回路面積の増大を抑えられる。さらに、各
ブロックで複数の保持回路が直列接続されているので、配線スペースを効率的に利用する
ことができる。また、データ信号の相展開数は「２」であり、これが著しく増大すること
がないし、また、表示制御回路２０は、Ｘシフトレジスター１４１において選択信号ＳＥ
Ｌkが出力される出力段のシフト方向を示す水平走査方向に従って、データビットを順次
生成すればよいから、そのための構成及び処理が複雑化することがないし、不要なディレ
イの発生が抑えられる。また、表示制御回路２０は行単位でデータビットを順次出力する
ので、従来の１行のデータ書込と、本願発明のような複数行のデータの同時書込みのドラ
イバーＩＣとの共用化を図りやすくなる。

［第２実施形態］
次に、本発明の第２実施形態について説明する。
この第２実施形態の電気光学装置は、第１実施形態の電気光学装置とは、ラッチ信号Ｌ
ＡＴ1の立ち上がり期間が異なる。以下の説明において、この実施形態の電気光学装置が
備える構成のうち、第１実施形態の電気光学装置１が備える構成と共通するものは同一の
符号を付して表し、それらの構成の説明及び図示を適宜省略する。

図７は、データ線駆動回路１４０を流れる各信号の時系列変化を示すタイミングチャー
トである。以下、図７を参照しつつデータ線駆動回路１４０の動作を説明する。
この実施形態において、表示制御回路２０は、第２保持回路１４３に転送するデータビ
ットを第１保持回路１４２に供給するとき、Ｘシフトレジスター１４１により全データ線
１１４が選択される期間全体にわたって、ラッチ信号ＬＡＴ1をＨレベルに立ち上げて、
全ブロックについて第２保持回路１４３へのデータビットの転送を継続して許可する。一
方で、表示制御回路２０は、第２保持回路１４３に転送しないデータビットを第１保持回
路１４２に供給するとき、ラッチ信号ＬＡＴ1をＬレベルにして、第１保持回路１４２か
ら第２保持回路１４３へのデータビットの転送を不許可とする。このようにして、データ
線駆動回路１４０は、Ｘシフトレジスター１４１により選択信号ＳＥＬ1，ＳＥＬ2，ＳＥ
Ｌ3，…，ＳＥＬ120が順次出力される期間において、ラッチ信号ＬＡＴ1を変更しない。

以上の構成により、第２保持回路１４３に転送するものとして第１保持回路１４２に取
り込まれたデータビットは、直ちに第２保持回路１４３に転送される。第２保持回路１４
３へのデータビットの転送以降の動作は、上述した第１実施形態と同じである。
以上説明した第２実施形態によれば、各ブロックで第１保持回路１４２から第２保持回
路１４３へのデータビットの転送が時間的に分散するので、電気光学装置１の電源電圧降
下の抑制を図ることができ、電気光学装置１の動作の確実性が増す。また、表示制御回路
２０は、Ｘシフトレジスター１４１が各出力段から選択信号を出力する期間の開始前に、
複数ブロックの第１保持回路１４１から第２保持回路１４２へのデータビットの転送の許
可の有無を切り替えればよいから、その制御が第１実施形態の場合に比べて簡素化される
。さらに、第２保持回路１４３ではラッチ信号ＬＡＴ1に基づく高速なスイッチング動作
が不要であるので、上述した第１実施形態の構成よりも必要とされる応答速度を緩和でき
る。

［第３実施形態］
次に、本発明の第３実施形態について説明する。
この第３実施形態の電気光学装置は、第１実施形態の電気光学装置１の構成のうち、ラ
ッチ信号ＬＡＴ1で第２保持回路１４３にデータビットを転送することに代えて、選択信
号によって、この転送に係る制御を実現するようにした点で相違する。以下の説明におい
て、この実施形態の電気光学装置が備える構成のうち、第１実施形態の電気光学装置１が
備える構成と共通するものは同一の符号を付して表し、それらの構成の説明及び図示を適
宜省略する。

図８は、この実施形態のデータ線駆動回路１４０の構成を示す図である。図９は、デー
タ線駆動回路１４０のうち、シフトレジスター１４１の出力段側の回路構成を示す図であ
る。
この実施形態において、表示制御回路２０は、ラッチ信号ＬＡＴ1を出力しない代わり
に、転送動作許可信号ＸＬＥをデータ線駆動回路１４０に出力する。転送動作許可信号Ｘ
ＬＥは、第２保持回路１４３へのデータビットの転送を許可する際に表示制御回路２０に
より出力される信号であり、全ブロックで共用される。転送動作許可信号ＸＬＥがＨレベ
ルのときは転送動作が許可され、Ｌレベルのときは転送動作が許可されない。
データ線駆動回路１４０は、上述した第１実施形態の構成に加えて、更に、各ブロック
に対応して１つずつ設けられたバッファー回路１４６（図８に「ＢＵＦ」と付したもの）
を有している。第ｋブロックのバッファー回路１４６は、転送動作許可信号ＸＬＥと、第
ｋブロックの次にＸシフトレジスター１４１により選択される、第（ｋ＋１）ブロックに
対応する選択信号ＳＥＬk+1とに応じて、第ｋブロックの第２保持回路１４３に所定の論
理レベルの信号を供給するものである。換言すると、バッファー回路１４６は、転送動作
許可信号ＸＬＥと、一のブロックの次にＸシフトレジスター１４１により選択されるブロ
ックに対応する選択信号とに応じて、当該一のブロックの第２保持回路１４３にデータビ
ットを取り込むことを指示する信号を供給する。
なお、データ線駆動回路１４０のＸシフトレジスター１４１は、選択信号ＳＥＬ120よ
りもよりも後に、選択信号ＳＥＬ121を出力する。つまり、この実施形態のＸシフトレジ
スター１４１の選択信号の出力段は、第１，２実施形態のそれよりも「１」だけ多い。た
だし、選択信号ＳＥＬ121はサンプリングスイッチに対応しておらず、第１２０ブロック
のバッファー回路１４６の動作を制御するために用いられる。

バッファー回路１４６は、ＮＡＮＤゲート１４６１とインバーター１４６２とにより構
成される。第ｋブロックのバッファー回路１４６において、ＮＡＮＤゲート１４６１の一
方の入力端には、転送動作許可信号ＸＬＥが入力され、他方の入力端には、選択信号ＳＥ
Ｌk+1が入力され、ＮＡＮＤゲート１４６１はそれらの否定論理積を出力する。すなわち
、ＮＡＮＤゲート１４６１は、転送動作許可信号ＸＬＥがＨレベルのときに、選択信号Ｓ
ＥＬk+1がＨレベルになると、Ｌレベルの信号を出力する。それ以外の場合は、ＮＡＮＤ
ゲート１４６１は、Ｈレベルの信号を出力する。インバーター１４６２は、ＮＡＮＤゲー
ト１４６１の出力信号を論理反転して出力するものである。
以上の構成により、バッファー回路１４６は、転送許可を示す転送動作許可信号ＸＬＥ
が入力されたときに、第（ｋ＋１）ブロックの選択信号ＳＥＬk+1が入力された場合に限
り、データビットの取り込みを指示する論理レベルの信号を、第ｋブロックの第２保持回
路１４３に供給する。第２保持回路１４３はこの信号が供給されたときにデータビットを
取り込むことで、第１保持回路１４２から第２保持回路１４３にデータビットが転送され
る。

図１０は、データ線駆動回路１４０を流れる各信号の時系列変化を示すタイミングチャ
ートである。以下、図１０を参照しつつ、表示制御回路２０及びデータ線駆動回路１４０
の動作を説明する。
表示制御回路２０は、奇数行の画素行に対応するデータビットを第１保持回路１４２に
供給するとき、Ｘシフトレジスター１４１により複数のデータ線１１４が選択される期間
全体でＨレベルに立ち上がっているように、転送動作許可信号ＸＬＥを出力する。つまり
、転送動作許可信号ＸＬＥの立ち上がり期間は、上述した第２実施形態のラッチ信号ＬＡ
Ｔ1の立ち上がり期間と同じである。また、シフトレジスター１４１は、選択信号ＳＥＬ1
，ＳＥＬ2，ＳＥＬ3，…，ＳＥＬ121（時刻Ｔ15）として順次排他的に出力するので、第
ｋブロックのデータ線１１４を選択して第１保持回路１４２にデータビットを供給した後
、第（ｋ＋１）ブロックのデータ線１１４を選択して、第ｋブロックの第１保持回路１４
２から第２保持回路１４３にデータビットを転送させる。以降、同様の動作が繰り返され
る。一方で、表示制御回路２０は、偶数行の画素行に対応するデータビットを第１保持回
路１４２に供給するとき、Ｘシフトレジスター１４１により複数のデータ線１１４が選択
される期間全体でＬレベルになるように、転送動作許可信号ＸＬＥを出力し、データビッ
トの第２保持回路１４３への転送を許可しない。そして、表示制御回路２０は、時刻Ｔ16
でラッチ信号ＬＡＴ2をＨレベルに立ち上げて、各データ線１１４にデータ信号を供給す
る。
以上説明した第３実施形態によれば、上記第２実施形態と同等の作用効果を奏するとと
もに、ラッチ信号ＬＡＴ1の出力を省略できる分、表示制御回路２０の構成及び制御を簡
素化することができる。

［第４実施形態］
次に、本発明の第４実施形態について説明する。
この第４実施形態の電気光学装置は、Ｘシフトレジスター１４１を、いわゆる双方向シ
フトレジスターにした場合に、選択信号ＳＥＬkが出力される出力段のシフト方向を示す
水平走査方向に関わらず、上述した第３実施形態と同等のデータ信号の供給動作を可能に
したものである。以下の説明において、この実施形態の電気光学装置が備える構成のうち
、第３実施形態の電気光学装置１が備える構成と共通するものは同一の符号を付して表し
、それらの構成の説明及び図示を適宜省略する。

図１１は、この実施形態のデータ線駆動回路１４０の構成を示す図である。図１２は、
データ線駆動回路１４０のうち、Ｘシフトレジスター１４１の出力段側の回路構成を示す
図である。
表示制御回路２０は，上述した第３実施形態と同等の制御を行うとともに、水平走査方
向を可変にする機能を有し、水平走査方向を指示するための転送方向制御信号ＸＤＩＲを
出力する。転送方向制御信号ＸＤＩＲは、水平走査方向を、互いに排他的な論理レベルで
指示する信号である。ここでは、上記第１〜３実施形態のように図中左から右方向に対応
する水平走査方向とする場合に、Ｈレベルとなり、それとは逆の水平走査方向とする場合
に、Ｌレベルとなる転送方向制御信号ＸＤＩＲを出力する。Ｘシフトレジスター１４１は
、転送方向制御信号ＸＤＩＲに従った水平走査方向で選択信号ＳＥＬkを順次出力する。
データ線駆動回路１４０は、上述した第３実施形態のバッファー回路１４６に代えて、
バッファー回路１４６ａを有している。また、データ線駆動回路１４０のＸシフトレジス
ター１４１は、選択信号ＳＥＬ120より後に選択信号ＳＥＬ121を出力する。また、データ
線駆動回路１４０のＸシフトレジスター１４１は、図中右から左方向を水平走査方向とす
る場合に、選択信号ＳＥＬ1よりも後に選択信号ＳＥＬ0を出力する。つまり、この実施形
態のＸシフトレジスター１４１の選択信号の出力段数は、第３実施形態のそれよりも「１
」だけ多い。選択信号ＳＥＬ0はサンプリングスイッチのオンオフ制御には用いられるこ
とはなく、第１ブロックのバッファー回路１４６の動作を制御するために用いられる。

バッファー回路１４６ａは、各ブロックに対応して１つずつ設けられ、このブロックの
次にＸシフトレジスター１４１により選択されるブロックに対応した選択信号ＳＥＬk-1
又はＳＥＬk+1と、転送動作許可信号ＸＬＥとに応じて、第ｋブロックの第２保持回路１
４３へのデータビットの転送を制御するものである。より詳細には、バッファー回路１４
６ａは、Ｈレベルの転送動作許可信号ＸＬＥと、一のブロックの次にＸシフトレジスター
１４１により選択されるブロックに対応する選択信号とに応じて、その水平走査方向に関
わらず、当該一のブロックの第２保持回路１４３にデータビットを取り込むことを指示す
る信号を供給する。

図１２に示すように、バッファー回路１４６ａは、ＮＡＮＤゲート１４６１及びインバ
ーター１４６２のほか、トランスファーゲート１４６３，１４６４を有している。ＮＡＮ
Ｄゲート１４６１は、一方の入力端に、転送動作許可信号ＸＬＥが入力され、他方の入力
端はトランスファーゲート１４６３，１４６４の出力端にそれぞれ電気的に接続されてい
る。トランスファーゲート１４６３，１４６４は、各々、転送方向制御信号ＸＤＩＲ及び
／ＸＤＩＲによってオンオフが切り替えられる。具体的には、トランスファーゲート１４
６３は、転送方向制御信号ＸＤＩＲがＨレベル（つまり、転送方向制御信号／ＸＤＩＲが
Ｌレベル）のときにオンして、第（ｋ＋１）ブロックの選択信号ＳＥＬk+1に応じたＨレ
ベルの信号を、ＮＡＮＤゲート１４６１の入力端に出力する。一方、トランスファーゲー
ト１４６３は、転送方向制御信号ＸＤＩＲがＬレベル（つまり、転送方向制御信号／ＸＤ
ＩＲがＨレベル）のときにオフして、Ｌレベルの信号をＮＡＮＤゲート１４６１の入力端
に出力する。トランスファーゲート１４６４は、転送方向制御信号ＸＤＩＲがＬレベル（
つまり、転送方向制御信号／ＸＤＩＲがＨレベル）のときにオンして、第（ｋ−１）ブロ
ックの選択信号ＳＥＬk-1に応じたＨレベルの信号を、ＮＡＮＤゲート１４６１の入力端
に出力する。一方、トランスファーゲート１４６３は、転送方向制御信号ＸＤＩＲがＨレ
ベル（つまり、転送方向制御信号／ＸＤＩＲがＬレベル）のときにはオフして、Ｌレベル
の信号をＮＡＮＤゲート１４６１の入力端に出力する。

以上のように、転送方向制御信号ＸＤＩＲの論理レベルに応じて、水平走査方向に関わ
らず、第ｋブロックの次にＸシフトレジスター１４１に選択されるブロックのバッファー
回路１４６ａから、第ｋブロックの第２保持回路１４３に対して、データビットの転送を
指示する信号が出力される。これにより、Ｘシフトレジスター１４１の水平走査方向に関
わらず、Ｘシフトレジスター１４１の選択信号を用いて第２保持回路１４３の動作を制御
することができる。
なお、各種制御信号の時系列変化は上記第３実施形態と同じであるから、ここではその
説明を省略する。

［変形例］
本発明は、上述した実施形態と異なる形態で実施することが可能である。本発明は、例
えば、以下のような形態で実施することも可能である。また、以下に示す変形例は、各々
を適宜に組み合わせてもよい。

［変形例１］
上述した各実施形態においては、ｎ＝２とし、走査線駆動回路１３０が２本の走査線１
１２を同時選択し、且つ容量線駆動回路１５０が同時選択された走査線１１２に対応する
２本の容量線１３２を同時駆動していた。これに対し、ｎを「３」以上としても本発明を
特定可能である。つまり、走査線駆動回路１３０が任意のｎ本の走査線１１２を同時に選
択し、且つ容量線駆動回路１５０がそれらの走査線１１２に対応するｎ本の容量線１３２
を同時に駆動する構成としても、上述した各実施形態と同等の効果を奏する。
図１３は、ｎ＝３とした場合のシフトレジスター１４１の出力段側の回路構成である。
ここでは、説明を簡単にするために、図４などに示した等価回路を用いて説明するが、上
記実施形態と同等の構成の保持回路を適用してよい。
なお、図１３には、第ｋブロックのうち或る１相のデータビットＤbが入力される部分
のみを示す。ただし、ここでは、データ信号の相展開数は「３」であるとし、供給される
データ信号の相が画素行毎に異なるものとする。また、第２保持回路１４３（１４３ａ〜
１４３ｃ）は、上述の第１実施形態と同様、第１保持回路１４２からのデータビットの退
避を目的として設けられ、第３保持回路１４４（１４４ａ〜１４４ｃ）は、電圧選択回路
１４５（１４５ａ〜１４５ｃ）がデータ信号として供給する電圧を規定するデータビット
を保持するものである。

図１３に示すように、ｎ＝３であるから、一の第１保持回路１４２と、対応するブロッ
クの２本のデータ線１１４との間に、第２保持回路１４３が各々電気的に接続される。つ
まり、ここでも、第２保持回路１４３が接続されないデータ線１１４は第１保持回路１４
２毎に１本までである。
選択信号ＳＥＬkが供給されて第１保持回路１４２のサンプリングスイッチＳＷ1がオン
すると、まず、第１行に対応するデータビットＤbが第１保持回路１４２のメモリーＭ0に
格納される。そして、ラッチ信号ＬＡＴ1に応じてスイッチＳＷ2がオンすると、このＤb
は第２保持回路１４３ａのメモリーＭ1に転送される。次に、選択信号ＳＥＬkが供給され
てサンプリングスイッチＳＷ1がオンすると、続いて、第２行に対応するデータビットＤb
が第１保持回路１４２のメモリーＭ0に格納される。そして、ラッチ信号ＬＡＴ2に応じて
スイッチＳＷ2a，2bがオンすると、第１行に対応するデータビットＤbは第１保持回路１
４２から第２保持回路１４３ｂのメモリーＭ２Aに転送され、第２行目に対応するデータ
ビットＤbは第１保持回路１４２から第２保持回路１４３ｃのメモリーＭ２Bに転送される
。次に、選択信号ＳＥＬkが供給されてサンプリングスイッチＳＷ1がオンすると、続いて
、第３行に対応するデータビットＤbが第１保持回路１４２のメモリーＭ0に格納される。
そして、ラッチ信号ＬＡＴ3に応じてスイッチＳＷ4a，4b,4cがオンすると、第１行に対応
するデータビットＤbは第３保持回路１４４ａのメモリーＭ３Aに転送され、第２行に対応
するデータビットＤbは第３保持回路１４４ｂのメモリーＭ３Bに転送され、第３行に対応
するデータビットＤbは第３保持回路１４４ｃのメモリーＭ３Cに転送される。そして、上
述した実施形態と同様にして、電圧選択回路１４５ａ〜１４５ｃによって、第３保持回路
１４４ａ〜１４４ｃに保持されるデータビットが規定するデータ信号がデータ線１１４に
供給される。
なお、この場合、同時選択される３行の走査線１１２のうち、１行目の走査線１１２が
本発明の第１走査線に対応し、２，３行目の各走査線１１２がそれぞれ本発明の第２走査
線に対応する。また、１の第１保持回路１４２に接続される３列のデータ線１４のうち、
１列目のデータ線１１４が本発明の第１データ線に対応し、２，３列目の各データ線１１
４がそれぞれ本発明の第２データ線に対応する。

ここでは、３本の走査線１１２を同時選択する場合を説明したが、ｎを「４」以上とし
ても同様に考えることができる。つまり、ｎ＝ｍ（ｍは２以上の任意の整数）の場合、各
ブロックには、ｍ×（データ信号の相展開数）だけ、データ線が属する。また、データ信
号の相展開数は任意である。そして、第１保持回路より下流側には、それぞれデータビッ
トの相展開数に等しい本数のデータ線が接続され、各データ線と第１保持回路との間には
、互いに１ずつ異なるように第２保持回路が直列接続される。ただし、ここでも、第２保
持回路が接続されないデータ線は、第１保持回路毎に１本ずつである。
ところで、各ブロックで各データ線に接続される第２保持回路の数（つまり、メモリー
の数）がそれぞれ異なり、接続されるメモリーの数が多いほど、長期間にわたってデータ
ビットを退避させることができる。よって、データ線駆動回路は、第２保持回路の接続数
が多いデータ線から順に、各データ線に供給するデータ信号を規定するデータビットを第
１保持回路に供給して、上述したように、第１保持回路へのデータビットの格納及び第２
保持回路への退避を繰り返す。また、第２保持回路が直列接続される場合、データ線駆動
回路１４０は、第１保持回路に新たなデータビットを供給するたびに、下流側に隣接する
第２保持回路にデータビットを転送する。これにより、各ブロックのデータ線１１４の本
数に関わらず、全データ線１１４に一斉にデータ信号を供給することができる。
なお、ｎを「３」以上とする場合にも、上述した第３〜第４実施形態で説明した構成を
適用可能である。また、各ブロックで一部のデータ線１１４に第２保持回路１４３を接続
するのではなく、全データ線に第２保持回路１４３を接続してもよい。また、各第１保持
回路と接続されるデータ線は、同一画素列に対応するものでなくてもよく、各第１保持回
路で互いにデータ線が重複しないような、任意のデータ線の組み合わせとすることができ
る。

［変形例２］
本発明は、いわゆる容量線駆動を必須とするものではない。例えば、特許文献１のよう
に、１水平走査期間を長く確保することで、画素へのデータの書込時間を長くすることが
できるので、この目的においても本発明の適用が効果的である。近年では、２倍速、４倍
速、…というように、液晶パネルの駆動がより高速化する傾向がある。このような高速駆
動が行われる場合、１フレーム期間をそれぞれ複数フィールドとに分けるとともに、各フ
ィールドにおいて、走査線駆動回路がそれぞれ全走査線を走査する。このように高速化す
るほど１水平走査期間が短くなり、データの書込時間を確保することが難しい。そこでこ
のような課題を解決するために本発明の駆動回路及び電気光学装置を適用してもよい。本
発明において、複数本の走査線を同時選択する動機については特に問わない。

［変形例３］
上述した各実施形態では、表示制御回路２０は、ラッチ信号によって全ブロックで一斉
に保持回路にデータビットを転送させていたが、それぞれ別個の制御信号を用いて転送動
作を制御してもよい。
また、本発明は、データ線毎に第２保持回路を複数設ける場合にこれらを直列接続する
構成に限らず、一部又は全部を並列接続することを妨げない。この場合、第２保持回路同
士でのデータ転送は必ずしも必要でないと考えられる。
また、本発明は、データビットの相展開数はｎに一致させなくてもよい。

［変形例４］
上述した各実施形態では、走査線駆動回路１３０は隣接する２行分の走査線を同時選択
していたが、例えば、奇数行同士或いは偶数行同士である２本の走査線１１２を同時に選
択してもよい。具体的には、走査線駆動回路１３０は、第ｉ行の走査線１１２と第（ｉ＋
２）行の走査線１１２とを一組とする。そして、走査線駆動回路１３０は、第ｉ行及び第
（ｉ＋２）行の走査線１１２に対して共通する走査信号Ｇ（i,i+2）を供給する。そして
、各組の走査線１１２にあっては、一の走査線１１２とそれに隣りあう走査線１１２との
間に、各々、他の組の走査線１１２であって走査信号Ｇ（i+1,i+3）が供給される走査線
１１２を１本挟むことになる。この場合、表示制御回路２０が選択走査線に応じたデータ
ビットを生成して出力すればよく、データ線駆動回路１４０の動作は上述した各実施形態
と同じでよい。
また、同時選択される走査線１１２の組み合わせはこれ以外であってもよい。

また、一組をなす２本の走査線１１２に対応する容量線１３２同士は、容量線駆動回路
１５０に電気的に接続される一端に対する他端が互いに電気的に接続されてもよい。この
構成によれば、１つの容量線駆動回路１５０によって駆動される複数の容量線１３２同士
の電位差の発生が抑えられ、それぞれの容量線１３２の駆動が整合することになる。その
結果、いわゆる横クロストークの発生を抑えることができる。同一組に属する容量線１３
２同士は可能であれば容量線末端部だけでなく、隣接する各画素同士で接続してもよく、
数画素おきに接続するような構成でもよい。

［変形例５］
上述した実施形態の液晶１０５を反射型ではなく透過型としてもよいし、透過型と反射
型とを組み合わせた半透過・半反射型としてもよい。
また、画素容量１２０は、ノーマリーブラックモードに限られず、ノーマリーホワイト
モードでもよい。
また、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３画素で１ドットを構成して、カラー表示を行
うとしてもよいし、さらに、別の色を追加し、これらの４色以上の画素で１ドットを構成
してもよい。
また、本発明は、例えば、サブフィールド駆動方式や階調レベルに応じた大きさの電圧
を印加する電圧変調方式を採用する電気光学装置に適用してもよい。また、データ線駆動
回路１４０の駆動方式によっては、上述した第３保持回路１４４に相当する構成は不要で
ある。
上述した各実施形態の保持回路は、１ｂｉｔを保持するラッチ回路であったが、例えば
１つの保持回路で、複数画素分のデータビット（つまり、複数ｂｉｔ）を保持できるもの
であってもよい。
また、表示領域１００における走査線１１２やデータ線１１４の数はあくまで一例であ
り、表示領域１００を構成する画素１１０の数は、２４０×３２０画素に限定されない。
また、本発明は、液晶の電気光学装置に限らず、有機ＥＬ（Electro Luminescence）な
どを用いた電気光学装置に適用してもよい。

［変形例６］
次に、上述した各実施形態に係る電気光学装置を表示装置として有する電子機器につい
て説明する。図１４は、実施形態に係る電気光学装置を用いた携帯電話１２００の構成を
示す図である。
この図に示されるように、携帯電話１２００は、複数の操作ボタン１２０２のほか、受
話口１２０４、送話口１２０６とともに、上述した電気光学装置を備えるものである。な
お、電気光学装置のうち、表示領域１００に相当する部分の構成要素については外観とし
ては現れない。

また、上述した実施形態に係る電気光学装置を用いた電子機器の一例として、その表示
領域１００をライトバルブとして用いた投射型表示装置（プロジェクター）について説明
する。図１５は、このプロジェクター２１００の構成を示す平面図である。
この図に示すように、プロジェクター２１００の内部には、ハロゲンランプ等の白色光
源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から
射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイッ
クミラー２１０８によってＲ（赤）色、Ｇ（緑）色、Ｂ（青）色の３原色に分離されて、
各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。
なお、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐため
に、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレ
ーレンズ系２１２１を介して導かれる。

このプロジェクター２１００では、表示領域１００を含む電気光学装置が、Ｒ色、Ｇ色
、Ｂ色のそれぞれに対応して３組設けられる。ライトバルブ１００Ｒ、１００Ｇおよび１
００Ｂの構成は、上述した表示領域１００と同様である。Ｒ色、Ｇ色、Ｂ色のそれぞれの
原色成分の階調レベルを指定するに映像信号がそれぞれ外部上位回路から供給されて、ラ
イトバルブ１００Ｒ、１００Ｇおよび１００がそれぞれ駆動される構成となっている。
ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイク
ロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム
２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。
したがって、各原色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１
４によってカラー画像が投射されることとなる。

なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー２
１０８によって、Ｒ色、Ｇ色、Ｂ色のそれぞれに対応する光が入射するので、カラーフィ
ルターを設ける必要はない。また、ライトバルブ１００Ｒ、１００Ｂの透過像は、ダイク
ロイックプリズム２１１２により反射した後に投射されるのに対し、ライトバルブ１００
Ｇの透過像はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる水平走査
方向は、ライトバルブ１００Ｇによる水平走査方向と逆向きにして、左右を反転させた像
を表示する構成となっている。

なお、電気光学装置が適用される電子機器としては、図１４，１５に示される携帯電話
やプロジェクターの他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビ
ューファインダー型（またはモニター直視型）のビデオレコーダー、カーナビゲーション
装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ
電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各
種電子機器の表示装置として、上述した電気光学装置が適用可能であることは言うまでも
ない。

１…電気光学装置、１００…表示領域、１０８…コモン電極、１１０…画素、１１２…走
査線、１１４…データ線、１１８…画素電極、１２０…画素容量、１２５…補助容量、１
３０…走査線駆動回路、１３２…容量線、１４…データ線、１４０…データ線駆動回路、
１４１…Ｘシフトレジスター、１４２…第１保持回路、１４３…第２保持回路、１４４，
１４４ａ，１４４ｂ…第３保持回路、１４５…電圧選択回路、１４６，１４６ａ…バッフ
ァー回路、１５０…容量線駆動回路、２０…表示制御回路、２００…携帯電話、２１００
…プロジェクター

Claims

第１及び第２走査線と、
第１及び第２データ線と、
前記第１走査線と前記第１データ線との交差に対応して設けられた第１画素と、
前記第２走査線と前記第２データ線との交差に対応して設けられた第２画素と、
を有する電気光学装置の駆動回路であって、
前記第１及び第２走査線を選択する走査線駆動回路と、
前記第１及び第２走査線が選択された期間に、前記第１画素に対して前記第１データ線
を介してそれぞれ前記第１画素の階調に応じた第１データ信号を供給し、前記第２画素に
対して前記第２データ線を介してそれぞれ前記第２画素の階調に応じた第２データ信号を
供給するデータ線駆動回路と
を備え、
前記データ線駆動回路は、
前記第１データ信号を規定する第１データビット及び前記第２データ信号を規定する第
２データビットが供給される画像信号線と、前記第２データ線との間に設けられ、前記画
像信号線及び前記第２データ線に電気的に接続された第１保持回路と、
前記第１保持回路と前記第１データ線との間に設けられ、前記第１保持回路及び前記第
１データ線に電気的に接続された第２保持回路と
を有し、
一水平走査期間に供給された前記第１データビットを前記第１保持回路で保持するとと
もに、前記第２保持回路に転送して前記第２保持回路で保持し、
前記一水平走査期間の次の水平走査期間に供給された前記第２データビットを前記第１
保持回路で保持し、
前記第１及び第２走査線が選択された期間において、前記第２保持回路が保持する前記
第１データビットに応じた前記第１データ信号を前記第１データ線に供給し、前記第１保
持回路が保持する前記第２データビットに応じた前記第２データ信号を前記第２データ線
に供給する
ことを特徴とする電気光学装置の駆動回路。
前記画像信号線として第１画像信号線と第２画像信号線とがあり、
前記データ線駆動回路は、
前記第１及び第２画像信号線から供給される前記第１及び第２データビットを、画像信
号線毎に異なる前記第１保持回路に一斉に供給する
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。
前記第１保持回路を複数有し、
前記データ線駆動回路は、
前記第１データビットが前記複数の第１保持回路に供給される前記一水平走査期間の全
体にわたって、前記第１保持回路から前記第２保持回路への前記第１及び第２データビッ
トの転送を継続して許可する
ことを特徴とする請求項１又は２に記載の電気光学装置の駆動回路。
予め複数にブロック化された各ブロックの前記第１及び第２データ線を、当該ブロック
毎に順次排他的に選択する選択信号を出力するシフトレジスターを備え、
前記第２保持回路は、所定の論理レベルの信号が供給されたときに前記第１及び第２デ
ータビットを前記第１保持回路から取り込んで保持するものであり,
前記データ線駆動回路は、
前記第１保持回路から前記第２保持回路への前記第１及び第２データビットの転送を許
可する期間に供給される転送動作許可信号と、一のブロックの次に前記シフトレジスター
により選択されるブロックの前記選択信号とに応じて、当該一のブロックの前記第１デー
タ線と電気的に接続された前記第２保持回路に、前記所定の論理レベルの信号を供給する
ことを特徴とする請求項１又は２に記載の電気光学装置の駆動回路。
前記シフトレジスターは、水平走査方向が可変であり、
前記データ線駆動回路は、
前記水平走査方向を指定する転送方向制御信号に応じて、前記水平走査方向に関わらず
、前記一のブロックの次に前記シフトレジスターにより選択されるブロックの前記選択信
号とに応じて、当該一のブロックの前記第１データ線と電気的に接続された前記第２保持
回路に、前記所定の論理レベルの信号を供給する
ことを特徴とする請求項４に記載の電気光学装置の駆動回路。
第１及び第２走査線と、
第１及び第２データ線と、
前記第１走査線と前記第１データ線との交差に対応して設けられた第１画素と、
前記第２走査線と前記第２データ線との交差に対応して設けられた第２画素と、
前記第１及び第２走査線を選択する走査線駆動回路と、
前記第１及び第２走査線が選択された期間に、前記第１画素に対して前記第１データ線
を介してそれぞれ前記第１画素の階調に応じた第１データ信号を供給し、前記第２画素に
対して前記第２データ線を介してそれぞれ前記第２画素の階調に応じた第２データ信号を
供給するデータ線駆動回路と
を備え、
前記データ線駆動回路は、
前記第１データ信号を規定する第１データビット、及び前記第２データ信号を規定する
第２データビットが供給される画像信号線と前記第２データ線との間に設けられ、前記画
像信号線及び前記第２データ線に電気的に接続された第１保持回路と、
前記第１保持回路と前記第１データ線との間に設けられ、前記第１保持回路及び前記第
１データ線に電気的に接続された第２保持回路と
を有し、
一水平走査期間に供給された前記第１データビットを前記第１保持回路で保持するとと
もに、前記第２保持回路に転送して前記第２保持回路で保持し、
前記一水平走査期間の次の水平走査期間に供給された前記第２データビットを前記第１
保持回路で保持し、
前記第１及び第２走査線が選択された期間において、前記第２保持回路が保持する前記
第１データビットに応じた前記第１データ信号を前記第１データ線に供給し、前記第１保
持回路が保持する前記第２データビットに応じた前記第２データ信号を前記第２データ線
に供給する
ことを特徴とする電気光学装置。
請求項６に記載の電気光学装置を備えることを特徴とする電子機器。