JPH08234703A - 表示装置 - Google Patents

表示装置

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JPH08234703A
JPH08234703A JP7065189A JP6518995A JPH08234703A JP H08234703 A JPH08234703 A JP H08234703A JP 7065189 A JP7065189 A JP 7065189A JP 6518995 A JP6518995 A JP 6518995A JP H08234703 A JPH08234703 A JP H08234703A
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driving
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Hiroaki Ichikawa
弘明 市川
Masayuki Iida
正幸 飯田
Yuji Hayashi
祐司 林
Hiroyoshi Tsubota
浩嘉 坪田
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Sony Corp
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Abstract

(57)【要約】 【目的】 走査回路内蔵型液晶パネルでノンインターレ
ース駆動とインターレース駆動の兼用化を図る。 【構成】 表示装置は行列配置した画素ＬＣと、垂直走
査回路１と、水平走査回路２とを備えている。垂直走査
回路１は選択パルスを逐次出力して一垂直期間に画素を
行単位で順次走査する。水平走査回路２は該順次走査に
より選択された画素行に対して一水平期間に映像信号を
書き込み転送する。垂直走査回路１はスイッチ手段５を
備えており、該選択パルスの逐次出力を切り換え制御
し、映像信号の規格に合わせて一水平期間毎に選択され
る画素行の本数を調整する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は水平走査回路及び垂直走
査回路を内蔵したアクティブマトリクス型の液晶パネル
によって代表される表示装置に関する。より詳しくは、
フルライン構成の画面を有し且つインターレース駆動と
ノンインターレース駆動を内部的に切り換え可能な表示
装置に関する。
【０００２】
【従来の技術】日本国内のＴＶ放送規格であるＮＴＳＣ
方式では偶奇２フィールドで１画面（１フレーム）が構
成され、１フレームの走査線数は５２５本、フレーム周
波数は３０Hzである。しかし、現在商品化されている小
型液晶ＴＶあるいは投射型ＬＣＤの大部分は、液晶パネ
ルの水平走査線数は２２０〜２４０本である。これはＮ
ＴＳＣ方式の有効走査線数の約半分に当たる。従って、
これらのＬＣＤは１フィールドの映像信号のみで１画面
を構成するハーフライン駆動を行なっている。画質的に
は垂直解像度が低下するが、ハーフライン駆動ではノン
インターレース走査を行なう為、同一走査線数の場合イ
ンターレース走査よりも３０％前後解像度が向上する。
この事を考慮すると、ハーフライン駆動による垂直解像
度の低下は３５％程度である。
【０００３】３〜４インチ程度の小画面ではこの解像度
の低下が画質に与える影響は小さいが、４０インチ以上
の大画面表示を行なう投射型ＬＣＤにおいては、フルラ
イン駆動が強く望まれており、近年盛んに開発されてい
る。図１６に、フルフレーム構成のアクティブマトリク
ス型液晶パネルを示す。このパネルは行列配置した液晶
画素により構成される画面１０１と、垂直走査回路（Ｖ
スキャナ）１０２と、水平走査回路（Ｈスキャナ）１０
３とを備えている。Ｖスキャナ１０２は選択パルスを逐
次出力して一垂直期間に画素を行単位で順次走査する。
Ｈスキャナ１０３は該順次走査により選択された画素行
（ライン）１０４に対して一水平期間に映像信号を書き
込む。前述した様に、フルフレーム構成のアクティブマ
トリクス型液晶パネルでは、ライン１０４の本数（水平
走査線数）がハーフフレーム構成の２２０〜２４０本に
比べ倍増する。かかるフルフレーム構成の液晶パネル
は、特にコンピュータグラフィックスの大画面表示を行
なう投射型ＬＣＤ等に好適である。この場合には、ＶＧ
Ａ等の映像信号が供給される為、そのままノンインター
レース駆動が可能である。
【０００４】
【発明が解決しようとする課題】しかしながら、場合に
よってはＶＧＡ等のノンインターレース信号に代え、Ｔ
Ｖ等のインターレース信号を入力してテレビ画像やビデ
オ画像を表示したい場合がある。この時には、図１７に
示す様にＴＶ信号等のインターレース信号を一旦コンバ
ータ１０５を介して倍速処理し、液晶パネルに供給す
る。これにより、ＶＧＡ信号と同様にＴＶ信号のノンイ
ンターレース駆動に適応できる。しかしながら、コンバ
ータ１０５で倍速処理を行なう為には大容量のメモリが
必要となり、システム構成が大型化するという欠点があ
る。ＶＧＡ等のコンピュータ出力信号の表示と、通常の
ＴＶ信号の表示とを１枚の液晶パネルで兼用する場合
に、ＴＶ信号についてもノンインターレース駆動を行な
おうとすると大容量の外部メモリが必要となり、システ
ムが複雑になる。
【０００５】ＴＶ信号をフルフレーム構成の液晶パネル
に表示する場合、ノンインターレース変換を行なう代わ
りに、インターレース駆動をする事も可能である。図１
８にその例を示す。ここでは、Ｖスキャナ１０２が一水
平期間につき２ライン同時に選択している。しかしなが
ら、この２ライン同時選択方式は、同時に選択されるラ
インの組を固定するとハーフフレーム構成の場合と同じ
解像度しか得られない。
【０００６】この点を改善したのが、図１９に示す例で
ある。画面１０１の左右両側に、一対のＶスキャナ１０
２ａ，１０２ｂを設けている。第１Ｖスキャナ１０２ａ
は例えば奇数フィールド用であり、１番目と２番目のラ
インを同時選択し、次に３番目及び４番目のラインを同
時選択する。これに対し、第２Ｖスキャナ１０２ｂは偶
数フィールド用であり、１番目のラインを単独選択した
後、２番目のライン及び３番目のラインを同時選択し、
次に４番目のラインと５番目のラインを同時選択する。
この様に、奇数フィールドと偶数フィールドとで同時選
択されるラインの組を変える事により、垂直解像度を高
めている。しかしながら、一対のＶスキャナ１０２ａ，
１０２ｂはＴＶ信号のインターレース駆動に対処できる
一方、逆にＶＧＡ信号が入力された場合これに応じたノ
ンインターレース駆動には不要である。即ち、ノンイン
ターレース駆動とインターレース駆動に兼用可能なフル
フレーム構成には、必ずしも適した回路構成となってい
ない。
【０００７】図２０は、フルフレーム構成の液晶パネル
をインターレース駆動する為の他の回路構成を表わして
いる。この回路は、奇数ライン用の第１Ｖスキャナ１０
２ｃと偶数ライン用の第２Ｖスキャナ１０２ｄを２系統
用意している。これら一対のＶスキャナ１０２ｃ，１０
２ｄを液晶パネルに内蔵しようとすると、その分パネル
サイズが大きくなるという欠点がある。又、Ｖスキャナ
を２系統用いる構成は必ずしもノンインターレース駆動
に必要なものではなく、特にメリットは認められない。
なお、図２０に示したフィールド毎１本おきにライン選
択を行なう方式は、ＣＲＴのインターレース駆動と同じ
である。しかしながら、液晶パネルの場合には交流駆動
が必要であり、実効的に１５Hzのリフレッシュとなり、
フリッカーが生じる惧れがある。垂直方向に２３０ライ
ン程度のハーフフレーム構成の場合、３０Hzのリフレッ
シュの為問題にならないが、４００ライン以上の通常Ｔ
Ｖと同様の表示を行なう為には、上記のフリッカーを回
避しなくてはならない。
【０００８】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明はＶＧＡ等のコンピュータ出力表示用
に設計されたフルフレーム構成の表示装置において、Ｔ
Ｖ信号も同時に表示可能な回路構成を提供する事を目的
とする。換言すると、図１６に示したノンインターレー
ス駆動と図１９又は図２０に示したインターレース駆動
とを内部の切り換え操作のみで実行可能な表示装置を提
供する事を目的とする。かかる目的を達成する為に以下
の手段を講じた。即ち、本発明にかかる表示装置は基本
的な構成として、行列配置した画素と、垂直走査回路
と、水平走査回路とを備えている。垂直走査回路は選択
パルスを逐次出力して一垂直期間に画素を行単位で順次
走査する。水平走査回路は該順次走査により選択された
画素行（ライン）に対して一水平期間に映像信号を書き
込む。特徴事項として、前記垂直走査回路は該選択パル
スの逐次出力を切り換え制御するスイッチ手段を内蔵し
ており、映像信号の規格に合わせて一水平期間毎に選択
される画素行（ライン）の本数を調整する。具体的に
は、前記スイッチ手段はノンインターレース規格の映像
信号が入力される時、一水平期間毎に１ラインを選択し
一垂直期間で１フレームのノンインターレース駆動を可
能にする。一方、インターレース規格の映像信号が入力
される時、一水平期間毎に２本のラインを同時選択し、
一垂直期間で１フィールドのインターレース駆動を可能
にすると共に、フィールド毎に同時選択される２本のラ
インを１本分だけずらす。
【０００９】かかる構成は走査線数が異なる種々の規格
の映像信号に対応する場合にも応用可能である。即ち、
前記スイッチ手段は、正規の走査線数を有する通常規格
の映像信号が入力される時、一水平期間毎に常に１ライ
ンを選択して通常駆動を可能にする。一方、正規より少
ない走査線数を有する変型規格の映像信号が入力される
時、一水平期間に１ラインを選択する駆動と一水平期間
に２ラインを同時選択する駆動とを所定の割合で組み合
わせて、所謂間延し駆動を可能にしている。
【００１０】前記垂直走査回路は、垂直クロック信号に
応じて垂直スタート信号を順次転送して一次選択パルス
を逐次生成する多段のシフトレジスタと、該シフトレジ
スタの隣り合う段から出力した一対の一次選択パルスを
ゲート処理して二次選択パルスを生成するゲート手段を
含んでいる。この場合、前記スイッチ手段は該シフトレ
ジスタと該ゲート手段との間に介在し、一水平期間に１
ラインを選択する時、該一対の一次選択パルスをそのま
ま該ゲート手段に供給して二次選択パルスを出力させ
る。一方、一水平期間に２ラインを同時選択する時、該
一対の一次選択パルスの片方を遮断して他方を該ゲート
手段に供給し元の一次選択パルスの出力を可能にする。
【００１１】なお、前記垂直走査回路は２ライン同時選
択によるインターレース駆動に代え、１ラインおきに選
択する方式のインターレース駆動も実施可能である。即
ち、前記垂直走査回路はインターレース規格の映像信号
が入力される時、一水平期間毎に２ラインの一方を選択
し他方を非選択にして一垂直期間で１フィールドのイン
ターレース駆動を可能にすると共に、フィールド毎に選
択される画素行と非選択の画素行とを入れ換える手段を
含んでいる。
【００１２】
【作用】本発明によれば、表示装置に組み込まれた垂直
走査回路は内部的に１ライン単独選択と２ライン同時選
択を切り換える事ができる。これにより、表示装置をノ
ンインターレース駆動とインターレース駆動とで兼用化
できる。又、種々のライン規格の映像信号に対して、適
宜１ライン単独選択と２ライン同時選択を組み合わせる
事により、画面合わせが可能になる。
【００１３】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる表示装置に用い
られるアクティブマトリクス型液晶パネルの基本的な構
成を示す回路図である。（Ａ）は液晶パネルの全体構成
を表わしており、周辺回路内蔵型である。図示する様
に、液晶パネルは行列配置した画素ＬＣを有している。
個々の液晶画素ＬＣは能動素子基板側に設けられた画素
電極と対向基板側に設けられた対向電極との間に液晶を
保持して構成される。対向電極には所定の対向電圧Ｖｃ
ｏｍが印加される。個々の液晶画素ＬＣには補助容量Ｃ
ｓが並列して接続される。又、各液晶画素ＬＣを駆動す
る為のスイッチング素子として、薄膜トランジスタＴｒ
が集積形成されている。行列配置した液晶画素ＬＣの行
方向に沿って、ゲートラインＸが配設されていると共
に、これと直交する列方向に沿って信号ラインＹが配設
されている。個々の薄膜トランジスタＴｒのソース電極
は対応する信号ラインＹに接続され、ドレイン電極は対
応する画素電極に接続され、ゲート電極は対応するゲー
トラインＸに接続されている。
【００１４】液晶パネルはさらに垂直走査回路（Ｖスキ
ャナ）１と水平走査回路（Ｈスキャナ）２を内蔵してい
る。垂直走査回路１はゲートラインＸに対して選択パル
スを逐次出力し、同一ゲートライン上の薄膜トランジス
タＴｒを導通状態にし液晶画素ＬＣの行（ライン）を線
順次走査する。垂直走査回路１は外部から入力される矩
形の垂直スタート信号ＶＳＴを同じく外部から入力され
る矩形の垂直クロック信号ＶＣＫ１，ＶＣＫ２に同期し
て順次転送する事により前述した選択パルスを出力す
る。なお、ＶＣＫ１とＶＣＫ２は互いに逆相関係にあ
る。この他、制御信号としてＳＬＴ及びＥＮも供給され
る。
【００１５】一方、水平走査回路２は、個々の信号ライ
ンＹに接続された水平アナログスイッチＨＳＷの開閉制
御を行なう。なお、各信号ラインＹにはこのアナログ水
平スイッチＨＳＷを介してＲ，Ｇ，Ｂの各三原色成分に
分かれた映像信号が供給される。水平走査回路２は外部
から入力される水平クロック信号ＨＣＫ１，ＨＣＫ２に
同期して同じく外部から入力される水平スタート信号Ｈ
ＳＴを一水平期間内で順次転送する事により、水平アナ
ログスイッチＨＳＷを開閉制御する。これにより、一水
平期間毎選択された行の液晶画素ＬＣに対して映像信号
を書き込み転送する。このＨＣＫ１，ＨＣＫ２も互いに
逆相関係にある。
【００１６】垂直走査回路１は選択パルスの逐次出力を
切り換え制御するスイッチ手段を内蔵しており、映像信
号の規格に合わせて一水平期間毎に選択されるラインの
本数を調整する。その具体的な構成を（Ｂ）に示す。図
示する様に、垂直走査回路１はＤ型フリップフロップ
（Ｄ−Ｆ／Ｆ）の多段接続からなるシフトレジスタ３を
含んでおり、垂直スタート信号ＶＳＴを順次転送して一
次選択パルスａ，ｂ，ｃ，ｄ，…を逐次生成する。又ゲ
ート手段４を含んでおり、シフトレジスタ３の隣り合う
段から出力した一対の一次選択パルス（例えば、ａと
ｂ）をゲート処理して二次選択パルス（例えばＡ１）を
生成する。このゲート手段４はシフトレジスタ３の各段
毎に配された前段アンドゲート素子（ＡＮＤ１）から構
成されている。なお、本例では二次選択パルスＡ１，Ｂ
１，Ｃ１，…の波形整形を行なう為に後段アンドゲート
素子（ＡＮＤ２）が配されている。各ＡＮＤ２の一方の
入力端子にはイネーブル信号ＥＮが供給され、他方の入
力端子には波形整形前の二次選択パルスＡ１，Ｂ１，Ｃ
１，…が入力される。各ＡＮＤ２の出力端子には波形整
形後の二次選択パルスＡ２，Ｂ２，Ｃ２，…が出力され
る。スイッチ手段５がシフトレジスタ３とゲート手段４
との間に介在している。このスイッチ手段５はＤ−Ｆ／
Ｆの各段に対応して配置したスイッチＳＷからなる。こ
のスイッチＳＷは外部入力される制御信号ＳＬＴにより
開閉制御される。具体的には、一水平期間に１ラインを
選択する時制御信号ＳＬＴはローレベルとなりＳＷを閉
成する。これにより、一対の一次選択パルス（例えば、
ａ，ｂ）はそのままゲート手段４に供給され二次選択パ
ルスＡ２が出力される。一方、一水平期間に２ラインを
同時選択する時、制御信号ＳＬＴがハイレベルに切り換
わりスイッチＳＷが開成状態に移行して電源電圧側に接
続する。この結果、一対の一次選択パルスの片方（例え
ばｂ）を遮断して他方（例えばａ）をゲート手段４に供
給し、元の一次選択パルスａの出力を可能にしている。
この一次選択パルスａはゲート手段４の後段アンドゲー
ト素子ＡＮＤ２により所定の波形整形がなされる。
【００１７】次に、図２及び図３を参照して、図１に示
した垂直走査回路の動作を詳細に説明する。先ず初め
に、図２のタイミングチャートはフルフレーム構成の液
晶パネルに対してノンインターレース駆動を行なった場
合を表わしている。これは、例えばＶＧＡ等のコンピュ
ータ出力表示を行なう場合に実施される。垂直クロック
信号ＶＣＫ１，ＶＣＫ２はデューティ比５０％に設定さ
れている。ノンインターレース駆動の場合制御信号ＳＬ
Ｔはローレベルにあり、スイッチ手段５を構成する各ス
イッチＳＷは導通状態にある。又、波形整形用のイネー
ブル信号ＥＮはローアクティブであり、ノンインターレ
ース駆動ではハイレベルに固定されている。図２のタイ
ミングチャートに示した波形ａ〜ｄは、図１の（Ｂ）に
示したＤ−Ｆ／Ｆの各段から出力された一次選択パルス
を表わしている。図から理解される様に、垂直スタート
信号ＶＳＴがクロック信号ＶＣＫ１，ＶＣＫ２の半周期
毎に順次転送され、各段のＤ−Ｆ／Ｆから順次一次選択
パルスａ〜ｄが得られる。これらの一次選択パルスはＡ
ＮＤ１により処理され、二次選択パルスＡ１，Ｂ１，Ｃ
１，Ｄ１，…が順次出力される。イネーブル信号ＥＮは
ハイレベルに固定されている為、これらの二次選択パル
スＡ１〜Ｄ１はそのまま最終的な二次選択パルスＡ２〜
Ｄ２になる。従って、このノンインターレース駆動では
二次選択パスルＡ２，Ｂ２，Ｃ２，…が順次液晶パネル
の１ライン毎に発生し、１ライン相当の映像信号を書き
込み転送する事になる。
【００１８】図３のタイミングチャートは２ライン同時
選択によりインターレース駆動を行なう場合を示してお
り、例えば図１の（Ａ）に示した液晶パネルでＴＶ信号
を表示する場合に実行される。このインターレース駆動
では制御信号ＳＬＴがハイレベルに切り換わり、スイッ
チ手段５を構成する各スイッチＳＷが開成状態になる。
従って、ゲート手段４を構成する前段アンドゲート素子
ＡＮＤ１には対応する段のＤ−Ｆ／Ｆから出力された一
次選択パルスがそのまま供給され且つ通過する。イネー
ブル信号ＥＮはローアクティブのパルス状態になってい
る。図示する様に、本発明に従ってフルフレーム構成の
液晶パネルを２本同時選択方式でインターレース駆動す
る場合には、ＶＣＫ１のデューティ比を５％に設定し、
ＶＣＫ２のデューティ比を９５％に設定している。この
場合には、１段目のＤ−Ｆ／Ｆから出力された一次選択
パルスａに対して、２段目のＤ−Ｆ／Ｆから出力された
一次選択パルスｂは５％のデューティ比分だけ遅延して
出力される。３段目のＤ−Ｆ／Ｆから出力された一次選
択パルスｃは前段の一次選択パルスｂに対し９５％のデ
ューティ比に相当する分だけ遅延して出力される。一対
の一次選択パルスａ，ｂは略重複しており一水平期間で
２ラインを同時選択可能である。又、次の一対の一次選
択パルスｃ，ｄも略重複しており、一水平期間で２ライ
ンを同時選択可能である。従って、これらの一次選択パ
ルスａ〜ｄはそのままゲート手段４の前段アンドゲート
素子ＡＮＤ１を通過できる様に、スイッチ手段５のＳＷ
が開成状態に置かれている。しかしながら、各一次選択
パルスａ〜ｄの立ち上がり部又は立ち下がり部に５％の
デューティ比分Ｘに相当するオーバーラップが生じてい
る。これを除去する為、イネーブル信号ＥＮを周期的に
ローアクティブとし、オーバーラップに相当する時間だ
けゲート手段４の後段アンドゲート素子ＡＮＤ２を閉じ
ている。この時間は水平ブランキング期間に設定され、
且つ十分に短くする事で実用上問題ない表示とする事が
できる。この結果、ゲート手段４からは完全に重なった
一対の二次選択パルスＡ２，Ｂ２が出力され２ライン同
時選択が可能になる。次の水平期間では一対の二次選択
パルスＣ２，Ｄ２が完全に重なった状態で出力され２ラ
イン同時選択を行なう。この際、Ａ２，Ｂ２の組とＣ
２，Ｄ２の組は上述したイネーブル信号ＥＮによる波形
整形処理により完全に分離されている。なお、２ライン
同時選択方式のインターレース駆動を行なう場合、奇数
フィールドと偶数フィールドで同時選択される２本の組
を１本ずつずらす必要がある。この為、本実施例ではフ
ィールド毎にＶＣＫ１とＶＣＫ２を入れ換えており、同
時選択される２本のラインのペアリングを換えている。
図３のタイミングチャートに示す様に、ＶＣＫ１とＶＣ
Ｋ２を入れ換える事で、奇数フィールドのペアリング
（ａ，ｂ），（ｃ，ｄ）が、偶数フィールドのペアリン
グでは１本毎にずれている事が分かる。
【００１９】以上説明した様に、ラインの線順次走査を
行なう選択パルスは図１の（Ｂ）に示す様にＤ−Ｆ／Ｆ
等を用いたシフトレジスタ３により生成される。本実施
例では、その転送段数を減らす為ゲート手段４に含まれ
る前段アンドゲート素子ＡＮＤ１を用いて論理処理を行
ない、オーバーラップのない二次選択パルスを生成して
いる。これは、図２に示したタイミングチャートの通り
であり、ノンインターレース時の駆動に用いられる。一
方、インターレース駆動時には２ライン同時選択用のパ
ルスを出力させる為、図３のタイミングチャートに示し
た様な垂直クロック信号ＶＣＫ１，ＶＣＫ２でシフトレ
ジスタを駆動する。こうする事で、２ライン同時選択用
のパルスを出力させる事ができる。但し、ノンインター
レース時の様にＡＮＤ１がそのまま介在すると、必要な
選択パルスを出力する事ができなくなる。従って、１ラ
イン単独選択のノンインターレース駆動と２ライン同時
選択のインターレース駆動とで垂直走査回路の兼用を実
現する為、図１の（Ｂ）に示すスイッチ手段５を付加
し、夫々のモードにおいて、ＡＮＤ１の使用／不使用を
選択する回路構成となっている。ノンインターレース駆
動時には図２に示す様な垂直クロック信号でシフトレジ
スタを駆動し、一対の一次選択パルスが共通のＡＮＤ１
を通る様に結線を切り換える。又、２ライン同時選択に
よりインターレース駆動を行なう時には、シフトレジス
タ３から出力された一次選択パルスが各々単独でＡＮＤ
１を通過する様に結線を切り換える。
【００２０】図４は、１本おきにライン選択を行なって
フルフレーム構成の液晶パネルをインターレース駆動し
た場合におけるタイミングチャートを表わしている。先
に説明した２ライン同時選択によるインターレース駆動
と異なり、このインターレース駆動ではノンインターレ
ース駆動と同様にスイッチ手段５が導通状態におかれ
る。即ち制御信号ＳＬＴはローレベルに保持される。こ
の１ラインおきに選択する方式はＣＲＴと同様のインタ
ーレース駆動になる。液晶の比抵抗、スイッチング用薄
膜トランジスタＴｒの電流リーク改善等により、１５Hz
のフリッカーが問題ないレベルまで抑制できれば、この
方式によるインターレース駆動も実用的となる。図示す
る様に、１ラインおきのインターレース駆動を実現する
為、本例ではＶＣＫ１のデューティ比を５％に設定し、
ＶＣＫ２のデューティ比を９５％に設定している。この
点は、２ライン同時選択方式によるインターレース駆動
と同様である。この場合には、１段目のＤ−Ｆ／Ｆから
出力された一次選択パルスａに対して、２段目のＤ−Ｆ
／Ｆから出力された一次選択パルスｂは５％のデューテ
ィ比分だけ遅延して出力される。３段目のＤ−Ｆ／Ｆか
ら出力された一次選択パルスｃは前段の一次選択パルス
ｂに対し９５％のデューティ比に相当する分だけ遅延し
て出力される。これらの一次選択パルスａ，ｂ，ｃ，
ｄ，…を各々前段アンドゲート素子ＡＮＤ１で処理する
と、各段から二次選択パルスＡ１，Ｂ１，Ｃ１，Ｄ１，
…が出力される。即ち、１ラインおきに幅の広い有効選
択パルスＡ１，Ｃ１と幅の狭い無効選択パルスＢ１，Ｄ
１が交互に出力される。ここで、予めＶＣＫ１のパルス
発生時間Ｘを水平ブランキング期間内に選んでおけば、
Ｂ１，Ｄ１で示される無効選択パルスは水平ブランキン
グ期間内に出力される。従って、偶数番目のラインに対
しては何等有効な映像信号が書き込まれない。
【００２１】本発明では、上述したインターレース駆動
を行なう場合、実際にはゲート手段４に含まれる後段ア
ンドゲート素子ＡＮＤ２に対してローアクティブのイネ
ーブル信号ＥＮを供給している。このイネーブル信号Ｅ
Ｎは水平ブランキング期間に同期しており、無効選択パ
ルスＢ１，Ｄ１の出力を禁止している。従って、最終的
には図４のタイミングチャートの最下段に示す様に、有
効な二次選択パルスＡ２，Ｃ２，…のみが奇数ラインに
順次供給され、偶数ラインには何等選択パルスが供給さ
れない。
【００２２】図５のタイミングチャートは、図４に示し
たタイミングチャートに比較し、ＶＣＫ１とＶＣＫ２を
入れ換えている。これにより、一次選択パルスａ，ｂ，
ｃ，ｄ，…の位相関係が１ライン分シフトする。従っ
て、最終的には、有効選択パルスＢ２，Ｄ２，…のみが
出力され、偶数ラインが選択される一方奇数ラインは非
選択状態におかれる。この様に、１ラインおきの有効選
択パルスを例えば奇数フィールドでは奇数ラインに供給
し、偶数フィールドでは偶数ラインに供給する事によっ
てインターレース駆動を行なう事ができる。又、図２に
示したクロック信号ＶＣＫ１，ＶＣＫ２及び図４及び図
５に示したクロック信号ＶＣＫ１，ＶＣＫ２を外部タイ
ミングジェネレータで切り換える事により、同一のアク
ティブマトリクス型液晶パネルでノンインターレース駆
動とインターレース駆動が可能になる。
【００２３】図６は、図１の（Ｂ）に示したスイッチ手
段５に含まれるＳＷの具体的な構成例を示す回路図であ
る。本例では、個々の選択スイッチＳＷは一対のトラン
スミッションゲート素子を用いて構成されている。制御
信号ＳＬＴがローレベルの時、一方のトランスミッショ
ンゲート素子ＴＧ１が非導通状態になるのに対し、他方
のトランスミッションゲート素子ＴＧ２が導通状態にな
る。従って、次段のＤ−Ｆ／Ｆから出力された一次選択
パルスが前段の一次選択パルスと共に共通のＡＮＤ１に
供給される。制御信号ＳＬＴがハイレベルに切り換わる
と、ＴＧ１が導通する一方ＴＧ２が非導通状態になる。
従って、次段のＤ−Ｆ／Ｆが切り離され、この代わりに
ＡＮＤ１には電源のハイレベルがＴＧ１により供給され
るので、ＡＮＤ１はゲートが開いた状態になる。従っ
て、当該段のＤ−Ｆ／Ｆから出力された一次選択パルス
はそのままＡＮＤ１を通過する。
【００２４】図７は、図１の（Ｂ）に示したスイッチ手
段５の他の具体的な構成例を示す回路図である。本例で
は、個々の選択スイッチＳＷは１個のナンドゲート素子
と１個のインバータとの組み合わせからなる。制御信号
ＳＬＴがローレベルの時ナンドゲート素子のゲートが開
くので、次段のＤ−Ｆ／Ｆから出力された一次選択パル
スはインバータ素子及びナンドゲート素子を介してＡＮ
Ｄ１に供給される。これに対し、ＳＬＴがハイレベルに
なるとナンドゲート素子のゲートが閉じその出力はハイ
レベルに固定される。従って、次段のＤ−Ｆ／Ｆから出
力された一次選択パルスは前段に対応するＡＮＤ１から
切り離される。
【００２５】１ライン単独選択と２ライン同時選択を内
部的に切り換え可能な液晶パネルはノンインターレース
駆動とインターレース駆動の兼用化に加え、走査線数の
異なる様々な規格の映像信号に対応する際にも応用でき
る。任意の水平位置で２ライン同時選択を実行する事に
より、規定の走査線数より少ない映像信号が入力された
場合に生じるアスペクト比の変動を、スキャンコンバー
タ等を用いる事なく「間延し」を行なって表示する事が
できる。ＶＧＡ等のコンピュータ出力の表示用に液晶パ
ネルを用いる場合、走査線数の異なるモードにおいても
アスペクト比を変えずに対応可能である。以下その具体
例を説明する。
【００２６】ＶＧＡ等のコンピュータ出力信号は多くの
モードを持っており、そのモードにおいて走査線数が異
なるものがある。ＣＲＴにおいては垂直表示期間の変更
で対応可能であるが、液晶パネルの様な画素数（ドット
数）が固定である構造では、走査線数の変更に対応する
とアスペクト比が変わってしまう。例えば、ＶＧＡの標
準モードは図８の（Ａ）に示す様に横方向が６４０ドッ
トで縦方向が４８０ドットである。しかしながら、変形
モードの１つとして図８の（Ｂ）に示す様に６４０ドッ
ト×４００ドットの最も少ない走査線数のものがある。
これを６４０ドット×４８０ドットの液晶パネルで表示
すると、上下に４０ドット分ずつ表示されない部分が生
じ、画像のアスペクト比が変わってしまう。これを避け
る為に、従来映像信号を一旦外部メモリ等に取り込み、
適当な補間信号を挿入して液晶パネルに入力する為、ス
キャンコンバータのシステムが必要になり構成が複雑化
し且つコストアップとなる。
【００２７】かかる問題をシステムの複雑化を生じる事
なく解決する為には、図９に示す様に部分的にゲートラ
インＸを２本同時に選択して、同一の映像信号を液晶セ
ルＬＣに入力すれば良い。これにより、全体的に垂直方
向に間延びした画像が表示できる。
【００２８】例えば、図１０に示す様に、６４０ドット
×４８０ドットの液晶パネルに６４０ドット×４００ド
ットの映像信号を入力する場合６本のラインにつき１本
の割合で上述した２ライン同時選択を行なう事で、アス
ペクト比が変わらない表示が可能になる。
【００２９】この様な「間延し」駆動を実現する為、部
分的に２ライン同時選択が可能な垂直走査回路が必要に
なる。その具体的な回路構成を図１１に示す。この回路
は基本的に図１の（Ｂ）に示した回路構成と同様であ
り、対応する部分には対応する参照番号を付してある。
即ち、Ｄ−Ｆ／Ｆを多段接続したシフトレジスタ３とゲ
ート手段４と両者の間に介在するスイッチ手段５とを備
えている。このスイッチ手段５は制御信号ＳＬＴにより
開閉制御され、正規の走査線数を有する通常規格の映像
信号が入力される時一水平期間毎に１ラインを選択して
通常駆動を可能にすると共に、正規より少ない走査線数
を有する変型規格の映像信号が入力された時一水平期間
に１ラインを選択する駆動と一水平期間に２ラインを同
時選択する駆動とを所定の割合で組み合わせて「間延
し」駆動を可能にしている。
【００３０】図１２は、図１１に示したスイッチ手段５
の具体的な構成例を示している。基本的には、図７に示
した先の具体例と同様であり、スイッチ手段５として各
段毎に設けたＳＷはナンドゲート素子とインバータ素子
との組み合わせからなる。各Ｄ−Ｆ／Ｆには互いに逆相
の垂直クロック信号ＶＣＫ１，ＶＣＫ２が交互に供給さ
れている。又、Ｄ−Ｆ／Ｆの先頭段には垂直スタート信
号ＶＳＴが入力される。各段のＤ−Ｆ／Ｆから出力され
た一次選択パルスａ，ｂ，ｃ，ｄ，ｅはスイッチ手段５
及びゲート手段４を介して二次選択パルスＡ，Ｂ，Ｃ，
Ｄとなって出力される。
【００３１】図１２に示した垂直走査回路の「間延し」
動作を図１３のタイミングチャートにより説明する。図
示する様に１ライン毎の順次選択を行なう部分ではデュ
ーティ比が５０％のＶＣＫ１，ＶＣＫ２が供給される。
又制御信号ＳＬＴはハイレベルに維持されている。これ
により１ライン毎に対応した二次選択パルス（例えば、
Ａ，Ｄ）が出力される。一方、２ライン同時選択を行な
う部分では、ＶＣＫ１及びＶＣＫ２のデューティ比が５
％と９５％に切り換えられる。同時に制御信号ＳＬＴも
ローレベルに切り換えられる。これにより、この水平期
間だけ二次選択パルスＢ，Ｃが同時に出力される。この
様に、タイミングジェネレータから供給されるＶＣＫ
１，ＶＣＫ２の位相と制御信号ＳＬＴのレベルを切り換
えるだけで、１ライン単独選択と２ライン同時選択を随
時切り換え可能であり、所望の「間延し」駆動が実現で
きる。
【００３２】垂直ドット数が４８０の画面に対して、４
００ドット相当の映像信号を６本に１本の割合で同時選
択を行ないつつ入力した場合には、前述した様にアスペ
クト比は変わらない。しかしながら、全体的に間延びし
た表示になる。これを避ける為、例えば図１４に示す様
に、画面の中心部では通常の１ライン単独選択を行な
い、画面の上下の部分で２ライン同時選択を行なう事に
より、表示の重要な部分での間延びを防ぐ事ができる。
【００３３】最後に、図１５は本発明にかかる表示装置
の全体的な構成を示すシステムブロック図である。図示
する様に本システムはフルライン構成の液晶パネル１１
と、ＲＧＢドライバ１２と、デコーダ１３と、タイミン
グジェネレータ１４とから構成されている。フルライン
液晶パネル１１は図１の（Ａ）に示した内部構成を有し
ており、行列配置した液晶画素や垂直走査回路及び水平
走査回路を備えている。デコーダ１３は外部入力された
ＶＧＡやＴＶ等の映像信号を処理して水平同期信号ＨＳ
ＹＮＣ及び垂直同期信号ＶＳＹＮＣを分離する。さらに
映像信号を復調して画像データｒ，ｇ，ｂを生成する。
ＲＧＢドライバ１２はタイミングジェネレータ１４から
供給されるＳ／Ｈパルスに応じてサンプルアンドホール
ドを行なうと共に、交流化信号ＦＲＰに従って交流のＲ
ＧＢ映像信号をフルライン液晶パネル１１に供給する。
本例では、ＦＲＰに従って一水平期間毎の交流反転駆動
（１Ｈ駆動）が行なわれる。又、ＲＧＢドライバ１２は
対向電圧Ｖｃｏｍも合わせてフルライン液晶パネル１１
に供給する。タイミングジェネレータ１４はノンインタ
ーレース駆動及びインターレース駆動を行なう場合に必
要な種々のタイミング信号を供給しており、ＨＳＹＮＣ
及びＶＳＹＮＣに同期して、液晶パネル１１に対して水
平スタート信号ＨＳＴ、水平クロック信号ＨＣＫ１，Ｈ
ＣＫ２、垂直スタート信号ＶＳＴ、垂直クロック信号Ｖ
ＣＫ１，ＶＣＫ２、イネーブル信号ＥＮ、制御信号ＳＬ
Ｔ等を供給する。又、上述した様にＲＧＢドライバ１２
に対してＳ／Ｈパルス及びＦＲＰを供給する。
【００３４】
【発明の効果】以上説明した様に、本発明によれば、１
ライン単独選択と２ライン同時選択を内部的に切り換え
る事でノンインターレース駆動とインターレース駆動を
１個の液晶パネルで兼用可能になり、何等外部メモリ等
を用いる必要がないので表示装置のコストが抑制できる
という効果がある。又、外部にスキャンコンバータ等を
取り付ける事なく、走査線数の異なる多種多様の規格の
映像信号に対応可能となり、アスペクト比を変える事な
く１個の液晶パネルで様々な規格のＶＧＡ信号等を表示
できる。
【図面の簡単な説明】
【図１】本発明にかかる表示装置の第１実施例を示す回
路図である。
【図２】第１実施例の動作説明に供するタイミングチャ
ートである。
【図３】同じく第１実施例の動作説明に供するタイミン
グチャートである。
【図４】同じく第１実施例の動作説明に供するタイミン
グチャートである。
【図５】同じく第１実施例の動作説明に供するタイミン
グチャートである。
【図６】第１実施例に組み込まれる垂直走査回路の具体
的な構成例を示す回路図である。
【図７】同じく他の具体的な構成例を示す回路図であ
る。
【図８】液晶パネルのドット構成を示す模式的な平面図
である。
【図９】液晶パネルの「間延し」駆動の説明に供する回
路図である。
【図１０】「間延し」駆動を表わした模式的な平面図で
ある。
【図１１】「間延し」駆動に好適な垂直走査回路構成を
示すブロック図である。
【図１２】図１１に示した垂直走査回路の具体的な構成
例を示す回路図である。
【図１３】図１２に示した垂直走査回路の動作説明に供
するタイミングチャートである。
【図１４】「間延し」駆動の他の例を示す模式的な平面
図である。
【図１５】本発明にかかる表示装置の全体構成を示すシ
ステムブロック図である。
【図１６】従来の液晶パネルの一例を示す模式的な平面
図である。
【図１７】従来の液晶パネルの他の例を示す平面図であ
る。
【図１８】従来の液晶パネルの別の例を示す平面図であ
る。
【図１９】従来の液晶パネルのさらに別の例を示す平面
図である。
【図２０】従来の液晶パネルのさらに別の例を示す平面
図である。
【符号の説明】
１ 垂直走査回路 ２ 水平走査回路 ３ シフトレジスタ ４ ゲート手段 ５ スイッチ手段 １１ 液晶パネル １２ ＲＧＢドライバ １３ デコーダ １４ タイミングジェネレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坪田 浩嘉 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 行列配置した画素と、垂直走査回路と、
    水平走査回路とを備えており、該垂直走査回路は選択パ
    ルスを逐次出力して一垂直期間に画素を行単位で順次走
    査し、該水平走査回路は該順次走査により選択された画
    素行に対して一水平期間に映像信号を書き込み転送する
    表示装置であって、 前記垂直走査回路は該選択パルスの逐次出力を切り換え
    制御するスイッチ手段を内蔵しており、映像信号の規格
    に合わせて一水平期間毎に選択される画素行の本数を調
    整する事を特徴とする表示装置。
  2. 【請求項２】 前記スイッチ手段は、ノンインターレー
    ス規格の映像信号が入力される時一水平期間毎に１本の
    画素行を選択し一垂直期間で一フレーム分のノンインタ
    ーレース駆動を可能とし、インターレース規格の映像信
    号が入力される時一水平期間毎に２本の画素行を同時選
    択し一垂直期間で１フィールド分のインターレース駆動
    を可能にすると共にフィールド毎に同時選択される２本
    の画素行を１本分だけずらす事を特徴とする請求項１記
    載の表示装置。
  3. 【請求項３】 前記スイッチ手段は、正規の走査線数を
    有する通常規格の映像信号が入力される時一水平期間毎
    に常に１本の画素行を選択して通常駆動を可能とし、正
    規より少ない走査線数を有する変型規格の映像信号が入
    力される時一水平期間に１本の画素行を選択する駆動と
    一水平期間に２本の画素行を選択する駆動とを所定の割
    合で組み合わせて間延し駆動を可能にする事を特徴とす
    る請求項１記載の表示装置。
  4. 【請求項４】 前記垂直走査回路は、垂直クロック信号
    に応じて垂直スタート信号を順次転送して一次選択パル
    スを逐次生成する多段のシフトレジスタと、該シフトレ
    ジスタの隣り合う段から出力した一対の一次選択パルス
    をゲート処理して二次選択パルスを生成するゲート手段
    を含んでおり、 前記スイッチ手段は該シフトレジスタと該ゲート手段と
    の間に介在し、一水平期間に１本の画素行を選択する
    時、該一対の一次選択パルスをそのまま該ゲート手段に
    供給して二次選択パルスを出力させ、一水平期間に２本
    の画素行を選択する時、該一対の一次選択パルスの片方
    を遮断して他方を該ゲート手段に供給し元の一次選択パ
    ルスの出力を可能にする事を特徴とする請求項１記載の
    表示装置。
  5. 【請求項５】 前記垂直走査回路は、ノンインターレー
    ス規格の映像信号が入力される時一水平期間毎に１本の
    画素行を選択し一垂直期間で１フレーム分のノンインタ
    ーレース駆動を可能とし、インターレース規格の映像信
    号が入力される時一水平期間毎に２本の画素行の一方を
    選択し他方を非選択にして一垂直期間で１フィールド分
    のインターレース駆動を可能にすると共にフィールド毎
    に選択される画素行と非選択の画素行とを入れ換える手
    段を含む事を特徴とする請求項１記載の表示装置。
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