JP4449189B2

JP4449189B2 - 画像表示装置およびその駆動方法

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Application number: JP2000226188A
Authority: JP
Inventors: 肇秋元; 秀夫佐藤
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Current assignee: Hitachi Ltd
Priority date: 2000-07-21
Filing date: 2000-07-21
Publication date: 2010-04-14
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Description

【０００１】
【発明の属する技術分野】
本発明は特に高品位な画像表示が可能な液晶画像表示装置に関する。
【０００２】
【従来の技術】
以下、図１１を用いて従来の技術に関して説明する。
【０００３】
図１１は従来の技術を用いたＴＦＴ液晶パネル駆動用の低温poly−Ｓｉ駆動回路に用いられているオフセットキャンセルバッファ回路の構成図である。アナログ入力信号Ｖinは負帰還をかけた差動増幅回路１５５によりバッファされ、アナログ出力信号Ｖout としてＴＦＴ液晶パネルに入力される。負帰還路はスイッチ１５３を経由した場合とスイッチ１５２を経由した場合とが設けられており、スイッチ１５２を経由した場合には容量１５１を介している。またスイッチ１５２と容量１５１の接続部からはスイッチ１５４を経由した配線が入力部、Ｖinへと接続されている。
【０００４】
本従来例の動作を以下に説明する。差動増幅回路１５５の正および負の入力部は低温poly−ＳｉＴＦＴで構成されるが、一般に低温poly−ＳｉＴＦＴは単結晶ＭＯＳトランジスタに比較して素子性能のばらつきが大きいため、単純に帰還をかけただけのボルテージフォロア回路ではバッファ回路毎に大きな出力オフセット電圧ばらつきを生じてしまい、液晶パネル上に縦筋状の輝度むらが発生してしまう。そこで本従来例では、このオフセット電圧をキャンセルするためにオフセットキャンセル回路を適用している。水平走査期間の前半では、スイッチ１５３，１５４がオン、スイッチ１５２がオフされる。この際に容量１５１には、負帰還を有する差動増幅回路１５５の出力オフセット電圧が記憶される。次いで水平走査期間の後半では、スイッチ１５３，１５４をオフ、スイッチ１５２をオンする。この操作によって生じる新しい負帰還路には出力オフセット電圧を記憶した容量１５１が直列に加わるため、この出力オフセット電圧は差動増幅回路１５５によって減算されることになる。即ち本回路構成によって、出力オフセット電圧のキャンセルが可能となる。
【０００５】
本従来技術に関しては、例えば電子情報通信学会技術報告ＥＩＤ９８−１２５（１９９９年１月）等に詳しく記載されている。
【０００６】
また同様のオフセットキャンセルバッファ回路をＬＳＩで構成し、ＴＦＴ液晶パネルを駆動した際の周辺回路構成に関しても、例えばProceedings of Euro Display '96, pp.247-250 等に詳しく記載されている。
【０００７】
【発明が解決しようとする課題】
上記従来技術によれば、差動増幅回路の不整合に起因するオフセット電圧をキャンセルすることが可能である。しかしながらスイッチ１５３（ＦＥＴ（Field-Effect Transistor)スイッチ）が新たな出力オフセット電圧ばらつきの主因となり、オフセットキャンセル回路の出力電圧精度の一層の向上を図るためには、これを対策せねばならないことを発明者らは見出した。これを以下、同様に図１１を用いて説明する。
【０００８】
ここで説明のために容量１５１をCm、スイッチ１５３がオフした際に生じるスイッチフィードスルー電荷を図のようにｑ１およびｑ２と定義する。また差動増幅回路１５５の開放利得をＧとおく。
【０００９】
始めにスイッチ１５３，１５４がオンし、容量Cm，１５１に差動増幅回路１５５の出力オフセット電圧を記憶させた後に、スイッチ１５３，１５４がオフする。このときそれぞれのスイッチを構成するＦＥＴは、オフする際にフィードスルー電荷をそれぞれのソースおよびドレイン側に放出することは良く知られている。この結果、スイッチ１５３のフィードスルー電荷のうちのｑ１は、容量Cm，１５１に本来蓄えられている電荷量に加算され、容量Cm，１５１の両端の電圧を変調してしまう。このｑ１に起因して上記オフセットキャンセル動作後にオフセットキャンセルバッファ回路の出力Ｖout に生じる新たなオフセット電圧ΔＶout は、
【００１０】
【数１】
ΔＶout ＝−ｑ１・Ｇ／（Ｇ＋１）Cm …数式１
と求められる。
【００１１】
一般に差動増幅回路１５５の開放利得Ｇは極めて大きな値に設計されるため、数式１からＧに十分に大きな値を仮定すると、スイッチ１５３のフィードスルー電荷に起因する（−ｑ１／Cm）のオフセット電圧ΔＶout の発生が回避できないことがわかる。なおここでスイッチ１５３のフィードスルー電荷ｑ２は、特に影響は及ぼさない。
【００１２】
バッファ回路の役割はインピーダンス変換であるから、入力インピーダンスを小さく設計することは好ましくなく、容量Cm１５１はあまり大きくはできない。そのためにこの新たなオフセット電圧ΔＶout はバッファ回路の出力電圧精度を向上させる際には大きな問題となる。（−ｑ１／Cm）が一定値ならば、明らかに外部補正が可能である。しかしここで問題となるのは、ｑ１のばらつきに起因してＴＦＴ液晶パネルの表示画像上に生じる縦筋状の輝度むらであり、その外部補正は困難である。ここでは上記のようなｑ１のばらつきに起因するオフセットばらつきを、以降「スイッチフィードスルーオフセットばらつき」と称することにする。
【００１３】
さてまた一般に、単結晶ＭＯＳトランジスタを上記スイッチ１５３に用いた場合には、閾値電圧Ｖthは最大でも２０ｍＶ程度しかばらつくことはなく、かつまたゲート寸法はサブミクロンの大きさである。従って上記「スイッチフィードスルーオフセットばらつき」は比較的小さな容量Cm，１５１で抑圧が可能である。しかしながら例えば多結晶Ｓｉ−ＴＦＴを上記スイッチ１５３に用いた場合には、チャネル部分に結晶粒構造を有し、かつゲート絶縁膜界面の欠陥準位密度も不均一であるため、そのＶthは数１００ｍＶから最大では１Ｖ近くもばらつくことがある。またプロセス基板寸法が数十cmから１ｍと比較的大きいため最小ゲート加工寸法は数ミクロンの大きさであり、加工寸法ばらつきも比較的大きくなってしまう。スイッチフィードスルー電荷，ｑ１は主にチャネル電荷Ｃｇ・（Ｖｇ−Ｖth）に比例する。但しここでＣｇはゲート面積とゲート絶縁膜厚，ゲート絶縁膜誘電率で決まるゲート容量である。従ってＶthおよびゲート面積のばらつきはそのままスイッチフィードスルー電荷，ｑ１のばらつきに直接反映されてしまう。例えばＶthが１Ｖばらつき、スイッチ１５３とCmの容量比が１００倍、スイッチ１５３のチャネル電荷の半分がｑ１となると仮定すると、差動増幅回路１５５の開放利得，Ｇを無限大と近似した場合、出力には５ｍＶのばらつきが生じることになる。実際にはこれに更にゲート面積の加工寸法ばらつき等も加算される訳であり、このままではバッファ回路の出力オフセット電圧ばらつきを実用的なレベルにまで下げることは困難である。
【００１４】
なおここではスイッチ１５３に起因する問題点として、図１１に示したオフセットキャンセル回路が有する課題を説明したが、これは図１１の回路に特有の問題ではなく、広く一般のオフセットキャンセル回路に共通の問題であることをここで指摘しておきたい。オフセットキャンセル回路は、予め容量に蓄えたオフセット電圧を差動増幅回路の入力に加えて減算するものであり、このためには容量の一端は必ず差動増幅回路の入力に接続される必要がある。更にこの容量にオフセット電圧を書きこむためには、上記の一端は同時にスイッチにも接続されていなければならない。従ってこのスイッチがオフした際のフィードスルー電荷は必然的に上記容量に加算され、その結果差動増幅回路の入力に誤差電圧として印加されてしまうのである。
【００１５】
以上の考察から、ＦＥＴを用いたオフセットキャンセルバッファ回路では、差動増幅回路の入力に接続されているオフセットキャンセル用スイッチのフィードスルー電荷，ｑ１のばらつきが、「スイッチフィードスルーオフセットばらつき」と称する新たなオフセット電圧ばらつきの原因となること、そしてバッファ回路の出力電圧精度の一層の向上を図るためには、その対策が新規に必要になることが明らかになった。
【００１６】
なお以上で説明したフィードスルーが問題となるスイッチ１５３は、ｎ型TFT構成，ｐ型ＴＦＴ構成、或いはCMＯＳＴＦＴ構成としても、フィードスルー電荷の「ばらつき」という観点からはいずれも同様の問題点が生じることは明らかである。
【００１７】
【課題を解決するための手段】
上記課題は、所定の電圧が印加される液晶対向電極と、液晶対向電極との間で液晶容量を形成するために設けられた画素電極と、画素電極に直列に接続された画素スイッチとを有し、画像表示を行うためにマトリクス状に配置された複数の表示画素と、表示すべき画像データに基づいて第一のアナログ画像信号電圧を出力する画像信号電圧発生手段と、第一のアナログ画像信号電圧を入力として、該画像信号電圧発生手段より低い出力インピーダンスで、第二のアナログ画像信号電圧を出力するために設けられた半導体素子を用いた出力インピーダンス変換手段群と、出力インピーダンス変換手段の中に設けられた、各出力インピーダンス変換手段群における半導体素子特性のばらつきに起因する第二のアナログ画像信号電圧の出力オフセットばらつきをキャンセルするために設けられた、一端が出力インピーダンス変換手段の電圧入力端子に接続されたオフセットキャンセル容量と、同様に一端が出力インピーダンス変換手段の電圧入力端子に接続された第一の半導体スイッチを含む、オフセットキャンセル回路群と、出力インピーダンス変換手段群の出力端子と画素スイッチ群とを接続する信号線群と、出力インピーダンス変換手段群の出力である第二のアナログ画像信号電圧を、信号線群と画素スイッチ群を介して、所定の表示画素の液晶容量に書込むための信号電圧書込み手段とを有する画像表示装置において、第一の半導体スイッチがオフする際に生成するスイッチフィードスルー電荷のばらつきに起因する、第二のアナログ画像信号電圧の出力ばらつきを低減する手段を新規に設けることによって解決することができる。
【００１８】
【発明の実施の形態】
（第一の実施例）
以下図１〜図５および表１を用いて、本発明における第一の実施例に関して説明する。
【００１９】
図３は本実施例である多結晶Ｓｉ−ＴＦＴ液晶表示パネルの構成図である。
【００２０】
所定の電圧が印加される液晶対向電極との間に形成された液晶容量１２およびこれに接続された画素ＴＦＴ１１とから構成される表示画素は、マトリクス状に配置されて画像表示領域を構成している。画素ＴＦＴ１１のゲートはゲート線１３を介してゲート線駆動回路１０に接続されている。また、画素ＴＦＴ１１のドレインは、信号線７を介して信号線駆動回路９０と接続されている。具体的には、画素ＴＦＴ１１のドレイン電極は信号線７を介して信号線駆動回路９０のアナログバッファ出力スイッチ１６に接続されている。アナログバッファ出力スイッチ１６の他端は、階調切替えスイッチ１４を介してアナログバッファ２０Ａ，２０Ｂの出力端に接続され、更にアナログバッファ２０Ａ，２０Ｂの入力端は階調選択スイッチ３Ａ，３Ｂに接続されている。ここでアナログバッファ２０Ａ，２０Ｂと階調選択スイッチ３Ａ，３Ｂは、階調切替えスイッチ１４，１５によって、いずれかが選択される。なおここで階調選択スイッチ３Ａ，３Ｂはマルチプレクサ構成になっており、階調選択線１７により選択された所定の階調電源線２Ａ，２Ｂの一本を出力に接続することによって、Ｄ／Ａ変換器のデコーダとして機能する。なお、図３ではラッチアドレス選択回路２１，１次ラッチ回路２３，２次ラッチ回路２４、及び階調選択スイッチ３Ａ，３Ｂにより構成される部分が画像信号電圧発生部９１であり、アナログバッファ２０Ａ，２０Ｂで構成されている部分が出力インピーダンス変換手段群９２となっている。
【００２１】
また、ここでは画像表示データは６bit としたため、階調電源線２Ａ，２Ｂはそれぞれ異なった階調電圧が印加された６４本の並列配線で構成されている。一方、階調選択線１７は１次ラッチ回路２３より２次ラッチ回路２４を介して出力されており、１次ラッチ回路２３にはデジタルデータ入力線２２およびラッチアドレス選択回路２１が入力している。上記各回路ブロックは多結晶Ｓｉ−ＴＦＴ素子を用いて、ガラス基板上に構成されており、ここで各スイッチには多結晶Ｓｉ−ＴＦＴを用いて構成されたCMＯＳスイッチを採用している。なおここではカラーフィルタやバックライト構成等、ＴＦＴパネルの構築に必要な所定の構造の記載は、説明の簡略化のために省略している。
【００２２】
以下に、本液晶表示パネルの動作の概略を説明する。なおアナログバッファ２０Ａ，２０Ｂの構成と動作タイミングの詳細は、図１，表１，図２，図４，図５を用いて後述する。デジタルデータ入力線２２に入力された画像表示データは、ラッチアドレス選択回路２１によって選択されたアドレスを有する１次ラッチ回路２３にラッチされる。一行分の書込みに必要な画像表示データのラッチが一水平走査期間内に完了すると、これらの画像表示データは一括して１次ラッチ回路２３から２次ラッチ回路２４に転送され、次の水平走査期間中に２次ラッチ回路２４はこの画像表示データを階調選択線１７に出力する。デコードスイッチ群より構成される階調選択スイッチ３Ａ，３Ｂは、階調選択線１７の内容に応じて、所定のアナログ画像信号電圧を階調電源線２Ａ，２Ｂからアナログバッファ２０Ａ，２０Ｂに供給する。アナログバッファ２０Ａ，２０Ｂは、供給された画像信号電圧に対応する画像信号電圧を、アナログバッファ出力スイッチ１６を介して信号線７に供給する。アナログバッファ２０Ａ，２０Ｂの役割は、この際の出力インピーダンスを階調選択スイッチ３Ａ，３Ｂにおける出力インピーダンスよりも低下させて信号線７への信号電圧書込み速度を向上させること、および画像信号電圧を低インピーダンスで出力することにより、信号線７同士の容量結合等によるクロストークを防止することにある。ここでアナログバッファ２０Ａ，２０Ｂは、後述するようにアナログバッファ自体のオフセット電圧ばらつきを補償するためのオフセットキャンセル機能に加えて、オフセットキャンセル回路が生じるフィードスルー電荷に起因した「スイッチフィードスルーオフセットばらつき」のキャンセル機能をも有している。信号線７に入力された上記オフセットばらつきのない画像信号電圧は、ゲート線１３を介してゲート線駆動回路１０が所定の行の画素ＴＦＴ１１をオンすることによって、所定の液晶容量１２に書込まれる。
【００２３】
次に図１，表１，図２を用いて、アナログバッファ２０Ａ，２０Ｂの回路構成について説明する。ここでアナログバッファ２０Ａ，２０Ｂは同一の基本構成を有するため、以下では単にアナログバッファ２０として記載する。
【００２４】
【表１】

【００２５】
図１は上記オフセットキャンセル機能とスイッチフィードスルーオフセットキャンセル機能を有する、アナログバッファ２０の回路構成図である。
【００２６】
アナログバッファ２０の入力端は、位相φ１，φ２で切替わる切替えスイッチ３１に入力されている。スイッチ３１の一端はクロックｃｌ．１ｂでオンするスイッチ３５，位相φ２でオンするスイッチ３２，差動増幅器３０の一方の入力端に接続され、スイッチ３１の他端はクロックｃｌ．２でオンするスイッチ３６，クロックｃｌ．１ａでオンする切替えスイッチ３４，位相φ１でオンするスイッチ３３に接続されている。また差動増幅器３０の他方の入力端は、ｃｌ．１ａでオンする切替えスイッチ３４とキャンセル容量３７に接続され、キャンセル容量３７の他端はクロックｃｌ．１ｂでオンするスイッチ３５とクロックｃｌ．２でオンするスイッチ３６に接続されている。そして差動増幅器３０の出力端はアナログバッファ２０の出力端に接続されると同時に、位相φ２でオンするスイッチ３２と位相φ１でオンするスイッチ３３に接続されている。なおここで差動増幅器３０の図中に（Ａ，Ｂ）で示した入力端子の符号は、表１に示すように位相φ１では（＋，−）であり、位相φ２では（−，＋）に切替わる。
【００２７】
図２は上記の機能を有する差動増幅器３０の回路構成図である。
【００２８】
差動増幅器３０は初段の差動回路と、次段のソースフォロア回路とから構成されている。差動回路は多結晶Ｓｉ−ドライバＴＦＴ４１，４２と多結晶Ｓｉ−負荷ＴＦＴ４３，４４，所定のバイアスで駆動される多結晶Ｓｉ−電流源ＴＦＴ45とから成っており、その差動出力端は、位相φ１，φ２で切替わる多結晶Ｓｉ−スイッチＴＦＴ群４６，４７，４８，４９によって切替えが可能である。これらのスイッチ群により、差動増幅器３０のＡ，Ｂの入力の正負の切替えが行われる。多結晶Ｓｉ−ドライバＴＦＴ５１，所定のバイアスで駆動される多結晶Ｓｉ−負荷ＴＦＴ５２で構成される次段のソースフォロア回路は、大出力電流の供給と動作点電圧の整合を図るために設けられている。なおここでＶd1，Ｖs1，Vd2,Ｖｓ2はそれぞれ上記初段の差動回路の高，低電圧電源と上記次段のソースフォロア回路の高，低電圧電源である。
【００２９】
以下に図４，図５を用いて本実施例の動作を詳細に説明する。
【００３０】
始めに図４を用いて、本アナログバッファ２０の動作を説明する。アナログバッファ２０は位相φ１の前半において、スイッチ３４ｍ３５を閉じて（ａ）オフセット量の記憶１を行う。このときキャンセル容量，Cm３７の両端にはアナログバッファ２０のオフセット電圧ΔＶが入力されている。次いで位相φ１の後半においてはスイッチ３６を閉じて（ｂ）オフセット量の減算１を行う。このときアナログバッファ２０のオフセット電圧ΔＶを記憶したキャンセル容量，Cm３７はアナログバッファ２０の負帰還路に挿入されるため、差動増幅器３０の出力電圧はΔＶだけ小さくなる。これによってアナログバッファ２０のオフセット電圧ΔＶはキャンセルされるが、先に「発明が解決しようとする課題」の項でも述べたとおり、スイッチ３４がオフになる際に差動増幅器３０の負入力端側に生じたフィードスルー電荷ｑ１に起因するスイッチフィードスルーオフセット電圧が、アナログバッファ２０の出力端に（−ｑ１／Cm）だけ生じてしまう。
【００３１】
次にアナログバッファ２０は位相φ２の前半において、スイッチ３４，３５を閉じて（ｃ）オフセット量の記憶２を行う。このときもキャンセル容量Cm３７の両端にはアナログバッファ２０のオフセット電圧ΔＶが入力される。次いで位相φ２の後半においてはスイッチ３６を閉じて（ｄ）オフセット量の減算２を行う。このときアナログバッファ２０のオフセット電圧ΔＶを記憶したキャンセル容量Cm３７はアナログバッファ２０の正入力端に挿入されるため、差動増幅器３０の出力電圧はΔＶだけ小さくなる。これによってアナログバッファ２０のオフセット電圧ΔＶはキャンセルされるが、このときにも先程と同様に、スイッチ３４がオフになる際に差動増幅器３０の正入力端側に生じたフィードスルー電荷ｑ１に起因するスイッチフィードスルーオフセット電圧が、アナログバッファ２０の出力端に（＋ｑ１／Cm）だけ生じる。しかしながら位相φ１とφ２でアナログバッファ２０に入力する電圧が等しいと仮定すると、ここで生じるスイッチフィードスルーオフセット電圧は基本的に同一のＴＦＴから同一の電圧条件で生じるものであるから両者のｑ１の値は等しいため、位相φ１とφ２でアナログバッファ２０の出力端に生じるスイッチフィードスルーオフセット電圧は互いに正負が逆で値は等しくなることが判る。従って位相φ１とφ２をフレーム毎に交互に切替えることによって、上記スイッチフィードスルーオフセットを視覚的にキャンセルすることが可能であり、これによって問題であったスイッチフィードスルーオフセット電圧のばらつきも、同時に消去される。
【００３２】
次に図５は本実施例における各動作パルスの、２フレーム（＝４フィールド）期間内における同一の画素行書込み時のある列におけるタイミングチャートである。本実施例は奇遇２フレームを繰り返し単位として駆動される。本チャートにおいては、スイッチのオン／オフは、図中にも記したように上側をオン，下側をオフとして表わしてある。但し階調切替えスイッチ１４，１５のみ、選択されるアナログバッファ２０Ａ，２０Ｂと階調選択スイッチ３Ａ，３Ｂに対応させて、上をＡ，下をＢとして示した。
【００３３】
奇数フレーム期間・正フィールドの始めに位相φ１が選択され、階調切替えスイッチ１４，１５がＡ選択に切替わる。次いでゲート線駆動回路１０によって選択された所定のゲート線１３（画素ＴＦＴ１１）がオンし、アナログバッファ２０Ａのスイッチ３６がオフする。続いてアナログバッファ２０Ａにおけるオフセットキャンセル回路の動作が開始される。一次ラッチ回路２３の出力がオンすると共に、スイッチ３４，３５がオンしてキャンセル容量，Cm３７の両端に差動増幅器３０のオフセット電圧が入力する。次いでスイッチ３４、そしてスイッチ３５の順で両スイッチがオフするが、スイッチ３５のフィードスルー電荷の影響を除去するためには、これらがオフする順序は大切である。先にスイッチ３４がオフしてしまえば、この後に生じるスイッチ３５のフィードスルー電荷はキャンセル容量，Cm３７には入力されず、その影響を回避できるからである。次いでスイッチ３６がオンすることによって、キャンセル容量，Cm３７に記憶されていた差動増幅器３０のオフセット電圧は負帰還路に入力され、多結晶Ｓｉ−ＴＦＴを用いた差動増幅器３０のＴＦＴ不整合に起因するオフセット電圧はキャンセルされる。この状態でアナログバッファ出力スイッチ１６がオンすると、信号線７にはアナログバッファ２０Ａより画像信号電圧が出力される。この状態では差動増幅回路３０の入力に接続されているスイッチ３４のフィードスルー電荷のばらつきが、（−ｑ１Ａ／Cm）のスイッチフィードスルーオフセット電圧として信号線７を介して画素に入力されることは既に述べたとおりである。（ここではアナログバッファ２０Ａのスイッチ３４のスイッチフィードスルー電荷をｑ１Ａと記した。）この後ゲート線１３（画素ＴＦＴ１１）、アナログバッファ出力スイッチ１６がオフすることによって、選択された一行分の画素に対する書込み動作は終了する。アナログバッファ出力スイッチ１６の役割は、必要に応じてアナログバッファ２０Ａ，２０Ｂの出力を信号線７から切離すことによって、オフセットキャンセル動作時におけるアナログバッファ２０Ａ，２０Ｂの出力の立ち上がりを高速化することである。
【００３４】
次いで図示した奇数フレーム期間・負フィールドにおける、同一の画素行書込み時の動作を説明する。この動作は階調切替えスイッチ１４，１５がＢ選択に切替わることを除けば、上記奇数フレーム期間・正フィールドにおける書込み動作と基本的に同一である。本実施例においてはこのように正／負のフィールドで階調切替えスイッチ１４，１５を切替えることにより、液晶に対する交流駆動を実現している。本期間においても、差動増幅器３０の入力に接続されているスイッチ３４のフィードスルー電荷のばらつきが、（−ｑ１Ｂ／Cm）のスイッチフィードスルーオフセット電圧として信号線７を介して画素に入力されることになる。（ここではアナログバッファ２０Ｂのスイッチ３４のスイッチフィードスルー電荷をｑ１Ｂと記した。）このときはアナログバッファは２０Ａに替えて２０Ｂが用いられている訳であるから、このｑ１Ｂの値は、先のｑ１Ａの値とは全く独立の値であることは明らかである。
【００３５】
次に図示した偶数フレーム期間・正フィールドにおける、同一の画素行書込み時の動作を説明する。この動作は位相φ２が選択されることを除けば、上記奇数フレーム期間・正フィールドにおける書込み動作と同一である。前述のようにこの場合、差動増幅回路３０の入力に接続されているスイッチ３４のフィードスルー電荷のばらつきは、（＋ｑ１Ａ／Cm）のスイッチフィードスルーオフセット電圧として信号線７を介して画素に入力される。ここで表示する画像データが奇数フレーム期間・正フィールドと偶数フレーム期間・正フィールドとで実質的に変化していなければ、両者のスイッチフィードスルーオフセット電圧は視覚的にキャンセルされ、筋状の輝度むらの発生は回避される。輝度むらが視覚的に問題となるのは、表示画像データの値が特に時間的に大きく変化しないときであるため、上記のオフセットキャンセル操作は実用的には十分な効果を有している。
【００３６】
最後に図示した偶数フレーム期間・負フィールドにおける、同一の画素行書込み時の動作を説明する。この動作は位相φ２が選択されることを除けば、上記奇数フレーム期間・負フィールドにおける書込み動作と同一であり、このスイッチフィードスルーオフセット電圧の視覚的なキャンセル効果は上記と同様であるので、詳細な説明は省略する。
【００３７】
上記実施例においては、各回路ブロックは多結晶Ｓｉ−ＴＦＴ素子を用いてガラス基板上に構成している。しかしながらガラス基板に変えて、石英基板，透明プラスチック基板を用いることや、液晶表示方式を反射型に変えることでＳｉ基板を始めとする不透明基板を用いることも明らかに可能である。
【００３８】
また上記差動増幅回路における、ＴＦＴのｎ型，ｐ型の導電型を逆に構成することや、その他の回路構成を用いることも、本発明の原理を損なわない範囲で可能であることは言うまでもない。差動増幅器３０の利得を向上させるために、カスコード構成を採用することもまた有効である。ＴＦＴには基板バイアス効果を持たないという長所があるものの、ドレインコンダクタンスが大きいという課題もあるため、バイアス端子が新たに必要にはなるものの、数百倍以上に差動増幅回路の利得を確保するためには、このようなカスコード構成の採用は有利である。
【００３９】
以上では説明を簡略化するために画像表示データを６bit 、階調電源線は異なった階調電圧が印加された６４本の並列配線としたが、画像表示データがｎ−bit であれば、階調電源線は異なった階調電圧が印加された２ⁿ本の並列配線となることは明らかである。
【００４０】
この他、本実施例ではスイッチ群の構成はCMＯＳスイッチ、画素ＴＦＴはｎ型ＴＦＴスイッチを採用したが、ｐ型ＴＦＴを含むいずれのスイッチ構成をこれらに用いても本発明の適用は可能である。また本発明の趣旨を逸脱しない範囲で、反射型表示画素構造等、多様な構造やレイアウト形状が適用可能であることは言うまでもない。
（第二の実施例）
第二の実施例である多結晶Ｓｉ−ＴＦＴ液晶表示パネルの全体構成は、第一の実施例のそれと同様であるので説明は省略する。第一の実施例と比較した場合の本実施例の差異は、各動作パルスの動作タイミングにある。以下、これに関して述べる。
【００４１】
以下図６および図７を用いて、本発明における第二の実施例の動作に関して説明する。
【００４２】
図６は本実施例における各動作パルスの、１フィールド期間における画素行書込み時のある列におけるタイミングチャートである。図６は第一の実施例における図５に対応するものであるが、ここではフィールドの正／負を切替える階調切替えスイッチ１４，１５に関しては記載を省略した。本実施例においては、階調切替えスイッチ１４，１５のＡ，Ｂの選択以外は、正および負フィールドにおける各パルスの動作は共通だからである。なお本チャートにおいても、スイッチのオン／オフは、図中にも記したように上側をオン，下側をオフとして表わしてある。
【００４３】
１フィールドの始めに位相φ１が選択され、次いでゲート線駆動回路１０によって選択された所定のゲート線１３(画素ＴＦＴ１１)がオンし、スイッチ３６がオフする。続いてアナログバッファ２０（上記のようにアナログバッファ２０Ａ，２０Ｂにおける動作は基本的に同一であるため、ここではアナログバッファ２０として記載する）におけるオフセットキャンセル回路の動作が開始される。一次ラッチ回路２３の出力がオンすると共に、スイッチ３４，３５がオンしてキャンセル容量，Cm３７の両端に差動増幅器３０のオフセット電圧が入力する。次いでスイッチ３４、そしてスイッチ３５の順で両スイッチがオフする。次いでスイッチ３６がオンすることによって、キャンセル容量，Cm３７に記憶されていた差動増幅器３０のオフセット電圧は負帰還路に入力され、多結晶ＳｉＴＦＴを用いた差動増幅器３０のＴＦＴ不整合に起因するオフセット電圧はキャンセルされる。この状態でアナログバッファ出力スイッチ１６がオンすると、信号線７にはアナログバッファ２０より画像信号電圧が出力される。この状態では差動増幅回路３０の入力に接続されているスイッチ３４のフィードスルー電荷のばらつきが、(−ｑ１／Cm)のスイッチフィードスルーオフセット電圧として信号線７を介して画素に入力されることは第一の実施例と同様である。しかし本実施例においては、同一の画素行書込み時に連続して以下の動作が行われる。即ちアナログバッファ出力スイッチ１６が一度オフした後に位相φ２が選択され、もう一度上記の画像信号電圧の出力動作が繰り返される。この場合には差動増幅回路３０の入力に接続されているスイッチ３４のフィードスルー電荷のばらつきが、（＋ｑ１／Cm）のスイッチフィードスルーオフセット電圧として信号線７を介して画素に入力されることになる。この後ゲート線１３（画素ＴＦＴ１１），アナログバッファ出力スイッチ１６がオフすることによって、選択された一行分の画素に対する書込み動作は終了する。
【００４４】
図７は、上記の書込み動作によって信号線７に書込まれる画像信号電圧を示したものである。一回目にアナログバッファ出力スイッチ１６がオンするｔ１からｔ２の期間には、信号線７には（Ｖin−ｑ１／Cm）に漸近する出力信号が書込まれる。ただしここでＶinは、本来信号線７に書込まれるべき画像信号電圧である。（図中ではｑ１は負の値を有しているものとして示している。）次いで二回目にアナログバッファ出力スイッチ１６がオンするｔ３からｔ４の期間には、信号線７には（Ｖin＋ｑ１／Cm）に漸近する出力信号が書込まれる。ここで（ｔ４−ｔ３）の期間を（ｔ２−ｔ１）よりも小さい適当な値に設定することによって、最終的に信号線７に書込まれる画像信号電圧ＶＡを、Ｖin近傍の値に近づけることができる。本実施例では上記手法を用いることによって、画素に入力されるスイッチフィードスルーオフセット電圧ばらつきの低減を実現している。
【００４５】
なお本実施例においては１フィールド内における位相φ１／φ２の切替えを一回としたが、これをより多い回数行うことによっても同様な効果を得ることが可能である。
（第三の実施例）
第三の実施例である多結晶Ｓｉ−ＴＦＴ液晶表示パネルの全体構成は、第一の実施例のそれと同様であるので説明は省略する。第一の実施例と比較した場合の本実施例の差異は、アナログバッファ２０Ａ，２０Ｂの回路構成とその動作パルスの動作タイミングにある。以下、これに関して述べる。
【００４６】
図８はオフセットキャンセル機能とスイッチフィードスルーオフセットキャンセル機能を有する、本実施例におけるアナログバッファ２０（なお本実施例においてもアナログバッファ２０Ａ，２０Ｂにおける動作は基本的に同一であるため、ここでもアナログバッファ２０として記載する）の回路構成図である。
【００４７】
アナログバッファ２０の入力端は、クロックｃｌ．１ｂでオンするスイッチ５５と、差動増幅器５０の正入力端に接続され、また差動増幅器５０の負入力端は、ｃｌ．１ａ１でオンするスイッチ５４，ｃｌ．１ａ２でオンするスイッチ５８とキャンセル容量５７に接続され、キャンセル容量５７の他端はクロックｃｌ．１ｂでオンするスイッチ５５とクロックｃｌ．２でオンするスイッチ５６に接続されている。そして差動増幅器５０の出力端はアナログバッファの出力端に接続されると同時に、ｃｌ．１ａ１でオンするスイッチ５４，ｃｌ．１ａ２でオンするスイッチ５８，クロックｃｌ．２でオンするスイッチ５６の他端に接続されている。
【００４８】
次に上記アナログバッファ２０の動作に関して、図９を用いて説明する。
【００４９】
図９は本実施例における各動作パルスの、１フィールド期間における画素行書込み時のある列におけるタイミングチャートであり、第二の実施例における図６に対応するものである。
【００５０】
１フィールドの始めにゲート線駆動回路１０によって選択された所定のゲート線１３（画素ＴＦＴ１１）がオンし、スイッチ５６がオフする。続いてアナログバッファにおけるオフセットキャンセル回路の動作が開始される。一次ラッチ回路２３の出力がオンすると共に、スイッチ５４，５５，５８がオンしてキャンセル容量，Cm５７の両端に差動増幅器５０のオフセット電圧が入力する。次いでスイッチ５４，スイッチ５８、そしてスイッチ５５の順で各スイッチがオフする。次いでスイッチ５６がオンすることによって、キャンセル容量，Cm５７に記憶されていた差動増幅器５０のオフセット電圧は負帰還路に入力され、多結晶Ｓｉ−ＴＦＴを用いた差動増幅器５０のＴＦＴ不整合に起因するオフセット電圧はキャンセルされる。この状態でアナログバッファ出力スイッチ１６がオンすると、信号線７にはアナログバッファ２０より画像信号電圧が出力される。ここで本実施例においては、後からオフするスイッチ５８のゲート幅は、先にオフするスイッチ５４のゲート幅よりも小さく設計されている。但し両者のゲート長は同一である。即ちキャンセル容量，Cm５７への充電は、スイッチフィードスルー電荷量は大きいがオン抵抗のより低いスイッチ５４を用いて行い、更にオン抵抗は大きいがスイッチフィードスルー電荷量のより小さいスイッチ５８を用いてスイッチフィードスルー電荷量の低減を図っている。本実施例を用いれば、先の第一，第二の実施例よりも小さい回路規模で、スイッチフィードスルーオフセット電圧ばらつきの低減が可能である。
【００５１】
なお本実施例では後からオフするスイッチ５８のゲート幅を、先にオフするスイッチ５４のゲート幅よりも小さく設計しているが、本発明の考え方は、後からオフするスイッチ５８のゲートを先にオフするスイッチ５４のゲートよりも低いゲート電圧で駆動する等、種々の応用も可能である。
（第四の実施例）
以下図１０を用いて、本発明における第四の実施例に関して説明する。
【００５２】
図１０は第四の実施例である画像ビューア７１の構成図である。
【００５３】
無線インターフェース（Ｉ／Ｆ）回路７３には、圧縮された画像データが外部からbluetooth 規格に基づく無線データとして入力し、無線Ｉ／Ｆ回路７３の出力は中央演算ユニット（ＣＰＵ）／デコーダ７４を経てフレームメモリ７５に接続される。更にＣＰＵ／デコーダ７４の出力は多結晶Ｓｉ液晶表示パネル７６に設けられたインターフェース（Ｉ／Ｆ）回路７７を介して行選択回路７９およびデータ入力回路７８に接続されており、画像表示領域８０は行選択回路７９およびデータ入力回路７８により駆動される。画像ビューア７１には更に電源８２および光源８１が設けられている。ここで多結晶Ｓｉ液晶表示パネル７６は、先に延べた第一の実施例と同一の構成および動作を有している。
【００５４】
以下に本第四の実施例の動作を説明する。無線Ｉ／Ｆ回路７３は圧縮された画像データを外部から取り込み、このデータをＣＰＵ／デコーダ７４に転送する。ＣＰＵ／デコーダ７４はユーザからの操作を受けて、必要に応じて画像ビューア７１を駆動、或いは圧縮された画像データのデコード処理を行う。デコードされた画像データはフレームメモリ７５に一時的に蓄積され、ＣＰＵ／デコーダ７４の指示に従って、蓄積されていた画像を表示するための画像データおよびタイミングパルスをＩ／Ｆ回路７７に出力する。Ｉ／Ｆ回路７７が、これらの信号を用いて、行選択回路７９およびデータ入力回路７８を駆動して画像表示領域に画像を表示することに関しては、第一の実施例で述べたとおりであるので、ここでは詳細な説明は省略する。光源は液晶表示に対するバックライトであり、電源８２には二次電池が含まれており、これらの装置全体を駆動する電源を供給する。
【００５５】
本第四の実施例によれば、圧縮された画像データを元に、前述のように「スイッチフィードスルーオフセットばらつき」に起因する縦筋状の輝度むらのない、高品位な画像を表示させることができる。
【００５６】
【発明の効果】
本発明によれば、高品位画像表示の可能な液晶画像表示装置を提供することができる。
【図面の簡単な説明】
【図１】第一の実施例におけるアナログバッファの回路構成図。
【図２】第一の実施例における差動増幅器の回路構成図。
【図３】第一の実施例における多結晶Ｓｉ−ＴＦＴ液晶表示パネルの構成図。
【図４】第一の実施例におけるアナログバッファの動作説明図。
【図５】第一の実施例におけるタイミングチャート。
【図６】第二の実施例におけるタイミングチャート。
【図７】第二の実施例におけるる信号線に書込まれる画像信号電圧説明図。
【図８】第三の実施例におけるアナログバッファの回路構成図。
【図９】第三の実施例におけるタイミングチャート。
【図１０】第四の実施例である画像ビューアの構成図。
【図１１】従来例であるＴＦＴ液晶パネル駆動用のオフセットキャンセルバッファ回路の構成図。
【符号の説明】
２Ａ，２Ｂ…階調電源線、３Ａ，３Ｂ…階調選択スイッチ、７…信号線、１１…画素ＴＦＴ、１２…液晶容量、１３…ゲート線、１４，１５…階調切替えスイッチ、１６…アナログバッファ出力スイッチ、１７…階調選択線、２０Ａ，20Ｂ…アナログバッファ、２１…ラッチアドレス選択回路、２２…デジタルデータ入力線、２３…一次ラッチ回路、２４…２次ラッチ回路、３０…差動増幅回路、３７…キャンセル容量、９０…画像信号駆動回路、９１…画像信号電圧発生部、９２…出力インピーダンス変換手段。

Claims

所定の電圧が印加される対向電極と、該対向電極との間で容量を形成するために設けられた画素電極と、該画素電極に直列に接続された画素スイッチとを有する画素を複数個構成している表示部と、
表示すべき画像データに基づいて第一のアナログ画像信号電圧を出力する画像信号電圧発生手段と、
該第一のアナログ画像信号電圧を入力として、前記画像信号電圧発生手段より低い出力インピーダンスで、第二のアナログ画像信号電圧を出力するために設けられた半導体素子を用いた出力インピーダンス変換手段群と、
該出力インピーダンス変換手段群の中に設けられ、該各出力インピーダンス変換手段群における半導体素子特性のばらつきに起因する第二のアナログ画像信号電圧の出力オフセットばらつきをキャンセルするために設けられ、一端が該出力インピーダンス変換手段の電圧入力端子に接続されたオフセットキャンセル容量と、一端が該出力インピーダンス変換手段の電圧入力端子に接続された第一の半導体スイッチを有するオフセットキャンセル回路群と、
前記出力インピーダンス変換手段群の出力端子と、前記画素スイッチとを接続する信号線群と、
前記出力インピーダンス変換手段群の出力である第二のアナログ画像信号電圧を、前記信号線群と、前記画素スイッチ群を介して、所定の表示画素の液晶容量に書込むための信号電圧書込み手段と、
前記第一の半導体スイッチがオフする際に生成するスイッチフィードスルー電荷のばらつきに起因する、第二のアナログ画像信号電圧の出力ばらつきを低減する手段とを有し、
前記出力インピーダンス変換手段は差動増幅回路に負帰還をかけたボルテージフォロア回路を含む画像表示装置において、
前記オフセットキャンセル回路は、該差動増幅回路の第一の入力端子にその一端が接続された上記オフセットキャンセル容量と、該オフセットキャンセル容量の他端と該差動増幅回路の第二の入力端子を接続する第二の半導体スイッチと、該オフセットキャンセル容量の他端と第一のノードを接続する第三の半導体スイッチと、該差動増幅回路の第一の入力端子と第一のノードを接続する上記第一の半導体スイッチと、該差動増幅回路の第二の入力端子と該差動増幅回路の出力を接続する第四の半導体スイッチと、該第一のノードと該差動増幅回路の出力を接続する第五の半導体スイッチと、該オフセットキャンセル回路への入力を該差動増幅回路の第二の入力端子と該第一のノードのいずれかに選択的に接続させる第六の半導体スイッチと、該差動増幅回路の第一の入力端子を負入力にかつ第二の入力端子を正入力に設定することと該差動増幅回路の第一の入力端子を正入力にかつ第二の入力端子を負入力に設定することとを選択的に可能とする差動増幅回路正負反転手段を有する画像表示装置。
前記差動増幅回路は、電流源と、差動ドライバＦＥＴ対と、ゲートが共通に一方の該差動ドライバＦＥＴのドレインに接続された負荷ＦＥＴ対を有し、
前記差動増幅回路正負反転手段は、該負荷ＦＥＴ対のゲートを該差動ドライバＦＥＴ対のいずれかに選択的に接続する第七の半導体スイッチ対と、該第七の半導体スイッチ対の選択とは逆の差動ドライバＦＥＴから該差動増幅回路の出力を取る第八の半導体スイッチ対とを含む請求項１の画像表示装置。
前記出力インピーダンス変換手段と上記信号線の間には、両者を接続及び遮断するための第九の半導体スイッチを有する請求項１の画像表示装置。
所定の電圧が印加される対向電極と、該対向電極との間で容量を形成するために設けられた画素電極と、該画素電極に直列に接続された画素スイッチとを有する画素を複数個構成している表示部と、
表示すべき画像データに基づいて第一のアナログ画像信号電圧を出力する画像信号電圧発生手段と、
該第一のアナログ画像信号電圧を入力として、該画像信号電圧発生手段より低い出力インピーダンスで、第二のアナログ画像信号電圧を出力するために設けられた、差動増幅回路に負帰還をかけたボルテージフォロア回路を含む出力インピーダンス変換手段群と、
該出力インピーダンス変換手段の中に設けられた、該各出力インピーダンス変換手段群における差動増幅回路を構成する半導体素子特性のばらつきに起因する第二のアナログ画像信号電圧の出力オフセットばらつきをキャンセルするために設けられた、該差動増幅回路の第一の入力端子にその一端が接続されたオフセットキャンセル容量と、該オフセットキャンセル容量の他端と該差動増幅回路の第二の入力端子を接続する第二の半導体スイッチと、該オフセットキャンセル容量の他端と第一のノードを接続する第三の半導体スイッチと、該差動増幅回路の第一の入力端子と第一のノードを接続する第一の半導体スイッチと、該差動増幅回路の第二の入力端子と該差動増幅回路の出力を接続する第四の半導体スイッチと、該第一のノードと該差動増幅回路の出力を接続する第五の半導体スイッチと、該オフセットキャンセル回路の入力を該差動増幅回路の第二の入力端子と該第一のノードのいずれかに選択的に接続させる第六の半導体スイッチと、該差動増幅回路の第一の入力端子を負入力にかつ第二の入力端子を正入力に設定することと該差動増幅回路の第一の入力端子を正入力にかつ第二の入力端子を負入力に設定することとを選択的に可能とする差動増幅回路正負反転手段を有するオフセットキャンセル回路群と、
該出力インピーダンス変換手段群の出力端子と該画素スイッチ群とを接続する信号線群と、
該出力インピーダンス変換手段群の出力である第二のアナログ画像信号電圧を、該信号線群と該画素スイッチ群を介して、所定の表示画素の液晶容量に書込むための信号電圧書込み手段とを有する画像表示装置において、
該第四の半導体スイッチをオフ，該第五の半導体スイッチをオン、該第六の半導体スイッチを該差動増幅回路の第二の入力端子に接続した状態で、該第一，第二，第三の半導体スイッチを所定の順序で開閉してオフセットキャンセルを行う第一のオフセットキャンセル動作と、該第四の半導体スイッチをオン，該第五の半導体スイッチをオフ、該第六の半導体スイッチを該第一のノードに接続した状態で、該第一，第二，第三の半導体スイッチを所定の順序で開閉してオフセットキャンセルを行う第二のオフセットキャンセル動作とを選択的に行うことを特徴とする画像表示装置の駆動方法。
前記オフセットキャンセル動作において、第一の半導体スイッチがオフした後に第二の半導体スイッチがオフする請求項４の画像表示装置の駆動方法。
前記第一のオフセットキャンセル動作と第二のオフセットキャンセル動作とを、それぞれ表示フレーム毎に交互に行う請求項４の画像表示装置の駆動方法。
前記第一のオフセットキャンセル動作と第二のオフセットキャンセル動作とを、単一の表示フィールド内に一回ずつ行う請求項４の画像表示装置の駆動方法。
表示フィールド内の前後半２回のオフセットキャンセル動作の時間は、前半のオフセットキャンセル動作の方が後半のオフセットキャンセル動作よりも長い請求項７の画像表示装置の駆動方法。
前記第一のオフセットキャンセル動作と第二のオフセットキャンセル動作とを、単一の表示フィールド内にｎ回（ｎは２以上の整数）ずつ行う請求項４の画像表示装置の駆動方法。
所定の電圧が印加される対向電極と、該対向電極との間で容量を形成するために設けられた画素電極と、該画素電極に直列に接続された画素スイッチとを有する画素を複数個構成している表示部と、
表示すべき画像データに基づいて第一のアナログ画像信号電圧を出力する画像信号電圧発生手段と、
該第一のアナログ画像信号電圧を入力として、該画像信号電圧発生手段より低い出力インピーダンスで、第二のアナログ画像信号電圧を出力するために設けられた、差動増幅回路に負帰還をかけたボルテージフォロア回路を含む出力インピーダンス変換手段群と、
該出力インピーダンス変換手段の中には、該各出力インピーダンス変換手段群における差動増幅回路を構成する半導体素子特性のばらつきに起因する第二のアナログ画像信号電圧の出力オフセットばらつきをキャンセルするために設けられた、該差動増幅回路の負入力端子にその一端が接続された上記オフセットキャンセル容量と、該オフセットキャンセル容量の他端と該差動増幅回路の正入力端子を接続する第二の半導体スイッチと、該オフセットキャンセル容量の他端と該差動増幅回路の出力端とを接続する第三の半導体スイッチと、該差動増幅回路の負入力端子と該差動増幅回路の出力端を接続する第一の半導体スイッチとを有し、更に該オフセットキャンセル回路の入力が該差動増幅回路の正入力端子に接続され、該第一の半導体スイッチが複数の半導体スイッチの並列接続で構成されているオフセットキャンセル回路群と、
該出力インピーダンス変換手段群の出力端子と該画素スイッチ群とを接続する信号線群と、
該出力インピーダンス変換手段群の出力である第二のアナログ画像信号電圧を、該信号線群と該画素スイッチ群を介して、所定の表示画素の液晶容量に書込むための信号電圧書込み手段とを有する画像表示装置において、
該第一，第二，第三の半導体スイッチを所定の順序で開閉してオフセットキャンセル動作を行う際に、該第一の半導体スイッチを構成する複数の半導体スイッチを時系列的に順次オフすることを特徴とする画像表示装置の駆動方法。
前記オフセットキャンセル動作において、該第一の半導体スイッチが全てオフした後に第二の半導体スイッチが順次オフする請求項１０の画像表示装置の駆動方法。
少なくとも一方が透明である一対の基板と、該一対の基板間に配置した液晶層とを有し、
前記一対の基板の少なくともいずれか一方の基板に、複数の走査線と、該複数の走査線に交差するように配置した複数の信号線とを有して表示部を構成し、
前記走査線に接続された走査信号駆動回路と、
前記信号線に接続され、表示すべき画像データに基づいて第１のアナログ画像信号電圧を生成する画像信号駆動回路を有し、
前記画像信号駆動回路は、前記第１のアナログ画像信号電圧を前記表示部に送信する際に、該第１のアナログ画像信号電圧を、該第１のアナログ画像信号電圧より低いインピーダンスの第２のアナログ画像信号電圧に変換する出力インピーダンス変換手段を有し、
該出力インピーダンス変換手段は、内部にスイッチング素子として用いられる複数の半導体素子と、差動増幅回路を有し、
前記差動増幅器は第１の入力端及び第２の入力端を有し、
前記複数の半導体素子によって、
前記第１のタイミングでは、前記出力インピーダンス変換手段の入力と前記差動増幅回路の前記第１の入力端とオフセットキャンセル容量の一端が接続され、前記オフセットキャンセル容量の他端と前記差動増幅回路の前記第２の入力端と前記差動増幅回路の出力端が接続され、
前記第２のタイミングでは、前記出力インピーダンス変換手段の入力と前記差動増幅回路の前記第１の入力端が接続され、前記オフセットキャンセル容量の一端と前記差動増幅回路の出力端が接続され、前記オフセットキャンセル容量の他端と前記差動増幅回路の前記第２の入力端が接続され、
前記第３のタイミングでは、前記出力インピーダンス変換手段の入力と前記オフセットキャンセル容量の他端と前記差動増幅回路の前記第２の入力端が接続され、前記オフセットキャンセル容量の一端と前記差動増幅回路の前記第１の入力端と前記差動増幅回路の出力端が接続され、
前記第４のタイミングでは、前記出力インピーダンス変換手段の入力と前記オフセットキャンセル容量の一端が接続され、前記オフセットキャンセル容量の他端と前記差動増幅回路の前記第２の入力端が接続され、前記差動増幅回路の前記第１の入力端と前記差動増幅回路の出力端が接続されることを特徴とする液晶表示装置。
前記差動増幅回路の前記第１の入力端は、第１のタイミングと第２のタイミングでは正の入力端となり、第３のタイミングと第４のタイミングでは負の入力端の端子となる請求項１２の液晶表示装置。