JP4510955B2 - 液晶ディスプレイのデータ線駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶ディスプレイの信号線駆動回路に関し、より詳細には、ドット反転型のデータ線駆動回路に関する。
【０００２】
【従来の技術】
フルカラーの液晶ディスプレイ（ＬＣＤ）として、各画素の階調を制御するために薄膜トランジスタ（ＴＦＴ）を用いたＴＦＴ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）が多用されている。単純マトリクスＬＣＤなどと比較して、ＴＦＴ−ＬＣＤが滲みが少なく、また、鮮明な画像を表示することができる理由による。
上記ＴＦＴ−ＬＣＤは、複数のゲート線と複数のデータ線をマトリクス状に交差配置し、各交差点の画素に薄膜トランジスタを配置した液晶パネルと、液晶パネルのゲート線を駆動するために並列的に配置されたゲート線駆動回路と、液晶パネルのデータ線を駆動するために並列的に配置されたデータ線駆動回路とを備えている。
【０００３】
液晶パネルにおいては、各画素ごとに画素電極と対向電極とが設けられ、これらの間に液晶が充填されている。画素電極にはＴＦＴが形成され、データ線駆動回路からのデータ線がＴＦＴを介して画素電極に接続されている。その一方、ゲート線駆動回路からのゲート線が、ＴＦＴのゲート電極に接続されている。したがって、ある画素のゲート電極にゲート線から所定の電圧が印加されると、ＴＦＴを介して、データ線からの階調電圧が画素電極に印加され、これにより当該画素に対応する液晶が駆動される。
一般に、液晶ディスプレイでは液晶分子の劣化を防止するために、液晶に印加される電圧が交流の状態である必要がある。すなわち、ある時点で対向電極の電位に対して＋Ｖの階調電圧を与えた場合には、次の時点において、同じ階調であっても、対向電極の電位に対して−Ｖの階調電圧を与える必要がある。これを実現するためにはコモン一定駆動法とコモン反転駆動法が知られている。
【０００４】
コモン一定駆動法においては、対向電極の電位を一定レベルに固定したまま画素電極に対向電極電位に対して正の極性を有する電圧と負の極性を有する電圧を交互に付与している。図１６は、コモン一定駆動法を実現するためにデータ線に正の極性および負の極性の電位を交互に付与するデータ線駆動回路の一部を示すブロックダイヤグラムである。図１６においては、データ線駆動回路のうち２本（２ＣＨ）のデータ線に表示階調に対応する電圧を出力する回路の部分が示されている。このデータ線駆動回路４００は、２チャンネル分の階調電圧を出力するために、データラッチ４１２−１、４１２−２、レベルシフト回路４１４−１、４１４−２、負極用デコーダ４１８−１、正極用デコーダ４１８−２、オペアンプ４２２−１、４２２−２を有している。
【０００５】
データラッチ４１２−１、４１２−２は、データ線（階調データ線）を介して与えられた所定のビット数（たとえば６ビット）の階調データを所定のタイミングでラッチする。また、レベルシフト回路４１４−１、４１４−２は、データラッチ１２から出力されたデータのレベルを調整する。負極用デコーダ４１８−１は、負極用抵抗ラダー４１６−１から出力される複数（たとえば６４種）の負の極性の階調電圧を受け入れ、階調データにしたがった階調電圧を選択して出力し、正極用デコーダ４１８−２は、正極用抵抗ラダー４１６−２から出力される複数（たとえば６４種）の正の極性の階調電圧を受け入れ、階調データにしたがった階調電圧を選択して出力する。オペアンプ４２２−１、４２２−２は、受け入れた階調電圧を出力するボルテージフォロア回路として機能する。
【０００６】
データラッチ４１２−１、４１２−２とレベルシフト回路４１４−１、４１４−２との間にはスイッチ（図示せず）が設けられ、あるタイミングでは、データラッチ４１２−１の出力がレベルシフト回路４１４−１に伝達され、かつ、データラッチ４１２−２の出力がレベルシフト回路４１４−２に伝達され、次のタイミングでは、データラッチ４１２−１の出力がレベルシフト回路４１４−２に伝達され、かつ、データラッチ４１２−２の出力がレベルシフト回路４１４−１に伝達されるようになっている。
【０００７】
同様に、負極用デコーダ４１８−１および正極側デコーダ４１８−２と、オペアンプ４２２−１、４２２−２との間にもスイッチ（図示せず）が設けられ、上述したあるタイミングでは、負極用デコーダ４１８−１および正極側デコーダ４１８−２の出力が、それぞれ、オペアンプ４２２−１および４２２−２にそれぞれ伝達され、その一方、次のタイミングでは、負極用デコーダ４１８−１および正極側デコーダ４１８−２の出力が、それぞれ、オペアンプ４２２−２および４２２−１に伝達されるようになっている。
【０００８】
上記データ線駆動回路４００において、上述したあるタイミングでは、データラッチ４１２−１に与えられた階調データｉｊ(Ｈ)（チャンネル(ｎ)に対する階調データ）は、レベルシフト回路４１４−１を経て負極側デコーダ４１８−１に与えられる。したがって、負極側デコーダ４１８−１により、対応する負の極性を有する階調電圧−Ｖが選択され、これがオペアンプ４２２−１を介して出力される（図１６の破線の矢印参照）。その一方、データラッチ４１２−２に与えられた階調データｉｊ(Ｈ)（チャンネル(n+1)に対する階調データ）は、レベルシフト回路４２４−２を経て正極側デコーダ４１８−２に与えられる。したがって、正極側デコーダ４１８−２により、対応する正の極性を有する階調電圧Ｖが選択され、これがオペアンプ４２２−２を介して出力される（図１６の破線の矢印参照）。
【０００９】
次のタイミングにおいても、チャンネル(ｎ)およびチャンネル(n+1)にそれぞれ同一の階調データが与えられたと考えると、データラッチ４１２−１に与えられた階調データｉｊ(Ｈ)（チャンネル(ｎ)に対する階調データ）は、レベルシフト回路４１４−２を経て正極側デコーダ４１８−２に与えられる。したがって、正極側デコーダ４１８−２により、対応する正の極性を有する階調電圧Ｖが選択され、これがオペアンプ４２２−１を介して出力される（図１６の一点鎖線の矢印参照）。その一方、データラッチ４１２−２に与えられた階調データｉｊ(Ｈ)（チャンネル(n+1)に対する階調データ）は、レベルシフト回路４２４−１を経て負極側デコーダ４１８−１に与えられる。したがって、負極側デコーダ４１８−１により、対応する負の極性を有する階調電圧−Ｖが選択され、これがオペアンプ４２２−２を介して出力される（図１６の一点鎖線の矢印参照）。
このように、図１６に示すデータ線駆動回路では、２チャンネルごとに負極用デコーダおよび正極用デコーダを切り換えて使用することにより、デコーダ数を削減し、これにより、回路規模を縮小している。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来のデータ線駆動回路においては、抵抗ラダー４１６−１の負の極性を有する出力の最小値（たとえば、図１６においてはＧＭＡ１８）から、抵抗ラダー４１６−２の正の極性を有する出力の最高値（たとえば、図１４においてはＧＭＡ１）までの範囲をダイナミックレンジとすると、レベルシフト回路４１２−１、４１２−２、負極側デコーダ４１８−１および正極側デコーダ４８１−２、並びに、オペアンプ４２２−１、４２２−２を、上記ダイナミックレンジに耐えることができる回路とする必要がある。したがって、上記従来のデータ線駆動回路においては、上記回路要素は、アナログ電源電圧が供給されても耐えられるように設計されている。したがって、比較的大きな回路規模、および、比較的大きな消費電力を要するという問題点があった。
【００１１】
本発明は、回路規模の縮小および消費電力の低減を可能とするデータ線駆動回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の目的は、マトリクス状に配置された複数の画素電極と対向電極との間に液晶が充填され、前記画素電極の各々が、その制御端子が対応するゲート線に接続された薄膜トランジスタを介して対応するデータ線に接続され、かつ、前記対向電極には所定の対向電極電圧が印加され、前記ゲート線が活性化される毎に、前記画素電極に、前記データ線および薄膜トランジスタを経て、所定の表示階調に対応したレベルを有し、かつ、対向電極に対して相対的に正または負の極性を有する階調電圧が与えられ、これにより、画素電極と対向電極との間に充填された液晶が駆動される液晶ディスプレイにおいて、前記データ線に階調電圧を供給するデータ線駆動回路であって、予め与えられた前記負の極性にそれぞれ対応する複数の階調電圧のうち、所定のものを選択するデコーダ回路と、負の極性の階調電圧を出力する際に、前記選択された階調電圧を前記データ線に与える一方、正の極性の階調電圧を出力する際に、対向電極電圧に対応するレベルに対して階調電圧を反転して、反転された電圧を前記データ線に与えるように構成された出力回路とを備えたことを特徴とするデータ線駆動回路により達成される。
【００１３】
本発明によれば、デコーダ回路に与えられる階調電圧が、負の極性であるため、デコーダ回路の耐圧を、本来のダイナミックレンジの略半分のレベルにすることができる。したがって、デコーダ回路をディジタル電源電圧を耐圧とするように設計することができ、これにより、回路規模の縮小および消費電力の削減が可能となる。また、本発明によれば、デコーダ回路に階調電圧を供給する抵抗ラダーが、負の極性のものを出力できるように設計すれば良い。したがって、抵抗ラダーの回路規模を略半分にすることが可能となる。
【００１４】
本発明の好ましい実施態様によれば、前記出力回路が、二つの入力端子および一つの出力端子を有するオペアンプと、前記デコーダ回路から前記入力端子への入力を選択する入力選択スイッチと、前記入力選択スイッチと前記入力端子のうちマイナス端子との間に介在する第１のキャパシタと、前記入力端子のうちプラス端子と前記対向電極電位と略等しい基準電位との接続を制御する正極性動作用スイッチと、前記入力端子のうちマイナス端子と出力端子との接続を制御する入出力短絡スイッチと、前記マイナス端子と出力端子との間に介在する第２のキャパシタとを有し、前記負の極性の階調電圧を出力する際に、前記入力選択スイッチにより、前記デコーダ回路と前記プラス端子とを接続し、かつ、入出力短絡スイッチをオンする一方、前記正極性動作スイッチをオフにすることにより、前記出力回路をボルテージフォロア回路として機能させ、その一方、前記正の極性の階調電圧を出力する際に、前記入力選択スイッチにより、前記デコーダ回路と前記マイナス端子とを接続し、かつ、正極性動作スイッチをオンする一方、前記入出力短絡スイッチをオフにすることにより、前記出力回路を反転出力回路として機能させる。この実施態様によれば、デコーダ回路の耐圧をディジタル電源電圧とすることができるほか、出力回路のうち、入力選択スイッチおよび第１のキャパシタの耐圧をディジタル電源電圧とすることができる。
【００１５】
本発明のさらに好ましい実施態様においては、前記出力回路が、さらに、前記出力端子からの出力のデータ線への伝達を制御する出力イネーブルスイッチと、前記第１のキャパシタの両端と、前記対向電極電圧と略等しい基準電位との接続をそれぞれ制御する２つのリセット用スイッチとを有し、前記正の極性の階調電圧を出力する際に、出力イネーブルスイッチをオフにする一方、２つのリセットスイッチおよび入出力短絡スイッチをオンすることにより、回路内の各ノードを基準電位とした後に、前記出力回路を反転出力回路として機能させる。この実施態様においては、さらに、２つのリセットスイッチのうち、入力側（デコーダ側）に位置するリセットスイッチの耐圧をディジタル電源電圧とすることができる。この実施態様によれば、正の極性の階調電圧を出力する際に、いったん、回路内の各ノードを、基準電位を用いてリセットすることができるため、回路要素自体の精度を高める必要なく、精度の良い出力電圧を得ることが可能となる。
【００１６】
本発明のさらに好ましい実施態様においては、前記入力選択スイッチが、出力回路とプラス端子との接続を制御するプラス側入力イネーブルスイッチと、出力回路とマイナス端子との接続を制御するマイナス側入力イネーブルスイッチとからなり、前記出力回路が、さらに、前記出力端子と、前記マイナス側入力イネーブルスイッチおよび前記第１のキャパシタの間のノードとの接続を制御するオフセットキャンセル用スイッチを有し、前記負の極性の階調電圧を出力する際に、プラス側入力イネーブルスイッチ、マイナス入力イネーブルスイッチおよび前記入出力短絡スイッチをオンにして、前記第１のキャパシタによりオフセット電圧を測定した後に、前記マイナス側入力イネーブルスイッチおよび前記入出力短絡スイッチをオフにする一方、前記オフセットキャンセル用スイッチおよび出力イネーブルスイッチをオンにして、回路からの出力が、オフセット電圧をキャンセルした電圧となるように構成されている。この実施態様によれば、負の極性の階調電圧を出力する際に、いわゆるオフセットキャンセルができるため、回路要素自体の精度を高めることなく、精度の良い出力電圧を得ることが可能となる。
【００１７】
また、本発明の目的は、マトリクス状に配置された複数の画素電極と対向電極との間に液晶が充填され、前記画素電極の各々が、その制御端子が対応するゲート線に接続された薄膜トランジスタを介して対応するデータ線に接続され、かつ、前記対向電極には所定の対向電極電圧が印加され、前記ゲート線が活性化される毎に、前記画素電極に、前記データ線および薄膜トランジスタを経て、所定の表示階調に対応したレベルを有し、かつ、対向電極に対して相対的に正または負の極性を有する階調電圧が与えられ、これにより、画素電極と対向電極との間に充填された液晶が駆動される液晶ディスプレイにおいて、前記データ線に階調電圧を供給するデータ線駆動回路であって、前記負の極性の階調電圧を出力する際に、所定の階調電圧を選択するための階調電圧選択データを反転して出力するデータ反転回路と、あらかじめ与えられた負の極性にそれぞれ対応する複数の階調電圧から、所定のものを、前記階調電圧選択データ或いはその反転したデータに基づき選択するデコーダ回路と、負の極性の階調電圧を出力する際に、前記デコーダ回路から出力される階調電圧のダイナミックレンジの略中央に位置するレベルに対して、前記選択された階調電圧を反転して、反転された電圧を前記データ線に与える一方、正の極性の階調電圧を出力する際に、対向電極電圧に対応するレベルに対して、前記選択された階調電圧を反転して、反転された電圧を前記データ線に与えるように構成された出力回路とを備えたことを特徴とするデータ線駆動回路によっても達成される。
この発明によれば、出力回路が、正の極性および負の極性の階調電圧を出力する際に、それぞれ、別個の基準電位を用いた反転出力回路となるように構成されている。したがって、非反転出力回路におけるオフセット電圧などの問題を考慮することなく、適切な出力電圧を得ることが可能となる。
【００１８】
上記発明の好ましい実施態様においては、前記出力回路が、二つの入力端子および一つの出力端子を有するオペアンプと、前記デコーダ回路からの信号線と前記入力端子のうちマイナス端子との間に介在する第１のキャパシタと、前記入力端子のうちプラス端子と前記対向電極電位と略等しい第１の基準電位との接続を制御する正極性動作用スイッチと、前記プラス端子と前記ダイナミックレンジの略中央に位置する電位と略等しい第２の基準電位との接続を制御する負極性動作用スイッチと、前記入力端子のうちマイナス端子と出力端子との間に介在する第２のキャパシタとを有し、前記負の極性の階調電圧を出力する際に、前記負極性動作用スイッチをオンにする一方前記正極性動作用スイッチをオフにすることにより、前記出力回路を前記第２の基準電位を基準とする反転出力回路として機能させ、その一方、前記正の極性の階調電圧を出力する際に、前記正極性動作用スイッチをオンにする一方前記負極性動作用スイッチをオフにすることにより、前記出力回路を前記第１の基準電位を基準とする反転出力回路として機能させている。
【００１９】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態につき説明を加える。図１は、本発明の実施の形態にかかるデータ線駆動回路の一部の構成を示すブロックダイヤグラムである。図１においては、１チャンネル分の回路が示されている。したがって、回路全体では、図２に示すように、チャンネル数（Ｎ個）のデータ線駆動回路１０−１、１０−２、…１０−Ｎが並列的に配置されている。なお、以下では、１チャンネル分の回路も、Ｎ個並列的に配置されているものも、説明の便宜上、データ線駆動回路１０と称する。
【００２０】
図１に示すように、データ線駆動回路１０は、データ線（階調データ線）を介して与えられた所定のビット数（たとえば６ビット）の階調データを、所定のタイミングでラッチするデータラッチ１２、データラッチ１２から出力されたデータのレベルを調整するレベルシフト回路１４、レベルシフト回路１４からのデータに基づき、抵抗ラダー１６の電圧の何れかを選択して出力する機能を備えたデコーダ１８、オペアンプやスイッチ等を含む出力回路２０、および、出力回路のスイッチの開閉等を制御する制御回路２１を備えている。また、データ線駆動回路１０のデコーダ１８には、階調データのデータ値のそれぞれに対応した電圧を供給する抵抗ラダー１６が接続されている。
【００２１】
図１および図２に示すように、データラッチ１２は、消費電力の低減のために、より低圧な第１のディジタル電源電圧（たとえば、ＶＣＣ＝３Ｖ）にて駆動されるようになっている。そこで、レベルシフト回路１４では、入力したデータのレベルを、以下に述べるデコーダ１８等にて利用可能な信号レベルである第２のディジタル電源電圧（たとえば、ＶＤＤ＝５Ｖ）のレベルに変更する。また、デコーダ１８、出力回路２０および制御回路２１にも、第２のディジタル電源電圧が供給されている。また、出力回路２０には、液晶を駆動するためのより高圧なアナログ電源電圧（たとえば、ＶＤＤ１＝１０Ｖ）およびアナログ電源電圧とグラウンド（ＶＳＳ）との間の中心電圧（Ｖｏｐ＝１／２（ＶＤＤ１―ＶＳＳ）も供給されるようになっている。
【００２２】
抵抗ラダー１６からは、各階調に対応した電圧が供給されるようになっている。この実施の形態においては、合計で６４種の電圧がデコーダに与えられ、デコーダ１８において、これらのうちの何れかが選択されて、出力回路２０に与えられる。また、出力回路２０は、オペアンプ２２、複数の半導体スイッチ２４〜３６、および、複数のキャパシタ３８、４０から構成されている。本実施の形態においては、後述するように、制御回路２１からの正逆制御信号等により、半導体スイッチ２４〜３６の開閉を制御することによって、出力回路２０自体を、正極性で動作（反転出力）させ、或いは、負極性で動作（非反転出力）させることができる。半導体スイッチは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが並列に接続された構成であり、それぞれのトランジスタのゲートには互いに論理が逆の信号が印加される。
【００２３】
図１から理解できるように、本実施の形態においては、一つのデータ線駆動回路１０ごとに（すなわちチャンネルごとに）、単一のデコーダ１８のみを設け、正極性動作の場合および負極性動作の場合の何れも、同一の階調を示すデータをデコーダ１８に与え、階調データにしたがって、同一の電圧を選択するように構成している。これにより、デコーダ１８を第２のディジタル電源電圧にて駆動する、つまり、その耐圧を第２のディジタル電源電圧のレベルにすることができる。
【００２４】
このように構成されたデータ線駆動回路１０の動作につき以下に説明を加える。図３は、負極性動作の場合の出力回路２０の等価回路を示す図である。図３から理解できるように、出力回路２０において、制御回路２１からの正逆制御信号により、スイッチ２４、２８、３０および３２がオフとなり、その一方、スイッチ２６、３４および３６がオンとなる。したがって、負極性の出力を供給する場合には、出力回路２０は非反転出力するボルテージフォロア回路として機能する。
【００２５】
データラッチ１２およびレベルシフト回路１４を介して、階調を示す複数ビット（たとえば６ビット）の階調データが、デコーダ１８に与えられると、デコーダ１８から、階調データに対応する電圧が出力される。出力回路２０において、デコーダ１８からの出力は、スイッチ２６を介してオペアンプ２２の＋（プラス）端子に供給される。これにより、オペアンプ２２を介して、与えられた電圧値に対応する出力を得ることが可能となる。図４は、階調データと出力回路２０からの出力電圧との関係を示す図である。図４において実線にて示すように、階調データが増加するのにしたがって、ＶＳＳないしＶｏｐ（＝１／２（ＶＤＤ１−ＶＳＳ））まで、出力回路２０からの出力電圧もリニアに増大する。
【００２６】
次に、正極性動作を得る場合につき説明を加える。図５（ａ）は、正極性の出力を供給する場合の出力回路２０の等価回路を示す図である。図５（ａ）に示すように、この場合には、制御回路２１からの正逆制御信号により、スイッチ２６がオフとなり、かつ、スイッチ３２がオンとなる。その一方、スイッチ２４、２８、３０、３４および３６は、以下に述べるリセットモードおよび出力モードにしたがって、適宜オン／オフされる。図５（ａ）から理解できるように、出力回路２０は反転増幅回路として機能する。
【００２７】
反転増幅回路として動作する場合に、出力回路２０において、まず、回路内部の各ノードが、基準電圧であるＶｏｐにて初期化される。より詳細には、制御回路２１からの正逆制御信号（図示せず）により、スイッチ２８、３０および３４がオンされ、その一方、スイッチ２４および３６がオフにされる（図５（ｂ）参照）。
【００２８】
次いで、スイッチ２８、３０、３４がオフにされてリセットが解除され、かつ、スイッチ２４がオンされて、デコーダ１８からの電圧がオペアンプの−（マイナス）端子に与えられる。その後に、スイッチ３６がオンにされ（図５（ａ）参照）、出力電圧を得ることができる。図４において破線にて示すように、出力回路２０が反転増幅回路として作動する場合に、その出力電圧は、負極性動作の出力電圧と比較して、Ｖｏｐを中心に対象となる値をとるようになっている。たとえば、負極性動作に関して、階調データ“ｉｊ(HEX)”に対応する電圧値がＶｐである場合に、正極性動作に関して、同じ階調データに対応する電圧値Ｖｐ’は、Ｖｏｐ＋（Ｖｏｐ−Ｖｐ）＝ＶＤＤ１−ＶＳＳ−Ｖｐとなる。すなわち、階調データが同じであれば、負極性動作および正極性動作の、基準電圧Ｖｏｐからの差分値を等しくすることができ、これにより、階調データが同じである場合に、負極性動作であっても正極性動作であっても、同じ駆動電力を液晶に供給することが可能となる。
【００２９】
次に、第１の実施の形態に関して、各回路要素の電源電圧、基準電圧等につき説明を加える。前述したように、本実施の形態にかかるデータ線駆動回路１０においては、データラッチ１２が、第１のディジタル電源電圧（たとえば、ＶＣＣ＝３Ｖ）にて駆動され、レベルシフト回路１４、抵抗ラダー１６およびデコーダ１８は、第２のディジタル電源電圧（たとえば、ＶＤＤ＝５Ｖ）にて駆動されている。本実施の形態では、出力回路２０が、入力した電圧を略そのまま出力し、或いは、これを、基準電圧Ｖｏｐ（＝１／２（ＶＤＤ１−ＶＳＳ））を対象軸として反転させて出力しているため、その出力電圧範囲は上記第２のディジタル電圧ＶＤＤ≒１／２ＶＤＤ１であれば足りる。
【００３０】
また、図１から理解できるように、出力回路２０においても、スイッチ２４、２６および２８には、第２のディジタル電圧ＶＤＤ以上の電圧が与えられることはないため、これらスイッチの耐圧も第２のディジタル電圧ＶＤＤ程度でよい。その一方、スイッチ３０、３２、３４、３６、オペアンプ２２、キャパシタ３８、４０には、ＶＳＳ〜ＶＤＤ１の電圧が与えられる可能性があるため、これらの耐圧はアナログ電源電圧ＶＤＤ１となる。
【００３１】
このように、本実施の形態によれば、出力回路２０において、正極性動作の場合に、回路のダイナミックレンジの略半分の基準電圧を対称軸にして、入力した電圧を反転出力するように構成したため、出力回路２０の上流に位置する回路要素のダイナミックレンジを、出力回路２０にて必要なダイナミックレンジの略半分にすることが可能となる。一般に、第２のディジタル電源電圧ＶＤＤは５Ｖ程度、液晶パネルを駆動するためのアナログ電源電圧が１０Ｖ程度であるため、上記回路要素の耐圧を、従来のものの約半分にすることが可能となる。さらに、出力回路２０においても、全ての回路要素の耐圧をアナログ電源電圧レベルにする必要はない。すなわち、オペアンプの入力段では、そのダイナミックレンジがディジタル電源電圧レベルである限り、回路要素の耐圧をディジタル電源電圧レベルにすれば足りる。たとえば、図１に示す出力回路において、スイッチ２４、２６、２８の耐圧は、第２のディジタル電源電圧レベルとすることができる。
【００３２】
次に、本発明の第２の実施の形態につき説明を加える。第２の実施の形態では、出力回路が、負極性動作（非反転出力）の場合に、そのオフセットをキャンセルできるように構成されている。図６は、第２の実施の形態にかかる出力回路１２０の構成を示す図であり、第１の実施の形態にかかるものと同じ機能を有する回路要素の符号の先頭には、“１”が付されている。なお、第２の実施の形態において、データラッチ１２、レベルシフト回路１４、抵抗ラダー１６およびデコーダ１８の構成は第１の実施の形態のものと同様である。また、制御回路２１に関して、出力回路１２０内のスイッチの開閉、および、そのタイミングのみが第１の実施の形態のものと異なっている。
【００３３】
図６に示すように、出力回路１２０は、オペアンプ１２２、半導体スイッチ１２４〜１３６、１４２、１４４および１４６、並びに、キャパシタ１３８、１４０から構成されている。上記スイッチのうち、スイッチ１４６は、後述する負極性動作におけるオフセット測定のために利用され、スイッチ１２８、１３０、１４２および１４４は、正極性動作におけるリセットのために利用される。
また、この実施の形態においても、出力回路１２０は、制御回路１２１からの正逆制御信号等により、上記半導体スイッチ１２４〜１３６、１４２および１４６を適宜開閉することにより、出力回路１２０を正極性動作（反転出力）或いは負極性動作（非反転出力）の何れかの下で作動することが可能となる。
【００３４】
以下に、第２の実施の形態にかかるデータ線駆動回路１００の動作につき説明を加える。図７は、負極性動作の場合の出力回路１２０の等価回路を示す図、図８は、正極性動作の場合の出力回路１２０の等価回路を示す図である。
負極性動作の場合には、出力回路１２０のスイッチ１２６〜１３２および１４２、１４４はオフとなっている。また、図７（ａ）から、非反転の電圧を出力する場合に、スイッチ１２６、１３６および１４６がオンとなり、その一方、スイッチ１２４、１３４がオフとなるため、出力回路１２０はボルテージフォロア回路として機能していることが理解できる。
【００３５】
これに対して、正極性動作の場合には、出力回路１２０のスイッチ１２６、１４６はオフとなっている。また、図８（ａ）から、反転された電圧を出力する場合に、スイッチ１２４、１３２、１３６および１４４がオンとなり、その一方、スイッチ１２８、１３０、１３４および１４２がオフとなるため、出力回路１２０は、反転増幅回路として機能していることが理解できる。
【００３６】
このように構成されたデータ線駆動回路１００の動作につき以下に説明を加える。本実施の形態にかかる出力回路１２０は、負極性動作および正極性動作の何れかにて作動するが、負極性動作には、オフセット測定および非反転の電圧出力が含まれる。その一方、正極性動作には、リセットおよび反転された電圧出力が含まれる。
【００３７】
図９に示すように、負極性動作の下、制御回路１２１からの制御信号（図示せず）により、スイッチ１２４、１２６および１３４がオンにされ、かつ、スイッチ１２６および１４６がオフにされる（図７（ｂ）参照）。このときに、キャパシタ１３８によりオフセット電圧ΔＶが測定される。次いで、制御信号により、スイッチ１２４および１３４がオフにされ、その一方スイッチ１４６がオンにされ、これによりオフセット測定が終了する。さらに、スイッチ１３６がオンとなることにより、入力された電圧がオペアンプ１２２を経て出力可能となる（図７（ａ）参照）。この場合に、出力回路１２０に入力された電圧をＶＩＮ、出力回路１２０からの出力電圧をＶＯＵＴとすると、ＶＯＵＴ＝（ＶＩＮ＋ΔＶ）−ΔＶとなり、オフセット電圧ΔＶをキャンセルすることができる。第２の実施の形態においても、階調データと出力電圧との関係は、図４の実線に示すようになる。
【００３８】
これに対して、正極性出力の動作では、まず、制御回路１２１からの制御信号（図示せず）により、スイッチ１２８、１３０、１３４および１４２がオンにされ、かつ、スイッチ１２４、１３６および１４４がオフにされる（図８（ｂ）参照）。これにより、各ノードが基準電圧Ｖｏｐにリセットされる。次いで、制御信号（図示せず）により、スイッチ１２４、１４４がオンにされ、その一方、スイッチ１２８、１３０、１３４および１４２がオフにされて、リセットが終了する。さらに、スイッチ１３６がオンとなることにより、入力された電圧がオペアンプ１２２を経て出力可能となる（図８（ａ）参照）。この場合にも、階調データと出力電圧との関係は、第１の実施の形態のものと同様に、図４の破線に示すようになる。なお、第２の実施の形態にかかる正極性動作においては、スイッチ１２８、１３０、１３４および１４２をオフとしてリセットを解除し、その後に、スイッチ１３６をオンすることにより、オフセットキャンセルを実現することもできる。
【００３９】
図９は、第２の実施の形態にかかる出力回路１２０をシミュレーションするための各スイッチの開閉タイミングおよび出力電圧を示すタイミングチャート、図１０は、上記タイミングチャートにしたがって、入力電圧０．５Ｖ、１．５Ｖ、２．５Ｖ、３．５Ｖおよび４．５Ｖがそれぞれ与えられたときの、非反転出力および反転出力の電圧値を示すグラフ、図１１は、オペアンプ自体が数十ｍＶのオフセット電圧を持つ場合に、入力電圧と出力電圧との関係を示す図である。図１０においては、負極性動作において、１．８μＳのオフセット測定期間の後に、ノンオーバーラップ期間として０．２μＳを設けている。ノンオーバーラップ期間経過後に、スイッチ１３６を開いている。正極性動作においても、１．８μＳのリセット期間、０．２μＳのノンオーバーラップ期間を設け、その後に、スイッチ１３６を開いている。
【００４０】
図１０から理解できるように、負極性動作（非反転出力）および正極性動作（反転出力）の双方について、入力電圧に沿った出力電圧が得られている。たとえば、曲線１００１に関して、４．５Ｖの入力電圧に対して、負極性動作では略同じ電圧が出力され、その一方、正極性動作では基準電位（５Ｖ）に対して略対称となる電圧（約５．５Ｖ）が出力されている。また、図１１において、横軸は出力期待値、縦軸は出力期待値に対して実際の出力値にどれだけオフセットが含まれていたかを示す値であり、また、四角の点を結んだ曲線は従来のものの特性、菱形の点を結んだ曲線は本実施の形態にかかるものの特定を示す。図１１から理解できるように、本実施の形態においては、従来のものと比較してオフセット電圧を低減できている。
【００４１】
本実施の形態によれば、さらに、オフセット測定用のスイッチを設けて、これらの開閉を制御することにより、キャパシタにてオフセット電圧を測定し、このオフセット電圧を用いて、出力時にオフセットキャンセルを実現している。したがって、トランジスタ等の特性に多少のばらつきがあった場合でも、精度の高い電圧を出力可能なデータ線駆動回路を提供することが可能となる。
【００４２】
次に、本発明の第３の実施の形態につき説明を加える。この実施の形態では、負極性動作および正極性動作の双方の下で、出力回路２２０を反転増幅回路として機能させている。なお、この実施の形態において、データラッチに、入力データを反転／非反転させる回路等が付加されたデータラッチの構成（図１２参照）、出力回路２２０の構成、および、当該出力回路２２０を構成する種々のスイッチを開閉するための制御回路の構成を除き、第１の実施の形態のものと同様である。
【００４３】
図１２に示すように、データラッチ２１２は、データ線（階調データ線）を介して受け入れた階調データを反転させた出力および非反転の出力（そのままの出力）を供給する正／反転回路９０と、正逆制御信号によりオンされて反転出力をラッチ回路９６に出力する第１のスイッチ９２と、正逆制御信号の反転信号によりオンされて非反転出力をラッチ回路９６に出力する第２のスイッチ９４と、ラッチ回路９６とを有している。ここで、データラッチ２１２に与えられる正逆制御信号は、負極性動作のときにアクティブとなる。したがって、負極性動作のときに第１のスイッチ９２がオンされ、その一方、正極性動作のときに第２のスイッチ９４がオンされる。
【００４４】
次に、本実施の形態にかかる出力回路２２０につき説明を加える。図１３は、第３の実施の形態にかかる出力回路２２０の構成を示す図である。図１３に示すように、この実施の形態にかかる出力回路２２０は、オペアンプ２２２、複数の半導体スイッチ２２４〜２３６、および、複数のキャパシタ２３８、２４０から構成されている。この出力回路２２２において、スイッチ２２８、２３０および２３２の一方の側は、第１の実施の形態と同様に、第１の基準電位Ｖｏｐ１（＝１／２（ＶＤＤ１−ＶＳＳ））に接続され、これらスイッチは、正極性動作の際のリセットのために利用される。これに対して、スイッチ２２９、２３１および２３３の一方の側は、第１の基準電位の略半分、より詳細には、後述するようにロムデコーダの出力範囲の略半分である第２の基準電位Ｖｏｐ２（＝１／２（ＧＭＡ１−ＧＭＡ９））に接続され、これらスイッチは、負極性動作の際のリセットのために利用される。
【００４５】
このように構成されたデータ線駆動回路２００の動作につき以下に説明を加える。まず、負極性動作の場合につき説明を加える。図１２に示すように、データ線（階調データ線）から与えられた階調データは、正／反転回路９０に与えられ、その反転出力がスイッチ９２に伝達され、その一方、非反転出力がスイッチ９４に伝達される。負極性動作の場合には、スイッチ９２をアクティブにする正逆制御信号が出力されるため、スイッチ９２がオンし、その結果、階調データの反転出力がラッチ回路９６によりラッチされる。
【００４６】
ラッチ回路１６から出力された階調データの反転出力は、レベルシフト回路１４を経てデコーダ１８に伝達される。デコーダ１８においては上記レベルシフトを経た階調データの反転出力に基づき、抵抗ラダー１６からの電圧のうち所定のものを選択して出力回路２２０に与える。ここで、デコーダ１８には、階調データの反転出力が与えられているため、デコーダ１８により選択される電圧は、階調データが最小（たとえば００(Ｈ)）のときには最大電圧値（ＧＭＡ９）となり、階調データが大きくなるのにしたがって略リニアに減少し、階調データが最大（たとえば３Ｆ(Ｈ)）のときには最小電圧値（ＧＭＡ１）となる（図１４の実線参照）。
【００４７】
このようにしてデコーダにより選択された電圧が出力回路２２０に供給される。図１５（ａ）は、負極性動作の場合の出力回路２２０の等価回路を示す図である。図１５（ａ）から明らかなように、出力回路２２０において、正極性動作の際、リセット用スイッチ２２８、２３０はオフにされている。また、オペアンプ２２２のプラス入力をイマジナリーショートの状態にするためにスイッチ２３３がオン状態となる。したがって、この出力回路２２０は、電位Ｖｏｐ２を基準電位とする反転増幅回路として機能する。第１の実施の形態にかかる出力回路２０にて正極性動作を行う場合と同様に、出力回路２２０においては、まず、回路内部の各ノードが基準電位Ｖｏｐ２にて初期化される。より詳細には、制御回路（図示せず）からの正逆制御信号により、スイッチ２２９、２３１および２３４がオンされ、その一方、スイッチ２２４および２３６がオフにされる。
【００４８】
次いで、スイッチ２２９、２３１および２３４がオフにされリセットが解除され、かつ、スイッチ２２４がオンされて、デコーダ１８からの電圧がオペアンプ２２２の−（マイナス）端子に与えられる。その後に、スイッチ２３６がオンにされ（図１５（ａ）参照）、基準電位Ｖｏｐ２に対して入力電位を反転した出力が出力端子から得られる。前述したように、出力回路２２０に与えられる電圧は、階調データが大きくなるのにしたがって徐々にその電圧値が減少するようになっており、その最大値はＧＭＡ９、その最小値はＧＭＡ１となっている。したがって、基準電位Ｖｏｐ（＝１／２（ＧＭＡ９−ＧＭＡ１）を基準電位として反転することにより、図１５の点線で示すような出力電圧を得ることができる。この出力電圧は、階調データが最小（００(Ｈ)）のときに最小値（ＧＭＡ１）となり、階調データが増大するのにしたがって略リニアに増大し、階調データが最大（３Ｆ(Ｈ)）のときに最大値（ＧＭＡ９）となる。
【００４９】
次に、正極性動作の場合につき説明を加える。この場合には、スイッチ９０をアクティブにするための制御信号が与えられスイッチ９４がオンする。これにより、階調データの非反転出力がラッチ回路９６によりラッチされる。ラッチ回路９６から出力された階調データの非反転出力は、レベルシフト回路１４を経てデコーダ１８に伝達され、階調データの非反転出力に基づき、抵抗ラダー１６からの電圧のうち所定のものが選択され、出力回路２２０に与えられる。
ここで、デコーダ１８には、階調データの非反転出力が与えられているため、デコーダ１８により選択される電圧は、階調データが最小（たとえば００(Ｈ)）のときには最小電圧値（ＧＭＡ１）となり、階調データが大きくなるのにしたがって略リニアに増大し、階調データが最大（たとえば３Ｆ(Ｈ)）のときには最大電圧値（ＧＭＡ９）となる（図１４の破線参照）。
【００５０】
図１５（ｂ）は正極性動作の場合の出力回路２２０の等価回路を示す図である。図１５（ｂ）から明らかなように、出力回路２２０において、負極性動作の際のリセット用スイッチ２２９、２３１はオフにされる。また、オペアンプ２２２のプラス入力をイマジナリショートの状態にするためにスイッチ２３２がオン状態となる。したがって、出力回路２２０は、電位Ｖｏｐ１を基準電位とする反転増幅回路として機能する。正極性動作の場合にも、まず、出力回路２２０内部の各ノードが基準電位Ｖｏｐ１にて初期化される。より詳細には、制御回路（図示せず）からの正逆制御信号により、スイッチ２２８、２３０および２３４がオンされ、その一方、スイッチ２２４および２３６がオフにされる。
次いで、スイッチ２２８、２３０および２３４がオフにされリセットが解除され、かつ、スイッチ２２４がオンされて、デコーダ１８からの電圧がオペアンプ２２２の−（マイナス）端子に与えられる。その後に、スイッチ２３６がオンにされ（図１５（ｂ）参照）、基準電位Ｖｏｐ１に対して入力電位を反転した出力が出力端子から得られる。したがって、図１４の破線にて示す入力電圧に対して、一点鎖線にて示す出力電圧を得ることが可能となる。
【００５１】
上述したように、本実施の形態においては、負極性動作および正極性動作の双方で、出力回路を反転増幅回路として機能させている。たとえば、負極性動作の場合には、抵抗ラダーの出力のダイナミックレンジの略中心に位置するＶｏｐ２に基準電位を定め、当該基準電位に対して入力電圧を反転した出力電圧を得ている。その一方、正極性動作の場合には、出力電圧のダイナミックレンジの略中心に位置するＶｏｐ１に基準電位を定め、当該基準電位に対して入力電圧を反転した出力電圧を得ている。したがって、本実施の形態によれば、オフセットの存在を略無視することができるため、キャパシタ等の回路要素を特に高精度のものを用いることなく、階調データにしたがった精度良い出力電圧を得ることができる。
【００５２】
本発明は、以上の実施の形態に限定されることなく、特許請求の範囲に記載された発明の範囲内で、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。
たとえば、アナログ電源電圧およびディジタル電源電圧の電圧値は、上記実施の形態のものに限定されず、したがって、反転増幅回路において基準となる基準電位も、上記アナログ電源電圧により変化する。また、階調データのビット数も、上記実施の形態のものに限定されないことは言うまでもない。
また、本明細書において、手段とは必ずしも物理的手段を意味するものではなく、さらに、一つの手段の機能が、二つ以上の物理的手段により実現されても、若しくは、二つ以上の手段の機能が、一つの物理的手段により実現されてもよい。
【００５３】
【発明の効果】
本発明によれば、回路規模の縮小および消費電力の低減を可能とするデータ線駆動回路を提供することが可能となる。
【図面の簡単な説明】
【図１】 図１は、本発明の第１の実施の形態にかかるデータ線駆動回路の一部の構成を示すブロックダイヤグラムである。
【図２】 図２は、第１の実施の形態にかかるデータ線駆動回路の全体を示すブロックダイヤグラムである。
【図３】 図３は、第１の実施の形態において、負極性動作の場合の出力回路の等価回路を示す図である。
【図４】 図４は、第１の実施の形態において、階調データと出力回路からの出力電圧との関係を示す図である。
【図５】 図５は、第１の実施の形態において、正極性動作の場合の出力回路の等価回路を示す図である。
【図６】 図６は、本発明の第２の実施の形態にかかる出力回路の構成を示す図である。
【図７】 図７は、第２の実施の形態において、負極性動作の場合の出力回路の等価回路を示す図である。
【図８】 図８は、第２の実施の形態において、正極性動作の場合の出力回路１２０の等価回路を示す図である。
【図９】 図９は、第２の実施の形態にかかる出力回路１２０をシミュレーションするための各スイッチの開閉タイミングおよび出力電圧を示すタイミングチャートである。
【図１０】 図１０は、上記タイミングチャートにしたがって、所定の入力電圧がそれぞれ与えられたときの、非反転出力および反転出力の電圧値を示すグラフである。
【図１１】 図１１は、オペアンプ自体がオフセット電圧を持つ場合に、入力電圧と出力電圧との関係を示す図である。
【図１２】 図１２は、本発明の第３の実施の形態にかかるデータラッチの構成を示すブロックダイヤグラムである。
【図１３】 図１３は、第３の実施の形態にかかる出力回路の構成を示す図である。
【図１４】 図１４は、第３の実施の形態において、階調データと出力回路からの出力電圧との関係を示す図である。
【図１５】 図１５は、第３の実施の形態において、負極性動作および正極性動作の場合の出力回路の等価回路を示す図である。
【図１６】 図１６は、従来のデータ線駆動回路の一部の構成を示すブロックダイヤグラムである。
【符号の説明】
１０ データ線駆動回路
１２ データラッチ
１４ レベルシフト回路
１６ 抵抗ラダー
１８ デコーダ
２０ 出力回路
２１ 制御回路
２２ オペアンプ
２４、２６、１８、３０、３２、３４、３６
半導体スイッチ
３８、４０ キャパシタ
【発明の属する技術分野】
本発明は、液晶ディスプレイの信号線駆動回路に関し、より詳細には、ドット反転型のデータ線駆動回路に関する。
【０００２】
【従来の技術】
フルカラーの液晶ディスプレイ（ＬＣＤ）として、各画素の階調を制御するために薄膜トランジスタ（ＴＦＴ）を用いたＴＦＴ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）が多用されている。単純マトリクスＬＣＤなどと比較して、ＴＦＴ−ＬＣＤが滲みが少なく、また、鮮明な画像を表示することができる理由による。
上記ＴＦＴ−ＬＣＤは、複数のゲート線と複数のデータ線をマトリクス状に交差配置し、各交差点の画素に薄膜トランジスタを配置した液晶パネルと、液晶パネルのゲート線を駆動するために並列的に配置されたゲート線駆動回路と、液晶パネルのデータ線を駆動するために並列的に配置されたデータ線駆動回路とを備えている。
【０００３】
液晶パネルにおいては、各画素ごとに画素電極と対向電極とが設けられ、これらの間に液晶が充填されている。画素電極にはＴＦＴが形成され、データ線駆動回路からのデータ線がＴＦＴを介して画素電極に接続されている。その一方、ゲート線駆動回路からのゲート線が、ＴＦＴのゲート電極に接続されている。したがって、ある画素のゲート電極にゲート線から所定の電圧が印加されると、ＴＦＴを介して、データ線からの階調電圧が画素電極に印加され、これにより当該画素に対応する液晶が駆動される。
一般に、液晶ディスプレイでは液晶分子の劣化を防止するために、液晶に印加される電圧が交流の状態である必要がある。すなわち、ある時点で対向電極の電位に対して＋Ｖの階調電圧を与えた場合には、次の時点において、同じ階調であっても、対向電極の電位に対して−Ｖの階調電圧を与える必要がある。これを実現するためにはコモン一定駆動法とコモン反転駆動法が知られている。
【０００４】
コモン一定駆動法においては、対向電極の電位を一定レベルに固定したまま画素電極に対向電極電位に対して正の極性を有する電圧と負の極性を有する電圧を交互に付与している。図１６は、コモン一定駆動法を実現するためにデータ線に正の極性および負の極性の電位を交互に付与するデータ線駆動回路の一部を示すブロックダイヤグラムである。図１６においては、データ線駆動回路のうち２本（２ＣＨ）のデータ線に表示階調に対応する電圧を出力する回路の部分が示されている。このデータ線駆動回路４００は、２チャンネル分の階調電圧を出力するために、データラッチ４１２−１、４１２−２、レベルシフト回路４１４−１、４１４−２、負極用デコーダ４１８−１、正極用デコーダ４１８−２、オペアンプ４２２−１、４２２−２を有している。
【０００５】
データラッチ４１２−１、４１２−２は、データ線（階調データ線）を介して与えられた所定のビット数（たとえば６ビット）の階調データを所定のタイミングでラッチする。また、レベルシフト回路４１４−１、４１４−２は、データラッチ１２から出力されたデータのレベルを調整する。負極用デコーダ４１８−１は、負極用抵抗ラダー４１６−１から出力される複数（たとえば６４種）の負の極性の階調電圧を受け入れ、階調データにしたがった階調電圧を選択して出力し、正極用デコーダ４１８−２は、正極用抵抗ラダー４１６−２から出力される複数（たとえば６４種）の正の極性の階調電圧を受け入れ、階調データにしたがった階調電圧を選択して出力する。オペアンプ４２２−１、４２２−２は、受け入れた階調電圧を出力するボルテージフォロア回路として機能する。
【０００６】
データラッチ４１２−１、４１２−２とレベルシフト回路４１４−１、４１４−２との間にはスイッチ（図示せず）が設けられ、あるタイミングでは、データラッチ４１２−１の出力がレベルシフト回路４１４−１に伝達され、かつ、データラッチ４１２−２の出力がレベルシフト回路４１４−２に伝達され、次のタイミングでは、データラッチ４１２−１の出力がレベルシフト回路４１４−２に伝達され、かつ、データラッチ４１２−２の出力がレベルシフト回路４１４−１に伝達されるようになっている。
【０００７】
同様に、負極用デコーダ４１８−１および正極側デコーダ４１８−２と、オペアンプ４２２−１、４２２−２との間にもスイッチ（図示せず）が設けられ、上述したあるタイミングでは、負極用デコーダ４１８−１および正極側デコーダ４１８−２の出力が、それぞれ、オペアンプ４２２−１および４２２−２にそれぞれ伝達され、その一方、次のタイミングでは、負極用デコーダ４１８−１および正極側デコーダ４１８−２の出力が、それぞれ、オペアンプ４２２−２および４２２−１に伝達されるようになっている。
【０００８】
上記データ線駆動回路４００において、上述したあるタイミングでは、データラッチ４１２−１に与えられた階調データｉｊ(Ｈ)（チャンネル(ｎ)に対する階調データ）は、レベルシフト回路４１４−１を経て負極側デコーダ４１８−１に与えられる。したがって、負極側デコーダ４１８−１により、対応する負の極性を有する階調電圧−Ｖが選択され、これがオペアンプ４２２−１を介して出力される（図１６の破線の矢印参照）。その一方、データラッチ４１２−２に与えられた階調データｉｊ(Ｈ)（チャンネル(n+1)に対する階調データ）は、レベルシフト回路４２４−２を経て正極側デコーダ４１８−２に与えられる。したがって、正極側デコーダ４１８−２により、対応する正の極性を有する階調電圧Ｖが選択され、これがオペアンプ４２２−２を介して出力される（図１６の破線の矢印参照）。
【０００９】
次のタイミングにおいても、チャンネル(ｎ)およびチャンネル(n+1)にそれぞれ同一の階調データが与えられたと考えると、データラッチ４１２−１に与えられた階調データｉｊ(Ｈ)（チャンネル(ｎ)に対する階調データ）は、レベルシフト回路４１４−２を経て正極側デコーダ４１８−２に与えられる。したがって、正極側デコーダ４１８−２により、対応する正の極性を有する階調電圧Ｖが選択され、これがオペアンプ４２２−１を介して出力される（図１６の一点鎖線の矢印参照）。その一方、データラッチ４１２−２に与えられた階調データｉｊ(Ｈ)（チャンネル(n+1)に対する階調データ）は、レベルシフト回路４２４−１を経て負極側デコーダ４１８−１に与えられる。したがって、負極側デコーダ４１８−１により、対応する負の極性を有する階調電圧−Ｖが選択され、これがオペアンプ４２２−２を介して出力される（図１６の一点鎖線の矢印参照）。
このように、図１６に示すデータ線駆動回路では、２チャンネルごとに負極用デコーダおよび正極用デコーダを切り換えて使用することにより、デコーダ数を削減し、これにより、回路規模を縮小している。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来のデータ線駆動回路においては、抵抗ラダー４１６−１の負の極性を有する出力の最小値（たとえば、図１６においてはＧＭＡ１８）から、抵抗ラダー４１６−２の正の極性を有する出力の最高値（たとえば、図１４においてはＧＭＡ１）までの範囲をダイナミックレンジとすると、レベルシフト回路４１２−１、４１２−２、負極側デコーダ４１８−１および正極側デコーダ４８１−２、並びに、オペアンプ４２２−１、４２２−２を、上記ダイナミックレンジに耐えることができる回路とする必要がある。したがって、上記従来のデータ線駆動回路においては、上記回路要素は、アナログ電源電圧が供給されても耐えられるように設計されている。したがって、比較的大きな回路規模、および、比較的大きな消費電力を要するという問題点があった。
【００１１】
本発明は、回路規模の縮小および消費電力の低減を可能とするデータ線駆動回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の目的は、マトリクス状に配置された複数の画素電極と対向電極との間に液晶が充填され、前記画素電極の各々が、その制御端子が対応するゲート線に接続された薄膜トランジスタを介して対応するデータ線に接続され、かつ、前記対向電極には所定の対向電極電圧が印加され、前記ゲート線が活性化される毎に、前記画素電極に、前記データ線および薄膜トランジスタを経て、所定の表示階調に対応したレベルを有し、かつ、対向電極に対して相対的に正または負の極性を有する階調電圧が与えられ、これにより、画素電極と対向電極との間に充填された液晶が駆動される液晶ディスプレイにおいて、前記データ線に階調電圧を供給するデータ線駆動回路であって、予め与えられた前記負の極性にそれぞれ対応する複数の階調電圧のうち、所定のものを選択するデコーダ回路と、負の極性の階調電圧を出力する際に、前記選択された階調電圧を前記データ線に与える一方、正の極性の階調電圧を出力する際に、対向電極電圧に対応するレベルに対して階調電圧を反転して、反転された電圧を前記データ線に与えるように構成された出力回路とを備えたことを特徴とするデータ線駆動回路により達成される。
【００１３】
本発明によれば、デコーダ回路に与えられる階調電圧が、負の極性であるため、デコーダ回路の耐圧を、本来のダイナミックレンジの略半分のレベルにすることができる。したがって、デコーダ回路をディジタル電源電圧を耐圧とするように設計することができ、これにより、回路規模の縮小および消費電力の削減が可能となる。また、本発明によれば、デコーダ回路に階調電圧を供給する抵抗ラダーが、負の極性のものを出力できるように設計すれば良い。したがって、抵抗ラダーの回路規模を略半分にすることが可能となる。
【００１４】
本発明の好ましい実施態様によれば、前記出力回路が、二つの入力端子および一つの出力端子を有するオペアンプと、前記デコーダ回路から前記入力端子への入力を選択する入力選択スイッチと、前記入力選択スイッチと前記入力端子のうちマイナス端子との間に介在する第１のキャパシタと、前記入力端子のうちプラス端子と前記対向電極電位と略等しい基準電位との接続を制御する正極性動作用スイッチと、前記入力端子のうちマイナス端子と出力端子との接続を制御する入出力短絡スイッチと、前記マイナス端子と出力端子との間に介在する第２のキャパシタとを有し、前記負の極性の階調電圧を出力する際に、前記入力選択スイッチにより、前記デコーダ回路と前記プラス端子とを接続し、かつ、入出力短絡スイッチをオンする一方、前記正極性動作スイッチをオフにすることにより、前記出力回路をボルテージフォロア回路として機能させ、その一方、前記正の極性の階調電圧を出力する際に、前記入力選択スイッチにより、前記デコーダ回路と前記マイナス端子とを接続し、かつ、正極性動作スイッチをオンする一方、前記入出力短絡スイッチをオフにすることにより、前記出力回路を反転出力回路として機能させる。この実施態様によれば、デコーダ回路の耐圧をディジタル電源電圧とすることができるほか、出力回路のうち、入力選択スイッチおよび第１のキャパシタの耐圧をディジタル電源電圧とすることができる。
【００１５】
本発明のさらに好ましい実施態様においては、前記出力回路が、さらに、前記出力端子からの出力のデータ線への伝達を制御する出力イネーブルスイッチと、前記第１のキャパシタの両端と、前記対向電極電圧と略等しい基準電位との接続をそれぞれ制御する２つのリセット用スイッチとを有し、前記正の極性の階調電圧を出力する際に、出力イネーブルスイッチをオフにする一方、２つのリセットスイッチおよび入出力短絡スイッチをオンすることにより、回路内の各ノードを基準電位とした後に、前記出力回路を反転出力回路として機能させる。この実施態様においては、さらに、２つのリセットスイッチのうち、入力側（デコーダ側）に位置するリセットスイッチの耐圧をディジタル電源電圧とすることができる。この実施態様によれば、正の極性の階調電圧を出力する際に、いったん、回路内の各ノードを、基準電位を用いてリセットすることができるため、回路要素自体の精度を高める必要なく、精度の良い出力電圧を得ることが可能となる。
【００１６】
本発明のさらに好ましい実施態様においては、前記入力選択スイッチが、出力回路とプラス端子との接続を制御するプラス側入力イネーブルスイッチと、出力回路とマイナス端子との接続を制御するマイナス側入力イネーブルスイッチとからなり、前記出力回路が、さらに、前記出力端子と、前記マイナス側入力イネーブルスイッチおよび前記第１のキャパシタの間のノードとの接続を制御するオフセットキャンセル用スイッチを有し、前記負の極性の階調電圧を出力する際に、プラス側入力イネーブルスイッチ、マイナス入力イネーブルスイッチおよび前記入出力短絡スイッチをオンにして、前記第１のキャパシタによりオフセット電圧を測定した後に、前記マイナス側入力イネーブルスイッチおよび前記入出力短絡スイッチをオフにする一方、前記オフセットキャンセル用スイッチおよび出力イネーブルスイッチをオンにして、回路からの出力が、オフセット電圧をキャンセルした電圧となるように構成されている。この実施態様によれば、負の極性の階調電圧を出力する際に、いわゆるオフセットキャンセルができるため、回路要素自体の精度を高めることなく、精度の良い出力電圧を得ることが可能となる。
【００１７】
また、本発明の目的は、マトリクス状に配置された複数の画素電極と対向電極との間に液晶が充填され、前記画素電極の各々が、その制御端子が対応するゲート線に接続された薄膜トランジスタを介して対応するデータ線に接続され、かつ、前記対向電極には所定の対向電極電圧が印加され、前記ゲート線が活性化される毎に、前記画素電極に、前記データ線および薄膜トランジスタを経て、所定の表示階調に対応したレベルを有し、かつ、対向電極に対して相対的に正または負の極性を有する階調電圧が与えられ、これにより、画素電極と対向電極との間に充填された液晶が駆動される液晶ディスプレイにおいて、前記データ線に階調電圧を供給するデータ線駆動回路であって、前記負の極性の階調電圧を出力する際に、所定の階調電圧を選択するための階調電圧選択データを反転して出力するデータ反転回路と、あらかじめ与えられた負の極性にそれぞれ対応する複数の階調電圧から、所定のものを、前記階調電圧選択データ或いはその反転したデータに基づき選択するデコーダ回路と、負の極性の階調電圧を出力する際に、前記デコーダ回路から出力される階調電圧のダイナミックレンジの略中央に位置するレベルに対して、前記選択された階調電圧を反転して、反転された電圧を前記データ線に与える一方、正の極性の階調電圧を出力する際に、対向電極電圧に対応するレベルに対して、前記選択された階調電圧を反転して、反転された電圧を前記データ線に与えるように構成された出力回路とを備えたことを特徴とするデータ線駆動回路によっても達成される。
この発明によれば、出力回路が、正の極性および負の極性の階調電圧を出力する際に、それぞれ、別個の基準電位を用いた反転出力回路となるように構成されている。したがって、非反転出力回路におけるオフセット電圧などの問題を考慮することなく、適切な出力電圧を得ることが可能となる。
【００１８】
上記発明の好ましい実施態様においては、前記出力回路が、二つの入力端子および一つの出力端子を有するオペアンプと、前記デコーダ回路からの信号線と前記入力端子のうちマイナス端子との間に介在する第１のキャパシタと、前記入力端子のうちプラス端子と前記対向電極電位と略等しい第１の基準電位との接続を制御する正極性動作用スイッチと、前記プラス端子と前記ダイナミックレンジの略中央に位置する電位と略等しい第２の基準電位との接続を制御する負極性動作用スイッチと、前記入力端子のうちマイナス端子と出力端子との間に介在する第２のキャパシタとを有し、前記負の極性の階調電圧を出力する際に、前記負極性動作用スイッチをオンにする一方前記正極性動作用スイッチをオフにすることにより、前記出力回路を前記第２の基準電位を基準とする反転出力回路として機能させ、その一方、前記正の極性の階調電圧を出力する際に、前記正極性動作用スイッチをオンにする一方前記負極性動作用スイッチをオフにすることにより、前記出力回路を前記第１の基準電位を基準とする反転出力回路として機能させている。
【００１９】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態につき説明を加える。図１は、本発明の実施の形態にかかるデータ線駆動回路の一部の構成を示すブロックダイヤグラムである。図１においては、１チャンネル分の回路が示されている。したがって、回路全体では、図２に示すように、チャンネル数（Ｎ個）のデータ線駆動回路１０−１、１０−２、…１０−Ｎが並列的に配置されている。なお、以下では、１チャンネル分の回路も、Ｎ個並列的に配置されているものも、説明の便宜上、データ線駆動回路１０と称する。
【００２０】
図１に示すように、データ線駆動回路１０は、データ線（階調データ線）を介して与えられた所定のビット数（たとえば６ビット）の階調データを、所定のタイミングでラッチするデータラッチ１２、データラッチ１２から出力されたデータのレベルを調整するレベルシフト回路１４、レベルシフト回路１４からのデータに基づき、抵抗ラダー１６の電圧の何れかを選択して出力する機能を備えたデコーダ１８、オペアンプやスイッチ等を含む出力回路２０、および、出力回路のスイッチの開閉等を制御する制御回路２１を備えている。また、データ線駆動回路１０のデコーダ１８には、階調データのデータ値のそれぞれに対応した電圧を供給する抵抗ラダー１６が接続されている。
【００２１】
図１および図２に示すように、データラッチ１２は、消費電力の低減のために、より低圧な第１のディジタル電源電圧（たとえば、ＶＣＣ＝３Ｖ）にて駆動されるようになっている。そこで、レベルシフト回路１４では、入力したデータのレベルを、以下に述べるデコーダ１８等にて利用可能な信号レベルである第２のディジタル電源電圧（たとえば、ＶＤＤ＝５Ｖ）のレベルに変更する。また、デコーダ１８、出力回路２０および制御回路２１にも、第２のディジタル電源電圧が供給されている。また、出力回路２０には、液晶を駆動するためのより高圧なアナログ電源電圧（たとえば、ＶＤＤ１＝１０Ｖ）およびアナログ電源電圧とグラウンド（ＶＳＳ）との間の中心電圧（Ｖｏｐ＝１／２（ＶＤＤ１―ＶＳＳ）も供給されるようになっている。
【００２２】
抵抗ラダー１６からは、各階調に対応した電圧が供給されるようになっている。この実施の形態においては、合計で６４種の電圧がデコーダに与えられ、デコーダ１８において、これらのうちの何れかが選択されて、出力回路２０に与えられる。また、出力回路２０は、オペアンプ２２、複数の半導体スイッチ２４〜３６、および、複数のキャパシタ３８、４０から構成されている。本実施の形態においては、後述するように、制御回路２１からの正逆制御信号等により、半導体スイッチ２４〜３６の開閉を制御することによって、出力回路２０自体を、正極性で動作（反転出力）させ、或いは、負極性で動作（非反転出力）させることができる。半導体スイッチは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが並列に接続された構成であり、それぞれのトランジスタのゲートには互いに論理が逆の信号が印加される。
【００２３】
図１から理解できるように、本実施の形態においては、一つのデータ線駆動回路１０ごとに（すなわちチャンネルごとに）、単一のデコーダ１８のみを設け、正極性動作の場合および負極性動作の場合の何れも、同一の階調を示すデータをデコーダ１８に与え、階調データにしたがって、同一の電圧を選択するように構成している。これにより、デコーダ１８を第２のディジタル電源電圧にて駆動する、つまり、その耐圧を第２のディジタル電源電圧のレベルにすることができる。
【００２４】
このように構成されたデータ線駆動回路１０の動作につき以下に説明を加える。図３は、負極性動作の場合の出力回路２０の等価回路を示す図である。図３から理解できるように、出力回路２０において、制御回路２１からの正逆制御信号により、スイッチ２４、２８、３０および３２がオフとなり、その一方、スイッチ２６、３４および３６がオンとなる。したがって、負極性の出力を供給する場合には、出力回路２０は非反転出力するボルテージフォロア回路として機能する。
【００２５】
データラッチ１２およびレベルシフト回路１４を介して、階調を示す複数ビット（たとえば６ビット）の階調データが、デコーダ１８に与えられると、デコーダ１８から、階調データに対応する電圧が出力される。出力回路２０において、デコーダ１８からの出力は、スイッチ２６を介してオペアンプ２２の＋（プラス）端子に供給される。これにより、オペアンプ２２を介して、与えられた電圧値に対応する出力を得ることが可能となる。図４は、階調データと出力回路２０からの出力電圧との関係を示す図である。図４において実線にて示すように、階調データが増加するのにしたがって、ＶＳＳないしＶｏｐ（＝１／２（ＶＤＤ１−ＶＳＳ））まで、出力回路２０からの出力電圧もリニアに増大する。
【００２６】
次に、正極性動作を得る場合につき説明を加える。図５（ａ）は、正極性の出力を供給する場合の出力回路２０の等価回路を示す図である。図５（ａ）に示すように、この場合には、制御回路２１からの正逆制御信号により、スイッチ２６がオフとなり、かつ、スイッチ３２がオンとなる。その一方、スイッチ２４、２８、３０、３４および３６は、以下に述べるリセットモードおよび出力モードにしたがって、適宜オン／オフされる。図５（ａ）から理解できるように、出力回路２０は反転増幅回路として機能する。
【００２７】
反転増幅回路として動作する場合に、出力回路２０において、まず、回路内部の各ノードが、基準電圧であるＶｏｐにて初期化される。より詳細には、制御回路２１からの正逆制御信号（図示せず）により、スイッチ２８、３０および３４がオンされ、その一方、スイッチ２４および３６がオフにされる（図５（ｂ）参照）。
【００２８】
次いで、スイッチ２８、３０、３４がオフにされてリセットが解除され、かつ、スイッチ２４がオンされて、デコーダ１８からの電圧がオペアンプの−（マイナス）端子に与えられる。その後に、スイッチ３６がオンにされ（図５（ａ）参照）、出力電圧を得ることができる。図４において破線にて示すように、出力回路２０が反転増幅回路として作動する場合に、その出力電圧は、負極性動作の出力電圧と比較して、Ｖｏｐを中心に対象となる値をとるようになっている。たとえば、負極性動作に関して、階調データ“ｉｊ(HEX)”に対応する電圧値がＶｐである場合に、正極性動作に関して、同じ階調データに対応する電圧値Ｖｐ’は、Ｖｏｐ＋（Ｖｏｐ−Ｖｐ）＝ＶＤＤ１−ＶＳＳ−Ｖｐとなる。すなわち、階調データが同じであれば、負極性動作および正極性動作の、基準電圧Ｖｏｐからの差分値を等しくすることができ、これにより、階調データが同じである場合に、負極性動作であっても正極性動作であっても、同じ駆動電力を液晶に供給することが可能となる。
【００２９】
次に、第１の実施の形態に関して、各回路要素の電源電圧、基準電圧等につき説明を加える。前述したように、本実施の形態にかかるデータ線駆動回路１０においては、データラッチ１２が、第１のディジタル電源電圧（たとえば、ＶＣＣ＝３Ｖ）にて駆動され、レベルシフト回路１４、抵抗ラダー１６およびデコーダ１８は、第２のディジタル電源電圧（たとえば、ＶＤＤ＝５Ｖ）にて駆動されている。本実施の形態では、出力回路２０が、入力した電圧を略そのまま出力し、或いは、これを、基準電圧Ｖｏｐ（＝１／２（ＶＤＤ１−ＶＳＳ））を対象軸として反転させて出力しているため、その出力電圧範囲は上記第２のディジタル電圧ＶＤＤ≒１／２ＶＤＤ１であれば足りる。
【００３０】
また、図１から理解できるように、出力回路２０においても、スイッチ２４、２６および２８には、第２のディジタル電圧ＶＤＤ以上の電圧が与えられることはないため、これらスイッチの耐圧も第２のディジタル電圧ＶＤＤ程度でよい。その一方、スイッチ３０、３２、３４、３６、オペアンプ２２、キャパシタ３８、４０には、ＶＳＳ〜ＶＤＤ１の電圧が与えられる可能性があるため、これらの耐圧はアナログ電源電圧ＶＤＤ１となる。
【００３１】
このように、本実施の形態によれば、出力回路２０において、正極性動作の場合に、回路のダイナミックレンジの略半分の基準電圧を対称軸にして、入力した電圧を反転出力するように構成したため、出力回路２０の上流に位置する回路要素のダイナミックレンジを、出力回路２０にて必要なダイナミックレンジの略半分にすることが可能となる。一般に、第２のディジタル電源電圧ＶＤＤは５Ｖ程度、液晶パネルを駆動するためのアナログ電源電圧が１０Ｖ程度であるため、上記回路要素の耐圧を、従来のものの約半分にすることが可能となる。さらに、出力回路２０においても、全ての回路要素の耐圧をアナログ電源電圧レベルにする必要はない。すなわち、オペアンプの入力段では、そのダイナミックレンジがディジタル電源電圧レベルである限り、回路要素の耐圧をディジタル電源電圧レベルにすれば足りる。たとえば、図１に示す出力回路において、スイッチ２４、２６、２８の耐圧は、第２のディジタル電源電圧レベルとすることができる。
【００３２】
次に、本発明の第２の実施の形態につき説明を加える。第２の実施の形態では、出力回路が、負極性動作（非反転出力）の場合に、そのオフセットをキャンセルできるように構成されている。図６は、第２の実施の形態にかかる出力回路１２０の構成を示す図であり、第１の実施の形態にかかるものと同じ機能を有する回路要素の符号の先頭には、“１”が付されている。なお、第２の実施の形態において、データラッチ１２、レベルシフト回路１４、抵抗ラダー１６およびデコーダ１８の構成は第１の実施の形態のものと同様である。また、制御回路２１に関して、出力回路１２０内のスイッチの開閉、および、そのタイミングのみが第１の実施の形態のものと異なっている。
【００３３】
図６に示すように、出力回路１２０は、オペアンプ１２２、半導体スイッチ１２４〜１３６、１４２、１４４および１４６、並びに、キャパシタ１３８、１４０から構成されている。上記スイッチのうち、スイッチ１４６は、後述する負極性動作におけるオフセット測定のために利用され、スイッチ１２８、１３０、１４２および１４４は、正極性動作におけるリセットのために利用される。
また、この実施の形態においても、出力回路１２０は、制御回路１２１からの正逆制御信号等により、上記半導体スイッチ１２４〜１３６、１４２および１４６を適宜開閉することにより、出力回路１２０を正極性動作（反転出力）或いは負極性動作（非反転出力）の何れかの下で作動することが可能となる。
【００３４】
以下に、第２の実施の形態にかかるデータ線駆動回路１００の動作につき説明を加える。図７は、負極性動作の場合の出力回路１２０の等価回路を示す図、図８は、正極性動作の場合の出力回路１２０の等価回路を示す図である。
負極性動作の場合には、出力回路１２０のスイッチ１２６〜１３２および１４２、１４４はオフとなっている。また、図７（ａ）から、非反転の電圧を出力する場合に、スイッチ１２６、１３６および１４６がオンとなり、その一方、スイッチ１２４、１３４がオフとなるため、出力回路１２０はボルテージフォロア回路として機能していることが理解できる。
【００３５】
これに対して、正極性動作の場合には、出力回路１２０のスイッチ１２６、１４６はオフとなっている。また、図８（ａ）から、反転された電圧を出力する場合に、スイッチ１２４、１３２、１３６および１４４がオンとなり、その一方、スイッチ１２８、１３０、１３４および１４２がオフとなるため、出力回路１２０は、反転増幅回路として機能していることが理解できる。
【００３６】
このように構成されたデータ線駆動回路１００の動作につき以下に説明を加える。本実施の形態にかかる出力回路１２０は、負極性動作および正極性動作の何れかにて作動するが、負極性動作には、オフセット測定および非反転の電圧出力が含まれる。その一方、正極性動作には、リセットおよび反転された電圧出力が含まれる。
【００３７】
図９に示すように、負極性動作の下、制御回路１２１からの制御信号（図示せず）により、スイッチ１２４、１２６および１３４がオンにされ、かつ、スイッチ１２６および１４６がオフにされる（図７（ｂ）参照）。このときに、キャパシタ１３８によりオフセット電圧ΔＶが測定される。次いで、制御信号により、スイッチ１２４および１３４がオフにされ、その一方スイッチ１４６がオンにされ、これによりオフセット測定が終了する。さらに、スイッチ１３６がオンとなることにより、入力された電圧がオペアンプ１２２を経て出力可能となる（図７（ａ）参照）。この場合に、出力回路１２０に入力された電圧をＶＩＮ、出力回路１２０からの出力電圧をＶＯＵＴとすると、ＶＯＵＴ＝（ＶＩＮ＋ΔＶ）−ΔＶとなり、オフセット電圧ΔＶをキャンセルすることができる。第２の実施の形態においても、階調データと出力電圧との関係は、図４の実線に示すようになる。
【００３８】
これに対して、正極性出力の動作では、まず、制御回路１２１からの制御信号（図示せず）により、スイッチ１２８、１３０、１３４および１４２がオンにされ、かつ、スイッチ１２４、１３６および１４４がオフにされる（図８（ｂ）参照）。これにより、各ノードが基準電圧Ｖｏｐにリセットされる。次いで、制御信号（図示せず）により、スイッチ１２４、１４４がオンにされ、その一方、スイッチ１２８、１３０、１３４および１４２がオフにされて、リセットが終了する。さらに、スイッチ１３６がオンとなることにより、入力された電圧がオペアンプ１２２を経て出力可能となる（図８（ａ）参照）。この場合にも、階調データと出力電圧との関係は、第１の実施の形態のものと同様に、図４の破線に示すようになる。なお、第２の実施の形態にかかる正極性動作においては、スイッチ１２８、１３０、１３４および１４２をオフとしてリセットを解除し、その後に、スイッチ１３６をオンすることにより、オフセットキャンセルを実現することもできる。
【００３９】
図９は、第２の実施の形態にかかる出力回路１２０をシミュレーションするための各スイッチの開閉タイミングおよび出力電圧を示すタイミングチャート、図１０は、上記タイミングチャートにしたがって、入力電圧０．５Ｖ、１．５Ｖ、２．５Ｖ、３．５Ｖおよび４．５Ｖがそれぞれ与えられたときの、非反転出力および反転出力の電圧値を示すグラフ、図１１は、オペアンプ自体が数十ｍＶのオフセット電圧を持つ場合に、入力電圧と出力電圧との関係を示す図である。図１０においては、負極性動作において、１．８μＳのオフセット測定期間の後に、ノンオーバーラップ期間として０．２μＳを設けている。ノンオーバーラップ期間経過後に、スイッチ１３６を開いている。正極性動作においても、１．８μＳのリセット期間、０．２μＳのノンオーバーラップ期間を設け、その後に、スイッチ１３６を開いている。
【００４０】
図１０から理解できるように、負極性動作（非反転出力）および正極性動作（反転出力）の双方について、入力電圧に沿った出力電圧が得られている。たとえば、曲線１００１に関して、４．５Ｖの入力電圧に対して、負極性動作では略同じ電圧が出力され、その一方、正極性動作では基準電位（５Ｖ）に対して略対称となる電圧（約５．５Ｖ）が出力されている。また、図１１において、横軸は出力期待値、縦軸は出力期待値に対して実際の出力値にどれだけオフセットが含まれていたかを示す値であり、また、四角の点を結んだ曲線は従来のものの特性、菱形の点を結んだ曲線は本実施の形態にかかるものの特定を示す。図１１から理解できるように、本実施の形態においては、従来のものと比較してオフセット電圧を低減できている。
【００４１】
本実施の形態によれば、さらに、オフセット測定用のスイッチを設けて、これらの開閉を制御することにより、キャパシタにてオフセット電圧を測定し、このオフセット電圧を用いて、出力時にオフセットキャンセルを実現している。したがって、トランジスタ等の特性に多少のばらつきがあった場合でも、精度の高い電圧を出力可能なデータ線駆動回路を提供することが可能となる。
【００４２】
次に、本発明の第３の実施の形態につき説明を加える。この実施の形態では、負極性動作および正極性動作の双方の下で、出力回路２２０を反転増幅回路として機能させている。なお、この実施の形態において、データラッチに、入力データを反転／非反転させる回路等が付加されたデータラッチの構成（図１２参照）、出力回路２２０の構成、および、当該出力回路２２０を構成する種々のスイッチを開閉するための制御回路の構成を除き、第１の実施の形態のものと同様である。
【００４３】
図１２に示すように、データラッチ２１２は、データ線（階調データ線）を介して受け入れた階調データを反転させた出力および非反転の出力（そのままの出力）を供給する正／反転回路９０と、正逆制御信号によりオンされて反転出力をラッチ回路９６に出力する第１のスイッチ９２と、正逆制御信号の反転信号によりオンされて非反転出力をラッチ回路９６に出力する第２のスイッチ９４と、ラッチ回路９６とを有している。ここで、データラッチ２１２に与えられる正逆制御信号は、負極性動作のときにアクティブとなる。したがって、負極性動作のときに第１のスイッチ９２がオンされ、その一方、正極性動作のときに第２のスイッチ９４がオンされる。
【００４４】
次に、本実施の形態にかかる出力回路２２０につき説明を加える。図１３は、第３の実施の形態にかかる出力回路２２０の構成を示す図である。図１３に示すように、この実施の形態にかかる出力回路２２０は、オペアンプ２２２、複数の半導体スイッチ２２４〜２３６、および、複数のキャパシタ２３８、２４０から構成されている。この出力回路２２２において、スイッチ２２８、２３０および２３２の一方の側は、第１の実施の形態と同様に、第１の基準電位Ｖｏｐ１（＝１／２（ＶＤＤ１−ＶＳＳ））に接続され、これらスイッチは、正極性動作の際のリセットのために利用される。これに対して、スイッチ２２９、２３１および２３３の一方の側は、第１の基準電位の略半分、より詳細には、後述するようにロムデコーダの出力範囲の略半分である第２の基準電位Ｖｏｐ２（＝１／２（ＧＭＡ１−ＧＭＡ９））に接続され、これらスイッチは、負極性動作の際のリセットのために利用される。
【００４５】
このように構成されたデータ線駆動回路２００の動作につき以下に説明を加える。まず、負極性動作の場合につき説明を加える。図１２に示すように、データ線（階調データ線）から与えられた階調データは、正／反転回路９０に与えられ、その反転出力がスイッチ９２に伝達され、その一方、非反転出力がスイッチ９４に伝達される。負極性動作の場合には、スイッチ９２をアクティブにする正逆制御信号が出力されるため、スイッチ９２がオンし、その結果、階調データの反転出力がラッチ回路９６によりラッチされる。
【００４６】
ラッチ回路１６から出力された階調データの反転出力は、レベルシフト回路１４を経てデコーダ１８に伝達される。デコーダ１８においては上記レベルシフトを経た階調データの反転出力に基づき、抵抗ラダー１６からの電圧のうち所定のものを選択して出力回路２２０に与える。ここで、デコーダ１８には、階調データの反転出力が与えられているため、デコーダ１８により選択される電圧は、階調データが最小（たとえば００(Ｈ)）のときには最大電圧値（ＧＭＡ９）となり、階調データが大きくなるのにしたがって略リニアに減少し、階調データが最大（たとえば３Ｆ(Ｈ)）のときには最小電圧値（ＧＭＡ１）となる（図１４の実線参照）。
【００４７】
このようにしてデコーダにより選択された電圧が出力回路２２０に供給される。図１５（ａ）は、負極性動作の場合の出力回路２２０の等価回路を示す図である。図１５（ａ）から明らかなように、出力回路２２０において、正極性動作の際、リセット用スイッチ２２８、２３０はオフにされている。また、オペアンプ２２２のプラス入力をイマジナリーショートの状態にするためにスイッチ２３３がオン状態となる。したがって、この出力回路２２０は、電位Ｖｏｐ２を基準電位とする反転増幅回路として機能する。第１の実施の形態にかかる出力回路２０にて正極性動作を行う場合と同様に、出力回路２２０においては、まず、回路内部の各ノードが基準電位Ｖｏｐ２にて初期化される。より詳細には、制御回路（図示せず）からの正逆制御信号により、スイッチ２２９、２３１および２３４がオンされ、その一方、スイッチ２２４および２３６がオフにされる。
【００４８】
次いで、スイッチ２２９、２３１および２３４がオフにされリセットが解除され、かつ、スイッチ２２４がオンされて、デコーダ１８からの電圧がオペアンプ２２２の−（マイナス）端子に与えられる。その後に、スイッチ２３６がオンにされ（図１５（ａ）参照）、基準電位Ｖｏｐ２に対して入力電位を反転した出力が出力端子から得られる。前述したように、出力回路２２０に与えられる電圧は、階調データが大きくなるのにしたがって徐々にその電圧値が減少するようになっており、その最大値はＧＭＡ９、その最小値はＧＭＡ１となっている。したがって、基準電位Ｖｏｐ（＝１／２（ＧＭＡ９−ＧＭＡ１）を基準電位として反転することにより、図１５の点線で示すような出力電圧を得ることができる。この出力電圧は、階調データが最小（００(Ｈ)）のときに最小値（ＧＭＡ１）となり、階調データが増大するのにしたがって略リニアに増大し、階調データが最大（３Ｆ(Ｈ)）のときに最大値（ＧＭＡ９）となる。
【００４９】
次に、正極性動作の場合につき説明を加える。この場合には、スイッチ９０をアクティブにするための制御信号が与えられスイッチ９４がオンする。これにより、階調データの非反転出力がラッチ回路９６によりラッチされる。ラッチ回路９６から出力された階調データの非反転出力は、レベルシフト回路１４を経てデコーダ１８に伝達され、階調データの非反転出力に基づき、抵抗ラダー１６からの電圧のうち所定のものが選択され、出力回路２２０に与えられる。
ここで、デコーダ１８には、階調データの非反転出力が与えられているため、デコーダ１８により選択される電圧は、階調データが最小（たとえば００(Ｈ)）のときには最小電圧値（ＧＭＡ１）となり、階調データが大きくなるのにしたがって略リニアに増大し、階調データが最大（たとえば３Ｆ(Ｈ)）のときには最大電圧値（ＧＭＡ９）となる（図１４の破線参照）。
【００５０】
図１５（ｂ）は正極性動作の場合の出力回路２２０の等価回路を示す図である。図１５（ｂ）から明らかなように、出力回路２２０において、負極性動作の際のリセット用スイッチ２２９、２３１はオフにされる。また、オペアンプ２２２のプラス入力をイマジナリショートの状態にするためにスイッチ２３２がオン状態となる。したがって、出力回路２２０は、電位Ｖｏｐ１を基準電位とする反転増幅回路として機能する。正極性動作の場合にも、まず、出力回路２２０内部の各ノードが基準電位Ｖｏｐ１にて初期化される。より詳細には、制御回路（図示せず）からの正逆制御信号により、スイッチ２２８、２３０および２３４がオンされ、その一方、スイッチ２２４および２３６がオフにされる。
次いで、スイッチ２２８、２３０および２３４がオフにされリセットが解除され、かつ、スイッチ２２４がオンされて、デコーダ１８からの電圧がオペアンプ２２２の−（マイナス）端子に与えられる。その後に、スイッチ２３６がオンにされ（図１５（ｂ）参照）、基準電位Ｖｏｐ１に対して入力電位を反転した出力が出力端子から得られる。したがって、図１４の破線にて示す入力電圧に対して、一点鎖線にて示す出力電圧を得ることが可能となる。
【００５１】
上述したように、本実施の形態においては、負極性動作および正極性動作の双方で、出力回路を反転増幅回路として機能させている。たとえば、負極性動作の場合には、抵抗ラダーの出力のダイナミックレンジの略中心に位置するＶｏｐ２に基準電位を定め、当該基準電位に対して入力電圧を反転した出力電圧を得ている。その一方、正極性動作の場合には、出力電圧のダイナミックレンジの略中心に位置するＶｏｐ１に基準電位を定め、当該基準電位に対して入力電圧を反転した出力電圧を得ている。したがって、本実施の形態によれば、オフセットの存在を略無視することができるため、キャパシタ等の回路要素を特に高精度のものを用いることなく、階調データにしたがった精度良い出力電圧を得ることができる。
【００５２】
本発明は、以上の実施の形態に限定されることなく、特許請求の範囲に記載された発明の範囲内で、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。
たとえば、アナログ電源電圧およびディジタル電源電圧の電圧値は、上記実施の形態のものに限定されず、したがって、反転増幅回路において基準となる基準電位も、上記アナログ電源電圧により変化する。また、階調データのビット数も、上記実施の形態のものに限定されないことは言うまでもない。
また、本明細書において、手段とは必ずしも物理的手段を意味するものではなく、さらに、一つの手段の機能が、二つ以上の物理的手段により実現されても、若しくは、二つ以上の手段の機能が、一つの物理的手段により実現されてもよい。
【００５３】
【発明の効果】
本発明によれば、回路規模の縮小および消費電力の低減を可能とするデータ線駆動回路を提供することが可能となる。
【図面の簡単な説明】
【図１】 図１は、本発明の第１の実施の形態にかかるデータ線駆動回路の一部の構成を示すブロックダイヤグラムである。
【図２】 図２は、第１の実施の形態にかかるデータ線駆動回路の全体を示すブロックダイヤグラムである。
【図３】 図３は、第１の実施の形態において、負極性動作の場合の出力回路の等価回路を示す図である。
【図４】 図４は、第１の実施の形態において、階調データと出力回路からの出力電圧との関係を示す図である。
【図５】 図５は、第１の実施の形態において、正極性動作の場合の出力回路の等価回路を示す図である。
【図６】 図６は、本発明の第２の実施の形態にかかる出力回路の構成を示す図である。
【図７】 図７は、第２の実施の形態において、負極性動作の場合の出力回路の等価回路を示す図である。
【図８】 図８は、第２の実施の形態において、正極性動作の場合の出力回路１２０の等価回路を示す図である。
【図９】 図９は、第２の実施の形態にかかる出力回路１２０をシミュレーションするための各スイッチの開閉タイミングおよび出力電圧を示すタイミングチャートである。
【図１０】 図１０は、上記タイミングチャートにしたがって、所定の入力電圧がそれぞれ与えられたときの、非反転出力および反転出力の電圧値を示すグラフである。
【図１１】 図１１は、オペアンプ自体がオフセット電圧を持つ場合に、入力電圧と出力電圧との関係を示す図である。
【図１２】 図１２は、本発明の第３の実施の形態にかかるデータラッチの構成を示すブロックダイヤグラムである。
【図１３】 図１３は、第３の実施の形態にかかる出力回路の構成を示す図である。
【図１４】 図１４は、第３の実施の形態において、階調データと出力回路からの出力電圧との関係を示す図である。
【図１５】 図１５は、第３の実施の形態において、負極性動作および正極性動作の場合の出力回路の等価回路を示す図である。
【図１６】 図１６は、従来のデータ線駆動回路の一部の構成を示すブロックダイヤグラムである。
【符号の説明】
１０ データ線駆動回路
１２ データラッチ
１４ レベルシフト回路
１６ 抵抗ラダー
１８ デコーダ
２０ 出力回路
２１ 制御回路
２２ オペアンプ
２４、２６、１８、３０、３２、３４、３６
半導体スイッチ
３８、４０ キャパシタ
Claims (4)
- マトリクス状に配置された複数の画素電極と対向電極との間に液晶が充填され、前記画素電極の各々が、その制御端子が対応するゲート線に接続された薄膜トランジスタを介して対応するデータ線に接続され、かつ、前記対向電極には所定の対向電極電圧が印加され、前記ゲート線が活性化される毎に、前記画素電極に、前記データ線および薄膜トランジスタを経て、所定の表示階調に対応したレベルを有し、かつ、対向電極に対して相対的に正または負の極性を有する階調電圧が与えられ、これにより、画素電極と対向電極との間に充填された液晶が駆動される液晶ディスプレイにおいて、前記データ線に階調電圧を供給するデータ線駆動回路であって、
前記負の極性の階調電圧を出力する際に、所定の階調電圧を選択するための階調電圧選択データを反転して出力するデータ反転回路と、
あらかじめ与えられた負の極性にそれぞれ対応する複数の階調電圧から、所定のものを、前記階調電圧選択データ或いはその反転したデータに基づき選択するデコーダ回路と、
負の極性の階調電圧を出力する際に、前記デコーダ回路から出力される階調電圧のダイナミックレンジの略中央に位置するレベルに対して、前記選択された階調電圧を反転して、反転された電圧を前記データ線に与える一方、正の極性の階調電圧を出力する際に、対向電極電圧に対応するレベルに対して、前記選択された階調電圧を反転して、反転された電圧を前記データ線に与えるように構成された出力回路と、
を備え、
前記出力回路が、二つの入力端子および一つの出力端子を有するオペアンプと、前記デコーダ回路からの信号線と前記入力端子のうちマイナス端子との間に介在する第１のキャパシタと、前記入力端子のうちプラス端子と前記対向電極電位と略等しい第１の基準電位との接続を制御する正極性動作用スイッチと、前記プラス端子と前記ダイナミックレンジの略中央に位置する電位と略等しい第２の基準電位との接続を制御する負極性動作用スイッチと、前記入力端子のうちマイナス端子と出力端子との間に介在する第２のキャパシタとを有し、
前記負の極性の階調電圧を出力する際に、前記負極性動作用スイッチをオンにする一方前記正極性動作用スイッチをオフにすることにより、前記出力回路を前記第２の基準電位を基準とする反転出力回路として機能させ、その一方、
前記正の極性の階調電圧を出力する際に、前記正極性動作用スイッチをオンにする一方前記負極性動作用スイッチをオフにすることにより、前記出力回路を前記第１の基準電位を基準とする反転出力回路として機能させる、
データ線駆動回路。 - 前記出力回路が、前記出力端子からの出力のデータ線への伝達を制御する出力イネーブルスイッチと、前記マイナス端子と前記出力端子との接続を制御する入出力短絡スイッチと、前記第１のキャパシタの両端と前記第２の基準電位との接続をそれぞれ制御する２つの負極性動作用リセットスイッチとを更に有し、
前記負の極性の階調電圧を出力する際に、前記出力イネーブルスイッチをオフにする一方、２つの前記負極性動作用リセットスイッチおよび前記入出力短絡スイッチをオンすることにより、回路内の各ノードを第２の基準電位とした後に、前記出力回路を反転出力回路として機能させる、
請求項１に記載のデータ線駆動回路。 - 前記出力回路が、前記第１のキャパシタの両端と前記第１の基準電位との接続をそれぞれ制御する２つの正極性動作用リセットスイッチを更に有し、
前記正の極性の階調電圧を出力する際に、前記出力イネーブルスイッチをオフにする一方、２つの前記正極性動作用リセットスイッチおよび前記入出力短絡スイッチをオンすることにより、回路内の各ノードを第１の基準電位とした後に、前記出力回路を反転出力回路として機能させる、
請求項１又は２に記載のデータ線駆動回路。 - 前記各スイッチがＭＯＳトランジスタで構成される、請求項１乃至３の何れかに記載のデータ線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24259699A JP4510955B2 (ja) | 1999-08-30 | 1999-08-30 | 液晶ディスプレイのデータ線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24259699A JP4510955B2 (ja) | 1999-08-30 | 1999-08-30 | 液晶ディスプレイのデータ線駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001067047A JP2001067047A (ja) | 2001-03-16 |
| JP4510955B2 true JP4510955B2 (ja) | 2010-07-28 |
Family
ID=17091407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24259699A Expired - Fee Related JP4510955B2 (ja) | 1999-08-30 | 1999-08-30 | 液晶ディスプレイのデータ線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4510955B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4449189B2 (ja) * | 2000-07-21 | 2010-04-14 | 株式会社日立製作所 | 画像表示装置およびその駆動方法 |
| DE10303427A1 (de) | 2002-02-06 | 2003-10-16 | Nec Corp Tokio Tokyo | Verstärker-Schaltung, Treiber-Schaltung für ein Anzeigegerät , tragbares Telefon und tragbares elektronisches Gerät |
| JP2005321745A (ja) * | 2004-04-07 | 2005-11-17 | Sony Corp | 表示装置および表示装置の駆動方法 |
| KR100604060B1 (ko) | 2004-12-08 | 2006-07-24 | 삼성에스디아이 주식회사 | 발광 표시장치와 그의 구동방법 |
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| KR101182300B1 (ko) | 2005-09-06 | 2012-09-20 | 엘지디스플레이 주식회사 | 액정표시장치의 구동회로 및 이의 구동방법 |
| JP2010204598A (ja) * | 2009-03-06 | 2010-09-16 | Seiko Epson Corp | 集積回路装置、電気光学装置及び電子機器 |
| JP5713616B2 (ja) * | 2010-09-21 | 2015-05-07 | ラピスセミコンダクタ株式会社 | 液晶駆動用のソースドライバのオフセットキャンセル出力回路 |
| JP2011154386A (ja) * | 2011-03-16 | 2011-08-11 | Seiko Epson Corp | 集積回路装置、電気光学装置及び電子機器 |
| JP5738041B2 (ja) | 2011-03-31 | 2015-06-17 | ラピスセミコンダクタ株式会社 | 液晶駆動用のソースドライバのオフセット低減出力回路 |
| US8810311B2 (en) | 2012-03-14 | 2014-08-19 | Texas Instruments Incorporated | Auto-zeroed amplifier with low input leakage |
| JP6512250B2 (ja) | 2017-09-07 | 2019-05-15 | セイコーエプソン株式会社 | 表示ドライバー、電気光学装置及び電子機器 |
| JP2019056799A (ja) | 2017-09-21 | 2019-04-11 | セイコーエプソン株式会社 | 表示ドライバー、電気光学装置及び電子機器 |
| JP6601477B2 (ja) | 2017-11-16 | 2019-11-06 | セイコーエプソン株式会社 | 表示ドライバー、電気光学装置及び電子機器 |
| JP6708229B2 (ja) | 2018-07-23 | 2020-06-10 | セイコーエプソン株式会社 | 表示ドライバー、電気光学装置及び電子機器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1999
- 1999-08-30 JP JP24259699A patent/JP4510955B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2001067047A (ja) | 2001-03-16 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060823 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100427 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| LAPS | Cancellation because of no payment of annual fees |