JP6708229B2 - 表示ドライバー、電気光学装置及び電子機器 - Google Patents

Description

本発明は、表示ドライバー、電気光学装置及び電子機器等に関する。

電気光学パネルを駆動する表示ドライバーは、複数の電圧を生成するラダー抵抗回路と、その複数の電圧の中から表示データに対応する階調電圧を選択するＤ／Ａ変換回路と、その階調電圧を増幅又はバッファリング（インピーダンス変換）するアンプ回路と、を含んでいる。このような表示ドライバーの従来技術は、例えば特許文献１〜３に開示されている。

特許文献１では、アンプ回路を正転増幅回路で構成している。即ち、演算増幅器の非反転入力端子（正極端子）に階調電圧が入力され、反転入力端子（負極端子）にフィードバック電圧が入力される。

特許文献２、３では、アンプ回路を反転増幅回路で構成している。反転増幅回路の入力ノードと演算増幅器の反転入力端子との間には第１のキャパシターが設けられ、演算増幅器の反転入力端子と出力端子との間には第２のキャパシターが設けられ、演算増幅器の非反転入力端子には階調電圧が入力される。

特開２００５−２９２８５６号公報 特開２００１−６７０４７号公報 特開平１０−２６０６６４号公報

プロジェクター等の高性能な表示装置では、多階調数の表示が求められる場合がある。多階調数になると１階調あたりの電圧差が小さくなるため、その小さい電圧差を高精度に出力する必要がある。アンプ回路として反転増幅回路を用いた場合において、反転増幅回路に対して階調電圧を出力する第１のＤ／Ａ変換回路と、反転増幅回路の基準電圧を出力する第２のＤ／Ａ変換回路とを設ける手法が考えられる。この手法では、第２のＤ／Ａ変換回路が基準電圧を変化させることで、第１のＤ／Ａ変換回路による１階調が更に分割され、多階調の階調電圧が実現される。

このとき、第２のＤ／Ａ変換回路に含まれるスイッチ回路には、アンプ回路と同等の耐圧が要求されるため、スイッチ回路のレイアウト面積が大きくなるという課題がある。即ち、アンプ回路は、ロジック回路等に比べて高い耐圧のトランジスターによって構成されているため、それと同等と耐圧が要求されることによって第２のＤ／Ａ変換回路のレイアウト面積が大きくなってしまう。

本発明の一態様は、表示データの上位側ビットデータを、前記上位側ビットデータに対応する階調電圧に変換する第１のＤ／Ａ変換回路と、前記表示データの下位側ビットデータに応じて変化する基準電圧を出力する第２のＤ／Ａ変換回路と、前記基準電圧を基準に前記階調電圧を増幅し、電気光学パネルのデータ線を駆動する反転増幅回路と、を含み、前記第２のＤ／Ａ変換回路は、高電位側電源のノードと、前記基準電圧の出力ノードとの間に設けられる第１の抵抗と、前記出力ノードと第１のノードとの間に設けられる第２の抵抗と、前記第１のノードと低電位側電源のノードとの間に設けられる基準電圧用ラダー抵抗回路と、前記基準電圧用ラダー抵抗回路の複数の出力タップと前記低電位側電源のノードとの間に設けられる複数のスイッチ素子を有し、前記下位側ビットデータに応じて前記複数のスイッチ素子がオン又はオフされるスイッチ回路と、有する表示ドライバーに関係する。

表示ドライバーの構成例。 表示ドライバーの動作を説明する図。 表示ドライバーの動作を説明する図。 第２のＤ／Ａ変換回路の詳細な構成例。 基準電圧用ラダー抵抗回路及びスイッチ回路、スイッチ信号生成回路の詳細な構成例。 第２のＤ／Ａ変換回路における抵抗値の一例。 第２のＤ／Ａ変換回路における抵抗値の一例において各スイッチがオンしたときの基準電圧。 電気光学装置の構成例。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．表示ドライバーの構成例

図１は、表示ドライバー１００の構成例である。表示ドライバー１００は、Ｄ／Ａ変換回路１０と、反転増幅回路２０と、Ｄ／Ａ変換回路８０と、を含む。また表示ドライバー１００は、ラダー抵抗回路５０を含むことができる。Ｄ／Ａ変換回路１０は第１のＤ／Ａ変換回路であり、Ｄ／Ａ変換回路８０は第２のＤ／Ａ変換回路である。表示ドライバー１００は、例えば集積回路装置である。

表示データはｎ＋ｍビットのデータである。以下では、ＭＳＢ側からｎビットのデータを上位側ビットデータと呼び、ＬＳＢ側からｍビットのデータを下位側ビットデータと呼ぶ。図１では、表示データＧＲＤ［１０：０］は１１ビットのデータであり、上位側ビットデータＧＲＤ［１０：４］は７ビットのデータであり、下位側ビットデータＧＲＤ［３：０］は４ビットのデータである。但し、これに限定されず、ｎ、ｍは各々１以上の整数であればよい。

Ｄ／Ａ変換回路１０は、表示データの上位側ビットデータＧＲＤ［１０：４］を階調電圧ＶＤＡに変換する。階調電圧ＶＤＡは、上位側ビットデータＧＲＤ［１０：４］に対応する電圧である。即ち、Ｄ／Ａ変換回路１０は、複数の電圧ＶＰ１〜ＶＰ６４、ＶＭ１〜ＶＭ６４から上位側ビットデータＧＲＤ［１０：４］に対応した電圧を選択し、その選択した電圧を階調電圧ＶＤＡとして出力する。具体的には、ＧＲＤ［１０：４］＝０００００００、００００００１、・・・、０１１１１１１の場合、各々、負極性駆動用の電圧ＶＭ６４、ＶＭ６３、・・・、ＶＭ１を階調電圧ＶＤＡとして出力する。ＧＲＤ［１０：４］＝１００００００、１０００００１、・・・、１１１１１１１の場合、各々、正極性駆動用の電圧ＶＰ１、ＶＰ２、・・・、ＶＰ６４が階調電圧ＶＤＡとして出力される。なお、ここではＧＲＤ［１０：４］を２進数で表した。画素、ライン、又はフレーム毎に駆動極性を反転する極性反転駆動において、正極性駆動のとき正極性駆動用の電圧ＶＰ１〜ＶＰ６４が選択され、負極性駆動のとき負極性駆動用の電圧ＶＭ１〜ＶＭ６４が選択される。

例えば、Ｄ／Ａ変換回路１０は、上位側ビットデータＧＲＤ［１０：４］をデコードするデコーダーと、そのデコーダーによって制御されるスイッチ回路と、で構成される。スイッチ回路は、複数のスイッチを含み、各スイッチがオン又はオフになることで電圧ＶＭ６４〜ＶＭ１、ＶＰ１〜ＶＰ６４のいずれかを選択し、その選択した電圧を階調電圧ＶＤＡとして出力する。スイッチは例えばトランジスターである。デコーダーは、上位側ビットデータＧＲＤ［１０：４］を、上位側ビットデータＧＲＤ［１０：４］に対応した電圧を選択する制御信号にデコードする。その制御信号によりスイッチ回路の複数のスイッチがオン又はオフに制御され、上位側ビットデータＧＲＤ［１０：４］に対応した電圧がスイッチ回路により選択される。

反転増幅回路２０は、基準電圧Ｖｒｅｆを基準に階調電圧ＶＤＡを増幅し、電気光学パネルのデータ線を駆動する。即ち、反転増幅回路２０は、階調電圧ＶＤＡを増幅した出力電圧ＶＱをデータ電圧として、表示ドライバー１００のデータ電圧出力端子から電気光学パネルのデータ線に出力する。反転増幅回路２０のゲインをＧとすると、反転増幅回路２０は、基準電圧Ｖｒｅｆを基準として階調電圧ＶＤＡをゲインＧで反転増幅し、出力電圧ＶＱデータ電圧を出力する。Ｇ＜０である。出力電圧ＶＱは、表示ドライバー１００の端子からデータ電圧として出力され、表示ドライバー１００に接続される電気光学パネルのデータ線を駆動する。例えば、ＶＰ６４＜ＶＰ６３＜・・・＜ＶＰ１＜ＶＭ１＜ＶＭ２＜・・・＜ＶＭ６４である。負極性駆動用の電圧ＶＭ１〜ＶＭ６４は、反転増幅により基準電圧Ｖｒｅｆより低い負極性のデータ電圧となり、正極性駆動用の電圧ＶＰ１〜ＶＰ６４は、反転増幅により基準電圧Ｖｒｅｆより高い正極性のデータ電圧となる。

反転増幅回路２０は、演算増幅器ＯＰＡと、抵抗Ｒ１と、抵抗Ｒ２と、を有する。抵抗Ｒ１は第１の抵抗である。抵抗Ｒ２は第２の抵抗である。演算増幅器ＯＰＡの非反転入力端子には、Ｄ／Ａ変換回路８０から基準電圧Ｖｒｅｆが入力される。非反転入力端子は正極端子であり、非反転入力ノードＮＩＰに接続される。抵抗Ｒ１は、階調電圧ＶＤＡが入力される入力ノードＮＩＡと演算増幅器ＯＰＡの反転入力端子との間に設けられる。反転入力端子は負極端子であり、反転入力ノードＮＩＭに接続される。抵抗Ｒ２は、演算増幅器ＯＰＡの出力端子と演算増幅器ＯＰＡの反転入力端子との間に設けられる。出力端子は出力ノードＮＱに接続される。演算増幅器ＯＰＡの反転入力端子には、階調電圧ＶＤＡと出力電圧ＶＱとの間が抵抗Ｒ１、Ｒ２により分圧された電圧が、入力される。抵抗Ｒ１、Ｒ２の抵抗値をｒ１、ｒ２とすると、反転増幅回路２０のゲインはＧ＝−ｒ２／ｒ１である。

Ｄ／Ａ変換回路８０は、演算増幅器ＯＰＡの非反転入力端子に対して、表示データの下位側ビットデータＧＲＤ［３：０］に応じて変化する基準電圧Ｖｒｅｆを出力する。ある上位側ビットデータＧＲＤ［１０：４］に対して階調電圧ＶＤＡが反転増幅回路２０の入力ノードＮＩＡに入力される。このとき、基準電圧Ｖｒｅｆを変化させると、反転増幅回路２０の出力電圧ＶＱが変化する。出力電圧ＶＱにおける１階調あたりの電圧変化をΔＶＱとしたとき、このΔＶＱを２^４分割したとする。Ｄ／Ａ変換回路８０は、この出力電圧ＶＱ側における２^４個の分割電圧に対応した２^４個の電圧を生成する。Ｄ／Ａ変換回路８０は、その２^４個の電圧のうち、下位側ビットデータＧＲＤ［３：０］に対応する電圧を基準電圧Ｖｒｅｆとして出力する。これにより、下位側ビットデータＧＲＤ［３：０］を含む表示データＧＲＤ［１０：０］に対応した出力電圧ＶＱが出力される。Ｄ／Ａ変換回路８０の詳細な構成については後述する。なお、Ｄ／Ａ変換回路８０が２^ｍ個の電圧を生成し、ΔＶＱが２^ｍ分割されてもよい。ｍは１以上の整数である。

図２、図３は、表示ドライバー１００の動作を説明する図である。図２、図３では、上位側ビットデータＧＲＤ［１０：４］の階調値と下位側ビットデータＧＲＤ［３：０］の階調値を１０進数で表す。また反転増幅回路２０のゲインが−１（即ちｒ１＝ｒ２）の場合を例に説明する。なお、反転増幅回路２０のゲインは−１に限定されない。

図２には、上位側ビットデータＧＲＤ［１０：４］を変化させたときの電圧特性を示す。図２では下位側ビットデータをＧＲＤ［３：０］＝０とする。

図２に示すように、階調電圧ＶＤＡはＧＲＤ［１０：４］の階調値に対して線形に変化し、ＧＲＤ［１０：４］＝０のときＶＤＡ＝ＶＰｍａｘであり、ＧＲＤ［１０：４］＝６４のときＶＤＡ＝ＶＣであり、ＧＲＤ［１０：４］＝１２７のときＶＤＡ＝ＶＭｍａｘ＝ＶＰ６４である。反転増幅後のデータ電圧はＧＲＤ［１０：４］＝０のときＶＱ＝ＶＭｍａｘとなり、ＧＲＤ［１０：４］＝６４のときＶＱ＝ＶＣとなり、ＧＲＤ［１０：４］＝１２７のときＶＱ＝ＶＰｍａｘとなる。従って、階調値「０」〜「６３」である負極性の階調においてＶＱ＜ＶＣ＜ＶＤＡとなり、階調値「６４」〜「１２７」である正極性の階調においてＶＱ≧ＶＣ≧ＶＤＡとなる。なお、ＶＰｍａｘは正極性の最大階調電圧であり、ＶＭｍａｘは負極性の最大階調電圧である。最大階調電圧は、ＶＣから最も離れた階調電圧である。また、ＶＣは下位側ビットデータがＧＲＤ［３：０］＝０のときの基準電圧Ｖｒｅｆであり、ＶＣ＝（ＶＰｍａｘ＋ＶＭｍａｘ）／２である。ＶＣは、例えば、電気光学パネルのコモン電極に供給されるコモン電圧である。図１のラダー抵抗回路５０の出力電圧との対応は、ＶＰｍａｘ＝ＶＭ６４、ＶＭｍａｘ＝ＶＰ６４、ＶＣ＝ＶＰ１である。

図３には、下位側ビットデータＧＲＤ［３：０］を変化させたときの電圧特性を示す。ここでは上位側ビットデータがＧＲＤ［１０：４］＝６５であり、ＶＤＡ＝ＶＰ２である場合を例に説明する。なお、ＧＲＤ［３：０］は実際には０から１５までであるが、説明のために１６まで図示している。

ＧＲＤ［３：０］＝０のとき、Ｄ／Ａ変換回路８０は基準電圧Ｖｒｅｆ＝ＶＣ＝ＶＰ１を出力する。反転増幅回路２０は、基準電圧Ｖｒｅｆを基準として階調電圧ＶＤＡ＝ＶＰ２をゲイン−１で増幅するので、出力電圧はＶＱ＝ＶＭ１となる。上位側ビットデータが１階調上のＧＲＤ［１０：４］＝６６のとき、反転増幅回路２０の出力電圧はＶＱ＝ＶＭ２なので、ＧＲＤ［３：０］＝１６のとき、Ｖｒｅｆ＝（ＶＰ２＋ＶＭ２）／２＝ＶＣ＋（ＶＭ１−ＶＰ１）／２となればよい。ΔＶ＝ＶＭ１−ＶＰ１としたとき、Ｖｒｅｆ＝ＶＣ＋（１／２）×ΔＶである。このＶＣからＶＣ＋（１／２）×ΔＶまで線形に変化する電圧を２^４で等分割すると、ＧＲＤ［３：０］の各階調における基準電圧Ｖｒｅｆとなる。即ち、ＧＲＤ［３：０］＝ｉとしたとき、Ｄ／Ａ変換回路８０は基準電圧Ｖｒｅｆ＝ＶＣ＋ｉ×｛（１／２）×ΔＶ／２^４｝を出力する。ｉは０以上１５以下の整数である。反転増幅回路２０の出力電圧は、ＶＱ＝ＶＭ１＋ｉ×（ΔＶ／２^４）となり、ＶＭ１とＶＭ２の間を２^４で等分割した電圧となる。

なお、上記は反転増幅回路２０のゲインがＧ＝−１の場合であるが、任意のゲインＧ＜０に対して、ＧＲＤ［３：０］＝１６のときの基準電圧がＶｒｅｆ＝ＶＣ＋ΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）となればよい。即ち、Ｄ／Ａ変換回路８０は基準電圧Ｖｒｅｆ＝ＶＣ＋ｉ×｛ΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）／２^４｝を出力する。

以上に説明したように、Ｄ／Ａ変換回路８０は基準電圧Ｖｒｅｆを反転増幅回路２０に出力している。仮にＤ／Ａ変換回路８０を従来手法で構成した場合、例えば次の構成が考えられる。即ち、Ｄ／Ａ変換回路８０は、ラダー抵抗回路と、下位側ビットデータＧＲＤ［３：０］に応じてラダー抵抗回路の出力タップを選択するスイッチ回路と、を含む。例えば図８の制御回路１８０はロジック回路であり、制御回路１８０は下位側ビットデータＧＲＤ［３：０］をＤ／Ａ変換回路８０に出力する。反転増幅回路２０は電気光学パネルを駆動するために、反転増幅回路２０の電源電圧はロジック回路の電源電圧よりも高い。このため、反転増幅回路２０に基準電圧Ｖｒｅｆを出力するＤ／Ａ変換回路８０のスイッチ回路には、ロジック回路よりも高い耐圧が必要となり、スイッチ回路を、ロジック回路よりも高い耐圧のトランジスター等により構成する必要がある。また、制御回路１８０の電源電圧とスイッチ回路の電源電圧が異なるため、レベルシフターが必要となる。これらのことから、従来手法で構成した場合にＤ／Ａ変換回路８０の回路規模、即ちレイアウト面積が大きくなるという課題がある。

２．詳細な構成例

上記のような課題を解決できる本実施形態のＤ／Ａ変換回路８０を、図４〜図７を用いて説明する。

図４は、Ｄ／Ａ変換回路８０の詳細な構成例である。Ｄ／Ａ変換回路８０は、抵抗ＲＲ１〜ＲＲ３と基準電圧用ラダー抵抗回路９１とスイッチ回路９２とスイッチ信号生成回路９３とを含む。抵抗ＲＲ１は第１の抵抗である。抵抗ＲＲ２は第２の抵抗である。抵抗ＲＲ３は第３の抵抗である。

抵抗ＲＲ１は、高電位側電源ＶＲＨのノードと、基準電圧Ｖｒｅｆの出力ノードＮＶＲとの間に設けられる。即ち、抵抗ＲＲ１の一端は、高電位側電源ＶＲＨのノードに接続され、抵抗ＲＲ１の他端は、出力ノードＮＶＲに接続される。出力ノードＮＶＲは図１の非反転入力ノードＮＩＰに接続される。

抵抗ＲＲ２は、出力ノードＮＶＲとノードＮＴ０との間に設けられる。即ち、抵抗ＲＲ２の一端は、出力ノードＮＶＲに接続され、抵抗ＲＲ２の他端は、ノードＮＴ０に接続される。ノードＮＴ０は第１のノードである。

基準電圧用ラダー抵抗回路９１は、ノードＮＴ０と低電位側電源ＶＲＬのノードとの間に設けられる。具体的には、ノードＮＴ０と低電位側電源ＶＲＬのノードとの間に、基準電圧用ラダー抵抗回路９１と抵抗ＲＲ３が直列に接続される。基準電圧用ラダー抵抗回路９１の一端はノードＮＴ０に接続され、基準電圧用ラダー抵抗回路９１の他端はノードＮＴ１５に接続される。抵抗ＲＲ３の一端はノードＮＴ１５に接続され、抵抗ＲＲ３の他端は低電位側電源ＶＲＬのノードに接続される。なお、抵抗ＲＲ３は省略されてもよい。この場合、ノードＮＴ１５が低電位側電源ＶＲＬのノードとなる。

スイッチ回路９２は、基準電圧用ラダー抵抗回路９１の複数の出力タップと低電位側電源ＶＲＬのノードとの間に設けられる複数のスイッチ素子を有する。その複数のスイッチ素子は、下位側ビットデータＧＲＤ［３：０］に応じてオン又はオフされる。出力タップは、ラダー抵抗における抵抗間のノードのことである。

スイッチ信号生成回路９３は、下位側ビットデータＧＲＤ［３：０］に応じたデータに基づいてスイッチ信号を出力する。スイッチ信号は、基準電圧用ラダー抵抗回路９１の複数のスイッチ素子をオン又はオフする信号である。図４では、スイッチ信号生成回路９３は、下位側ビットデータＧＲＤ［３：０］に基づいてスイッチ信号を出力するが、これに限定されない。即ち、下位側ビットデータＧＲＤ［３：０］に応じたデータは、下位側ビットデータＧＲＤ［３：０］そのものであってもよいし、下位側ビットデータＧＲＤ［３：０］が加工されたデータであってもよい。

スイッチ信号生成回路９３は、複数のスイッチのうち、下位側ビットデータＧＲＤ［３：０］に応じたスイッチをオンさせ、それ以外のスイッチをオフさせる。これにより、下位側ビットデータＧＲＤ［３：０］によって選択される出力タップが、低電位側電源ＶＲＬのノードに接続される。抵抗ＲＲ１〜ＲＲ３及び基準電圧用ラダー抵抗回路９１は、基準電圧Ｖｒｅｆを出力する分圧回路になっている。下位側ビットデータＧＲＤ［３：０］によって出力タップが選択されることで、分圧比が変化する。これにより、下位側ビットデータＧＲＤ［３：０］に応じて基準電圧Ｖｒｅｆが変化する。

以上の実施形態によれば、表示ドライバー１００は、表示データの上位側ビットデータＧＲＤ［１０：４］を階調電圧ＶＤＡに変換するＤ／Ａ変換回路１０と、表示データの下位側ビットデータＧＲＤ［３：０］に応じて変化する基準電圧Ｖｒｅｆを出力するＤ／Ａ変換回路８０と、を含む。また表示ドライバー１００は、基準電圧Ｖｒｅｆを基準に階調電圧ＶＤＡを増幅する反転増幅回路２０を含む。Ｄ／Ａ変換回路８０は、抵抗ＲＲ１と抵抗ＲＲ２と基準電圧用ラダー抵抗回路９１とスイッチ回路９２とを含む。スイッチ回路９２は、基準電圧用ラダー抵抗回路９１の複数の出力タップと低電位側電源ＶＲＬのノードとの間に設けられる複数のスイッチ素子を有する。複数のスイッチ素子は、下位側ビットデータＧＲＤ［３：０］に応じてオン又はオフされる。

このとき、抵抗ＲＲ１は、高電位側電源ＶＲＨのノードと、基準電圧Ｖｒｅｆの出力ノードＮＶＲとの間に設けられる。抵抗ＲＲ２は、出力ノードＮＶＲとノードＮＴ０との間に設けられる。基準電圧用ラダー抵抗回路９１は、ノードＮＴ０と低電位側電源ＶＲＬのノードとの間に設けられる。本実施形態によれば、基準電圧Ｖｒｅｆと低電位側電源ＶＲＬの間を、抵抗ＲＲ２と基準電圧用ラダー抵抗回路９１により分圧した電圧が、ノードＮＴ０の電圧となる。即ち、ノードＮＴ０の電圧は基準電圧Ｖｒｅｆよりも低い電圧である。これにより、ノードＮＴ０の電圧をロジック回路の電源電圧よりも低くして、スイッチ回路９２及びスイッチ信号生成回路９３を低耐圧プロセスで形成することが可能となる。低耐圧プロセスは、反転増幅回路２０を形成するプロセスの耐圧よりも低い耐圧のプロセスである。スイッチ回路９２及びスイッチ信号生成回路９３を低耐圧プロセスで形成できることで、Ｄ／Ａ変換回路８０のレイアウト面積を低減できる。

なお、反転増幅回路２０及びＤ／Ａ変換回路１０、Ｄ／Ａ変換回路８０が設けられたことで、以下のような効果が得られる。即ち、本実施形態によれば、Ｄ／Ａ変換回路８０が、表示データの下位側ビットデータＧＲＤ［３：０］に応じて変化する基準電圧Ｖｒｅｆを出力することで、反転増幅回路２０の出力電圧ＶＱを下位側ビットデータＧＲＤ［３：０］に応じて変化させることができる。これにより、上位側ビットデータＧＲＤ［１０：４］の各階調を、更に下位側ビットデータＧＲＤ［３：０］で分割し、階調数を拡張できる。例えば、ラダー抵抗回路５０及びＤ／Ａ変換回路１０のみで階調数を増加させようとすると、１階調の電圧差が小さくなっていくため、高精度な階調電圧を得ることが困難になったり、或いはＤ／Ａ変換回路の回路規模が大きくなったりする。この点、基準電圧Ｖｒｅｆを変化させて上位側ビットデータＧＲＤ［１０：４］の各階調を分割することで、Ｄ／Ａ変換回路の回路規模を抑制しつつ、多階調化を実現できる。

図５は、基準電圧用ラダー抵抗回路９１及びスイッチ回路９２、スイッチ信号生成回路９３の詳細な構成例である。

基準電圧用ラダー抵抗回路９１は、ノードＮＴ０とノードＮＴ１５との間に直列に接続される抵抗ＲＬＤ１〜ＲＬＤ１５を含む。

抵抗ＲＬＤ１の一端はノードＮＴ０に接続され、抵抗ＲＬＤ１の他端はノードＮＴ１に接続される。抵抗ＲＬＤ２の一端はノードＮＴ１に接続され、抵抗ＲＬＤ２の他端はノードＮＴ２に接続される。以下、同様である。ノードＮＴ０〜ＮＴ１５は、基準電圧用ラダー抵抗回路９１の出力タップである。なお、図５には出力タップ数が１６の例を示しているが、出力タップ数はこれに限定されない。基準電圧用ラダー抵抗回路９１は、第１〜第ｋの出力タップを有していればよい。ｋは２以上の整数である。

スイッチ回路９２は、トランジスターＴＳ０〜ＴＳ１５を含む。トランジスターＴＳ０〜ＴＳ１５はスイッチである。例えば、トランジスターＴＳ０〜ＴＳ１５はＮ型トランジスターである。Ｄ／Ａ変換回路１０及び反転増幅回路２０は、第１の耐圧のトランジスターにより構成されており、スイッチ回路９２のトランジスターＴＳ０〜ＴＳ１５は、第１の耐圧よりも低い第２の耐圧のトランジスターである。第１の耐圧は、Ｄ／Ａ変換回路１０及び反転増幅回路２０の電源電圧よりも高い。第２の耐圧は、スイッチ回路９２及びスイッチ信号生成回路９３の電源電圧よりも高く、且つ、第１の耐圧よりも低い。耐圧とは、回路素子に印加可能な最大電圧のことである。トランジスターの耐圧とは、トランジスターの端子間に印加可能な最大電圧のことである。即ち、トランジスターの耐圧とは、トランジスターの端子間に印加しても絶縁の劣化又は破壊に至らない最大電圧のことである。

トランジスターＴＳ０のソースはノードＮＴ０に接続され、トランジスターＴＳ０のドレインは低電位側電源ＶＲＬのノードに接続される。トランジスターＴＳ１のソースはノードＮＴ１に接続され、トランジスターＴＳ１のドレインは低電位側電源ＶＲＬのノードに接続される。以下、同様である。

スイッチ信号生成回路９３は、論理反転回路ＩＮ０〜ＩＮ３と論理積回路ＡＮ０〜ＡＮ１５とを含む。スイッチ信号生成回路９３は、スイッチ回路９２と同様に、第２の耐圧のトランジスターにより構成される。

論理反転回路ＩＮ０は、ビット信号ＧＲＤ［０］の論理反転信号を出力する。同様に、論理反転回路ＩＮ１〜ＩＮ３は、ビット信号ＧＲＤ［１］〜ＧＲＤ［３］の論理反転信号を出力する。以下、ＧＲＤ［０］〜ＧＲＤ［３］の論理反転信号をＸＧＲＤ［０］〜ＸＧＲＤ［３］と記載する。

論理積回路ＡＮ０は、ＸＧＲＤ［０］、ＸＧＲＤ［１］、ＸＧＲＤ［２］、ＸＧＲＤ［３］の論理積をスイッチ信号ＳＳ０として出力する。ＧＲＤ［３：０］＝００００のときＳＳ０がハイレベルとなり、トランジスターＴＳ０がオンになる。このときＳＳ１〜ＳＳ１５はローレベルであり、トランジスターＴＳ１〜ＴＳ１５はオフである。ノードＮＴ０がトランジスターＴＳ０により低電位側電源ＶＲＬのノードに接続され、ノードＮＴ０が低電位側電源ＶＲＬの電圧となる。論理積回路ＡＮ１は、ＸＧＲＤ［０］、ＸＧＲＤ［１］、ＸＧＲＤ［２］、ＧＲＤ［３］の論理積をスイッチ信号ＳＳ１として出力する。ＧＲＤ［３：０］＝０００１のときＳＳ１がハイレベルとなり、トランジスターＴＳ１がオンになる。このときＳＳ０、ＳＳ２〜ＳＳ１５はローレベルであり、トランジスターＴＳ０、ＴＳ２〜ＴＳ１５はオフである。ノードＮＴ１がトランジスターＴＳ１により低電位側電源ＶＲＬのノードに接続され、ノードＮＴ１が低電位側電源ＶＲＬの電圧となる。以下、同様であり、ＧＲＤ［３：０］＝００１０、００１１、・・・、１１１１のとき、それぞれ、トランジスターＴＳ２、ＴＳ３、・・・、ＴＳ１５がオンになる。

以上の実施形態によれば、スイッチ信号生成回路９３が、下位側ビットデータＧＲＤ［３：０］に基づいてスイッチ信号ＳＳ０〜ＳＳ１５を出力することで、トランジスターＴＳ０〜ＴＳ１５をオン又はオフさせる。これにより、出力タップであるノードＮＴ０〜ＮＴ１５のいずれかが、下位側ビットデータＧＲＤ［３：０］に応じて選択され、その選択された出力タップが低電位側電源ＶＲＬのノードに接続される。いずれの出力タップが選択されるかによって基準電圧Ｖｒｅｆが変わるので、下位側ビットデータＧＲＤ［３：０］に応じて基準電圧Ｖｒｅｆが制御される。

図６は、Ｄ／Ａ変換回路８０における抵抗値の一例である。図６には、抵抗ＲＲ３が省略された場合の抵抗値を示す。図７は、図６の例において各スイッチがオンしたときの基準電圧Ｖｒｅｆを示す。なお、図６、図７では、説明を簡素化するために概略の数値を示す。

図６では、ＶＲＨ＝１５Ｖであり、且つＶｒｅｆの最小値がＶＲＨ／２である場合を想定している。トランジスターＴＳ０がオンであるとき、抵抗ＲＲ１と抵抗ＲＲ２によって分圧されるので、図７に示すようにＶｒｅｆ＝７．５Ｖとなる。トランジスターＴＳ１がオンであるとき、抵抗ＲＲ１と、抵抗ＲＲ２及びＲＬＤ１によって分圧されるので、図７に示すようにＶｒｅｆ＝７．５０５Ｖとなる。トランジスターＴＳ２がオンであるとき、抵抗ＲＲ１と、抵抗ＲＲ２及びＲＬＤ１及びＲＬＤ２によって分圧されるので、図７に示すようにＶｒｅｆ＝７．５１Ｖとなる。即ち、１階調あたり５ｍＶのステップで基準電圧Ｖｒｅｆが変化する。ＶＲＨ＝１５Ｖなので、図６の例では１Ωあたり１ｍＶの電圧降下を生じる。下位側ビットデータＧＲＤ［３：０］が１階調変化すると、基準電圧用ラダー抵抗回路９１の抵抗値が１０Ω変化するので、ノードＮＴ０の電圧は１０ｍＶ変化する。この１０ｍＶの変化は、基準電圧Ｖｒｅｆを５ｍＶ変化させる。このため、１階調あたりの基準電圧Ｖｒｅｆのステップが５ｍＶとなっている。

図６の例では、トランジスターＴＳ１５がオンであるとき、ノードＮＴ０の電圧は最大値１５０ｍＶとなる。スイッチ信号生成回路９３の電源電圧をＶＤＬとすると、ノードＮＴ０の最大電圧＜ＶＤＬとなるように、抵抗ＲＲ１、ＲＲ２、ＲＬＤ１〜ＲＬＤ１５の抵抗値を決めておく。また、抵抗ＲＲ３を更に設ける場合、ノードＮＴ０の最大電圧＜ＶＤＬとなるように、抵抗ＲＲ１〜ＲＲ３、ＲＬＤ１〜ＲＬＤ１５の抵抗値を決めておく。このようにすれば、トランジスターＴＳ０〜ＴＳ１５の耐圧を、スイッチ信号生成回路９３を構成するトランジスターの耐圧と同じにできる。上述した通り、この耐圧は、反転増幅回路２０を構成するトランジスターの耐圧よりも低い。

なお、Ｖｒｅｆの最小値はＶＲＨ／２でなくてもよい。抵抗ＲＲ１、ＲＲ２の抵抗値を調整することで、Ｖｒｅｆの最小値を調整できる。

上記では抵抗ＲＲ３を省略しているが、抵抗ＲＲ３を設けることで、下位側ビットデータＧＲＤ［３：０］に対する基準電圧Ｖｒｅｆの特性を向上できる。例えば、下位側ビットデータＧＲＤ［３：０］に対する基準電圧Ｖｒｅｆの線形性を向上できる。

具体的には、トランジスターＴＳ０〜ＴＳ１５はオン抵抗を有している。このため、抵抗ＲＲ３を設けなかった場合、トランジスターＴＳ０〜ＴＳ１５のオン抵抗によって基準電圧Ｖｒｅｆの線形性が低下するおそれがある。例えば、トランジスターＴＳ１５がオンであるとき、ノードＮＴ１５と低電位側電源ＶＲＬとの間の抵抗は、トランジスターＴＳ１５のオン抵抗である。トランジスターＴＳ１４がオンであるとき、ノードＮＴ１４と低電位側電源ＶＲＬとの間の抵抗は、トランジスターＴＳ１４のオン抵抗と抵抗ＲＬＤ１５との並列抵抗となる。このため、見かけ上のオン抵抗が階調によって異なってしまい、それが基準電圧Ｖｒｅｆの線形性を低下させる原因となる。

一方、抵抗ＲＲ３を設けた場合には、トランジスターＴＳ１５がオンであるとき、ノードＮＴ１５と低電位側電源ＶＲＬとの間の抵抗は、トランジスターＴＳ１５のオン抵抗と抵抗ＲＲ３との並列抵抗となる。トランジスターＴＳ１４がオンであるとき、ノードＮＴ１４と低電位側電源ＶＲＬとの間の抵抗は、トランジスターＴＳ１４のオン抵抗と、抵抗ＲＬＤ１５及び抵抗ＲＲ３との並列抵抗となる。抵抗ＲＲ３の抵抗値を、トランジスターのオン抵抗よりも十分大きくしておけば、上記の並列抵抗の抵抗値は、実質的にトランジスターのオン抵抗の抵抗値となる。これにより、見かけ上のオン抵抗を階調に依らず一定にすることができ、基準電圧Ｖｒｅｆの線形性を向上できる。

３．電気光学装置、電子機器

図８は、表示ドライバー１００を含む電気光学装置４００の構成例である。電気光学装置４００は、表示ドライバー１００、電気光学パネル２００を含む。電気光学装置４００を表示装置とも呼ぶ。なお以下では表示ドライバー１００が相展開駆動を行う場合を例に説明するが、本発明の適用対象はこれに限定されず、例えばマルチプレクス駆動等にも適用できる。

電気光学パネル２００は、画素アレイ２１０、サンプルホールド回路２２０を含む。電気光学パネル２００は、例えば液晶表示パネルや、ＥＬ（Electro Luminescence）表示パネル等である。

画素アレイ２１０は、複数の画素がアレイ状に配置されたものである。相展開駆動では、画素アレイ２１０のソース線がｐ本ずつ順次に駆動される。ｐは２以上の整数である。以下ではｐ＝８とする。サンプルホールド回路２２０は、表示ドライバー１００からのデータ電圧ＶＱ１〜ＶＱ８を画素アレイ２１０のソース線にサンプルホールドする回路である。即ち、電気光学パネル２００の第１〜第８のデータ線にデータ電圧ＶＱ１〜ＶＱ８が入力される。画素アレイ２１０が例えば第１〜第６４０のソース線を有するとする。サンプルホールド回路２２０は、第１の期間において第１〜第８のデータ線と第１〜第８のソース線を接続し、次の第２の期間において第１〜第８のデータ線と第９〜第１６のソース線を接続し、以下同様にして、第８０の期間において第１〜第８のデータ線と第６３３〜第６４０のソース線を接続する。このような動作を各水平走査期間において行う。

表示ドライバー１００は、ラダー抵抗回路５０、Ｄ／Ａ変換部１１０、駆動部１２０、電圧生成回路１５０、記憶部１６０、インターフェース回路１７０、制御回路１８０を含む。

インターフェース回路１７０は、表示ドライバー１００と外部の処理装置との間の通信を行う。処理装置は、例えば図９の処理部３１０である。例えば外部の処理装置からインターフェース回路１７０を介してクロック信号及びタイミング制御信号、表示データが制御回路１８０に入力される。

制御回路１８０はインターフェース回路１７０を介して入力されたクロック信号及びタイミング制御信号、表示データに基づいて、表示ドライバー１００の各部及び電気光学パネル２００の各部を制御する。例えば制御回路１８０は、表示タイミングの制御を行い、その表示タイミングに従ってＤ／Ａ変換部１１０、サンプルホールド回路２２０の制御を行う。表示タイミングの制御とは、画素アレイ２１０の水平走査線の選択、及び垂直同期制御、相展開駆動の制御等である。

電圧生成回路１５０は、各種電圧を生成して駆動部１２０やＤ／Ａ変換部１１０に出力する。例えば、電圧生成回路１５０は、Ｄ／Ａ変換部１１０及び駆動部１２０の電源を生成する。電圧生成回路１５０は、例えばレギュレーター等で構成される。

Ｄ／Ａ変換部１１０は、Ｄ／Ａ変換回路１１〜１８、８１〜８８を含む。Ｄ／Ａ変換回路１１〜１８の各々は、図１で説明したＤ／Ａ変換回路１０と同じ構成である。Ｄ／Ａ変換回路８１〜８８の各々は、図１で説明したＤ／Ａ変換回路８０と同じ構成である。駆動部１２０は、反転増幅回路２１〜２８を含む。反転増幅回路２１〜２８の各々は、図１等で説明した反転増幅回路２０と同じ構成である。Ｄ／Ａ変換回路１１〜１８は、制御回路１８０からの表示データの上位側ビットデータをＤ／Ａ変換し、そのＤ／Ａ変換された電圧を反転増幅回路２１〜２８に出力する。Ｄ／Ａ変換回路８１〜８８は、表示データの下位側ビットデータをＤ／Ａ変換し、そのＤ／Ａ変換された電圧を基準電圧として反転増幅回路２１〜２８に出力する。反転増幅回路２１〜２８は、Ｄ／Ａ変換回路１１〜１８からの電圧をＤ／Ａ変換回路８１〜８８からの基準電圧を基準として反転増幅し、データ電圧ＶＱ１〜ＶＱ８を電気光学パネル２００に出力する。

記憶部１６０は、表示ドライバー１００の制御に用いる種々のデータ（例えば設定データ）を記憶する。種々のデータは、例えば表示ドライバー１００の動作を設定するための設定データを含む。記憶部１６０は、不揮発性メモリー又はＲＡＭ等で構成される。

図９は、表示ドライバー１００を含む電子機器３００の構成例である。電子機器３００の具体例としては、表示装置を搭載する種々の電子機器を想定できる。電子機器３００は、例えばプロジェクター又はヘッドマウントディスプレイ、携帯情報端末、車載装置、携帯型ゲーム端末、情報処理装置等である。車載装置は、例えばメーターパネル、又はカーナビゲーションシステム等である。

電子機器３００は、処理部３１０、記憶部３２０、操作部３３０、インターフェース部３４０、表示ドライバー１００、電気光学パネル２００を含む。処理部３１０は、例えばＣＰＵ等のプロセッサー、或いは表示コントローラー、或いはＡＳＩＣ等である。記憶部３２０は、例えばメモリー、又はハードディスク等である。操作部３３０を操作装置とも呼ぶ。インターフェース部３４０をインターフェース回路、又はインターフェース装置とも呼ぶ。

操作部３３０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば、ボタンやマウス、キーボード、電気光学パネル２００に装着されたタッチパネル等である。インターフェース部３４０は、画像データや制御データの入出力を行うデータインターフェースである。インターフェース部３４０は、例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、インターフェース部３４０から入力されたデータを記憶する。或は、記憶部３２０は、処理部３１０のワーキングメモリーとして機能する。処理部３１０は、インターフェース部３４０から入力された或いは記憶部３２０に記憶された表示データを処理して表示ドライバー１００に転送する。表示ドライバー１００は、処理部３１０から転送された表示データに基づいて電気光学パネル２００に画像を表示させる。

例えば電子機器３００がプロジェクターである場合、電子機器３００は更に光源と光学装置とを含む。光学装置は、例えばレンズ、プリズム、ミラー等である。電気光学パネル２００が透過型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００を透過した光がスクリーンに投影される。電気光学パネル２００が反射型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００から反射された光がスクリーンに投影される。

以上の実施形態によれば、表示ドライバーは、第１のＤ／Ａ変換回路と第２のＤ／Ａ変換回路と反転増幅回路とを含む。第１のＤ／Ａ変換回路は、表示データの上位側ビットデータを、上位側ビットデータに対応する階調電圧に変換する。第２のＤ／Ａ変換回路は、表示データの下位側ビットデータに応じて変化する基準電圧を出力する。反転増幅回路は、基準電圧を基準に階調電圧を増幅し、電気光学パネルのデータ線を駆動する。第２のＤ／Ａ変換回路は、第１の抵抗と第２の抵抗と基準電圧用ラダー抵抗回路とスイッチ回路とを含む。第１の抵抗は、高電位側電源のノードと、基準電圧の出力ノードとの間に設けられる。第２の抵抗は、出力ノードと第１のノードとの間に設けられる。基準電圧用ラダー抵抗回路は、第１のノードと低電位側電源のノードとの間に設けられる。スイッチ回路は、基準電圧用ラダー抵抗回路の複数の出力タップと低電位側電源のノードとの間に設けられる複数のスイッチ素子を有する。複数のスイッチ素子は、下位側ビットデータに応じてオン又はオフされる。

本実施形態によれば、基準電圧と低電位側電源の間が、第２の抵抗と基準電圧用ラダー抵抗回路により分圧され、その分圧された電圧が、第１のノードに出力される。即ち、第１のノードの電圧は基準電圧よりも低い。これにより、スイッチ回路を構成するスイッチ素子の耐圧を、反転増幅回路を構成するトランジスターの耐圧よりも低くすることが可能となる。スイッチ回路を低耐圧プロセスにより構成できるので、スイッチ回路を反転増幅回路と同じ高耐圧プロセスで構成した場合に比べて第２のＤ／Ａ変換回路のレイアウト面積を低減できる。

また本実施形態では、第２のＤ／Ａ変換回路はスイッチ信号出力回路を有してもよい。スイッチ信号生成回路は、下位側ビットデータに応じたデータに基づいて、複数のスイッチ素子をオン又はオフするスイッチ信号を出力してもよい。

本実施形態によれば、スイッチ回路を低耐圧プロセスにより構成できるので、そのスイッチ回路にスイッチ信号を出力するスイッチ信号生成回路も低耐圧プロセスにより構成できる。これにより、スイッチ回路及びスイッチ信号生成回路を反転増幅回路と同じ高耐圧プロセスで構成した場合に比べて、第２のＤ／Ａ変換回路のレイアウト面積を低減できる。

また本実施形態では、第１のＤ／Ａ変換回路及び反転増幅回路は、第１の耐圧のトランジスターにより構成されてもよい。スイッチ回路及びスイッチ信号出力回路は、第１の耐圧よりも低い第２の耐圧のトランジスターにより構成されてもよい。

第１のＤ／Ａ変換回路は、階調電圧の上限から下限までを反転増幅回路に出力する必要があるので、第１のＤ／Ａ変換回路及び反転増幅回路は、同じ耐圧のトランジスターにより構成される。一方、第２のＤ／Ａ変換回路は基準電圧を下位側ビットデータに応じて変化させるので、基準電圧の変化範囲は小さい。このとき第１のＤ／Ａ変換回路を上述のような構成とすることで、スイッチ回路及びスイッチ信号出力回路を、第１の耐圧よりも低い第２の耐圧のトランジスターにより構成できる。

また本実施形態では、基準電圧用ラダー抵抗回路は、第１のノードと低電位側電源のノードとの間に設けられ、直列接続される第１〜第ｋの抵抗（ｋは２以上の整数）を有してもよい。基準電圧用ラダー抵抗回路の複数の出力タップは、第１〜第ｋの出力タップを含んでもよい。第ｊの出力タップ（ｊは１以上ｋ以下の整数）は、第ｊの抵抗の一端のノードであってもよい。

上述のように、スイッチ回路は、基準電圧用ラダー抵抗回路の複数の出力タップと低電位側電源のノードとの間に設けられる複数のスイッチ素子を有する。この複数のスイッチ素子が下位側ビットデータに応じてオン又はオフされることで、複数の出力タップのいずれかが低電位側電源のノードに接続される。第１の抵抗及び第２の抵抗、基準電圧用ラダー抵抗回路の分圧によって基準電圧が生成される。いずれの出力タップが低電位側電源のノードに接続されるかに応じて、その分圧比が変わるので、下位側ビットデータに応じた基準電圧を出力できる。

また本実施形態では、スイッチ回路の複数のスイッチ素子は、第１〜第ｋのスイッチ素子を含んでもよい。第ｊのスイッチ素子は、第ｊの出力タップと低電位側電源のノードとの間に設けられてもよい。

本実施形態によれば、第ｊのスイッチ素子がオンであるとき、第ｊのスイッチ素子により第ｊの出力タップと低電位側電源のノードとが接続される。スイッチ信号生成回路が、下位側ビットデータに応じて第１〜第ｋのスイッチ素子のいずれかをオンさせることで、第１〜第ｋの出力タップのいずれかを低電位側電源のノードに接続できる。このようにして、下位側ビットデータに応じた基準電圧を出力できる。

また本実施形態では、第２のＤ／Ａ変換回路は、基準電圧用ラダー抵抗回路の一端と、低電位側電源のノードとの間に設けられる第３の抵抗を有してもよい。

基準電圧用ラダー抵抗回路の出力タップと低電位側電源のノードとの間を接続するスイッチ素子は、オン抵抗を有する。このとき、出力タップと低電位側電源のノードとの間に接続される抵抗と、スイッチ素子とが、並列に接続されている。いずれの出力タップが低電位側電源のノードに接続されるかによって、スイッチ素子に並列に接続される抵抗値が変化するため、基準電圧の線形性が低下するおそれがある。本実施形態によれば、第３の抵抗を設けたことで、基準電圧の線形性を向上できる。即ち、第３の抵抗の抵抗値をスイッチ素子のオン抵抗よりも高くしておくことで、出力タップと低電位側電源のノードとの間の抵抗値が、実質的にスイッチ素子のオン抵抗になる。これにより、基準電圧の線形性を向上できる。

また本実施形態では、第１のノードの電圧は、スイッチ信号出力回路の電源電圧より低くてもよい。

スイッチ信号生成回路がスイッチ素子に出力するスイッチ信号は、スイッチ信号出力回路の電源電圧の信号レベルを有する。このため、第１のノードの電圧がスイッチ信号出力回路の電源電圧より低いことで、スイッチ素子に印加される電圧が、スイッチ信号出力回路の電源電圧より低くなる。これにより、スイッチ回路とスイッチ信号生成回路を、同じ耐圧のトランジスターにより構成できる。

また本実施形態では、下位側ビットデータがｍビット（ｍは１以上の整数）であり、反転増幅回路のゲインがＧであり、階調電圧の１階調に対応する電圧差がΔＶであってもよい。このとき。第２のＤ／Ａ変換回路は、電圧差がΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）である２つの電圧の間を２^ｍ分割した２^ｍ個の電圧のうち、下位側ビットデータに対応する電圧を基準電圧として出力してもよい。

本実施形態によれば、第２のＤ／Ａ変換回路が、下位側ビットデータに対応した基準電圧を出力することで、上位側ビットデータの１階調を２^ｍ分割できる。具体的には、反転増幅回路が、上位側ビットデータの１階調に対応する電圧差ΔＶを２^ｍ分割した出力電圧を、出力できるようになる。上位側ビットデータのビット数をｎビットとした場合、ｎビットの上位側ビットデータに対してｍビット分の多階調化を実現できる。

また本実施形態では、電気光学装置は、上記のいずれかに記載の表示ドライバーと、表示ドライバーにより駆動される電気光学パネルと、を含む。

また本実施形態では、電子機器は、上記のいずれかに記載の表示ドライバーを含む。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また表示ドライバー、電気光学装置及び電子機器の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…Ｄ／Ａ変換回路、１１〜１８…Ｄ／Ａ変換回路、２０…反転増幅回路、２１〜２８…反転増幅回路、５０…ラダー抵抗回路、８０…Ｄ／Ａ変換回路、８１〜８８…Ｄ／Ａ変換回路、９１…基準電圧用ラダー抵抗回路、９２…スイッチ回路、９３…スイッチ信号生成回路、１００…表示ドライバー、１１０…Ｄ／Ａ変換部、１２０…駆動部、１５０…電圧生成回路、１６０…記憶部、１７０…インターフェース回路、１８０…制御回路、２００…電気光学パネル、２１０…画素アレイ、２２０…サンプルホールド回路、３００…電子機器、３１０…処理部、３２０…記憶部、３３０…操作部、３４０…インターフェース部、４００…電気光学装置、ＧＲＤ［３：０］…下位側ビットデータ、ＧＲＤ［１０：４］…上位側ビットデータ、ＧＲＤ［１０：０］…表示データ、Ｒ１…抵抗、Ｒ２…抵抗、ＲＬＤ１〜ＲＬＤ１５…抵抗、ＲＲ１〜ＲＲ３…抵抗、ＳＳ０〜ＳＳ１５…スイッチ信号、ＴＳ０〜ＴＳ１５…トランジスター、ＶＤＡ…階調電圧、ＶＱ…出力電圧、ＶＱ１〜ＶＱ８…データ電圧、ＶＲＨ…高電位側電源、ＶＲＬ…低電位側電源、Ｖｒｅｆ…基準電圧

Claims (10)

1. 表示データの上位側ビットデータを、前記上位側ビットデータに対応する階調電圧に変換する第１のＤ／Ａ変換回路と、
   前記表示データの下位側ビットデータに応じて変化する基準電圧を出力する第２のＤ／Ａ変換回路と、
   前記基準電圧を基準に前記階調電圧を増幅し、電気光学パネルのデータ線を駆動する反転増幅回路と、
   を含み、
   前記反転増幅回路は、
   第１の耐圧のトランジスターで構成され、前記第２のＤ／Ａ変換回路からの前記基準電圧が非反転入力端子に入力される演算増幅器と、
   前記第１のＤ／Ａ変換回路からの前記階調電圧が入力される前記反転増幅回路の入力ノードと前記演算増幅器の反転入力端子との間に設けられる入力抵抗と、
   前記演算増幅器の出力端子と前記反転入力端子との間に設けられる帰還抵抗と、
   を有し、
   前記第２のＤ／Ａ変換回路は、
   高電位側電源のノードと、前記基準電圧の出力ノードとの間に設けられる第１の抵抗と、
   前記出力ノードと第１のノードとの間に設けられる第２の抵抗と、
   前記第１のノードと低電位側電源のノードとの間に設けられる基準電圧用ラダー抵抗回路と、
   前記第１の耐圧より低い第２の耐圧のトランジスターで構成され、前記基準電圧用ラダー抵抗回路の複数の出力タップと前記低電位側電源のノードとの間に設けられる複数のスイッチ素子を有し、前記下位側ビットデータに応じて前記複数のスイッチ素子がオン又はオフされるスイッチ回路と、
   有し、
   前記第１の抵抗、前記第２の抵抗及び前記基準電圧用ラダー抵抗回路の抵抗値は、前記第１のノードの電圧が前記第２の耐圧より低い電圧となるように設定されていることを特徴とする表示ドライバー。
2. 請求項１に記載された表示ドライバーにおいて、
   前記第２のＤ／Ａ変換回路は、
   前記下位側ビットデータに応じたデータに基づいて、前記複数のスイッチ素子をオン又はオフするスイッチ信号を出力するスイッチ信号生成回路を有することを特徴とする表示ドライバー。
3. 請求項２に記載された表示ドライバーにおいて、
   前記第２の耐圧は、前記スイッチ信号生成回路の電源電圧より高く、
   前記第１のノードの電圧は、前記スイッチ信号生成回路の前記電源電圧より低いことを特徴とする表示ドライバー。
4. 請求項２又は３に記載された表示ドライバーにおいて、
   前記第１のＤ／Ａ変換回路は、
   前記第１の耐圧のトランジスターにより構成され、
   前記スイッチ信号生成回路は、
   前記第２の耐圧のトランジスターにより構成されることを特徴とする表示ドライバー。
5. 請求項１乃至４のいずれか一項に記載された表示ドライバーにおいて、
   前記基準電圧用ラダー抵抗回路は、
   前記第１のノードと前記低電位側電源のノードとの間に設けられ、直列接続される第１〜第ｋの抵抗（ｋは２以上の整数）を有し、
   前記基準電圧用ラダー抵抗回路の前記複数の出力タップは、第１〜第ｋの出力タップを含み、
   前記第ｊの出力タップ（ｊは１以上ｋ以下の整数）は、前記第ｊの抵抗の一端のノードであることを特徴とする表示ドライバー。
6. 請求項５に記載された表示ドライバーにおいて、
   前記スイッチ回路の前記複数のスイッチ素子は、第１〜第ｋのスイッチ素子を含み、
   前記第ｊのスイッチ素子は、前記第ｊの出力タップと前記低電位側電源のノードとの間に設けられることを特徴とする表示ドライバー。
7. 請求項１乃至６のいずれか一項に記載された表示ドライバーにおいて、
   前記基準電圧用ラダー抵抗回路の一端は、前記第１のノードに接続され、
   前記第２のＤ／Ａ変換回路は、
   前記基準電圧用ラダー抵抗回路の他端と、前記低電位側電源のノードとの間に設けられる第３の抵抗を有することを特徴とする表示ドライバー。
8. 請求項１乃至７のいずれか一項に記載された表示ドライバーにおいて、
   前記下位側ビットデータがｍビット（ｍは１以上の整数）であり、前記反転増幅回路のゲインがＧであり、前記階調電圧の１階調に対応する電圧差がΔＶであるとき、
   前記第２のＤ／Ａ変換回路は、
   電圧差がΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）である２つの電圧の間を２^ｍ分割した２^ｍ個の電圧のうち、前記下位側ビットデータに対応する電圧を前記基準電圧として出力することを特徴とする表示ドライバー。
9. 請求項１乃至８のいずれかに記載の表示ドライバーと、
   前記表示ドライバーにより駆動される電気光学パネルと、
   を含むことを特徴とする電気光学装置。
10. 請求項１乃至８のいずれかに記載の表示ドライバーを含むことを特徴とする電子機器。

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