JP6601477B2 - 表示ドライバー、電気光学装置及び電子機器 - Google Patents

Description

本発明は、表示ドライバー、電気光学装置及び電子機器等に関する。

電気光学パネルを駆動する表示ドライバーは、複数の電圧を生成するラダー抵抗回路と、その複数の電圧の中から表示データに対応する階調電圧を選択するＤ／Ａ変換回路と、その階調電圧を増幅又はバッファリング（インピーダンス変換）するアンプ回路と、を含んでいる。このような表示ドライバーの従来技術は、例えば特許文献１〜３に開示されている。

特許文献１では、アンプ回路を正転増幅回路で構成している。即ち、演算増幅器の非反転入力端子（正極端子）に階調電圧が入力され、反転入力端子（負極端子）にフィードバック電圧が入力される。

特許文献２、３では、アンプ回路を反転増幅回路で構成している。反転増幅回路の入力ノードと演算増幅器の反転入力端子との間には第１のキャパシターが設けられ、演算増幅器の反転入力端子と出力端子との間には第２のキャパシターが設けられ、演算増幅器の非反転入力端子には階調電圧が入力される。

特開２００５−２９２８５６号公報 特開２００１−６７０４７号公報 特開平１０−２６０６６４号公報

表示ドライバーのアンプ回路として、上述の特許文献１のような正転増幅回路、或いはボルテージフォロア回路を採用した場合、階調に応じて演算増幅器の差動対のバイアス点が変動する。一般に、バイアス点が変動すると差動対のゲインが変動するため、バイアス点の変動範囲の全体にわたって高いゲインを実現することは困難である。このような差動対のバイアス点の変動を低減するために、例えば特許文献２、３のような反転増幅回路を用いる手法が考えられる。

例えばプロジェクター等の高性能な表示装置では、多階調数の表示が求められる場合がある。多階調数になると１階調あたりの電圧差が小さくなるため、その小さい電圧差を高精度に出力する必要がある。しかしながら、上述のようにアンプ回路に反転増幅回路を採用した場合に、従来技術では多階調化を実現する工夫がなされていなかった。

本発明の幾つかの態様によれば、アンプ回路として反転増幅回路を採用した場合に多階調化を実現できる表示ドライバー、電気光学装置及び電子機器等を提供できる。

本発明の一態様は、表示データの上位側ビットデータを、前記上位側ビットデータに対応する階調電圧に変換する第１のＤ／Ａ変換回路と、前記表示データの下位側ビットデータに応じて変化する基準電圧を出力する第２のＤ／Ａ変換回路と、前記基準電圧を基準に前記階調電圧を増幅し、電気光学パネルのデータ線を駆動する反転増幅回路と、を含む表示ドライバーに関係する。

本発明の一態様によれば、表示データの上位側ビットデータが第１のＤ／Ａ変換回路により階調電圧に変換され、表示データの下位側ビットデータに応じて変化する基準電圧が第２のＤ／Ａ変換回路により出力され、その基準電圧を基準として反転増幅回路により階調電圧が増幅される。これにより、反転増幅回路の出力電圧を下位側ビットデータに応じて変化させることができる。即ち、上位側ビットデータの各階調を、更に下位側ビットデータで分割し、階調数を拡張することができる。このようにして、反転増幅回路を採用した場合における多階調化を実現できる。

また本発明の一態様では、前記下位側ビットデータがｍビット（ｍは１以上の整数）であり、前記反転増幅回路のゲインがＧであり、前記階調電圧の１階調に対応する電圧差がΔＶであるとき、前記第２のＤ／Ａ変換回路は、電圧差がΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）である２つの電圧の間を２^ｍ分割した２^ｍ個の電圧のうち、前記下位側ビットデータに対応する電圧を前記基準電圧として出力してもよい。

このようにすれば、第２のＤ／Ａ変換回路が、表示データの下位側ビットデータに対応した基準電圧を出力することで、表示データの上位側ビットデータの１階調に対応した反転増幅回路の出力電圧の電圧差を２^ｍ分割できる。これにより、上位側ビットデータに対してｍビット分の多階調化を実現できる。

また本発明の一態様では、前記反転増幅回路の入力ノードと高電位側電源電圧のノードとの間に設けられ、前記高電位側電源電圧のノードから前記反転増幅回路の前記入力ノードに第１の補償電流を流す第１の電流補償回路と、前記反転増幅回路の前記入力ノードと低電位側電源電圧のノードとの間に設けられ、前記反転増幅回路の前記入力ノードから前記低電位側電源電圧のノードに第２の補償電流を流す第２の電流補償回路と、を含み、前記反転増幅回路は、非反転入力端子に前記基準電圧が入力される演算増幅器と、前記階調電圧が入力される前記入力ノードと前記演算増幅器の反転入力端子との間に設けられる第１の抵抗と、前記演算増幅器の出力端子と前記反転入力端子との間に設けられる第２の抵抗と、を有してもよい。

このようにすれば、第１の電流補償回路が第１の補償電流を高電位側電源電圧のノードから反転増幅回路の入力ノードに流し、第２の電流補償回路が第２の補償電流を反転増幅回路の入力ノードから低電位側電源電圧のノードに流すことで、Ｄ／Ａ変換回路を介して反転増幅回路の入力ノードとラダー抵抗回路との間に流れる電流を補償（低減又はキャンセル）できる。これにより、入力ノードと出力ノードとの間にフィードバック回路として第１、第２の抵抗が設けられた反転増幅回路を採用しながら、Ｄ／Ａ変換回路が出力する階調電圧の誤差を低減（又はキャンセル）できる。

また本発明の他の態様は、表示データの上位側ビットデータを、前記上位側ビットデータに対応する階調電圧に変換するＤ／Ａ変換回路と、前記階調電圧を増幅し、電気光学パネルのデータ線を駆動する反転増幅回路と、前記反転増幅回路の入力ノード、又は出力ノードに対して、前記表示データの下位側ビットデータに対応する電流を供給する電流供給回路と、を含む表示ドライバーに関係する。

本発明の他の態様によれば、表示データの下位側ビットデータに対応する電流が電流供給回路から反転増幅回路の入力ノードに供給されることで、反転増幅回路の入力ノードの電圧が変化する。また、表示データの下位側ビットデータに対応する電流が電流供給回路から反転増幅回路の出力ノードに供給されることで、演算増幅器の反転入力端子の電圧が変化し、反転増幅回路の出力電圧が変化する。これらにより、反転増幅回路が、表示データの下位側ビットデータに対応する出力電圧を出力できるようになる。即ち、上位側ビットデータの各階調を、更に下位側ビットデータで分割し、階調数を拡張することができる。このようにして、反転増幅回路を採用した場合における多階調化を実現できる。

また本発明の他の態様では、複数の電圧を生成するラダー抵抗回路を含み、前記Ｄ／Ａ変換回路は、前記複数の電圧から前記上位側ビットデータに対応する電圧を前記階調電圧として選択し、前記階調電圧を前記反転増幅回路の前記入力ノードに出力し、前記電流供給回路は、前記Ｄ／Ａ変換回路を介して前記ラダー抵抗回路に前記電流を供給してもよい。

ラダー抵抗回路に電流供給回路から電流を供給すると、ラダー抵抗回路を構成する抵抗に流れる電流が変化するので、階調電圧が変化する。これにより、表示データの上位側ビットデータの１階調あたりの階調電圧の電圧差を、表示データの下位側ビットデータで２^ｍ分割することが可能となる。

また本発明の他の態様では、前記反転増幅回路は、出力端子が前記反転増幅回路の前記出力ノードに接続される演算増幅器を有し、前記電流供給回路は、前記演算増幅器の前記出力端子に対して前記電流を供給してもよい。

このようにすれば、演算増幅器の出力端子に対して電流供給回路から電流が流れることで、演算増幅器の出力部に電流が流れ、演算増幅器の反転入力端子の電圧が変化する。これにより、電流供給回路からの電流により反転増幅回路の出力電圧を制御できるようになり、上位側ビットデータの１階調あたりの電圧差を、下位側ビットデータで２^ｍ分割することが可能となる。

また本発明の更に他の態様は、表示データの上位側ビットデータを、前記上位側ビットデータに対応する階調電圧に変換するＤ／Ａ変換回路と、前記表示データの下位側ビットデータが入力される電圧出力回路と、前記階調電圧を増幅し、電気光学パネルのデータ線を駆動する反転増幅回路と、を含み、前記反転増幅回路は、前記階調電圧と前記反転増幅回路の出力電圧との間を分圧した電圧が反転入力端子に入力される演算増幅器を有し、前記演算増幅器は、並列接続された第１〜第ｐのトランジスター（ｐは２以上の整数）を、非反転入力端子に対応する差動対のトランジスターとして有し、前記電圧出力回路は、前記下位側ビットデータに基づいて、第１〜第ｐの出力電圧の各出力電圧として、第１の基準電圧と前記第１の基準電圧とは異なる第２の基準電圧のいずれかを選択し、前記第１〜第ｐの出力電圧を前記第１〜第ｐのトランジスターのゲートに出力する表示ドライバーに関係する。

本発明の更に他の態様によれば、演算増幅器の非反転入力端子に対応した第１〜第ｐのトランジスターに入力される第１〜第ｐの出力電圧の各々が、下位側ビットデータに基づいて第１、第２の基準電圧から選択される。これにより、演算増幅器の反転入力端子の電圧が変化し、反転増幅回路が、下位側ビットデータに対応する出力電圧を出力できるようになる。これにより、上位側ビットデータの各階調を、更に下位側ビットデータで分割し、階調数を拡張することができる。

また本発明の更に他の態様では、前記下位側ビットデータがｍビット（ｍは１以上の整数）であり、前記反転増幅回路のゲインがＧであり、前記階調電圧の１階調に対応する電圧差がΔＶであるとき、前記第１の基準電圧と前記第２の基準電圧との電圧差は、ΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）であってもよい。

このようにすれば、電圧出力回路が、下位側ビットデータに基づいて第１〜第ｐの出力電圧の各出力電圧として第１、第２の基準電圧のいずれかを選択することで、表示データの上位側ビットデータの１階調に対応した反転増幅回路の出力電圧の電圧差を２^ｍ分割できる。これにより、上位側ビットデータに対してｍビット分の多階調化を実現できる。

また本発明の更に他の態様では、前記反転増幅回路は、前記階調電圧が入力される前記反転増幅回路の入力ノードと前記演算増幅器の反転入力端子との間に設けられる第１の抵抗と、前記演算増幅器の出力端子と前記反転入力端子との間に設けられる第２の抵抗と、を有してもよい。

このようにすれば、入力ノードと出力ノードとの間にフィードバック回路として第１、第２の抵抗が設けられた反転増幅回路を構成できる。本発明の更に他の態様によれば、このような反転増幅回路を採用した場合においても多階調化を実現できる。

また本発明の更に他の態様は、上記のいずれかに記載の表示ドライバーと、前記表示ドライバーにより駆動される電気光学パネルと、を含む電気光学装置に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の表示ドライバーを含む電子機器に関係する。

本実施形態の表示ドライバーの第１の構成例。 第１の構成例の表示ドライバーの動作を説明する図。 第１の構成例の表示ドライバーの動作を説明する図。 本実施形態の表示ドライバーの第２の構成例。 第２の構成例の表示ドライバーの動作を説明する図。 本実施形態の表示ドライバーの第３の構成例。 電流供給回路が出力する電流を説明するためのモデル図。 本実施形態の表示ドライバーの第４の構成例。 演算増幅器の詳細な構成例。 本実施形態の表示ドライバーの第５の構成例。 電圧出力回路の詳細な構成例。 演算増幅器の差動対を構成するトランジスターのうち非反転入力端子に対応するトランジスターの構成例。 電気光学装置の構成例。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．表示ドライバーの第１の構成例
図１は、本実施形態の表示ドライバー１００の第１の構成例である。表示ドライバー１００は、Ｄ／Ａ変換回路１０（第１のＤ／Ａ変換回路）と、反転増幅回路２０と、Ｄ／Ａ変換回路８０（第２のＤ／Ａ変換回路）と、を含む。また表示ドライバー１００は、ラダー抵抗回路５０（階調電圧生成回路）を含むことができる。なお、本実施形態は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。

表示データはｎ＋ｍビットのデータである。以下では、ＭＳＢ側からｎビットのデータを上位側ビットデータと呼び、ＬＳＢ側からｍビットのデータを下位側ビットデータと呼ぶ。図１では、表示データＧＲＤ［１０：０］は１１ビットのデータであり、上位側ビットデータＧＲＤ［１０：４］は７ビットのデータであり、下位側ビットデータＧＲＤ［３：０］は４ビットのデータである。但し、これに限定されず、ｎ、ｍは各々１以上の整数であればよい。

Ｄ／Ａ変換回路１０は、表示データの上位側ビットデータＧＲＤ［１０：４］を、その上位側ビットデータＧＲＤ［１０：４］に対応する階調電圧ＶＤＡに変換する。即ち、Ｄ／Ａ変換回路１０は、複数の電圧ＶＰ１〜ＶＰ６４、ＶＭ１〜ＶＭ６４から上位側ビットデータＧＲＤ［１０：４］に対応した電圧を選択し、その選択した電圧を階調電圧ＶＤＡとして出力する。具体的には、ＧＲＤ［１０：４］＝０００００００、００００００１、・・・、０１１１１１１の場合、各々、負極性駆動用の電圧ＶＭ６４、ＶＭ６３、・・・、ＶＭ１を階調電圧ＶＤＡとして出力する。ＧＲＤ［１０：４］＝１００００００、１０００００１、・・・、１１１１１１１の場合、各々、正極性駆動用の電圧ＶＰ１、ＶＰ２、・・・、ＶＰ６４を階調電圧ＶＤＡとして出力する。なお、ここではＧＲＤ［１０：４］を２進数で表した。画素、ライン、又はフレーム毎に駆動極性を反転する極性反転駆動において、正極性駆動のとき正極性駆動用の電圧ＶＰ１〜ＶＰ６４が選択され、負極性駆動のとき負極性駆動用の電圧ＶＭ１〜ＶＭ６４が選択される。

例えば、Ｄ／Ａ変換回路１０は、上位側ビットデータＧＲＤ［１０：４］をデコードするデコーダーと、そのデコーダーによって制御されるスイッチ回路と、で構成される。スイッチ回路は、複数のスイッチ（例えばトランジスター）を含み、各スイッチがオン又はオフになることで電圧ＶＭ６４〜ＶＭ１、ＶＰ１〜ＶＰ６４のいずれかを選択し、その選択した電圧を階調電圧ＶＤＡとして出力する。デコーダーは、上位側ビットデータＧＲＤ［１０：４］を、上位側ビットデータＧＲＤ［１０：４］に対応した電圧を選択する制御信号にデコードする。その制御信号によりスイッチ回路の複数のスイッチがオン又はオフに制御され、上位側ビットデータＧＲＤ［１０：４］に対応した電圧がスイッチ回路により選択される。

反転増幅回路２０は、基準電圧Ｖｒｅｆを基準に階調電圧ＶＤＡを増幅し、電気光学パネルのデータ線を駆動する。即ち、階調電圧ＶＤＡを増幅した電圧（ＶＱ）をデータ電圧として、表示ドライバー１００のデータ電圧出力端子から電気光学パネルのデータ線に出力する。反転増幅回路２０のゲインをＧ（＜０）とすると、反転増幅回路２０は、基準電圧Ｖｒｅｆを基準として階調電圧ＶＤＡをゲインＧで反転増幅し、出力電圧ＶＱ（データ電圧）を出力する。出力電圧ＶＱは、表示ドライバー１００の端子からデータ電圧として出力され、表示ドライバー１００に接続される電気光学パネルのデータ線（ソース線）を駆動する。例えば、ＶＰ６４＜ＶＰ６３＜・・・＜ＶＰ１（≦Ｖｒｅｆ）＜ＶＭ１＜ＶＭ２＜・・・＜ＶＭ６４である。負極性駆動用の電圧ＶＭ１〜ＶＭ６４は、反転増幅により基準電圧Ｖｒｅｆより低い負極性のデータ電圧となり、正極性駆動用の電圧ＶＰ１〜ＶＰ６４は、反転増幅により基準電圧Ｖｒｅｆより高い正極性のデータ電圧となる。

具体的には、反転増幅回路２０は、演算増幅器ＯＰＡと、抵抗Ｒ１（第１の抵抗、第１の抵抗素子）と、抵抗Ｒ２（第２の抵抗、第２の抵抗素子）と、を有する。演算増幅器ＯＰＡの非反転入力端子（正極端子、非反転入力ノードＮＩＰ）には、Ｄ／Ａ変換回路８０から基準電圧Ｖｒｅｆが入力される。抵抗Ｒ１は、階調電圧ＶＤＡが入力される入力ノードＮＩＡと演算増幅器ＯＰＡの反転入力端子（負極端子、反転入力ノードＮＩＭ）との間に設けられる。抵抗Ｒ２は、演算増幅器ＯＰＡの出力端子（反転増幅回路２０の出力ノードＮＱ）と演算増幅器ＯＰＡの反転入力端子との間に設けられる。演算増幅器ＯＰＡの反転入力端子には、階調電圧ＶＤＡと出力電圧ＶＱとの間を分圧した電圧（抵抗Ｒ１、Ｒ２により分圧した電圧）が入力される。抵抗Ｒ１、Ｒ２の抵抗値をｒ１、ｒ２とすると、反転増幅回路２０のゲインはＧ＝−ｒ２／ｒ１である。

Ｄ／Ａ変換回路８０は、演算増幅器ＯＰＡの非反転入力端子に対して、表示データの下位側ビットデータＧＲＤ［３：０］に応じて変化する基準電圧Ｖｒｅｆを出力する。ある上位側ビットデータＧＲＤ［１０：４］に対して階調電圧ＶＤＡが反転増幅回路２０の入力ノードＮＩＡに入力される。このとき、基準電圧Ｖｒｅｆを変化させると、反転増幅回路２０の出力電圧ＶＱが変化する。出力電圧ＶＱにおける１階調あたりの電圧変化をΔＶＱとしたとき、このΔＶＱを２^４（２^ｍ）分割したとする。Ｄ／Ａ変換回路８０は、この出力電圧ＶＱ側における２^４個の分割電圧に対応した２^４個の電圧を生成する。そして、その２^４個の電圧のうち、下位側ビットデータＧＲＤ［３：０］に対応する電圧を基準電圧Ｖｒｅｆとして出力する。これにより、下位側ビットデータＧＲＤ［３：０］を含む表示データＧＲＤ［１０：０］に対応した出力電圧ＶＱが出力されるようになる。

例えば、Ｄ／Ａ変換回路８０は、下位側ビットデータＧＲＤ［３：０］をデコードするデコーダーと、そのデコーダーによって制御されるスイッチ回路と、２^４個の電圧を生成するラダー抵抗回路と、で構成される。スイッチ回路は、複数のスイッチ（例えばトランジスター）を含み、各スイッチがオン又はオフになることで２^４個の電圧のいずれかを基準電圧Ｖｒｅｆとして出力する。例えば、Ｄ／Ａ変換回路８０のラダー抵抗回路の一端に、ラダー抵抗回路５０から電圧ＶＰ１が入力され、Ｄ／Ａ変換回路８０のラダー抵抗回路の他端に、ラダー抵抗回路５０から電圧ＶＭ１が入力される。Ｄ／Ａ変換回路８０のラダー抵抗回路は、電圧ＶＰ１と所与の電圧の間の２^４個の電圧を電圧分割により生成する。後述するように、所与の電圧は反転増幅回路２０のゲインＧに応じて変化する。デコーダーは、下位側ビットデータＧＲＤ［３：０］を、下位側ビットデータＧＲＤ［３：０］に対応した電圧を選択する制御信号にデコードする。その制御信号によりスイッチ回路の複数のスイッチがオン又はオフに制御され、下位側ビットデータＧＲＤ［３：０］に対応した電圧がスイッチ回路により選択される。

以上の実施形態によれば、Ｄ／Ａ変換回路１０が、表示データの上位側ビットデータＧＲＤ［１０：４］を階調電圧ＶＤＡに変換し、その階調電圧ＶＤＡを反転増幅回路２０が増幅する。そして、Ｄ／Ａ変換回路８０が、表示データの下位側ビットデータＧＲＤ［３：０］に応じて変化する基準電圧Ｖｒｅｆを出力することで、反転増幅回路２０の出力電圧ＶＱを下位側ビットデータＧＲＤ［３：０］に応じて変化させることができる。これにより、上位側ビットデータＧＲＤ［１０：４］の各階調を、更に下位側ビットデータＧＲＤ［３：０］で分割し、階調数を拡張することができる。例えば、ラダー抵抗回路５０のみで階調数を増加させようとすると、１階調の電圧差が小さくなっていくため、高精度な階調電圧を得ることが（或いは階調数の増加そのものが）困難になったり、或いはＤ／Ａ変換回路の回路規模が大きくなる。この点、基準電圧Ｖｒｅｆを変化させて上位側ビットデータＧＲＤ［１０：４］の各階調を分割することで、Ｄ／Ａ変換回路の回路規模を抑制しつつ、多階調化を実現できる。

また、正転増幅回路やボルテージフォロア回路では、演算増幅器の非反転入力端子に入力電圧が入力され、反転入力端子がフィードバックに用いられている。このため、本実施形態のような基準電圧Ｖｒｅｆを変化させる手法を採用できない。即ち、本実施形態の手法は、演算増幅器の非反転入力端子に基準電圧Ｖｒｅｆが入力される反転増幅回路２０を採用したときに、多階調化を実現できる手法となっている。

また、反転増幅回路２０を採用できることで、演算増幅器ＯＰＡの差動対の動作点が基準電圧Ｖｒｅｆ（基準電圧Ｖｒｅｆ付近の電圧）に限定される。これにより、広範囲な入力電圧において演算増幅器ＯＰＡの感度（ゲイン）を確保する必要がなくなり、演算増幅器ＯＰＡを高感度化（高ゲイン化）できるようになる。また、反転増幅回路２０を採用できることで、データ電圧の出力にボルテージフォロア回路を用いた場合に比べて周波数応答特性を向上できる（帯域を広くできる）。これは、入力に対して出力の位相が１８０度回っていることで、位相余裕を確保できる帯域が広がるからである。

図２、図３は、本実施形態の表示ドライバー１００の動作を説明する図である。図２、図３では、上位側ビットデータＧＲＤ［１０：４］の階調値と下位側ビットデータＧＲＤ［３：０］の階調値を１０進数で表す。また反転増幅回路２０のゲインが−１（即ちｒ１＝ｒ２）の場合を例に説明する。なお、反転増幅回路２０のゲインは−１に限定されない。

図２には、上位側ビットデータＧＲＤ［１０：４］を変化させたときの電圧特性を示す。図２では下位側ビットデータをＧＲＤ［３：０］＝０とする。

図２に示すように、階調電圧ＶＤＡはＧＲＤ［１０：４］の階調値に対して線形に変化し、ＧＲＤ［１０：４］＝０のときＶＤＡ＝ＶＰｍａｘであり、ＧＲＤ［１０：４］＝６４のときＶＤＡ＝ＶＣであり、ＧＲＤ［１０：４］＝１２７のときＶＤＡ＝ＶＭｍａｘ＝ＶＰ６４である。反転増幅後のデータ電圧はＧＲＤ［１０：４］＝０のときＶＱ＝ＶＭｍａｘとなり、ＧＲＤ［１０：４］＝６４のときＶＱ＝ＶＣとなり、ＧＲＤ［１０：４］＝１２７のときＶＱ＝ＶＰｍａｘとなる。従って、負極性の階調（階調値「０」〜「６３」）ではＶＱ＜ＶＣ＜ＶＤＡとなり、正極性の階調（階調値「６４」〜「１２７」）ではＶＱ≧ＶＣ≧ＶＤＡとなる。なお、ＶＰｍａｘは正極性の最大階調電圧（ＶＣから最も離れた階調電圧）であり、ＶＭｍａｘは負極性の最大階調電圧である。また、ＶＣは下位側ビットデータがＧＲＤ［３：０］＝０のときの基準電圧Ｖｒｅｆであり、ＶＣ＝（ＶＰｍａｘ＋ＶＭｍａｘ）／２である。図１のラダー抵抗回路５０の出力電圧との対応は、ＶＰｍａｘ＝ＶＭ６４、ＶＭｍａｘ＝ＶＰ６４、ＶＣ＝ＶＰ１である。

図３には、下位側ビットデータＧＲＤ［３：０］を変化させたときの電圧特性を示す。ここでは上位側ビットデータがＧＲＤ［１０：４］＝６５であり、ＶＤＡ＝ＶＰ２である場合を例に説明する。なお、ＧＲＤ［３：０］は実際には０から１５までであるが、説明のために１６まで図示している。

ＧＲＤ［３：０］＝０のとき、Ｄ／Ａ変換回路８０は基準電圧Ｖｒｅｆ＝ＶＣ（＝ＶＰ１）を出力する。反転増幅回路２０は、基準電圧Ｖｒｅｆを基準として階調電圧ＶＤＡ＝ＶＰ２をゲイン−１で増幅するので、出力電圧はＶＱ＝ＶＭ１となる。上位側ビットデータが１階調上のＧＲＤ［１０：４］＝６６のとき、反転増幅回路２０の出力電圧はＶＱ＝ＶＭ２なので、ＧＲＤ［３：０］＝１６のとき、Ｖｒｅｆ＝（ＶＰ２＋ＶＭ２）／２＝ＶＣ＋（ＶＭ１−ＶＰ１）／２となればよい。ΔＶ＝ＶＭ１−ＶＰ１としたとき、Ｖｒｅｆ＝ＶＣ＋（１／２）×ΔＶである。このＶＣからＶＣ＋（１／２）×ΔＶまで線形に変化する電圧を２^４で等分割すると、ＧＲＤ［３：０］の各階調における基準電圧Ｖｒｅｆとなる。即ち、ＧＲＤ［３：０］＝ｉ（ｉは０以上１５以下の整数）としたとき、Ｄ／Ａ変換回路８０は基準電圧Ｖｒｅｆ＝ＶＣ＋ｉ×｛（１／２）×ΔＶ／２^４｝を出力する。反転増幅回路２０の出力電圧は、ＶＱ＝ＶＭ１＋ｉ×（ΔＶ／２^４）となり、ＶＭ１とＶＭ２の間を２^４で等分割した電圧となる。

なお、上記は反転増幅回路２０のゲインがＧ＝−１の場合であるが、任意のゲインＧ＜０に対して、ＧＲＤ［３：０］＝１６のときの基準電圧がＶｒｅｆ＝ＶＣ＋ΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）となればよい。即ち、Ｄ／Ａ変換回路８０は基準電圧Ｖｒｅｆ＝ＶＣ＋ｉ×｛ΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）／２^４｝を出力する。

以上の実施形態によれば、表示データの下位側ビットデータがｍビット（ｍは１以上の整数）であり、反転増幅回路２０のゲインがＧであり、階調電圧ＶＤＡの１階調に対応する電圧差がΔＶであるとき、Ｄ／Ａ変換回路８０は、電圧差がΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）である２つの電圧の間を２^ｍ分割した２^ｍ個の電圧のうち、下位側ビットデータに対応する電圧を基準電圧Ｖｒｅｆとして出力する。

例えば図３では、ｍ＝４、Ｇ＝−１である。即ち、２^４個の電圧ＶＣ＋ｉ×｛（１／２）×ΔＶ／２^４｝は、電圧差が（１／２）×ΔＶである２つの電圧ＶＣ、ＶＣ＋（１／２）×ΔＶの間を２^４分割したものである。Ｄ／Ａ変換回路８０は、この２^４個の電圧のうち、下位側ビットデータＧＲＤ［３：０］＝ｉに対応する電圧を基準電圧Ｖｒｅｆとして出力する。

このようにすれば、Ｄ／Ａ変換回路８０が、表示データの下位側ビットデータＧＲＤ［３：０］に対応した基準電圧Ｖｒｅｆを出力することで、上位側ビットデータＧＲＤ［１０：４］の１階調を２^４（２^ｍ）分割できる。具体的には、反転増幅回路２０が、下位側ビットデータＧＲＤ［３：０］を含む表示データＧＲＤ［１０：０］に対応した出力電圧ＶＱ＝ＶＭ１＋ｉ×（ΔＶ／２^４）を出力できるようになる。これにより、７（ｎ）ビットの上位側ビットデータに対して４（ｍ）ビット分の多階調化を実現できる。

２．表示ドライバーの第２の構成例
図４は、本実施形態の表示ドライバー１００の第２の構成例である。図４の表示ドライバー１００は、図１に対して更に電流補償回路３０（第１の電流補償回路）と、電流補償回路４０（第２の電流補償回路）と、演算回路６０とを含む。なお、既に説明した構成要素には同一の符号を付し、その構成要素の説明を適宜省略する。

電流補償回路３０は、反転増幅回路２０の入力ノードＮＩＡと高電位側電源電圧のノードＮＶＨとの間に設けられ、高電位側電源電圧のノードＮＶＨから反転増幅回路２０の入力ノードＮＩＡに補償電流ＩＣＭ（第１の補償電流）を流す。電流補償回路４０は、反転増幅回路２０の入力ノードＮＩＡと低電位側電源電圧のノードＮＶＬとの間に設けられ、反転増幅回路２０の入力ノードＮＩＡから低電位側電源電圧のノードＮＶＬに補償電流ＩＣＰ（第２の補償電流）を流す。

反転増幅回路２０の入力ノードＮＩＡと出力ノードＮＱとの間で抵抗Ｒ１、Ｒ２を介して電流が流れる。即ち、（ＶＱ−ＶＤＡ）／（ｒ１＋ｒ２）の電流が出力ノードＮＱから入力ノードＮＩＡへ流れる。補償電流ＩＣＭ、ＩＣＰは、この電流を補償するための電流である。即ち、補償電流ＩＣＭ、ＩＣＰは、Ｄ／Ａ変換回路１０を介して入力ノードＮＩＡとラダー抵抗回路５０（Ｄ／Ａ変換回路１０により選択されている電圧のノード）との間に流れる電流を低減（又はキャンセル）する電流である。

演算回路６０は、上位側ビットデータＧＲＤ［１０：４］に基づく演算処理を行って、補償電流ＩＣＭの電流値を設定する設定データＣＴＭ［６：０］（第１の設定データ、第１の設定信号）、及び補償電流ＩＣＰの電流値を設定する設定データＣＴＰ［６：０］（第２の設定データ、第２の設定信号）を出力する。具体的には、演算回路６０は、上位側ビットデータＧＲＤ［１０：４］と基準データＶＣＤ［６：０］との差分に基づいて設定データＣＴＭ［６：０］、ＣＴＰ［６：０］を出力する。基準データＶＣＤ［６：０］は、Ｄ／Ａ変換回路１０が出力する階調電圧をＶＤＡ＝ＶＣにするＧＲＤ［１０：４］と同じデータ０１０００００（階調値「６４」）である。例えば、上位側ビットデータＧＲＤ［１０：４］と基準データＶＣＤ［６：０］との差分の大きさ（絶対値）を、設定データＣＴＭ［６：０］、ＣＴＰ［６：０］として出力する。演算回路６０は、ロジック回路により実現される。なお、演算回路６０は、複数のデジタル信号処理を時分割に実行するＤＳＰ（Digital Signal processor）により実現されてもよい。この場合、演算処理が他のデジタル信号処理と共に時分割に実行される。

電流補償回路３０は、設定データＣＴＭ［６：０］により設定される電流値の補償電流ＩＣＭを出力する。電流補償回路４０は、設定データＣＴＰ［６：０］により設定される電流値の補償電流ＩＣＰを出力する。例えば、電流補償回路３０は、設定データＣＴＭ［６：０］をデコードするデコーダーと、そのデコーダーによって制御されるスイッチ回路と、複数の電流源と、で構成される。スイッチ回路は、各電流源の出力電流を反転増幅回路２０の入力ノードＮＩＡに流すか否かを制御するための複数のスイッチを含む。この複数のスイッチ（例えばトランジスター）の各スイッチがオン又はオフになることで、補償電流ＩＣＭの電流値が決まる。デコーダーは、設定データＣＴＭ［６：０］を、設定データＣＴＭ［６：０］に対応した電流値を設定する制御信号にデコードする。その制御信号によりスイッチ回路の複数のスイッチがオン又はオフに制御され、設定データＣＴＭ［６：０］に対応した電流値の補償電流ＩＣＭが出力される。同様に、電流補償回路４０は、設定データＣＴＰ［６：０］をデコードするデコーダーと、そのデコーダーによって制御されるスイッチ回路と、複数の電流源と、で構成される。

図５は、本実施形態の表示ドライバー１００の動作を説明する図である。図５では、上位側ビットデータＧＲＤ［１０：４］の階調値を１０進数で表す。また反転増幅回路２０のゲインが−１の場合を例に説明する。

図５に示すように、負極性の階調では電流補償回路３０が補償電流ＩＣＭを高電位側電源電圧のノードＮＶＨから反転増幅回路２０の入力ノードＮＩＡに流す。負極性の階調ではＶＱ＜ＶＣ＜ＶＤＡであり、反転増幅回路２０の入力ノードＮＩＡから出力ノードＮＱへ電流が流れるので、この電流の少なくとも一部（全部又は一部）が電流補償回路３０から供給（電流補償回路３０により吸収）されることになる。例えば、ＧＲＤ［１０：４］＝０のときＩＣＭ＝Ｉｍａｘであり、ＧＲＤ［１０：４］＜６４においてＩＣＭは階調値に対して線形に変化（減少）し、ＧＲＤ［１０：４］≧６４のときＩＣＭ＝０である。Ｉｍａｘは補償電流の最大値であり、例えばＩｍａｘ＝｜（ＶＭｍａｘ−ＶＰｍａｘ）／（ｒ１＋ｒ２）｜、又はＩｍａｘ＝｜（ＶＣ−ＶＰｍａｘ）／ｒ１｜である。

正極性の階調では電流補償回路４０が補償電流ＩＣＰを反転増幅回路２０の入力ノードＮＩＡから低電位側電源電圧のノードＮＶＬに流す。負極性の階調ではＶＱ≧ＶＣ≧ＶＤＡであり、反転増幅回路２０の出力ノードＮＱから入力ノードＮＩＡへ電流が流れるので、この電流の少なくとも一部（全部又は一部）が電流補償回路４０により吸収されることになる。例えば、ＧＲＤ［１０：４］≦６４のときＩＣＰ＝０であり、ＧＲＤ［１０：４］≧６４においてＩＣＰは階調値に対して線形に変化（増加）し、ＧＲＤ［１０：４］＝１２７のときＩＣＰ＝Ｉｍａｘである。

以上の実施形態によれば、電流補償回路３０が補償電流ＩＣＭを高電位側電源電圧のノードＮＶＨから反転増幅回路２０の入力ノードＮＩＡに流し、電流補償回路４０が補償電流ＩＣＰを反転増幅回路２０の入力ノードＮＩＡから低電位側電源電圧のノードＮＶＬに流すことで、Ｄ／Ａ変換回路１０を介して反転増幅回路２０の入力ノードＮＩＡとラダー抵抗回路５０との間に流れる電流を補償できる。これにより、入力ノードＮＩＡと出力ノードＮＱとの間にフィードバック回路として抵抗Ｒ１、Ｒ２が設けられた反転増幅回路２０を採用しながら、Ｄ／Ａ変換回路１０が出力する階調電圧ＶＤＡの誤差を低減（又はキャンセル）できる。

３．表示ドライバーの第３の構成例
図６は、本実施形態の表示ドライバー１００の第３の構成例である。表示ドライバー１００は、Ｄ／Ａ変換回路１０と、反転増幅回路２０と、電流供給回路９０と、を含む。また表示ドライバー１００は、ラダー抵抗回路５０と演算回路９１とを含むことができる。なお、既に説明した構成要素には同一の符号を付し、その構成要素の説明を適宜省略する。ここで、本実施形態は図６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、図６の表示ドライバー１００は、図４の電流補償回路３０、４０、演算回路６０を更に含んでもよい。

この構成例では、反転増幅回路２０の演算増幅器ＯＰＡの非反転入力端子に電圧ＶＣが入力される。電圧ＶＣは、反転増幅における基準電圧であり、固定の電圧（所与の電圧）である。例えばＶＣ＝ＶＰ１である。

電流供給回路９０は、反転増幅回路２０の入力ノードＮＩＡに対して、表示データの下位側ビットデータＧＲＤ［３：０］に対応する電流ＩＡを供給する。電流供給回路９０は、反転増幅回路２０の入力ノードＮＩＡと低電位側電源電圧のノードＮＶＬとの間に設けられ、入力ノードＮＩＡからノードＮＶＬに電流ＩＡを流す。電流ＩＡは、Ｄ／Ａ変換回路１０を介してラダー抵抗回路５０（Ｄ／Ａ変換回路１０により選択されている電圧のノード）に流れる。これにより階調電圧ＶＤＡが低下し、反転増幅回路２０の出力電圧ＶＱが上昇する。下位側ビットデータＧＲＤ［３：０］の階調値が大きいほど電流ＩＡが大きくなり、階調電圧ＶＤＡが低下する。このため、下位側ビットデータＧＲＤ［３：０］の階調値が大きいほど、反転増幅回路２０の出力電圧ＶＱが上昇する。

演算回路９１は、電流ＩＡの電流値を設定する設定データＣＴＡを上位側ビットデータＧＲＤ［１０：４］及び下位側ビットデータＧＲＤ［３：０］に基づいて演算する。設定データＣＴＡが指示する電流値は、下位側ビットデータＧＲＤ［３：０］に対応した電圧だけ階調電圧ＶＤＡを変化させる電流値である。後述するように、電流ＩＡの電流値は、上位側ビットデータＧＲＤ［１０：４］にも依存する。演算回路９１は、ロジック回路により実現される。なお、演算回路９１は、複数のデジタル信号処理を時分割に実行するＤＳＰ（Digital Signal processor）により実現されてもよい。この場合、演算処理が他のデジタル信号処理と共に時分割に実行される。

電流供給回路９０は、設定データＣＴＡにより設定される電流値の電流ＩＡを出力する。例えば、電流供給回路９０は、設定データＣＴＡをデコードするデコーダーと、そのデコーダーによって制御されるスイッチ回路と、複数の電流源と、で構成される。スイッチ回路は、各電流源の出力電流を反転増幅回路２０の入力ノードＮＩＡに流すか否かを制御するための複数のスイッチを含む。この複数のスイッチ（例えばトランジスター）の各スイッチがオン又はオフになることで、電流ＩＡの電流値が決まる。デコーダーは、設定データＣＴＡを、設定データＣＴＡに対応した電流値を設定する制御信号にデコードする。その制御信号によりスイッチ回路の複数のスイッチがオン又はオフに制御され、設定データＣＴＡに対応した電流値の電流ＩＡが出力される。

図７は、電流供給回路９０が出力する電流ＩＡを説明するためのモデル図である。上位側ビットデータがＧＲＤ［１０：４］＝ｊ−１（ｊは１以上１２８以下の整数）であるとする。またラダー抵抗回路５０を構成する抵抗の抵抗値が、ｒｖ＝ＲＶ１＝ＲＶ２＝・・・＝ＲＶ１２９であるとする。なお、ＲＶ１、ＲＶ１２９の抵抗値はｒｖと異なってもよい。また、計算を簡単にするためにＶＲＬ＝０Ｖとする。

このとき、抵抗値ｊ×ｒｖの抵抗ＲＡと、抵抗値（１２９−ｊ）×ｒｖの抵抗ＲＢとの間のノードの電圧が、階調電圧ＶＤＡとして出力される。抵抗ＲＡに流れる電流をＩＲＡとし、抵抗ＲＢに流れる電流をＩＲＢとすると、ＩＲＡ＝ＩＲＢ＋ＩＡ、ＶＲＨ−ＶＤＡ＝（ｊ×ｒｖ）×ＩＲＡ、ＶＤＡ＝｛（１２９−ｊ）×ｒｖ｝×ＩＲＢである。この連立方程式からＩＡを求めると、ＩＡ＝｛１／（ｊ×ｒｖ）｝×｛ＶＲＨ−ＶＤＡ×１２９／（１２９−ｊ）｝となる。この式から、階調電圧ＶＤＡを１階調分のΔＶ＝ＶＭ１−ＶＰ１だけ変化させる電流ＩＡはΔＶ×１２９／｛ｊ（１２９−ｊ）×ｒｖ｝である。電流供給回路９０は、ΔＶ×１２９／｛ｊ（１２９−ｊ）×ｒｖ｝を２^４分割した電流のうち、下位側ビットデータＧＲＤ［３：０］に対応する電流を電流ＩＡとして出力する。即ち、ＩＡ＝（ｉ／２^４）×ΔＶ×１２９／｛ｊ（１２９−ｊ）×ｒｖ｝である。演算回路９１は、この電流ＩＡを、上位側ビットデータＧＲＤ［１０：４］＝ｊ、及び下位側ビットデータＧＲＤ［３：０］＝ｉから演算し、設定データＣＴＡを生成する。

以上の実施形態によれば、電流供給回路９０が、反転増幅回路２０の入力ノードＮＩＡに対して、表示データの下位側ビットデータＧＲＤ［３：０］に対応する電流ＩＡを供給する。

反転増幅回路２０の入力ノードＮＩＡに電流ＩＡが供給されると、入力ノードＮＩＡの電圧（ＶＤＡ）が変化するので、反転増幅回路２０の出力電圧ＶＱが変化する。即ち、下位側ビットデータＧＲＤ［３：０］に対応する電流ＩＡを入力ノードＮＩＡに供給することで、反転増幅回路２０が、下位側ビットデータＧＲＤ［３：０］に対応する出力電圧ＶＱを出力できるようになる。これにより、上位側ビットデータＧＲＤ［１０：４］の各階調を、更に下位側ビットデータＧＲＤ［３：０］で分割し、階調数を拡張することができる。

また本実施形態では、ラダー抵抗回路５０は複数の電圧ＶＭ６４〜ＶＭ１、ＶＰ１〜ＶＰ６４を生成する。Ｄ／Ａ変換回路１０は、複数の電圧ＶＭ６４〜ＶＭ１、ＶＰ１〜ＶＰ６４から上位側ビットデータＧＲＤ［１０：４］に対応する電圧を階調電圧ＶＤＡとして選択し、その階調電圧ＶＤＡを反転増幅回路２０の入力ノードＮＩＡに出力する。電流供給回路９０は、Ｄ／Ａ変換回路１０を介してラダー抵抗回路５０に電流ＩＡを供給する。

ラダー抵抗回路５０に電流ＩＡを供給すると、ラダー抵抗回路５０を構成する抵抗に流れる電流が変化するので、階調電圧ＶＤＡが変化する。図７で説明したように、この階調電圧ＶＤＡの変化量と、電流ＩＡの電流値との関係は分かっているので、上位側ビットデータＧＲＤ［１０：４］の１階調あたりの階調電圧ＶＤＡの電圧差を、下位側ビットデータＧＲＤ［３：０］で２^４分割することが可能となる。

４．表示ドライバーの第４の構成例
図８は、本実施形態の表示ドライバー１００の第４の構成例である。表示ドライバー１００は、Ｄ／Ａ変換回路１０と、反転増幅回路２０と、電流供給回路９５と、を含む。また表示ドライバー１００は、ラダー抵抗回路５０と制御回路９６とを含むことができる。なお、既に説明した構成要素には同一の符号を付し、その構成要素の説明を適宜省略する。ここで、本実施形態は図８の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、図８の表示ドライバー１００は、図４の電流補償回路３０、４０、演算回路６０を更に含んでもよい。

電流供給回路９５は、反転増幅回路２０の出力ノードＮＱに対して、表示データの下位側ビットデータＧＲＤ［３：０］に対応する電流ＩＢを供給する。電流供給回路９５は、反転増幅回路２０の出力ノードＮＱと高電位側電源電圧のノードＮＶＨとの間に設けられ、ノードＮＶＨから出力ノードＮＱに電流ＩＢを流す。電流ＩＢは、反転増幅回路２０の演算増幅器ＯＰＡの出力部に流れる。これにより演算増幅器ＯＰＡの反転入力端子の電圧ＶＩＭが上昇し、反転増幅回路２０の出力電圧ＶＱが上昇する。下位側ビットデータＧＲＤ［３：０］の階調値が大きいほど電流ＩＢが大きくなり、反転入力端子の電圧ＶＩＭが上昇する。このため、下位側ビットデータＧＲＤ［３：０］の階調値が大きいほど、反転増幅回路２０の出力電圧ＶＱが上昇する。

制御回路９６は、電流ＩＢの電流値を設定する設定データＣＴＢを下位側ビットデータＧＲＤ［３：０］に基づいて演算する。設定データＣＴＢが指示する電流値は、下位側ビットデータＧＲＤ［３：０］に対応した電圧だけ出力電圧ＶＱを変化させる電流値である。電流ＩＢは、演算増幅器ＯＰＡの反転入力端子の電圧ＶＩＭを変化させるが、これは非反転入力端子の電圧（基準電圧）を変化させることと等価である。即ち、第１の構成例で説明した基準電圧Ｖｒｅｆと同様に、反転入力端子の電圧ＶＩＭを制御すればよい。制御回路９６は、そのような電圧ＶＩＭを実現するように電流ＩＢを制御する。例えば、制御回路９６は、ＧＲＤ［３：０］と電流値とが対応付けられたルックアップテーブル９７（ＬＵＴ）を参照して、ＧＲＤ［３：０］に対応した設定データＣＴＢを出力する。制御回路９６は、ロジック回路により実現される。また、ルックアップテーブル９７は、例えばレジスターやメモリー（例えばＲＡＭ、或いは不揮発性メモリー）に記憶される。

電流供給回路９５は、設定データＣＴＢにより設定される電流値の電流ＩＢを出力する。例えば、電流供給回路９５は、設定データＣＴＢをデコードするデコーダーと、そのデコーダーによって制御されるスイッチ回路と、複数の電流源と、で構成される。スイッチ回路は、各電流源の出力電流を反転増幅回路２０の出力ノードＮＱに流すか否かを制御するための複数のスイッチを含む。この複数のスイッチ（例えばトランジスター）の各スイッチがオン又はオフになることで、電流ＩＢの電流値が決まる。デコーダーは、設定データＣＴＢを、設定データＣＴＢに対応した電流値を設定する制御信号にデコードする。その制御信号によりスイッチ回路の複数のスイッチがオン又はオフに制御され、設定データＣＴＢに対応した電流値の電流ＩＢが出力される。

図９を用いて、電流ＩＢにより演算増幅器ＯＰＡの反転入力端子の電圧ＶＩＭが変化することを説明する。図９は、演算増幅器ＯＰＡの詳細な構成例である。

演算増幅器ＯＰＡは、差動対部ＤＰＡと、差動対部ＤＰＢと、出力部ＱＳと、を含む。差動対部ＤＰＡは、Ｐ型トランジスターＴＰＡ１〜ＴＰＡ３と、Ｎ型トランジスターＴＮＡ１〜ＴＮＡ４と、を含む。ＴＰＡ１、ＴＰＡ２は差動対を構成し、ＴＰＡ１のゲートは非反転入力端子（ノードＮＩＰ）に接続され、ＴＰＡ２のゲートは反転入力端子（ノードＮＩＭ）に接続される。差動対部ＤＰＢは、Ｐ型トランジスターＴＰＢ１〜ＴＰＢ４と、Ｎ型トランジスターＴＮＢ１〜ＴＮＢ３と、を含む。ＴＮＢ１、ＴＮＢ２は差動対を構成し、ＴＮＢ１のゲートは非反転入力端子（ＮＩＡ）に接続され、ＴＮＢ２のゲートは反転入力端子（ＮＩＭ）に接続される。出力部ＱＳは、Ｐ型トランジスターＴＰＱと、Ｎ型トランジスターＴＮＱと、を含む。ＴＰＱのゲートには差動対部ＤＰＢのＴＮＢ１のドレインが接続される。ＴＮＱのゲートには差動対部ＤＰＡのＴＰＡ１のドレインが接続される。

出力部ＱＳのトランジスターＴＰＱ、ＴＮＱに流れる電流をＩＰＱ、ＩＮＱとする。ＩＢ＝０であり且つ出力電圧ＶＱの変化がないとき、ＩＰＱ＝ＩＮＱである。このとき、演算増幅器ＯＰＡの入力端子間にオフセットがないと仮定すると、ＶＩＭ＝ＶＣである。一方、ＩＢ＞０であり且つ出力電圧ＶＱの変化がないとき、ＩＰＱ＋ＩＢ＝ＩＮＱである。即ち、ＩＢ＝０のときに比べて、トランジスターＴＰＱの電流ＩＰＱが減少する、又はトランジスターＴＮＱの電流ＩＮＱが増加する方向に変化する。この変化に伴って差動対の入力電圧が変化するが、非反転入力端子（ＮＩＰ）の電圧ＶＣは固定なので、トランジスターＴＰＡ２、ＴＮＢ２のゲートに入力される反転入力端子（ＮＩＭ）の電圧ＶＩＭが変化する。電流ＩＰＱが減少する又は電流ＩＮＱが増加するので、電圧ＶＩＭは増加する方向に変化する。この増加分をΔＶＩＭとすると、ＶＩＭ＝ＶＣ＋ΔＶＩＭであり、このΔＶＩＭにより反転増幅回路２０の出力電圧ＶＱが上昇する。ΔＶＩＭとＩＢの間のゲインをＧＶＩとすると、ΔＶＩＭ＝ＩＢ／ＧＶＩなので、電流ＩＢとΔＶＩＭ（即ち、電流ＩＢと出力電圧ＶＱ）を対応付けることができる。

第１の構成例で説明した図３を例にとると、本構成例では図３の基準電圧Ｖｒｅｆの代わりに電圧ＶＩＭが変化する。即ち、下位側ビットデータをＧＲＤ［３：０］＝ｉとしたとき、ＶＩＭ＝ＶＣ＋ｉ×｛（１／２）×ΔＶ／２^４｝であり、反転増幅回路２０の出力電圧は、ＶＱ＝ＶＭ１＋ｉ×（ΔＶ／２^４）となる。例えば、このような電圧変化を生じさせる電流ＩＢを回路シミュレーションで求めてルックアップテーブルを作成し、それを図８のルックアップテーブル９７として記憶させておけばよい。

以上の実施形態によれば、電流供給回路９５が、反転増幅回路２０の出力ノードＮＱに対して、表示データの下位側ビットデータＧＲＤ［３：０］に対応する電流ＩＢを供給する。

反転増幅回路２０の出力ノードＮＱに電流ＩＢが供給されると、演算増幅器ＯＰＡの反転入力端子の電圧ＶＩＭが変化するので、反転増幅回路２０の出力電圧ＶＱが変化する。即ち、下位側ビットデータＧＲＤ［３：０］に対応する電流ＩＢを出力ノードＮＱに供給することで、反転増幅回路２０が、下位側ビットデータＧＲＤ［３：０］に対応する出力電圧ＶＱを出力できるようになる。これにより、上位側ビットデータＧＲＤ［１０：４］の各階調を、更に下位側ビットデータＧＲＤ［３：０］で分割し、階調数を拡張することができる。

また本実施形態では、反転増幅回路２０は、出力端子が反転増幅回路２０の出力ノードＮＱに接続される演算増幅器ＯＰＡを有する。電流供給回路９５は、演算増幅器ＯＰＡの出力端子に対して電流ＩＢを供給する。

演算増幅器ＯＰＡの出力端子に対して電流ＩＢが流れることで、演算増幅器ＯＰＡの出力部ＱＳに電流が流れ、反転入力端子の電圧ＶＩＭが変化する。これにより、電流ＩＢにより反転増幅回路２０の出力電圧ＶＱを制御できるようになり、上位側ビットデータＧＲＤ［１０：４］の１階調あたりの電圧差を、下位側ビットデータＧＲＤ［３：０］で２^４分割することが可能となる。

５．表示ドライバーの第５の構成例
図１０は、本実施形態の表示ドライバー１００の第５の構成例である。表示ドライバー１００は、Ｄ／Ａ変換回路１０と、反転増幅回路２０と、電圧出力回路１４０と、を含む。また表示ドライバー１００は、ラダー抵抗回路５０を含むことができる。なお、既に説明した構成要素には同一の符号を付し、その構成要素の説明を適宜省略する。ここで、本実施形態は図１０の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、図１０の表示ドライバー１００は、図４の電流補償回路３０、４０、演算回路６０を更に含んでもよい。

電圧出力回路１４０には、下位側ビットデータＧＲＤ［３：０］が入力され、電圧出力回路１４０は、ＧＲＤ［３：０］に基づいて出力電圧ＶＳ１〜ＶＳ４を出力する。なお、これに限定されず、電圧出力回路１４０は第１〜第ｐの出力電圧（ｐは２以上の整数）を出力してもよい。具体的には、電圧出力回路１４０は、ＧＲＤ［０］＝０のとき出力電圧ＶＳ１として第１の基準電圧を出力し、ＧＲＤ［０］＝１のとき出力電圧ＶＳ１として第２の基準電圧を出力する。同様に、電圧出力回路１４０は、ＧＲＤ［１］＝０、ＧＲＤ［２］＝０、ＧＲＤ［３］＝０のとき、各々、出力電圧ＶＳ２、ＶＳ３、ＶＳ４として第１の基準電圧を出力する。ＧＲＤ［１］＝１、ＧＲＤ［２］＝１、ＧＲＤ［３］＝１のとき、各々、出力電圧ＶＳ２、ＶＳ３、ＶＳ４として第２の基準電圧を出力する。例えば、電圧出力回路１４０は、ラダー抵抗回路５０からの電圧ＶＰ１（ＶＣ）、ＶＰ２に基づいて第１、第２の基準電圧を生成する。出力電圧ＶＳ１〜ＶＳ４は、演算増幅器ＯＰＡの差動対を構成するトランジスターのうち非反転入力端子に対応するトランジスターに入力される。ＧＲＤ［３：０］に応じて出力電圧ＶＳ１〜ＶＳ４が変化することで、反転増幅回路２０の基準電圧が変化したことと等価になり、反転増幅回路２０の出力電圧ＶＱが変化する。

図１１は、電圧出力回路１４０の詳細な構成例である。電圧出力回路１４０は、電圧分割回路１４１とスイッチ回路１４２とを含む。

電圧分割回路１４１は、電圧ＶＰ１、ＶＭ１に基づいて基準電圧ＶＣＡ（第１の基準電圧）と基準電圧ＶＣＢ（第２の基準電圧）とを出力する。例えば、電圧分割回路１４１は、基準電圧ＶＣＡとして電圧ＶＰ１を出力し、電圧ＶＰ１、ＶＭ１の間を分割した電圧を基準電圧ＶＣＢとして出力する。例えば、電圧分割回路１４１は、抵抗分割回路である。反転増幅回路２０のゲインをＧとし、ΔＶ＝ＶＭ１−ＶＰ１としたとき、ＶＣＢ＝ＶＣＡ＋ΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）である。

スイッチ回路１４２は、ＧＲＤ［０］に基づいて基準電圧ＶＣＡ又は基準電圧ＶＣＢを出力電圧ＶＳ１として選択するスイッチと、ＧＲＤ［１］に基づいて基準電圧ＶＣＡ又は基準電圧ＶＣＢを出力電圧ＶＳ２として選択するスイッチと、を含む。また、スイッチ回路１４２は、ＧＲＤ［２］に基づいて基準電圧ＶＣＡ又は基準電圧ＶＣＢを出力電圧ＶＳ３として選択するスイッチと、ＧＲＤ［３］に基づいて基準電圧ＶＣＡ又は基準電圧ＶＣＢを出力電圧ＶＳ４として選択するスイッチと、を含む。

図１２は、演算増幅器ＯＰＡの差動対を構成するトランジスターのうち非反転入力端子に対応するトランジスターＴＰＡ１の構成例である。なお、演算増幅器ＯＰＡの構成は基本的に図９と同じであるが、本構成例ではトランジスターＴＰＡ１、ＴＮＢ１の構成が異なっている。図１２には、ＴＰＡ１のみ図示するが、ＴＮＢ１についても同様な構成である。

トランジスターＴＰＡは、並列接続されたトランジスターＴＤ１〜ＴＤ４で構成される。トランジスターＴＤ１〜ＴＤ４は互いにサイズが異なり、そのサイズは２の累乗で重み付けされている。例えば、トランジスターＴＤ１は２^０個のユニットトランジスターで構成され、トランジスターＴＤ２は２^１個のユニットトランジスターで構成され、トランジスターＴＤ３は２^２個のユニットトランジスターで構成され、トランジスターＴＤ４は２^３個のユニットトランジスターで構成される。トランジスターＴＤ１のゲートには出力電圧ＶＳ１が入力される。同様に、トランジスターＴＤ２、ＴＤ３、ＴＤ４のゲートには、各々、出力電圧ＶＳ２、ＶＳ３、ＶＳ４が入力される。

以上のような構成によって、演算増幅器ＯＰＡの反転入力端子の電圧はＶＩＭ＝ＶＣＡ＋ｉ×｛ΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）／２^４｝となる。ここで、ｉ＝ＧＲＤ［３：０］である。これは、反転増幅回路２０の基準電圧が実質的にＶＣＡ＋ｉ×｛ΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）／２^４｝になったことと等価である。例えば上位側ビットデータがＧＲＤ［１０：４］＝６５のとき、第１の構成例と同様に、反転増幅回路２０の出力電圧はＶＱ＝ＶＭ１＋ｉ×（ΔＶ／２^４）となる。

以上の実施形態によれば、演算増幅器ＯＰＡは、並列接続されたトランジスターＴＤ１〜ＴＤ４（第１〜第ｐのトランジスター（ｐは２以上の整数））を、非反転入力端子に対応する差動対のトランジスターとして有する。電圧出力回路１４０は、下位側ビットデータＧＲＤ［３：０］に基づいて、出力電圧ＶＳ１〜ＶＳ４（第１〜第ｐの出力電圧）の各出力電圧として、基準電圧ＶＣＡと基準電圧ＶＣＢのいずれかを選択する。基準電圧ＶＣＢは基準電圧ＶＣＡとは異なる電圧である。電圧出力回路１４０は、出力電圧ＶＳ１〜ＶＳ４をトランジスターＴＤ１〜ＴＤ４のゲートに出力する。

このようにすれば、演算増幅器ＯＰＡの非反転入力端子に対応したトランジスターＴＤ１〜ＴＤ４に入力される出力電圧ＶＳ１〜ＶＳ４の各々が、下位側ビットデータＧＲＤ［３：０］に基づいて基準電圧ＶＣＡ、ＶＣＢから選択される。これにより、演算増幅器ＯＰＡの反転入力端子の電圧ＶＩＭが変化し、反転増幅回路２０が、下位側ビットデータＧＲＤ［３：０］に対応する出力電圧ＶＱを出力できるようになる。これにより、上位側ビットデータＧＲＤ［１０：４］の各階調を、更に下位側ビットデータＧＲＤ［３：０］で分割し、階調数を拡張することができる。

また本実施形態では、基準電圧ＶＣＡと基準電圧ＶＣＢとの電圧差は、ΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）である。

このようにすれば、ＧＲＤ［３：０］＝ｉに対してＶＩＭ＝ＶＣＡ＋ｉ×｛ΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）／２^４｝となり、反転増幅回路２０の出力電圧が例えばＶＱ＝ＶＭ１＋ｉ×（ΔＶ／２^４）となる。即ち、上位側ビットデータＧＲＤ［１０：４］の１階調あたりの電圧差を、下位側ビットデータＧＲＤ［３：０］で２^４分割することが可能となる。

６．電気光学装置
図１３は、本実施形態の表示ドライバー１００を含む電気光学装置４００の構成例である。電気光学装置４００（表示装置）は、表示ドライバー１００、電気光学パネル２００（表示パネル）を含む。なお以下では表示ドライバー１００が相展開駆動を行う場合を例に説明するが、本発明の適用対象はこれに限定されず、例えばマルチプレクス駆動（デマルチプレクス駆動）等にも適用できる。

電気光学パネル２００は、画素アレイ２１０、サンプルホールド回路２２０（スイッチ回路）を含む。電気光学パネル２００は、例えば液晶表示パネルや、ＥＬ（Electro Luminescence）表示パネル等である。

画素アレイ２１０は、複数の画素がアレイ状（マトリックス状）に配置されたものである。相展開駆動では、画素アレイ２１０のソース線が８本（広義にはｋ本、ｋは２以上の整数）ずつ順次に駆動される。具体的には、サンプルホールド回路２２０は、表示ドライバー１００からのデータ電圧ＶＱ１〜ＶＱ８を画素アレイ２１０のソース線にサンプルホールドする回路である。具体的には、電気光学パネル２００の第１〜第８のデータ線にデータ電圧ＶＱ１〜ＶＱ８が入力される。画素アレイ２１０が例えば第１〜第６４０のソース線を有するとする。サンプルホールド回路２２０は、第１の期間において第１〜第８のデータ線と第１〜第８のソース線を接続し、次の第２の期間において第１〜第８のデータ線と第９〜第１６のソース線を接続し、以下同様にして、第８０の期間において第１〜第８のデータ線と第６３３〜第６４０のソース線を接続する。このような動作を各水平走査期間において行う。

表示ドライバー１００は、ラダー抵抗回路５０、Ｄ／Ａ変換部１１０（Ｄ／Ａ変換回路）、駆動部１２０（駆動回路）、電圧生成回路１５０、記憶部１６０（メモリー）、インターフェース回路１７０、制御回路１８０（コントローラー）を含む。

インターフェース回路１７０は、表示ドライバー１００と外部の処理装置（例えば図１４の処理部３１０）との間の通信を行う。例えば外部の処理装置からインターフェース回路１７０を介してクロック信号やタイミング制御信号、表示データが制御回路１８０に入力される。

制御回路１８０はインターフェース回路１７０を介して入力されたクロック信号やタイミング制御信号、表示データに基づいて表示ドライバー１００の各部及び電気光学パネル２００の各部を制御する。例えば制御回路１８０は、画素アレイ２１０の水平走査線の選択や垂直同期制御、相展開駆動の制御（上述の第１〜第８０の期間）等の表示タイミングの制御を行い、その表示タイミングに従ってＤ／Ａ変換部１１０、サンプルホールド回路２２０の制御を行う。

電圧生成回路１５０は、各種電圧を生成して駆動部１２０やＤ／Ａ変換部１１０に出力する。例えば、電圧生成回路１５０は、Ｄ／Ａ変換部１１０や駆動部１２０の電源を生成する。電圧生成回路１５０は、例えばレギュレーター等で構成される。

Ｄ／Ａ変換部１１０は、Ｄ／Ａ変換回路１１〜１８、８１〜８８を含む。Ｄ／Ａ変換回路１１〜１８の各々は、図１で説明したＤ／Ａ変換回路１０と同じ構成である。Ｄ／Ａ変換回路８１〜８８の各々は、図１で説明したＤ／Ａ変換回路８０と同じ構成である。駆動部１２０は、反転増幅回路２１〜２８（駆動回路）を含む。反転増幅回路２１〜２８の各々は、図１等で説明した反転増幅回路２０と同じ構成である。Ｄ／Ａ変換回路１１〜１８は、制御回路１８０からの表示データの上位側ビットデータをＤ／Ａ変換し、そのＤ／Ａ変換された電圧を反転増幅回路２１〜２８に出力する。Ｄ／Ａ変換回路８１〜８８は、表示データの下位側ビットデータをＤ／Ａ変換し、そのＤ／Ａ変換された電圧を基準電圧として反転増幅回路２１〜２８に出力する。反転増幅回路２１〜２８は、Ｄ／Ａ変換回路１１〜１８からの電圧をＤ／Ａ変換回路８１〜８８からの基準電圧を基準として反転増幅し、データ電圧ＶＱ１〜ＶＱ８を電気光学パネル２００に出力する。

記憶部１６０は、表示ドライバー１００の制御に用いる種々のデータ（例えば設定データ）等を記憶する。例えば記憶部１６０は不揮発性メモリーやＲＡＭ（ＳＲＡＭ、ＤＲＡＭ等）で構成される。

なお、上記では図１の表示ドライバーを電気光学装置に適用する例を説明したが、図４、図６、図８、図１０の表示ドライバーを電気光学装置に適用してもよい。図４の表示ドライバーを適用する場合、電流補償回路３０、４０が８個のデータ電圧出力の各々に対応して設けられ、例えば制御回路１８０が演算回路６０を含む。図６の表示ドライバーを適用する場合、電流供給回路９０が８個のデータ電圧出力の各々に対応して設けられ、例えば制御回路１８０が演算回路９１を含む。図８の表示ドライバーを適用する場合、電流供給回路９５が８個のデータ電圧出力の各々に対応して設けられ、例えば制御回路１８０が制御回路９６を含む。図１０の表示ドライバーを適用する場合、電圧出力回路１４０が８個のデータ電圧出力の各々に対応して設けられる。

７．電子機器
図１４は、本実施形態の表示ドライバー１００を含む電子機器３００の構成例である。電子機器３００の具体例としては、例えばプロジェクターやヘッドマウントディスプレイ、携帯情報端末、車載装置（例えばメーターパネル、カーナビゲーションシステム等）、携帯型ゲーム端末、情報処理装置等の、表示装置を搭載する種々の電子機器を想定できる。

電子機器３００は、処理部３１０（例えばＣＰＵ等のプロセッサー、或いは表示コントローラー、或いはＡＳＩＣ等）、記憶部３２０（例えばメモリー、ハードディスク等）、操作部３３０（操作装置）、インターフェース部３４０（インターフェース回路、インターフェース装置）、表示ドライバー１００、電気光学パネル２００を含む。

操作部３３０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば、ボタンやマウス、キーボード、電気光学パネル２００に装着されたタッチパネル等である。インターフェース部３４０は、画像データや制御データの入出力を行うデータインターフェースである。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、インターフェース部３４０から入力されたデータを記憶する。或は、記憶部３２０は、処理部３１０のワーキングメモリーとして機能する。処理部３１０は、インターフェース部３４０から入力された或いは記憶部３２０に記憶された表示データを処理して表示ドライバー１００に転送する。表示ドライバー１００は、処理部３１０から転送された表示データに基づいて電気光学パネル２００に画像を表示させる。

例えば電子機器３００がプロジェクターである場合、電子機器３００は更に光源と光学装置（例えばレンズ、プリズム、ミラー等）とを含む。電気光学パネル２００が透過型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００を透過した光をスクリーン（表示部）に投影させる。電気光学パネル２００が反射型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００から反射された光をスクリーン（表示部）に投影させる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また表示ドライバー、電気光学パネル、電気光学装置、電子機器の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…Ｄ／Ａ変換回路（第１のＤ／Ａ変換回路）、１１〜１８…Ｄ／Ａ変換回路、２０…反転増幅回路、２１〜２８…反転増幅回路、３０…電流補償回路（第１の電流補償回路）、４０…電流補償回路（第２の電流補償回路）、５０…ラダー抵抗回路、６０…演算回路、８０…Ｄ／Ａ変換回路（第２のＤ／Ａ変換回路）、８１〜８８…Ｄ／Ａ変換回路、９０…電流供給回路、９１…演算回路、９５…電流供給回路、９６…制御回路、９７…ルックアップテーブル、１００…表示ドライバー、１１０…Ｄ／Ａ変換部、１２０…駆動部、１４０…電圧出力回路、１４１…電圧分割回路、１４２…スイッチ回路、１５０…電圧生成回路、１６０…記憶部、１７０…インターフェース回路、１８０…制御回路、２００…電気光学パネル、２１０…画素アレイ、２２０…サンプルホールド回路、３００…電子機器、３１０…処理部、３２０…記憶部、３３０…操作部、３４０…インターフェース部、４００…電気光学装置、ＧＲＤ［１０：４］…上位側ビットデータ、ＧＲＤ［１０：０］…表示データ、ＧＲＤ［３：０］…下位側ビットデータ、ＩＡ…電流、ＩＢ…電流、ＩＣＭ…補償電流、ＩＣＰ…補償電流、ＮＩＡ…入力ノード、ＮＱ…出力ノード、ＮＶＨ…高電位側電源電圧のノード、ＮＶＬ…低電位側電源電圧のノード、ＯＰＡ…演算増幅器、ＱＳ…出力部、Ｒ１…抵抗（第１の抵抗）、Ｒ２…抵抗（第２の抵抗）、ＴＤ１〜ＴＤ４…トランジスター（第１〜第ｐのトランジスター）、ＶＣＡ…基準電圧（第１の基準電圧）、ＶＣＢ…基準電圧（第２の基準電圧）、ＶＤＡ…階調電圧、ＶＱ…出力電圧、ＶＳ１〜ＶＳ４…出力電圧（第１〜第ｐの出力電圧）、Ｖｒｅｆ…基準電圧

Claims (7)

1. 表示データの上位側ビットデータを、前記上位側ビットデータに対応する階調電圧に変換する第１のＤ／Ａ変換回路と、
   前記表示データの下位側ビットデータに応じて変化する基準電圧を出力する第２のＤ／Ａ変換回路と、
   前記基準電圧を基準に前記階調電圧を増幅し、電気光学パネルのデータ線を駆動する反転増幅回路と、
   を含み、
   前記反転増幅回路は、
   非反転入力端子に前記基準電圧が入力される演算増幅器と、
   前記階調電圧が入力される前記反転増幅回路の入力ノードと前記演算増幅器の反転入力端子との間に設けられる第１の抵抗と、
   前記演算増幅器の出力端子と前記反転入力端子との間に設けられる第２の抵抗と、
   を有し、
   前記下位側ビットデータがｍビット（ｍは１以上の整数）であり、前記反転増幅回路のゲインがＧであり、前記階調電圧の１階調に対応する電圧差がΔＶであるとき、
   前記第２のＤ／Ａ変換回路は、
   電圧差がΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）である２つの電圧の間を２ ^ｍ 分割した２ ^ｍ 個の電圧のうち、前記下位側ビットデータに対応する電圧を前記基準電圧として出力することを特徴とする表示ドライバー。
2. 請求項１において、
   前記反転増幅回路の前記入力ノードと高電位側電源電圧のノードとの間に設けられ、前記高電位側電源電圧のノードから前記反転増幅回路の前記入力ノードに第１の補償電流を流す第１の電流補償回路と、
   前記反転増幅回路の前記入力ノードと低電位側電源電圧のノードとの間に設けられ、前記反転増幅回路の前記入力ノードから前記低電位側電源電圧のノードに第２の補償電流を流す第２の電流補償回路と、
   を含むことを特徴とする表示ドライバー。
3. 表示データの上位側ビットデータを、前記上位側ビットデータに対応する階調電圧に変換するＤ／Ａ変換回路と、
   前記表示データの下位側ビットデータが入力される電圧出力回路と、
   前記階調電圧を増幅し、電気光学パネルのデータ線を駆動する反転増幅回路と、
   を含み、
   前記反転増幅回路は、
   前記階調電圧と前記反転増幅回路の出力電圧との間を分圧した電圧が反転入力端子に入力される演算増幅器を有し、
   前記演算増幅器は、
   並列接続された第１〜第ｐのトランジスター（ｐは２以上の整数）を、非反転入力端子に対応する差動対のトランジスターとして有し、
   前記電圧出力回路は、
   前記下位側ビットデータに基づいて、第１〜第ｐの出力電圧の各出力電圧として、第１の基準電圧と前記第１の基準電圧とは異なる第２の基準電圧のいずれかを選択し、前記第１〜第ｐの出力電圧を前記第１〜第ｐのトランジスターのゲートに出力することを特徴とする表示ドライバー。
4. 請求項３において、
   前記下位側ビットデータがｍビット（ｍは１以上の整数）であり、前記反転増幅回路のゲインがＧであり、前記階調電圧の１階調に対応する電圧差がΔＶであるとき、
   前記第１の基準電圧と前記第２の基準電圧との電圧差は、ΔＶ×｜Ｇ｜／（１＋｜Ｇ｜）であることを特徴とする表示ドライバー。
5. 請求項３又は４において、
   前記反転増幅回路は、
   前記階調電圧が入力される前記反転増幅回路の入力ノードと前記演算増幅器の前記反転入力端子との間に設けられる第１の抵抗と、
   前記演算増幅器の出力端子と前記反転入力端子との間に設けられる第２の抵抗と、
   を有することを特徴とする表示ドライバー。
6. 請求項１乃至５のいずれかに記載の表示ドライバーと、
   前記表示ドライバーにより駆動される電気光学パネルと、
   を含むことを特徴とする電気光学装置。
7. 請求項１乃至５のいずれかに記載の表示ドライバーを含むことを特徴とする電子機器。

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