CN116386508A - 锁存电路及包括该锁存电路的数据驱动器 - Google Patents

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Abstract

实施例提供一种将包括灰度级数据的数字信号输出到数模转换器(DAC)的锁存电路，该锁存电路包括：第一锁存器，配置为存储数字信号；以及第二锁存器，配置为通过基于中央灰度级控制包括在数字信号中的第一信号的电平变为使能电平的第一定时来输出数字信号。灰度级数据包括第一灰度级数据和第二灰度级数据。

Description

锁存电路及包括该锁存电路的数据驱动器
技术领域
实施例涉及一种用于显示设备的锁存电路和包括该锁存电路的数据驱动器。
背景技术
随着显示设备的工艺技术和驱动电路技术的发展，显示设备的分辨率增加，并且销售超高清晰度(UHD)产品。UHD具有3840*2160＝8.30百万像素。UHD的像素的数目大约是1920*1080＝2.07百万像素的四倍，大于全高清晰度(FHD)。因此，输入图像可以在UHD中比在FHD中更精确地再现。因此，在UHD中可以表示比在FHD中更清晰和更平滑的图像质量。像素是指“点”，即构成显示设备或显示图像的最小单元。
驱动这种显示设备的数据驱动器可以包括用于将数字信号转换为模拟数据信号的数模转换器(DAC)和用于输出数据信号的缓冲器。这种DAC包括多个开关。
在常规DAC中，为了降低部件的成本，在减少晶体管的数目方面作出了努力，并且使用了可在所有工作电压范围内使用的CMOS开关。晶体管的数目减少1/2而被使用。
这种结构的问题在于，在划分工作电压范围的中央灰度级的情况下，产生大量噪声。
此外，在常规DAC中，随着像素数目的增加，用于稳定输出的时间(空白时间)是不足的，因此存在DAC噪声影响图像的问题。
发明内容
实施例用于克服上述问题。实施例用于减少数据驱动器的噪声。
此外，实施例用于减少在中央灰度级中数据改变时出现的噪声。
此外，实施例用于减少噪声对显示屏幕的影响。
通过实施例实现的目的不限于上述目的，并且本领域普通技术人员可以从对实施例的描述中清楚地理解上述未描述的其它目的。
实施例提供一种锁存电路。这种锁存电路是将包括灰度级数据的数字信号输出到数模转换器(DAC)的锁存电路，并且包括：第一锁存器，配置为存储数字信号；以及第二锁存器，配置为通过基于中央灰度级控制包括在数字信号中的第一信号的电平变为使能电平的第一定时来输出数字信号。灰度级数据包括第一灰度级数据和第二灰度级数据。中央灰度级是第一灰度级数据和第二灰度级数据之间的灰度级。
第一定时是从第一灰度级数据改变为被施加第二灰度级数据的定时。
第一信号是最高有效位(MSB)信号。
此外，实施例提供一种数据驱动器。这种数据驱动器包括：数模转换器(DAC)，配置为将包括灰度级数据的数字信号转换为模拟信号；以及锁存电路，配置为将数字信号发送到DAC。锁存电路包括：第一锁存器，配置为存储数字信号；以及第二锁存器，配置为通过基于中央灰度级控制包括在数字信号中的第一信号的电平变为使能电平的第一定时来输出数字信号。灰度级数据包括第一灰度级数据和第二灰度级数据。第一定时是从第一灰度级数据改变为被施加第二灰度级数据的定时。第一信号是最高有效位(MSB)信号。
另一实施例提供一种锁存电路。这种锁存电路是将包括灰度级数据的数字信号输出到数模转换器(DAC)的锁存电路，并且包括：第一锁存器，配置为存储数字信号；以及第二锁存器，配置为通过控制第一定时和第二定时来输出数字信号，在该第一定时处，包括在数字信号中的第一信号的电平变为使能电平，在该第二定时处，第一信号的电平变为禁止电平。灰度级数据包括第一灰度级数据和第二灰度级数据。第一定时是从第一灰度级数据施加第二灰度级数据的定时。第二定时是从第二灰度级数据施加第一灰度级数据的定时。第一信号是最高有效位(MSB)信号。
此外，另一实施例提供一种数据驱动器。这种数据驱动器包括：数模转换器(DAC)，配置为将包括灰度级数据的数字信号转换为模拟信号；以及锁存电路，配置为将数字信号发送到DAC。锁存电路包括：第一锁存器，配置为存储数字信号；以及第二锁存器，配置为通过控制第一定时和第二定时来输出数字信号，在该第一定时处，包括在数字信号中的第一信号的电平变为使能电平，在该第二定时处，第一信号的电平变为禁止电平。灰度级数据包括第一灰度级数据和第二灰度级数据。第一定时是从第一灰度级数据改变为被施加第二灰度级数据的定时。第二定时是从第二灰度级数据改变为被施加第一灰度级数据的定时。第一信号是最高有效位(MSB)信号。
实施例具有减少数据驱动器的噪声的效果。
此外，实施例具有减少在中央灰度级中数据改变时出现的噪声的效果。
此外，实施例具有减少噪声对显示屏幕的影响的效果。
附图说明
图1是示出根据实施例的显示设备的配置的框图。
图2是示出根据实施例的数据驱动器的配置的框图。
图3是示出根据实施例的数据驱动器的一些部件的框图。
图4是示出根据实施例的DAC的配置的图。
图5是示出根据实施例的DAC的配置的图。
图6是示出根据实施例的第一开关单元和第二开关单元的工作电压范围的曲线图。
图7和图8是示出在中央灰度级中出现的噪声的曲线图。
图9是示出根据实施例的延迟电路的配置的图。
图10和图11是根据另一实施例的延迟电路。
图12是示出根据实施例的第一数字信号的电平变为使能电平的定时的曲线图。
图13是示出根据实施例的第二DAC的输出信号的曲线图。
图14是示出根据实施例的第一数字信号的电平变为禁止电平的定时的曲线图。
图15是示出根据实施例的第二DAC的输出信号的曲线图。
具体实施方式
在下文中，参照图1描述根据实施例的显示设备。
图1是示出根据实施例的显示设备的配置的框图。
参照图1，显示设备1包括显示面板10、时序控制器20、栅极驱动器30和数据驱动器40。
显示面板10连接到多条栅极线GL和多条数据线DL，并且响应于输出图像数据RGB而显示图像。多条栅极线GL可以在行方向上延伸。多条数据线DL可以在与行方向相交的列方向上延伸。显示面板10可以包括以矩阵形式设置的多个像素PX。多个像素PX中的每一个可以电连接到多条栅极线GL中的一条或多条数据线DL中的一条。
时序控制器20控制栅极驱动器30和数据驱动器40的操作。时序控制器20从外部装置(例如，主机)接收输入图像数据DATA和控制信号CONT。输入图像数据DATA可以包括与多个像素PX中的每一个对应的输入像素数据。多个像素数据中的每一个可以包括用于对应像素的红色图像数据R、绿色图像数据G和蓝色图像数据B。控制信号CONT可以包括主时钟信号、数据使能信号、垂直同步信号和水平同步信号，但是实施例不限于此。
此外，时序控制器20可以基于输入图像数据DATA和控制信号CONT生成输出图像数据RGB、栅极驱动器控制信号GSC和数据驱动器控制信号DSC。时序控制器20可以通过使用输入图像数据DATA来生成输出图像数据RGB。时序控制器20可以将所生成的输出图像数据RGB提供给数据驱动器40。输出图像数据RGB可以包括与多个像素PX中的每一个对应的输出像素数据。
此外，时序控制器20可以响应于控制信号CONT而生成栅极驱动器控制信号GSC，从而控制栅极驱动器30的操作。时序控制器20可以将栅极驱动器控制信号GSC提供给栅极驱动器30。栅极驱动器控制信号GSC可以包括垂直启动信号和栅极时钟信号。时序控制器20可以基于控制信号CONT生成数据驱动器控制信号DSC，从而控制数据驱动器40的操作。时序控制器20可以将数据驱动器控制信号DSC提供给数据驱动器40。数据驱动器控制信号DSC可以包括水平启动信号、数据时钟信号、数据负载信号、极性控制信号和输出控制信号。
栅极驱动器30连接到多条栅极线GL。栅极驱动器30接收栅极驱动器控制信号GSC。栅极驱动器30响应于栅极驱动器控制信号GSC而生成用于驱动多条栅极线GL的多个栅极信号。栅极驱动器30可以将多个栅极信号中的对应栅极信号施加到所述多条栅极线GL中的对应栅极线。
数据驱动器40连接到多条数据线DL。数据驱动器40接收数据驱动器控制信号DSC和输出图像数据RGB。数据驱动器40可以响应于数据驱动器控制信号DSC生成多个像素电压Vp，每个像素电压Vp具有模拟形式。数据驱动器40可以通过多条数据线DL中的相应数据线将像素电压Vp施加到多个像素PX中的相应像素。数据驱动器40形成为集成电路(IC)的形式。
在下文中，参照图2描述根据实施例的数据驱动器。
图2是示出根据实施例的数据驱动器的配置的框图。
参照图2，数据驱动器40可以包括移位寄存器41、数据接收器42、锁存电路43、伽马电压生成器44、数模转换器(DAC)45和输出缓冲器47。
移位寄存器41包括多个触发器，并且可以响应于水平同步信号Hsync和数据时钟信号CLK生成锁存控制信号LCS。水平同步信号Hsync和数据时钟信号CLK可以包括在数据驱动器控制信号DSC中。
数据接收器42可以接收输出图像数据RGB，并将输出图像数据RGB转换为像素图像数据PRGB。输出图像数据RGB可以由时序控制器20提供。输出图像数据RGB可以是串行图像数据。
锁存电路43可以响应于锁存控制信号LCS，通过依次采样各自具有数字形式的像素图像数据PRGB来生成多个数据信号D1至Dn。锁存电路43可以以一条线为单位同时输出根据源输出使能信号SOE采样的多个数据信号D1至Dn。源输出使能信号SOE可以包括在数据驱动器控制信号DSC中。
此外，锁存电路43可以包括延迟电路431。
延迟电路431可以响应于延迟信号DE来控制施加第一数字信号(最高有效位(MSB))的定时。例如，锁存电路43可以响应于延迟信号DE来控制施加第一数字信号MSB的定时，使得第一数字信号MSB延迟延迟时间DT(参照图12)，并且使其电平变为使能电平。此外，锁存电路43可以响应于延迟信号DE来控制施加第一数字信号MSB的定时，使得第一数字信号MSB延迟延迟时间DT(参照图14)，并且使其电平变为禁止电平。稍后描述延迟电路431延迟第一数字信号MSB的详细方法。
伽马电压生成器44可以响应于从其内部或外部提供的电压或信号而生成多个伽马电压GMA1至GMAn。
DAC 45从锁存电路43接收各自具有数字形式的多个数据信号D1至Dn。DAC 45可以响应于多个伽马电压GMA1至GMAn、以一条线为单元将多个数据信号D1至Dn转换为多个模拟信号A1至An。
多个数据信号D1至Dn可以包括第一数字信号(最高有效位(MSB))和第二数字信号(最低有效位(LSB))。
DAC 45通过第一DAC 4511(参照图3)生成第一电压VL和第二电压VH，然后通过第二DAC 4512将第一电压VL和第二电压VH输出为多个模拟信号A1至An。稍后描述DAC 45的详细配置。
输出缓冲器47可以通过放大(或放大并补偿)多个模拟信号A1至An来生成多个像素电压Vp1至Vpn。输出缓冲器47可以将多个像素电压Vp1至Vpn中的相应像素电压施加到多条数据线DL中的每一条。
在下文中，参照图3详细描述根据实施例的DAC 45。
图3是示出根据实施例的数据驱动器的一些部件的框图。
参照图3，DAC 45包括被施加驱动电压VDD的第一DAC 4511和第二DAC 4512。
第一DAC 4511可以是被供应多个伽马电压GMA1至GMAn的N位DAC。第一DAC 4511可以实施为通过使用响应于多个数据信号D1至Dn的位而切换的开关从多个伽马电压GMA1至GMAn生成第一电压VL和第二电压VH的DAC。第一DAC 4511包括第一开关单元PDAC和第二开关单元NDAC(参照图4)，第一开关单元PDAC包括作为开关的P型晶体管(例如，PMOS晶体管)，第二开关单元NDAC包括作为开关的N型晶体管(例如，NMOS晶体管)。
第二DAC 4512是被供应来自第一DAC 4511的第一电压VL和第二电压VH的DAC。第二DAC 4512可以通过使用用于将第一电压VL和第二电压VH生成为多个模拟信号A1至An的开关来配置。第二DAC 4512包括第一开关单元PDAC和第二开关单元NDAC(参照图4)，第一开关单元PDAC包括作为开关的P型晶体管(例如，PMOS晶体管)，第二开关单元NDAC包括作为开关的N型晶体管(例如，NMOS晶体管)。
在下文中，参照图4和图5描述根据实施例的DAC。
图4和图5是示出根据实施例的DAC的配置的图。
参照图4和图5，DAC 45包括具有多个开关的开关单元SW。
参照图4和图5，第二DAC 4512可以通过使用第一电压VL和第二电压VH来生成多个模拟信号A1至An。第二DAC 4512包括开关单元SW。
开关单元SW包括对应于多个数据信号D1至Dn的多个开关列。基于多个数据信号D1至Dn的位数确定包括在多个开关列中的多个开关的数目。如果多个数据信号D1至Dn具有10位，则开关单元SW可以包括10个开关列SW1至SW10。
开关列SW1至SW10包括与工作电压范围相对应的第一开关单元PDAC和第二开关单元NDAC。
第一开关单元PDAC可以在对应于灰度级Gray_512至Gray_1023的第一工作电压范围内工作。
第二开关单元NDAC可以在从对应于灰度级Gray_0的电压到对应于灰度级Gray_511的电压所形成的第二工作电压范围内工作。第二工作电压范围形成为比第一工作电压范围高的电压电平。中央灰度级CG对应于第一工作电压范围内的最低灰度级，并且对应于第二工作电压范围内的最高灰度级。
第一开关列SW1是对应于第二数字信号LSB的开关列。因此，第一开关列SW1可以包括对应于210的1024个开关。
对应于21的四个开关SW9A、SW9B、SW9C和SW9D可以包括在第九开关列SW9中。
第十开关列SW10是对应于第一数字信号MSB的开关列。因此，第十开关列SW10可以包括对应于20的两个开关SW10A和SW10B。
在第一开关单元PDAC中，开关SW10A连接在输出节点No和节点N1之间，节点N1连接到开关SW9A和开关SW9B。可以响应于开关控制信号SCA来控制开关SW10A的开关操作。可以响应于延迟信号DE来控制开关控制信号SCA的开关定时。
在第二开关单元NDAC中，开关SW10B连接在输出节点No和节点N2之间，节点N2连接到开关SW9C和开关SW9D。可以响应于开关控制信号SCB来控制开关SW10B的开关操作。可以响应于延迟信号DE来控制开关控制信号SCB的开关定时。
在下文中，参照图6至图8描述根据实施例的第一开关单元PDAC和第二开关单元NDAC的工作电压范围。
图6是示出根据实施例的第一开关单元和第二开关单元的工作电压范围的曲线图。
图7和图8是示出在中央灰度级中出现的半间隙伽马的曲线图。
参照图6，第一开关单元PDAC可以在工作电压范围POA内执行开关操作。工作电压范围POA是对应于灰度级Gray_512的电压与对应于灰度级Gray_1023的电压之间的电压范围。工作电压范围POA中的电压是节点N1的电压。
第二开关单元NDAC可以在工作电压范围NOA内执行开关操作。工作电压范围NOA是对应于灰度级Gray_0的电压与对应于灰度级Gray_511的电压之间的电压范围。工作电压范围NPOA中的电压是节点N2的电压。
在节点N1和节点N2中可能产生对应于半间隙伽马(HGG)的噪声。
在中央灰度级CG中，多个输入数据信号D1至Dn从511灰度级改变到512灰度级，并且可在节点N1处产生对应于半间隙伽马(HGG)的噪声。而且，中央灰度级CG是工作电压范围POA内的最低数据灰度级和工作电压范围NOA内的最高数据灰度级。在中央灰度级CG的边界处，节点N1和N2可以产生对应于半间隙伽马(HGG)的噪声。
参照图7，如果第十开关列SW10在多个输入数据信号D1至Dn从灰度级Gray_511改变到灰度级Gray_512的中央灰度级CG处比另一开关列更早地切换，则输入数据的位从0111111111改变到1000000000。因此，在由第二DAC 4512输出的模拟信号A中出现噪声N，该噪声N对应于中央灰度级CG处的灰度级Gray_511到灰度级Gray_1023的最大半间隙伽马HGG。也就是说，在节点N2中可能在与灰度级Gray_512和Gray_511之间的中央灰度级对应的中央灰度级CG处出现对应于半间隙伽马HGG的噪声。
参照图8，如果第十开关列SW10在多个输入数据信号D1至Dn从灰度级Gray_512改变到灰度级Gray_511的中央灰度级CG处比另一开关列更早地切换，则输入数据的位从100000000改变到011111111。因此，在由第二DAC 4512输出的模拟信号A中出现噪声N，该噪声N对应于中央灰度级CG处的灰度级Gray_511到灰度级Gray_0的最大半间隙伽马HGG。
在下文中，参照图9描述根据实施例的延迟电路。
图9是示出根据实施例的延迟电路的配置的图。
参照图9，延迟电路431A可以控制第一数字信号MSB的使能电平定时和禁止电平定时。例如，延迟电路431A可以响应于延迟信号DE来延迟第一数字信号MSB的使能电平定时和禁止电平定时，使得不会出现噪声N。延迟电路431A包括MUX 4311、第一锁存器4312和第二锁存器4313。为了便于描述，延迟电路431A可以响应于锁存延迟信号LD来延迟第一数字信号MSB的使能电平定时和禁止电平定时。使能电平定时和禁止电平定时被延迟的程度可以通过引脚或数据包选项来控制。
MUX 4311可以生成锁存延迟信号LD，使得多个数据信号D1至D9之中的第一数字信号MSB延迟，并且输出经延迟的信号达给定时间。例如，MUX 4311可以响应于延迟选择信号DS来选择第一延迟信号DE1至第三延迟信号DE3中的任一个。MUX 4311可以基于与所选择的延迟信号对应的时间来生成锁存延迟信号LD。第一延迟信号DE1至第三延迟信号DE3可以包括延迟时间的程度。延迟选择信号DS和第一延迟信号DE1至第三延迟信号DE3可以包括在延迟信号DE中。
为了便于描述，已经描述了MUX 4311生成锁存延迟信号LD，从而延迟第一数字信号MSB的电平变为使能电平的定时和第一数字信号MSB的电平变为禁止电平的定时，但是实施例不限于此。MUX 4311可以响应于所选择的延迟信号来生成延迟第一数字信号MSB的使能电平定时和禁止电平定时的控制信号。
第一锁存器4312可以是数据信号存储锁存器。第一锁存器4312可以响应于第一锁存使能信号LE1而存储多个数据信号D1至D9。第一锁存器4312可以将多个存储的数据信号D1至D9发送到第二锁存器4313。
第二锁存器4313可以是数据信号保持锁存器。第二锁存器4313可以响应于第二锁存使能信号LE2而输出多个数据信号D1至D9。此时，第二锁存器4313可以响应于锁存延迟信号LD将与第一数字信号MSB对应的多个数据信号D1至D9延迟给定时间，并输出经延迟的信号。第一锁存使能信号LE1和第二锁存使能信号LE2可以包括在源输出使能信号SOE中。
因此，第二锁存器4313可以输出数据信号D1至D9，使得噪声N不会出现在多个输入数据信号D1至D9从灰度级Gray_511改变到灰度级Gray_512的中央灰度级CG处。此外，第二锁存器4313可以输出数据信号D1至D9，使得噪声N不会出现在多个输入数据信号D1至D9从灰度级Gray_512改变到灰度级Gray_511的中央灰度级CG处。
也就是说，第二锁存器4313可以在工作电压范围POA和工作电压范围NOA之间的边界处延迟灰度级Gray_511和Gray_512之间的第一数字信号MSB的使能电平定时和禁止电平定时。因此，第二锁存器4313可以控制第一数字信号MSB以减少在数模转换器45的输出处的噪声。
在下文中，参照图10和图11描述根据另一实施例的延迟电路。
图10和图11是根据另一实施例的延迟电路。
参照图10，锁存电路43可以包括延迟电路431B。
延迟电路431B可以通过延迟源输出使能信号SOE来生成经延迟的源输出使能信号SOE_D。延迟电路431B可以是包括晶体管M1、M2、M3、M4、M5和M6的施密特(Schmitt)反相电路。
因此，延迟电路341B可以将第一数字信号MSB的电平变为使能电平的定时延迟给定时段，使得噪声N不会出现在多个输入数据信号D1至D9从灰度级Gray_511改变到灰度级Gray_512的中央灰度级CG处。此外，延迟电路341B可以将第一数字信号MSB的电平变为禁止电平的定时延迟给定时段，使得噪声N不会出现在多个输入数据信号D1至D9从灰度级Gray_512改变到灰度级Gray_511的中央灰度级CG处。
参照图11，锁存电路43可以包括延迟电路431C。
延迟电路431C可以控制第十开关列SW10的开关SW10A或SW10B的偏置电压Vb。延迟电路431C可以通过使用输入电压Vin来控制偏置电压Vb，从而控制开关SW10A或SW10B的偏置电流。延迟电路431C可以包括控制PMOS晶体管MP1、MP2和MP3以及控制PMOS晶体管MP1、MP2和MP3的偏置电压的P偏置电路。并且延迟电路431C可以包括NMOS晶体管MN1、MN2和MN3以及控制NMOS晶体管MN1、MN2和MN3的偏置电压的N偏置电路。P偏置电路和N偏置电路可以彼此独立地工作。
因此，延迟电路431C可以控制开关SW10A或SW10B的偏置电压Vb，使得在多个输入数据信号D1至D9从灰度级Gray_511改变到灰度级Gray_512的中央灰度级CG处延迟第一数字信号MSB的使能电平定时。也就是说，延迟电路431C可以通过控制偏置电压Vb来延迟第一数字信号MSB的使能电平定时。
此外，延迟电路431C可以控制开关SW10A或SW10B的偏置电压Vb，使得在多个输入数据信号D1至D9从灰度级Gray_512改变到灰度级Gray_511的中央灰度级CG处延迟第一数字信号MSB的禁止电平定时。可以通过数据包选项来控制对应于偏置电压Vb的偏置电流。也就是说，延迟电路431C可以通过控制偏置电压Vb来延迟第一数字信号MSB的禁止电平定时。可以通过数据包选项来控制第一数字信号MSB的使能电平定时和禁止电平定时在中央灰度级CG处延迟的程度。
在下文中，参照图12到图15描述第一数字信号的延迟。
图12是示出根据实施例的第一数字信号的电平变为使能电平的定时的曲线图。
图13是示出根据实施例的第二DAC的输出信号的曲线图。
图14是示出根据实施例的第一数字信号的电平变为禁止电平的定时的曲线图。
图15是示出根据实施例的第二DAC的输出信号的曲线图。
参照图12和图13，在节点N1中，在多个输入数据信号D1至Dn从灰度级Gray_511改变到灰度级Gray_512的中央灰度级CG处可能出现对应于半间隙伽马HGG的噪声。因此，在模拟信号Ap中可能包括噪声。
第二DAC 4512可以控制第一数字信号MSB的使能电平，使得噪声N不出现。例如，第二DAC 4512可以控制第一数字信号MSB，使得第一数字信号MSB延迟延迟时间DT，并且第一数字信号MSB的电平变为使能电平。因此，可以在多个输入数据信号D1至Dn从灰度级Gray_511改变到灰度级Gray_512的中央灰度级CG处消除模拟信号A的噪声。
参照图14和图15，在节点N2中，在多个数据信号D1至Dn从灰度级Gray_512改变到灰度级Gray_511的中央灰度级CG处可能出现对应于半间隙伽马HGG的噪声。因此，在模拟信号Ap中可能包括噪声。
第二DAC 4512可以控制第一数字信号MSB的禁止电平，使得噪声N不出现。例如，第二DAC 4512可以控制第一数字信号MSB，使得第一数字信号MSB延迟延迟时间DT，并且第一数字信号MSB的电平变为禁止电平。因此，可以在多个输入数据信号D1至Dn从灰度级Gray_512改变到灰度级Gray_511的中央灰度级CG处消除模拟信号A的噪声。
因此，根据实施例的数据驱动器40具有的效果在于，通过控制对应于第一数字信号MSB的第十开关列SW10的开关操作，可以减少在第一开关单元PDAC的工作电压范围改变到第二开关单元NDAC的工作电压范围的中央定时处的噪声。

Claims (20)

1.一种锁存电路，将包括灰度级数据的数字信号输出到数模转换器DAC，所述锁存电路包括：
第一锁存器，配置为存储所述数字信号；以及
第二锁存器，配置为通过基于中央灰度级控制包括在所述数字信号中的第一信号的电平变为使能电平的第一定时来输出所述数字信号，
其中，所述灰度级数据包括第一灰度级数据和第二灰度级数据，
所述第一定时是从所述第一灰度级数据改变为被施加所述第二灰度级数据的定时，
所述第一信号是最高有效位MSB信号。
2.根据权利要求1所述的锁存电路，其中：
所述DAC包括第一开关和第二开关，所述第一开关包括P型晶体管并且在第一工作电压范围内执行开关操作，所述第二开关包括N型晶体管并且在第二工作电压范围内执行开关操作，
所述第一工作电压范围和所述第二工作电压范围之间的边界对应于所述中央灰度级，
所述第二锁存器基于所述中央灰度级来控制所述第一定时，使得所述第一定时延迟延迟时间，
所述中央灰度级对应于所述第一工作电压范围内的最低灰度级，并且对应于所述第二工作电压范围内的最高灰度级。
3.根据权利要求2所述的锁存电路，其中，所述第一开关在所述第一工作电压范围内输出所述第一信号，并且在经延迟的所述第一定时处输出所述第一信号。
4.根据权利要求3所述的锁存电路，其中：
响应于从外部接收的锁存延迟信号来控制所述延迟时间的时段，以及
所述第二锁存器响应于所述锁存延迟信号来控制所述第一定时，使得所述第一定时延迟所述延迟时间。
5.根据权利要求3所述的锁存电路，其中：
所述锁存电路还包括多路复用器MUX，所述MUX配置为选择延迟时间并生成锁存延迟信号，以及
所述第二锁存器响应于所述锁存延迟信号来控制所述第一定时，使得所述第一定时延迟所选择的延迟时间。
6.一种数据驱动器，包括：
数模转换器DAC，配置为将包括灰度级数据的数字信号转换为模拟信号；以及
锁存电路，配置为将所述数字信号发送到所述DAC，
其中，所述锁存电路包括：
第一锁存器，配置为存储所述数字信号；以及
第二锁存器，配置为通过基于中央灰度级控制包括在所述数字信号中的第一信号的电平变为使能电平的第一定时来输出所述数字信号，
其中，所述灰度级数据包括第一灰度级数据和第二灰度级数据，
所述第一定时是从所述第一灰度级数据改变为被施加所述第二灰度级数据的定时，
所述第一信号是最高有效位MSB信号。
7.根据权利要求6所述的数据驱动器，其中：
所述DAC包括：第一开关和第二开关，所述第一开关包括P型晶体管并且在第一工作电压范围内执行开关操作，所述第二开关包括N型晶体管并且在第二工作电压范围内执行开关操作，
所述第一工作电压范围和所述第二工作电压范围之间的边界对应于所述中央灰度级，
所述第二锁存器基于所述中央灰度级来控制所述第一定时，使得所述第一定时延迟延迟时间，以及
所述中央灰度级对应于所述第一工作电压范围内的最低灰度级，并且对应于所述第二工作电压范围内的最高灰度级。
8.根据权利要求7所述的数据驱动器，其中，所述第一开关在所述第一工作电压范围内输出所述第一信号，并且在经延迟的所述第一定时处输出所述第一信号。
9.根据权利要求8所述的数据驱动器，其中：
响应于从外部接收的锁存延迟信号来控制所述延迟时间的时段，以及
所述第二锁存器响应于所述锁存延迟信号来控制所述第一定时，使得所述第一定时延迟所述延迟时间。
10.根据权利要求8所述的数据驱动器，其中：
所述锁存电路还包括MUX，所述MUX配置为选择延迟时间并生成锁存延迟信号，以及
所述第二锁存器响应于所述锁存延迟信号来控制所述第一定时，使得所述第一定时延迟所选择的延迟时间。
11.一种锁存电路，将包括灰度级数据的数字信号输出到数模转换器DAC，所述锁存电路包括：
第一锁存器，配置为存储所述数字信号；以及
第二锁存器，配置为通过控制第一定时和第二定时来输出所述数字信号，在所述第一定时处，包括在所述数字信号中的第一信号的电平变为使能电平，在所述第二定时处，所述第一信号的电平变为禁止电平，
其中，所述灰度级数据包括第一灰度级数据和第二灰度级数据，
所述第一定时是从所述第一灰度级数据改变为被施加所述第二灰度级数据的定时，
所述第二定时是从所述第二灰度级数据改变为被施加所述第一灰度级数据的定时，以及
所述第一信号是最高有效位MSB信号。
12.根据权利要求11所述的锁存电路，其中：
所述DAC包括：第一开关和第二开关，所述第一开关包括P型晶体管并且在第一工作电压范围内执行开关操作，所述第二开关包括N型晶体管并且在第二工作电压范围内执行开关操作，以及
所述第二锁存器基于与所述第一工作电压范围与所述第二工作电压范围之间的边界对应的所述灰度级数据来控制所述第一定时和所述第二定时，使得所述第一定时和所述第二定时延迟延迟时间。
13.根据权利要求12所述的锁存电路，其中：
所述第一开关在所述第一工作电压范围内、在经延迟的所述第一定时处输出所述第一信号，以及
所述第二开关在所述第二工作电压范围内、在经延迟的所述第二定时处输出所述第一信号。
14.根据权利要求13所述的锁存电路，其中：
响应于输出使能信号将所述数字信号输出到所述DAC，以及
所述锁存电路还包括延迟电路，所述延迟电路配置为控制所述输出使能信号，使得所述第一定时和所述第二定时延迟所述延迟时间。
15.根据权利要求13所述的锁存电路，还包括延迟电路，所述延迟电路配置为控制所述第一开关的偏置电压和所述第二开关的偏置电压，使得所述第一定时和所述第二定时延迟所述延迟时间。
16.一种数据驱动器，包括：
数模转换器DAC，配置为将包括灰度级数据的数字信号转换为模拟信号；以及
锁存电路，配置为将所述数字信号发送到所述DAC，
其中，所述锁存电路包括：
第一锁存器，配置为存储所述数字信号；以及
第二锁存器，配置为通过控制第一定时和第二定时来输出所述数字信号，在所述第一定时处，包括在所述数字信号中的第一信号的电平变为使能电平，在所述第二定时处，所述第一信号的电平变为禁止电平，
其中，所述灰度级数据包括第一灰度级数据和第二灰度级数据，
所述第一定时是从所述第一灰度级数据改变为被施加所述第二灰度级数据的定时，
所述第二定时是从所述第二灰度级数据改变为被施加所述第一灰度级数据的定时，以及
所述第一信号是最高有效位MSB信号。
17.根据权利要求16所述的数据驱动器，其中：
所述DAC包括：第一开关和第二开关，所述第一开关包括P型晶体管并且在第一工作电压范围内执行开关操作，所述第二开关包括N型晶体管并且在第二工作电压范围内执行开关操作，以及
所述第二锁存器基于与所述第一工作电压范围与所述第二工作电压范围之间的边界对应的所述灰度级数据来控制所述第一定时和所述第二定时，使得所述第一定时和所述第二定时延迟延迟时间。
18.根据权利要求17所述的数据驱动器，其中：
所述第一开关在所述第一工作电压范围内、在经延迟的所述第一定时处输出所述第一信号，以及
所述第二开关在所述第二工作电压范围内、在经延迟的所述第二定时处输出所述第一信号。
19.根据权利要求18所述的数据驱动器，其中：
响应于输出使能信号将所述数字信号输出到所述DAC，以及
所述锁存电路还包括延迟电路，所述延迟电路配置为控制所述输出使能信号，使得所述第一定时和所述第二定时延迟所述延迟时间。
20.根据权利要求18所述的数据驱动器，其中，所述锁存电路还包括延迟电路，所述延迟电路配置为控制所述第一开关的偏置电压和所述第二开关的偏置电压，使得所述第一定时和所述第二定时延迟所述延迟时间。
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