JP5047699B2 - 増幅回路、デジタルアナログ変換回路及び表示装置 - Google Patents

増幅回路、デジタルアナログ変換回路及び表示装置 Download PDF

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Description

本発明は、増幅回路、デジタルアナログ変換回路に関し、特に、データドライバ等に適用して好適な増幅回路とデジタルアナログ変換回路、ならびにデータドライバと表示装置に関する。
近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では、液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図９を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図９には、液晶表示部の１画素に接続される主要な構成が、等価回路によって模式的に示されている。
一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６６を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。
スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調信号電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６６との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフとされた後も該電位差を液晶容量９６５で一定期間保持することで画像を表示するものである。
半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。
なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は表示コントローラー９５０で制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給され、映像データはデータドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。
１画面分のデータの書き換えは、１フレーム期間（通常１／６０・秒、動画対応では１／１２０・秒の場合もある）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調信号電圧が供給される。
なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調信号電圧で駆動することが必要とされる。このため、データドライバ９８０は、映像データを階調信号電圧に変換するデジタルアナログ変換器（ＤＡＣ）と、その階調信号電圧をデータ線９６２に増幅出力する増幅回路を含むデジタルアナログ変換回路を備えている。
近年の液晶表示装置では、高画質化（多色化）が進み、少なくとも２６万色（ＲＧＢ各６ビット映像データ）、さらには２６８０万色（ＲＧＢ各８ビット映像データ）以上の需要が高まっている。このため、多ビット映像データに対応した階調信号電圧を出力するデータドライバは、ＤＡＣの回路規模が増加し、それによりデータドライバＬＳＩのチップ面積が増加し、コスト高を招く要因となってきている。また、液晶表示装置は大画面化とともに高解像度化も進み、データ線９６２の負荷容量は大幅に増大する一方で、１フレーム期間をゲート線数で割った時間にほぼ相当する１データ選択期間（１データ出力期間）は短くなっている。このためドライバＬＳＩの出力バッファを担う増幅回路は、短い１データ選択期間に、大容量負荷を高い電圧精度で高速に駆動しなければならない。
多ビットデジタルデータをアナログ電圧信号に変換する省面積なＤＡＣとして、タイムシリアルに入力されるデジタルデータに応じて基準電圧を順次サンプルし、容量間の電荷再配分を繰り返すことによってレベル電圧を得るシリアルＤＡＣが知られている。
図１０は、後記特許文献１に記載されているシリアルＤＡＣを備えたデジタルアナログ変換回路の構成の一例を示す図である。なお、本明細書では、デジタル信号をアナログ信号に変換する回路ブロックを「ＤＡＣ」（Digital-to-Analog Converter）と表記し、ＤＡＣとＤＡＣの出力を増幅する増幅回路を含む構成を「デジタルアナログ変換回路」（Digital-to-Analog Conversion circuit）と表記して区別する。
図１０のデジタルアナログ変換回路は、電圧供給端子Ｎ５、Ｎ６にそれぞれ供給される２つの参照電圧Ｖ５、Ｖ６を備え、電圧供給端子Ｎ５に第１端子が接続され、第２端子が端子Ｎ５１に接続された容量Ｃ９１と、電圧供給端子Ｎ５に第１端子が接続され、第２端子が端子Ｎ５２に接続された容量Ｃ９２と、端子Ｎ５１を、電圧供給端子Ｎ５又はＮ６に切替接続する切替スイッチ９１１と、端子Ｎ５１、Ｎ５２間に接続されるスイッチ９１２と、端子Ｎ５２と電圧供給端子Ｎ５間に接続されたスイッチ９１３と、からなるシリアルＤＡＣと、端子Ｎ５２に非反転入力端（＋）が接続され、反転入力端（−）が出力端子に接続された差動増幅器よりなるボルテージフォロワ回路９１９と、を備えて構成されている。なお、通常、容量Ｃ９１、Ｃ９２の容量値は等しく構成される。
図１０のデジタルアナログ変換回路の動作について説明する。最初に、スイッチ９１３が一時的にオンとされ、容量Ｃ９２の両端（Ｎ５及びＮ５２）の電位差（端子間電圧）がゼロにリセットされる。
次に、タイムシリアルに入力されるデジタルデータ（Ｂ１〜ＢＫ）のうち最下位ビットデータＢ１の値に応じて、切替スイッチ９１１により、端子Ｎ５１に参照電圧Ｖ５又はＶ６のいずれかがサンプルされ、その後、スイッチ９１１はオフ（オープン）とされる。そして、スイッチ９１２がオンとされ、容量Ｃ９１、Ｃ９２間で電荷再配分が起こり、スイッチ９１２がオフとされて、電荷が、容量Ｃ９２にホールドされる。
引き続き、次のビットデータＢ２に応じて、スイッチ９１１により、端子Ｎ５１に参照電圧Ｖ５又はＶ６のいずれかがサンプルされ、スイッチ９１２により、容量Ｃ９１、Ｃ９２間で電荷再配分後、再配分された電荷が、容量Ｃ９２にホールドされる。
以下、同様に、低位のビットデータから、高位のビットデータの順に、サンプルとホールド動作が繰り返される。
Ｋビットデータの場合には、サンプルとホールドの１サイクルがＫ回繰り返され、そのときの端子Ｎ５２の電圧は下記式（１）で表される。
VN52 = (2-1 x BK + 2-2 x BK-1 + … + 2-K x B１)x(V6 - V5) + V5 …（１）

ただし、ＢＫ、ＢＫ−１、・・・、Ｂ１は０又は１とする。
そして電圧ＶＮ５２が、ボルテージフォロワ回路９１９により出力電圧Ｖｏｕｔとして増幅出力される。これにより、図１０のデジタルアナログ変換回路は、参照電圧Ｖ５、Ｖ６間を、２Ｋ個に均等分割する各電圧レベルをＫビットデータに応じて出力することができる。
図１０のデジタルアナログ変換回路は、素子数がデータのビット数に依存しないため、多ビット化に対して回路規模が非常に小さくできる（省面積）という特徴がある。
しかし、図１０のデジタルアナログ変換回路の出力電圧は、各電圧レベル間が等間隔のリニア出力となり、そのままでは、液晶の非線形なガンマ特性に合わせた階調電圧を出力することができない。
これに対して、昨今、出力に必要な階調電圧数の数倍のリニア出力を可能とするＤＡＣを構成し、その多数のリニア出力レベルの中で、液晶のガンマ特性に合う階調電圧を割り当てるという方法が、非特許文献１などで提案されている。
この方法では、実際に出力される階調電圧数に対応したビット数より、２、３ビット程度増加する。そのため、ビット数に依存しない図１０のようなデジタルアナログ変換回路は好適とされている。
特開昭５９−１５４８２０号公報（第１図） SOCIETY FOR INFORMATION DISPLAY 2004 INTERNATIONAL SYMPOSIUM DIGEST OF TECHNICAL PAPERS VOLUME XXXV pp.1556-1559
図１０を参照して説明したデジタルアナログ変換回路は、多ビット化に対して省面積化が可能ではある。しかしながら、このデジタルアナログ変換回路は、本発明者の検討結果によれば、出力端子に接続される容量負荷（データ線９６２）をデジタルデータに応じたレベル電圧信号に高速駆動することが難しい、という課題がある。以下、説明する。
図１０のデジタルアナログ変換回路の動作の特徴として、デジタルデータを対応するレベル電圧信号に変換するには、デジタルデータのビット数（Ｋ）回分のサイクル動作が必要である。また、ビット数が多いほど階調間の電圧差が小さくなり、高い電圧精度が必要とされるため、１回のサイクル動作に必要な時間も長くなる。したがって、このサイクル動作期間、即ち、デジタル−アナログ変換期間（以後、「ＤＡ変換期間」という）を、１データ期間内に設けると、ボルテージフォロワ回路９１９より、目的のレベル電圧信号が出力される実質駆動期間が短縮される、という問題が生じる。
したがって、データ線負荷容量が大きく、且つ、１データ出力期間が短い、大画面、高精細表示装置のデータドライバに、図１０の構成を適用することは難しい。
そこで、本発明が解決しようとする課題は、電圧信号を出力する実質駆動期間が、ＤＡ変換期間によって短縮されないデジタルアナログ変換回路を提供することにある。
また、本発明が解決しようとする他の課題は、回路面積及び消費電流を抑えるデジタルアナログ変換回路を提供することにある。
また、本発明が解決しようとする他の課題は、上記デジタルアナログ変換回路を用いて、多ビット化に対応した大画面、高精細表示において高品質化を実現するデータドライバ及び表示装置を提供することにある。
本願で開示される発明は、上記課題を解決するため、概略以下の通りの構成とされる。
本発明の１つのアスペクト（側面）に係る増幅回路は、第１及び第２の差動段と、
前記第１及び第２の差動段の出力信号を受け、増幅回路の出力端子を充電又は放電駆動する増幅段と、を備え、
前記第１の差動段の入力対の第１の入力は、第１の信号を受け、
前記第２の差動段の入力対の第１の入力は、第２の信号を受け、
前記第１の差動段の入力対の第２入力には、前記第１の信号又は前記出力端子からの帰還信号が切替入力され、
前記第２の差動段の入力対の第２入力には、前記第２の信号又は前記出力端子からの帰還信号が切替入力される、ことを特徴とする。
本発明に係る増幅回路において、前記第１の差動段は、第１の差動対を備え、
前記第２の差動段は、第２の差動対を備え、
前記第１及び第２の差動対の出力対に共通接続された負荷回路を備え、
前記第１及び第２の差動対の共通接続された出力対の少なくとも１つの出力が、前記増幅段の入力に接続されている。
本発明に係る増幅回路において、前記第１の差動段は、第１の差動対と、前記第１の差動対の出力対に接続された第１の負荷回路と、を備え、
前記第２の差動段は、第２の差動対と、前記第２の差動対の出力対に接続された第２の負荷回路と、を備え、
前記増幅段の入力には、前記第１の差動対の出力対の少なくとも１つの出力、又は前記２の差動対の出力対の少なくとも１つの出力が切替入力される構成としてもよい。本発明に係る増幅回路において、前記第１の差動対の出力対の少なくとも１つの出力と前記増幅段の入力間に挿入されたスイッチと、前記第２の差動対の出力対の少なくとも１つの出力と前記増幅段の入力間に挿入されたスイッチと、を備えた構成としてもよい。
本発明に係る増幅回路において、前記第１の差動段の入力対の前記第１及び第２の入力に、前記第１の信号と前記出力端子からの帰還信号とがそれぞれ入力されるとき、前記第２の差動段の前記第１及び第２の入力には前記第２の信号が共通に入力される。
本発明に係る増幅回路において、前記第２の差動段の入力対の前記第１及び第２の入力に、前記第２の信号と前記出力端子からの帰還信号とがそれぞれ入力されるとき、前記第１の差動段の前記第１及び第２の入力には前記第１の信号が共通に入力される。
本発明に係る増幅回路において、前記第１の差動段の入力対の第２入力に前記出力端子からの帰還信号が入力されるとき、前記第２の差動段の入力対の第２入力には前記第２の信号が入力され、前記第２の差動段の入力対の第２入力に前記出力端子からの帰還信号が入力されるとき、前記第１の差動段の入力対の第２入力には前記第１の信号が入力される構成としてもよい。
本発明に係る増幅回路において、前記第１の差動段の入力対の第２入力と前記出力端子に挿入されたスイッチと、前記第１の差動段の入力対の第１の入力と第２入力間に挿入されたスイッチと、前記第２の差動段の入力対の第２入力と前記出力端子に挿入されたスイッチと、前記第２の差動段の入力対の第１の入力と第２入力間に挿入されたスイッチと、を備えている。
本発明の別のアスペクトに係るデジタルアナログ変換回路は、前記した本発明に係る増幅回路と、タイムシリアルに入力される第１及び第２のデジタル信号に応じて、前記第１又は第２の信号をそれぞれ変換出力される第１及び第２のシリアルＤＡＣ（デジタルアナログ変換器）と、を備えている。
本発明に係るデジタルアナログ変換回路において、第１のデータ期間において、
前記第１のシリアルＤＡＣは、前記第１のデータ期間に入力された前記第１のデジタル信号を前記第１の信号に変換し、
前記第２のシリアルＤＡＣは、前記第１のデータ期間の１つ前のデータ期間に入力されたデジタル信号を変換した信号を保持し、
前記増幅回路は、前記第２のシリアルＤＡＣに保持される前記信号を前記出力端子より増幅出力し、
前記第１のデータ期間の後に続く第２のデータ期間において、
前記第２のシリアルＤＡＣは、前記第２のデータ期間に入力された前記第２のデジタル信号を前記第２の信号に変換し、
前記第１のシリアルＤＡＣは、前記第１のデータ期間に変換した前記第１の信号を保持し、
前記増幅回路は、前記第１の信号を前記出力端子より増幅出力する。
本発明に係るデジタルアナログ変換回路において、前記第１及び第２のシリアルＤＡＣの１方または両方の各々が、
入力されたデジタル信号の各ビットの値に応じて、出力端を、第１の電位端子又は第２の電位端子との接続に切り替える切替スイッチと、
前記切替スイッチの前記出力端と前記第１電位端子間に接続された第１の容量と、
前記切替スイッチの前記出力端に一端が接続された第１のスイッチと、
前記第１のスイッチの他端と前記第１電位端子間に接続された第２の容量と、
前記第２の容量の端子間に接続される第２のスイッチと、
を備えている。
本発明に係るデジタルアナログ変換回路において、前記第１のシリアルＤＡＣは、
入力されたデジタル信号の各ビットの値に応じて、出力端を、第１の電位端子又は第２の電位端子との接続に切り替える切替スイッチと、
前記切替スイッチの前記出力端と前記第１電位端子間に接続された第１の容量と、
前記切替スイッチの前記出力端に一端が接続された第１のスイッチと、
前記第１のスイッチの他端と前記第１電位端子間に接続された第２の容量と、
前記第２の容量の端子間に接続される第２のスイッチと、
を備えている。本発明に係るデジタルアナログ変換回路において、前記第２のシリアルＤＡＣは、
前記切替スイッチの前記出力端に一端が接続された第３のスイッチと、
前記第１のスイッチの他端と前記第１電位端子間に接続された第３の容量と、
前記第２の容量の端子間に接続される第４のスイッチと、
を備えている。
本発明の他のアスペクトに係るデータドライバは、前記した本発明に係るデジタルアナログ変換回路を含む。より詳しくは、データドライバは、シリアルパラレル変換及びラッチ回路と、参照電圧発生回路と、デジタルアナログ変換回路と、出力切替回路と、前記各回路に必要な制御信号を生成する制御信号発生回路と、を備えている。
前記シリアルパラレル変換及びラッチ回路は、入力デジタルデータ信号と前記制御信号発生回路からの制御信号とを入力し、シリアル化されているデータ信号を出力数に対応してパラレル変換し、ビット単位でラッチし、該ラッチしたデータ信号をビット単位に、前記デジタルアナログ変換回路へ出力する。
前記デジタルアナログ変換回路は、第１及び第２極性にそれぞれ対応するデジタルアナログ変換回路を備えている。
前記第１極側のデジタルアナログ変換回路は、前記参照電圧発生回路で生成された第１、第２の参照電圧をそれぞれ入力し、前記シリアルパラレル変換及びラッチ回路よりビット単位で順次出力されるデータ信号に応じて第１極側の電圧信号を変換出力する。
前記第２極側のデジタルアナログ変換回路は、前記参照電圧発生回路で生成された第３、第４の参照電圧を入力し、前記シリアルパラレル変換及びラッチ回路よりビット単位で順次出力されるデータ信号に応じて第２極側の電圧信号を変換出力する。前記出力切替回路は、前記制御信号発生回路からの制御信号に基づき、前記デジタルアナログ変換回路より出力される前記第１極側の電圧信号と前記第２極側の電圧信号を、所定のタイミングにて第１、第２のドライバ出力端子に切替出力する。
本発明の他のアスペクトに係る表示装置は、前記した本発明に係るデータドライバを備えている。
本発明の他のアスペクトに係るデジタルアナログ変換装置は、一方がデジタルアナログ変換を行うとき、他方は変換したアナログ電圧を保持する動作を、交互に切替えて行う、第１及び第２のＤＡＣ（デジタルアナログ変換器）と、一方の差動回路が、その反転入力端にデジタルアナログ変換装置の出力端子が帰還接続されたボルテージフォロワ構成のとき、他方の差動回路の反転入力端と非反転入力端には同相信号が入力されるように切替制御される、第１及び第２の差動回路を含む増幅回路と、を備え、一方の差動回路がボルテージフォロワ構成のとき、前記一方の差動回路の非反転入力端には一方のＤＡＣより変換済みのアナログ電圧が入力され、反転入力端と非反転入力端に同相信号が入力される他方の差動回路に対応する他方のＤＡＣではデジタルアナログ変換が行われる。本発明において、前記一方の差動回路がボルテージフォロワ構成のとき、デジタルアナログ変換が行われる前記他方のＤＡＣの出力信号が、前記同相信号として、前記他方の差動回路の反転入力端と非反転入力端に共通に入力される。
本発明のさらに他のアスペクトに係る装置は、一方が入力信号のサンプリング動作を行うとき、他方はサンプリングされた信号をホールドする動作を、交互に切替えて行う、第１及び第２のサンプル・ホールド回路と、一方の差動回路が、その反転入力端に増幅器の出力端子が帰還接続されたボルテージフォロワ構成のとき、他方の差動回路の反転入力端と非反転入力端には同相信号が入力されるように切替制御される、第１及び第２の差動回路と、を備え、一方の差動回路がボルテージフォロワ構成のとき、前記一方の差動回路の非反転入力端には一方のサンプル・ホールド回路でホールドされた信号が入力され、反転入力端と非反転入力端に同相信号が入力される他方の差動回路に対応する他方のサンプル・ホールド回路ではサンプリング動作が行われる。本発明において、前記一方の差動回路がボルテージフォロワ構成のとき、サンプリング動作が行われる前記他方のサンプル・ホールド回路の出力信号が、前記同相信号として、前記他方の差動回路の反転入力端と非反転入力端に共通に入力される。
本発明によれば、目的の電圧信号を出力する実質駆動期間が、ＤＡ変換期間によって短縮されないデジタルアナログ変換回路を提供することができる。
本発明によれば、上記効果を奏しながら、回路面積及び消費電流を抑えることができる。
本発明によれば、デジタルアナログ変換器をデータドライバとして具備することで、多ビット化に対応した大画面、高精細表示において高品質化を実現するデータドライバ及び表示装置を提供することができる。
本発明に係るデジタルアナログ変換回路は、その出力端子に接続される１データ線の駆動に対して、第１及び第２のシリアルＤＡＣ（１１０、２１０）と増幅回路（１０）を備え、第１のデータ期間において、第１のシリアルＤＡＣ（１１０）が、第１のデータ期間に入力された第１のデジタル信号を第１の信号に変換し、第２のシリアルＤＡＣ（２１０）が、第１のデータ期間の１つ前のデータ期間に入力されたデジタル信号を変換した信号を保持し、増幅回路（１０）が第２のシリアルＤＡＣ（２１０）に保持される信号をデータ線に増幅出力する。
第１のデータ期間の後に続く第２のデータ期間においては、第２のシリアルＤＡＣ（２１０）が、第２のデータ期間に入力された第２のデジタル信号を第２の信号に変換し、第１のシリアルＤＡＣ（１１０）が、第１のデータ期間に変換した前記第１の信号を保持し、増幅回路（１０）は第１のシリアルＤＡＣ（１１０）に保持される第１の信号をデータ線に増幅出力する。本発明においては、一のＤＡＣにシリアル入力されるビット列からなるデジタル信号を電圧信号に変換する変換動作と、他のＤＡＣにおいて既に変換済みの電圧の増幅出力をインターリーブ動作させる。
すなわち、本発明によれば、デジタル信号を目的の電圧信号に変換するＤＡ変換期間を、該電圧信号をデータ線に駆動するデータ期間の前のデータ期間に設けることで、該電圧信号をデータ線に駆動する１データ期間の実質駆動期間がＤＡ変換期間によって短縮されない。このため、大容量のデータ線も十分駆動することができる。なお、第１及び第２のシリアルＤＡＣ（１１０、２１０）は、サンプル＆ホールド回路等に置き換えてもよい。ＤＡ変換期間は、シリアルＤＡＣのサイクル期間やサンプル＆ホールド回路のサンプリング期間に対応する。
さらに、本発明において、増幅回路は、前記第１及び第２のシリアルＤＡＣの出力信号をそれぞれ受ける第１及び第２の差動段と、前記第１及び第２の差動段に対して共通の増幅段を備える。前記増幅段は、前記第１及び第２の差動段の出力を異なるタイミング（異なるデータ期間）で増幅し、データ線に出力する。このとき、前記第１及び第２の差動段の一方は、非反転入力端に対応するシリアルＤＡＣ（前記第１及び第２のシリアルＤＡＣの一方）の出力が入力され、反転入力端に前記増幅段の出力が帰還入力されたボルテージフォロワ構成とされ、前記第１及び第２の差動段の他方は、反転入力端と非反転入力端に、対応するシリアルＤＡＣ（前記第１及び第２のシリアルＤＡＣの他方）の出力が同相信号として共通に入力される構成とされる。本発明では、前記第１及び第２の差動段に対して増幅段を共有することで、増幅段の面積の増加を抑え、消費電力の増加も抑えることができる。以下実施例に即して説明する。
＜実施例１＞
図１は、本発明の一実施例のデジタルアナログ変換回路の構成を示す図である。図１を参照すると、本実施例のデジタルアナログ変換回路は、増幅回路１０と、第１、第２のシリアルＤＡＣ１１０、２１０と、制御信号発生回路１７とを備えている。
制御信号発生回路１７は、基準信号ＣＬＫとタイミング信号を入力し、少なくとも両信号に基づいて生成された制御信号１、制御信号２、制御信号３が、増幅回路１０、第１、第２のシリアルＤＡＣ１１０及び２１０にそれぞれ出力される。
増幅回路１０は、出力対同士が共通接続された、ＮＭＯＳ構成の第１の差動対（Ｍ１１、Ｍ１２）とＮＭＯＳ第２の差動対（Ｍ２１、Ｍ２２）を備えている。第１の差動対（Ｍ１１、Ｍ１２）の共通ソースと低位電源ＶＳＳとの間には電流源Ｍ１０が接続され、第２の差動対（Ｍ２１、Ｍ２２）の共通ソースと低位電源ＶＳＳとの間には電流源Ｍ２０が接続されている。
第１の差動対（Ｍ１１、Ｍ１２）及び第２の差動対（Ｍ２１、Ｍ２２）の共通接続された出力対（ノードＮ５３、Ｎ５４）と、高位電源ＶＤＤとの間には、負荷回路としてＰＭＯＳカレントミラー（Ｍ１３、Ｍ１４）が接続される。
また出力対（ノードＮ５３、Ｎ５４）と負荷回路（Ｍ１３、Ｍ１４）の接続ノード対の一端（ノードＮ５３）と出力端子Ｎ５との間に増幅段１５が接続され、接続ノード対の一端（ノードＮ５３）の電圧信号を入力して出力端子Ｎ５に増幅出力する。
第１の差動対（Ｍ１１、Ｍ１２）の入力対の第１の入力（Ｍ１１のゲート）と第２の入力（Ｍ１２のゲート）との間にスイッチ１２１が接続され、第１の差動対（Ｍ１１、Ｍ１２）の第２の入力と出力端子Ｎ５との間にスイッチ１２２が接続されている。
また、第２の差動対（Ｍ２１、Ｍ２２）の第１の入力（Ｍ２１のゲート）と第２の入力（Ｍ２２のゲート）との間にスイッチ２２１が接続され、第２の差動対（Ｍ２１、Ｍ２２）の第２の入力と出力端子Ｎ５との間にスイッチ２２２が接続されている。
第１及び第２の差動対（Ｍ１１、Ｍ１２）、（Ｍ２１、Ｍ２２）のそれぞれの第１の入力には、第１及び第２の電圧信号Ｖｃ１２、Ｖｃ２２が入力される。
増幅回路１０は、制御信号１によるスイッチ１２１、１２２、２２１、２２２のオン・オフ制御により、第１及び第２の差動対（Ｍ１１、Ｍ１２）、（Ｍ２１、Ｍ２２）にそれぞれ入力される第１及び第２の電圧信号の一方に応じた出力信号をＶｏｕｔ１として出力する。
増幅回路１０は、第１及び第２の差動対（Ｍ１１、Ｍ１２）、（Ｍ２１、Ｍ２２）に対して、負荷回路及び出力段が共有されており、第１及び第２の差動対（Ｍ１１、Ｍ１２）、（Ｍ２１、Ｍ２２）ごとに負荷回路及び出力段を備える場合に比べて、省素子（省面積）及び低消費電力が可能である。
次に、図１に示した増幅回路１０の動作について、図２を参照して説明する。図２は、増幅回路１０が、第２の電圧信号Ｖｃ２２に応じた出力動作を行う第１データ期間と、第１の電圧信号Ｖｃ１２に応じた出力動作を行う第２データ期間の２つのデータ期間における、各スイッチの制御が示されている。図中の矢印記号→は、前の期間の状態（オン又はオフ）の継続を示している。
第１のデータ期間において、スイッチ１２１、１２２、２２１、２２２はそれぞれ、オン、オフ、オフ、オンとされる。このとき、第１の差動対（Ｍ１１、Ｍ１２）は、入力対の第１及び第２の入力が接続され、それぞれに第１の電圧信号Ｖｃ１２が供給される。これにより、第１の差動対（Ｍ１１、Ｍ１２）は同相入力とされ、電圧信号Ｖｃ１２の電位によらず、第１の差動対（Ｍ１１、Ｍ１２）の出力対の出力信号は一定となり、出力電圧Ｖｏｕｔ１には寄与しない。一方、第２の差動対（Ｍ２１、Ｍ２２）は、第１の入力（Ｍ２１のゲート）に第２の電圧信号Ｖｃ２２が供給され、第2の入力（Ｍ２２のゲート）は出力端子Ｎ５に接続される。
これにより、増幅回路１０は、第２の差動対（Ｍ２１、Ｍ２２）に対してボルテージフォロワとなり、出力電圧Ｖｏｕｔ１として、第２の電圧信号Ｖｃ２２が増幅出力される。
第２のデータ期間において、スイッチ１２１、１２２、２２１、２２２はそれぞれ、オフ、オン、オン、オフとされる。
このとき、第２の差動対（Ｍ２１、Ｍ２２）は、入力対の第１及び第２の入力が接続され、それぞれに第２の電圧信号Ｖｃ２２が供給される。これにより、第２の差動対（Ｍ２１、Ｍ２２）は同相入力とされ、第２の電圧信号の電位によらず、第２の差動対（Ｍ２１、Ｍ２２）の出力対の出力信号は一定となり、出力電圧Ｖｏｕｔ１には寄与しない。一方、第１の差動対（Ｍ１１、Ｍ１２）は、第１の入力（Ｍ１１のゲート）に第１の電圧信号Ｖｃ２１が供給され、第２の入力（Ｍ１２のゲート）は出力端子Ｎ５に接続される。これにより、増幅回路１０は、第１の差動対（Ｍ１１、Ｍ１２）に対してボルテージフォロワとなり、出力電圧Ｖｏｕｔ１として第１の電圧信号Ｖｃ２１が増幅出力される。
次に、第１、第２のシリアルＤＡＣ１１０、２１０について以下に説明する。
第１、第２のシリアルＤＡＣ１１０、２１０の各々は、図１０の構成から、ボルテージフォロワ回路９１９を取り除いた構成と等価（ただし参照番号は異なる）である。
第１のシリアルＤＡＣ１１０は、Ｋビットのデジタルデータ信号（Ｂ１〜ＢＫ）と、制御信号２を入力し、端子Ｎ１２よりアナログ電圧信号Ｖｃ１２を出力する。
具体的には、第１のシリアルＤＡＣ１１０は、電圧供給端子Ｎ１、Ｎ２にそれぞれ供給される２つの参照電圧Ｖ１、Ｖ２を備え、電圧供給端子Ｎ１に第１端子が接続され、第２端子がそれぞれ端子Ｎ１１、Ｎ１２に接続された２つの容量Ｃ１１、Ｃ１２と、端子Ｎ１２を、電圧供給端子Ｎ１又はＮ２に切替接続する切替スイッチ１１１と、端子Ｎ１１、Ｎ１２間に接続されるスイッチ１１２と、端子Ｎ１２と電圧供給端子Ｎ１間に接続されたスイッチ１１３を備えて構成されている。端子Ｎ１２は増幅回路１０の第１の差動対（Ｍ１１、Ｍ１２）の第１の入力（Ｍ１１のゲート）と接続される。また、容量Ｃ１１、Ｃ１２の容量値は等しく構成される。
第２のシリアルＤＡＣ２１０も、Ｋビットのデジタルデータ信号（Ｂ１〜ＢＫ）と、制御信号３を入力し、端子Ｎ２２よりアナログ電圧信号Ｖｃ２２を出力する。
具体的には、第２のシリアルＤＡＣ２１０は、電圧供給端子Ｎ１、Ｎ２にそれぞれ供給される２つの参照電圧Ｖ１、Ｖ２を備え、電圧供給端子Ｎ１に第１端子が接続され、第２端子がそれぞれ端子Ｎ２１、Ｎ２２に接続された２つの容量Ｃ２１、Ｃ２２と、端子Ｎ２２を、電圧供給端子Ｎ１又はＮ２に切替接続する切替スイッチ２１１と、端子Ｎ２１、Ｎ２２間に接続されるスイッチ２１２と、端子Ｎ２２と電圧供給端子Ｎ１間に接続されたスイッチ２１３を備えて構成されている。端子Ｎ２２は増幅回路１０の第２の差動対（Ｍ２１、Ｍ２２）の第１の入力（Ｍ２１のゲート）と接続される。また、容量Ｃ２１、Ｃ２２の容量値は等しく構成される。
第１及び第２のシリアルＤＡＣ１１０及び２１０は、それぞれに入力される制御信号２及び３による各スイッチのオン・オフ制御により、デジタルデータ信号（Ｂ１〜ＢＫ）に応じた電圧信号をＶｃ１２及びＶｃ２２として増幅回路１０へ出力する。
図２には、第１及び第２のシリアルＤＡＣ１１０及び２１０の動作として、第１及び第２のデータ期間における第１及び第２のシリアルＤＡＣ１１０及び２１０の各スイッチの制御が示されている。なお、第１のデータ期間は、リセット期間Ｔ１１、及び、シリアル入力されるデジタルデータ信号（Ｂ１〜ＢＫ）の１ビット毎に２つの期間をＫビット分備える。すなわち、期間Ｔ１２＿Ｂ１、Ｔ１３＿Ｂ１、Ｔ１２＿Ｂ２、Ｔ１３＿Ｂ２、…、Ｔ１２＿ＢＫ及びＴ１３＿ＢＫである。なお、図２では、途中のビットデータＢ２〜Ｂ（Ｋ−１）の部分は省略している。同様に、第２のデータ期間も、リセット期間Ｔ２１、及び、シリアル入力されるデジタルデータ信号（Ｂ１〜ＢＫ）の１ビット毎に２つの期間をＫビット分備える。すなわち、期間Ｔ２２＿Ｂ１、Ｔ２３＿Ｂ１、…、Ｔ２２＿ＢＫ及びＴ２３＿ＢＫである。なお図２中の矢印→は、前の期間の状態（オン又はオフ）の継続を示している。
まず、第１のシリアルＤＡＣ１１０のスイッチ１１１、１１２、１１３の制御について説明する。第１のデータ期間では、リセット期間Ｔ１１に、スイッチ１１１、１１２、１１３がそれぞれオフ、オフ、オンとされ、容量Ｃ１２の両端（Ｎ１及びＮ１２）の電位差（端子間電圧）がゼロ、すなわち端子Ｎ１２が参照電圧Ｖ１にリセットされる。
次に、期間Ｔ１２＿Ｂ１に、スイッチ１１１、１１２、１１３がそれぞれオン、オフ、オフとされる。このとき、端子Ｎ１１には、タイムシリアルに入力されるデジタルデータ（Ｂ１〜ＢＫ）のうちビットデータＢ１の値に応じて、参照電圧Ｖ１、Ｖ２のいずれかがスイッチ１１１により選択（サンプル）される。例えば、ビットデータＢ１＝０のとき参照電圧Ｖ１が選択され、ビットデータＢ１＝１のとき参照電圧Ｖ２が選択される。
そして期間Ｔ１３＿Ｂ１に、スイッチ１１１、１１２、１１３がそれぞれオフ、オン、オフとされる。このとき、スイッチ１１２を介して容量Ｃ１１、Ｃ１２間で電荷再配分が起こり、再配分された電荷が容量Ｃ１２に蓄積（ホールド）される。
引き続き、期間Ｔ１２＿Ｂ２に、スイッチ１１１、１１２、１１３がそれぞれオン、オフ、オフとされる。このとき端子Ｎ１１には、次のビットデータＢ２の値に応じて、参照電圧Ｖ１、Ｖ２のいずれかがスイッチ１１１により選択（サンプル）される。すなわちビットデータＢ１と同様に、ビットデータＢ２＝０のとき参照電圧Ｖ１が、Ｂ２＝１のとき参照電圧Ｖ２がそれぞれ選択される。そして期間Ｔ１３＿Ｂ２に、スイッチ１１１、１１２、１１３がそれぞれオフ、オン、オフとされ、このときスイッチ１１２を介して容量Ｃ１１、Ｃ１２間で電荷再配分が起こり、再配分された電荷が容量Ｃ１２に蓄積（ホールド）される。以下、同様に、順次期間Ｔ１２＿ＢK、Ｔ１３＿ＢKまで参照電圧のサンプルと、容量Ｃ１２への再配分された電荷の蓄積（ホールド）が繰り返される。
これにより、Ｋビットデータが入力される第１のデータ期間の終了時には、端子Ｎ１２の電圧信号ＶＮ１２（＝Ｖｃ１２）は下記式（２）で表される値となる。
ＶＮ１２＝（２−１・ＢＫ＋２−２・ＢＫ−１＋…＋２−Ｋ・Ｂ１）・（Ｖ２−Ｖ１）
＋Ｖ１ …（２）
ただし、ＢＫ、ＢＫ−１、…、Ｂ１は０又は１とし、容量Ｃ１１、Ｃ１２は互いに等しい容量値とする。そして電圧ＶＮ１２が、増幅回路１０に出力される。
すなわち、第１のシリアルＤＡＣ１１０は、第１のデータ期間に参照電圧Ｖ１、Ｖ２間を、２Ｋ個に均等分割する電圧レベルのうち、Ｋビットデータ（ＢＫ、ＢＫ−１、…、Ｂ１）に応じた電圧信号を変換出力することができる。
一方、第２のデータ期間では、１データ期間を通じて、スイッチ１１１、１１２、１１３が全てオフとされる。このため、第１のシリアルＤＡＣ１１０は、第１のデータ期間にデジタルアナログ変換された電圧信号ＶＮ１２を容量Ｃ１２に保持するとともに、ＶＮ１２を端子Ｎ１２より、増幅回路１０に出力する。
次に、第２のシリアルＤＡＣ２１０のスイッチ２１１、２１２、２１３の制御について説明する。第１のデータ期間では、１データ期間を通じてスイッチ２１１、２１２、２１３が全てオフとされる。このため、第２のシリアルＤＡＣ２１０は、第１の期間の一つ前のデータ期間にデジタルアナログ変換された電圧信号を容量Ｃ２２に保持するとともに、その電圧信号を増幅回路１０に出力する。
一方、第２のデータ期間では、リセット期間Ｔ２１及びＴ２２＿Ｂ１、Ｔ２３＿Ｂ１、…、Ｔ２２＿ＢＫ、Ｔ２３＿ＢＫの各期間のスイッチ２１１、２１２、２１３の制御は、第１のデータ期間におけるスイッチ１１１、１１２、１１３の制御と同様である。
したがって、容量Ｃ２１、Ｃ２２が互いに等しい容量値である場合、Ｋビットデータが入力される第２データ期間終了時の端子Ｎ２２の電圧信号ＶＮ２２（＝Ｖｃ２２）も、式（２）で表される値となる。
なお、電圧信号ＶＮ１２、ＶＮ２２はどちらも、式（２）で表されるが、第１及び第２のデータ期間でＫビットデータ（ＢＫ、ＢＫ−１、ＢＫ、…、Ｂ１）の値が変化すれば、ＶＮ１２とＶＮ２２が異なる電圧値をとることは言うまでもない。
以上より、図１のデジタルアナログ変換回路は、第１のデータ期間では、第２のシリアルＤＡＣ２１０において、第１のデータ期間の１つ前の期間に変換された電圧信号を、増幅回路１０により出力端子Ｎ５から増幅出力する。このとき、第１のシリアルＤＡＣ１１０では、ビット単位でシリアル入力される第１のデジタルデータ信号に応じて、対応する電圧信号Ｖｃ１２に変換する。
一方、第２のデータ期間では、第１のシリアルＤＡＣ１１０において、第１のデータ期間に変換された電圧信号Ｖｃ１２を、増幅回路１０により出力端子Ｎ５から増幅出力する。このとき、第２のシリアルＤＡＣ２１０では、ビット端子でシリアル入力される第２のデジタルデータ信号に応じて、対応する電圧信号Ｖｃ２２に変換する。
図１のデジタルアナログ変換回路は、入力されたデジタルデータを電圧信号に変換する期間と、変換した電圧信号をデータ線へ増幅出力する期間を、異なるデータ期間に分けたことにより、電圧信号のデータ線への駆動期間を、１データ期間内目一杯確保することができる。このため、データ線負荷容量が大きく１データ出力期間が短い大画面、高精細表示装置のデータドライバにも適用が可能となる。また、ＤＡＣがビット数に依存しない構成であるため、多ビット化に対して省面積で実現できる。
なお、図１のデジタルアナログ変換回路は、図１０の構成と比べて、シリアルＤＡＣ、および増幅回路の差動段が２倍となるが、増幅段を共有することで、図１０のデジタルアナログ変換回路を単純に２倍備えるよりは省面積、低消費電力となる。
消費電力に関しては、一般的な増幅回路の静消費電流は、増幅段が少なくとも７〜８割程度を占め、差動段の静消費電流は比較的小さい。したがって、本発明に係るデジタルアナログ変換回路においては、差動段が２倍となっても、消費電力の増分は比較的小さく抑えることができる。
また、面積に関して、フィードバック構成の増幅回路の増幅段に一般的に設けられている位相補償容量（不図示）は比較的大きい面積を占めるが、本発明に係るデジタルアナログ変換回路においては、位相補償容量は、１データ線に対して１つの増幅段分備えるだけでよい。
さらに、第１、第２のシリアルＤＡＣ１１０、２１０においても、省面積化等の要請により、各容量（Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２）の容量値は小さい値（例えば１００ｆＦ（フェムトファラド；１フェムトは１０のマイナス１５乗）のオーダー）に設定することが望ましい。しかしながら、これらの容量の容量値を小さくすると、当該容量に接続されているトランジスタの寄生容量の影響が無視できなくなる。この問題を解決していることも本発明の特徴の１つである。以下に説明する。
例えば、図１において、増幅回路１０（バッファ回路）を、１つの差動段（例えば第１の差動対（Ｍ１１、Ｍ１２）と電流源Ｍ１０及び負荷回路（Ｍ１３、Ｍ１４））と増幅段１５で構成し、第１、第２のシリアルＤＡＣ１１０、２１０の出力端Ｎ１２、Ｎ２２と、増幅回路１０の１つの差動段の非反転入力端との間に切替スイッチ（不図示）を挿入して、増幅回路１０の１つの差動段の非反転入力端への入力を、出力端Ｎ１１又はＮ２２からの出力電圧に切り替えることにより、第１、第２のシリアルＤＡＣ１１０、２１０に対して、１つの差動段と１つの増幅段の両方を共有するようにした構成を、比較例として考えてみる。シリアルＤＡＣの各容量の値が小さい場合、シリアルＤＡＣ１１０、２１０の各出力端Ｎ１１、Ｎ２２と、差動段の非反転入力端（トランジスタＭ１１のゲート）との接続が切り替わる時、異なる電位状態にある非反転入力端側のトランジスタＭ１１のゲート容量（「ゲート側寄生容量」ともいう）（例えば１ｆＦのオーダー）と、容量Ｃ１２又はＣ２２の間で容量結合が生じ、電荷再配分により、シリアルＤＡＣにおけるサイクル動作（サンプリングとホールドの繰り返しによるＤＡ変換動作）で蓄積された容量Ｃ１２又はＣ２２の電圧が変動し、結果として、デジタルアナログ変換回路の出力誤差を招く、という問題がある。例えば参照電圧Ｖ１、Ｖ２の電位差が液晶印加電圧の５〜８Ｖの場合、出力誤差はおよそ１ｍＶのオーダーになる。シリアルＤＡＣでは、一般に、デジタルデータのビット数は表示データビット数に、２、３ビット加算されるため、表示データが８ビットであっても、１０ビット以上が必要とされ、階調間の電圧差は１ｍＶのオーダーとなり、上記出力誤差（およそ１ｍＶのオーダー）は無視できない大きさである。
このような問題を抱えた上記比較例と相違して、本実施例では、図１に示すように、第１、第２のシリアルＤＡＣ１１０、２１０にそれぞれ対応して第１、第２の差動段を設け、第１、第２のシリアルＤＡＣ１１０、２１０のうちＤＡ変換動作（サイクル動作）を行うシリアルＤＡＣについて、当該シリアルＤＡＣの出力端と対応する差動段の差動対トランジスタのゲートを接続した状態で、当該差動対トランジスタのゲート容量も含めて電荷の再分配を行う構成としている。これにより、シリアルＤＡＣ１１０又は２１０のサイクル動作で蓄積された容量Ｃ１２又はＣ２２の電圧をデジタルアナログ変換回路の出力端Ｎ５から、精度よく出力することができる。
すなわち、本実施例によれば、上記比較例のように、差動段の非反転入力端のトランジスタのゲート容量とシリアルＤＡＣの容量Ｃ１２又はＣ２２の間で容量結合が生じ、電荷再配分によりサイクル動作で蓄積された容量Ｃ１２又はＣ２２の電圧が変動するという問題の発生を抑制し、高精度化に貢献する。
本実施例において、シリアルＤＡＣにおけるサンプリング及びホールド用の容量は、好ましくは、差動対トランジスタのゲート容量を考慮した容量値に設定される。例えば、第１のシリアルＤＡＣ１１０の場合、Ｃ１２の実際の容量値に、差動対トランジスタＭ１１、Ｍ１２のゲート容量の値を加えた容量値が、ホールド用の容量の値となる。つまり、容量Ｃ１２には、みかけの容量として、差動対トランジスタＭ１１、Ｍ１２のゲート容量が含まれることになる。この場合、容量Ｃ１１側に、例えば差動対トランジスタＭ１１、Ｍ１２の各ゲート容量の容量値の和に相当するゲート容量のダミーＭＯＳトランジスタを配置する構成としてもよい。かかる構成とすることで、互いに等しい容量値の容量Ｃ１１、Ｃ１２の設計を容易化する。第２のシリアルＤＡＣ２１０についても同様なことがいえる。なお、実際にはトランジスタのゲート容量だけでなく、配線間の寄生容量も含まれるが、配線間の寄生容量はゲート容量より１桁以上小さいオーダーであり、電荷再分配を行う２つの容量に対して対称的な構成とすることにより、十分無視できる。
ところで、サイクル動作（ＤＡ変換動作）時に、差動対トランジスタのゲート容量を含めて電荷の再分配を行う場合、差動対トランジスタのゲート容量を一定に保つ必要がある。トランジスタのゲート容量はトランジスタの状態に応じて変化する特性があり、特に、オン状態の時とオフ状態の時ではゲート容量が変化するため、サイクル動作時に、シリアルＤＡＣの出力端と接続される差動対トランジスタはオン状態に安定に保つ必要がある。
本実施例においては、サイクル動作時に、シリアルＤＡＣの出力端と接続される差動対トランジスタのゲートは共通接続されてシリアルＤＡＣの出力電圧を同相で受ける構成とされている。これにより、サイクル動作の過程で差動対トランジスタのゲートに共通入力される電圧が変動しても、差動対トランジスタの共通ソース電位も追随して変動するため、差動対トランジスタはオン状態で安定に保たれる。
かかる構成の本実施例によれば、シリアルＤＡＣにおけるサンプリング及びホールド用の容量の容量値を小さくし、面積の縮減を達成しながら、ボルテージフォロワ（バッファ回路）の出力電圧の精度を向上させることができる。
なお、シリアルＤＡＣに供給される参照電圧（Ｖ１、Ｖ２）は、極性に応じた階調電圧の最小値と最大値にそれぞれ設定され、シリアルＤＡＣの出力に応じて動作する差動対トランジスタがオン状態となるような電圧に予め設定される。
以上より、本発明のデジタルアナログ変換回路は、シリアルＤＡＣの容量を小さい値に設定しても、寄生容量の影響を抑えた高精度な電圧出力が可能である。
＜実施例２＞
次に本発明の第２の実施例について説明する。図３は、本実施例のデジタルアナログ変換回路の構成を示す図である。図３を参照すると、本実施例のデジタルアナログ変換回路は、増幅回路１０と、シリアルＤＡＣ２３０と、制御信号発生回路１７とを備えている。
制御信号発生回路１７は、基準信号ＣＬＫとタイミング信号を入力し、少なくとも両信号に基づいて生成された制御信号１、２が、増幅回路１０、シリアルＤＡＣ２３０にそれぞれ出力される。
図３に示したデジタルアナログ変換回路は、図１のシリアルＤＡＣ１１０、２１０において共有可能な素子を一つにまとめてＤＡＣの素子数（面積）を削減した構成である。 以下に、シリアルＤＡＣ２３０について説明する。なお、増幅回路１０は、図１と同一構成及び同一動作であり、説明は省略する。
シリアルＤＡＣ２３０は、Ｋビットのデジタルデータ信号（Ｂ１〜ＢＫ）と、制御信号２を入力し、端子Ｎ１１、Ｎ１２よりそれぞれアナログ電圧信号Ｖｃ１２、Ｖｃ２２を出力する。
具体的には、シリアルＤＡＣ２３０は、電圧供給端子Ｎ１、Ｎ２にそれぞれ供給される２つの参照電圧Ｖ１、Ｖ２を備え、電圧供給端子Ｎ１に第１端子が接続され、第２端子が端子Ｎ２１に接続された容量Ｃ２１と、電圧供給端子Ｎ１に第１端子が接続され、第２端子が端子Ｎ１２、Ｎ２２にそれぞれ接続された容量Ｃ１２、Ｃ２２と、端子Ｎ２１を、電圧供給端子Ｎ１又はＮ２に切替接続する切替スイッチ３１１と、端子Ｎ２１と端子Ｎ１２、Ｎ２２間にそれぞれ接続されるスイッチ１１２、２１２と、端子Ｎ１２、Ｎ２２と電圧供給端子Ｎ１間にそれぞれ接続されたスイッチ１１３、２１３を備えて構成されている。
端子Ｎ１２、Ｎ２２は、増幅回路１０の第１の差動対（Ｍ１１、Ｍ１２）の第１の入力（Ｍ１１のゲート）、第２の差動対（Ｍ２１、Ｍ２２）の第１の入力（Ｍ２１のゲート）とそれぞれ接続される。また、容量Ｃ１２、Ｃ２１、Ｃ２２の容量値は等しく構成される。
すなわち、図３のシリアルＤＡＣ２３０は、図１のシリアルＤＡＣ１１０のスイッチ１１１と容量Ｃ１１を、シリアルＤＡＣ２１０のスイッチ２１１及び容量２１と共有させ、スイッチ２１１をスイッチ３１１とした構成になっている。
シリアルＤＡＣ２３０は、入力される制御信号２による各スイッチのオン・オフ制御により、デジタルデータ信号（Ｂ１〜ＢＫ）に応じた電圧信号をＶｃ１２及びＶｃ２２として増幅回路１０へ出力する。
シリアルＤＡＣ２３０の動作を、図４を参照して説明する。図４は、第１及び第２のデータ期間におけるシリアルＤＡＣ２３０の各スイッチ（１１２、１１３、２１２、２１３、３１１）の制御が示されている。第１のデータ期間は、リセット期間Ｔ１１及び、シリアル入力されるデジタルデータ信号（Ｂ１〜ＢＫ）の１ビット毎に２つの期間をＫビット分備える。
すなわち、期間Ｔ１２＿Ｂ１、Ｔ１３＿Ｂ１、Ｔ１２＿Ｂ２、Ｔ１３＿Ｂ２、…、Ｔ１２＿ＢＫ及びＴ１３＿ＢＫである。なお、図４でも、途中のビットデータＢ２〜Ｂ（Ｋ−１）の部分は省略している。
同様に、第２のデータ期間も、リセット期間Ｔ２１及び、シリアル入力されるデジタルデータ信号（Ｂ１〜ＢＫ）の１ビット毎に２つの期間をＫビット分備える。すなわち、期間Ｔ２２＿Ｂ１、Ｔ２３＿Ｂ１、…、Ｔ２２＿ＢＫ及びＴ２３＿ＢＫである。図４中の矢印→は、前の期間の状態（オン又はオフ）の継続を示している。
シリアルＤＡＣ２３０のスイッチ１１２、１１３、２１２、２１３、３１１の制御について説明する。第１のデータ期間では、スイッチ２１２、２１３は１データ期間を通してオフとされる。第１のデータ期間において、リセット期間Ｔ１１に、スイッチ１１３がオン、スイッチ１１２がオフとされ、容量Ｃ１２の両端（Ｎ１及びＮ１２）の電位差（端子間電圧）がゼロにリセットされる。
次に、期間Ｔ１２＿Ｂ１に、スイッチ３１１、１１２、１１３がそれぞれオン、オフ、オフとされる。このとき端子Ｎ２１には、タイムシリアルに入力されるデジタルデータ（Ｂ１〜ＢＫ）のうちビットデータＢ１の値に応じて、参照電圧Ｖ１、Ｖ２のいずれかがスイッチ３１１により選択（サンプル）される。そして期間Ｔ１３＿Ｂ１に、スイッチ３１１、１１２、１１３がそれぞれオフ、オン、オフとされる。
このとき、スイッチ１１２を介して容量Ｃ２１、Ｃ１２間で電荷再配分が起こり、再配分された電荷が容量Ｃ１２に蓄積（ホールド）される。
以下、同様に、順次期間Ｔ１２＿ＢK、Ｔ１３＿ＢKまで参照電圧のサンプルと、容量Ｃ１２への再配分された電荷の蓄積（ホールド）が繰り返される。
これにより、Ｋビットデータが入力される第１データ期間の終了時には、端子Ｎ１２の電圧信号ＶＮ１２（＝Ｖｃ１２）は、前記式（２）で表される値となる。
すなわち、シリアルＤＡＣ２３０は、参照電圧Ｖ１、Ｖ２間を、２Ｋ個に均等分割する電圧レベルのうち、Ｋビットデータ（ＢＫ、ＢＫ−１、…、Ｂ１）に応じた電圧信号を端子Ｎ１２へ変換出力することができる。
一方、端子Ｎ２２の電圧信号は、スイッチ２１２、２１３は１データ期間を通してオフとされるため、１つ前のデータ期間に変換された電圧信号がそのまま保持される。
第２のデータ期間では、１データ期間を通じてスイッチ１１２、１１３がオフとされる。また、第２のデータ期間において、リセット期間Ｔ２１に、スイッチ２１３がオン、スイッチ２１２がオフとされ、容量Ｃ２２の両端（Ｎ１及びＮ２２）の電位差（端子間電圧）がゼロにリセットされる。
期間Ｔ２２＿Ｂ１に、スイッチ３１１、２１２、２１３がそれぞれオン、オフ、オフとされる。
このとき端子Ｎ２１には、タイムシリアルに入力されるデジタルデータ（Ｂ１〜ＢＫ）のうちビットデータＢ１の値に応じて、参照電圧Ｖ１、Ｖ２のいずれかがスイッチ３１１により選択（サンプル）される。
そして、期間Ｔ２３＿Ｂ１に、スイッチ３１１、２１２、２１３がそれぞれオフ、オン、オフとされる。このときスイッチ２１２を介して容量Ｃ２１、Ｃ２２間で電荷再配分が起こり、再配分された電荷が容量Ｃ２２に蓄積（ホールド）される。
以下、同様に、順次期間Ｔ２２＿ＢK、Ｔ２３＿ＢKまで参照電圧のサンプルと、容量Ｃ１２への再配分された電荷の蓄積（ホールド）が繰り返される。
これにより、Ｋビットデータが入力される第１データ期間の終了時には、端子Ｎ２２の電圧信号ＶＮ２２（＝Ｖｃ２２）も前記式（２）で表される値となる。
すなわち、シリアルＤＡＣ２３０は、参照電圧Ｖ１、Ｖ２間を、２Ｋ個に均等分割する電圧レベルのうち、Ｋビットデータ（ＢＫ、ＢＫ−１、…、Ｂ１）に応じた電圧信号を端子Ｎ２２へ変換出力することができる。
一方、端子Ｎ１２の電圧信号は、スイッチ１１２、１１３が１データ期間を通してオフとされるため、第１のデータ期間に変換された電圧信号Ｖｃ１２がそのまま保持される。
増幅回路１０は、図１と同様に、第１のデータ期間では、端子Ｎ２２の電圧信号を出力端子Ｎ５より増幅出力し、第２のデータ期間では、端子Ｎ１２の電圧信号を出力端子Ｎ５より増幅出力する。
以上より、図３のデジタルアナログ変換回路は、第１のデータ期間では、シリアルＤＡＣ２３０において、端子Ｎ２２に保持されている第１のデータ期間の１つ前の期間に変換された電圧信号を、増幅回路１０により出力端子Ｎ５から増幅出力する。また、このとき、ビット単位でシリアル入力される第１のデジタルデータ信号に応じて、対応する電圧信号Ｖｃ１２に変換する。
一方、第２のデータ期間では、シリアルＤＡＣ２３０において、端子Ｎ１２に保持されている第１のデータ期間に変換された電圧信号Ｖｃ１２を、増幅回路１０により出力端子Ｎ５から増幅出力する。
また、このとき、ビット端子でシリアル入力される第２のデジタルデータ信号に応じて、対応する電圧信号Ｖｃ２２に変換する。
図３のデジタルアナログ変換回路も、図１と同様に、電圧信号のデータ線への駆動期間を１データ期間内目一杯確保することができ、データ線負荷容量が大きく１データ出力期間が短い大画面、高精細表示装置のデータドライバにも適用が可能となる。また、図１０に比べて面積は増加するが、２つのシリアルＤＡＣの一部及び増幅段を共有することで、図１０のデジタルアナログ変換回路を単純に２倍備えるよりは、省面積、低消費電力となる。また、図１と同様に、サイクル動作時に、シリアルＤＡＣの出力端と接続される差動段の入力対が共通接続され、シリアルＤＡＣの出力を同相で受ける構成とされており、図３のデジタルアナログ変換回路は、シリアルＤＡＣの容量を小さい値に設定しても、寄生容量の影響を抑えた高精度な電圧出力が可能である。
＜実施例３＞
図５は、本発明の第３の実施例の構成を示す図である。図５を参照すると、本実施例のデジタルアナログ変換回路は、増幅回路２０と、シリアルＤＡＣ１１０、２１０と、制御信号発生回路１７とを備えている。
制御信号発生回路１７は、基準信号ＣＬＫとタイミング信号を入力し、少なくとも両信号に基づいて生成された制御信号１乃至３が、増幅回路２０、シリアルＤＡＣ１１０、２１０にそれぞれ出力される。
図５のデジタルアナログ変換回路の特徴は、図１の増幅回路１０で共有されている負荷回路を分離して、第１、第２の差動対（Ｍ１１、Ｍ１２）、（Ｍ２１、Ｍ２２）の出力を増幅段１５に切替入力する構成となっている。
増幅段１５は、第１、第２の差動対及びそれぞれ対応する負荷回路に対して共有されている。
以下に、増幅回路２０について説明する。なお、シリアルＤＡＣ１１０、２１０は、図１と同一構成及び同一動作であり、説明は省略する。
増幅回路２０は、ＮＭＯＳ構成の第１の差動対（Ｍ１１、Ｍ１２）と第２の差動対（Ｍ２１、Ｍ２２）を備えている。
第１の差動対（Ｍ１１、Ｍ１２）の共通ソースと低位電源ＶＳＳとの間には電流源Ｍ１０が接続され、第２の差動対（Ｍ２１、Ｍ２２）の共通ソースと低位電源ＶＳＳとの間には電流源Ｍ２０が接続される。
第１の差動対（Ｍ１１、Ｍ１２）の出力対（端子Ｎ５３、Ｎ５４）と高位電源ＶＤＤとの間には、負荷回路としてＰＭＯＳ構成のカレントミラー（Ｍ１３、Ｍ１４）が接続される。
第２の差動対（Ｍ２１、Ｍ２２）の出力対（端子Ｎ５５、Ｎ５６）と高位電源ＶＤＤとの間には、負荷回路としてＰＭＯＳ構成のカレントミラー（Ｍ１５、Ｍ１６）が接続される。
第１の差動対（Ｍ１１、Ｍ１２）の出力対（端子Ｎ５３、Ｎ５４）と負荷回路（Ｍ１３、Ｍ１４）の接続ノード対の一端（端子Ｎ５３）と、増幅段１５の入力端との間にスイッチ１２３が接続され、第２の差動対（Ｍ２１、Ｍ２２）の出力対（端子Ｎ５５、Ｎ５６）と負荷回路（Ｍ１５、Ｍ１６）の接続ノード対の一端（端子Ｎ５５）と、増幅段１５の入力端との間にスイッチ２２３が接続される。
増幅段１５の出力は出力端子Ｎ５に接続される。さらに、第１の差動対（Ｍ１１、Ｍ１２）の入力対の第１の入力（Ｍ１１のゲート）と第２の入力（Ｍ１２のゲート）との間にスイッチ１２１が接続され、第１の差動対（Ｍ１１、Ｍ１２）の第２の入力と出力端子Ｎ５との間にスイッチ１２２が接続される。
また、第２の差動対（Ｍ２１、Ｍ２２）の第１の入力（Ｍ２１のゲート）と第２の入力（Ｍ２２のゲート）との間にスイッチ２２１が接続され、第２の差動対（Ｍ２１、Ｍ２２）の第２の入力と出力端子Ｎ５との間にスイッチ２２２が接続される。また第１及び第２の差動対（Ｍ１１、Ｍ１２）、（Ｍ２１、Ｍ２２）のそれぞれの第１の入力には、第１及び第２の電圧信号Ｖｃ１２、Ｖｃ２２が入力されている。
増幅回路２０は、制御信号１によるスイッチ１２１、１２２、１２３、２２１、２２２、２２３のオン・オフ制御により、第１及び第２の差動対（Ｍ１１、Ｍ１２）、（Ｍ２１、Ｍ２２）にそれぞれ入力される第１及び第２の電圧信号の一方に応じた出力信号をＶｏｕｔ１として出力する。
増幅回路２０は、第１及び第２の差動対（Ｍ１１、Ｍ１２）、（Ｍ２１、Ｍ２２）及びそれぞれに対応する負荷回路に対して、出力段が共有されており、第１及び第２の差動対（Ｍ１１、Ｍ１２）、（Ｍ２１、Ｍ２２）ごとに負荷回路及び出力段を備える場合に比べて、省素子（省面積）及び低消費電力が可能である。
本実施例の増幅回路２０の動作について、図６を参照して説明する。なお、スイッチ１２３、２２３を除く図５の各スイッチは、図２と同じ制御であり、個々の制御に関する説明は省略する。以下では、スイッチ１２３、２２３及びそれに関連するスイッチの制御のみ説明する。
スイッチ１２３、２２３はそれぞれ、スイッチ１２２、２２２と同様の制御が行われる。すなわち、第１のデータ期間では、スイッチ１２３、２２３はそれぞれ、オフ、オンとされ、第２のデータ期間では、スイッチ１２３、２２３はそれぞれ、オン、オフとされる。したがって、第１のデータ期間では、端子Ｎ２２の電圧信号Ｖｃ２２が増幅回路２０により出力端子Ｎ５から増幅出力され、第２のデータ期間では、端子Ｎ１２の電圧信号Ｖｃ１２が増幅回路２０により出力端子Ｎ５から増幅出力される。
図５に示した本実施例のデジタルアナログ変換回路も、図１に示した第１の実施例と同様に、電圧信号のデータ線への駆動期間を１データ期間内目一杯確保することができ、データ線負荷容量が大きく１データ出力期間が短い大画面、高精細表示装置のデータドライバにも適用が可能となる。
図５に示した本実施例のデジタルアナログ変換回路は、図１０の構成に比べ、面積は増加するが、増幅段を共有することで、図１０のデジタルアナログ変換回路を単純に２倍備えるよりは、省面積、低消費電力となる。また、図１と同様に、サイクル動作時に、シリアルＤＡＣの出力端と接続される差動段の入力対が共通接続され、シリアルＤＡＣの出力を同相で受ける構成とされており、図５のデジタルアナログ変換回路は、シリアルＤＡＣの容量を小さい値に設定しても、寄生容量の影響を抑えた高精度な電圧出力が可能である。
なお、図５のシリアルＤＡＣ１１０、２１０を、図３のシリアルＤＡＣ２３０に置き換えることも可能である。
＜実施例４＞
次に、本発明の第４の実施例を説明する。図７は、図１に示した第１の実施例のデジタルアナログ変換回路の増幅回路１０の差動対及び負荷回路のトランジスタの極性を逆にして構成したものである。作用及び効果は、図１と同様である。
＜実施例５＞
次に、本発明の第５の実施例を説明する。図８は、図１、図３、図５、図７のいずれかのデジタルアナログ変換回路を用いて構成したデータドライバである。図８を参照すると、本実施例のデータドライバは、シリアルパラレル変換及びラッチ回路５１０、参照電圧発生回路５２０、デジタルアナログ変換回路５３０、出力切替回路５４０、制御信号発生回路５５０を備えている。
シリアルパラレル変換及びラッチ回路５１０は、LVDS（Low Voltage Differential Signaling）などの高速デジタルデータ信号と制御信号発生回路５５０からの制御信号を入力し、シリアル化されているデータ信号を、出力数に対応してパラレル変換し、ビット単位でラッチする。そして所定のタイミングに応じて、データ信号をビット単位で、各デジタルアナログ変換回路５３０へ出力する。
デジタルアナログ変換回路５３０は、２出力単位ごとに設けられ、正極及び負極にそれぞれ対応するデジタルアナログ変換回路５３１、５３２を備える。
デジタルアナログ変換回路５３０の動作も制御信号発生回路５５０からの制御信号により制御される。
正極側のデジタルアナログ変換回路５３１は、参照電圧発生回路５２０で生成された参照電圧Ｖ１、Ｖ２を入力し、回路５１０からビット単位で順次出力されるデータ信号に応じて正極側の電圧信号Ｖｏｕｔ１を変換出力する。
負極側のデジタルアナログ変換回路５３２は、参照電圧発生回路５２０で生成された参照電圧Ｖ３、Ｖ４を入力し、回路５１０からビット単位で順次出力されるデータ信号に応じて負極側の電圧信号Ｖｏｕｔ２を変換出力する。
出力切替回路５４０は、デジタルアナログ変換回路５３０より出力される電圧信号Ｖｏｕｔ１、Ｖｏｕｔ２を、所定のタイミングでドライバ出力端子Ｐ１、Ｐ２に切替出力する。切替のタイミングは、制御信号発生回路５５０からの制御信号により制御され、所定のデータ期間単位等で切替えられる。またドライバ出力端子Ｐ１、Ｐ２、…、Ｐ（２Ｋ）において、奇数端子と偶数端子は互いに異なる電圧極性となるように制御される。
制御信号発生回路５５０は、ＣＬＫ及びタイミング信号に基づき回路ブロック５１０、５３０（５３１、５３２）、５４０に必要な制御信号を生成する。
なお、正極側のデジタルアナログ変換回路５３１として、図１、図３、図５を参照して説明した各実施例のデジタルアナログ変換回路を適用することができる。
負極側のデジタルアナログ変換回路５３２として、図７を参照して説明した実施例のデジタルアナログ変換回路、及び、図３、図５を参照して説明した各実施例の増幅回路のトランジスタを逆極性にしたデジタルアナログ変換回路を適用することができる。
＜実施例６＞
次に、本発明の第６の実施例について説明する。図８に示した前記実施例のデータドライバは、図１、図３、図５、図７を参照して説明した各実施例のデジタルアナログ変換回路を備えることにより、ＤＡＣがビット数に依存しない構成で、多ビット化に対して省面積のデータドライバを実現できる。また、データ線負荷容量が大きく１データ出力期間が短い大画面、高精細表示装置のデータドライバとして好適である。
図８に示した本実施例のデータドライバを、図９に示した液晶表示装置のデータドライバ９８０に適用してもよい。
ただし、図８に示したデータドライバは、階調に対する電圧出力がリニアとなるため、液晶のガンマ特性に合わせた電圧を出力するためには、表示コントローラー９５０で、表示するデータのビット数を数ビット分増加させる必要がある。例えば、表示するデータが１０ビットの場合、＋２ビットの１２ビットのデータに増やして、１２ビットのリニア特性の電圧信号と、１０ビットのガンマ特性を含む電圧信号とを対応させる。簡単には、表示コントローラー９５０に１０ビットから１２ビットのデータに変換する変換テーブルを備えていれば良い。このような方法で、図８のデータドライバを図９の液晶表示装置に用いることができる。
なお、本発明は、液晶表示装置のドライバ、液晶表示装置にのみ限定されるものでなく、他の表示装置、ドライバ回路にも適用可能であることは勿論である。また、図１等に示した実施例では、本発明を、第１、第２のシリアルＤＡＣと増幅回路を備えたデジタルアナログ変換回路について適用した例について説明したが、第１、第２のサンプル・ホールド回路と、第１、第２のサンプルホールド回路の出力を受ける増幅回路（バッファ）を備えた構成に本発明を適用してもよいことは勿論である。すなわち、一方が入力信号のサンプリング動作を行うとき、他方はサンプリングされた信号をホールドする動作を、交互に切替えて行う、第１及び第２のサンプル・ホールド回路を配し、第１、第２の差動回路の一方の差動回路がボルテージフォロワ構成のとき、該一方の差動回路の非反転入力端には一方のサンプル・ホールド回路でホールドされた信号が入力され、反転入力端と非反転入力端に同相信号が入力される他方の差動回路に対応する他方のサンプル・ホールド回路ではサンプリング動作が行われる。該他方の差動回路の反転入力端と非反転入力端に共通に入力される同相信号として、サンプリング動作が行われる前記他方のサンプル・ホールド回路の出力信号が入力される。サンプリング動作時にサンプルホールド回路に接続される差動回路の差動対のゲート側容量も含めて、サンプルホールド回路の容量にサンプリング電圧信号を蓄積する構成とされ、サンプリング電圧信号を差動対のゲートに同相で受ける構成とされることにより、サンプルホールド回路の容量を小さい値に設定しても、寄生容量の影響を抑えた高精度な電圧出力が可能となる。
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の第１の実施例の構成を示す図である。 本発明の第１の実施例のスイッチ制御動作を説明する図である。 本発明の第２の実施例の構成を示す図である。 本発明の第２の実施例のスイッチ制御動作を説明する図である。 本発明の第３の実施例の構成を示す図である。 本発明の第３の実施例のスイッチ制御動作を説明する図である。 本発明の第４の実施例の構成を示す図である。 本発明の第５の実施例の構成を示す図である。 表示装置の構成を示す図である。 特開昭５９−１５４８２０号公報のＤＡＣの構成を示す図である。
符号の説明
１０、２０、３０ 増幅回路
１７ 制御信号発生回路
１１０、２１０、２３０ シリアルＤＡＣ
１１１、２１１、３１１、４１１ 切替スイッチ
１１２、１１３、１２１、１２２、１２３、２１１、２１２、２１３、２２１、２２２、２２３、３１２、３１３、３２１、３２２、４１２、４１３、４２１、４２２ スイッチ
５１０ シリアルパラレル変換及びラッチ回路
５２０ 参照電圧発生回路
５３０ デジタルアナログ変換回路
５３１、５３２ デジタルアナログ変換回路
５４０ 出力切替回路
１７、５５０ 制御信号発生回路
９１１ 切替スイッチ
９１２、９１３ スイッチ
９１９ ボルテージフォロワ回路
９５０ 表示コントローラ
９６０ 表示部
９６１ 走査線
９６２ データ線
９６３ 薄膜トランジスタ（ＴＦＴ）
９６４ 画素電極
９６５ 液晶容量
９６６ 対向基板電極
９７０ ゲートドライバ
９８０ データドライバ

Claims (11)

  1. 第１及び第２の差動段と、
    出力端子と
    前記第１及び第２の差動段の出力信号を受け、前記出力端子を充電又は放電駆動する増幅段と、
    を含む増幅回路と、
    タイムシリアルに入力される第１及び第２のデジタル信号に応じて、前記第１又は第２の信号をそれぞれ変換出力する第１及び第２のシリアルＤＡＣ（デジタルアナログ変換器）と、
    を備え、
    前記第１の差動段は、前記第１の差動段の入力対を構成する入力対を有する第１の差動対を備え、
    前記第２の差動段は、前記第２の差動段の入力対を構成する入力対を有する第２の差動対を備え、
    前記第１及び第２の差動対の出力対に共通接続された負荷回路を備え、
    前記第１及び第２の差動対の共通接続された出力対の少なくとも１つの出力が、前記増幅段の入力に接続され、
    第１のデータ期間において、
    前記第１のシリアルＤＡＣは、前記第１のデータ期間に入力された前記第１のデジタル信号を第１の信号に変換し、
    前記第２のシリアルＤＡＣは、前記第１のデータ期間の１つ前のデータ期間に入力されたデジタル信号を変換した信号を保持し、
    前記増幅回路は、前記第１の差動段の前記入力対の第１及び第２の入力に前記第１の信号が共通に入力され、且つ、前記第２の差動段の前記入力対の第１及び第２の入力に前記第２のシリアルＤＡＣに保持される前記信号と前記出力端子からの帰還信号とがそれぞれ入力され、前記第２のシリアルＤＡＣに保持される前記信号を前記出力端子へ増幅出力し、
    前記第１のデータ期間の後に続く第２のデータ期間において、
    前記第２のシリアルＤＡＣは、前記第２のデータ期間に入力された前記第２のデジタル信号を前記第２の信号に変換し、
    前記第１のシリアルＤＡＣは、前記第１のデータ期間に変換した前記第１の信号を保持し、
    前記増幅回路は、前記第２の差動段の前記入力対の前記第１及び第２の入力に前記第２の信号が共通に入力され、且つ、前記第１の差動段の前記入力対の前記第１及び第２の入力に前記第１のシリアルＤＡＣに保持される前記第１の信号と前記出力端子からの帰還信号とがそれぞれ入力され、前記第１のシリアルＤＡＣに保持される前記第１の信号を前記出力端子へ増幅出力する、ことを特徴とするデジタルアナログ変換回路。
  2. 第１及び第２の差動段と、
    出力端子と
    前記第１及び第２の差動段の出力信号を受け、前記出力端子を充電又は放電駆動する増幅段と、
    を含む増幅回路と、
    タイムシリアルに入力される第１及び第２のデジタル信号に応じて、前記第１又は第２の信号をそれぞれ変換出力する第１及び第２のシリアルＤＡＣ（デジタルアナログ変換器）と、
    を備え、
    前記第１の差動段は、
    前記第１の差動段の前記入力対を構成する入力対を有する第１の差動対と、
    前記第１の差動対の出力対に接続された第１の負荷回路と、
    を備え、
    前記第２の差動段は、
    前記第２の差動段の前記入力対を構成する入力対を有する第２の差動対と、
    前記第２の差動対の出力対に接続された第２の負荷回路と、
    を備え、
    前記増幅段の入力には、前記第１差動対の出力対の少なくとも１つの出力、又は前記２の差動対の出力対の少なくとも１つの出力が切替入力され、
    第１のデータ期間において、
    前記第１のシリアルＤＡＣは、前記第１のデータ期間に入力された前記第１のデジタル信号を第１の信号に変換し、
    前記第２のシリアルＤＡＣは、前記第１のデータ期間の１つ前のデータ期間に入力されたデジタル信号を変換した信号を保持し、
    前記増幅回路は、前記第１の差動段の前記入力対の第１及び第２の入力に前記第１の信号が共通に入力され、且つ、前記第２の差動段の前記入力対の第１及び第２の入力に前記第２のシリアルＤＡＣに保持される前記信号と前記出力端子からの帰還信号とがそれぞれ入力され、前記第２のシリアルＤＡＣに保持される前記信号を前記出力端子へ増幅出力し、
    前記第１のデータ期間の後に続く第２のデータ期間において、
    前記第２のシリアルＤＡＣは、前記第２のデータ期間に入力された前記第２のデジタル信号を前記第２の信号に変換し、
    前記第１のシリアルＤＡＣは、前記第１のデータ期間に変換した前記第１の信号を保持し、
    前記増幅回路は、前記第２の差動段の前記入力対の前記第１及び第２の入力に前記第２の信号が共通に入力され、且つ、前記第１の差動段の前記入力対の前記第１及び第２の入力に前記第１のシリアルＤＡＣに保持される前記第１の信号と前記出力端子からの帰還信号とがそれぞれ入力され、前記第１のシリアルＤＡＣに保持される前記第１の信号を前記出力端子へ増幅出力する、ことを特徴とするデジタルアナログ変換回路。
  3. 前記第１の差動段の前記入力対の前記第２の入力と前記出力端子間に挿入されたスイッチと、
    前記第１の差動段の前記入力対の前記第１の入力と前記第２入力間に挿入されたスイッチと、
    前記第２の差動段の前記入力対の前記第２の入力と前記出力端子間に挿入されたスイッチと、
    前記第２の差動段の前記入力対の前記第１の入力と前記第２入力間に挿入されたスイッチと、
    を備えている、ことを特徴とする請求項１に記載のデジタルアナログ変換回路。
  4. 前記第１差動対の前記出力対の少なくとも１つの出力と前記増幅段の前記入力間に挿入されたスイッチと、
    前記第２差動対の前記出力対の少なくとも１つの出力と前記増幅段の前記入力間に挿入されたスイッチと、
    を備えている、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
  5. 前記第１及び第２のシリアルＤＡＣの少なくとも１方が
    入力されたデジタル信号の各ビットの値に応じて、出力端を、第１の電位端子又は第２の電位端子との接続に切り替える切替スイッチと、
    前記切替スイッチの前記出力端と前記第１電位端子間に接続された第１の容量と、
    前記切替スイッチの前記出力端に一端が接続された第１のスイッチと、
    前記第１のスイッチの他端と前記第１電位端子間に接続された第２の容量と、
    前記第２の容量の端子間に接続される第２のスイッチと、
    を備え、
    前記第１のスイッチの前記他端と前記第２の容量と前記第２のスイッチとの共通接続端子より前記第１及び第２の信号の少なくとも一方を出力する、ことを特徴とする請求項１記載のデジタルアナログ変換回路。
  6. 前記第１のシリアルＤＡＣは、
    入力されたデジタル信号の各ビットの値に応じて、出力端を、第１の電位端子又は第２の電位端子との接続に切り替える切替スイッチと、
    前記切替スイッチの前記出力端と前記第１電位端子間に接続された第１の容量と、
    前記切替スイッチの前記出力端に一端が接続された第１のスイッチと、
    前記第１のスイッチの他端と前記第１電位端子間に接続された第２の容量と、
    前記第２の容量の端子間に接続される第２のスイッチと、
    を備え、
    前記第１のスイッチの前記他端と前記第２の容量と前記第２のスイッチとの共通接続端子より前記第１の信号を出力し、
    前記第２のシリアルＤＡＣは、
    前記切替スイッチの前記出力端に一端が接続された第３のスイッチと、
    前記第３のスイッチの他端と前記第１電位端子間に接続された第３の容量と、
    前記第３の容量の端子間に接続される第４のスイッチと、
    を備え、
    前記第３のスイッチの前記他端と前記第３の容量と前記第４のスイッチとの共通接続端子より前記第２の信号を出力する、ことを特徴とする請求項１記載のデジタルアナログ変換回路。
  7. 請求項１に記載のデジタルアナログ変換回路を含むデータドライバ。
  8. シリアルパラレル変換及びラッチ回路と、
    参照電圧発生回路と、
    デジタルアナログ変換回路と、
    出力切替回路と、
    前記各回路に必要な制御信号を生成する制御信号発生回路と、
    を備え、
    前記シリアルパラレル変換及びラッチ回路は、入力デジタルデータ信号と前記制御信号発生回路からの制御信号とを入力し、シリアル化されているデータ信号を出力数に対応してパラレル変換し、ビット単位でラッチし、該ラッチしたデータ信号をビット単位に、前記デジタルアナログ変換回路へ出力し、
    前記デジタルアナログ変換回路は、第１及び第２極性にそれぞれ対応するデジタルアナログ変換回路を備え、
    前記第１極性側のデジタルアナログ変換回路は、
    前記参照電圧発生回路で生成された第１、第２の参照電圧をそれぞれ入力し、前記シリアルパラレル変換及びラッチ回路よりビット単位で順次出力されるデータ信号に応じて第１極性側の電圧信号を変換出力し、
    前記第２極性側のデジタルアナログ変換回路は、
    前記参照電圧発生回路で生成された第３、第４の参照電圧を入力し、前記シリアルパラレル変換及びラッチ回路よりビット単位で順次出力されるデータ信号に応じて第２極性側の電圧信号を変換出力し、
    前記出力切替回路は、前記制御信号発生回路からの制御信号に基づき、前記デジタルアナログ変換回路より出力される前記第１極性側の電圧信号と前記第２極性側の電圧信号を、所定のタイミングにて第１、第２のドライバ出力端子に切替出力し、
    前記第１極性側のデジタルアナログ変換回路と前記第２極性側のデジタルアナログ変換回路は、それぞれ、請求項１に記載のデジタルアナログ変換回路を含み、
    前記第１極性側のデジタルアナログ変換回路の前記第１と第２の電位端子には前記第１と第２の参照電圧が供給され、
    前記第２極性側のデジタルアナログ変換回路の前記第１、第２の電位端子には前記第３と第４の参照電圧が供給される、データドライバ。
  9. 請求項７記載のデータドライバを備えた表示装置。
  10. 一方がデジタルアナログ変換を行うとき、他方は変換したアナログ電圧を保持する動作を、交互に切替えて行う、第１及び第２のＤＡＣ（デジタルアナログ変換器）と、
    一方の差動回路が、その反転入力端にデジタルアナログ変換装置の出力端子が帰還接続されたボルテージフォロワ構成のとき、他方の差動回路の反転入力端と非反転入力端には同相信号が入力されるように切替制御される、第１及び第２の差動回路を含む増幅回路と、
    を備え、
    一方の差動回路がボルテージフォロワ構成のとき、前記一方の差動回路の非反転入力端には一方のＤＡＣより変換済みのアナログ電圧が入力され、反転入力端と非反転入力端に同相信号が入力される他方の差動回路に対応する他方のＤＡＣではデジタルアナログ変換が行われる、ことを特徴とするデジタルアナログ変換装置。
  11. 前記一方の差動回路がボルテージフォロワ構成のとき、デジタルアナログ変換が行われる前記他方のＤＡＣの出力信号が、前記同相信号として、前記他方の差動回路の反転入力端と非反転入力端に共通に入力される、ことを特徴とする請求項１０記載のデジタルアナログ変換装置。
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