JP3415736B2 - 表示装置および表示パネルの駆動方法 - Google Patents
表示装置および表示パネルの駆動方法Info
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- JP3415736B2 JP3415736B2 JP02079597A JP2079597A JP3415736B2 JP 3415736 B2 JP3415736 B2 JP 3415736B2 JP 02079597 A JP02079597 A JP 02079597A JP 2079597 A JP2079597 A JP 2079597A JP 3415736 B2 JP3415736 B2 JP 3415736B2
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Description
【０００１】
【発明の属する技術分野】本発明は、多階調の表示を行
うアクティブマトリクス形液晶表示パネルなどの表示装
置および表示パネルの駆動方法に関する。
うアクティブマトリクス形液晶表示パネルなどの表示装
置および表示パネルの駆動方法に関する。
【０００２】
【従来の技術】図２７は、典型的な先行技術の概略的な
構成を示す。この第１の先行技術の表示装置１０を構成
するアクティブマトリクス形液晶表示パネル１１には、
行列状にソースラインＯ１〜ＯＮとゲートラインＬ１〜
ＬＭとが形成され、その交差位置には薄膜トランジスタ
Ｔおよび絵素電極Ｐがそれぞれ配置される。絵素電極Ｐ
には、ソースラインＯ１〜ＯＮの電圧が薄膜トランジス
タＴを介して選択的に与えられる。
構成を示す。この第１の先行技術の表示装置１０を構成
するアクティブマトリクス形液晶表示パネル１１には、
行列状にソースラインＯ１〜ＯＮとゲートラインＬ１〜
ＬＭとが形成され、その交差位置には薄膜トランジスタ
Ｔおよび絵素電極Ｐがそれぞれ配置される。絵素電極Ｐ
には、ソースラインＯ１〜ＯＮの電圧が薄膜トランジス
タＴを介して選択的に与えられる。
【０００３】ソースラインＯ１〜ＯＮは、半導体集積回
路によって構成されるソースドライバ１２に接続され
る。ソースドライバ１２は、各ソースラインＯｋ（ｋ＝
１〜Ｎ）に、３ビットから成る表示データＤ０〜Ｄ２に
応じて、基準電圧源１３から供給される合計８種類の基
準電圧Ｖ０〜Ｖ７のいずれか１つの電圧を選択し、端子
Ｓ１〜ＳＮを介して与える。半導体集積回路から成るゲ
ートドライバ１４は、ゲートラインＬ１〜ＬＭに、１つ
のゲートラインを選択するためのゲート信号Ｇ１〜ＧＭ
を出力する。ソースドライバ１２は、１水平走査期間毎
に、ゲート信号Ｇｊ（ｊ＝１〜Ｍ）が与えられて選択さ
れるゲートラインＬｊ上の各絵素電極Ｐに対応付けられ
る表示データＤ０〜Ｄ２に基づく基準電圧を、ソースラ
インＯｋにそれぞれ与える。
路によって構成されるソースドライバ１２に接続され
る。ソースドライバ１２は、各ソースラインＯｋ（ｋ＝
１〜Ｎ）に、３ビットから成る表示データＤ０〜Ｄ２に
応じて、基準電圧源１３から供給される合計８種類の基
準電圧Ｖ０〜Ｖ７のいずれか１つの電圧を選択し、端子
Ｓ１〜ＳＮを介して与える。半導体集積回路から成るゲ
ートドライバ１４は、ゲートラインＬ１〜ＬＭに、１つ
のゲートラインを選択するためのゲート信号Ｇ１〜ＧＭ
を出力する。ソースドライバ１２は、１水平走査期間毎
に、ゲート信号Ｇｊ（ｊ＝１〜Ｍ）が与えられて選択さ
れるゲートラインＬｊ上の各絵素電極Ｐに対応付けられ
る表示データＤ０〜Ｄ２に基づく基準電圧を、ソースラ
インＯｋにそれぞれ与える。
【０００４】図２８は、図２７に示される第１の先行技
術のソースドライバ１２の一部の構成を、より具体的に
示す。ソースドライバ１２は、各ソースラインＯ１〜Ｏ
Ｎに個別的に対応したデコーダ回路ＦＲｋ（ｋ＝１〜
Ｎ）を備えており、表示データＤ０〜Ｄ２にそれぞれ対
応するデータｄ０〜ｄ２に応答し、基準電圧源１３から
の８種類の基準電圧Ｖ０〜Ｖ７を、アナログスイッチＡ
ＳＷ０〜ＡＳＷ７によって選択し、択一的にソースライ
ンＯｋに与え、８階調の表示を行う。
術のソースドライバ１２の一部の構成を、より具体的に
示す。ソースドライバ１２は、各ソースラインＯ１〜Ｏ
Ｎに個別的に対応したデコーダ回路ＦＲｋ（ｋ＝１〜
Ｎ）を備えており、表示データＤ０〜Ｄ２にそれぞれ対
応するデータｄ０〜ｄ２に応答し、基準電圧源１３から
の８種類の基準電圧Ｖ０〜Ｖ７を、アナログスイッチＡ
ＳＷ０〜ＡＳＷ７によって選択し、択一的にソースライ
ンＯｋに与え、８階調の表示を行う。
【０００５】このような図２７および図２８に示される
第１の先行技術では、ソースドライバ１２に基準電圧源
１３から、階調数に対応した個別的な基準電圧Ｖ０〜Ｖ
７が並列に与えられる。ソースドライバ１２では、各基
準電圧Ｖ０〜Ｖ７が与えられるための接続端子が基準電
圧の数と同数必要となる。さらにソースドライバ１２内
には、基準電圧を出力するために、各階調に個別的に対
応するアナログスイッチＡＳＷ０〜ＡＳＷ７が階調の数
だけ必要となる。
第１の先行技術では、ソースドライバ１２に基準電圧源
１３から、階調数に対応した個別的な基準電圧Ｖ０〜Ｖ
７が並列に与えられる。ソースドライバ１２では、各基
準電圧Ｖ０〜Ｖ７が与えられるための接続端子が基準電
圧の数と同数必要となる。さらにソースドライバ１２内
には、基準電圧を出力するために、各階調に個別的に対
応するアナログスイッチＡＳＷ０〜ＡＳＷ７が階調の数
だけ必要となる。
【０００６】ソースドライバ１２におけるアナログスイ
ッチＡＳＷ０〜ＡＳＷ７は、ソースドライバ１２の外部
に接続される表示パネル１１のソースラインＯ１〜ＯＮ
に、選択された基準電圧Ｖ０〜Ｖ７のレベルを正確に書
込むために、そのオン抵抗を充分に低くする必要があ
る。したがって、アナログスイッチＡＳＷ０〜ＡＳＷ７
の半導体チップ内で占める面積は、そのソースドライバ
１２内の論理演算のためにオン／オフ制御される論理回
路素子に比べて、一般に、十数倍〜数十倍程度必要であ
る。
ッチＡＳＷ０〜ＡＳＷ７は、ソースドライバ１２の外部
に接続される表示パネル１１のソースラインＯ１〜ＯＮ
に、選択された基準電圧Ｖ０〜Ｖ７のレベルを正確に書
込むために、そのオン抵抗を充分に低くする必要があ
る。したがって、アナログスイッチＡＳＷ０〜ＡＳＷ７
の半導体チップ内で占める面積は、そのソースドライバ
１２内の論理演算のためにオン／オフ制御される論理回
路素子に比べて、一般に、十数倍〜数十倍程度必要であ
る。
【０００７】上述のような理由によって、半導体チップ
としては、ソースドライバ１２の形成される面積全体に
対して、アナログスイッチＡＳＷ０〜ＡＳＷ７が占める
割合は大きい。したがって、多階調化によるアナログス
イッチＡＳＷ０〜ＡＳＷ７の数の増加は、そのままソー
スドライバ１２が形成される半導体チップのサイズの増
大につながる結果になる。
としては、ソースドライバ１２の形成される面積全体に
対して、アナログスイッチＡＳＷ０〜ＡＳＷ７が占める
割合は大きい。したがって、多階調化によるアナログス
イッチＡＳＷ０〜ＡＳＷ７の数の増加は、そのままソー
スドライバ１２が形成される半導体チップのサイズの増
大につながる結果になる。
【０００８】近年、ソースドライバ１２などの半導体チ
ップにおいては、チップサイズを小形化するための工夫
が行われているが、端子そのものを小型化するのには限
度があり、接続端子の数を減少させることが望まれてい
る。さらに、たとえばソースドライバ１２に含まれるア
ナログスイッチＡＳＷ０〜ＡＳＷ７の数を減少して、半
導体集積回路から成るソースドライバ１２のチップサイ
ズを小形化してコスト低減を図ることが望まれている。
ップにおいては、チップサイズを小形化するための工夫
が行われているが、端子そのものを小型化するのには限
度があり、接続端子の数を減少させることが望まれてい
る。さらに、たとえばソースドライバ１２に含まれるア
ナログスイッチＡＳＷ０〜ＡＳＷ７の数を減少して、半
導体集積回路から成るソースドライバ１２のチップサイ
ズを小形化してコスト低減を図ることが望まれている。
【０００９】第１の先行技術では、たとえば４ビットの
表示データを用いて１６階調表示を行う場合には、１６
種類の電圧を発生する基準電圧のための接続端子を必要
とし、さらにその各基準電圧に対応した合計１６個のア
ナログスイッチを必要とする。実際上、６４階調および
２５６階調などのさらに多くの階調表示を行うためのソ
ースドライバ１２の量産化は不可能という事態に至って
いる。
表示データを用いて１６階調表示を行う場合には、１６
種類の電圧を発生する基準電圧のための接続端子を必要
とし、さらにその各基準電圧に対応した合計１６個のア
ナログスイッチを必要とする。実際上、６４階調および
２５６階調などのさらに多くの階調表示を行うためのソ
ースドライバ１２の量産化は不可能という事態に至って
いる。
【００１０】第２の先行技術として、基準電圧の接続端
子数を減少し、またアナログスイッチ数を減少して半導
体チップを小形化することを可能にする考え方が、特開
平４−２１４５９４号公報に開示されている。この公報
に開示されている表示装置の簡略化した構成を図２９に
示す。
子数を減少し、またアナログスイッチ数を減少して半導
体チップを小形化することを可能にする考え方が、特開
平４−２１４５９４号公報に開示されている。この公報
に開示されている表示装置の簡略化した構成を図２９に
示す。
【００１１】液晶は、一対の基板、すなわち一方の絵素
基板と他方の対向基板との間に介在する。絵素基板に
は、絵素電極１６と、ドレインライン１７と、ゲートラ
イン１８と、これらのドレインライン１７およびゲート
ライン１８の交差位置に設けられてドレインライン１７
の電圧を絵素電極１６に与えるスイッチング素子１９と
が形成される。液晶のうち、各絵素電極１６と対向基板
との間に介在する部分が液晶素子を形成する。第２の先
行技術の対向基板には、図２９の上下方向に延びる各列
毎のデータ電極２０が形成されている。
基板と他方の対向基板との間に介在する。絵素基板に
は、絵素電極１６と、ドレインライン１７と、ゲートラ
イン１８と、これらのドレインライン１７およびゲート
ライン１８の交差位置に設けられてドレインライン１７
の電圧を絵素電極１６に与えるスイッチング素子１９と
が形成される。液晶のうち、各絵素電極１６と対向基板
との間に介在する部分が液晶素子を形成する。第２の先
行技術の対向基板には、図２９の上下方向に延びる各列
毎のデータ電極２０が形成されている。
【００１２】走査回路２１からゲートライン１８に制御
パルスを与えて順次的に走査し、この各水平走査期間内
で、一定の割合で電圧が変化する基準階調信号を、絵素
電極１６にドレインライン１７を介して印加する。すな
わちドレインライン１７には、単一の基準階調信号回路
２３から１水平走査期間内で電圧が時間とともに上昇ま
たは下降するランプ波形の電圧を共通に与える。データ
電極２０には、その階調レベルに対応する期間だけ、電
圧レベルが確定するようなデータ信号を信号供給回路２
２から供給する。残余の期間には、信号供給回路２２の
出力がハイインピーダンス状態となる。すなわちデータ
電極２０には、階調レベルに応じた時間だけ電圧レベル
が確定する電圧を与え、こうしてデータ電極の電圧レベ
ルが確定している期間の長さによって、階調レベルを調
節する。
パルスを与えて順次的に走査し、この各水平走査期間内
で、一定の割合で電圧が変化する基準階調信号を、絵素
電極１６にドレインライン１７を介して印加する。すな
わちドレインライン１７には、単一の基準階調信号回路
２３から１水平走査期間内で電圧が時間とともに上昇ま
たは下降するランプ波形の電圧を共通に与える。データ
電極２０には、その階調レベルに対応する期間だけ、電
圧レベルが確定するようなデータ信号を信号供給回路２
２から供給する。残余の期間には、信号供給回路２２の
出力がハイインピーダンス状態となる。すなわちデータ
電極２０には、階調レベルに応じた時間だけ電圧レベル
が確定する電圧を与え、こうしてデータ電極の電圧レベ
ルが確定している期間の長さによって、階調レベルを調
節する。
【００１３】上述の第２の先行技術では、前記他方の対
向基板には、各列毎に分割された多数のデータ電極２０
を設ける必要があるという大きな問題がある。現在、一
般的に広く用いられている液晶表示パネルの絵素電極１
６に対向する対向基板は、これらの多数の絵素電極１６
の全体にわたって形成される単一の共通電極を有してい
る。したがって、当該先行技術を実施するにあたって
は、表示パネル自体を新規に設計し直す必要があるの
で、当該先行技術の実施は困難である。
向基板には、各列毎に分割された多数のデータ電極２０
を設ける必要があるという大きな問題がある。現在、一
般的に広く用いられている液晶表示パネルの絵素電極１
６に対向する対向基板は、これらの多数の絵素電極１６
の全体にわたって形成される単一の共通電極を有してい
る。したがって、当該先行技術を実施するにあたって
は、表示パネル自体を新規に設計し直す必要があるの
で、当該先行技術の実施は困難である。
【００１４】またこの第２の先行技術では、階調レベル
がデータ電極２０側に保持されるので、従来から一般に
用いられている表示パネルの前記絵素基板に形成されて
いるデータ保持用の補助容量を、そのまま利用すること
ができないという問題がある。
がデータ電極２０側に保持されるので、従来から一般に
用いられている表示パネルの前記絵素基板に形成されて
いるデータ保持用の補助容量を、そのまま利用すること
ができないという問題がある。
【００１５】図３０は、第３の先行技術として、特開平
５−２９７８３３号公報に開示されている構成を、簡略
化して示す。シフトレジスタ２７は、各色Ｒ，Ｇ，Ｂ毎
に４ビットでそれぞれ構成される入力データを、データ
レジスタ２８に書込むタイミングをクロック信号ＣＬＫ
に基づいて制御する。１ライン分の入力データがデータ
レジスタ２８に書込まれると、その書込まれた１ライン
分のデータは並列にデータラッチ回路２９に転送されて
保持される。
５−２９７８３３号公報に開示されている構成を、簡略
化して示す。シフトレジスタ２７は、各色Ｒ，Ｇ，Ｂ毎
に４ビットでそれぞれ構成される入力データを、データ
レジスタ２８に書込むタイミングをクロック信号ＣＬＫ
に基づいて制御する。１ライン分の入力データがデータ
レジスタ２８に書込まれると、その書込まれた１ライン
分のデータは並列にデータラッチ回路２９に転送されて
保持される。
【００１６】データラッチ回路２９で保持されたデータ
は、所定のタイミングで比較部３０に供給される。比較
部３０では、各色Ｒ，Ｇ，Ｂ毎にデータラッチ回路２９
からのデータと、４ビットカウンタ３１からの４ビット
から成るカウント値とを比較し、比較結果をセレクタ内
蔵サンプルホールド回路３２に供給する。セレクタ内蔵
サンプルホールド回路３２には、比較部３０の比較結果
の他に、階段状波形電圧回路３３，３４からの所定の８
段階および２段階でレベルがそれぞれ変化する階段状波
形電圧ＶＲ，ＶＢが供給される。
は、所定のタイミングで比較部３０に供給される。比較
部３０では、各色Ｒ，Ｇ，Ｂ毎にデータラッチ回路２９
からのデータと、４ビットカウンタ３１からの４ビット
から成るカウント値とを比較し、比較結果をセレクタ内
蔵サンプルホールド回路３２に供給する。セレクタ内蔵
サンプルホールド回路３２には、比較部３０の比較結果
の他に、階段状波形電圧回路３３，３４からの所定の８
段階および２段階でレベルがそれぞれ変化する階段状波
形電圧ＶＲ，ＶＢが供給される。
【００１７】セレクタ内蔵サンプルホールド回路３２
は、比較部３０の比較結果に応じたタイミングで、階段
状波形電圧生成回路３３，３４からの信号を、セレクタ
内蔵サンプルホールド回路３２に内蔵されているサンプ
ルホールド用コンデンサによってサンプルホールドす
る。出力バッファ３５には電圧ＶＤＤが供給されてお
り、セレクタ内蔵サンプルホールド回路３２内の前記コ
ンデンサに充電された充電電圧レベルに応じた信号電圧
を、各色Ｒ，Ｇ，Ｂ毎に出力して各列毎のラインに与え
る。
は、比較部３０の比較結果に応じたタイミングで、階段
状波形電圧生成回路３３，３４からの信号を、セレクタ
内蔵サンプルホールド回路３２に内蔵されているサンプ
ルホールド用コンデンサによってサンプルホールドす
る。出力バッファ３５には電圧ＶＤＤが供給されてお
り、セレクタ内蔵サンプルホールド回路３２内の前記コ
ンデンサに充電された充電電圧レベルに応じた信号電圧
を、各色Ｒ，Ｇ，Ｂ毎に出力して各列毎のラインに与え
る。
【００１８】この第３の先行技術では、セレクタ内蔵サ
ンプルホールド回路３２内にサンプルホールド用コンデ
ンサを有しており、そのコンデンサに蓄積された電荷に
よる電圧を、出力バッファ３５内に設けられた各ライン
毎のオペアンプによるボルテージホロアを介して出力し
ている。したがって、階段状波形電圧生成回路３３，３
４の出力は、セレクタ内蔵サンプルホールド回路３２の
コンデンサに与えられるだけであって、表示パネルのラ
インに直接に与えられる構成とはなっていない。表示パ
ネルの各ラインに与えられる電圧は、出力バッファ３５
に設けられているオペアンプによって増幅された電圧で
あるので、オペアンプの特性のばらつきによって、各ラ
インに与えられる電圧が不所望に変化し、表示品位の低
下を招く。このオペアンプの特性のばらつきというの
は、たとえば入力オフセット電圧のばらつきに起因した
出力電圧の偏差が存在すること、およびそのオペアンプ
のダイナミックレンジの制限による出力電圧範囲が狭く
なることなどによって発生する。
ンプルホールド回路３２内にサンプルホールド用コンデ
ンサを有しており、そのコンデンサに蓄積された電荷に
よる電圧を、出力バッファ３５内に設けられた各ライン
毎のオペアンプによるボルテージホロアを介して出力し
ている。したがって、階段状波形電圧生成回路３３，３
４の出力は、セレクタ内蔵サンプルホールド回路３２の
コンデンサに与えられるだけであって、表示パネルのラ
インに直接に与えられる構成とはなっていない。表示パ
ネルの各ラインに与えられる電圧は、出力バッファ３５
に設けられているオペアンプによって増幅された電圧で
あるので、オペアンプの特性のばらつきによって、各ラ
インに与えられる電圧が不所望に変化し、表示品位の低
下を招く。このオペアンプの特性のばらつきというの
は、たとえば入力オフセット電圧のばらつきに起因した
出力電圧の偏差が存在すること、およびそのオペアンプ
のダイナミックレンジの制限による出力電圧範囲が狭く
なることなどによって発生する。
【００１９】またさらに、第４の先行技術としては、特
公平７−５０３８９号公報に開示されているものがあ
る。図３１は前記公報に開示されるソース電極駆動用の
Ｘドライバ１２０の構成を示し、図３２はＸドライバ１
２０における各信号のタイミングを示す。
公平７−５０３８９号公報に開示されているものがあ
る。図３１は前記公報に開示されるソース電極駆動用の
Ｘドライバ１２０の構成を示し、図３２はＸドライバ１
２０における各信号のタイミングを示す。
【００２０】シフトレジスタ１２１は、Ｍ組の信号Ｑ１
〜ＱＭを出力し、４ビットのデータ入力信号ＰＤ１〜Ｐ
Ｄ４をラッチＡ回路１２２のハーフラッチ１２９に書き
込むタイミングを、スタートパルスＶＳＰとクロック信
号ＸＣＬとに基づいて制御する。ラッチＡ回路１２２に
は、４つのＤフリップフロップによって形成されるハー
フラッチ１２９がＭ組設けられており、Ｍ組のハーフラ
ッチ１２９に順次的に信号データが取込まれて保持され
る。ラッチＢ回路１２３のハーフラッチ１３０に図３２
（３）に示すラッチクロック信号ＬＣＬが入力される
と、ラッチＡ回路１２２のＭ組のハーフラッチ１２９に
保持されるデータが一斉にラッチＢ回路１２３のハーフ
ラッチ１３０に取込まれて保持される。
〜ＱＭを出力し、４ビットのデータ入力信号ＰＤ１〜Ｐ
Ｄ４をラッチＡ回路１２２のハーフラッチ１２９に書き
込むタイミングを、スタートパルスＶＳＰとクロック信
号ＸＣＬとに基づいて制御する。ラッチＡ回路１２２に
は、４つのＤフリップフロップによって形成されるハー
フラッチ１２９がＭ組設けられており、Ｍ組のハーフラ
ッチ１２９に順次的に信号データが取込まれて保持され
る。ラッチＢ回路１２３のハーフラッチ１３０に図３２
（３）に示すラッチクロック信号ＬＣＬが入力される
と、ラッチＡ回路１２２のＭ組のハーフラッチ１２９に
保持されるデータが一斉にラッチＢ回路１２３のハーフ
ラッチ１３０に取込まれて保持される。
【００２１】４ビットの２進カウンタ１２４は、ラッチ
クロック信号ＬＣＬでリセットされ、図３２（２）に示
す階調用基本信号Ｆ１６を計数する。コンパレータ１２
５のＭ個の比較器１３８には、２進カウンタ１２４の出
力ＱＡ〜ＱＤと前記ハーフラッチ１３０の出力とが入力
され、比較結果が図３２（４）に示す出力信号Ｙとして
Ｄフリップフロップ１２６の入力Ｄに与えられる。Ｄフ
リップフロップ１２６は、前記階調用基本信号Ｆ１６の
立上がりに同期して比較器１３８の出力を取込み、ラッ
チクロック信号ＬＣＬによってセットされ、ストップ信
号ＳＴＯＰによってリセットされる。Ｄフリップフロッ
プ１２６の出力Ｑは、レベルシフタ１２７によって、ア
ナログスイッチ１２８を駆動することができる電圧まで
引き上げられる。
クロック信号ＬＣＬでリセットされ、図３２（２）に示
す階調用基本信号Ｆ１６を計数する。コンパレータ１２
５のＭ個の比較器１３８には、２進カウンタ１２４の出
力ＱＡ〜ＱＤと前記ハーフラッチ１３０の出力とが入力
され、比較結果が図３２（４）に示す出力信号Ｙとして
Ｄフリップフロップ１２６の入力Ｄに与えられる。Ｄフ
リップフロップ１２６は、前記階調用基本信号Ｆ１６の
立上がりに同期して比較器１３８の出力を取込み、ラッ
チクロック信号ＬＣＬによってセットされ、ストップ信
号ＳＴＯＰによってリセットされる。Ｄフリップフロッ
プ１２６の出力Ｑは、レベルシフタ１２７によって、ア
ナログスイッチ１２８を駆動することができる電圧まで
引き上げられる。
【００２２】アナログスイッチ１２８には、図３２
（１）に示すビデオ電圧ＶＩＤが供給されており、レベ
ルシフタ１２７の出力で開閉が制御される。ビデオ電圧
ＶＩＤは、１水平走査期間ＴＨにおいて、液晶のオフレ
ベルの電圧ＶＯＦＦからオンレベルの電圧ＶＯＮまで１
次直線的に変化し、いったんオンレベルの電圧ＶＯＮに
達した後では急速にオフレベルの電圧ＶＯＦＦまで変化
し、次に立上がるまでオフレベルの電圧となるようなノ
コギリ波形の繰返し波形となる。
（１）に示すビデオ電圧ＶＩＤが供給されており、レベ
ルシフタ１２７の出力で開閉が制御される。ビデオ電圧
ＶＩＤは、１水平走査期間ＴＨにおいて、液晶のオフレ
ベルの電圧ＶＯＦＦからオンレベルの電圧ＶＯＮまで１
次直線的に変化し、いったんオンレベルの電圧ＶＯＮに
達した後では急速にオフレベルの電圧ＶＯＦＦまで変化
し、次に立上がるまでオフレベルの電圧となるようなノ
コギリ波形の繰返し波形となる。
【００２３】上述のように変化するビデオ電圧ＶＩＤ
は、アナログスイッチ１２８が開閉制御されることで、
図３２（６）に示す電圧Ｖｐｉｘとしてソースラインを
介して液晶表示パネルの絵素電極に印加される。電圧Ｖ
ｐｉｘは、出力信号Ｙが立ち下がった後で階調用基本信
号Ｆ１６が最初に立ち上がる時刻ｔａでのレベルが、水
平走査期間ＴＨの終了する時刻ｔｂまで保持される。
は、アナログスイッチ１２８が開閉制御されることで、
図３２（６）に示す電圧Ｖｐｉｘとしてソースラインを
介して液晶表示パネルの絵素電極に印加される。電圧Ｖ
ｐｉｘは、出力信号Ｙが立ち下がった後で階調用基本信
号Ｆ１６が最初に立ち上がる時刻ｔａでのレベルが、水
平走査期間ＴＨの終了する時刻ｔｂまで保持される。
【００２４】この第４の先行技術では、アナログスイッ
チ１２８を介してソース電極に供給されるビデオ電圧Ｖ
ＩＤが１次直線的なノコギリ波形となっているので、比
較器１３８の出力信号のタイミングが微妙にずれたと
き、当該タイミングの電圧を保持することとなり、表示
品位の低下を招く。
チ１２８を介してソース電極に供給されるビデオ電圧Ｖ
ＩＤが１次直線的なノコギリ波形となっているので、比
較器１３８の出力信号のタイミングが微妙にずれたと
き、当該タイミングの電圧を保持することとなり、表示
品位の低下を招く。
【００２５】また、上述の各従来技術では、液晶素子に
充電された電荷を放電していないので、前回の表示タイ
ミングで充電された電荷が液晶素子に残り、新たな表示
データに従って液晶素子を駆動しても、充電された電荷
による電圧が階調表示データに対応する電圧にならない
という問題がある。たとえば、先の表示タイミングで液
晶素子を高電圧で充電することによって表示を行い、次
の表示タイミングで充電された電圧よりも低い電圧で充
電するような表示を行おうとした場合、先に液晶素子に
充電された電荷を放電しない限り、前回の電荷が残り、
液晶表示パネルの表示品位を低下させる可能性がある。
充電された電荷を放電していないので、前回の表示タイ
ミングで充電された電荷が液晶素子に残り、新たな表示
データに従って液晶素子を駆動しても、充電された電荷
による電圧が階調表示データに対応する電圧にならない
という問題がある。たとえば、先の表示タイミングで液
晶素子を高電圧で充電することによって表示を行い、次
の表示タイミングで充電された電圧よりも低い電圧で充
電するような表示を行おうとした場合、先に液晶素子に
充電された電荷を放電しない限り、前回の電荷が残り、
液晶表示パネルの表示品位を低下させる可能性がある。
【００２６】
【発明が解決しようとする課題】本発明の目的は、多階
調化を図りながら接続端子数およびアナログスイッチ数
を低減し、これによってソースドライバなどの半導体チ
ップの小形化、低消費電流化、低コスト化、高密度実装
化などを可能にすることができるようにした表示装置お
よび表示パネルの駆動方法を提供することである。
調化を図りながら接続端子数およびアナログスイッチ数
を低減し、これによってソースドライバなどの半導体チ
ップの小形化、低消費電流化、低コスト化、高密度実装
化などを可能にすることができるようにした表示装置お
よび表示パネルの駆動方法を提供することである。
【００２７】本発明の他の目的は、現在、広く用いられ
ている対向基板に単一の共通の電極が形成された表示パ
ネルをそのまま利用し、しかも上述のように接続端子数
およびアナログスイッチ数を低減することができるよう
にした表示装置および表示パネルの駆動方法を提供する
ことである。
ている対向基板に単一の共通の電極が形成された表示パ
ネルをそのまま利用し、しかも上述のように接続端子数
およびアナログスイッチ数を低減することができるよう
にした表示装置および表示パネルの駆動方法を提供する
ことである。
【００２８】本発明のさらに他の目的は、前述の図３０
に関連して述べた先行技術のようなオペアンプなどの複
雑な回路構成を用いることなく、またそのような半導体
素子の特性のばらつきによる表示品位の低下を防ぐこと
ができるようにし、ソースドライバなどの半導体チップ
の小形化および消費電力の低減を図ることができるよう
にした表示装置および表示パネルの駆動方法を提供する
ことである。
に関連して述べた先行技術のようなオペアンプなどの複
雑な回路構成を用いることなく、またそのような半導体
素子の特性のばらつきによる表示品位の低下を防ぐこと
ができるようにし、ソースドライバなどの半導体チップ
の小形化および消費電力の低減を図ることができるよう
にした表示装置および表示パネルの駆動方法を提供する
ことである。
【００２９】
【課題を解決するための手段】本発明は、絵素電極がそ
れぞれ複数の第１および第２ラインの交差位置に行列状
に配列され、絵素電極と対向する共通電極との間に誘電
体層が介在されるアクティブマトリクス形表示パネル
を、第１ラインに階調表示データに対応する駆動電圧を
印加し、第２ラインを絵素制御信号によって予め定める
走査期間毎に選択しながら、階調表示を行うように駆動
する表示装置において、前記走査期間毎に、階調数を予
め定める複数で除算した数以上の数の階調クロック信号
を時間順次的に発生する階調クロック信号発生手段と、
階調表示に必要な電圧範囲を該複数に分割した各電圧区
間内で、前記走査期間毎に、分割数に対応して設けられ
る複数の基準電圧を、階調クロック信号に同期しながら
それぞれ一定方向に変化するように発生する電圧源と、
前記各第１ライン毎に前記電圧源との間で前記分割数に
対応して設けられ、各基準電圧がそれぞれ与えられる電
圧印加用スイッチング素子と、前記各第１ライン毎に設
けられ、階調表示データに対応して絵素電極を駆動すべ
き電圧が電圧区間に含まれる基準電圧を選択する選択手
段と、前記各第１ライン毎に設けられ、前記各走査期間
毎に、前記階調クロック信号発生手段からの階調クロッ
ク信号を計数し、計数値が階調表示データに対応する値
に到達する時点を基準として、該基準を交流駆動の状態
に応じて変化させながら、前記選択手段によって選択さ
れる基準電圧が与えられる電圧印加用スイッチング素子
を、オンからオフに制御するスイッチング制御手段とを
含むことを特徴とする表示装置である。本発明に従え
ば、階調表示に必要な駆動電圧を、複数の電圧区間に分
割する。各区間内で変化する基準電圧を階調表示データ
に従って選択し、選択した基準電圧が階調表示データに
対応する電圧になる時点で絵素電極を駆動するので、多
階調化を図りながら必要な信号ラインの本数を減らすこ
とができる。
れぞれ複数の第１および第２ラインの交差位置に行列状
に配列され、絵素電極と対向する共通電極との間に誘電
体層が介在されるアクティブマトリクス形表示パネル
を、第１ラインに階調表示データに対応する駆動電圧を
印加し、第２ラインを絵素制御信号によって予め定める
走査期間毎に選択しながら、階調表示を行うように駆動
する表示装置において、前記走査期間毎に、階調数を予
め定める複数で除算した数以上の数の階調クロック信号
を時間順次的に発生する階調クロック信号発生手段と、
階調表示に必要な電圧範囲を該複数に分割した各電圧区
間内で、前記走査期間毎に、分割数に対応して設けられ
る複数の基準電圧を、階調クロック信号に同期しながら
それぞれ一定方向に変化するように発生する電圧源と、
前記各第１ライン毎に前記電圧源との間で前記分割数に
対応して設けられ、各基準電圧がそれぞれ与えられる電
圧印加用スイッチング素子と、前記各第１ライン毎に設
けられ、階調表示データに対応して絵素電極を駆動すべ
き電圧が電圧区間に含まれる基準電圧を選択する選択手
段と、前記各第１ライン毎に設けられ、前記各走査期間
毎に、前記階調クロック信号発生手段からの階調クロッ
ク信号を計数し、計数値が階調表示データに対応する値
に到達する時点を基準として、該基準を交流駆動の状態
に応じて変化させながら、前記選択手段によって選択さ
れる基準電圧が与えられる電圧印加用スイッチング素子
を、オンからオフに制御するスイッチング制御手段とを
含むことを特徴とする表示装置である。本発明に従え
ば、階調表示に必要な駆動電圧を、複数の電圧区間に分
割する。各区間内で変化する基準電圧を階調表示データ
に従って選択し、選択した基準電圧が階調表示データに
対応する電圧になる時点で絵素電極を駆動するので、多
階調化を図りながら必要な信号ラインの本数を減らすこ
とができる。
【００３０】また本発明の前記表示パネルでは、行列状
に配列された第１および第２ラインの交差位置にそれぞ
れ配置された絵素電極に、第１ラインを介して与えられ
る駆動電圧を、第２ラインを介して与えられる絵素制御
信号によって導通する絵素スイッチング素子を介して与
え、絵素電極に対向して設けられる共通電極に、基準と
なる定電圧を印加し、前記絵素電極と共通電極とに電位
差を設けて階調表示が行われ、前記予め定める走査期間
毎に、各第２ラインに順次的に絵素制御信号を与えて、
絵素制御信号が与えられる第２ラインに接続される絵素
スイッチング素子を導通させるドライバ回路と、前記水
平走査期間中に、各第１ライン毎の階調表示データを直
列ビットで順次的に導出する階調表示データ発生手段
と、階調表示データ発生手段からの階調表示データを並
列ビットで１水平走査期間ずつラッチして導出するデー
タラッチ回路とをさらに含み、前記階調クロック信号発
生手段は、水平走査期間毎に、その期間中に階調表示す
べき階調数を予め定める分割数で除算した数以上の数の
階調クロック信号を時間順次的に発生し、前記電圧源
は、予め定める第１の電圧から第１電圧よりも高い第２
の電圧まで段階的に上昇するか、第２電圧から第１電圧
まで段階的に下降する第１の基準電圧、前記第２電圧か
ら第２電圧よりも高い第３の電圧まで段階的に上昇する
か、第３電圧から第２電圧まで段階的に下降する第２の
基準電圧、および予め定める周期毎に第１および第３電
圧となる前記基準となる定電圧を発生し、前記電圧印加
用スイッチング素子は、電圧源と第１ラインとの間に介
在され、第１および第２基準電圧がそれぞれ与えられる
第１および第２の電圧印加用スイッチング素子を備え、
前記スイッチング制御手段は、前記各水平走査期間毎
に、階調表示データに対応した値が設定され、階調クロ
ック信号の受信のたびに減算する減算カウンタを含み、
減算カウンタの計数値が予め定める値になるとき、第１
および第２電圧印加用スイッチング素子をオフ制御する
ことを特徴とする。本発明に従えば、電圧源から供給さ
れる時間経過に伴って、段階的に上昇または下降する第
１および第２電圧を、第１および第２電圧印加用スイッ
チング素子を介して表示パネルの電極に印加し、データ
ラッチ回路の出力が与えられるスイッチング制御手段に
よって階調表示データに対応する電圧が印加されるよう
に第１および第２電圧印加用スイッチング素子の導通／
遮断を制御して、表示パネルに表示を行う。したがっ
て、階調表示データに対応する電圧は、第１および第２
電圧のうちのいずれか一方の電圧に含まれる電圧であれ
ばよく、１水平走査期間における第１および第２電圧の
変化する電圧の差を小さくすることができ、所望の電圧
を容易に表示パネルの第１ラインに与えて、階調表示を
行うことができる。
に配列された第１および第２ラインの交差位置にそれぞ
れ配置された絵素電極に、第１ラインを介して与えられ
る駆動電圧を、第２ラインを介して与えられる絵素制御
信号によって導通する絵素スイッチング素子を介して与
え、絵素電極に対向して設けられる共通電極に、基準と
なる定電圧を印加し、前記絵素電極と共通電極とに電位
差を設けて階調表示が行われ、前記予め定める走査期間
毎に、各第２ラインに順次的に絵素制御信号を与えて、
絵素制御信号が与えられる第２ラインに接続される絵素
スイッチング素子を導通させるドライバ回路と、前記水
平走査期間中に、各第１ライン毎の階調表示データを直
列ビットで順次的に導出する階調表示データ発生手段
と、階調表示データ発生手段からの階調表示データを並
列ビットで１水平走査期間ずつラッチして導出するデー
タラッチ回路とをさらに含み、前記階調クロック信号発
生手段は、水平走査期間毎に、その期間中に階調表示す
べき階調数を予め定める分割数で除算した数以上の数の
階調クロック信号を時間順次的に発生し、前記電圧源
は、予め定める第１の電圧から第１電圧よりも高い第２
の電圧まで段階的に上昇するか、第２電圧から第１電圧
まで段階的に下降する第１の基準電圧、前記第２電圧か
ら第２電圧よりも高い第３の電圧まで段階的に上昇する
か、第３電圧から第２電圧まで段階的に下降する第２の
基準電圧、および予め定める周期毎に第１および第３電
圧となる前記基準となる定電圧を発生し、前記電圧印加
用スイッチング素子は、電圧源と第１ラインとの間に介
在され、第１および第２基準電圧がそれぞれ与えられる
第１および第２の電圧印加用スイッチング素子を備え、
前記スイッチング制御手段は、前記各水平走査期間毎
に、階調表示データに対応した値が設定され、階調クロ
ック信号の受信のたびに減算する減算カウンタを含み、
減算カウンタの計数値が予め定める値になるとき、第１
および第２電圧印加用スイッチング素子をオフ制御する
ことを特徴とする。本発明に従えば、電圧源から供給さ
れる時間経過に伴って、段階的に上昇または下降する第
１および第２電圧を、第１および第２電圧印加用スイッ
チング素子を介して表示パネルの電極に印加し、データ
ラッチ回路の出力が与えられるスイッチング制御手段に
よって階調表示データに対応する電圧が印加されるよう
に第１および第２電圧印加用スイッチング素子の導通／
遮断を制御して、表示パネルに表示を行う。したがっ
て、階調表示データに対応する電圧は、第１および第２
電圧のうちのいずれか一方の電圧に含まれる電圧であれ
ばよく、１水平走査期間における第１および第２電圧の
変化する電圧の差を小さくすることができ、所望の電圧
を容易に表示パネルの第１ラインに与えて、階調表示を
行うことができる。
【００３１】また本発明で、前記電圧印加用スイッチン
グ素子は、供給される基準電圧が上昇するように変化す
る電圧であるときには、Ｐチャネルトランジスタ素子が
用いられ、下降するように変化する電圧であるときに
は、Ｎチャネルトランジスタ素子が用いられることを特
徴とする。本発明に従えば、第１および第２の基準電圧
が上昇するように変化する電圧であるときには、基準電
圧が与えられる電圧印加用スイッチング素子としてＰチ
ャネルトランジスタ素子が用いられ、下降するように変
化する電圧であるときにはＮチャネルトランジスタ素子
が用いられる。したがって、電圧印加用スイッチング素
子をいずれか一方の導電型のトランジスタで構成するこ
とができ、表示パネルを駆動する装置が形成される半導
体チップ上の面積を縮小することができる。また、電圧
源から供給される第１および第２の基準電圧として変化
する電圧範囲内のうちの所望の駆動電圧を、表示パネル
の第１ラインを介して絵素電極に供給し、容易に階調表
示を行うことができる。
グ素子は、供給される基準電圧が上昇するように変化す
る電圧であるときには、Ｐチャネルトランジスタ素子が
用いられ、下降するように変化する電圧であるときに
は、Ｎチャネルトランジスタ素子が用いられることを特
徴とする。本発明に従えば、第１および第２の基準電圧
が上昇するように変化する電圧であるときには、基準電
圧が与えられる電圧印加用スイッチング素子としてＰチ
ャネルトランジスタ素子が用いられ、下降するように変
化する電圧であるときにはＮチャネルトランジスタ素子
が用いられる。したがって、電圧印加用スイッチング素
子をいずれか一方の導電型のトランジスタで構成するこ
とができ、表示パネルを駆動する装置が形成される半導
体チップ上の面積を縮小することができる。また、電圧
源から供給される第１および第２の基準電圧として変化
する電圧範囲内のうちの所望の駆動電圧を、表示パネル
の第１ラインを介して絵素電極に供給し、容易に階調表
示を行うことができる。
【００３２】また本発明の前記表示パネルでは、行列状
に配列された第１および第２ラインの交差位置にそれぞ
れ配置された絵素電極に、第１ラインを介して与えられ
る駆動電圧を、第２ラインを介して与えられる絵素制御
信号によって導通する絵素スイッチング素子を介して与
え、絵素電極に対向して設けられる共通電極に、基準と
なる定電圧を印加し、前記絵素電極と共通電極とに電位
差を設けて階調表示が行われ、前記予め定める走査期間
毎に、各第２ラインに順次的に絵素制御信号を与えて、
絵素制御信号が与えられる第２ラインに接続される絵素
スイッチング素子を導通させるドライバ回路と、前記水
平走査期間中に、各第１ライン毎の階調表示データを直
列ビットで順次的に導出する階調表示データ発生手段
と、階調表示データ発生手段からの階調表示データを並
列ビットで１水平走査期間ずつラッチして導出するデー
タラッチ回路とをさらに含み、前記階調クロック信号発
生手段は、水平走査期間毎に、その期間中に階調表示す
べき階調数を予め定める分割数で除算した数以上の数の
階調クロック信号を時間順次的に発生し、前記電圧源
は、予め定める第１の電圧から第１電圧よりも高い第２
の電圧まで段階的に上昇するか、第２電圧から第１電圧
まで段階的に下降する第１の基準電圧、第２電圧から第
２電圧よりも高い第３の電圧まで段階的に上昇するか、
第３電圧から第２電圧まで段階的に下降する第２の基準
電圧、第３電圧から第３電圧よりも高い第４の電圧まで
段階的に上昇するか、第４電圧から第３電圧まで段階的
に下降する第３の基準電圧、および第４電圧から第４電
圧よりも高い第５の電圧まで段階的に上昇するか、第５
電圧から第４電圧まで段階的に下降する第４の基準電圧
を、階調表示用駆動電圧として作成し、予め定める周期
毎に第１および第５電圧となる前記基準となる定電圧を
発生し、前記電圧印加用スイッチング素子は、電圧源と
第１ラインとの間に介在され、第１、第２、第３および
第４基準電圧がそれぞれ与えられる第１、第２、第３お
よび第４の電圧印加用スイッチング素子を備え、前記ス
イッチング制御手段は、前記水平走査期間毎に、前記第
１ラインに対して、前記階調表示データに対応する時間
が経過する時点における前記第１の基準電圧から第４の
基準電圧までのいずれか１つを印加し、前記共通電極に
は、水平走査期間毎に切換て電圧を印加し絵素電極と共
通電極との間の誘電体層で保持させるように制御するこ
とを特徴とする。本発明に従えば、階調表示データに対
応する駆動電圧は、４つの電圧区間に分割された第１〜
第４基準電圧のうちのいずれか１つの基準電圧の変化範
囲に含まれる電圧となる。階調表示データに従って基準
電圧を選択し、駆動電圧を時間的に選択するので、１水
平走査期間における第１〜第４基準電圧の変化範囲を小
さくすることができ、所望の駆動電圧を時間的に精度良
く選択し、容易に表示パネルの第１ラインに与えて、多
階調の表示を行うことができる。
に配列された第１および第２ラインの交差位置にそれぞ
れ配置された絵素電極に、第１ラインを介して与えられ
る駆動電圧を、第２ラインを介して与えられる絵素制御
信号によって導通する絵素スイッチング素子を介して与
え、絵素電極に対向して設けられる共通電極に、基準と
なる定電圧を印加し、前記絵素電極と共通電極とに電位
差を設けて階調表示が行われ、前記予め定める走査期間
毎に、各第２ラインに順次的に絵素制御信号を与えて、
絵素制御信号が与えられる第２ラインに接続される絵素
スイッチング素子を導通させるドライバ回路と、前記水
平走査期間中に、各第１ライン毎の階調表示データを直
列ビットで順次的に導出する階調表示データ発生手段
と、階調表示データ発生手段からの階調表示データを並
列ビットで１水平走査期間ずつラッチして導出するデー
タラッチ回路とをさらに含み、前記階調クロック信号発
生手段は、水平走査期間毎に、その期間中に階調表示す
べき階調数を予め定める分割数で除算した数以上の数の
階調クロック信号を時間順次的に発生し、前記電圧源
は、予め定める第１の電圧から第１電圧よりも高い第２
の電圧まで段階的に上昇するか、第２電圧から第１電圧
まで段階的に下降する第１の基準電圧、第２電圧から第
２電圧よりも高い第３の電圧まで段階的に上昇するか、
第３電圧から第２電圧まで段階的に下降する第２の基準
電圧、第３電圧から第３電圧よりも高い第４の電圧まで
段階的に上昇するか、第４電圧から第３電圧まで段階的
に下降する第３の基準電圧、および第４電圧から第４電
圧よりも高い第５の電圧まで段階的に上昇するか、第５
電圧から第４電圧まで段階的に下降する第４の基準電圧
を、階調表示用駆動電圧として作成し、予め定める周期
毎に第１および第５電圧となる前記基準となる定電圧を
発生し、前記電圧印加用スイッチング素子は、電圧源と
第１ラインとの間に介在され、第１、第２、第３および
第４基準電圧がそれぞれ与えられる第１、第２、第３お
よび第４の電圧印加用スイッチング素子を備え、前記ス
イッチング制御手段は、前記水平走査期間毎に、前記第
１ラインに対して、前記階調表示データに対応する時間
が経過する時点における前記第１の基準電圧から第４の
基準電圧までのいずれか１つを印加し、前記共通電極に
は、水平走査期間毎に切換て電圧を印加し絵素電極と共
通電極との間の誘電体層で保持させるように制御するこ
とを特徴とする。本発明に従えば、階調表示データに対
応する駆動電圧は、４つの電圧区間に分割された第１〜
第４基準電圧のうちのいずれか１つの基準電圧の変化範
囲に含まれる電圧となる。階調表示データに従って基準
電圧を選択し、駆動電圧を時間的に選択するので、１水
平走査期間における第１〜第４基準電圧の変化範囲を小
さくすることができ、所望の駆動電圧を時間的に精度良
く選択し、容易に表示パネルの第１ラインに与えて、多
階調の表示を行うことができる。
【００３３】また本発明で、前記第１〜第４電圧印加用
スイッチング素子は、供給される基準電圧が段階的に上
昇する電圧であるときには、Ｐチャネルトランジスタ素
子が用いられ、段階的に下降する電圧であるときには、
Ｎチャネルトランジスタ素子が用いられることを特徴と
する。本発明に従えば、第１〜第４基準電圧が上昇する
電圧であるときには、その基準電圧が与えられる第１〜
第４電圧印加用スイッチング素子はＰチャネルトランジ
スタであり、下降する電圧であるときにはＮチャネルト
ランジスタであるので、第１〜第４電圧印加用スイッチ
ング素子をいずれか一方導電型のトランジスタで構成す
ることができ、表示パネルを駆動する回路を形成する半
導体チップの面積を縮小することができる。
スイッチング素子は、供給される基準電圧が段階的に上
昇する電圧であるときには、Ｐチャネルトランジスタ素
子が用いられ、段階的に下降する電圧であるときには、
Ｎチャネルトランジスタ素子が用いられることを特徴と
する。本発明に従えば、第１〜第４基準電圧が上昇する
電圧であるときには、その基準電圧が与えられる第１〜
第４電圧印加用スイッチング素子はＰチャネルトランジ
スタであり、下降する電圧であるときにはＮチャネルト
ランジスタであるので、第１〜第４電圧印加用スイッチ
ング素子をいずれか一方導電型のトランジスタで構成す
ることができ、表示パネルを駆動する回路を形成する半
導体チップの面積を縮小することができる。
【００３４】また本発明で、前記電圧印加用スイッチン
グ素子は、アナログスイッチであることを特徴とする。
本発明に従えば、電圧印加用スイッチング素子はアナロ
グスイッチであるので、電圧源から供給される基準電圧
が上昇および下降のいずれの方向に変化する電圧であっ
ても、変化する電圧範囲内で階調表示データに対応する
電圧を抽出し、表示パネルの第１ラインを介して絵素電
極に与えて、容易に階調表示を行うことができる。
グ素子は、アナログスイッチであることを特徴とする。
本発明に従えば、電圧印加用スイッチング素子はアナロ
グスイッチであるので、電圧源から供給される基準電圧
が上昇および下降のいずれの方向に変化する電圧であっ
ても、変化する電圧範囲内で階調表示データに対応する
電圧を抽出し、表示パネルの第１ラインを介して絵素電
極に与えて、容易に階調表示を行うことができる。
【００３５】また本発明は、前記電圧印加用スイッチン
グ素子と、前記絵素電極との間に、前記各走査期間の終
了時に導通されて、前記絵素電極に予め定める電圧を供
給するアナログスイッチが設けられることを特徴とす
る。本発明に従えば、各走査期間の終了時には、アナロ
グスイッチが導通されて絵素電極に予め定める電圧が与
えられる。したがって、前回の水平走査期間で絵素電極
に印加されていた電圧が一定電圧まで変化されることと
なり、走査期間毎に絵素電極に印加されるべき電圧が大
きく異なる場合であっても、表示パネルに行われる表示
についての品位の低下を防ぐことができる。特に、基準
電圧が下降する電圧であるときに電圧印加用スイッチン
グ素子がＮチャネルトランジスタ素子であり、基準電圧
が上昇する電圧であるときに電圧印加用スイッチング素
子がＰチャネルトランジスタ素子である場合には、電圧
印加用スイッチング素子の構成を小さくすることができ
る。また予め定める電圧を走査期間の最初の基準電圧と
しておけば、絵素電極に保持されている電荷の影響を駆
動電圧に受けることなく表示パネルに表示を行うことが
できる。
グ素子と、前記絵素電極との間に、前記各走査期間の終
了時に導通されて、前記絵素電極に予め定める電圧を供
給するアナログスイッチが設けられることを特徴とす
る。本発明に従えば、各走査期間の終了時には、アナロ
グスイッチが導通されて絵素電極に予め定める電圧が与
えられる。したがって、前回の水平走査期間で絵素電極
に印加されていた電圧が一定電圧まで変化されることと
なり、走査期間毎に絵素電極に印加されるべき電圧が大
きく異なる場合であっても、表示パネルに行われる表示
についての品位の低下を防ぐことができる。特に、基準
電圧が下降する電圧であるときに電圧印加用スイッチン
グ素子がＮチャネルトランジスタ素子であり、基準電圧
が上昇する電圧であるときに電圧印加用スイッチング素
子がＰチャネルトランジスタ素子である場合には、電圧
印加用スイッチング素子の構成を小さくすることができ
る。また予め定める電圧を走査期間の最初の基準電圧と
しておけば、絵素電極に保持されている電荷の影響を駆
動電圧に受けることなく表示パネルに表示を行うことが
できる。
【００３６】さらに本発明は、アクティブマトリクス形
の絵素電極と共通電極との間に誘電体層が介在され、電
極間に階調表示データに対応する電圧を印加して階調表
示を行う表示パネルの駆動方法において、予め定める周
期で、時間経過に伴って第１の電圧から第１電圧よりも
高い第２の電圧まで段階的に上昇するか、第２電圧から
第１電圧まで下降する第１の基準電圧と、第２電圧から
第２電圧よりも高い第３の電圧まで段階的に上昇する
か、第３電圧から第２電圧まで下降する第２の基準電圧
とを作成し、絵素電極には、前記各周期毎に、階調表示
データに対応した時間が経過した時点における前記第１
もしくは第２の基準電圧を印加し、共通電極には、前記
周期毎に切換えて第１もしくは第３電圧をそれぞれ印加
し、印加する電圧を、電極間の誘電体層で保持させると
ともに、階調表示データに対応した時間の経過の判断基
準を交流化駆動の状態に応じて変化させることを特徴と
する表示パネルの駆動方法である。本発明に従えば、一
方の電極に時間経過に伴って段階的に上昇または下降す
る第１および第２電圧が変化し得る電圧のうちで、階調
表示データに対応した電圧を印加して表示パネルを駆動
するので、階調表示データに対応する電圧は、第１およ
び第２電圧のうちのいずれか一方の電圧に含まれる電圧
であればよく、各周期における第１および第２電圧の変
化する電圧の差を小さくすることができ、所望の電圧を
容易に表示パネルに与えて、階調表示を行うことができ
る。
の絵素電極と共通電極との間に誘電体層が介在され、電
極間に階調表示データに対応する電圧を印加して階調表
示を行う表示パネルの駆動方法において、予め定める周
期で、時間経過に伴って第１の電圧から第１電圧よりも
高い第２の電圧まで段階的に上昇するか、第２電圧から
第１電圧まで下降する第１の基準電圧と、第２電圧から
第２電圧よりも高い第３の電圧まで段階的に上昇する
か、第３電圧から第２電圧まで下降する第２の基準電圧
とを作成し、絵素電極には、前記各周期毎に、階調表示
データに対応した時間が経過した時点における前記第１
もしくは第２の基準電圧を印加し、共通電極には、前記
周期毎に切換えて第１もしくは第３電圧をそれぞれ印加
し、印加する電圧を、電極間の誘電体層で保持させると
ともに、階調表示データに対応した時間の経過の判断基
準を交流化駆動の状態に応じて変化させることを特徴と
する表示パネルの駆動方法である。本発明に従えば、一
方の電極に時間経過に伴って段階的に上昇または下降す
る第１および第２電圧が変化し得る電圧のうちで、階調
表示データに対応した電圧を印加して表示パネルを駆動
するので、階調表示データに対応する電圧は、第１およ
び第２電圧のうちのいずれか一方の電圧に含まれる電圧
であればよく、各周期における第１および第２電圧の変
化する電圧の差を小さくすることができ、所望の電圧を
容易に表示パネルに与えて、階調表示を行うことができ
る。
【００３７】さらにまた本発明は、アクティブマトリク
ス形の絵素電極と共通電極との間に誘電体層が介在さ
れ、電極間に階調表示データに対応する電圧を印加して
ｍ（ｍは２以上の整数）階調の表示を行う表示パネルの
駆動方法において、予め定める第１の電圧から第２の電
圧までをｎ（ｎは１とｍとを除くｍの約数）個の電圧区
間に分割し、予め定める周期で各電圧区間の最低電圧か
ら最高電圧まで変化するか、最高電圧から最低電圧まで
変化する第１〜第ｎの基準電圧を作成し、絵素電極に
は、前記各周期毎に、前記第１〜第ｎの基準電圧の電圧
区間のうちに階調表示データに対応する駆動電圧が含ま
れる基準電圧を選択して階調表示データに対応する電圧
に変化するまで印加し、共通電極には、前記周期毎に切
換えて第１および第２電圧のいずれか一方の電圧を印加
し、印加する電圧を、電極間の誘電体層で保持させると
ともに、階調表示データに対応する電圧を交流駆動の状
態に応じて変化させることを特徴とする表示パネルの駆
動方法である。本発明に従えば、アクティブマトリクス
形の表示パネルのｍ階調の表示を、必要な電圧範囲をｎ
分割して交流化駆動で行うことができる。分割数ｎを大
きくすれば、階調数ｍが大きくなっても、相対的に信号
ラインの本数やスイッチング素子の数を減らし、しかも
選択のタイミングを決定する際の余裕を大きくとること
ができる。
ス形の絵素電極と共通電極との間に誘電体層が介在さ
れ、電極間に階調表示データに対応する電圧を印加して
ｍ（ｍは２以上の整数）階調の表示を行う表示パネルの
駆動方法において、予め定める第１の電圧から第２の電
圧までをｎ（ｎは１とｍとを除くｍの約数）個の電圧区
間に分割し、予め定める周期で各電圧区間の最低電圧か
ら最高電圧まで変化するか、最高電圧から最低電圧まで
変化する第１〜第ｎの基準電圧を作成し、絵素電極に
は、前記各周期毎に、前記第１〜第ｎの基準電圧の電圧
区間のうちに階調表示データに対応する駆動電圧が含ま
れる基準電圧を選択して階調表示データに対応する電圧
に変化するまで印加し、共通電極には、前記周期毎に切
換えて第１および第２電圧のいずれか一方の電圧を印加
し、印加する電圧を、電極間の誘電体層で保持させると
ともに、階調表示データに対応する電圧を交流駆動の状
態に応じて変化させることを特徴とする表示パネルの駆
動方法である。本発明に従えば、アクティブマトリクス
形の表示パネルのｍ階調の表示を、必要な電圧範囲をｎ
分割して交流化駆動で行うことができる。分割数ｎを大
きくすれば、階調数ｍが大きくなっても、相対的に信号
ラインの本数やスイッチング素子の数を減らし、しかも
選択のタイミングを決定する際の余裕を大きくとること
ができる。
【００３８】また本発明で、前記第１〜第ｎの基準電圧
は、前記電圧区間内で１次関数的に変化することを特徴
とする。本発明に従えば、基準電圧はｎ分割された電圧
区間内で１次関数的に変化するので、タイミングの調整
で所望の電圧を選択することができる。
は、前記電圧区間内で１次関数的に変化することを特徴
とする。本発明に従えば、基準電圧はｎ分割された電圧
区間内で１次関数的に変化するので、タイミングの調整
で所望の電圧を選択することができる。
【００３９】また本発明で、前記第１〜第ｎの基準電圧
は、前記電圧区間内でｍ／ｎ段階にそれぞれ上昇または
下降することを特徴とする。本発明に従えば、基準電圧
はｎ分割された各電圧区間内でｍ／ｎ段階に変化するの
で、階調数ｍが大きくなっても、各基準電圧の変化ステ
ップ数を小さくして、選択を容易に行うことができる。
は、前記電圧区間内でｍ／ｎ段階にそれぞれ上昇または
下降することを特徴とする。本発明に従えば、基準電圧
はｎ分割された各電圧区間内でｍ／ｎ段階に変化するの
で、階調数ｍが大きくなっても、各基準電圧の変化ステ
ップ数を小さくして、選択を容易に行うことができる。
【００４０】
【発明の実施の形態】図１は、本発明の実施の第１の形
態を説明するための液晶表示装置１００の構成を示すブ
ロック図である。液晶表示装置１００は、液晶表示パネ
ル３６と、ソースドライバ３７と、ゲートドライバ３８
と、表示制御回路３９と、基準電圧源回路４１とを含ん
で構成される。
態を説明するための液晶表示装置１００の構成を示すブ
ロック図である。液晶表示装置１００は、液晶表示パネ
ル３６と、ソースドライバ３７と、ゲートドライバ３８
と、表示制御回路３９と、基準電圧源回路４１とを含ん
で構成される。
【００４１】アクティブマトリクス形液晶表示パネル３
６は、Ｍ行Ｎ列に、第１ラインであるソースラインＯ１
〜ＯＮと、第２ラインであるゲートラインＬ１〜ＬＭと
が、一方の基板である絵素基板上に配列される。ソース
ラインＯ１〜ＯＮおよびゲートラインＬ１〜ＬＭの交差
位置に、絵素スイッチング素子である薄膜トランジスタ
（略称ＴＦＴ）Ｔ（ｊ，ｉ）（ｊ＝１〜Ｍ，ｉ＝１〜
Ｎ）が配置される。
６は、Ｍ行Ｎ列に、第１ラインであるソースラインＯ１
〜ＯＮと、第２ラインであるゲートラインＬ１〜ＬＭと
が、一方の基板である絵素基板上に配列される。ソース
ラインＯ１〜ＯＮおよびゲートラインＬ１〜ＬＭの交差
位置に、絵素スイッチング素子である薄膜トランジスタ
（略称ＴＦＴ）Ｔ（ｊ，ｉ）（ｊ＝１〜Ｍ，ｉ＝１〜
Ｎ）が配置される。
【００４２】ゲートラインＬ１〜ＬＭに、ゲート信号Ｇ
１〜ＧＭが順次的に与えられることによって、そのゲー
ト信号Ｇｊが与えられるゲートラインＬｊにゲート電極
が接続されている薄膜トランジスタＴ（ｊ，ｉ＝１〜
Ｎ）が導通する。これによってソースラインＯ１〜ＯＮ
からの階調表示駆動電圧は、導通している薄膜トランジ
スタＴ（ｊ，ｉ＝１〜Ｎ）を介して絵素電極Ｐ（ｊ，ｉ
＝１〜Ｎ）にそれぞれ与えられる。
１〜ＧＭが順次的に与えられることによって、そのゲー
ト信号Ｇｊが与えられるゲートラインＬｊにゲート電極
が接続されている薄膜トランジスタＴ（ｊ，ｉ＝１〜
Ｎ）が導通する。これによってソースラインＯ１〜ＯＮ
からの階調表示駆動電圧は、導通している薄膜トランジ
スタＴ（ｊ，ｉ＝１〜Ｎ）を介して絵素電極Ｐ（ｊ，ｉ
＝１〜Ｎ）にそれぞれ与えられる。
【００４３】前記一方の絵素基板に誘電体層である液晶
を介して対向する他方の基板である対向基板には、これ
らの絵素電極Ｐのすべてに対向する単一の共通電極Ｑが
形成されており、共通電極Ｑと前記選択的に駆動電圧が
与えられる絵素電極Ｐとの間の電界によって階調表示が
行われる。共通電極Ｑには、予め定める電圧値を基準と
して前記駆動電圧と極性が異なる電圧が印加される。な
お、図１においては、絵素電極Ｐと共通電極Ｑとによっ
て１絵素分の表示が行われることを示すために、共通電
極Ｑを分割して示した。
を介して対向する他方の基板である対向基板には、これ
らの絵素電極Ｐのすべてに対向する単一の共通電極Ｑが
形成されており、共通電極Ｑと前記選択的に駆動電圧が
与えられる絵素電極Ｐとの間の電界によって階調表示が
行われる。共通電極Ｑには、予め定める電圧値を基準と
して前記駆動電圧と極性が異なる電圧が印加される。な
お、図１においては、絵素電極Ｐと共通電極Ｑとによっ
て１絵素分の表示が行われることを示すために、共通電
極Ｑを分割して示した。
【００４４】ソースラインＯ１〜ＯＮは、半導体集積回
路によって実現されるソースドライバ３７の接続端子Ｓ
１〜ＳＮにそれぞれ接続される。ゲートラインＬ１〜Ｌ
Ｍは、半導体集積回路によって実現されるゲートドライ
バ３８の接続端子Ｇ１〜ＧＭにそれぞれ接続される。な
お、この明細書中において接続端子とその接続端子に与
えられる信号とは同一の参照符を付して表すことがあ
る。
路によって実現されるソースドライバ３７の接続端子Ｓ
１〜ＳＮにそれぞれ接続される。ゲートラインＬ１〜Ｌ
Ｍは、半導体集積回路によって実現されるゲートドライ
バ３８の接続端子Ｇ１〜ＧＭにそれぞれ接続される。な
お、この明細書中において接続端子とその接続端子に与
えられる信号とは同一の参照符を付して表すことがあ
る。
【００４５】ゲートラインＬ１〜ＬＭが順次的にハイレ
ベルとなる各水平走査期間ＷＨにおいて、そのハイレベ
ルとなっているゲートラインＬｊにゲート電極が接続さ
れている絵素スイッチング素子である薄膜トランジスタ
Ｔ（ｊ，ｉ＝１〜Ｎ）が導通する。したがって、ソース
ラインＯ１〜ＯＮを介して与えられる階調表示データに
対応する駆動電圧は、絵素電極Ｐ（ｊ，ｉ＝１〜Ｎ）と
共通電極Ｑとの間に存在する液晶層を充電する。充電さ
れた液晶層間の電圧レベルは、液晶層間の静電容量によ
って、合計Ｍ本のゲートラインＬ１〜ＬＭが走査される
１垂直走査期間中において保持される。
ベルとなる各水平走査期間ＷＨにおいて、そのハイレベ
ルとなっているゲートラインＬｊにゲート電極が接続さ
れている絵素スイッチング素子である薄膜トランジスタ
Ｔ（ｊ，ｉ＝１〜Ｎ）が導通する。したがって、ソース
ラインＯ１〜ＯＮを介して与えられる階調表示データに
対応する駆動電圧は、絵素電極Ｐ（ｊ，ｉ＝１〜Ｎ）と
共通電極Ｑとの間に存在する液晶層を充電する。充電さ
れた液晶層間の電圧レベルは、液晶層間の静電容量によ
って、合計Ｍ本のゲートラインＬ１〜ＬＭが走査される
１垂直走査期間中において保持される。
【００４６】ソースドライバ３７には、表示制御回路３
９から直列３ビットの階調表示データＤ０〜Ｄ２が各ソ
ースラインＯ１〜ＯＮに対応して順次的に与えられる。
表示制御回路３９はまた、クロック信号ＣＫと、ホール
ド信号ＬＳと、階調クロック信号ＣＬＫと、スタートパ
ルス信号ＳＰと、交流化信号ＦＲとを発生してソースド
ライバ３７に与える。これらの参照符Ｄ０〜Ｄ２，Ｃ
Ｋ，ＬＳ，ＣＬＫ，ＳＰ，ＦＲは、信号、接続端子また
はラインを示すために用いることがあり、以下の説明に
おける他の参照符に関しても同様である。
９から直列３ビットの階調表示データＤ０〜Ｄ２が各ソ
ースラインＯ１〜ＯＮに対応して順次的に与えられる。
表示制御回路３９はまた、クロック信号ＣＫと、ホール
ド信号ＬＳと、階調クロック信号ＣＬＫと、スタートパ
ルス信号ＳＰと、交流化信号ＦＲとを発生してソースド
ライバ３７に与える。これらの参照符Ｄ０〜Ｄ２，Ｃ
Ｋ，ＬＳ，ＣＬＫ，ＳＰ，ＦＲは、信号、接続端子また
はラインを示すために用いることがあり、以下の説明に
おける他の参照符に関しても同様である。
【００４７】クロック信号ＣＫおよびホールド信号ＬＳ
に同期した信号は、ライン４０を介して表示制御回路３
９からゲートドライバ３８にもまた与えられる。ゲート
ドライバ３８は前述のようにゲートラインＬ１〜ＬＭに
順次的なゲート信号Ｇ１〜ＧＭを同期して与える。
に同期した信号は、ライン４０を介して表示制御回路３
９からゲートドライバ３８にもまた与えられる。ゲート
ドライバ３８は前述のようにゲートラインＬ１〜ＬＭに
順次的なゲート信号Ｇ１〜ＧＭを同期して与える。
【００４８】ソースラインＯ１〜ＯＮに駆動電圧を与え
るために、基準電圧源回路４１が設けられる。この基準
電圧源回路４１は、ライン４２ａ，４２ｂを介して後述
の図１０（４），（５）に示される時間経過に伴って段
階的に増加する波形を有する第１および第２基準電圧を
出力する。この基準電圧源回路４１から出力される電圧
の周期は１水平走査期間ＷＨに等しく選ばれる。
るために、基準電圧源回路４１が設けられる。この基準
電圧源回路４１は、ライン４２ａ，４２ｂを介して後述
の図１０（４），（５）に示される時間経過に伴って段
階的に増加する波形を有する第１および第２基準電圧を
出力する。この基準電圧源回路４１から出力される電圧
の周期は１水平走査期間ＷＨに等しく選ばれる。
【００４９】図２は、ソースドライバ３７の具体的な構
成を示すブロック図であり、図３は１水平走査期間ＷＨ
におけるソースドライバ３７の動作を説明するための波
形図である。ソースドライバ３７は、シフトレジスタＳ
Ｒと、データメモリＤＭと、セレクタＳＥと、減算カウ
ンタＣＮＴと、検出デコーダＤＥと、スイッチ回路ＡＳ
Ｗとを含んで構成される。図２において参照符ｎは、ラ
インの数を示し、階調表示データが３ビットＤ０〜Ｄ２
から成るときには、たとえばｎ＝３であってもよい。
成を示すブロック図であり、図３は１水平走査期間ＷＨ
におけるソースドライバ３７の動作を説明するための波
形図である。ソースドライバ３７は、シフトレジスタＳ
Ｒと、データメモリＤＭと、セレクタＳＥと、減算カウ
ンタＣＮＴと、検出デコーダＤＥと、スイッチ回路ＡＳ
Ｗとを含んで構成される。図２において参照符ｎは、ラ
インの数を示し、階調表示データが３ビットＤ０〜Ｄ２
から成るときには、たとえばｎ＝３であってもよい。
【００５０】シフトレジスタＳＲには、スタートパルス
信号ＳＰと順次的に発生されるクロック信号ＣＫとが入
力される。これに基づいてシフトレジスタＳＲは、図３
（３）〜図３（６）にそれぞれ示される各ソースライン
Ｏ１〜ＯＮ毎のメモリ制御信号ＳＲ１，ＳＲ２，…，Ｓ
Ｒ（Ｎ−１），ＳＲＮを順次的に導出する。表示制御回
路３９から与えられる直列３ビットの階調表示データＤ
０，Ｄ１，Ｄ２は、各ソースラインＯ１〜ＯＮに対応し
て図３（２）に参照符ＤＡ１，ＤＡ２，ＤＡ３，…，Ｄ
ＡＮで示されるように、順次的にソースドライバ３７に
入力される。ソースドライバ３７に入力された階調表示
データＤ０〜Ｄ３は、メモリ制御信号ＳＲ１〜ＳＲＮに
応答してデータメモリＤＭに順次的にストアされる。
信号ＳＰと順次的に発生されるクロック信号ＣＫとが入
力される。これに基づいてシフトレジスタＳＲは、図３
（３）〜図３（６）にそれぞれ示される各ソースライン
Ｏ１〜ＯＮ毎のメモリ制御信号ＳＲ１，ＳＲ２，…，Ｓ
Ｒ（Ｎ−１），ＳＲＮを順次的に導出する。表示制御回
路３９から与えられる直列３ビットの階調表示データＤ
０，Ｄ１，Ｄ２は、各ソースラインＯ１〜ＯＮに対応し
て図３（２）に参照符ＤＡ１，ＤＡ２，ＤＡ３，…，Ｄ
ＡＮで示されるように、順次的にソースドライバ３７に
入力される。ソースドライバ３７に入力された階調表示
データＤ０〜Ｄ３は、メモリ制御信号ＳＲ１〜ＳＲＮに
応答してデータメモリＤＭに順次的にストアされる。
【００５１】セレクタＳＥには、交流化信号ＦＲが与え
られており、交流化信号ＦＲの信号レベルに応じて、階
調表示データＤ０〜Ｄ２の信号レベルを変換して減算カ
ウンタＣＮＴに与える。減算カウンタＣＮＴは、図３
（７）に示される１水平走査期間ＷＨ毎にライン４５を
介して与えられるホールド信号ＬＳに応答して、セレク
タＳＥから出力される並列３ビットの各階調表示データ
Ｄ０〜Ｄ２を、すべてのソースラインＯ１〜ＯＮに対応
して、ストアし、ラッチする。減算カウンタＣＮＴに
は、さらにライン４６を介して階調クロック信号ＣＬＫ
が与えられており、階調表示データが示す階調数に等し
い数の階調クロック信号ＣＬＫが入力されるまで、減算
カウンタＣＮＴはハイレベルの信号を出力する。
られており、交流化信号ＦＲの信号レベルに応じて、階
調表示データＤ０〜Ｄ２の信号レベルを変換して減算カ
ウンタＣＮＴに与える。減算カウンタＣＮＴは、図３
（７）に示される１水平走査期間ＷＨ毎にライン４５を
介して与えられるホールド信号ＬＳに応答して、セレク
タＳＥから出力される並列３ビットの各階調表示データ
Ｄ０〜Ｄ２を、すべてのソースラインＯ１〜ＯＮに対応
して、ストアし、ラッチする。減算カウンタＣＮＴに
は、さらにライン４６を介して階調クロック信号ＣＬＫ
が与えられており、階調表示データが示す階調数に等し
い数の階調クロック信号ＣＬＫが入力されるまで、減算
カウンタＣＮＴはハイレベルの信号を出力する。
【００５２】検出デコーダＤＥは、減算カウンタＣＮＴ
の出力がローレベルであるかどうかを検出しており、減
算カウンタＣＮＴの出力がローレベルになると、予め定
める信号をスイッチ回路ＡＳＷに出力する。スイッチ回
路ＡＳＷには、第１および第２基準電圧がライン４２
ａ，４２ｂを介して供給されており、階調表示データＤ
０〜Ｄ２に対応する電圧が接続端子Ｓ１〜ＳＮを介して
ソースラインＯ１〜ＯＮに印加される。表示制御回路３
９で作成される図３（１）に示す水平同期信号Ｈｓｙｎ
によって定められる１水平走査期間ＷＨ内において、上
述の動作が行われる。
の出力がローレベルであるかどうかを検出しており、減
算カウンタＣＮＴの出力がローレベルになると、予め定
める信号をスイッチ回路ＡＳＷに出力する。スイッチ回
路ＡＳＷには、第１および第２基準電圧がライン４２
ａ，４２ｂを介して供給されており、階調表示データＤ
０〜Ｄ２に対応する電圧が接続端子Ｓ１〜ＳＮを介して
ソースラインＯ１〜ＯＮに印加される。表示制御回路３
９で作成される図３（１）に示す水平同期信号Ｈｓｙｎ
によって定められる１水平走査期間ＷＨ内において、上
述の動作が行われる。
【００５３】図４は、表示制御回路３９の動作を説明す
るための波形図である。図４（１）に示される垂直同期
信号Ｖｓｙｎの各周期毎に、図４（２）に示される水平
同期信号Ｈｓｙｎが、ゲートラインＬ１〜ＬＭにそれぞ
れ対応して発生される。図４（２）において参照符１
Ｈ，２Ｈ，…，ＭＨは、水平走査期間ＷＨを個別的に示
している。ソースラインＯ１〜ＯＮに対応する階調表示
データＤＡ１〜ＤＡＮは、各水平走査期間ＷＨ毎に図４
（３）でＤＡ１１，ＤＡ１２，…，ＤＡ１Ｍとして示さ
れるように表示制御回路３９から発生されてソースドラ
イバ３７に与えられる。図４（３）に示す信号において
は、合計Ｎ本のソースラインＯ１〜ＯＮに与えられる階
調表示データＤＡをまとめて表すために斜線が施されて
いる。図４（４）は、１水平走査期間ＷＨ毎に発生され
るホールド信号ＬＳの波形を示す。
るための波形図である。図４（１）に示される垂直同期
信号Ｖｓｙｎの各周期毎に、図４（２）に示される水平
同期信号Ｈｓｙｎが、ゲートラインＬ１〜ＬＭにそれぞ
れ対応して発生される。図４（２）において参照符１
Ｈ，２Ｈ，…，ＭＨは、水平走査期間ＷＨを個別的に示
している。ソースラインＯ１〜ＯＮに対応する階調表示
データＤＡ１〜ＤＡＮは、各水平走査期間ＷＨ毎に図４
（３）でＤＡ１１，ＤＡ１２，…，ＤＡ１Ｍとして示さ
れるように表示制御回路３９から発生されてソースドラ
イバ３７に与えられる。図４（３）に示す信号において
は、合計Ｎ本のソースラインＯ１〜ＯＮに与えられる階
調表示データＤＡをまとめて表すために斜線が施されて
いる。図４（４）は、１水平走査期間ＷＨ毎に発生され
るホールド信号ＬＳの波形を示す。
【００５４】図４（５）に示す信号ＷＨＤは、１水平走
査期間ＷＨにおいて与えられる階調表示データＤ０〜Ｄ
２に応じて、ソースラインＯ１〜ＯＮに与えられる電圧
レベルを総括的に示す。図４（５）に示す信号において
は、合計Ｎ本のソースラインＯ１〜ＯＮの電圧レベルを
まとめて表すために斜線が施されている。ノンインター
レース方式では、液晶表示パネル３６の１画面が、１垂
直走査期間で表示される。本発明は、インターレース方
式の場合においても同様に実施することができる。
査期間ＷＨにおいて与えられる階調表示データＤ０〜Ｄ
２に応じて、ソースラインＯ１〜ＯＮに与えられる電圧
レベルを総括的に示す。図４（５）に示す信号において
は、合計Ｎ本のソースラインＯ１〜ＯＮの電圧レベルを
まとめて表すために斜線が施されている。ノンインター
レース方式では、液晶表示パネル３６の１画面が、１垂
直走査期間で表示される。本発明は、インターレース方
式の場合においても同様に実施することができる。
【００５５】図４（６）〜図４（８）は、ゲートドライ
バ３８からゲートラインＬ１，Ｌ２，ＬＭにそれぞれ与
えられる絵素制御信号であるゲート信号Ｇ１，Ｇ２，Ｇ
Ｍの波形をそれぞれ示す。たとえば第ｊ番目のゲート信
号Ｇｊがハイレベルであることによって、そのゲートラ
インＬｊにゲート電極が接続されている合計Ｎ個の薄膜
トランジスタＴ（ｊ，ｉ）（ｊ，ｉ＝１〜Ｎ）がすべて
オン状態になり、このとき絵素電極Ｐ（ｊ，ｉ＝１〜
Ｎ）は、そのソースラインＯｉに与えられる駆動電圧に
応じて充電される。各ゲートラインＬ１〜ＬＭに対して
合計Ｍ回、上述の動作が繰返されることによって、ノン
インターレースの１垂直走査期間における１画面が表示
されることになる。これらの各絵素電極毎に与えられる
電圧の極性は、いわゆる交流駆動法によって、たとえば
１垂直走査期間毎に反転するので、液晶の劣化が抑えら
れる。
バ３８からゲートラインＬ１，Ｌ２，ＬＭにそれぞれ与
えられる絵素制御信号であるゲート信号Ｇ１，Ｇ２，Ｇ
Ｍの波形をそれぞれ示す。たとえば第ｊ番目のゲート信
号Ｇｊがハイレベルであることによって、そのゲートラ
インＬｊにゲート電極が接続されている合計Ｎ個の薄膜
トランジスタＴ（ｊ，ｉ）（ｊ，ｉ＝１〜Ｎ）がすべて
オン状態になり、このとき絵素電極Ｐ（ｊ，ｉ＝１〜
Ｎ）は、そのソースラインＯｉに与えられる駆動電圧に
応じて充電される。各ゲートラインＬ１〜ＬＭに対して
合計Ｍ回、上述の動作が繰返されることによって、ノン
インターレースの１垂直走査期間における１画面が表示
されることになる。これらの各絵素電極毎に与えられる
電圧の極性は、いわゆる交流駆動法によって、たとえば
１垂直走査期間毎に反転するので、液晶の劣化が抑えら
れる。
【００５６】図５は、基準電圧源回路４１の構成を示す
回路図である。基準電圧源回路４１は、たとえば本実施
の形態では、グランド電圧以上に定められる電圧ＶＡＡ
から電圧ＶＣＣまでを複数、たとえば２つの電圧に分割
して前記水平走査期間ＷＨ毎に出力する。より詳しく
は、基準電圧源回路４１は、電圧ＶＡＡと電圧ＶＣＣと
の中間の電圧である電圧ＶＢを作成し、第１の基準電圧
として、たとえば第１の電圧ＶＢから第２の電圧ＶＣＣ
まで段階的に変化する電圧を出力し、第２の基準電圧と
して、たとえば第３の電圧ＶＡＡから第２の電圧ＶＢま
で段階的に変化する電圧を出力する。
回路図である。基準電圧源回路４１は、たとえば本実施
の形態では、グランド電圧以上に定められる電圧ＶＡＡ
から電圧ＶＣＣまでを複数、たとえば２つの電圧に分割
して前記水平走査期間ＷＨ毎に出力する。より詳しく
は、基準電圧源回路４１は、電圧ＶＡＡと電圧ＶＣＣと
の中間の電圧である電圧ＶＢを作成し、第１の基準電圧
として、たとえば第１の電圧ＶＢから第２の電圧ＶＣＣ
まで段階的に変化する電圧を出力し、第２の基準電圧と
して、たとえば第３の電圧ＶＡＡから第２の電圧ＶＢま
で段階的に変化する電圧を出力する。
【００５７】基準電圧源回路４１は、タイミング制御回
路６１と、電圧作成回路６２と、電圧選択回路６３とを
含んで構成される。タイミング制御回路６１は、フリッ
プフロップＦＦ１〜ＦＦ４；ＦＦ５〜ＦＦ８を含んで構
成されている。フリップフロップＦＦ１〜ＦＦ４；ＦＦ
５〜ＦＦ８には、クロック信号ＣＫがそれぞれ共通に入
力されており、フリップフロップＦＦ１およびＦＦ５に
入力されるホールド信号ＬＳが、たとえばクロック信号
ＣＫの立上がり毎に順次的に次段のフリップフロップＦ
Ｆの入力Ｄに入力される。
路６１と、電圧作成回路６２と、電圧選択回路６３とを
含んで構成される。タイミング制御回路６１は、フリッ
プフロップＦＦ１〜ＦＦ４；ＦＦ５〜ＦＦ８を含んで構
成されている。フリップフロップＦＦ１〜ＦＦ４；ＦＦ
５〜ＦＦ８には、クロック信号ＣＫがそれぞれ共通に入
力されており、フリップフロップＦＦ１およびＦＦ５に
入力されるホールド信号ＬＳが、たとえばクロック信号
ＣＫの立上がり毎に順次的に次段のフリップフロップＦ
Ｆの入力Ｄに入力される。
【００５８】各フリップフロップＦＦ１〜ＦＦ８の出力
Ｑは、それぞれ電圧選択回路６３の８つのアナログスイ
ッチＡＳ１〜ＡＳ８に与えられ、当該アナログスイッチ
ＡＳ１〜ＡＳ８の開閉を制御する。第１の基準電圧が、
たとえば電圧ＶＢから電圧ＶＣＣまで段階的に変化する
とものとすると、フリップフロップＦＦ１の出力Ｑはア
ナログスイッチＡＳ４の導通／遮断を制御し、フリップ
フロップＦＦ２の出力ＱはアナログスイッチＡＳ３の導
通／遮断を制御し、フリップフロップＦＦ３の出力Ｑは
アナログスイッチＡＳ２の導通／遮断を制御し、フリッ
プフロップＦＦ４Ｑの出力はアナログスイッチＡＳ１の
導通／遮断を制御する。
Ｑは、それぞれ電圧選択回路６３の８つのアナログスイ
ッチＡＳ１〜ＡＳ８に与えられ、当該アナログスイッチ
ＡＳ１〜ＡＳ８の開閉を制御する。第１の基準電圧が、
たとえば電圧ＶＢから電圧ＶＣＣまで段階的に変化する
とものとすると、フリップフロップＦＦ１の出力Ｑはア
ナログスイッチＡＳ４の導通／遮断を制御し、フリップ
フロップＦＦ２の出力ＱはアナログスイッチＡＳ３の導
通／遮断を制御し、フリップフロップＦＦ３の出力Ｑは
アナログスイッチＡＳ２の導通／遮断を制御し、フリッ
プフロップＦＦ４Ｑの出力はアナログスイッチＡＳ１の
導通／遮断を制御する。
【００５９】また、第２基準電圧が、たとえば電圧ＶＡ
Ａから電圧ＶＢまで段階的に変化するとすると、フリッ
プフロップＦＦ５の出力ＱはアナログスイッチＡＳ８の
導通／遮断を制御し、フリップフロップＦＦ６の出力Ｑ
はアナログスイッチＡＳ７の導通／遮断を制御し、フリ
ップフロップＦＦ７の出力ＱはアナログスイッチＡＳ６
の導通／遮断を制御し、フリップフロップＦＦ８の出力
ＱはアナログスイッチＡＳ５の導通／遮断を制御する。
電圧選択回路６３におけるアナログスイッチＡＳ１〜Ａ
Ｓ４；ＡＳ５〜ＡＳ８の出力は共通に接続され、それぞ
れ第１および第２基準電圧として出力される。タイミン
グ制御回路６１の出力を、選択的にアナログスイッチＡ
Ｓ１〜ＡＳ８に与えることによって第１および第２基準
電圧のとる電位が変化する方向、すなわち各基準電圧の
電位が時間経過に伴って上昇するか下降するかを定める
ことができる。また、複数の水平走査期間ＷＨ毎に変化
する方向を切換えて第１および第２基準電圧を出力する
ようにしてもよい。
Ａから電圧ＶＢまで段階的に変化するとすると、フリッ
プフロップＦＦ５の出力ＱはアナログスイッチＡＳ８の
導通／遮断を制御し、フリップフロップＦＦ６の出力Ｑ
はアナログスイッチＡＳ７の導通／遮断を制御し、フリ
ップフロップＦＦ７の出力ＱはアナログスイッチＡＳ６
の導通／遮断を制御し、フリップフロップＦＦ８の出力
ＱはアナログスイッチＡＳ５の導通／遮断を制御する。
電圧選択回路６３におけるアナログスイッチＡＳ１〜Ａ
Ｓ４；ＡＳ５〜ＡＳ８の出力は共通に接続され、それぞ
れ第１および第２基準電圧として出力される。タイミン
グ制御回路６１の出力を、選択的にアナログスイッチＡ
Ｓ１〜ＡＳ８に与えることによって第１および第２基準
電圧のとる電位が変化する方向、すなわち各基準電圧の
電位が時間経過に伴って上昇するか下降するかを定める
ことができる。また、複数の水平走査期間ＷＨ毎に変化
する方向を切換えて第１および第２基準電圧を出力する
ようにしてもよい。
【００６０】電圧作成回路６２は、抵抗Ｒ１〜Ｒ６と、
抵抗Ｒ１１，Ｒ１２とを含んで構成される。抵抗Ｒ１〜
Ｒ６，Ｒ１１，Ｒ１２は、予め定められる抵抗値を持
つ。抵抗Ｒ１１，Ｒ１２は、電圧ＶＣＣから電圧ＶＡＡ
までの間で直列に接続され、抵抗Ｒ１１とＲ１２との接
続点の電圧が前記電圧ＶＢとなる。
抵抗Ｒ１１，Ｒ１２とを含んで構成される。抵抗Ｒ１〜
Ｒ６，Ｒ１１，Ｒ１２は、予め定められる抵抗値を持
つ。抵抗Ｒ１１，Ｒ１２は、電圧ＶＣＣから電圧ＶＡＡ
までの間で直列に接続され、抵抗Ｒ１１とＲ１２との接
続点の電圧が前記電圧ＶＢとなる。
【００６１】抵抗Ｒ１〜Ｒ３は、電圧ＶＣＣから電圧Ｖ
Ｂまでの間で直列に接続され、抵抗Ｒ１の一端の電圧、
すなわち電圧ＶＣＣは、電圧選択回路６３のアナログス
イッチＡＳ１に入力される。抵抗Ｒ１の他端と抵抗Ｒ２
の一端との接続点の電圧がアナログスイッチＡＳ２に入
力され、抵抗Ｒ２の他端と抵抗Ｒ３の一端との接続点の
電圧がアナログスイッチＡＳ３に与えられる。抵抗Ｒ３
の他端の電圧、すなわち電圧ＶＢは、アナログスイッチ
ＡＳ４に与えられる。
Ｂまでの間で直列に接続され、抵抗Ｒ１の一端の電圧、
すなわち電圧ＶＣＣは、電圧選択回路６３のアナログス
イッチＡＳ１に入力される。抵抗Ｒ１の他端と抵抗Ｒ２
の一端との接続点の電圧がアナログスイッチＡＳ２に入
力され、抵抗Ｒ２の他端と抵抗Ｒ３の一端との接続点の
電圧がアナログスイッチＡＳ３に与えられる。抵抗Ｒ３
の他端の電圧、すなわち電圧ＶＢは、アナログスイッチ
ＡＳ４に与えられる。
【００６２】抵抗Ｒ４〜Ｒ６は、電圧ＶＢから電圧ＶＡ
Ａまでの間で直列に接続され、抵抗Ｒ４の一端の電圧、
すなわち電圧ＶＢは、アナログスイッチＡＳ５に入力さ
れる。抵抗Ｒ４の他端と抵抗Ｒ５の一端との接続点の電
圧がアナログスイッチＡＳ６に入力され、抵抗Ｒ５の他
端と抵抗Ｒ６の一端との接続点の電圧がアナログスイッ
チＡＳ７に与えられる。抵抗Ｒ６の他端の電圧、すなわ
ち電圧ＶＡＡは、アナログスイッチＡＳ８に与えられ
る。
Ａまでの間で直列に接続され、抵抗Ｒ４の一端の電圧、
すなわち電圧ＶＢは、アナログスイッチＡＳ５に入力さ
れる。抵抗Ｒ４の他端と抵抗Ｒ５の一端との接続点の電
圧がアナログスイッチＡＳ６に入力され、抵抗Ｒ５の他
端と抵抗Ｒ６の一端との接続点の電圧がアナログスイッ
チＡＳ７に与えられる。抵抗Ｒ６の他端の電圧、すなわ
ち電圧ＶＡＡは、アナログスイッチＡＳ８に与えられ
る。
【００６３】図６は、基準電圧源回路４１から出力され
る電圧について説明するための波形図である。図６
（１）は、前述の第３の先行技術の考え方に基づき、１
水平走査期間ＷＨで段階的に変化する基準電圧の波形図
である。前記基準電圧は、水平走査期間ＷＨで１６段階
に分割されており、ある電圧レベルで一定な期間Ｔ１は
水平走査期間ＷＨの１／１６の長さになる。図６
（２），（３）は、基準電圧源回路４１から出力される
第１および第２基準電圧の波形図である。第１および第
２基準電圧は、水平走査期間ＷＨで８段階に分割されて
おり、階調表示データＤ０〜Ｄ２に応じて第１および第
２基準電圧のうちのいずれかの電圧が前記絵素電極Ｐに
供給される。第１および第２基準電圧では、ある電圧レ
ベルで一定な期間Ｔ２は水平走査期間ＷＨの１／８とな
り、図６（１）に示す第３先行技術の基準電圧における
期間Ｔ１の２倍の長さとなり、絵素電極Ｐに電圧を印加
する際に、安定した電圧を印加することができる。ま
た、アナログスイッチＡＳ１〜ＡＳ８の導通／遮断を制
御するタイミングが、所定のタイミングからずれた場合
であっても、所望の電圧を絵素電極Ｐに印加することが
できる。
る電圧について説明するための波形図である。図６
（１）は、前述の第３の先行技術の考え方に基づき、１
水平走査期間ＷＨで段階的に変化する基準電圧の波形図
である。前記基準電圧は、水平走査期間ＷＨで１６段階
に分割されており、ある電圧レベルで一定な期間Ｔ１は
水平走査期間ＷＨの１／１６の長さになる。図６
（２），（３）は、基準電圧源回路４１から出力される
第１および第２基準電圧の波形図である。第１および第
２基準電圧は、水平走査期間ＷＨで８段階に分割されて
おり、階調表示データＤ０〜Ｄ２に応じて第１および第
２基準電圧のうちのいずれかの電圧が前記絵素電極Ｐに
供給される。第１および第２基準電圧では、ある電圧レ
ベルで一定な期間Ｔ２は水平走査期間ＷＨの１／８とな
り、図６（１）に示す第３先行技術の基準電圧における
期間Ｔ１の２倍の長さとなり、絵素電極Ｐに電圧を印加
する際に、安定した電圧を印加することができる。ま
た、アナログスイッチＡＳ１〜ＡＳ８の導通／遮断を制
御するタイミングが、所定のタイミングからずれた場合
であっても、所望の電圧を絵素電極Ｐに印加することが
できる。
【００６４】図７は、ソースドライバ３７の各ソースラ
インＯｉ毎の具体的な構成を示すブロック図であり、図
８はセレクタＳＥｉの回路図であり、図９は減算カウン
タＣＮＴｉと検出デコーダＤＥｉとの具体的な構成を示
す回路図である。
インＯｉ毎の具体的な構成を示すブロック図であり、図
８はセレクタＳＥｉの回路図であり、図９は減算カウン
タＣＮＴｉと検出デコーダＤＥｉとの具体的な構成を示
す回路図である。
【００６５】まず、セレクタＳＥｉおよび減算カウンタ
ＣＮＴｉなどの構成について説明する。図８を参照し
て、セレクタＳＥｉは、セレクタ回路１１１，１１２，
１１３を含んで構成される。セレクタ回路１１１には階
調表示データＤ０が与えられ、セレクタ回路１１２には
階調表示データＤ１が与えられ、セレクタ回路１１３に
は階調表示データＤ２が与えられる。図８では、３ビッ
トの階調表示データＤ０〜Ｄ２が入力されるセレクタＳ
Ｅｉの構成について示したが、ｎビットの階調表示デー
タＤ０〜Ｄｎ−１が入力される構成であってもよい。そ
の場合には、最上位ビットの階調表示データＤｎ−１が
セレクタ回路１１３に与えられ、残りの階調表示データ
Ｄ０〜Ｄｎ−２は、セレクタ回路１１１と同一の構成の
回路に入力される。
ＣＮＴｉなどの構成について説明する。図８を参照し
て、セレクタＳＥｉは、セレクタ回路１１１，１１２，
１１３を含んで構成される。セレクタ回路１１１には階
調表示データＤ０が与えられ、セレクタ回路１１２には
階調表示データＤ１が与えられ、セレクタ回路１１３に
は階調表示データＤ２が与えられる。図８では、３ビッ
トの階調表示データＤ０〜Ｄ２が入力されるセレクタＳ
Ｅｉの構成について示したが、ｎビットの階調表示デー
タＤ０〜Ｄｎ−１が入力される構成であってもよい。そ
の場合には、最上位ビットの階調表示データＤｎ−１が
セレクタ回路１１３に与えられ、残りの階調表示データ
Ｄ０〜Ｄｎ−２は、セレクタ回路１１１と同一の構成の
回路に入力される。
【００６６】セレクタ回路１１１，１１２は同一の構成
であるので、同一の参照符を付してセレクタ回路１１１
を代表として説明する。セレクタ回路１１１は、ＡＮＤ
回路１１５，１１６と、ＮＯＲ回路１１７と、インバー
タ回路１１８，１１９と、クロックドインバータ回路１
４０，１４１とを含んで構成される。
であるので、同一の参照符を付してセレクタ回路１１１
を代表として説明する。セレクタ回路１１１は、ＡＮＤ
回路１１５，１１６と、ＮＯＲ回路１１７と、インバー
タ回路１１８，１１９と、クロックドインバータ回路１
４０，１４１とを含んで構成される。
【００６７】ＡＮＤ回路１１５の一方入力には階調表示
データＤ０が入力され、他方入力には交流化信号ＦＲを
反転した信号ＦＲ＊（＊は反転を意味する）が入力され
る。ＡＮＤ回路１１６の一方入力には階調表示データＤ
０をインバータ回路１１９によって反転した信号が入力
され、他方入力には交流信号ＦＲが入力される。ＡＮＤ
回路１１５，１１６の各出力は、ＮＯＲ回路１１７の一
方および他方入力に与えられる。
データＤ０が入力され、他方入力には交流化信号ＦＲを
反転した信号ＦＲ＊（＊は反転を意味する）が入力され
る。ＡＮＤ回路１１６の一方入力には階調表示データＤ
０をインバータ回路１１９によって反転した信号が入力
され、他方入力には交流信号ＦＲが入力される。ＡＮＤ
回路１１５，１１６の各出力は、ＮＯＲ回路１１７の一
方および他方入力に与えられる。
【００６８】ＮＯＲ回路１１７の出力は、インバータ回
路１１８とクロックドインバータ回路１４０とに与えら
れる。インバータ回路１１８の出力が与えられるクロッ
クドインバータ回路１４１の出力と、クロックドインバ
ータ回路１４０との出力が共通に接続されて階調表示デ
ータＤＳ０となる。クロックドインバータ回路１４１に
は、後述する階調表示データＤＳ２がクロック信号とし
て与えられ、インバータとして動作する導通状態と出力
がハイインピーダンスとなる遮断状態との間での導通／
遮断が制御される。また、クロックドインバータ回路１
４０には、前記階調表示データＤＳ２を反転した信号Ｄ
Ｓ２＊がクロック信号として与えられ、導通／遮断が制
御される。したがって、階調表示データＤＳ２の信号レ
ベルによって、クロックドインバータ回路１４０，１４
１のうちいずれか一方の出力が階調表示データＤＳ０と
して出力される。
路１１８とクロックドインバータ回路１４０とに与えら
れる。インバータ回路１１８の出力が与えられるクロッ
クドインバータ回路１４１の出力と、クロックドインバ
ータ回路１４０との出力が共通に接続されて階調表示デ
ータＤＳ０となる。クロックドインバータ回路１４１に
は、後述する階調表示データＤＳ２がクロック信号とし
て与えられ、インバータとして動作する導通状態と出力
がハイインピーダンスとなる遮断状態との間での導通／
遮断が制御される。また、クロックドインバータ回路１
４０には、前記階調表示データＤＳ２を反転した信号Ｄ
Ｓ２＊がクロック信号として与えられ、導通／遮断が制
御される。したがって、階調表示データＤＳ２の信号レ
ベルによって、クロックドインバータ回路１４０，１４
１のうちいずれか一方の出力が階調表示データＤＳ０と
して出力される。
【００６９】セレクタ回路１１３は、ＡＮＤ回路１１
５，１１６と、ＮＯＲ回路１１７と、インバータ回路１
１９とを含んで構成される。セレクタ回路１１３では、
ＮＯＲ回路１１７の出力が階調表示データＤＳ２とな
る。
５，１１６と、ＮＯＲ回路１１７と、インバータ回路１
１９とを含んで構成される。セレクタ回路１１３では、
ＮＯＲ回路１１７の出力が階調表示データＤＳ２とな
る。
【００７０】図９を参照して、減算カウンタＣＮＴｉ
は、インバータ回路Ｎ０，Ｎ１，ＩＮＶ１と、ＮＡＮＤ
回路ＮＡ０，ＮＡ１，ＮＢ０，ＮＢ１，ＮＡＮＤ１と、
フリップフロップＦ０，Ｆ１とを含んで構成される。セ
レクタ回路ＳＥｉからの並列３ビットの階調表示データ
ＤＳ０〜ＤＳ２のうちＤＳ０，ＤＳ１は、ＮＡＮＤ回路
ＮＡ０，ＮＡ１の一方の入力端子に与えられ、ＲＳ（リ
セット、セット）付きＤ形フリップフロップＦ０，Ｆ１
のセット入力端子Ｓ＊に与えられる。また、インバータ
回路Ｎ０，Ｎ１に入力される階調表示データＤＳ０，Ｄ
Ｓ１は、ＮＡＮＤ回路ＮＢ０，ＮＢ１の一方の入力端子
に与えられ、フリップフロップＦ０，Ｆ１のリセット入
力端子Ｒ＊にそれぞれ入力される。
は、インバータ回路Ｎ０，Ｎ１，ＩＮＶ１と、ＮＡＮＤ
回路ＮＡ０，ＮＡ１，ＮＢ０，ＮＢ１，ＮＡＮＤ１と、
フリップフロップＦ０，Ｆ１とを含んで構成される。セ
レクタ回路ＳＥｉからの並列３ビットの階調表示データ
ＤＳ０〜ＤＳ２のうちＤＳ０，ＤＳ１は、ＮＡＮＤ回路
ＮＡ０，ＮＡ１の一方の入力端子に与えられ、ＲＳ（リ
セット、セット）付きＤ形フリップフロップＦ０，Ｆ１
のセット入力端子Ｓ＊に与えられる。また、インバータ
回路Ｎ０，Ｎ１に入力される階調表示データＤＳ０，Ｄ
Ｓ１は、ＮＡＮＤ回路ＮＢ０，ＮＢ１の一方の入力端子
に与えられ、フリップフロップＦ０，Ｆ１のリセット入
力端子Ｒ＊にそれぞれ入力される。
【００７１】ＮＡＮＤ回路ＮＡ０，ＮＡ１；ＮＢ０，Ｎ
Ｂ１の各他方の入力には、ライン４５を介するホールド
信号ＬＳがそれぞれ入力される。フリップフロップＦ
０，Ｆ１の出力Ｑ＊は、自身のデータ入力端子Ｄにそれ
ぞれ与えられる。
Ｂ１の各他方の入力には、ライン４５を介するホールド
信号ＬＳがそれぞれ入力される。フリップフロップＦ
０，Ｆ１の出力Ｑ＊は、自身のデータ入力端子Ｄにそれ
ぞれ与えられる。
【００７２】初段のフリップフロップＦ０のクロック入
力端子ＣＫには、ＮＡＮＤ回路ＮＡＮＤ１の出力が与え
られる。ＮＡＮＤ回路ＮＡＮＤ１の一方の入力には、ラ
イン４６を介する階調クロック信号ＣＬＫが入力され、
他方の入力には後述するＮＯＲ回路ＮＯＲ１の出力がイ
ンバータ回路ＩＮＶ１によって反転されて与えられる。
フリップフロップＦ１のクロック入力端子ＣＫには、フ
リップフロップＦ０の出力Ｑが与えられる。
力端子ＣＫには、ＮＡＮＤ回路ＮＡＮＤ１の出力が与え
られる。ＮＡＮＤ回路ＮＡＮＤ１の一方の入力には、ラ
イン４６を介する階調クロック信号ＣＬＫが入力され、
他方の入力には後述するＮＯＲ回路ＮＯＲ１の出力がイ
ンバータ回路ＩＮＶ１によって反転されて与えられる。
フリップフロップＦ１のクロック入力端子ＣＫには、フ
リップフロップＦ０の出力Ｑが与えられる。
【００７３】検出デコーダＤＥｉは、ＮＯＲ回路ＮＯＲ
１，ＮＯＲ３と、ＮＡＮＤ回路ＮＡＮＤ２と、インバー
タ回路ＩＮＶ２とを含む。ＮＯＲ回路ＮＯＲ１には、フ
リップフロップＦ０，Ｆ１の出力Ｑ＊が与えられる。Ｎ
ＯＲ回路ＮＯＲ１の出力は、前述の減算カウンタＣＮＴ
ｉに備えられているインバータ回路ＩＮＶ１に与えられ
るとともに、インバータ回路ＩＮＶ２に与えられる。
１，ＮＯＲ３と、ＮＡＮＤ回路ＮＡＮＤ２と、インバー
タ回路ＩＮＶ２とを含む。ＮＯＲ回路ＮＯＲ１には、フ
リップフロップＦ０，Ｆ１の出力Ｑ＊が与えられる。Ｎ
ＯＲ回路ＮＯＲ１の出力は、前述の減算カウンタＣＮＴ
ｉに備えられているインバータ回路ＩＮＶ１に与えられ
るとともに、インバータ回路ＩＮＶ２に与えられる。
【００７４】インバータ回路ＩＮＶ２の出力は、ＮＡＮ
Ｄ回路ＮＡＮＤ２の一方入力に与えられる。ＮＡＮＤ回
路ＮＡＮＤ２の他方入力には前記階調表示データＤＳ２
が与えられる。ＮＯＲ回路ＮＯＲ３の一方入力には、前
記ＮＯＲ回路ＮＯＲ１の出力が与えられ、他方入力には
前記階調表示データＤＳ２が与えられる。
Ｄ回路ＮＡＮＤ２の一方入力に与えられる。ＮＡＮＤ回
路ＮＡＮＤ２の他方入力には前記階調表示データＤＳ２
が与えられる。ＮＯＲ回路ＮＯＲ３の一方入力には、前
記ＮＯＲ回路ＮＯＲ１の出力が与えられ、他方入力には
前記階調表示データＤＳ２が与えられる。
【００７５】ＮＡＮＤ回路ＮＡＮＤ２の出力は、第１基
準電圧が供給されているアナログスイッチＡＳＷｉａの
導通／遮断を制御し、ＮＯＲ回路ＮＯＲ３の出力は、第
２基準電圧が供給されているアナログスイッチＡＳＷｉ
ｂの導通／遮断を制御する。スイッチ回路ＡＳＷｉに
は、アナログスイッチＡＳＷｉａ，ＡＳＷｉｂが含まれ
ており、各アナログスイッチＡＳＷｉａ，ＡＳＷｉｂは
入力される信号がハイレベルであるときに導通し、入力
される信号がローレベルであるとき遮断してハイインピ
ーダンス状態となる。
準電圧が供給されているアナログスイッチＡＳＷｉａの
導通／遮断を制御し、ＮＯＲ回路ＮＯＲ３の出力は、第
２基準電圧が供給されているアナログスイッチＡＳＷｉ
ｂの導通／遮断を制御する。スイッチ回路ＡＳＷｉに
は、アナログスイッチＡＳＷｉａ，ＡＳＷｉｂが含まれ
ており、各アナログスイッチＡＳＷｉａ，ＡＳＷｉｂは
入力される信号がハイレベルであるときに導通し、入力
される信号がローレベルであるとき遮断してハイインピ
ーダンス状態となる。
【００７６】いずれかのアナログスイッチＡＳＷｉａ，
ＡＳＷｉｂが導通することによって、ライン４２ａ，４
２ｂに供給されている第１または第２基準電圧が、図１
に示す接続端子Ｓｉを経て対応するソースラインＯｉに
印加されて絵素電極Ｐに与えられ、その静電容量によっ
て保持される。
ＡＳＷｉｂが導通することによって、ライン４２ａ，４
２ｂに供給されている第１または第２基準電圧が、図１
に示す接続端子Ｓｉを経て対応するソースラインＯｉに
印加されて絵素電極Ｐに与えられ、その静電容量によっ
て保持される。
【００７７】再び図７を参照して、ソースドライバ３７
の動作について説明する。第ｉ番目（ｉ＝１〜Ｎ）のソ
ースラインＯｉに個別的に対応するデータメモリＤＭｉ
は、直列３ビットから成る階調表示データＤ０〜Ｄ２
を、シフトレジスタＳＲからのメモリ制御信号ＳＲｉが
与えられたときにサンプリングしてストアする。データ
メモリＤＭｉにストアされたデータはセレクタＳＥｉに
与えられる。
の動作について説明する。第ｉ番目（ｉ＝１〜Ｎ）のソ
ースラインＯｉに個別的に対応するデータメモリＤＭｉ
は、直列３ビットから成る階調表示データＤ０〜Ｄ２
を、シフトレジスタＳＲからのメモリ制御信号ＳＲｉが
与えられたときにサンプリングしてストアする。データ
メモリＤＭｉにストアされたデータはセレクタＳＥｉに
与えられる。
【００７８】基準電圧源回路４１からの第１および第２
基準電圧が与えられるライン４２ａ，４２ｂと各ソース
ラインＯ１〜ＯＮとの間には、スイッチ回路ＡＳＷにお
いて、電圧印加用スイッチング素子であるアナログスイ
ッチＡＳＷ１ａ，ＡＳＷ１ｂ；ＡＳＷ２ａ，ＡＳＷ２
ｂ；…；ＡＳＷＮａ，ＡＳＷＮｂが個別的に介在され
る。
基準電圧が与えられるライン４２ａ，４２ｂと各ソース
ラインＯ１〜ＯＮとの間には、スイッチ回路ＡＳＷにお
いて、電圧印加用スイッチング素子であるアナログスイ
ッチＡＳＷ１ａ，ＡＳＷ１ｂ；ＡＳＷ２ａ，ＡＳＷ２
ｂ；…；ＡＳＷＮａ，ＡＳＷＮｂが個別的に介在され
る。
【００７９】また、図７に示すソースドライバ３７にお
いては、外部から階調クロック信号ＣＬＫが供給される
構成となっているが、ソースドライバ３７内に階調クロ
ック信号ＣＬＫを発生する回路を設ける構成とすること
によって、ソースドライバ３７に設けられる信号入力端
子の数を１減らすことができる。
いては、外部から階調クロック信号ＣＬＫが供給される
構成となっているが、ソースドライバ３７内に階調クロ
ック信号ＣＬＫを発生する回路を設ける構成とすること
によって、ソースドライバ３７に設けられる信号入力端
子の数を１減らすことができる。
【００８０】次に、図９に示す減算カウンタＣＮＴｉの
動作について説明する。減算カウンタＣＮＴｉにホール
ド信号ＬＳが入力されると、フリップフロップＦ０，Ｆ
１にセレクタＳＥｉからの階調表示データＤＳ０，ＤＳ
１の各ビットがロードされる。フリップフロップＦ０，
Ｆ１にロードされた階調表示データは、階調クロック信
号ＣＬＫに応答して順次的に減算されてゆく。減算カウ
ンタＣＮＴｉを構成するフリップフロップＦ０，Ｆ１の
すべての出力Ｑが論理「０」であるローレベルになる
と、このことが検出デコーダＤＥｉにおいて検出され
る。
動作について説明する。減算カウンタＣＮＴｉにホール
ド信号ＬＳが入力されると、フリップフロップＦ０，Ｆ
１にセレクタＳＥｉからの階調表示データＤＳ０，ＤＳ
１の各ビットがロードされる。フリップフロップＦ０，
Ｆ１にロードされた階調表示データは、階調クロック信
号ＣＬＫに応答して順次的に減算されてゆく。減算カウ
ンタＣＮＴｉを構成するフリップフロップＦ０，Ｆ１の
すべての出力Ｑが論理「０」であるローレベルになる
と、このことが検出デコーダＤＥｉにおいて検出され
る。
【００８１】検出デコーダＤＥｉからの検出信号が入力
されるまで、アナログスイッチＡＳＷｉは導通したまま
となっており、第１および第２基準電圧のうちいずれか
の基準電圧が、出力端子ＳｉからソースラインＯｉに出
力されている。検出デコーダＤＥｉからの検出信号が与
えられると、アナログスイッチＡＳＷｉは遮断し、出力
端子Ｓｉからソースドライバ３７を見たインピーダンス
はハイインピーダンス状態になる。
されるまで、アナログスイッチＡＳＷｉは導通したまま
となっており、第１および第２基準電圧のうちいずれか
の基準電圧が、出力端子ＳｉからソースラインＯｉに出
力されている。検出デコーダＤＥｉからの検出信号が与
えられると、アナログスイッチＡＳＷｉは遮断し、出力
端子Ｓｉからソースドライバ３７を見たインピーダンス
はハイインピーダンス状態になる。
【００８２】これと同時にＮＯＲ回路ＮＯＲ１の出力
は、インバータ回路ＩＮＶ１を経てＮＡＮＤゲートＮＡ
ＮＤ１に与えられて、階調クロック信号ＣＬＫが初段の
フリップフロップＦ０に与えられないようになる。こう
して減算カウンタＣＮＴｉの減算計数動作が停止し、こ
の状態は再度、ホールド信号ＬＳが入力されるまで保た
れる。
は、インバータ回路ＩＮＶ１を経てＮＡＮＤゲートＮＡ
ＮＤ１に与えられて、階調クロック信号ＣＬＫが初段の
フリップフロップＦ０に与えられないようになる。こう
して減算カウンタＣＮＴｉの減算計数動作が停止し、こ
の状態は再度、ホールド信号ＬＳが入力されるまで保た
れる。
【００８３】図１０は、ソースドライバ３７の動作を説
明するためのタイミングチャートである。あるゲートラ
インＬｊに、図１０（１）に示される波形を有するゲー
ト信号Ｇｊ（ｊ＝１〜Ｍ）が与えられるとき、そのゲー
ト信号Ｇｊがハイレベルである時刻ｔ０から時刻ｔ２ま
での水平走査期間ＷＨｊで、ゲートラインＬｊにゲート
電極が接続されているトランジスタＴ（ｊ，ｉ＝１〜
Ｎ）が導通し、その導通しているトランジスタＴ（ｊ，
ｉ＝１〜Ｎ）を介してソースラインＯ１〜ＯＮに与えら
れた電圧が絵素電極Ｐ（ｊ，ｉ＝１〜Ｎ）に与えられ
る。また、時刻ｔ２から時刻ｔ４までの水平走査期間Ｗ
Ｈｊ＋１では、図１０（２）に示すゲート信号Ｇｊ＋１
がハイレベルとなっている。前記期間ＷＨｊは、データ
非反転期間であり、期間ＷＨｊ＋１はデータ反転期間で
ある。以下に示す表１は、データ反転期間および非反転
期間における階調表示データＤ０〜Ｄ２の階調数を示
す。なお、本実施の形態では、階調表示データＤ０〜Ｄ
２は、データ非反転期間ではそのまま出力され、データ
反転期間ではすべてのビットが反転されて出力される。
明するためのタイミングチャートである。あるゲートラ
インＬｊに、図１０（１）に示される波形を有するゲー
ト信号Ｇｊ（ｊ＝１〜Ｍ）が与えられるとき、そのゲー
ト信号Ｇｊがハイレベルである時刻ｔ０から時刻ｔ２ま
での水平走査期間ＷＨｊで、ゲートラインＬｊにゲート
電極が接続されているトランジスタＴ（ｊ，ｉ＝１〜
Ｎ）が導通し、その導通しているトランジスタＴ（ｊ，
ｉ＝１〜Ｎ）を介してソースラインＯ１〜ＯＮに与えら
れた電圧が絵素電極Ｐ（ｊ，ｉ＝１〜Ｎ）に与えられ
る。また、時刻ｔ２から時刻ｔ４までの水平走査期間Ｗ
Ｈｊ＋１では、図１０（２）に示すゲート信号Ｇｊ＋１
がハイレベルとなっている。前記期間ＷＨｊは、データ
非反転期間であり、期間ＷＨｊ＋１はデータ反転期間で
ある。以下に示す表１は、データ反転期間および非反転
期間における階調表示データＤ０〜Ｄ２の階調数を示
す。なお、本実施の形態では、階調表示データＤ０〜Ｄ
２は、データ非反転期間ではそのまま出力され、データ
反転期間ではすべてのビットが反転されて出力される。
【００８４】
【表１】
【００８５】図１０（３）に示されるホールド信号ＬＳ
は、図３（１）に示す水平同期信号Ｈｓｙｎに同期して
発生される。表示制御回路３９は同期信号をライン４９
（図１参照）を介して与え、これによって基準電圧源回
路４１は時刻ｔ０以降、図１０（４）に示される前記第
１基準電圧をライン４２ａに導出し、図１０（５）に示
される第２基準電圧をライン４２ｂに導出する。
は、図３（１）に示す水平同期信号Ｈｓｙｎに同期して
発生される。表示制御回路３９は同期信号をライン４９
（図１参照）を介して与え、これによって基準電圧源回
路４１は時刻ｔ０以降、図１０（４）に示される前記第
１基準電圧をライン４２ａに導出し、図１０（５）に示
される第２基準電圧をライン４２ｂに導出する。
【００８６】１水平走査期間ＷＨ間には、階調表示デー
タによって表される階調数の１／２以上の数の階調クロ
ック信号ＣＬＫが時間順次的に導出される。この実施の
形態では、図１０（６）に示すように、たとえば階調表
示データが３ビットのデータから成ることよって８階調
表示を行うとして、各水平走査期間ＷＨで４つの階調ク
ロック信号ＣＬＫを発生させている。なお、前記水平走
査期間ＷＨで発生させる階調クロック信号ＣＬＫの数
は、４を超える値であってもよい。ソースラインＯｉ
に、第１および第２基準電圧のいずれの電圧が印加され
るかは、階調表示データＤ２の論理値によって定まる。
データ非反転期間では、階調表示データＤ２の論理が
「０」のときには第２基準電圧が印加され、論理が
「１」のときには第１基準電圧が印加される。また、デ
ータ反転期間では、階調表示データＤ２の論理が「０」
のときには第１基準電圧が印加され、論理が「１」のと
きには第２基準電圧が印加される。
タによって表される階調数の１／２以上の数の階調クロ
ック信号ＣＬＫが時間順次的に導出される。この実施の
形態では、図１０（６）に示すように、たとえば階調表
示データが３ビットのデータから成ることよって８階調
表示を行うとして、各水平走査期間ＷＨで４つの階調ク
ロック信号ＣＬＫを発生させている。なお、前記水平走
査期間ＷＨで発生させる階調クロック信号ＣＬＫの数
は、４を超える値であってもよい。ソースラインＯｉ
に、第１および第２基準電圧のいずれの電圧が印加され
るかは、階調表示データＤ２の論理値によって定まる。
データ非反転期間では、階調表示データＤ２の論理が
「０」のときには第２基準電圧が印加され、論理が
「１」のときには第１基準電圧が印加される。また、デ
ータ反転期間では、階調表示データＤ２の論理が「０」
のときには第１基準電圧が印加され、論理が「１」のと
きには第２基準電圧が印加される。
【００８７】ここで、期間ＷＨｊにおいて表示すべき階
調表示が、階調数４であるとすると、期間ＷＨｊで４回
目の階調クロック信号ＣＬＫが立上がる時刻ｔ１まで図
１０（７）に示す検出デコータＤＥｉからの出力信号が
ハイレベルとなり、アナログスイッチＡＳＷｉｂが導通
し、第２基準電圧が接続端子ＳｉからソースラインＯｉ
に与えられる。期間ＷＨｊにおける出力信号は、ＮＯＲ
回路ＮＯＲ３の出力を示す。時刻ｔ０〜ｔ１では、図１
０（９）に駆動電圧として示されるように、前記第２基
準電圧がそのままソースラインＯｉに与えられる。
調表示が、階調数４であるとすると、期間ＷＨｊで４回
目の階調クロック信号ＣＬＫが立上がる時刻ｔ１まで図
１０（７）に示す検出デコータＤＥｉからの出力信号が
ハイレベルとなり、アナログスイッチＡＳＷｉｂが導通
し、第２基準電圧が接続端子ＳｉからソースラインＯｉ
に与えられる。期間ＷＨｊにおける出力信号は、ＮＯＲ
回路ＮＯＲ３の出力を示す。時刻ｔ０〜ｔ１では、図１
０（９）に駆動電圧として示されるように、前記第２基
準電圧がそのままソースラインＯｉに与えられる。
【００８８】時刻ｔ１以降では、前述のようにアナログ
スイッチＡＳＷｉは遮断するので、絵素電極Ｐには階調
数４に対応する駆動電圧が与えられたままとなって、表
示パネルの絵素電極近傍の液晶層の表示部分で電荷が蓄
積されて電圧が保持される。また、図１０（８）には、
一点鎖線で対向電極に印加される対向電圧ＶＣを示して
いる。対向電圧ＶＣは、時刻ｔ０〜ｔ２までのデータ非
反転期間である期間ＷＨｊでは電圧ＶＡＡ以下の電圧、
たとえば接地電圧ＧＮＤとなる。
スイッチＡＳＷｉは遮断するので、絵素電極Ｐには階調
数４に対応する駆動電圧が与えられたままとなって、表
示パネルの絵素電極近傍の液晶層の表示部分で電荷が蓄
積されて電圧が保持される。また、図１０（８）には、
一点鎖線で対向電極に印加される対向電圧ＶＣを示して
いる。対向電圧ＶＣは、時刻ｔ０〜ｔ２までのデータ非
反転期間である期間ＷＨｊでは電圧ＶＡＡ以下の電圧、
たとえば接地電圧ＧＮＤとなる。
【００８９】ソースドライバ３７では、１水平走査期間
ＷＨ毎に交流駆動が行われているとすると前記対向電圧
ＶＣは、時刻ｔ２〜ｔ４までのデータ反転期間である期
間ＷＨｊ＋１では、前記電圧ＶＣＣ以上の電圧、たとえ
ば電圧ＶＤＤとなる。時刻ｔ２から時刻ｔ４までの水平
走査期間ＷＨｊ＋１で、階調表示データによって示され
る階調数が３であるとすると、時刻ｔ２から時刻ｔ３ま
で前記出力信号がハイレベルとなり、アナログスイッチ
ＡＳＷｉａが導通する。期間ＷＨｊ＋１における出力信
号は、ＮＡＮＤ回路ＮＡＮＤ２の出力を示す。時刻ｔ３
で、出力信号がローレベルとなるまでアナログスイッチ
ＡＳＷｉａは導通したままとなる。
ＷＨ毎に交流駆動が行われているとすると前記対向電圧
ＶＣは、時刻ｔ２〜ｔ４までのデータ反転期間である期
間ＷＨｊ＋１では、前記電圧ＶＣＣ以上の電圧、たとえ
ば電圧ＶＤＤとなる。時刻ｔ２から時刻ｔ４までの水平
走査期間ＷＨｊ＋１で、階調表示データによって示され
る階調数が３であるとすると、時刻ｔ２から時刻ｔ３ま
で前記出力信号がハイレベルとなり、アナログスイッチ
ＡＳＷｉａが導通する。期間ＷＨｊ＋１における出力信
号は、ＮＡＮＤ回路ＮＡＮＤ２の出力を示す。時刻ｔ３
で、出力信号がローレベルとなるまでアナログスイッチ
ＡＳＷｉａは導通したままとなる。
【００９０】時刻ｔ２〜ｔ３でアナログスイッチＡＳＷ
ｉａが導通しているので、ライン４２ａからアナログス
イッチＡＳＷｉａおよび接続端子Ｓｉを介して、ソース
ラインＯｉに駆動電圧として第１基準電圧が導出され
る。導通しているトランジスタＴ〜Ｎ）を介して絵素電
極Ｐ（ｊ，ｉ＝１〜Ｎ）にその階調数３に対応する駆動
電圧が保持される。
ｉａが導通しているので、ライン４２ａからアナログス
イッチＡＳＷｉａおよび接続端子Ｓｉを介して、ソース
ラインＯｉに駆動電圧として第１基準電圧が導出され
る。導通しているトランジスタＴ〜Ｎ）を介して絵素電
極Ｐ（ｊ，ｉ＝１〜Ｎ）にその階調数３に対応する駆動
電圧が保持される。
【００９１】このような動作が、各水平走査期間ＷＨ毎
に各ゲートラインＬ１〜ＬＭ毎に繰返され、絵素電極Ｐ
の階調表示データに対応する駆動電圧が、１垂直走査期
間にわたって保持される。
に各ゲートラインＬ１〜ＬＭ毎に繰返され、絵素電極Ｐ
の階調表示データに対応する駆動電圧が、１垂直走査期
間にわたって保持される。
【００９２】図１１は、本発明の原理を説明するために
液晶表示パネル３６を簡略化して示した等価回路図であ
る。本発明においては、ソースドライバ３７の駆動対象
となる１つのソースラインＯｉの抵抗Ｒｓと、ソースラ
インＯｉの持つ静電容量Ｃｓとが直列に接続されたいわ
ばローパスフィルタの機能を有する回路を考える。
液晶表示パネル３６を簡略化して示した等価回路図であ
る。本発明においては、ソースドライバ３７の駆動対象
となる１つのソースラインＯｉの抵抗Ｒｓと、ソースラ
インＯｉの持つ静電容量Ｃｓとが直列に接続されたいわ
ばローパスフィルタの機能を有する回路を考える。
【００９３】絵素電極Ｐが有する等価的な容量は、参照
符ＣＬで示されている。この絵素電極Ｐの静電容量ＣＬ
は、ソースラインＯｉの容量Ｃｓに比べて充分に小さい
（Ｃｓ＞＞ＣＬ）。したがって絵素電極Ｐに与えられる
電圧は、抵抗Ｒｓと静電容量Ｃｓとの接続点５１の電圧
と同一の値になる。したがって、このローパスフィルタ
としての機能を有する図１１に示される等価回路におい
て、アナログスイッチＡＳＷｉを介して基準電圧をソー
スラインＯｉに与えて、絵素電極Ｐを充電させる。たと
えば時定数Ｃｓ・Ｒｓ＝１０-7であるとき、このアナロ
グスイッチＡＳＷｉの導通時間は少なくとも２０〜３０
μｓｅｃ以上であればよい。
符ＣＬで示されている。この絵素電極Ｐの静電容量ＣＬ
は、ソースラインＯｉの容量Ｃｓに比べて充分に小さい
（Ｃｓ＞＞ＣＬ）。したがって絵素電極Ｐに与えられる
電圧は、抵抗Ｒｓと静電容量Ｃｓとの接続点５１の電圧
と同一の値になる。したがって、このローパスフィルタ
としての機能を有する図１１に示される等価回路におい
て、アナログスイッチＡＳＷｉを介して基準電圧をソー
スラインＯｉに与えて、絵素電極Ｐを充電させる。たと
えば時定数Ｃｓ・Ｒｓ＝１０-7であるとき、このアナロ
グスイッチＡＳＷｉの導通時間は少なくとも２０〜３０
μｓｅｃ以上であればよい。
【００９４】このようにして本発明では、液晶表示パネ
ル３６が不可避的に有しているソースラインＯｉの抵抗
Ｒｓと静電容量Ｃｓとを積極的に利用し、絵素電極Ｐに
電圧を保持させる。また本発明の実施の他の形態におい
て、トランジスタＴのゲート電極が接続されるゲートラ
インＬｊよりも走査方向に１つだけ時間的に先に走査さ
れるゲートラインＬ（ｊ−１）とソースラインＯｉとの
間に、補助容量が、絵素電極Ｐが形成される一方の基板
上に形成されて、絵素電極Ｐに電圧を保持するための容
量を実質的に増大させるようにしてもよい。
ル３６が不可避的に有しているソースラインＯｉの抵抗
Ｒｓと静電容量Ｃｓとを積極的に利用し、絵素電極Ｐに
電圧を保持させる。また本発明の実施の他の形態におい
て、トランジスタＴのゲート電極が接続されるゲートラ
インＬｊよりも走査方向に１つだけ時間的に先に走査さ
れるゲートラインＬ（ｊ−１）とソースラインＯｉとの
間に、補助容量が、絵素電極Ｐが形成される一方の基板
上に形成されて、絵素電極Ｐに電圧を保持するための容
量を実質的に増大させるようにしてもよい。
【００９５】図１２は、本実施の形態の他の構成例であ
る表示装置１００ａにおけるソースドライバ３７ａの動
作を説明するためのタイミングチャートである。ソース
ドライバ３７ａの構成は、前述のソースドライバ３７と
同一であるので、説明を省略する。ソースドライバ３７
では、１水平走査期間ＷＨ毎に交流化を行ったが、ソー
スドライバ３７ａでは複数の水平走査期間ＷＨ毎に交流
化を行っている。したがって、図１２に示す水平走査期
間ＷＨｊ，ＷＨｊ＋１では、図１２（９）に示す対向電
圧ＶＣは、たとえば接地電圧ＧＮＤである。
る表示装置１００ａにおけるソースドライバ３７ａの動
作を説明するためのタイミングチャートである。ソース
ドライバ３７ａの構成は、前述のソースドライバ３７と
同一であるので、説明を省略する。ソースドライバ３７
では、１水平走査期間ＷＨ毎に交流化を行ったが、ソー
スドライバ３７ａでは複数の水平走査期間ＷＨ毎に交流
化を行っている。したがって、図１２に示す水平走査期
間ＷＨｊ，ＷＨｊ＋１では、図１２（９）に示す対向電
圧ＶＣは、たとえば接地電圧ＧＮＤである。
【００９６】図１２に示すタイミングチャートにおける
図１２（１）〜（６）に示す信号は、前述の図１０
（１）〜（６）に示す信号と同一であるので、説明を省
略する。図１２における時刻ｔ１０からｔ１２までの水
平走査期間ＷＨｊでは、階調数２の表示を行い、時刻ｔ
１２からｔ１４までの水平走査期間ＷＨｊ＋１では階調
数６の表示を行うものとする。
図１２（１）〜（６）に示す信号は、前述の図１０
（１）〜（６）に示す信号と同一であるので、説明を省
略する。図１２における時刻ｔ１０からｔ１２までの水
平走査期間ＷＨｊでは、階調数２の表示を行い、時刻ｔ
１２からｔ１４までの水平走査期間ＷＨｊ＋１では階調
数６の表示を行うものとする。
【００９７】図１２（７）に示す出力信号は、階調クロ
ック信号ＣＬＫが２回目に立上がる時刻ｔ１１までハイ
レベルとなり、アナログスイッチＡＳＷｉｂを導通させ
る。期間ＷＨｊにおける出力信号は、ＮＯＲ回路ＮＯＲ
３の出力を示す。アナログスイッチＡＳＷｉｂが導通す
ることによって、図１２（８）に示す駆動電圧は、時刻
ｔ１０からｔ１１までは第２基準電圧と同一の波形とな
る。アナログスイッチＡＳＷｉｂが遮断される時刻ｔ１
１以降は、時刻ｔ１１における電圧が保持される。
ック信号ＣＬＫが２回目に立上がる時刻ｔ１１までハイ
レベルとなり、アナログスイッチＡＳＷｉｂを導通させ
る。期間ＷＨｊにおける出力信号は、ＮＯＲ回路ＮＯＲ
３の出力を示す。アナログスイッチＡＳＷｉｂが導通す
ることによって、図１２（８）に示す駆動電圧は、時刻
ｔ１０からｔ１１までは第２基準電圧と同一の波形とな
る。アナログスイッチＡＳＷｉｂが遮断される時刻ｔ１
１以降は、時刻ｔ１１における電圧が保持される。
【００９８】水平走査期間ＷＨｊ＋１では、階調数が６
であることからアナログスイッチＡＳＷｉａが導通し、
時刻ｔ１３まで第１基準電圧が出力され、時刻ｔ１３に
おける電圧が時刻ｔ１４まで保持される。期間ＷＨｊ＋
１における出力信号は、ＮＡＮＤ回路ＮＡＮＤ２の出力
を示す。
であることからアナログスイッチＡＳＷｉａが導通し、
時刻ｔ１３まで第１基準電圧が出力され、時刻ｔ１３に
おける電圧が時刻ｔ１４まで保持される。期間ＷＨｊ＋
１における出力信号は、ＮＡＮＤ回路ＮＡＮＤ２の出力
を示す。
【００９９】図１３は、本実施の形態のさらに他の構成
例である表示装置１００ｂにおける基準電圧源回路４１
ｂから出力される電圧を説明するための図である。図１
３（１）は、１水平走査期間ＷＨで電圧ＶＡＡから電圧
ＶＣＣまで１次関数的に変化する第４先行技術の基準電
圧の波形図である。図１３（２），（３）は、基準電圧
源回路４１ｂから出力される第１および第２基準電圧の
波形図である。前記水平走査期間ＷＨで、第１基準電圧
は、電圧ＶＢから電圧ＶＣＣまで１次関数的に変化し、
第２基準電圧は、電圧ＶＡＡから電圧ＶＢまで１次関数
的に変化する。階調表示データＤ０〜Ｄ２に応じて第１
および第２基準電圧のうちのいずれかの電圧が前記絵素
電極Ｐに供給される。
例である表示装置１００ｂにおける基準電圧源回路４１
ｂから出力される電圧を説明するための図である。図１
３（１）は、１水平走査期間ＷＨで電圧ＶＡＡから電圧
ＶＣＣまで１次関数的に変化する第４先行技術の基準電
圧の波形図である。図１３（２），（３）は、基準電圧
源回路４１ｂから出力される第１および第２基準電圧の
波形図である。前記水平走査期間ＷＨで、第１基準電圧
は、電圧ＶＢから電圧ＶＣＣまで１次関数的に変化し、
第２基準電圧は、電圧ＶＡＡから電圧ＶＢまで１次関数
的に変化する。階調表示データＤ０〜Ｄ２に応じて第１
および第２基準電圧のうちのいずれかの電圧が前記絵素
電極Ｐに供給される。
【０１００】第１および第２基準電圧の１水平走査期間
における電圧の変化の割合は、図１３（１）に示す基準
電圧の変化の割合よりも小さくなり、アナログスイッチ
ＡＳＷｉａ，ＡＳＷｉｂを制御するタイミングがずれた
場合であっても、実際にラインＯｉに印加される電圧の
所望の電圧からのずれ量を小さくすることができる。
における電圧の変化の割合は、図１３（１）に示す基準
電圧の変化の割合よりも小さくなり、アナログスイッチ
ＡＳＷｉａ，ＡＳＷｉｂを制御するタイミングがずれた
場合であっても、実際にラインＯｉに印加される電圧の
所望の電圧からのずれ量を小さくすることができる。
【０１０１】図１４は、前記表示装置１００ｂにおける
ソースドライバ３７ｂの動作を説明するためのタイミン
グチャートである。図１４において、図１４（１）〜
（３），（６）に示す信号は、前述の図１０（１）〜
（３），（６）に示す信号と同一であるので説明を省略
する。図１４における時刻ｔ２０からｔ２２までの水平
走査期間ＷＨｊでは、階調数２の表示を行い、時刻ｔ２
２からｔ２４までの水平走査期間ＷＨｊ＋１では階調数
６の表示を行うものとする。
ソースドライバ３７ｂの動作を説明するためのタイミン
グチャートである。図１４において、図１４（１）〜
（３），（６）に示す信号は、前述の図１０（１）〜
（３），（６）に示す信号と同一であるので説明を省略
する。図１４における時刻ｔ２０からｔ２２までの水平
走査期間ＷＨｊでは、階調数２の表示を行い、時刻ｔ２
２からｔ２４までの水平走査期間ＷＨｊ＋１では階調数
６の表示を行うものとする。
【０１０２】図１４（４）に示す第１基準電圧は、電圧
ＶＢから電圧ＶＣＣまで１次関数的に変化し、図１４
（５）に示す第２基準電圧は電圧ＶＡＡから電圧ＶＢま
で１次関数的に変化する。
ＶＢから電圧ＶＣＣまで１次関数的に変化し、図１４
（５）に示す第２基準電圧は電圧ＶＡＡから電圧ＶＢま
で１次関数的に変化する。
【０１０３】図１４（７）に示す検出デコーダＤＥｉか
らの出力信号は、階調クロック信号ＣＬＫが２回目に立
上がる時刻ｔ２１までハイレベルとなり、アナログスイ
ッチＡＳＷｉｂを導通させる。期間ＷＨｊにおける出力
信号は、ＮＯＲ回路ＮＯＲ３の出力を示す。アナログス
イッチＡＳＷｉｂが導通することによって、図１２
（８）に示す駆動電圧は、時刻ｔ２０からｔ２１までは
第２基準電圧と同一の波形となる。アナログスイッチＡ
ＳＷｉｂが遮断される時刻ｔ２１以降は、時刻ｔ２１に
おける電圧が保持される。
らの出力信号は、階調クロック信号ＣＬＫが２回目に立
上がる時刻ｔ２１までハイレベルとなり、アナログスイ
ッチＡＳＷｉｂを導通させる。期間ＷＨｊにおける出力
信号は、ＮＯＲ回路ＮＯＲ３の出力を示す。アナログス
イッチＡＳＷｉｂが導通することによって、図１２
（８）に示す駆動電圧は、時刻ｔ２０からｔ２１までは
第２基準電圧と同一の波形となる。アナログスイッチＡ
ＳＷｉｂが遮断される時刻ｔ２１以降は、時刻ｔ２１に
おける電圧が保持される。
【０１０４】期間ＷＨｊ＋１では、階調数が６であるこ
とからアナログスイッチＡＳＷｉａが導通するので、時
刻ｔ２２では駆動電圧は電圧ＶＢとなる。期間ＷＨｊ＋
１における出力信号は、ＮＡＮＤ回路ＮＡＮＤ２の出力
を示す。駆動電圧は、第１基準電圧と同様に、時刻ｔ２
２から時刻ｔ２３まで１次関数的に増加し、時刻ｔ２３
以降は、時刻ｔ２３における電圧が時刻ｔ２４まで保持
される。
とからアナログスイッチＡＳＷｉａが導通するので、時
刻ｔ２２では駆動電圧は電圧ＶＢとなる。期間ＷＨｊ＋
１における出力信号は、ＮＡＮＤ回路ＮＡＮＤ２の出力
を示す。駆動電圧は、第１基準電圧と同様に、時刻ｔ２
２から時刻ｔ２３まで１次関数的に増加し、時刻ｔ２３
以降は、時刻ｔ２３における電圧が時刻ｔ２４まで保持
される。
【０１０５】図１５は、本発明の実施の第２の形態であ
る表示装置１００ｃにおけるソースドライバ１３７の構
成を説明するためのブロック図であり、図１６はソース
ドライバ１３７の一部を抜き出して示す回路図である。
ソースドライバ１３７において、前述のソースドライバ
３７と同一の構成要素には同一の参照符を付して説明を
省略する。
る表示装置１００ｃにおけるソースドライバ１３７の構
成を説明するためのブロック図であり、図１６はソース
ドライバ１３７の一部を抜き出して示す回路図である。
ソースドライバ１３７において、前述のソースドライバ
３７と同一の構成要素には同一の参照符を付して説明を
省略する。
【０１０６】ソースドライバ１３７の特徴は、ソースド
ライバ３７におけるアナログスイッチ回路ＡＳＷに置換
えてスイッチ回路ＳＷを設け、さらにディスチャージ回
路ＤＣを設けたことである。スイッチ回路ＳＷは、第１
基準電圧が与えられるＰチャネル型ＭＯＳ電界効果トラ
ンジスタ（以下、「Ｐチャネルトランジスタ」と略称す
る）ＳＷ１ａ，ＳＷ２ａ，…，ＳＷＮａと、第２基準電
圧が与えられるＮチャネル型ＭＯＳ電界効果トランジス
タ（以下、「Ｎチャネルトランジスタ」と略称する）Ｓ
Ｗ１ｂ，ＳＷ２ｂ，…，ＳＷＮｂとを含んで構成され
る。ＰチャネルトランジスタＳＷｉａと、Ｎチャネルト
ランジスタＳＷｉｂとは対になっており、各ゲートに検
出デコーダＤＥｉの出力が与えられる。Ｐチャネルトラ
ンジスタＳＷｉａとＮチャネルトランジスタＳＷｉｂと
の出力は、共通に接続され、ディスチャージ回路ＤＣを
介して端子Ｓｉに接続される。
ライバ３７におけるアナログスイッチ回路ＡＳＷに置換
えてスイッチ回路ＳＷを設け、さらにディスチャージ回
路ＤＣを設けたことである。スイッチ回路ＳＷは、第１
基準電圧が与えられるＰチャネル型ＭＯＳ電界効果トラ
ンジスタ（以下、「Ｐチャネルトランジスタ」と略称す
る）ＳＷ１ａ，ＳＷ２ａ，…，ＳＷＮａと、第２基準電
圧が与えられるＮチャネル型ＭＯＳ電界効果トランジス
タ（以下、「Ｎチャネルトランジスタ」と略称する）Ｓ
Ｗ１ｂ，ＳＷ２ｂ，…，ＳＷＮｂとを含んで構成され
る。ＰチャネルトランジスタＳＷｉａと、Ｎチャネルト
ランジスタＳＷｉｂとは対になっており、各ゲートに検
出デコーダＤＥｉの出力が与えられる。Ｐチャネルトラ
ンジスタＳＷｉａとＮチャネルトランジスタＳＷｉｂと
の出力は、共通に接続され、ディスチャージ回路ＤＣを
介して端子Ｓｉに接続される。
【０１０７】ディスチャージ回路ＤＣは、アナログスイ
ッチＤＣ１，ＤＣ２，…，ＤＣＮを含んで構成されてい
る。アナログスイッチＤＣｉは、入力端子がスイッチ回
路ＳＷｉと端子Ｓｉとの間に接続され、出力端子が予め
定める電圧Ｖｈに接続されており、後述するディスチャ
ージ信号ｄｉｓによって導通／遮断が制御されている。
ッチＤＣ１，ＤＣ２，…，ＤＣＮを含んで構成されてい
る。アナログスイッチＤＣｉは、入力端子がスイッチ回
路ＳＷｉと端子Ｓｉとの間に接続され、出力端子が予め
定める電圧Ｖｈに接続されており、後述するディスチャ
ージ信号ｄｉｓによって導通／遮断が制御されている。
【０１０８】ソースドライバ１３７は、前述のソースド
ライバ３７では２つのアナログスイッチであった第１お
よび第２基準電圧の出力を制御するスイッチを、Ｐチャ
ネルトランジスタＳＷｉａおよびＮチャネルトランジス
タＳＷｉｂで構成しているので、ソースドライバ３７よ
りも形成に必要な半導体チップ上の面積を縮小すること
ができる。しかしながら、ＰチャネルトランジスタＳＷ
ｉａは、電位を引上げることはできるが引下げることが
できず、ＮチャネルトランジスタＳＷｉｂは、電位を引
下げることはできても引上げることはできないので、デ
ィスチャージ回路ＤＣｉによって放電を行う必要があ
る。また、本実施の形態では、後述するように電圧Ｖｈ
は電圧ＶＢとされるので、ＰチャネルトランジスタＳＷ
ｉａに与えられる第１基準電圧は、電圧ＶＢから電圧Ｖ
ＣＣまで上昇する電圧とし、ＮチャネルトランジスタＳ
Ｗｉｂに与えられる第２基準電圧は、電圧ＶＢから電圧
ＶＡＡまで下降する電圧とする必要がある。
ライバ３７では２つのアナログスイッチであった第１お
よび第２基準電圧の出力を制御するスイッチを、Ｐチャ
ネルトランジスタＳＷｉａおよびＮチャネルトランジス
タＳＷｉｂで構成しているので、ソースドライバ３７よ
りも形成に必要な半導体チップ上の面積を縮小すること
ができる。しかしながら、ＰチャネルトランジスタＳＷ
ｉａは、電位を引上げることはできるが引下げることが
できず、ＮチャネルトランジスタＳＷｉｂは、電位を引
下げることはできても引上げることはできないので、デ
ィスチャージ回路ＤＣｉによって放電を行う必要があ
る。また、本実施の形態では、後述するように電圧Ｖｈ
は電圧ＶＢとされるので、ＰチャネルトランジスタＳＷ
ｉａに与えられる第１基準電圧は、電圧ＶＢから電圧Ｖ
ＣＣまで上昇する電圧とし、ＮチャネルトランジスタＳ
Ｗｉｂに与えられる第２基準電圧は、電圧ＶＢから電圧
ＶＡＡまで下降する電圧とする必要がある。
【０１０９】図１６を参照して、スイッチ回路ＳＷｉと
ディスチャージ回路ＤＣｉとの動作について説明する。
なお、図１６においては、６ビットからなる階調表示デ
ータＤ０〜Ｄ５がセレクタＳＥｉに与えられることとし
た。図８および図９に示すセレクタＳＥｉおよび減算カ
ウンタＣＮＴｉは、最上位ビットが階調表示データＤ２
であったが、図１６に示すセレクタＳＥｉおよび減算カ
ウンタＣＮＴｉでは、最上位ビットは階調表示データＤ
５となっている。
ディスチャージ回路ＤＣｉとの動作について説明する。
なお、図１６においては、６ビットからなる階調表示デ
ータＤ０〜Ｄ５がセレクタＳＥｉに与えられることとし
た。図８および図９に示すセレクタＳＥｉおよび減算カ
ウンタＣＮＴｉは、最上位ビットが階調表示データＤ２
であったが、図１６に示すセレクタＳＥｉおよび減算カ
ウンタＣＮＴｉでは、最上位ビットは階調表示データＤ
５となっている。
【０１１０】検出デコーダＤＥｉのＮＡＮＤ回路ＮＡＮ
Ｄ２は、最上位ビットである階調表示データＤＳ５がハ
イレベルである場合に、ＰチャネルトランジスタＳＷｉ
ａを駆動するための回路である。ＮＡＮＤ回路ＮＡＮＤ
２は、ＮＯＲ回路ＮＯＲ１の出力がローレベルである
間、トランジスタＳＷｉａを導通させ、第１基準電圧を
トランジスタＳＷｉａを介して出力させる。ＮＯＲ回路
ＮＯＲ１の出力が、ハイレベルになるとＮＡＮＤ回路Ｎ
ＡＮＤ２はハイレベルを出力し、トランジスタＳＷｉａ
は遮断される。トランジスタＳＷｉａが遮断されること
によって出力端子の出力はハイインピーダンス状態とな
る。
Ｄ２は、最上位ビットである階調表示データＤＳ５がハ
イレベルである場合に、ＰチャネルトランジスタＳＷｉ
ａを駆動するための回路である。ＮＡＮＤ回路ＮＡＮＤ
２は、ＮＯＲ回路ＮＯＲ１の出力がローレベルである
間、トランジスタＳＷｉａを導通させ、第１基準電圧を
トランジスタＳＷｉａを介して出力させる。ＮＯＲ回路
ＮＯＲ１の出力が、ハイレベルになるとＮＡＮＤ回路Ｎ
ＡＮＤ２はハイレベルを出力し、トランジスタＳＷｉａ
は遮断される。トランジスタＳＷｉａが遮断されること
によって出力端子の出力はハイインピーダンス状態とな
る。
【０１１１】また、ＮＯＲ回路ＮＯＲ３は、前記階調表
示データＤＳ５がローレベルである場合に、Ｎチャネル
トランジスタＳＷｉｂを駆動するための回路である。Ｎ
ＯＲ回路ＮＯＲ３は、ＮＯＲ回路ＮＯＲ１の出力がロー
レベルである間、トランジスタＳＷｉｂを導通させ、第
２基準電圧をトランジスタＳＷｉｂを介して出力させ
る。ＮＯＲ回路ＮＯＲ１の出力がハイレベルになると、
ＮＯＲ回路ＮＯＲ３はローレベルを出力し、トランジス
タＳＷｉｂが遮断される。トランジスタＳＷｉｂが遮断
されることによって出力端子の出力はハイインピーダン
ス状態となる。
示データＤＳ５がローレベルである場合に、Ｎチャネル
トランジスタＳＷｉｂを駆動するための回路である。Ｎ
ＯＲ回路ＮＯＲ３は、ＮＯＲ回路ＮＯＲ１の出力がロー
レベルである間、トランジスタＳＷｉｂを導通させ、第
２基準電圧をトランジスタＳＷｉｂを介して出力させ
る。ＮＯＲ回路ＮＯＲ１の出力がハイレベルになると、
ＮＯＲ回路ＮＯＲ３はローレベルを出力し、トランジス
タＳＷｉｂが遮断される。トランジスタＳＷｉｂが遮断
されることによって出力端子の出力はハイインピーダン
ス状態となる。
【０１１２】ディスチャージ回路ＤＣｉは、Ｐチャネル
トランジスタＴｒＰと、ＮチャネルトランジスタＴｒＮ
と、インバータ回路ＮＴ１とを含んで構成される。トラ
ンジスタＴｒＰのソースと、トランジスタＴｒＮのドレ
インとが共通に接続されて、その接続点に前記スイッチ
回路ＳＷｉの出力が与えられる。また、トランジスタＴ
ｒＰのドレインと、トランジスタＴｒＮのソースとが共
通に接続されて、その接続点に予め定める電圧Ｖｈが与
えられる。トランジスタＴｒＮのゲートには、ディスチ
ャージ信号ｄｉｓが与えられ、トランジスタＴｒＰのゲ
ートにはディスチャージ信号ｄｉｓをインバータ回路Ｎ
Ｔ１で反転させた信号が与えられる。したがって、ディ
スチャージ信号ｄｉｓがハイレベルになるときトランジ
スタＴｒＮ，ＴｒＰは導通し、端子Ｓｉに与えられてい
る電圧を電圧Ｖｈとする。本実施の形態における以下の
説明では、電圧Ｖｈを前記電圧ＶＢとする。
トランジスタＴｒＰと、ＮチャネルトランジスタＴｒＮ
と、インバータ回路ＮＴ１とを含んで構成される。トラ
ンジスタＴｒＰのソースと、トランジスタＴｒＮのドレ
インとが共通に接続されて、その接続点に前記スイッチ
回路ＳＷｉの出力が与えられる。また、トランジスタＴ
ｒＰのドレインと、トランジスタＴｒＮのソースとが共
通に接続されて、その接続点に予め定める電圧Ｖｈが与
えられる。トランジスタＴｒＮのゲートには、ディスチ
ャージ信号ｄｉｓが与えられ、トランジスタＴｒＰのゲ
ートにはディスチャージ信号ｄｉｓをインバータ回路Ｎ
Ｔ１で反転させた信号が与えられる。したがって、ディ
スチャージ信号ｄｉｓがハイレベルになるときトランジ
スタＴｒＮ，ＴｒＰは導通し、端子Ｓｉに与えられてい
る電圧を電圧Ｖｈとする。本実施の形態における以下の
説明では、電圧Ｖｈを前記電圧ＶＢとする。
【０１１３】図１７は、ソースドライバ１３７の動作を
説明するためのタイミングチャートである。図１７
（２）〜（４），（８），（１０）に示す各信号は、前
述の図１０（１）〜（３），（６），（９）に示す信号
とそれぞれ同一であるので説明を省略する。図１７
（１）に示す信号は、前述の交流駆動を行う周期を規定
する交流化信号ＦＲを示す。交流化信号ＦＲがハイレベ
ルである時刻ｔ３１から時刻ｔ３４までの期間ＷＨｊ
は、セレクタＳＥｉによって階調表示データが反転され
ない期間であり、時刻ｔ３４から時刻ｔ３７までの期間
ＷＨｊ＋１はセレクタＳＥｉによって階調表示データが
反転される期間である。以下に示す表２に階調表示デー
タＤ０〜Ｄ２と、反転期間および非反転期間におけるセ
レクタＳＥｉの出力である階調表示データＤＳ０ａ〜Ｄ
Ｓ２ａ，ＤＳ０ｂ〜ＤＳ２ｂとを示す。
説明するためのタイミングチャートである。図１７
（２）〜（４），（８），（１０）に示す各信号は、前
述の図１０（１）〜（３），（６），（９）に示す信号
とそれぞれ同一であるので説明を省略する。図１７
（１）に示す信号は、前述の交流駆動を行う周期を規定
する交流化信号ＦＲを示す。交流化信号ＦＲがハイレベ
ルである時刻ｔ３１から時刻ｔ３４までの期間ＷＨｊ
は、セレクタＳＥｉによって階調表示データが反転され
ない期間であり、時刻ｔ３４から時刻ｔ３７までの期間
ＷＨｊ＋１はセレクタＳＥｉによって階調表示データが
反転される期間である。以下に示す表２に階調表示デー
タＤ０〜Ｄ２と、反転期間および非反転期間におけるセ
レクタＳＥｉの出力である階調表示データＤＳ０ａ〜Ｄ
Ｓ２ａ，ＤＳ０ｂ〜ＤＳ２ｂとを示す。
【０１１４】
【表２】
【０１１５】液晶表示装置１００ｃにおいて、８階調表
示を行うとすると、非反転期間では、最上位ビットであ
る階調表示データＤ２がハイレベルである場合に選択さ
れる第１基準電圧としては、階調数５，６，７，８に対
応する電圧が出力され、また階調表示データＤ２がロー
レベルである場合に選択される第２基準電圧としては、
階調数４，３，２，１に対応する電圧が出力される。
示を行うとすると、非反転期間では、最上位ビットであ
る階調表示データＤ２がハイレベルである場合に選択さ
れる第１基準電圧としては、階調数５，６，７，８に対
応する電圧が出力され、また階調表示データＤ２がロー
レベルである場合に選択される第２基準電圧としては、
階調数４，３，２，１に対応する電圧が出力される。
【０１１６】また反転期間では、階調表示データＤ２が
ハイレベルである場合に選択される第１基準電圧として
は、階調数４，３，２，１に対応する電圧が出力され、
階調表示データＤ２がローレベルである場合に選択され
る第２基準電圧としては、階調数５，６，７，８に対応
する電圧が出力される。
ハイレベルである場合に選択される第１基準電圧として
は、階調数４，３，２，１に対応する電圧が出力され、
階調表示データＤ２がローレベルである場合に選択され
る第２基準電圧としては、階調数５，６，７，８に対応
する電圧が出力される。
【０１１７】時刻ｔ３１でホールド信号ＬＳが立上がる
前に、時刻ｔ３０でディスチャージ信号ｄｉｓが立上が
ることによって、図１７（１１）に示す駆動電圧が前記
電圧Ｖｈとして定められる電圧ＶＢとなる。
前に、時刻ｔ３０でディスチャージ信号ｄｉｓが立上が
ることによって、図１７（１１）に示す駆動電圧が前記
電圧Ｖｈとして定められる電圧ＶＢとなる。
【０１１８】ここで、期間ＷＨｊにおいて表示すべき階
調表示が、階調数２であるとすると、期間ＷＨｊで３回
目の階調クロック信号ＣＬＫが立上がる時刻ｔ３２まで
図１７（９）に示す検出デコーダＤＥｉからの出力信号
がハイレベルとなり、トランジスタＳＷｉｂが導通し、
第２基準電圧が接続端子ＳｉからソースラインＯｉに与
えられる。より詳しくは、非反転期間で階調数２の表示
を行う際の階調表示データＤＳ２ｂの論理は「０」であ
るので、前述のＮＯＲ回路ＮＯＲ１の出力によって、Ｎ
ＯＲ回路ＮＯＲ３の出力がハイレベルとなってトランジ
スタＳＷｉｂが導通する。また、ＮＯＲ回路ＮＯＲ３の
出力がハイレベルである間、ＮＡＮＤ回路ＮＡＮＤ２の
出力もハイレベルとなり、トランジスタＳＷｉａは遮断
されている。期間ＷＨｊにおける出力信号は、ＮＯＲ回
路ＮＯＲ３の出力を示す。
調表示が、階調数２であるとすると、期間ＷＨｊで３回
目の階調クロック信号ＣＬＫが立上がる時刻ｔ３２まで
図１７（９）に示す検出デコーダＤＥｉからの出力信号
がハイレベルとなり、トランジスタＳＷｉｂが導通し、
第２基準電圧が接続端子ＳｉからソースラインＯｉに与
えられる。より詳しくは、非反転期間で階調数２の表示
を行う際の階調表示データＤＳ２ｂの論理は「０」であ
るので、前述のＮＯＲ回路ＮＯＲ１の出力によって、Ｎ
ＯＲ回路ＮＯＲ３の出力がハイレベルとなってトランジ
スタＳＷｉｂが導通する。また、ＮＯＲ回路ＮＯＲ３の
出力がハイレベルである間、ＮＡＮＤ回路ＮＡＮＤ２の
出力もハイレベルとなり、トランジスタＳＷｉａは遮断
されている。期間ＷＨｊにおける出力信号は、ＮＯＲ回
路ＮＯＲ３の出力を示す。
【０１１９】時刻ｔ３１〜ｔ３２では、図１７（１１）
に示されるように、前記第２基準電圧が駆動電圧として
そのままソースラインＯｉに与えられる。時刻ｔ３２以
降では、前述のようにトランジスタＳＷｉｂは遮断する
ので、絵素電極Ｐには階調数２に対応する駆動電圧が与
えられたままとなって、表示パネルの絵素表示部分で電
荷が蓄積されて電圧が保持される。期間ＷＨｊで４回目
のクロック信号ＣＬＫの立上がりから期間ＷＨｊが終了
する時刻ｔ３４までの間の時刻ｔ３３で、ディスチャー
ジ信号ｄｉｓが立上がることによって、前記トランジス
タＴｒＰ，ＴｒＮが導通して駆動電圧の電圧レベルが電
圧ＶＢとなる。
に示されるように、前記第２基準電圧が駆動電圧として
そのままソースラインＯｉに与えられる。時刻ｔ３２以
降では、前述のようにトランジスタＳＷｉｂは遮断する
ので、絵素電極Ｐには階調数２に対応する駆動電圧が与
えられたままとなって、表示パネルの絵素表示部分で電
荷が蓄積されて電圧が保持される。期間ＷＨｊで４回目
のクロック信号ＣＬＫの立上がりから期間ＷＨｊが終了
する時刻ｔ３４までの間の時刻ｔ３３で、ディスチャー
ジ信号ｄｉｓが立上がることによって、前記トランジス
タＴｒＰ，ＴｒＮが導通して駆動電圧の電圧レベルが電
圧ＶＢとなる。
【０１２０】時刻ｔ３４から時刻ｔ３７までの水平走査
期間ＷＨｊ＋１において表示すべき階調表示が、階調数
６であるとすると、時刻ｔ３４から時刻ｔ３５まで前記
出力信号がハイレベルとなり、トランジスタＳＷｉｂが
導通する。反転期間で階調数６の表示を行う際の階調表
示データＤＳ２ｂの論理は、前述の非反転期間における
階調表示データＤＳ２ｂの論理と同一であり、ＮＯＲ回
路ＮＯＲ３およびＮＡＮＤ回路ＮＡＮＤ２の出力も同一
となる。期間ＷＨｊ＋１における出力信号はＮＯＲ回路
ＮＯＲ３の出力を示す。
期間ＷＨｊ＋１において表示すべき階調表示が、階調数
６であるとすると、時刻ｔ３４から時刻ｔ３５まで前記
出力信号がハイレベルとなり、トランジスタＳＷｉｂが
導通する。反転期間で階調数６の表示を行う際の階調表
示データＤＳ２ｂの論理は、前述の非反転期間における
階調表示データＤＳ２ｂの論理と同一であり、ＮＯＲ回
路ＮＯＲ３およびＮＡＮＤ回路ＮＡＮＤ２の出力も同一
となる。期間ＷＨｊ＋１における出力信号はＮＯＲ回路
ＮＯＲ３の出力を示す。
【０１２１】時刻ｔ３５で、出力信号がローレベルとな
るまでトランジスタＳＷｉｂは導通したままとなる。時
刻ｔ３４〜ｔ３５でトランジスタＳＷｉｂが導通してい
るので、ソースラインＯｉに駆動電圧として第２基準電
圧が導出される。時刻ｔ３５でトランジスタＳＷｉｂが
遮断された後も、導通しているトランジスタＴを介して
絵素電極Ｐにその階調数６に対応する駆動電圧が保持さ
れる。前記保持されている電圧は、時刻ｔ３６でディス
チャージ信号ｄｉｓが立上がると放電されて、駆動電圧
の電圧レベルは電圧ＶＢとなる。水平走査期間の最初の
電圧が、いずれの基準電圧にとっても開始時の電圧であ
るＶＢ、すなわち第２電圧であるので、絵素電極の電荷
に保持されている電圧による影響を受けることなく表示
パネルに表示を行うことができる。
るまでトランジスタＳＷｉｂは導通したままとなる。時
刻ｔ３４〜ｔ３５でトランジスタＳＷｉｂが導通してい
るので、ソースラインＯｉに駆動電圧として第２基準電
圧が導出される。時刻ｔ３５でトランジスタＳＷｉｂが
遮断された後も、導通しているトランジスタＴを介して
絵素電極Ｐにその階調数６に対応する駆動電圧が保持さ
れる。前記保持されている電圧は、時刻ｔ３６でディス
チャージ信号ｄｉｓが立上がると放電されて、駆動電圧
の電圧レベルは電圧ＶＢとなる。水平走査期間の最初の
電圧が、いずれの基準電圧にとっても開始時の電圧であ
るＶＢ、すなわち第２電圧であるので、絵素電極の電荷
に保持されている電圧による影響を受けることなく表示
パネルに表示を行うことができる。
【０１２２】このような動作が、各水平走査期間ＷＨ毎
に各ゲートラインＬ１〜ＬＭ毎に繰返され、絵素電極Ｐ
の階調表示データに対応する駆動電圧が、１垂直走査期
間にわたって保持される。
に各ゲートラインＬ１〜ＬＭ毎に繰返され、絵素電極Ｐ
の階調表示データに対応する駆動電圧が、１垂直走査期
間にわたって保持される。
【０１２３】図１８は、本実施の形態の他の構成例であ
る表示装置１００ｄにおけるソースドライバ１３７ａの
動作を説明するためのタイミングチャートである。図１
８（２）〜（８）に示す各信号は、前述の図１７（２）
〜（８）に示す信号とそれぞれ同一であるので説明を省
略する。ソースドライバ１３７では、１水平走査期間Ｗ
Ｈ毎に交流化信号ＦＲの信号レベルが切換わって交流駆
動が行われていたが、ソースドライバ１３７ａでは、予
め定める複数の水平走査期間ＷＨ毎に交流駆動が行われ
る。図１８（１）に示す交流化信号ＦＲは、時刻ｔ４０
から時刻ｔ４７まで常にハイレベルとなっている。図１
８に示すタイミングチャートにおいては、期間ＷＨｊで
は階調数２の表示を行い、期間ＷＨｊ＋１では階調数６
の表示を行うこととする。
る表示装置１００ｄにおけるソースドライバ１３７ａの
動作を説明するためのタイミングチャートである。図１
８（２）〜（８）に示す各信号は、前述の図１７（２）
〜（８）に示す信号とそれぞれ同一であるので説明を省
略する。ソースドライバ１３７では、１水平走査期間Ｗ
Ｈ毎に交流化信号ＦＲの信号レベルが切換わって交流駆
動が行われていたが、ソースドライバ１３７ａでは、予
め定める複数の水平走査期間ＷＨ毎に交流駆動が行われ
る。図１８（１）に示す交流化信号ＦＲは、時刻ｔ４０
から時刻ｔ４７まで常にハイレベルとなっている。図１
８に示すタイミングチャートにおいては、期間ＷＨｊで
は階調数２の表示を行い、期間ＷＨｊ＋１では階調数６
の表示を行うこととする。
【０１２４】交流化信号ＦＲが常にハイレベルであるの
で、前述のセレクタＳＥｉの出力は以下に示す表３のよ
うになる。
で、前述のセレクタＳＥｉの出力は以下に示す表３のよ
うになる。
【０１２５】
【表３】
【０１２６】交流化信号ＦＲが常にハイレベルであるの
で、図１８（６）に示す第１基準電圧は階調数５，６，
７，８に対応する電圧となり、図１８（７）に示す第２
基準電圧は階調数４，３，２，１に対応する電圧とな
る。図１８（９）に示す出力信号は、階調クロック信号
ＣＬＫが３回目に立上がる時刻ｔ４２までハイレベルと
なり、第２基準電圧が与えられているトランジスタＳＷ
ｉｂを導通させる。期間ＷＨｊにおける出力信号は、Ｎ
ＯＲ回路ＮＯＲ３の出力を示す。
で、図１８（６）に示す第１基準電圧は階調数５，６，
７，８に対応する電圧となり、図１８（７）に示す第２
基準電圧は階調数４，３，２，１に対応する電圧とな
る。図１８（９）に示す出力信号は、階調クロック信号
ＣＬＫが３回目に立上がる時刻ｔ４２までハイレベルと
なり、第２基準電圧が与えられているトランジスタＳＷ
ｉｂを導通させる。期間ＷＨｊにおける出力信号は、Ｎ
ＯＲ回路ＮＯＲ３の出力を示す。
【０１２７】トランジスタＳＷｉｂが導通することによ
って、図１８（１０）に示す駆動電圧は、時刻ｔ４１か
ら時刻ｔ４２までは第２基準電圧と同一の波形となる。
トランジスタＳＷｉｂが遮断される時刻ｔ４２以降は、
時刻ｔ４２における電圧が保持される。時刻ｔ４３で、
ディスチャージ信号ｄｉｓが立上がることによって、前
記トランジスタＴｒＰ，ＴｒＮが導通して駆動電圧が電
圧ＶＢとなる。
って、図１８（１０）に示す駆動電圧は、時刻ｔ４１か
ら時刻ｔ４２までは第２基準電圧と同一の波形となる。
トランジスタＳＷｉｂが遮断される時刻ｔ４２以降は、
時刻ｔ４２における電圧が保持される。時刻ｔ４３で、
ディスチャージ信号ｄｉｓが立上がることによって、前
記トランジスタＴｒＰ，ＴｒＮが導通して駆動電圧が電
圧ＶＢとなる。
【０１２８】期間ＷＨｊ＋１では、階調数が６であるこ
とから時刻ｔ４４から時刻ｔ４５まで、出力信号がロー
レベルとなってトランジスタＳＷｉａが導通して第１基
準電圧が出力され、時刻ｔ４５における電圧が、ディス
チャージ信号ｄｉｓが立上がる時刻ｔ４６まで保持され
る。より詳しくは、非反転期間で階調数６の表示を行う
際の階調表示データＤＳ２ｂの論理は「１」であるの
で、前述のＮＯＲ回路ＮＯＲ１の出力を反転させたイン
バータ回路ＩＮＶ２の出力によって、ＮＡＮＤ回路ＮＡ
ＮＤ２の出力がローレベルとなり、トランジスタＳＷｉ
ａが導通する。また、ＮＡＮＤ回路ＮＡＮＤ２の出力が
ローレベルである間、ＮＯＲ回路ＮＯＲ３の出力もロー
レベルとなり、トランジスタＳＷｉｂは遮断されてい
る。期間ＷＨｊ＋１にける出力信号は、ＮＡＮＤ回路Ｎ
ＡＮＤ２の出力を示す。ディスチャージ信号ｄｉｓが立
上がることによって、駆動電圧が電圧ＶＢとなる。
とから時刻ｔ４４から時刻ｔ４５まで、出力信号がロー
レベルとなってトランジスタＳＷｉａが導通して第１基
準電圧が出力され、時刻ｔ４５における電圧が、ディス
チャージ信号ｄｉｓが立上がる時刻ｔ４６まで保持され
る。より詳しくは、非反転期間で階調数６の表示を行う
際の階調表示データＤＳ２ｂの論理は「１」であるの
で、前述のＮＯＲ回路ＮＯＲ１の出力を反転させたイン
バータ回路ＩＮＶ２の出力によって、ＮＡＮＤ回路ＮＡ
ＮＤ２の出力がローレベルとなり、トランジスタＳＷｉ
ａが導通する。また、ＮＡＮＤ回路ＮＡＮＤ２の出力が
ローレベルである間、ＮＯＲ回路ＮＯＲ３の出力もロー
レベルとなり、トランジスタＳＷｉｂは遮断されてい
る。期間ＷＨｊ＋１にける出力信号は、ＮＡＮＤ回路Ｎ
ＡＮＤ２の出力を示す。ディスチャージ信号ｄｉｓが立
上がることによって、駆動電圧が電圧ＶＢとなる。
【０１２９】図１９は、本実施の形態のさらに他の構成
例である表示装置１００ｅにおけるソースドライバ１３
７ｂの動作を説明するためのタイミングチャートであ
る。図１９において、図１９（２）〜（５），（８）に
示す信号は、前述の図１７（２）〜（５），（８）に示
す信号と同一であるので説明を省略する。図１９におけ
る時刻ｔ５１から時刻ｔ５４までの水平走査期間ＷＨｊ
では、階調数２の表示を行い、時刻ｔ５４から時刻ｔ５
７までの水平走査期間ＷＨｊ＋１では階調数６の表示を
行うとする。
例である表示装置１００ｅにおけるソースドライバ１３
７ｂの動作を説明するためのタイミングチャートであ
る。図１９において、図１９（２）〜（５），（８）に
示す信号は、前述の図１７（２）〜（５），（８）に示
す信号と同一であるので説明を省略する。図１９におけ
る時刻ｔ５１から時刻ｔ５４までの水平走査期間ＷＨｊ
では、階調数２の表示を行い、時刻ｔ５４から時刻ｔ５
７までの水平走査期間ＷＨｊ＋１では階調数６の表示を
行うとする。
【０１３０】図１９（６）に示す第１基準電圧は、前述
の図１４（４）に示す第１基準電圧と同一であり、電圧
ＶＢから電圧ＶＣＣまで１次関数的に変化する。また、
図１９（７）に示す第２基準電圧は、前述の図１４
（５）に示す第２基準電圧と同一であり、電圧ＶＡＡか
ら電圧ＶＢまで１次関数的に変化する。
の図１４（４）に示す第１基準電圧と同一であり、電圧
ＶＢから電圧ＶＣＣまで１次関数的に変化する。また、
図１９（７）に示す第２基準電圧は、前述の図１４
（５）に示す第２基準電圧と同一であり、電圧ＶＡＡか
ら電圧ＶＢまで１次関数的に変化する。
【０１３１】図１９（９）に示す出力信号は、階調クロ
ック信号ＣＬＫが３回目に立上がる時刻ｔ５２までハイ
レベルとなり、ＮチャネルトランジスタＳＷｉｂを導通
させる。期間ＷＨｊにおける出力信号は、ＮＯＲ回路Ｎ
ＯＲ３の出力を示す。トランジスタＳＷｉｂが導通する
ことによって、図１９（１１）に示す駆動電圧は、時刻
ｔ５１から時刻ｔ５２までは第２基準電圧と同一の波形
となる。トランジスタＳＷｉｂが遮断される時刻ｔ５２
以降は、時刻ｔ５２における電圧が保持される。時刻ｔ
５３で、ディスチャージ信号ｄｉｓが立上がることによ
って、前記トランジスタＴｒＰ，ＴｒＮが導通して駆動
電圧が電圧ＶＢとなる。
ック信号ＣＬＫが３回目に立上がる時刻ｔ５２までハイ
レベルとなり、ＮチャネルトランジスタＳＷｉｂを導通
させる。期間ＷＨｊにおける出力信号は、ＮＯＲ回路Ｎ
ＯＲ３の出力を示す。トランジスタＳＷｉｂが導通する
ことによって、図１９（１１）に示す駆動電圧は、時刻
ｔ５１から時刻ｔ５２までは第２基準電圧と同一の波形
となる。トランジスタＳＷｉｂが遮断される時刻ｔ５２
以降は、時刻ｔ５２における電圧が保持される。時刻ｔ
５３で、ディスチャージ信号ｄｉｓが立上がることによ
って、前記トランジスタＴｒＰ，ＴｒＮが導通して駆動
電圧が電圧ＶＢとなる。
【０１３２】期間ＷＨｊ＋１では、階調数が６であるこ
とから、出力信号が階調クロック信号ＣＬＫが２回目に
立上がる時刻ｔ５５までローレベルとなり、Ｐチャネル
トランジスタＳＷｉａが導通し、時刻ｔ５５まで第１基
準電圧が出力され、時刻ｔ５５における電圧がディスチ
ャージ信号ｄｉｓが立上がる時刻ｔ５６まで保持され
る。期間ＷＨｊ＋１における出力信号は、ＮＡＮＤ回路
ＮＡＮＤ２の出力を示す。時刻ｔ５６以後は、次の水平
走査期間ＷＨが開始される時刻ｔ５７まで電圧ＶＢとな
る。
とから、出力信号が階調クロック信号ＣＬＫが２回目に
立上がる時刻ｔ５５までローレベルとなり、Ｐチャネル
トランジスタＳＷｉａが導通し、時刻ｔ５５まで第１基
準電圧が出力され、時刻ｔ５５における電圧がディスチ
ャージ信号ｄｉｓが立上がる時刻ｔ５６まで保持され
る。期間ＷＨｊ＋１における出力信号は、ＮＡＮＤ回路
ＮＡＮＤ２の出力を示す。時刻ｔ５６以後は、次の水平
走査期間ＷＨが開始される時刻ｔ５７まで電圧ＶＢとな
る。
【０１３３】次の階調表示データ信号の書込みが開始さ
れる前に液晶素子に保持されている電荷を放電してから
次の階調表示データに基づく書込みを行うので、液晶素
子に保持されている階調表示データに基づく電荷の影響
を受けることはなく、安定した高い表示品位を有する液
晶表示装置を実現することができる。
れる前に液晶素子に保持されている電荷を放電してから
次の階調表示データに基づく書込みを行うので、液晶素
子に保持されている階調表示データに基づく電荷の影響
を受けることはなく、安定した高い表示品位を有する液
晶表示装置を実現することができる。
【０１３４】なお、上述した各実施の形態では、階調表
示データとして３ビットのデータを用いて、８階調の表
示を行う場合について主に説明を行ったが、より多くの
ビット数のデータ、および当該データに対応する数の基
準電圧を用意することによってさらに多くの階調数の表
示を行うことができる。
示データとして３ビットのデータを用いて、８階調の表
示を行う場合について主に説明を行ったが、より多くの
ビット数のデータ、および当該データに対応する数の基
準電圧を用意することによってさらに多くの階調数の表
示を行うことができる。
【０１３５】図２０は、本発明の実施の第３の形態とし
て、ソースドライバ２３７の構成を示す。本実施形態で
図７に示すソースドライバ３７に対応する部分には同一
の参照符を付し、重複した説明を省略する。ソースドラ
イバ２３７は、シフトレジスタＳＲ、データメモリＤ
Ｍ、セレクタＳＥ、減算カウンタＣＮＴ、検出デコーダ
ＤＥ、複数のＰチャネルトランジスタ素子ＰｃｈＴｒ、
および複数のＮチャネルトランジスタ素子ＮｃｈＴｒに
よって構成される。
て、ソースドライバ２３７の構成を示す。本実施形態で
図７に示すソースドライバ３７に対応する部分には同一
の参照符を付し、重複した説明を省略する。ソースドラ
イバ２３７は、シフトレジスタＳＲ、データメモリＤ
Ｍ、セレクタＳＥ、減算カウンタＣＮＴ、検出デコーダ
ＤＥ、複数のＰチャネルトランジスタ素子ＰｃｈＴｒ、
および複数のＮチャネルトランジスタ素子ＮｃｈＴｒに
よって構成される。
【０１３６】本実施形態に用いる電圧源は、図５の基準
電圧源回路４１についての考え方を適用し、予め定める
第１の電圧から第１電圧よりも高い第２の電圧まで段階
的に上昇するか、第２電圧から第１電圧まで段階的に下
降する第１の基準電圧と、第２電圧から第２電圧よりも
高い第３の電圧まで段階的に上昇するか、第３電圧から
第２電圧まで段階的に下降する第２の基準電圧と、第３
電圧から第３電圧よりも高い第４の電圧まで段階的に上
昇するか、第４電圧から第３電圧まで段階的に下降する
第３の基準電圧と、第４電圧から第４電圧よりも高い第
５の電圧まで段階的に上昇するか、第５電圧から第４電
圧まで段階的に下降する第４の基準電圧とを、階調表示
用駆動電圧として作成し、階調表示データに対応する時
間が経過する時点予め定める周期毎に第１および第３電
圧となるような基準となる定電圧を発生するように構成
する。
電圧源回路４１についての考え方を適用し、予め定める
第１の電圧から第１電圧よりも高い第２の電圧まで段階
的に上昇するか、第２電圧から第１電圧まで段階的に下
降する第１の基準電圧と、第２電圧から第２電圧よりも
高い第３の電圧まで段階的に上昇するか、第３電圧から
第２電圧まで段階的に下降する第２の基準電圧と、第３
電圧から第３電圧よりも高い第４の電圧まで段階的に上
昇するか、第４電圧から第３電圧まで段階的に下降する
第３の基準電圧と、第４電圧から第４電圧よりも高い第
５の電圧まで段階的に上昇するか、第５電圧から第４電
圧まで段階的に下降する第４の基準電圧とを、階調表示
用駆動電圧として作成し、階調表示データに対応する時
間が経過する時点予め定める周期毎に第１および第３電
圧となるような基準となる定電圧を発生するように構成
する。
【０１３７】図２１は、本実施形態のソースドライバ２
３７のさらに具体的な電気的回路構成を示す。図９の構
成に対応する部分には同一の参照符を付し、重複した説
明を省略する。すなわち、複数のＰチャネルトランジス
タ素子ＰｃｈＴｒの一方には第４の基準電圧および第３
の基準電圧が接続される。複数のＮチャネルトランジス
タ素子ＮｃｈＴｒの一方には第２の基準電圧および第１
の基準電圧が接続される。
３７のさらに具体的な電気的回路構成を示す。図９の構
成に対応する部分には同一の参照符を付し、重複した説
明を省略する。すなわち、複数のＰチャネルトランジス
タ素子ＰｃｈＴｒの一方には第４の基準電圧および第３
の基準電圧が接続される。複数のＮチャネルトランジス
タ素子ＮｃｈＴｒの一方には第２の基準電圧および第１
の基準電圧が接続される。
【０１３８】図２０に示すシフトレジスタＳＲは、スタ
ートパルス信号ＳＰを元に、サンプリング用のクロック
信号ＣＫに従ってデータメモリＤＭのうちのいずれか１
つがデータを取込むようなメモリ制御信号を発生する。
データメモリＤＭは、メモリ制御信号に従って、外部か
ら入力される４ビットの階調表示データＤ０〜Ｄ３を順
次的に取込んでいく。セレクタＳＥは、階調表示データ
Ｄ０〜Ｄ３に対応するレベルに応じて、減算カウンタＣ
ＮＴのカウントモードの切換を行う。切換は入力データ
Ｄ３に従って行われる。入力データＤ３の論理がハイレ
ベルの「１」、すなわちＤ３＝Ｈでは順方向のカウント
モード、入力データＤ３の論理がローレベルの「０」、
すなわちＤ３＝Ｌでは逆方向のカウントモードでそれぞ
れ動作する。
ートパルス信号ＳＰを元に、サンプリング用のクロック
信号ＣＫに従ってデータメモリＤＭのうちのいずれか１
つがデータを取込むようなメモリ制御信号を発生する。
データメモリＤＭは、メモリ制御信号に従って、外部か
ら入力される４ビットの階調表示データＤ０〜Ｄ３を順
次的に取込んでいく。セレクタＳＥは、階調表示データ
Ｄ０〜Ｄ３に対応するレベルに応じて、減算カウンタＣ
ＮＴのカウントモードの切換を行う。切換は入力データ
Ｄ３に従って行われる。入力データＤ３の論理がハイレ
ベルの「１」、すなわちＤ３＝Ｈでは順方向のカウント
モード、入力データＤ３の論理がローレベルの「０」、
すなわちＤ３＝Ｌでは逆方向のカウントモードでそれぞ
れ動作する。
【０１３９】図２２は、階調表示データＤ０〜Ｄ３と、
反転期間および非反転期間におけるセレクタＳＥの出力
である階調表示データＤＳ０ａ，ＤＳ１ａ；ＤＳ０ｂ，
ＤＳ０ｂとの関係を示す。なお、反転期間および非反転
期間で入力データＤ０〜Ｄ３は同一である。ｄ３Ｌで示
す入力データＤ３が論理「０」のときに、反転期間の階
調表示データＤＳ１ａ，ＤＳ０ａおよび非反転期間の階
調表示データＤＳ１ｂ，ＤＳ０ｂは、斜線を施して示す
入力データＤ１，Ｄ０を論理的に反転する必要がある。
ｄ３Ｈで示す入力データＤ３が論理「１」のときには、
斜線を施して示す入力データＤ１，Ｄ０を論理的にその
まま階調表示データＤＳ１ａ，ＤＳ０；ＤＳ１ｂ，ＤＳ
０ｂとして出力する必要がある。
反転期間および非反転期間におけるセレクタＳＥの出力
である階調表示データＤＳ０ａ，ＤＳ１ａ；ＤＳ０ｂ，
ＤＳ０ｂとの関係を示す。なお、反転期間および非反転
期間で入力データＤ０〜Ｄ３は同一である。ｄ３Ｌで示
す入力データＤ３が論理「０」のときに、反転期間の階
調表示データＤＳ１ａ，ＤＳ０ａおよび非反転期間の階
調表示データＤＳ１ｂ，ＤＳ０ｂは、斜線を施して示す
入力データＤ１，Ｄ０を論理的に反転する必要がある。
ｄ３Ｈで示す入力データＤ３が論理「１」のときには、
斜線を施して示す入力データＤ１，Ｄ０を論理的にその
まま階調表示データＤＳ１ａ，ＤＳ０；ＤＳ１ｂ，ＤＳ
０ｂとして出力する必要がある。
【０１４０】図２３は、本実施形態のセレクタＳＥとし
て、図２２に示す論理的な関係を満たす具体的な電気的
構成を示す。セレクタ回路２１１，２１２は図８のセレ
クタ回路１１１，１１２と部分的に同一の構成であるの
で、対応する部分には同一の参照符を付して重複する説
明を省略する。クロックドインバータ回路１４０，１４
１のクロック信号として反転された入力データＤ３＊お
よび入力データＤ３がそれぞれ与えられる。
て、図２２に示す論理的な関係を満たす具体的な電気的
構成を示す。セレクタ回路２１１，２１２は図８のセレ
クタ回路１１１，１１２と部分的に同一の構成であるの
で、対応する部分には同一の参照符を付して重複する説
明を省略する。クロックドインバータ回路１４０，１４
１のクロック信号として反転された入力データＤ３＊お
よび入力データＤ３がそれぞれ与えられる。
【０１４１】図２１に示すように、セレクタ回路２１
１，２１２の出力ＤＳ０，ＤＳ１は、図９と同様な減算
カウンタＣＮＴのＮＡＮＤ回路ＮＡ０，ＮＡ１の一方の
入力端子に入力される。また、インバータ回路Ｎ０，Ｎ
１に入力される階調表示データＤＳ０，ＤＳ１は、ＮＡ
ＮＤ回路ＮＢ０，ＮＢ１の一方の入力端子に入力され
る。ＮＡＮＤ回路ＮＡ０，ＮＢ０；ＮＡ１，ＮＢ１は、
他方の入力端子にライン４５を介してホールド信号ＬＳ
が入力され、出力はＲＳ（リセット、セット）付きＤ形
フリップフロップＦ０，Ｆ１のセット入力端子Ｓ＊およ
びリセット入力端子Ｒ＊にそれぞれ入力される。このよ
うな構成によって、ホールド信号ＬＳが論理「１」にな
ると、減算カウンタＣＮＴのフリップフロップＦ０，Ｆ
１に、セレクタＳＥを介してデータメモリＤＭからの階
調表示データがロードされる。
１，２１２の出力ＤＳ０，ＤＳ１は、図９と同様な減算
カウンタＣＮＴのＮＡＮＤ回路ＮＡ０，ＮＡ１の一方の
入力端子に入力される。また、インバータ回路Ｎ０，Ｎ
１に入力される階調表示データＤＳ０，ＤＳ１は、ＮＡ
ＮＤ回路ＮＢ０，ＮＢ１の一方の入力端子に入力され
る。ＮＡＮＤ回路ＮＡ０，ＮＢ０；ＮＡ１，ＮＢ１は、
他方の入力端子にライン４５を介してホールド信号ＬＳ
が入力され、出力はＲＳ（リセット、セット）付きＤ形
フリップフロップＦ０，Ｆ１のセット入力端子Ｓ＊およ
びリセット入力端子Ｒ＊にそれぞれ入力される。このよ
うな構成によって、ホールド信号ＬＳが論理「１」にな
ると、減算カウンタＣＮＴのフリップフロップＦ０，Ｆ
１に、セレクタＳＥを介してデータメモリＤＭからの階
調表示データがロードされる。
【０１４２】減算カウンタＣＮＴにロードされた階調表
示データは、階調クロック信号ＣＬＫに応じて減算され
ていく。検出デコーダＤＥ内のＮＯＲ回路ＮＯＲ１は、
減算カウンタＣＮＴのフリップフロップＦ０，Ｆ１の出
力が１ビットでも論理「１」のＨｉｇｈレベルを保持し
ている間は、論理「０」のＬｏｗレベルを出力する。減
算カウンタＣＮＴのフリップフロップＦ０，Ｆ１の出力
が全てＬｏｗレベルになると、検出デコーダＤＥ内のＮ
ＯＲ回路ＮＯＲ１の出力は反転し、Ｈｉｇｈレベルにな
る。
示データは、階調クロック信号ＣＬＫに応じて減算され
ていく。検出デコーダＤＥ内のＮＯＲ回路ＮＯＲ１は、
減算カウンタＣＮＴのフリップフロップＦ０，Ｆ１の出
力が１ビットでも論理「１」のＨｉｇｈレベルを保持し
ている間は、論理「０」のＬｏｗレベルを出力する。減
算カウンタＣＮＴのフリップフロップＦ０，Ｆ１の出力
が全てＬｏｗレベルになると、検出デコーダＤＥ内のＮ
ＯＲ回路ＮＯＲ１の出力は反転し、Ｈｉｇｈレベルにな
る。
【０１４３】出力トランジスタ部では、Ｐチャネルトラ
ンジスタＰｃｈＴｒＡ，ＰｃｈＴｒＢのソース側に第４
および第３の基準電圧がそれぞれ供給され、Ｎチャネル
トランジスタＮｃｈＴｒＣ，ＮｃｈＴｒＤのソース側に
第２および第１の基準電圧がそれぞれ供給され、各トラ
ンジスタＰｃｈＴｒＡ，ＰｃｈＴｒＢ，ＮｃｈＴｒＣ，
ＮｃｈＴｒＤのドレインは、ソースラインＯｉに共通接
続される。
ンジスタＰｃｈＴｒＡ，ＰｃｈＴｒＢのソース側に第４
および第３の基準電圧がそれぞれ供給され、Ｎチャネル
トランジスタＮｃｈＴｒＣ，ＮｃｈＴｒＤのソース側に
第２および第１の基準電圧がそれぞれ供給され、各トラ
ンジスタＰｃｈＴｒＡ，ＰｃｈＴｒＢ，ＮｃｈＴｒＣ，
ＮｃｈＴｒＤのドレインは、ソースラインＯｉに共通接
続される。
【０１４４】図２４は、入力データとしての階調表示デ
ータＤ０〜Ｄ３と、反転期間および非反転期間における
出力トランジスタ部の各トランジスタＰｃｈＴｒＡ，Ｐ
ｃｈＴｒＢ，ＮｃｈＴｒＣ，ＮｃｈＴｒＤの出力との関
係を示す。図２４（１）は交流化信号ＦＲが論理「１」
のＨｉｇｈレベルのとき、図２４（２）は交流化信号Ｆ
Ｒが論理「０」のＬｏｗレベルのときをそれぞれ示す。
入力データの最上位ビットＤ３に従って、Ｐチャネルト
ランジスタＰｃｈＴｒＡ，ＰｃｈＴｒＢまたはＮチャネ
ルトランジスタＮｃｈＴｒＣ，ＮｃｈＴｒＤのうちのい
ずれか一方のグループを、斜線を施して示すように、選
択する。また、最上位ビットＤ３よりも１ビット下位の
階調表示データＤ２に従って、Ｐチャネルトランジスタ
ＰｃｈＴｒＡ，ＰｃｈＴｒＢまたはＮチャネルトランジ
スタＮｃｈＴｒＣ，ＮｃｈＴｒＤの選択されている各グ
ループ内で、斜線を除去して示すように、何れか一方の
トランジスタ素子の選択を行う。
ータＤ０〜Ｄ３と、反転期間および非反転期間における
出力トランジスタ部の各トランジスタＰｃｈＴｒＡ，Ｐ
ｃｈＴｒＢ，ＮｃｈＴｒＣ，ＮｃｈＴｒＤの出力との関
係を示す。図２４（１）は交流化信号ＦＲが論理「１」
のＨｉｇｈレベルのとき、図２４（２）は交流化信号Ｆ
Ｒが論理「０」のＬｏｗレベルのときをそれぞれ示す。
入力データの最上位ビットＤ３に従って、Ｐチャネルト
ランジスタＰｃｈＴｒＡ，ＰｃｈＴｒＢまたはＮチャネ
ルトランジスタＮｃｈＴｒＣ，ＮｃｈＴｒＤのうちのい
ずれか一方のグループを、斜線を施して示すように、選
択する。また、最上位ビットＤ３よりも１ビット下位の
階調表示データＤ２に従って、Ｐチャネルトランジスタ
ＰｃｈＴｒＡ，ＰｃｈＴｒＢまたはＮチャネルトランジ
スタＮｃｈＴｒＣ，ＮｃｈＴｒＤの選択されている各グ
ループ内で、斜線を除去して示すように、何れか一方の
トランジスタ素子の選択を行う。
【０１４５】図２４には、１６階調表示の一例を示す。
図２４（１）からは、非反転期間に、最上位ビットであ
る階調表示データＤ３がＬｏｗレベル、最上位ビットＤ
３よりも１ビット下位の階調表示データＤ２がＬｏｗレ
ベルである場合ｎ００に、検出デコーダＤＥによって第
１の基準電圧が選択され、ＮチャネルトランジスタＮｃ
ｈＴｒＤから表示階調数４，３，２，１に対応する駆動
電圧が出力されることが判る。階調表示データＤ３，Ｄ
２がそれぞれＬｏｗレベルおよびＨｉｇｈレベルである
場合ｎ０１には、第２の基準電圧が選択され、Ｎチャネ
ルトランジスタＮｃｈＴｒＣから表示階調数８，７，
６，５に対応する駆動電圧が出力される。階調表示デー
タＤ３，Ｄ２がそれぞれＨｉｇｈレベルおよびＬｏｗレ
ベルである場合ｎ１０には、第３の基準電圧が選択さ
れ、ＰチャネルトランジスタＰｃｈＴｒＢから表示階調
数１２，１１，１０，９に対応する駆動電圧が出力され
る。階調表示データＤ３，Ｄ２が共にＨｉｇｈレベルで
ある場合ｎ１１には、第４の基準電圧が選択され、Ｐチ
ャネルトランジスタＰｃｈＴｒＡから表示階調数１６，
１５，１４，１３に対応する駆動電圧が出力される。
図２４（１）からは、非反転期間に、最上位ビットであ
る階調表示データＤ３がＬｏｗレベル、最上位ビットＤ
３よりも１ビット下位の階調表示データＤ２がＬｏｗレ
ベルである場合ｎ００に、検出デコーダＤＥによって第
１の基準電圧が選択され、ＮチャネルトランジスタＮｃ
ｈＴｒＤから表示階調数４，３，２，１に対応する駆動
電圧が出力されることが判る。階調表示データＤ３，Ｄ
２がそれぞれＬｏｗレベルおよびＨｉｇｈレベルである
場合ｎ０１には、第２の基準電圧が選択され、Ｎチャネ
ルトランジスタＮｃｈＴｒＣから表示階調数８，７，
６，５に対応する駆動電圧が出力される。階調表示デー
タＤ３，Ｄ２がそれぞれＨｉｇｈレベルおよびＬｏｗレ
ベルである場合ｎ１０には、第３の基準電圧が選択さ
れ、ＰチャネルトランジスタＰｃｈＴｒＢから表示階調
数１２，１１，１０，９に対応する駆動電圧が出力され
る。階調表示データＤ３，Ｄ２が共にＨｉｇｈレベルで
ある場合ｎ１１には、第４の基準電圧が選択され、Ｐチ
ャネルトランジスタＰｃｈＴｒＡから表示階調数１６，
１５，１４，１３に対応する駆動電圧が出力される。
【０１４６】図２４（２）からは、反転期間に、最上位
ビットである階調表示データＤ３、および最上位ビット
Ｄ３よりも１ビット下位の階調表示データＤ２が共にＬ
ｏｗレベルである場合ｒ００に、検出デコーダＤＥによ
って第４の基準電圧が選択され、Ｐチャネルトランジス
タＰｃｈＴｒＡから表示階調数４，３，２，１に対応す
る駆動電圧が出力されることが判る。階調表示データＤ
３，Ｄ２がそれぞれＬｏｗレベルおよびＨｉｇｈレベル
である場合ｒ０１には、第３の基準電圧が選択され、Ｐ
チャネルトランジスタＰｃｈＴｒＢから表示階調数８，
７，６，５に対応する駆動電圧が出力される。階調表示
データＤ３，Ｄ２がそれぞれＨｉｇｈレベルおよびＬｏ
ｗレベルである場合ｒ１０には、第２の基準電圧が選択
され、ＮチャネルトランジスタＮｃｈＴｒＣから表示階
調数１２，１１，１０，９に対応する駆動電圧が出力さ
れる。階調表示データＤ３，Ｄ２が共にＨｉｇｈレベル
である場合ｒ１１には、第１の基準電圧が選択され、Ｎ
チャネルトランジスタＮｃｈＴｒＤから表示階調数１
６，１５，１４，１３に対応する駆動電圧が出力され
る。
ビットである階調表示データＤ３、および最上位ビット
Ｄ３よりも１ビット下位の階調表示データＤ２が共にＬ
ｏｗレベルである場合ｒ００に、検出デコーダＤＥによ
って第４の基準電圧が選択され、Ｐチャネルトランジス
タＰｃｈＴｒＡから表示階調数４，３，２，１に対応す
る駆動電圧が出力されることが判る。階調表示データＤ
３，Ｄ２がそれぞれＬｏｗレベルおよびＨｉｇｈレベル
である場合ｒ０１には、第３の基準電圧が選択され、Ｐ
チャネルトランジスタＰｃｈＴｒＢから表示階調数８，
７，６，５に対応する駆動電圧が出力される。階調表示
データＤ３，Ｄ２がそれぞれＨｉｇｈレベルおよびＬｏ
ｗレベルである場合ｒ１０には、第２の基準電圧が選択
され、ＮチャネルトランジスタＮｃｈＴｒＣから表示階
調数１２，１１，１０，９に対応する駆動電圧が出力さ
れる。階調表示データＤ３，Ｄ２が共にＨｉｇｈレベル
である場合ｒ１１には、第１の基準電圧が選択され、Ｎ
チャネルトランジスタＮｃｈＴｒＤから表示階調数１
６，１５，１４，１３に対応する駆動電圧が出力され
る。
【０１４７】したがって、Ｐチャネルトランジスタ素子
またはＮチャネルトランジスタ素子のドレイン側から出
力される駆動電圧は、選択された基準電圧に追随して変
化し、ＴＦＴによるアクティブマトリクス形液晶表示装
置の液晶素子の有する絵素容量を充電または放電する。
減算カウンタＣＮＴの内容であるフリップフロップＦ
０，Ｆ１の出力が全て論理「０」になると、Ｐチャネル
トランジスタ素子またはＮチャネルトランジスタ素子が
オフとなって、ハイインピーダンスの遮断状態となり、
遮断直前の駆動電圧が液晶素子の絵素容量に蓄積され
る。
またはＮチャネルトランジスタ素子のドレイン側から出
力される駆動電圧は、選択された基準電圧に追随して変
化し、ＴＦＴによるアクティブマトリクス形液晶表示装
置の液晶素子の有する絵素容量を充電または放電する。
減算カウンタＣＮＴの内容であるフリップフロップＦ
０，Ｆ１の出力が全て論理「０」になると、Ｐチャネル
トランジスタ素子またはＮチャネルトランジスタ素子が
オフとなって、ハイインピーダンスの遮断状態となり、
遮断直前の駆動電圧が液晶素子の絵素容量に蓄積され
る。
【０１４８】１Ｈ反転駆動方式では、１水平走査期間で
ある１Ｈ毎に、反転／非反転を交互に繰返すことによっ
て、交流化表示の動作が行われる。図２５は、ホールド
信号ＬＳの１周期毎にステップ状に変化する駆動電圧の
極性を反転させる１Ｈ反転駆動方式で、階調数２の表示
を行う場合のタイミングの一例を示す。図２６は、１Ｈ
反転駆動方式で、階調数６の表示を行う場合のタイミン
グの一例を示す。表示階調数に対応する階調クロック信
号ＣＬＫを計数したあとの階調クロック信号ＣＬＫの立
上がりの時点以降で駆動電圧の保持が行われる。
ある１Ｈ毎に、反転／非反転を交互に繰返すことによっ
て、交流化表示の動作が行われる。図２５は、ホールド
信号ＬＳの１周期毎にステップ状に変化する駆動電圧の
極性を反転させる１Ｈ反転駆動方式で、階調数２の表示
を行う場合のタイミングの一例を示す。図２６は、１Ｈ
反転駆動方式で、階調数６の表示を行う場合のタイミン
グの一例を示す。表示階調数に対応する階調クロック信
号ＣＬＫを計数したあとの階調クロック信号ＣＬＫの立
上がりの時点以降で駆動電圧の保持が行われる。
【０１４９】本実施形態によれば、前回の表示データに
影響されることなく、単位時間当りより多くの安定した
サンプリングレートを稼ぐことが可能となる。これによ
って、階調表示レベルに対応する駆動電圧の期待値と、
実際に液晶素子に書込まれる駆動電圧とのレベル差を小
さくして、表示時品位を高めることが可能となる。ま
た、ディスチャージ回路を用いないので、ディスチャー
ジパルス信号ｄｉｓに従って過度的に起こるスイッチン
グノイズの発生を最小限に抑えることが可能になり、低
消費電力化ならびに高表示品質化を図ることができる。
影響されることなく、単位時間当りより多くの安定した
サンプリングレートを稼ぐことが可能となる。これによ
って、階調表示レベルに対応する駆動電圧の期待値と、
実際に液晶素子に書込まれる駆動電圧とのレベル差を小
さくして、表示時品位を高めることが可能となる。ま
た、ディスチャージ回路を用いないので、ディスチャー
ジパルス信号ｄｉｓに従って過度的に起こるスイッチン
グノイズの発生を最小限に抑えることが可能になり、低
消費電力化ならびに高表示品質化を図ることができる。
【０１５０】以上で説明した各実施形態では、基準電圧
は階調クロック信号ＣＬＫに同期して一定のステップず
つ段階的に変化しているけれども、絵素電極の駆動電圧
と実際の表示階調との間に非直線的な関係があれば、図
５に示す電圧作成回路６２の抵抗の分圧比などを変える
ことによって、より適合した変化となるようにすること
もできる。また基準電圧は、段階的な変化ばかりではな
く、連続的なノコギリ波などの波形となるように変化さ
せることもできる。
は階調クロック信号ＣＬＫに同期して一定のステップず
つ段階的に変化しているけれども、絵素電極の駆動電圧
と実際の表示階調との間に非直線的な関係があれば、図
５に示す電圧作成回路６２の抵抗の分圧比などを変える
ことによって、より適合した変化となるようにすること
もできる。また基準電圧は、段階的な変化ばかりではな
く、連続的なノコギリ波などの波形となるように変化さ
せることもできる。
【０１５１】
【発明の効果】以上のように本発明によれば、階調表示
に必要な駆動電圧を、複数の電圧区間に分割する。各区
間内で変化する基準電圧を階調表示データに従って選択
し、選択した基準電圧が階調表示データに対応する電圧
になる時点で絵素電極を駆動するので、多階調化を図り
ながら必要な信号ラインの本数を減らし、接続端子数お
よびアナログスイッチ数を低減することができる。これ
によって、ソースドライバなどの半導体チップの小形
化、低消費電流化、低コスト化、高密度実装化などを可
能にすることができる。また、行列状に配置される絵素
電極に対向する共通電極は単一とすることができるの
で、現在、広く用いられている表示パネルをそのまま利
用することができる。さらに、オペアンプなどの複雑な
回路構成を用いない簡単な回路構成で、半導体素子の特
性のばらつきによる表示品位の低下を防ぐこともでき
る。
に必要な駆動電圧を、複数の電圧区間に分割する。各区
間内で変化する基準電圧を階調表示データに従って選択
し、選択した基準電圧が階調表示データに対応する電圧
になる時点で絵素電極を駆動するので、多階調化を図り
ながら必要な信号ラインの本数を減らし、接続端子数お
よびアナログスイッチ数を低減することができる。これ
によって、ソースドライバなどの半導体チップの小形
化、低消費電流化、低コスト化、高密度実装化などを可
能にすることができる。また、行列状に配置される絵素
電極に対向する共通電極は単一とすることができるの
で、現在、広く用いられている表示パネルをそのまま利
用することができる。さらに、オペアンプなどの複雑な
回路構成を用いない簡単な回路構成で、半導体素子の特
性のばらつきによる表示品位の低下を防ぐこともでき
る。
【０１５２】また本発明によれば、階調表示データに対
応する電圧は、第１および第２電圧のうちのいずれか一
方の電圧に含まれる電圧であればよく、１水平走査期間
における第１および第２電圧の変化する電圧の差を小さ
くすることができ、所望の電圧を容易に表示パネルの第
１ラインに与えて、階調表示を行うことができる。
応する電圧は、第１および第２電圧のうちのいずれか一
方の電圧に含まれる電圧であればよく、１水平走査期間
における第１および第２電圧の変化する電圧の差を小さ
くすることができ、所望の電圧を容易に表示パネルの第
１ラインに与えて、階調表示を行うことができる。
【０１５３】また本発明によれば、第１または第２基準
電圧が上昇する電圧であるときには、その基準電圧が与
えられる第１または第２電圧印加用スイッチング素子は
Ｐチャネルトランジスタであり、下降する電圧であると
きにはＮチャネルトランジスタであるので、第１および
第２電圧印加用スイッチング素子をいずれか一方導電型
のトランジスタで構成することができ、表示パネルを駆
動する回路を形成する半導体チップの面積を縮小するこ
とができる。
電圧が上昇する電圧であるときには、その基準電圧が与
えられる第１または第２電圧印加用スイッチング素子は
Ｐチャネルトランジスタであり、下降する電圧であると
きにはＮチャネルトランジスタであるので、第１および
第２電圧印加用スイッチング素子をいずれか一方導電型
のトランジスタで構成することができ、表示パネルを駆
動する回路を形成する半導体チップの面積を縮小するこ
とができる。
【０１５４】また本発明によれば、階調表示データに対
応する駆動電圧は、４つの電圧区間に分割された第１〜
第４基準電圧のうちのいずれか１つの基準電圧の変化範
囲に含まれる電圧であればよく、１水平走査期間におけ
る第１〜第４基準電圧の変化範囲を小さくすることがで
き、所望の駆動電圧を時間的に精度良く選択し、容易に
表示パネルの第１ラインに与えて、多階調の表示を行う
ことができる。
応する駆動電圧は、４つの電圧区間に分割された第１〜
第４基準電圧のうちのいずれか１つの基準電圧の変化範
囲に含まれる電圧であればよく、１水平走査期間におけ
る第１〜第４基準電圧の変化範囲を小さくすることがで
き、所望の駆動電圧を時間的に精度良く選択し、容易に
表示パネルの第１ラインに与えて、多階調の表示を行う
ことができる。
【０１５５】さらに本発明によれば、第１〜第４基準電
圧が上昇する電圧であるときには、その基準電圧が与え
られる第１〜第４電圧印加用スイッチング素子はＰチャ
ネルトランジスタであり、下降する電圧であるときには
Ｎチャネルトランジスタであるので、第１〜第４電圧印
加用スイッチング素子をいずれか一方導電型のトランジ
スタで構成することができ、表示パネルを駆動する回路
を形成する半導体チップの面積を縮小することができ
る。
圧が上昇する電圧であるときには、その基準電圧が与え
られる第１〜第４電圧印加用スイッチング素子はＰチャ
ネルトランジスタであり、下降する電圧であるときには
Ｎチャネルトランジスタであるので、第１〜第４電圧印
加用スイッチング素子をいずれか一方導電型のトランジ
スタで構成することができ、表示パネルを駆動する回路
を形成する半導体チップの面積を縮小することができ
る。
【０１５６】また本発明によれば、電圧印加用スイッチ
ング素子はアナログスイッチであるので、基準電圧が上
昇および下降のいずれの方向に変化する電圧であって
も、電圧源から供給される基準電圧の変化範囲内で所望
の駆動電圧を容易に表示パネルの第１ラインに与えて、
階調表示を行うことができる。
ング素子はアナログスイッチであるので、基準電圧が上
昇および下降のいずれの方向に変化する電圧であって
も、電圧源から供給される基準電圧の変化範囲内で所望
の駆動電圧を容易に表示パネルの第１ラインに与えて、
階調表示を行うことができる。
【０１５７】さらに本発明によれば、電圧印加用スイッ
チング素子と、前記絵素電極との間に、各走査期間の終
了時に導通されて、前記絵素電極に予め定める電圧を供
給するアナログスイッチが設けられるので、前回の走査
期間で絵素電極に印加されていた電圧が予め定める電圧
まで変化される。これによって、走査期間毎に絵素電極
に印加されるべき電圧が大きく異なる場合であっても、
表示パネルに行われる表示品位の低下を防ぐことができ
る。
チング素子と、前記絵素電極との間に、各走査期間の終
了時に導通されて、前記絵素電極に予め定める電圧を供
給するアナログスイッチが設けられるので、前回の走査
期間で絵素電極に印加されていた電圧が予め定める電圧
まで変化される。これによって、走査期間毎に絵素電極
に印加されるべき電圧が大きく異なる場合であっても、
表示パネルに行われる表示品位の低下を防ぐことができ
る。
【０１５８】さらに本発明によれば、アクティブマトリ
クス形の表示パネルでの多階調表示を、必要な電圧範囲
を２分割して発生する第１および第２基準電圧から時間
的に駆動電圧を選択して行うので、信号ラインの本数や
スイッチング素子の数を減らし、しかも選択のタイミン
グを決定する際の余裕を大きくとることができる。
クス形の表示パネルでの多階調表示を、必要な電圧範囲
を２分割して発生する第１および第２基準電圧から時間
的に駆動電圧を選択して行うので、信号ラインの本数や
スイッチング素子の数を減らし、しかも選択のタイミン
グを決定する際の余裕を大きくとることができる。
【０１５９】さらに本発明によれば、アクティブマトリ
クス形の表示パネルのｍ階調の表示を、必要な電圧範囲
をｎ分割して交流化駆動で行うことができる。分割数ｎ
を大きくすれば、階調数ｍが大きくなっても、相対的に
信号ラインの本数やスイッチング素子の数を減らし、し
かも選択のタイミングを決定する際の余裕を大きくとる
ことができる。
クス形の表示パネルのｍ階調の表示を、必要な電圧範囲
をｎ分割して交流化駆動で行うことができる。分割数ｎ
を大きくすれば、階調数ｍが大きくなっても、相対的に
信号ラインの本数やスイッチング素子の数を減らし、し
かも選択のタイミングを決定する際の余裕を大きくとる
ことができる。
【０１６０】また本発明によれば、基準電圧はｎ分割さ
れた電圧区間内で１次関数的に変化するので、タイミン
グの調整で所望の電圧を選択することができる。
れた電圧区間内で１次関数的に変化するので、タイミン
グの調整で所望の電圧を選択することができる。
【０１６１】また本発明によれば、基準電圧はｎ分割さ
れた各電圧区間ないで、ｍ／ｎ段階に変化するので、階
調数ｍが大きくなっても、各基準電圧の変化ステップ数
を小さくして、選択を容易に行うことができる。
れた各電圧区間ないで、ｍ／ｎ段階に変化するので、階
調数ｍが大きくなっても、各基準電圧の変化ステップ数
を小さくして、選択を容易に行うことができる。
【図１】本発明の実施の第１の形態を説明するための液
晶表示装置１００の構成を示すブロック図である。
晶表示装置１００の構成を示すブロック図である。
【図２】ソースドライバ３７の具体的な構成を示すブロ
ック図である。
ック図である。
【図３】１水平走査期間ＷＨにおけるソースドライバ３
７の動作を説明するための波形図である。
７の動作を説明するための波形図である。
【図４】表示制御回路３９の動作を説明するための波形
図である。
図である。
【図５】基準電圧源回路４１の構成を示す回路図であ
る。
る。
【図６】基準電圧源回路４１から出力される電圧につい
て説明するための波形図である。
て説明するための波形図である。
【図７】ソースドライバ３７の各ソースラインＯｉ毎の
具体的な構成を示すブロック図である。
具体的な構成を示すブロック図である。
【図８】セレクタＳＥｉの回路図である。
【図９】減算カウンタＣＮＴｉと検出デコーダＤＥｉと
の具体的な構成を示す回路図である。
の具体的な構成を示す回路図である。
【図１０】ソースドライバ３７の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図１１】本発明の原理を説明するために液晶表示パネ
ル３６を簡略化して示した等価回路図である。
ル３６を簡略化して示した等価回路図である。
【図１２】第１の実施の形態の他の構成例である表示装
置１００ａにおけるソースドライバ３７ａの動作を説明
するためのタイミングチャートである。
置１００ａにおけるソースドライバ３７ａの動作を説明
するためのタイミングチャートである。
【図１３】第１の実施の形態のさらに他の構成例である
表示装置１００ｂにおける基準電圧源回路４１ｂから出
力される電圧を説明するための図である。
表示装置１００ｂにおける基準電圧源回路４１ｂから出
力される電圧を説明するための図である。
【図１４】表示装置１００ｂにおけるソースドライバ３
７ｂの動作を説明するためのタイミングチャートであ
る。
７ｂの動作を説明するためのタイミングチャートであ
る。
【図１５】本発明の実施の第２の形態である表示装置１
００ｃにおけるソースドライバ１３７の構成を説明する
ためのブロック図である。
００ｃにおけるソースドライバ１３７の構成を説明する
ためのブロック図である。
【図１６】ソースドライバ１３７の一部を抜き出して示
す回路図である。
す回路図である。
【図１７】ソースドライバ１３７の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図１８】第２の実施の形態の他の構成例である表示装
置１００ｄにおけるソースドライバ１３７ａの動作を説
明するためのタイミングチャートである。
置１００ｄにおけるソースドライバ１３７ａの動作を説
明するためのタイミングチャートである。
【図１９】第２の実施の形態のさらに他の構成例である
表示装置１００ｅにおけるソースドライバ１３７ｂの動
作を説明するためのタイミングチャートである。
表示装置１００ｅにおけるソースドライバ１３７ｂの動
作を説明するためのタイミングチャートである。
【図２０】本発明の実施の第３の形態であるソースドラ
イバ２３７の構成を説明するためのブロック図である。
イバ２３７の構成を説明するためのブロック図である。
【図２１】ソースドライバ２３７の一部の構成を具体的
に示すブロック図である。
に示すブロック図である。
【図２２】ソースドライバ２３７内のセレクタの論理的
動作を示す図表である。
動作を示す図表である。
【図２３】ソースドライバ２３７内のセレクタの具体的
な論理的構成の一例を示すブロック図である。
な論理的構成の一例を示すブロック図である。
【図２４】ソースドライバ２３７内の出力部の論理的動
作を示す図表である。
作を示す図表である。
【図２５】ソースドライバ２３７の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図２６】ソースドライバ２３７の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図２７】第１の先行技術である表示装置１０の構成を
示すブロック図である。
示すブロック図である。
【図２８】表示装置１０におけるソースドライバ１２の
一部の構成を具体的に示すブロック図である。
一部の構成を具体的に示すブロック図である。
【図２９】第２の先行技術の構成を示す図である。
【図３０】第３の先行技術の構成を示す図である。
【図３１】第４の先行技術におけるＸドライバ１２０の
構成を示すブロック図である。
構成を示すブロック図である。
【図３２】Ｘドライバ１２０における各信号のタイミン
グチャートである。
グチャートである。
３６ アクティブマトリクス形液晶表示パネル
３７，３７ａ，３７ｂ，１３７，１３７ａ，１３７ｂ，
２３７ ソースドライバ ３８ ゲートドライバ ３９ 表示制御回路 ４１，４１ｂ 基準電圧源 ４２ａ，４２ｂ ライン １００，１００ａ〜１００ｅ 表示装置 １４０，１４１ クロックドインバータ回路 ＡＳＷ１ａ〜ＡＳＷＮａ，ＡＳＷ１ｂ〜ＡＳＷＮｂ ア
ナログスイッチ ＣＫ クロック信号 ＣＬＫ 階調クロック信号 ＣＭ 比較回路 ＣＮＴ１〜ＣＮＴＮ 減算カウンタ Ｄ０〜Ｄ２ 階調表示データ ＤＥ１〜ＤＥＮ 検出デコーダ ＤＭ１〜ＤＭＮ データメモリ Ｌ１〜ＬＭ ゲートライン ＬＳ ホールド信号 ＮｃｈＴｒＣ，ＮｃｈＴｒＤ Ｎチャネルトランジスタ Ｏ１〜ＯＮ ソースライン Ｐ（ｊ，ｉ） 絵素電極 ＰｃｈＴｒＡ，ＰｃｈＴｒＢ Ｐチャネルトランジスタ Ｓ１〜ＳＮ，Ｇ１〜ＧＭ 接続端子 ＳＥ１〜ＳＥＮ セレクタ ＳＲ シフトレジスタ Ｔ（ｊ，ｉ） 薄膜トランジスタ ＷＨ １水平走査期間
２３７ ソースドライバ ３８ ゲートドライバ ３９ 表示制御回路 ４１，４１ｂ 基準電圧源 ４２ａ，４２ｂ ライン １００，１００ａ〜１００ｅ 表示装置 １４０，１４１ クロックドインバータ回路 ＡＳＷ１ａ〜ＡＳＷＮａ，ＡＳＷ１ｂ〜ＡＳＷＮｂ ア
ナログスイッチ ＣＫ クロック信号 ＣＬＫ 階調クロック信号 ＣＭ 比較回路 ＣＮＴ１〜ＣＮＴＮ 減算カウンタ Ｄ０〜Ｄ２ 階調表示データ ＤＥ１〜ＤＥＮ 検出デコーダ ＤＭ１〜ＤＭＮ データメモリ Ｌ１〜ＬＭ ゲートライン ＬＳ ホールド信号 ＮｃｈＴｒＣ，ＮｃｈＴｒＤ Ｎチャネルトランジスタ Ｏ１〜ＯＮ ソースライン Ｐ（ｊ，ｉ） 絵素電極 ＰｃｈＴｒＡ，ＰｃｈＴｒＢ Ｐチャネルトランジスタ Ｓ１〜ＳＮ，Ｇ１〜ＧＭ 接続端子 ＳＥ１〜ＳＥＮ セレクタ ＳＲ シフトレジスタ Ｔ（ｊ，ｉ） 薄膜トランジスタ ＷＨ １水平走査期間
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フロントページの続き
(56)参考文献 特開 平５−158446（ＪＰ，Ａ)
特開 平５−143022（ＪＰ，Ａ)
特開 平５−35200（ＪＰ，Ａ)
特開 平７−191302（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/36
G02F 1/133
Claims (11)
- 【請求項１】 絵素電極がそれぞれ複数の第１および第
２ラインの交差位置に行列状に配列され、絵素電極と対
向する共通電極との間に誘電体層が介在されるアクティ
ブマトリクス形表示パネルを、第１ラインに階調表示デ
ータに対応する駆動電圧を印加し、第２ラインを絵素制
御信号によって予め定める走査期間毎に選択しながら、
階調表示を行うように駆動する表示装置において、 前記走査期間毎に、階調数を予め定める複数で除算した
数以上の数の階調クロック信号を時間順次的に発生する
階調クロック信号発生手段と、 階調表示に必要な電圧範囲を該複数に分割した各電圧区
間内で、前記走査期間毎に、分割数に対応して設けられ
る複数の基準電圧を、階調クロック信号に同期しながら
それぞれ一定方向に変化するように発生する電圧源と、 前記各第１ライン毎に前記電圧源との間で前記分割数に
対応して設けられ、各基準電圧がそれぞれ与えられる電
圧印加用スイッチング素子と、 前記各第１ライン毎に設けられ、階調表示データに対応
して絵素電極を駆動すべき電圧が電圧区間に含まれる基
準電圧を選択する選択手段と、 前記各第１ライン毎に設けられ、前記各走査期間毎に、
前記階調クロック信号発生手段からの階調クロック信号
を計数し、計数値が階調表示データに対応する値に到達
する時点を基準として、該基準を交流駆動の状態に応じ
て変化させながら、前記選択手段によって選択される基
準電圧が与えられる電圧印加用スイッチング素子を、オ
ンからオフに制御するスイッチング制御手段とを含むこ
とを特徴とする表示装置。 - 【請求項２】 前記表示パネルでは、行列状に配列され
た第１および第２ラインの交差位置にそれぞれ配置され
た絵素電極に、第１ラインを介して与えられる駆動電圧
を、第２ラインを介して与えられる絵素制御信号によっ
て導通する絵素スイッチング素子を介して与え、絵素電
極に対向して設けられる共通電極に、基準となる定電圧
を印加し、前記絵素電極と共通電極とに電位差を設けて
階調表示が行われ、 前記予め定める走査期間毎に、各第２ラインに順次的に
絵素制御信号を与えて、絵素制御信号が与えられる第２
ラインに接続される絵素スイッチング素子を導通させる
ドライバ回路と、 前記水平走査期間中に、各第１ライン毎の階調表示デー
タを直列ビットで順次的に導出する階調表示データ発生
手段と、 階調表示データ発生手段からの階調表示データを並列ビ
ットで１水平走査期間ずつラッチして導出するデータラ
ッチ回路とをさらに含み、 前記階調クロック信号発生手段は、水平走査期間毎に、
その期間中に階調表示すべき階調数を予め定める分割数
で除算した数以上の数の階調クロック信号を時間順次的
に発生し、 前記電圧源は、 予め定める第１の電圧から第１電圧よりも高い第２の電
圧まで段階的に上昇するか、第２電圧から第１電圧まで
段階的に下降する第１の基準電圧、 前記第２電圧から第２電圧よりも高い第３の電圧まで段
階的に上昇するか、第３電圧から第２電圧まで段階的に
下降する第２の基準電圧、 および予め定める周期毎に第１および第３電圧となる前
記基準となる定電圧を発生し、 前記電圧印加用スイッチング素子は、電圧源と第１ライ
ンとの間に介在され、第１および第２基準電圧がそれぞ
れ与えられる第１および第２の電圧印加用スイッチング
素子を備え、 前記スイッチング制御手段は、 前記各水平走査期間毎に、階調表示データに対応した値
が設定され、階調クロック信号の受信のたびに減算する
減算カウンタを含み、 減算カウンタの計数値が予め定める値になるとき、第１
および第２電圧印加用スイッチング素子をオフ制御する
ことを特徴とする請求項１記載の表示装置。 - 【請求項３】 前記電圧印加用スイッチング素子は、供
給される基準電圧が上昇するように変化する電圧である
ときには、Ｐチャネルトランジスタ素子が用いられ、下
降するように変化する電圧であるときには、Ｎチャネル
トランジスタ素子が用いられることを特徴とする請求項
１または２記載の表示装置。 - 【請求項４】 前記表示パネルでは、行列状に配列され
た第１および第２ラインの交差位置にそれぞれ配置され
た絵素電極に、第１ラインを介して与えられる駆動電圧
を、第２ラインを介して与えられる絵素制御信号によっ
て導通する絵素スイッチング素子を介して与え、絵素電
極に対向して設けられる共通電極に、基準となる定電圧
を印加し、前記絵素電極と共通電極とに電位差を設けて
階調表示が行われ、 前記予め定める走査期間毎に、各第２ラインに順次的に
絵素制御信号を与えて、絵素制御信号が与えられる第２
ラインに接続される絵素スイッチング素子を導通させる
ドライバ回路と、 前記水平走査期間中に、各第１ライン毎の階調表示デー
タを直列ビットで順次的に導出する階調表示データ発生
手段と、 階調表示データ発生手段からの階調表示データを並列ビ
ットで１水平走査期間ずつラッチして導出するデータラ
ッチ回路とをさらに含み、 前記階調クロック信号発生手段は、水平走査期間毎に、
その期間中に階調表示すべき階調数を予め定める分割数
で除算した数以上の数の階調クロック信号を時間順次的
に発生し、 前記電圧源は、 予め定める第１の電圧から第１電圧よりも高い第２の電
圧まで段階的に上昇するか、第２電圧から第１電圧まで
段階的に下降する第１の基準電圧、 第２電圧から第２電圧よりも高い第３の電圧まで段階的
に上昇するか、第３電圧から第２電圧まで段階的に下降
する第２の基準電圧、 第３電圧から第３電圧よりも高い第４の電圧まで段階的
に上昇するか、第４電圧から第３電圧まで段階的に下降
する第３の基準電圧、 および第４電圧から第４電圧よりも高い第５の電圧まで
段階的に上昇するか、第５電圧から第４電圧まで段階的
に下降する第４の基準電圧を、階調表示用駆動電圧とし
て作成し、 予め定める周期毎に第１および第５電圧となる前記基準
となる定電圧を発生し、 前記電圧印加用スイッチング素子は、電圧源と第１ライ
ンとの間に介在され、第１、第２、第３および第４基準
電圧がそれぞれ与えられる第１、第２、第３および第４
の電圧印加用スイッチング素子を備え、 前記スイッチング制御手段は、前記水平走査期間毎に、
前記第１ラインに対して、前記階調表示データに対応す
る時間が経過する時点における前記第１の基準電圧から
第４の基準電圧までのいずれか１つを印加し、前記共通
電極には、水平走査期間毎に切換て電圧を印加し絵素電
極と共通電極との間の誘電体層で保持させるように制御
することを特徴とする請求項１記載の表示装置。 - 【請求項５】 前記第１〜第４電圧印加用スイッチング
素子は、供給される基準電圧が段階的に上昇する電圧で
あるときには、Ｐチャネルトランジスタ素子が用いら
れ、段階的に下降する電圧であるときには、Ｎチャネル
トランジスタ素子が用いられることを特徴とする請求項
４記載の表示装置。 - 【請求項６】 前記電圧印加用スイッチング素子は、ア
ナログスイッチであることを特徴とする請求項１、２ま
たは４のいずれかに記載の表示装置。 - 【請求項７】 前記電圧印加用スイッチング素子と、前
記絵素電極との間に、前記各走査期間の終了時に導通さ
れて、前記絵素電極に予め定める電圧を供給するアナロ
グスイッチが設けられることを特徴とする請求項１〜６
のいずれかに記載の表示装置。 - 【請求項８】 アクティブマトリクス形の絵素電極と共
通電極との間に誘電体層が介在され、電極間に階調表示
データに対応する電圧を印加して階調表示を行う表示パ
ネルの駆動方法において、 予め定める周期で、時間経過に伴って第１の電圧から第
１電圧よりも高い第２の電圧まで段階的に上昇するか、
第２電圧から第１電圧まで下降する第１の基準電圧と、
第２電圧から第２電圧よりも高い第３の電圧まで段階的
に上昇するか、第３電圧から第２電圧まで下降する第２
の基準電圧とを作成し、 絵素電極には、前記各周期毎に、階調表示データに対応
した時間が経過した時点における前記第１もしくは第２
の基準電圧を印加し、 共通電極には、前記周期毎に切換えて第１もしくは第３
電圧をそれぞれ印加し、 印加する電圧を、電極間の誘電体層で保持させるととも
に、階調表示データに対応した時間の経過の判断基準を
交流化駆動の状態に応じて変化させることを特徴とする
表示パネルの駆動方法。 - 【請求項９】 アクティブマトリクス形の絵素電極と共
通電極との間に誘電体層が介在され、電極間に階調表示
データに対応する電圧を印加してｍ（ｍは２以上の整
数）階調の表示を行う表示パネルの駆動方法において、 予め定める第１の電圧から第２の電圧までをｎ（ｎは１
とｍとを除くｍの約数）個の電圧区間に分割し、予め定
める周期で各電圧区間の最低電圧から最高電圧まで変化
するか、最高電圧から最低電圧まで変化する第１〜第ｎ
の基準電圧を作成し、 絵素電極には、前記各周期毎に、前記第１〜第ｎの基準
電圧の電圧区間のうちに階調表示データに対応する駆動
電圧が含まれる基準電圧を選択して階調表示データに対
応する電圧に変化するまで印加し、 共通電極には、前記周期毎に切換えて第１および第２電
圧のいずれか一方の電圧を印加し、 印加する電圧を、電極間の誘電体層で保持させるととも
に、階調表示データに対応する電圧を交流駆動の状態に
応じて変化させることを特徴とする表示パネルの駆動方
法。 - 【請求項１０】 前記第１〜第ｎの基準電圧は、前記電
圧区間内で１次関数的に変化することを特徴とする請求
項９記載の表示パネルの駆動方法。 - 【請求項１１】 前記第１〜第ｎの基準電圧は、前記電
圧区間内でｍ／ｎ段階にそれぞれ上昇または下降するこ
とを特徴とする請求項９記載の表示パネルの駆動方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02079597A JP3415736B2 (ja) | 1996-03-27 | 1997-02-03 | 表示装置および表示パネルの駆動方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-71681 | 1996-03-27 | ||
| JP7168196 | 1996-03-27 | ||
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|---|---|---|---|---|
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1997
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