JP4282710B2 - 出力回路、及びそれを用いたデータドライバならびに表示装置 - Google Patents

Description

本発明は、出力回路、及びそれを用いたデータドライバならびに表示装置に関する。

近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。

はじめに、図２５を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図２５には、液晶表示部の１画素に接続される主要な構成が、等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６６を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。

スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像信号に対応した階調電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６６との間の電位差により液晶の透過率が変化し、該電位差を液晶容量９６５で一定期間保持することで画像を表示するものである。

半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。

なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。

１画面分のデータの書き換えは、通常１フレーム期間（１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧が供給される。

なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調電圧で駆動することが必要とされる。このため、データドライバ９８０は、映像データを階調電圧信号に変換するデコーダと、その階調信号電圧をデータ線９６２に増幅出力する演算増幅器よりなるデジタル・アナログ変換回路（ＤＡＣ）を備えている。

また、近時、液晶表示装置において、高画質化（多色化）が進み、少なくとも２６万色（ＲＧＢ各６ビット映像データ）、さらには１６７７万色（ＲＧＢ各８ビット映像データ）、１０億７４００万色（ＲＧＢ各１０ビット映像データ）以上の需要が高まっている。

このため、多ビット映像データに対応した階調電圧を出力するデータドライバは、極めて高精度な電圧出力が要求されるばかりか、映像データを処理する回路部の素子数が増加し、データドライバＬＳＩのチップ面積が増加し、コスト高を招く要因となってきている。この問題について、以下に詳しく説明する。

図２６は、図２５のデータドライバ９８０の構成を示した図であり、データドライバ９８０の要部をブロックにて示したものである。図２６を参照すると、データドライバ９８０は、ラッチアドレスセレクタ９８１と、ラッチ９８２と、参照電圧発生回路（階調電圧発生回路）９８３と、デコーダ９８４と、増幅器（バッファ回路）９８５を含んで構成される。

ラッチアドレスセレクタ９８１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ９８２は、ラッチアドレスセレクタ９８１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、一斉に、各デコーダ９８４にデータを出力する。参照電圧発生回路９８３は、映像データに対応した階調数の参照電圧（階調電圧）を生成する。デコーダ９８４は、入力されたデータに対応した参照電圧を１つ選択して出力する。増幅器９８５は、デコーダ９８４から出力された階調電圧を入力し、電流増幅して出力電圧Ｖｏｕｔとして出力する。

例えば６ビット映像データが入力される場合、階調数は６４であり、参照電圧発生回路９８３は、６４レベルの参照電圧（階調電圧）を生成する。デコーダ９８４は、６４レベルの階調電圧から１個の階調電圧を選択する回路構成とされる。

一方、８ビット映像データが入力される場合、階調数は２５６となり、参照電圧発生回路９８３は、２５６レベルの参照電圧（階調電圧）を生成し、デコーダ９８４は、２５６レベルの階調電圧から１個の階調電圧を選択する回路構成とされる。

一方、１０ビット映像データが入力される場合、階調数は１０２４となり、参照電圧発生回路９８３は、１０２４レベルの参照電圧（階調電圧）を生成し、デコーダ９８４は、１０２４レベルの階調電圧から１個の階調電圧を選択する回路構成とされる。

このように、映像データが多ビット化すると、参照電圧発生回路９８３やデコーダ９８４の回路規模が増大する。例えば６ビットから８ビットに増加した場合、回路規模は、４倍以上、６ビットから１０ビットに増加した場合、回路規模は１６倍以上となる。

したがって、映像データの多ビット化によりデータドライバＬＳＩのチップ面積が増加してコスト高となる。

これに対して、多ビット化してもデータドライバＬＳＩチップ面積の増加を抑えるための技術として、例えば米国特許第６２４６３５１号明細書（特許文献１）の記載が参照される。

図２７は、特許文献１に開示された技術を説明するための図である（特許文献１のＦＩＧ．２に対応する）。図２７を参照すると、１組の抵抗ストリングＲ０００〜Ｒ２５５及び抵抗両端の１組の電圧を選択するスイッチＳ０００〜Ｓ２５５を含むストリングＤＡＣ部（デコーダ部）４００１と、複数の同極性差動対を持つ差動増幅器及び２つの入力端子４００２、４００３に供給される電圧を、前記差動増幅器の非反転入力に選択的に入力するためのスイッチ４００４とを含む内挿アンプ部４１００より成る。

ストリングＤＡＣ部４００１では、デジタルデータの上位Ｍビットにより制御されるスイッチＳ０００〜Ｓ２５５によって、抵抗ストリングのＲ０００〜Ｒ２５５のうちの１つの抵抗の両端の２つの電圧が選択され、内挿アンプ部４１００の入力端子４００２、４００３に選択電圧が供給される。

ここで、スイッチにより選択される２つの電圧は、抵抗ストリングのＲ０００〜Ｒ２５５のうちの１つの抵抗の両端の電圧に限られており、複数の抵抗を跨いだ両端の電圧が選択されることや、同じ電圧が選択されることはない。

内挿アンプ部４１００では、デジタルデータの下位Ｎビットにより制御されるスイッチ４００４によって、入力端子４００２、４００３に供給される電圧Ｖ１、Ｖ２を、非反転入力４１１１、４１２１、４１３１、４１４１に選択的に入力し、Ｖ１、Ｖ２の入力数比に応じて、Ｖ１、Ｖ２の間を任意の比に内分した電圧を出力することができる。なお、差動対４１１０の非反転入力４１１１は入力端子４００２に接続されている。差動対４１１０、４１２０、４１３０、４１４０の反転入力４１１２、４１２２、４２３２、４１４２には出力端子Ｖｏｕｔが帰還接続されている。

図２７では、差動対（４１１０、４１２０、４１３０、４１４０）が４組設けられているため、ＬＳＢ（Least Significant Bit）により、端子４００２、４００３の電圧Ｖ１、Ｖ２を、１：３、１：１、３：１に内分する電圧、及び、Ｖｉｎ２の４つの電圧を出力することができる。

従って、出力したい電圧レベルの数に対して、入力する電圧レベル数を、１／（差動対数）にまで削減することができる。このためストリングＤＡＣ部の電源線数及び面積を縮減することができる。

また、データドライバの省面積化に加えて出力電圧の高精度化をも実現する技術としては、例えば特開２００１−３４３９４８公報（特許文献２）の図１５の構成を挙げることができる。

図２８は、上記文献の図１５の構成に対応するデータドライバの出力部のアンプ回路の構成の一例である。図２８を参照すると、アンプ８５−１とスイッチ回路４２を備えて構成される。アンプ８５−１は、端子ＩＮ１、ＩＮ２に入力される電圧の１：１内分電圧を端子ＯＵＴ出力可能なアンプであり、出力したい電圧レベル数に対して入力する電源線数を１／２にできるため、ＤＡＣ部の面積を縮減することができる。また、アンプの各差動入力端と、端子ＩＮ１、ＩＮ２及び出力端ＯＵＴとの接続がスイッチ回路４２で制御され、以下の４つの状態をとることができる。

（１）第１の状態：
Ｑ１２、Ｑ１３がそれぞれＩＮ１、ＩＮ２に接続され、Ｑ１１、Ｑ１４がＯＵＴに接続される。

（２）第２の状態：
Ｑ１２、Ｑ１３がそれぞれＩＮ２、ＩＮ１に接続され、Ｑ１１、Ｑ１４がＯＵＴに接続される。

（３）第３の状態：
Ｑ１１、Ｑ１４がそれぞれＩＮ１、ＩＮ２に接続され、Ｑ１２、Ｑ１３がＯＵＴに接続される。

（４）第４の状態：
Ｑ１１、Ｑ１４がそれぞれＩＮ２、ＩＮ１に接続され、Ｑ１２、Ｑ１３がＯＵＴに接続される。

そして、上記４状態が所定の周期で切り替えられることにより、アンプ８５−１を構成するトランジスタのしきい値ばらつきに起因する出力オフセットが、時間平均化され、キャンセルされるとしている。

従って、図２８の構成を用いることにより、ＤＡＣ部の面積を縮減できるとともに、アンプ８５−１の出力電圧精度も向上させることが可能となる。

ただし、図２８の構成において、第３、第４の状態では、反転入力端に、２つの階調電圧が入力されるため、所望の電圧を正しく出力することができないものと推察される。

図２８の場合、第１、第２の状態の切り替えに対しては、出力オフセットのキャンセルに一定の効果があると推察される。

米国特許第６２４６３５１号明細書（FIG.２） 特開２００１−３４３９４８公報（第１５図）

上記したように、図２７に示した構成（特許文献１）によれば、差動対の数を増やすほど、ストリングＤＡＣ部の面積縮減効果を高くできるが、図２８に示したような、状態切替による高精度化を実現することはできない。

このようにアンプの精度が落ちると、データドライバの各出力間の出力電圧にばらつきが生じ、その結果、液晶表示画面に表示ムラや縦筋などの不具合となって表れることになる。

一方、図２８に示した構成（特許文献２）によれば、４つの接続状態を切り替えることにより、高精度な出力電圧を得られる。しかしながら、この接続切替は、図２８のアンプ８５−１に示すような、差動対が２つのアンプにしか適用できず、図２７のように、任意の数の差動対をもつアンプに対しては適用することができない。

つまり、図２８に示した構成（特許文献２）によれば、高精度化を実現することはできるが、図２７に示した構成ほどには、ＤＡＣ部の省面積化を実現することはできない。

従って、データドライバに、図２８の出力回路を用いた場合、データドライバの各出力間の出力電圧間のばらつきを抑え、液晶表示画面の画質を向上できるが、図２７の出力回路を用いたデータドライバを構成した場合と比べて、高コストとなるという問題がある。

これらの問題を解決する、つまり、データドライバの省面積化と高精度化を同時に実現する手法としては、
例えば図２８における、第１の状態と第３の状態の切替、または、第２の状態と第４の状態の切替、すなわち、差動増幅器の反転入力側と非反転入力側を入れ替える、という２つの状態切替を、図２７に適用することが考えられる。

この手法によれば、図２７の内挿アンプ部４１００における、反転入力側と非反転入力側の対応する、素子同士のミスマッチ（差動対４１１０、又は、負荷回路（カレントミラー）４１５０の反転入力側のトランジスタと非反転入力側のトランジスタのミスマッチ）に起因する誤差については、前記接続切替によりキャンセルすることができる。

しかし、差動対相互のミスマッチ（例えば差動対４１１０の反転入力側トランジスタと、差動対４１２０の反転入力側トランジスタのミスマッチや、電流源同士のミスマッチ）については、キャンセルすることができない。

上述したように、データドライバの面積縮減効果を上げるためには、内挿アンプ部４１００の差動対数を増やすことが有効である。

しかしながら、差動対の数が増えるほど、差動対相互のミスマッチが出力電圧精度により大きく影響するため、この増幅器を多出力化した場合に、反転入力と非反転入力の切替のみでは増幅器相互の出力電圧ばらつきが十分小さくならない可能性がある。

さらに他の手法としては、図２７において、とり得る全ての状態を切り替えるという手法を適用することも考えられる。

この手法は、入力・出力の全ての組み合わせに対応した接続状態を切り替えるため、原理的には、非反転入力側と反転入力側のミスマッチと、差動対相互のミスマッチとを、全てキャンセルすることができる。

しかし、図２７において、内挿アンプ部４１００が差動対をＮ個備えている場合、取りうる状態を全て数え上げると、組み合わせは、Ｎ！×２通りにも達する。

例えば差動対が２つの場合、図２８のように、全部で４通りであるが、
差動対が３つになると、全部で３！×２＝１２通り、
差動対が４つになると、全部で４！×２＝４８通り、
差動対が５個になると、全部で５！×２＝２４０通り、
といった具合に、
差動対が増えると、その組み合わせの数は、急激に増えることになる。

全てのミスマッチをキャンセルするために、何十何百通りの接続方法を切り替えるということは、この増幅器を、表示装置に用いた場合、素子ミスマッチによる出力電圧誤差をキャンセルするのに必要な時間は、極めて長くなる。

このため、この接続切替手法では、各接続状態における出力電圧の誤差が、人間の目にフリッカとして、認識される可能性がある。結局、液晶表示装置の画質が低下することになる。

また、何十何百の接続切替を実現するために、図２７の増幅器に対して、さらに、多数のスイッチを設ける必要があるため、スイッチの占める面積が大きくなり、省面積効果が低くなる、という問題もある。

したがって、本発明が解決しようとする課題は、３つ以上の差動対をもつ増幅器に対して、反転入力側と非反転入力側のミスマッチと差動対相互のミスマッチを、少ない接続状態の切替をもってキャンセル可能とし、省面積、出力間相互の電圧ばらつきを縮減可能とする出力回路を提供することにある。

また、本発明が解決しようとする他の課題は、上記出力回路を用いることにより、省面積で低コストかつ高精度なデータドライバを提供することにある。さらに、本発明の別の課題は、データドライバを含む表示装置において、低コスト化、狭額縁化、高画質化を実現する表示装置を提供することにある。

前記課題を解決する手段を提供する本発明の一つのアスペクトに係る出力回路は、第１及び第２の電圧を入力し、第１乃至第３の中間端子のそれぞれに、前記第１及び第２の電圧を重複を含めて選択して出力し、接続切替信号に応じて、前記第１及び第２の電圧の前記第１乃至第３の中間端子への割り当ての仕方を切り替える接続切替器と、
前記第１乃至第３の中間端子に与えられた電圧を受け、所定の演算を施して得られる電圧を出力端子に出力する演算器と、を備えている。

本発明において、前記接続切替器は、前記接続切替信号により、第１の接続状態と第２の接続状態を切り替え、
前記第１の接続状態において、
前記第１、第２、第３の中間端子に、それぞれ、前記第１の電圧、前記第２の電圧、前記第２の電圧を出力し、
前記第２の接続状態において、
前記第１、第２、第３の中間端子に、それぞれ、前記第２の電圧、前記第２の電圧、前記第１の電圧を出力する。
前記演算器は、前記第１乃至第３の中間端子に与えられた電圧の平均電圧を、前記出力端子に出力する。

本発明において、前記接続切替器において、
前記第１の電圧が入力される第１の端子と前記第１の中間端子との間、及び、
前記第２の電圧が入力される第２の端子と前記第３の中間端子との間には、
前記接続切替信号によって制御されるスイッチがそれぞれ接続され、
前記第１の端子と前記第３の中間端子との間、及び、
前記第２の端子と前記第１の中間端子との間には、
前記接続切替信号の相補信号によって制御されるスイッチがそれぞれ接続され、
前記第２の端子は前記第２の中間端子に接続され、前記第２の中間端子には、前記接続切替信号の状態によらず、前記第２の電圧が出力される。

本発明に係る出力回路は、第１乃至第３の電圧を入力し、第１乃至第７の中間端子のそれぞれに、前記第１乃至第３の電圧を重複を含めて選択して出力し、接続切替信号に応じて、前記第１乃至第３の電圧の前記第１乃至第７の中間端子への割り当ての仕方を切り替える接続切替器と、
前記第１乃至第７の中間端子に与えられた電圧を受け、所定の演算を施して得られる電圧を出力端子に出力する演算器と、
を備えている。

本発明において、前記接続切替器は、前記接続切替信号により、第１の接続状態と第２の接続状態を切り替え、
前記第１の接続状態において、
前記第１中間端子に前記第１の電圧を出力し、前記第２及び第３の中間端子に前記第２の電圧を出力し、前記第４乃至第７の中間端子に前記第３の電圧を出力し、
前記第２の接続状態において、
前記第１乃至第４の中間端子に前記第３の電圧を出力し、前記第５及び第６の中間端子に前記第２の電圧を出力し、前記第７の中間端子に前記第１の電圧を出力する。
前記演算器は、前記第１乃至第７の中間端子に与えられた電圧の平均電圧を、前記出力端子に出力する。

本発明において、前記接続切替器において、
前記第１の電圧が入力される第１の端子と前記第１の中間端子との間、
前記第２の電圧が入力される第２の端子と前記第２及び第３の中間端子との間、
前記第３の電圧が入力される第２の端子と前記第５乃至第７の中間端子との間には、
前記接続切替信号によって制御されるスイッチがそれぞれ接続され、
前記第１の端子と前記第７の中間端子との間、
前記第２の端子と前記第５及び第６の中間端子との間、
前記第３の端子と前記第１乃至第３の中間端子との間には、
前記接続切替信号の相補信号によって制御されるスイッチがそれぞれ接続され、
前記第３の端子は前記第４の中間端子に接続され、前記第４の中間端子には、前記接続切替信号の状態によらず前記第３の電圧が出力される。

本発明において、前記演算器は、第１乃至第３の差動対と、
出力端子と、
前記第１乃至第３の差動対に電流をそれぞれ供給する第１乃至第３の電流源と、
前記第１乃至第３の差動対の出力対に共通に接続されている負荷回路と、
を含み、
前記第１乃至第３の差動対の各出力対の第１の出力が互いに共通に第１の接続ノードに接続され、
前記第１乃至第３の差動対の各出力対の第２の出力が互いに共通に第２の接続ノードに接続され、
前記出力回路の出力端子に、出力端が接続されている増幅段をさらに含み、
所定の制御信号に応じて、前記第１の接続ノード又は前記第２の接続ノードを、前記増幅段の入力端に接続する切替回路と、
を含む差動増幅器と、
前記制御信号により、
前記接続切替器の前記第１乃至第３の中間端子と、前記第１乃至第３の差動対の各入力対の第１の入力とがそれぞれ接続され、且つ、前記差動増幅器の出力端子が前記第１乃至第３の差動対の各入力対の第２の入力に接続される第１の接続構成と、
前記差動増幅器の出力端子が前記第１乃至第３の差動対の各入力対の第１の入力に接続され、且つ、前記接続切替器の前記第１乃至第３の中間端子と、前記第１乃至第３の差動対の各入力対の第２の入力とがそれぞれ接続される第２の接続構成と、
を切り替える正負切替器と、
を備えている。

本発明において、前記差動増幅器は、前記第１乃至第３の差動対を構成する素子のサイズが互いに等しく、前記第１乃至第３の電流源の電流値が互いに等しい構成とされる。

本発明において、前記演算器は、
第１乃至第７の差動対と、
出力端子と、
前記第１乃至第７の差動対に電流をそれぞれ供給する第１乃至第７の電流源と、
前記第１乃至第７の差動対の出力対に共通に接続されている負荷回路と、
を含み、
前記第１乃至第７の差動対の各出力対の第１の出力が互いに共通に第１の接続ノードに接続され、
前記第１乃至第７の差動対の各出力対の第２の出力が互いに共通に第２の接続ノードに接続され、
前記出力端子に出力端が接続されている増幅段をさらに含み、
所定の制御信号により、前記第１の接続ノード又は前記第２の接続ノードを、前記増幅段の入力端に接続する切替回路と、
を含む差動増幅器と、
前記制御信号により、
前記接続切替器の前記第１乃至第７の中間端子と、前記第１乃至第７の差動対の各入力対の第１の入力とがそれぞれ接続され、且つ、前記差動増幅器の出力端子が前記第１乃至第７の差動対の各入力対の第２の入力に接続される第１の接続構成と、
前記差動増幅器の出力端子が前記第１乃至第７の差動対の各入力対の第１の入力に接続され、且つ、前記接続切替器の前記第１乃至第７の中間端子と、前記第１乃至第７の差動対の各入力対の第２の入力とがそれぞれ接続される第２の接続構成と、
を切り替える正負切替器と、を備えている。

本発明において、前記差動増幅器は、前記第１乃至第７の差動対を構成する素子のサイズが互いに等しく、且つ、前記第１乃至第７の電流源の電流値が互いに等しい構成とされる。

本発明において、前記接続切替器を制御する前記接続切替信号と、前記切替器を制御する前記制御信号は、同一の信号である。

本発明において、前記接続切替器は、制御する前記接続切替信号が同一であり、入力される前記入力電圧が互いに同一である複数のスイッチを、１つを除いて省略した構成とされる。

本発明において、前記接続切替器は、前記接続切替信号により、所定の時間間隔で前記第１の接続状態と前記第２の接続状態を切り替え、前記第１の接続状態における前記演算器の出力電圧と、前記第２の接続状態における前記演算器の出力電圧と、を時間的に平均した電圧を出力する。

本発明に係る出力回路は、第１乃至第Ｍの電圧（Ｖ１、Ｖ２、・・・ＶＭ）が入力される第１乃至第Ｍの端子と、第１乃至第（２^Ｍ−１）の中間端子を備え、第１乃至第（２^Ｍ−１）の中間端子のうち、１個の中間端子にＶ１、２個の中間端子にＶ２、４個の中間端子にＶ３、・・・、２（^ｉ−１）個の中間端子にＶｉ（但し１≦ｉ≦Ｍ）、・・・、２^Ｍ−１個の中間端子にＶＭを出力し、前記第１乃至第Ｍの電圧の第１乃至第（２^Ｍ−１）の中間端子への割り当ての仕方を切り替える接続切替器と、
第１乃至第（２^Ｍ−１）の中間端子に与えられた電圧の平均電圧を出力端子に出力する演算器と、を備えている。

本発明において、前記演算器は、第１乃至第（２^Ｍ−１）の差動対と、出力端子と、
前記第１乃至第（２^Ｍ−１）の差動対に電流をそれぞれ供給する第１乃至第（２^Ｍ−１）の電流源と、前記第１乃至第（２^Ｍ−１）の差動対の出力対に共通に接続されている負荷回路と、を含み、前記第１乃至第（２^Ｍ−１）の差動対の各出力対の第１の出力が互いに共通に第１の接続ノードに接続され、前記第１乃至第（２^Ｍ−１）の差動対の各出力対の第２の出力が互いに共通に第２の接続ノードに接続され、前記出力端子に出力端が接続されている増幅段と、所定の制御信号により、前記第１の接続ノード又は前記第２の接続ノードを、前記増幅段の入力端に接続する切替回路と、を含む差動増幅器と、
前記制御信号により、前記接続切替器の前記第１乃至第（２^Ｍ−１）の中間端子と、前記第１乃至第（２^Ｍ−１）の差動対の各入力対の第１の入力とがそれぞれ接続され、且つ、前記差動増幅器の出力端子が前記第１乃至第（２^Ｍ−１）の差動対の各入力対の第２の入力に接続される第１の接続構成と、
前記差動増幅器の出力端子が前記第１乃至第（２^Ｍ−１）の差動対の各入力対の第１の入力に接続され、且つ、前記接続切替器の前記第１乃至第（２^Ｍ−１）の中間端子と、前記第１乃至第（２^Ｍ−１）の差動対の各入力対の第２の入力とがそれぞれ接続される第２の接続構成と、
を切り替える正負切替器と、を備えている。

本発明において、前記接続切替器は、前記接続切替信号により、第１の接続状態と第２の接続状態を切り替え、
前記第１の接続状態において、
第１乃至第（２^Ｍ−１）の中間端子のうち、
２ ^{（Ｍ−１）} 個の中間端子にＶＭを割り当て、残りの中間端子のうち、
１個の中間端子にＶ１、
２個の中間端子にＶ２、
４個の中間端子にＶ３、・・・、
２^{（Ｍ−２）}個の中間端子にＶ（Ｍ−１）
を割り当て、
前記第２の接続状態では、第１の接続状態においてＶＭが割り当てられていた２ ^{（Ｍ−１）} 個の中間端子のうち、
１個の中間端子はＶＭのままで、残りの２^{（Ｍ−１）}−１個のうち、
１個の中間端子にＶ１、
２個の中間端子にＶ２、
４個の中間端子にＶ３、・・・、
２^{（Ｍ−２）}個の中間端子にＶ（Ｍ−１）
を割り当て、
前記第１の接続状態においてＶ１〜Ｖ（Ｍ−１）が割り当てられていた２^{（Ｍ−１）}−１個の中間端子には、全てＶＭを割り当てる。

本発明に係るデータドライバは、入力されたデジタルデータ信号に基づきデータ線を駆動するデータドライバにおいて、前記出力回路を備えている。

本発明に係るデータドライバにおいて、前記複数のデータ線を駆動する複数の出力回路と、複数の前記出力回路のそれぞれの前記接続切替器を制御する接続切替信号とを備え、
複数の前記出力回路が２つのグループに分けられ、
前記接続切替信号は、一のグループの前記出力回路を前記第１の接続状態に制御するとき、他のグループの前記出力回路を前記第２の接続状態に制御し、
前記一のグループの前記出力回路を前記第２の接続状態に制御するとき、前記他のグループの前記出力回路を前記第１の接続状態に制御する。

本発明に係る表示装置は、前記出力回路を含むデータドライバと、表示パネルと、を備え、前記データドライバの出力信号に基づき、前記表示パネルのデータ線を駆動する。

本発明に係る表示装置は、一の方向に互いに平行に延在された複数本のデータ線と、
前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、を備え、前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方の入力が対応する前記画素電極に接続され、前記ドレイン及びソースの他方の入力が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給する、前記したデータドライバと、を備えている。

本発明によれば、３つ以上の差動対をもつ増幅器に対して、反転入力側と非反転入力側のミスマッチと差動対相互のミスマッチを、少ない接続状態の切替をもってキャンセルすることにより、省面積とし、出力間相互の電圧ばらつきを小さくすることを可能としている。

さらに、本発明によれば、上記出力回路を用いることにより、省面積で低コストのデータドライバを可能にし、また、データドライバを含む表示装置の低コスト化、狭額縁化、高画質化も可能にする、という効果を奏する。

本発明を実施するための最良の形態について説明する。図１は、本発明の一実施形態の構成を示す図である。図１を参照すると、接続切替器１１は、端子Ｔｉｎ１、Ｔｉｎ２から第１、第２の電圧Ｖ１、Ｖ２をそれぞれ入力し、接続切替信号に応じて、Ｖ１、Ｖ２が入力される端子Ｔｉｎ１、Ｔｉｎ２と、中間端子Ｔ１、Ｔ２、Ｔ３との接続状態を切り替え、中間端子Ｔ１、Ｔ２、Ｔ３のそれぞれにＶ１、Ｖ２を重複を含めて選択して端子Tｏｕｔに出力する。

演算器１２は、中間端子Ｔ１、Ｔ２、Ｔ３に与えられた電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）の平均電圧を、出力端子Ｔｏｕｔに出力する。

そして、接続切替信号を、所定の時間で切り替えることにより、各接続状態において、演算器１２により出力される電圧が時間的に平均化される。

接続切替器１１は、中間端子Ｔ１、Ｔ２、Ｔ３に割り当てられるＶ１、Ｖ２の個数の比を、１：２に保ったままで、割り当てる中間端子の位置のみを切り替えるようにすることもできる。

この場合、理想的には、どの接続状態においても、同じ電圧が出力されるが、実際には、トランジスタの製造ばらつきにより、演算器１２の出力電圧は、期待値からは若干ずれる。

しかし、所定の時間で演算器１２の入力状態を切り替える動作を行うことにより、誤差が時間的に平均化され、演算器１２の素子ばらつきに起因する誤差を、実効的に、低減することができる。

以下の実施例では特に、入力電圧が２つ又は３つである場合について、構成と動作、ならびに誤差低減作用について詳細に説明する。

本発明の第１の実施例について、図１を参照して説明する。接続切替器１１においては、端子Ｔｉｎ１、Ｔｉｎ２から第１、第２の電圧Ｖ１、Ｖ２が入力され、接続切替信号に応じて、Ｖ１、Ｖ２が入力される端子Ｔｉｎ１、Ｔｉｎ２と、中間端子Ｔ１、Ｔ２、Ｔ３の接続状態を切り替え、中間端子Ｔ１、Ｔ２、Ｔ３のそれぞれに、２つの電圧Ｖ１、Ｖ２を重複を含めて、選択し出力する。

接続切替器１１においては、接続切替信号により、第１の接続状態と、第２の接続状態とを切り替える。

第１の接続状態において、中間端子Ｔ１にＶ１を、中間端子Ｔ２とＴ３にＶ２を出力する。（Ｔ１、Ｔ２、Ｔ３）＝（Ｖ１、Ｖ２、Ｖ２）

第２の接続状態において、中間端子Ｔ３にＶ１を、中間端子Ｔ２、Ｔ１にＶ２を出力する。（Ｔ１、Ｔ２、Ｔ３）＝（Ｖ２、Ｖ２、Ｖ１）

演算器１２は、中間端子Ｔ１、Ｔ２、Ｔ３に与えられた電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）の平均電圧を、出力端子Ｔｏｕｔに出力する。

接続切替器１１により、Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）のうち１つがＶ１、２つがＶ２となるので、結局、出力端子Ｔｏｕｔに出力される出力電圧Ｖｏｕｔは、次式（１）で与えられる。

すなわちＶ１、Ｖ２を、１：２重み付け平均した電圧が出力される。

さらに、この接続切替器及び演算器を用いてＤＡＣ（デジタルアナログコンバータ）を構成することができる。

図２は、本実施例における、６Ｂｉｔ−ＤＡＣの構成を示す図である。選択回路１３は、６ビットデータにより、８つの参照電圧から、重複を含めて２つの電圧を選択して、Ｔｉｎ１、Ｔｉｎ２に割り当てる。図２において、接続切替器１１、演算器１２は、図１の構成と同様とされるため、説明は省略する。

８つの参照電圧を、６ビット＝６４レベルの均等間隔の電圧のうち、１番目、４番目、
１３番目、１６番目、４９番目、５２番目、６１番目、６４（これらをそれぞれＶＧ００，ＶＧ０３，ＶＧ１２，ＶＧ１５、ＶＧ４８、ＶＧ５１，ＶＧ６０，ＶＧ６３と表記する）とし、選択回路１３は、図３に従って、Ｔｉｎ１、Ｔｉｎ２に入力される電圧Ｖ１、Ｖ２を選択する。すなわち、６ビットデータ（Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，０，０，０）に対応する０階調から、（Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（１，１，１，１，１，１）に対応する６３階調までの、６４レベルの線形出力電圧を得ることができる。図４は、６４の階調と出力電圧の特性を示す図である。

この場合の選択回路１３は、一例として、図５のような構成が用いられる。Ｔｉｎ１から２分岐を３段重ねて８分岐し、分岐の各段にスイッチを備え、ＶＧ００、ＶＧ０３、ＶＧ１２、ＶＧ１５、ＶＧ１５、ＶＧ４８、ＶＧ５１、ＶＧ６０、ＶＧ６３のいずれかが選択される。分岐の各段では、それぞれ、相補の信号Ｄ０ＢとＤ０、Ｄ２ＢとＤ２、Ｄ４ＢとＤ４のうち、ｈｉｇｈの信号に接続するスイッチがオンする。また、Ｔｉｎ２から２分岐を３段重ねて、ＶＧ００、ＶＧ０３、ＶＧ１２、ＶＧ１５、ＶＧ４８、ＶＧ５１、ＶＧ６０、ＶＧ６３のいずれかが選択される。分岐の各段では、それぞれ、相補の信号Ｄ１ＢとＤ１、Ｄ３ＢとＤ３、Ｄ５ＢとＤ５のうちｈｉｇｈの信号に接続するスイッチがオンされる。例えば（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝（０、０、０、０、０、０）で、Ｔｉｎ１、Ｔｉｎ２には、ＶＧ００が重複して選択され、（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝（１、０、０、０、０、０）で、Ｔｉｎ１、Ｔｉｎ２には、ＶＧ０３、ＶＧ００が選択される。

かかる構成の選択回路１３、及び演算器１２を用いることにより、８つの参照電圧から８^２＝６４個の電圧を、演算器の出力端子Ｔｏｕｔに出力することができる。

図６は、演算器１２の構成の一例を示す図である。図６を参照すると、この演算器１２は、第１、第２、第３の差動対Ｄｉｆ１、Ｄｉｆ２、Ｄｉｆ３と、出力端子Ｔｏｕｔと、
第１、第２、第３の差動対に電流をそれぞれ供給する第１、第２、第３の電流源ＣＳ１、ＣＳ２、ＣＳ３と、第１、第２、第３の差動対Ｄｉｆ１、Ｄｉｆ２、Ｄｉｆ３の出力対に共通に接続されている負荷回路Ｌ１と、を含む。

第１、第２、第３の差動対Ｄｉｆ１、Ｄｉｆ２、Ｄｉｆ３の各出力対の第１の出力（トランジスタＭ１Ｐ、Ｍ２Ｐ、Ｍ３Ｐのドレイン）が互いに共通に第１の接続ノードＮ１に接続され、第１、第２、第３の差動対Ｄｉｆ１、Ｄｉｆ２、Ｄｉｆ３の各出力対の第２の出力（トランジスタＭ１Ｍ、Ｍ２Ｍ、Ｍ３Ｍのドレイン）が互いに共通に第２の接続ノードＮ２に接続されている。

第１の接続ノードＮ１は、負荷回路Ｌ１を構成するＰチャネルトランジスタＰＭ１のドレインに接続され、第２の接続ノードＮ２は、負荷回路Ｌ１を構成するＰチャネルトランジスタＰＭ２のドレインに接続されている。ＰチャネルトランジスタＰＭ１とＰＭ２のゲートは接続され、ソースは電源に接続されている。ＰチャネルトランジスタＰＭ１のドレインとゲート間にはスイッチ１２２Ｍが接続され、ＰチャネルトランジスタＰＭ２のドレインとゲート間にはスイッチ１２２Ｐが接続されており、スイッチ１２２Ｐは制御信号Ｓがｈｉｇｈレベルのときオンし、スイッチ１２２Ｍは制御信号Ｓがｌｏｗレベルのときオンする。

制御信号Ｓ、ＳＢにより、第１の接続ノードＮ１を増幅段Ａ１の入力端に接続するか、第２の接続ノードＮ２を増幅段Ａ１の入力端に接続するかを切り替える切替回路１２３Ｐ、１２３Ｍを備えている。

正負切替器（＋−切替器）１２１は、差動対の非反転入力（＋）と反転入力（−）の入れ替えを行うものであり、中間端子Ｔ１、Ｔ２、Ｔ３の信号と、増幅段Ａ１の出力を入力し、Ｔ１Ｐ、Ｔ２Ｐ、Ｔ３Ｐ、Ｔ１Ｍ、Ｔ２Ｍ、Ｔ３Ｍとの接続を切替るスイッチ群を備えている。Ｔ１Ｐ、Ｔ２Ｐ、Ｔ３Ｐは、第１、第２、第３の差動対Ｄｉｆ１、Ｄｉｆ２、Ｄｉｆ３の第１入力（トランジスタＭ１Ｐ、Ｍ２Ｐ、Ｍ３Ｐのゲート）にそれぞれ接続され、Ｔ１Ｍ、Ｔ２Ｍ、Ｔ３Ｍは、第１、第２、第３の差動対Ｄｉｆ１、Ｄｉｆ２、Ｄｉｆ３の第２入力（トランジスタＭ１Ｍ、Ｍ２Ｍ、Ｍ３Ｍのゲート）にそれぞれ接続されている。

制御信号Ｓがｈｉｇｈのとき、スイッチ１２１１がオンし、スイッチ１２１２はオフし、中間端子Ｔ１、Ｔ２、Ｔ３はＴ１Ｐ、Ｔ２Ｐ、Ｔ３Ｐに接続され、増幅段Ａ１の出力端子Ｔｏｕｔは、Ｔ１Ｍ、Ｔ２Ｍ、Ｔ３Ｍに接続される。

中間端子Ｔ１、Ｔ２、Ｔ３は、第１、第２、第３の差動対Ｄｉｆ１、Ｄｉｆ２、Ｄｉｆ３の第１入力（Ｍ１Ｐ、Ｍ２Ｐ、Ｍ３Ｐのゲート）にそれぞれ接続され、出力端子Ｔｏｕｔは、第２入力（Ｍ１Ｍ、Ｍ２Ｍ、Ｍ３Ｍのゲート）に接続される。

制御信号Ｓがｌｏｗのとき、スイッチ１２１２がオンし、スイッチ１２１１はオフし、中間端子Ｔ１、Ｔ２、Ｔ３はＴ１Ｍ、Ｔ２Ｍ、Ｔ３Ｍに接続され、増幅段Ａ１の出力端子Ｔｏｕｔは、Ｔ１Ｐ、Ｔ２Ｐ、Ｔ３Ｐに接続される。中間端子Ｔ１、Ｔ２、Ｔ３は第１、第２、第３の差動対Ｄｉｆ１、Ｄｉｆ２、Ｄｉｆ３の第２入力（Ｍ１Ｍ、Ｍ２Ｍ、Ｍ３Ｍのゲート）にそれぞれ接続され、出力端子Ｔｏｕｔは第１入力（Ｍ１Ｐ、Ｍ２Ｐ、Ｍ３Ｐのゲート）に接続される。

差動対Ｄｉｆ１、Ｄｉｆ２、Ｄｉｆ３を構成するトランジスタＭ１Ｐ〜Ｍ３Ｐ及びＭ１Ｍ〜Ｍ３Ｍのサイズを互いに等しく、且つ、電流源ＣＳ１〜ＣＳ３の電流値を互いに等しく設定し、さらにＴ１〜Ｔ３に入力される電圧が互いに近い（〜０．２Ｖ程度）場合、出力電圧は、式（１）で表される値となる。

また、正負切替器１２１、及び、スイッチ１２２Ｐ、１２２Ｍ、１２３Ｐ、１２３Ｍにより、差動増幅回路の非反転入力（＋）と反転入力（−）を入れ替えることができる。

すなわち、正負切替器１２１のスイッチ群１２１１をオン、スイッチ群１２１２をオフとし、スイッチ１２２Ｐ、１２３Ｐをオン、スイッチ１２２Ｍ、１２３Ｍをオフとすると、差動対Ｄｉｆ１〜Ｄｉｆ３のトランジスタＭ１Ｐ、Ｍ２Ｐ、Ｍ３Ｐのゲートが非反転入力（＋）となり、差動対Ｄｉｆ１〜Ｄｉｆ３のトランジスタＭ１Ｍ、Ｍ２Ｍ、Ｍ３Ｍのゲートが反転入力（−）となる。

逆に、正負切替器１２１のスイッチ１２１２群をオン、スイッチ群１２１１をオフとし、スイッチ１２２Ｍ、１２３Ｍをオン、スイッチ１２２Ｐ、１２３Ｐをオフとすると、差動対Ｄｉｆ１〜Ｄｉｆ３のトランジスタＭ１Ｍ、Ｍ２Ｍ、Ｍ３Ｍのゲートが非反転入力（＋）となり、トランジスタＭ１Ｐ、Ｍ２Ｐ、Ｍ３Ｐのゲートが反転入力（−）となる。

演算器１２が理想的な演算器であれば、接続状態にかかわらず、式（１）に示した電圧がＴｏｕｔに出力される。

ところが、実際には、演算器１２内部のトランジスタ相互の製造ばらつき（ミスマッチ）に起因する演算誤差やオフセットが発生する場合が多い。特に、図２に示したようなＤＡＣに、演算器１２を用いる場合、ばらつきが大きいと階調反転や階調飛びが発生する可能性もある。

そこで、本発明による効果を示すために、図６の演算器１２の差動対Ｄｉｆ１〜Ｄｉｆ３、電流源ＣＳ１〜ＣＳ３と、負荷回路Ｌ１のトランジスタサイズをランダムにばらつかせ、本発明を適用して、第１の接続状態と、第２の接続状態とを、時間的に切り替えて出力するという条件の下で、オフセット電圧の時間平均がとりうる最大値・最小値を図７に示し、隣接階調間電圧（ＤＮＬ；Differential Non-Linearity）の時間平均がとりうる最大値・最小値を、図８に示した。

ここで、ＤＮＬとは、ＤＡＣの線形性を表す値であり、０に近いほど線形性が良く（理想的な直線に近い）、ＤＮＬが１を超えると隣接階調で階調飛びが、−１以下になると隣接階調で階調反転が発生することを示す。

また、本発明の効果を示すための比較対象として、差動対間の入れ替えを行わず、差動対の非反転入力（＋）と反転入力（−）のみを、切り替えた場合の時間平均もあわせて図７、図８に示した。

図７、図８を見ると、切替を行わない状態（接続状態１）（Ａ）と比べて、オフセット電圧及びＤＮＬが改善され、ＤＮＬについては特に、３１−３２階調間が大きく改善されていることがわかる。

比較例では、差動対の＋−入力切替によりオフセット電圧は改善されているが（図７（Ｃ）参照）、ＤＮＬについては、全く改善されないことがわかる（図８（Ｃ）参照）。

このことから、本発明を適用することで、オフセット電圧に加えてＤＮＬも改善できることが示された。

次に、本実施例の接続切替器１１の構成について説明する。

接続切替器１１は、
第１の接続状態において、中間端子Ｔ１〜Ｔ３のうち、Ｔ１にＶ１を、Ｔ２、Ｔ３にＶ２を出力し、
第２の接続状態において、中間端子Ｔ１〜Ｔ３のうち、Ｔ３にＶ１を、Ｔ２、Ｔ１にＶ２を出力する。

従って、より具体的には、Ｖ１が入力される端子Ｔｉｎ１と中間端子Ｔ１との間、及び、Ｖ２が入力される端子Ｔｉｎ２と中間端子Ｔ３との間は、接続切替信号（ＣＰ）により制御されるスイッチによって接続される。

Ｖ１が入力される端子Ｔｉｎ１と中間端子Ｔ３との間、及び、Ｖ２が入力される端子Ｔｉｎ２と中間端子Ｔ１との間は、接続切替信号の相補信号（ＣＰＢ）により制御されるスイッチによって接続される。

中間端子Ｔ２は、接続切替信号の状態にかかわらず、Ｖ２が出力される構成であればよい。かかる仕様に対応する構成は、例えば図９のようになる。Ｔｉｎ１とＴ１間にスイッチＳＷ１１、Ｔｉｎ１とＴ３間にスイッチＳＷ１３、Ｔｉｎ２とＴ１間にスイッチＳＷ２１、Ｔｉｎ２とＴ３間にスイッチＳＷ２３を備え、Ｔｉｎ２はＴ２と直結されている。スイッチＳＷ１１、ＳＷ２３はスイッチ群１１０１を構成し、接続切替信号ＣＰでオン・オフ制御され、スイッチＳＷ２１、ＳＷ１３はスイッチ群１１０２を構成し、接続切替信号ＣＰＢ（ＣＰの相補信号）でオン・オフ制御される。

図９において、第１の接続状態ではスイッチ群１１０１がオン、スイッチ群１１０２がオフとなることにより、中間端子Ｔ１にＶ１が、中間端子Ｔ２、Ｔ３にＶ２が出力される。第２の接続状態では、スイッチ群１１０２がオン、スイッチ群１１０１がオフとなることにより、中間端子Ｔ３にＶ１が、中間端子Ｔ２、Ｔ１にＶ２が出力される。Ｖ２と中間端子Ｔ２との間はショートされているが、接続状態にかかわらず、中間端子Ｔ２にＶ２が出力される構成であればよい。

図９において、スイッチ１１０１、１１０２は、ＭＯＳトランジスタにより構成することができる。すなわち、ソースまたはドレインの一方をＶ１（またはＶ２）が入力される端子（Ｔｉｎ１またはＴｉｎ２）、他方を中間端子（Ｔ１またはＴ２）に接続し、ゲートに接続切替信号（ＣＰ）またはその相補信号（ＣＰＢ）を入力すればよい。スイッチをＮチャネルトランジスタとする場合は、接続切替信号（ＣＰ）がｈｉｇｈレベルの場合にオン、ｌｏｗレベルの場合にオフとなるので、第１接続状態では接続切替信号（ＣＰ）をｈｉｇｈとし、第１接続状態では接続切替信号（ＣＰ）をｌｏｗとすればよい。

スイッチをＰチャネルトランジスタとする場合は、オン／オフ論理がＮチャネルトランジスタと逆になるので、第１接続状態では、接続切替信号（ＣＰ）をｌｏｗとし、第１接続状態では、接続切替信号（ＣＰ）をｈｉｇｈとすればよい。また、スイッチは、ＮチャネルトランジスタとＰチャネルトランジスタを組み合わせたトランスファゲートにより構成してもよい。

また、正負切替器１２１を制御する信号と、接続切替器１１を制御する信号を同一とすることもできる。この場合、正負切替器１２１と接続切替器１１をまとめて１個の接続切替器とすることもできる。

図１０は、本実施例において正負切替器１２１と接続切替器１１とをまとめて１個の接続切替器１１Ｂとした構成例である。

図１０において、第１の接続状態ではスイッチ群１１１１がオン、スイッチ群１１１２がオフとなることにより、Ｔ１ＰにＶ１が、Ｔ２Ｐ、Ｔ３ＰにＶ２が出力され、Ｔ１Ｍ、Ｔ２Ｍ、Ｔ３Ｍに、Ｔｏｕｔが出力される。第２の接続状態では、スイッチ群１１１２がオン、スイッチ群１１１１がオフとなることにより、Ｔ３ＭにＶ１が、Ｔ２Ｍ、Ｔ１ＭにＶ２が出力され、Ｔ１Ｐ、Ｔ２Ｐ、Ｔ３Ｐに、Ｔｏｕｔが出力される。このように、正負切替器１２１と接続切替器をまとめて構成することで、合計スイッチ数を削減できる。

図１１は、本発明の第２の実施例の構成を示す図である。接続切替器１１は、第１、第２、第３の電圧（Ｖ１、Ｖ２、Ｖ３）が入力され、接続切替信号に応じて、Ｖ１、Ｖ２、Ｖ３が入力される端子と、中間端子Ｔ１〜Ｔ７の接続状態を切り替え、Ｔ１〜Ｔ７のそれぞれに、Ｖ１、Ｖ２、Ｖ３を重複を含めて選択し出力する。

あるいは、接続切替器１１は、接続切替信号により第１の接続状態と、第２の接続状態とを切り替え、第１の接続状態において、Ｔ１〜Ｔ７のうち、
Ｔ１にＶ１を、
Ｔ２、Ｔ３にＶ２を、
Ｔ４、Ｔ５、Ｔ６、Ｔ７にＶ３を出力する。

第２の接続状態において、Ｔ１〜Ｔ７のうち、
Ｔ７にＶ１を、
Ｔ６、Ｔ５にＶ２を、
Ｔ４、Ｔ３、Ｔ２、Ｔ１にＶ３を出力する。

演算器１２は、Ｔ１〜Ｔ７に入力される７個の電圧Ｖ（Ｔ１）〜Ｖ（Ｔ７）の平均電圧を出力端子Ｔｏｕｔに出力する。

接続切替器１１により、Ｖ（Ｔ１）〜Ｖ（Ｔ３）のうち１個がＶ１、２個がＶ２、４個がＶ３となるので、結局、出力電圧Ｖｏｕｔは、

となる。

すなわちＶ１、Ｖ２、Ｖ３を１：２：４に重み付け平均した電圧が出力される。

さらに、この接続切替器１１及び演算器１２を用いてＤＡＣ（デジタルアナログコンバータ）を構成することができる。

図１２は、本実施例における６Ｂｉｔ−ＤＡＣの構成の概念を示す図である。選択回路１３は、６ビットデータにより、４つの参照電圧から、重複を含めて３つの電圧を選択して、Ｔｉｎ１〜Ｔｉｎ３に割り当てる機能を持っている。

４つの参照電圧を、６ビット＝６４レベルの均等間隔の電圧のうち１番目、８番目、５７番目、６４番目（これらをそれぞれＶＧ００，ＶＧ０７，ＶＧ５６，ＶＧ６３と表記する）とし、選択回路１３は、図１３に示す表に従って、Ｔｉｎ１〜Ｔｉｎ３に入力される電圧Ｖ１〜Ｖ３を選択すると、６ビットデータ（Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，０，０，０）に対応する０階調から、（Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（１，１，１，１，１，１）に対応する６３階調までの、６４レベルの線形出力電圧を得ることができる（図１４）。図１３には、階調０から６３までの各々のビットデータと選択回路の出力Ｖ１、Ｖ２、Ｖ３が一覧で示されている。

選択回路１３は、一例として図１５のような構成とされる。ＶＧ００、ＶＧ０７、ＶＧ５６、ＶＧ６３のうちの１つが、Ｄ０、Ｄ３とその相補信号により、オンとされたスイッチを介してＴｉｎ１に出力される。ＶＧ００、ＶＧ０７、ＶＧ５６、ＶＧ６３のうちの１つが、Ｄ１、Ｄ４とその相補信号により、Ｔｉｎ２に、Ｄ２、Ｄ５とその相補信号により、Ｔｉｎ３に出力される。選択回路１３及び演算器１２を用いることにより、４つの参照電圧から、４^３＝６４個の電圧を、演算器の出力端子Ｔｏｕｔに出力することができる（図１４参照）。

図１６は、本実施例の演算器１２の構成を示す図である。図１６を参照すると、
第１〜第７の差動対Ｄｉｆ１〜Ｄｉｆ７と、
出力端子Ｔｏｕｔと、
第１〜第７の差動対Ｄｉｆ１〜Ｄｉｆ７に電流を供給する第１〜第７の電流源ＣＳ１〜ＣＳ７と、
第１〜第７の差動対Ｄｉｆ１〜Ｄｉｆ７の出力対に共通に接続されている負荷回路Ｌ１と、を含む。

前第１〜第７の差動対Ｄｉｆ１〜Ｄｉｆ７の各出力対の第１の出力が互いに共通に第１の接続ノードＮ１に接続され、第１〜第７の差動対Ｄｉｆ１〜Ｄｉｆ７の第２の出力対が互いに共通に第２の接続ノードＮ２に接続されている。

第１の接続ノードＮ１は、負荷回路Ｌ１を構成するＰチャネルトランジスタＰＭ１のドレインに接続され、第２の接続ノードＮ２は、負荷回路Ｌ１を構成するＰチャネルトランジスタＰＭ２のドレインに接続されている。ＰチャネルトランジスタＰＭ１とＰＭ２のゲートは接続され、ソースは電源に接続されている。ＰチャネルトランジスタＰＭ１のドレインとゲート間にはスイッチ１２２Ｍが接続され、ＰチャネルトランジスタＰＭ２のドレインとゲート間にはスイッチ１２２Ｐが接続されており、スイッチ１２２Ｐは制御信号Ｓがｈｉｇｈレベルのときオンし、スイッチ１２２Ｍは制御信号Ｓがｌｏｗレベルのときオンする。

制御信号Ｓ、ＳＢにより、第１の接続ノードＮ１を増幅段Ａ１の入力端に接続するか、第２の接続ノードＮ２を増幅段Ａ１の入力端に接続するかを切り替える切替回路１２３Ｐ、１２３Ｍを備えている。

正負切替器１２１は、制御信号Ｓとその相補信号ＳＢにより、
それぞれ、接続切替器１１の中間端子Ｔ１〜Ｔ７と、第１〜第７の差動対の第１の入力（トランジスタＭ１Ｐ、Ｍ２Ｐ、・・・Ｍ７Ｐのゲート）を接続し、且つ、差動増幅器の出力端子Ｔｏｕｔと、第１〜第７の差動対の第２の入力（トランジスタＭ１Ｍ、Ｍ２Ｍ、・・・Ｍ７Ｍのゲート）を接続するか、又は、
差動増幅器の出力端子Ｔｏｕｔと、第１〜第７の差動対の第１の入力（トランジスタＭ１Ｐ、Ｍ２Ｐ、・・・Ｍ７Ｐのゲート）を接続し、且つ、接続切替器１１の中間端子Ｔ１〜Ｔ７と、第１〜第７の差動対の第２の入力（トランジスタＭ１Ｍ、Ｍ２Ｍ、・・・Ｍ７Ｍのゲート）を接続するか、
を切り替える。

図１６の構成は、図６に示した演算器１２において、差動対を３個から７個に増やした構成になっている。

この演算器１２（差動増幅器）は、差動対Ｄｉｆ１〜Ｄｉｆ７を構成するトランジスタＭ１Ｐ〜Ｍ７Ｐ及びＭ１Ｍ〜Ｍ７Ｍのサイズを互いに等しく、且つ、電流源ＣＳ１〜ＣＳ７の電流値を互いに等しく設定し、さらにＴ１〜Ｔ７に入力される電圧が互いに近い（〜０．２Ｖ程度）場合、出力電圧は式（２）で表される値となる。

また、図１６の構成は、図６の演算器１２と同様に、正負切替器１２１及びスイッチ１２２Ｐ、１２２Ｍ、１２３Ｐ、１２３Ｍにより、差動対の非反転入力（＋）と反転入力（−）を入れ替えることができる。差動対の非反転入力（＋）と反転入力（−）の入れ替え動作については、図６と同様であるため、省略する。

さて、前記第１の実施例で説明したように、演算器１２内部のトランジスタ相互の製造ばらつき（ミスマッチ）が原因で演算誤差やオフセットが発生する場合が多い。

そこで、本発明による効果を示すために、図１６の演算器１２の差動対Ｄｉｆ１〜Ｄｉｆ７、電流源ＣＳ１〜ＣＳ７、負荷回路Ｌ１のトランジスタサイズをランダムにばらつかせ、本発明を適用して第１の接続状態と第２の接続状態を時間的に切り替えて出力した場合の、オフセット電圧の時間平均がとりうる最大値・最小値を、図１７に例示し、隣接階調間電圧（ＤＮＬ）の時間平均がとり得る最大値・最小値の時間平均を、図１８に示した。

また、本発明の効果を示すための比較対象として、差動対間の入れ替えを行わず、差動対の非反転入力（＋）と反転入力（−）のみを切り替えた場合の時間平均もあわせて、図１７（Ｃ）、図１８（Ｃ）に示した。

図１７、図１８を見ると、切替を行わない状態（接続状態１）（A）と比べて、オフセット電圧及びＤＮＬが改善され、ＤＮＬについては、特に、３１−３２階調間が大きく改善されていることがわかる。

図１７（Ｃ）、図１８（Ｃ）の比較例では、差動対の、非反転入力（＋）と反転入力（−）の入力切替により、オフセット電圧は改善されているが、ＤＮＬについては、全く改善されないことがわかる。

このことから、本発明を適用することで、オフセット電圧に加えてＤＮＬも改善できることが示された。

次に本実施例の接続切替器１１の具体的な構成について説明する。

本実施例における接続切替器１１は、
第１の接続状態において、中間端子Ｔ１〜Ｔ７のうち、
Ｔ１にＶ１を、
Ｔ２、Ｔ３にＶ２を、
Ｔ４、Ｔ５、Ｔ６、Ｔ７にＶ３を
出力し、
第２の接続状態において、中間端子Ｔ１〜Ｔ７のうち、
Ｔ７にＶ１を、
Ｔ６、Ｔ５にＶ２を、
Ｔ４、Ｔ３、Ｔ２、Ｔ１にＶ３を
出力する。

従って、
Ｖ１が入力される端子Ｔｉｎ１とＴ１との間、
Ｖ２が入力される端子Ｔｉｎ２とＴ２、Ｔ３との間、
Ｖ３が入力される端子Ｔｉｎ３とＴ５〜Ｔ７との間は、
接続切替信号（ＣＰ）により制御されるスイッチによって接続され、
Ｖ１が入力される端子Ｔｉｎ１と、Ｔ７との間、
Ｖ２が入力される端子Ｔｉｎ２と、Ｔ５、Ｔ６との間、
Ｖ３が入力される端子Ｔｉｎ３と、Ｔ１〜Ｔ３との間は、接続切替信号の相補信号によって制御されるスイッチが接続され、
Ｔ４は接続切替信号の状態にかかわらずＶ３が出力される構成とされる。

かかる接続切替器１１の構成は、例えば図１９に示すようなものとなる。図１９において、
第１の接続状態では、スイッチＳＷ１１、ＳＷ２２、ＳＷ２３、ＳＷ３５、ＳＷ３６、ＳＷ３７よりなるスイッチ群１１０３がオン、スイッチＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ２５、ＳＷ２６、ＳＷ１７よりなるスイッチ群１１０４がオフとなることにより、
Ｔ１にＶ１が、
Ｔ２、Ｔ３にＶ２が、
Ｔ４、Ｔ５、Ｔ６、Ｔ７にＶ３が出力される。なお、スイッチＳＷａｂは、端子Ｔｉｎａ（ａは１、２、３）と端子Ｔｂ（ｂは１〜７）の間に接続されるスイッチを表している。

第２の接続状態では、スイッチ群１１０４がオン、スイッチ群１１０３がオフとなることにより、
Ｔ７にＶ１が、
Ｔ６、Ｔ５にＶ２が、
Ｔ４、Ｔ３、Ｔ２、Ｔ１にＶ３が出力される。

Ｖ３とＴ４との間はショートされているが、接続状態にかかわらずＶ３が出力される構成であればよい。

図１９に示した接続切替器１１は、接続状態によらず、同じ電圧が出力される複数のスイッチをまとめることができる。例えば、
中間端子Ｔ２、Ｔ３は、ともに
第１の接続状態ではＶ２が、
第２の接続状態ではＶ３が出力される。

従って、中間端子Ｔ２、Ｔ３は、どちらの接続状態でも、互いに同じ電圧が出力されるので、中間端子Ｔ２、Ｔ３、及び、スイッチ群１１０３のうち、Ｖ２が接続するスイッチ群は一つのスイッチにまとめることができる。

図１９の接続切替器１１に対して、このようにスイッチをまとめた構成を、図２０に示す。図２０では、図１９の中間端子Ｔ２とＴ３、中間端子Ｔ５とＴ６において、それぞれ１つにまとめられている（スイッチが共通化されている）。図２０に示した構成の場合、図１９に比べて、スイッチの数を削減できる。なお、図１９、２０において、各スイッチは、前記実施例１と同様に、Ｎチャネルトランジスタ、Ｐチャネルトランジスタなどにより構成することができる。

さらに、前記実施例１と同様に、正負切替器１２１を制御する信号と接続切替器１１を制御する信号を同じとする場合、正負切替器１２１と接続切替器１１をまとめて、１個の接続切替器としてもよい。

図２１は、本実施例において、正負切替器１２１と接続切替器１１をまとめて１個の接続切替器１１Ｂとし、スイッチ総数を削減したものである。接続切替信号ＣＰがｈｉｇｈのとき、スイッチ群１１１３がオンし、スイッチ群１１１４はオフし、Ｔｉｎ１はＴ１Ｐに接続され、Ｔｉｎ２はＴ２ＰとＴ３Ｐに接続され、Ｔｉｎ３はＴ４Ｐ、Ｔ５Ｐ、Ｔ６Ｐ、Ｔ７Ｐに接続され、出力端子ＴｏｕｔはＴ１Ｍ〜Ｔ７Ｍに接続される。接続切替信号ＣＰがｌｏｗのとき（ＣＰＢがｈｉｇｈ）、スイッチ群１１１４がオンし、スイッチ群１１１３はオフし、Ｔｉｎ１はＴ７Ｍに接続され、Ｔｉｎ２はＴ５ＭとＴ６Ｍに接続され、Ｔｉｎ３はＴ１Ｍ、Ｔ２Ｍ、Ｔ３ＭＰ、Ｔ４Ｍに接続され、ＴｏｕｔはＴ１Ｐ〜Ｔ７Ｐに接続される。

さらに、図１９の構成を、図２０のような構成としたのと同様に、図２１の構成についても、第１と第２の接続状態で、入出力が同一のスイッチをまとめることができ、例えば図２２のように構成することもできる。Ｔ２ＰとＴ３Ｐ、Ｔ５ＰとＴ６Ｐ、Ｔ２ＭとＴ３Ｍ、Ｔ５ＭとＴ６Ｍにおいてそれぞれ１つにまとめられている（スイッチが共通化されている）。

以上、差動対が３個である場合と７個である場合の２つの実施例について、本発明を適用する例を示したが、図２や図１２の例を拡張すると、一般的に以下のように書くことができる。

すなわち、
２Ｋ個の参照電圧から、重複を含めてＭ個の電圧Ｖ１〜ＶＭを選択する選択回路と、
Ｖ１〜ＶＭが入力されるＭ個の端子と、２^Ｍ−１個の中間端子Ｔ１〜Ｔ（２^Ｍ−１）を備え、該中間端子Ｔ１〜Ｔ（２^Ｍ−１）のうち、
１個の中間端子にＶ１、
２個の中間端子にＶ２、
４個の中間端子にＶ３、
・・・、
２（^ｉ−１）個の中間端子にＶｉ（但し１≦ｉ≦Ｍ）、
・・・、
２^Ｍ−１個の中間端子にＶＭを出力する接続切替器と、
２^Ｍ−１個の中間端子Ｔ１〜Ｔ（２^Ｍ−１）に与えられた電圧Ｖ（Ｔ１）〜Ｖ（Ｔ（２^Ｍ−１））の平均電圧を出力端子Ｔｏｕｔに出力する演算器から構成されるＤＡＣを構成できる。

このＤＡＣにおいては、参照電圧を、均等間隔の２^ＫＭレベルの電圧のうち、
１＋（２^Ｍ−１）Σ_ｉ＝１ ^Ｋ （α_ｉ×２^{（ｉ−１）Ｍ}）番目（但し、α_１〜α_Ｋは０または１をとるものとする）に設定することにより、２^ＫＭ個の均等間隔の出力電圧が得られる。

さて、実施例１や実施例２で説明したどちらの例においても、
中間端子（Ｔ１など）の数＝（入力電圧数（Ｖ１など）の２乗）−１
が成り立っている。

さらに、Ｖ１〜Ｖ３のうちのいずれか一つは、必ず、全中間端子（＝Ｎ個とする）のうち（Ｎ＋１）／２個の中間端子に割り当てられており、
第１の接続状態においてその（Ｎ＋１）／２個の中間端子に割り当てられる電圧をＶｘとすると、第２の接続状態では、第１の接続状態でＶｘが割り当てられていた（Ｎ＋１）／２個の中間端子のうち１個はＶｘのままで、残りの（Ｎ−１）／２個の中間端子は、Ｖｘ以外の電圧が割り当てられ、第１の接続状態でＶｘ以外が割り当てられていた（Ｎ−１）／２個の中間端子にはＶｘが割り当てられる、切り替えが行われている、ことがわかる。

本発明の第２の実施例について、上記Ｖｘに相当する電圧は、Ｖ３であり、Ｖ３は、７個の中間端子Ｔ１〜Ｔ７のうち（７＋１）／２＝４個の中間端子に割り当てられている。

第１の接続状態で、Ｖ３が割り当てられていた４個の中間端子のうち、１つはＶ３のままで、残りの３つは、第２の接続状態において、１つの中間端子にＶ１、２つの中間端子にＶ２が割り当てられる。第１の接続状態でＶ３が割り当てられていなかった（＝Ｖ１，Ｖ２が割り当てられていた）３個の中間端子は、第２の接続状態では、Ｖ３が割り当てられる。

このように、電圧と中間端子の接続切替のアルゴリズムを拡張すると、前述した、図２や図１２を拡張したＤＡＣについても、本発明を適用することができることは、容易に推察できる。

すなわち、
第１の接続状態において、
中間端子Ｔ１〜Ｔ（２^Ｍ−１）のうち、
２ ^{（Ｍ−１）} 個の中間端子にＶＭを割り当て、残りの中間端子のうち、
１個の中間端子にＶ１、
２個の中間端子にＶ２、
４個の中間端子にＶ３、・・・、
２ ^{（Ｍ−２）}個の中間端子にＶ（Ｍ−１）
を割り当てる。

第２の接続状態では、第１の接続状態においてＶＭが割り当てられていた２ ^{（Ｍ−１）} 個の中間端子のうち、
１個の中間端子はＶＭのままで、残りの２^{（Ｍ−１）}−１個のうち、
１個の中間端子にＶ１、
２個の中間端子にＶ２、
４個の中間端子にＶ３、・・・、
２ ^{（Ｍ−２）} 個の中間端子にＶ（Ｍ−１）
を割り当て、
第１の接続状態においてＶ１〜ＶＭ−１が割り当てられていた２^{（Ｍ−１）}−１個の中間端子には、全てＶＭを割り当てる。

かかる切り替えを行うことによって、差動対が３個、７個の場合以外（一般的に２^Ｍ−１個）においても、本発明を適用することができる。例えばＭ＝４とすると、中間端子の数は２^４−１＝１５個となる。

接続切替器１１は、中間端子Ｔ１〜Ｔ１５のうち
１個の中間端子にＶ１を、
２個の中間端子にＶ２を、
４個の中間端子にＶ３を、
８個の中間端子にＶ４を割り当てる。

そして、本発明による接続切替により、
第１の接続状態において、中間端子Ｔ１〜Ｔ１５のうち、
８個の中間端子にＶ４を割り当て、
残りの中間端子のうち、１個の中間端子にＶ１、２個の中間端子にＶ２、４個の中間端子にＶ３を割り当てる。

第２の接続状態では、
第１の接続状態においてＶ４が割り当てられていた８個の中間端子のうち、
１個はＶ４のままとし、
残りの７個のうち、１個の中間端子にＶ１、２個の中間端子にＶ２、４個の中間端子にＶ３を割り当て、
第１の接続状態において、Ｖ１〜Ｖ３が割り当てられていた７個の中間端子には、全てＶ４を割り当てる、ように切替を行えばよい。

このように本発明を適用することにより、２つの接続状態の切り替えのみで、演算器の素子ばらつきの影響を低減し、高精度な出力回路を実現することができる。

次に、液晶用途など表示装置のデータドライバに、本発明の出力回路を適用した構成について説明する。図２３は、本発明に係る表示装置のデータドライバの一実施例の構成を示す図である。特に制限されないが、図２３には、一例として、デジタルアナログ回路（DAC）１５を、前記実施例２で説明した、接続切替器１１、演算器１２、デコーダ１３によって構成した例が示されており、６ビット出力（６４階調）が可能なデータドライバである。各ＤＡＣ（１５）の出力Tｏｕｔは、図示されない表示パネルのデータ線（図２４の９６２）に接続される。

ラッチアドレスセレクタ９２１、ラッチ９２２等の回路ブロックは、図２６に示したものと同様である。

参照電圧発生回路（１６）は、６４個の出力レベルに対して４個の参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆ４）を生成し、複数のＤＡＣ（１５）に対して共有されている。そして、４個の各参照電圧が、等間隔な６４レベルの電圧のうち１番目、８番目、５７番目、６４番目で設定されるとき、各ＤＡＣ（１５）の出力電圧は、（２）式で表され、６４個の出力レベルはリニアとなる。

従って、６４レベルの出力電圧数に対し、参照電圧が４個であるため、ＤＡＣの省面積化を実現することができる。

接続切替器１１には、複数のＤＡＣ（１５）に対して、共通の接続切替信号が入力され、接続切替信号に応じて、デコーダ１３によって選択された３つの電圧を、演算器１２の７個の中間端子に割り当てる。

そして、接続切替信号に応じて全てＤＡＣ（１５）が第１の接続状態、または第２の接続状態をとるため、接続切替信号の周期的な切替により各ＤＡＣの出力が時間平均化される。

あるいは、接続切替信号は全てのＤＡＣ（１５）に対して共通に備える構成としなくてもよい。

例えば、図２３のＤＡＣ（１５）のうち、左から数えて奇数番目のＤＡＣには、接続切替信号を、偶数番目のＤＡＣには、接続切替信号の相補信号を入力すると、奇数番目のＤＡＣが第１の接続状態のときは、偶数番目のＤＡＣは第２の接続状態になり、奇数番目のＤＡＣが第２の接続状態のときは、偶数番目のＤＡＣは第１の接続状態になる。こうすることで、各ＤＡＣの出力電圧を時間平均するのと同時に、空間平均することもできる。

なお、図２３の各ＤＡＣは、６４（＝２^６）個の出力レベルを１ブロックとして、複数ブロックで構成してもよい。その場合、参照電圧発生回路１６も４個の参照電圧がブロック数分設けられる。

また、図２３において、参照電圧発生回路（階調電圧発生回路）１６と、デコーダ１３と、演算器１２の各々は、参照電圧発生回路１６で生成される電圧により、その電源電圧が規定される。

一方、ラッチアドレスセレクタ９２１、ラッチ９２２の各々は、前記電源電圧とは個別に設定することができ、省面積化や省電力化を目的に、参照（階調）電圧発生回路１６、デコーダ１３、演算器１２の電源電圧よりも、低い電源電圧に設定するようにしてもよい。このようにした場合、レベル変換用にレベルシフト回路（不図示）が設けられる。本発明に適用する場合、レベルシフト回路（不図示）は、ラッチ９２２とデコーダ１３との間に設けることが好ましい。

図２４は、本発明を表示装置に適用した場合の例を示している。図２４において、データドライバ９８０は、図２３の構成よりなるデータドライバで、１２ビットデータ入力で４０９６個のリニア出力とされている。

リニア出力のデータドライバを用いる場合には、多数のリニア出力レベルの中で表示デバイス（液晶や有機ＥＬ素子など）のガンマ特性に合う階調電圧を割り当てることで表示デバイスのガンマ特性に合わせた階調電圧を出力することができる。そのため、データドライバは、表示階調数よりも多いリニア階調数を有する。

図２４に示す例では、表示階調に対応したＬビットのデータをリニア階調に対応した１２ビットデータ（Ｌ＜１２）に変換するためのデータ変換テーブル９９１と、データ変換テーブル９９１を参照して、データ変換を行うデータ変換回路９９０とを備えている。

データ変換テーブル９９１は、例えば液晶のガンマカーブや液晶や有機ＥＬ（Electro luminescence）のＲＧＢごとの特性に対応させたものなどが好適である。

データ変換テーブル９９１とデータ変換回路９９０は、データドライバ９８０に、１２ビットデータが入力される構成であればよく、図２４のように表示コントローラー９５０とリンクさせて備えることが、簡便である。

図２３のデータドライバの各接続切替器１１に入力される接続切替信号の切替周期は、表示装置の１画面の書換え周期（フレーム周期）の整数倍やデータ線の書換え周期（ライン周期）の整数倍で切り替えることができる。この場合、同じ映像データに対する表示装置の輝度が１画面の書換え周期の整数倍で平均化されることにより、表示品質を向上させることができる。

また、接続切替信号の切替周期は、階調電圧信号をデータ線に駆動する１データ期間内に複数回切り替えてもよい。この場合、データ線は大きな容量性負荷であるため、比較的小さな正及び負のオフセットが交互に供給されれば、データ線内で緩和されて平均化される。これにより表示品質を向上させることもできる。

このように、本発明を表示装置に適用すると、図２３の各ＤＡＣの出力電圧すなわち表示装置の駆動電圧が時間平均化され、ＤＡＣ内の演算器１２の素子ばらつきに起因する画像表示ムラを低減することができる。その結果、高品位な画像表示を実現することができる。

その他の方式も含め、このような表示装置のデータドライバのいずれに対しても、本発明に係るＤＡＣを適用することにより、表示装置の低コスト化や額縁化を促進することができると同時に、高品位な画像表示を得ることができる。

例えば、液晶表示装置と同様に、データ線に多値レベルの電圧信号を出力して表示を行うアクティブマトリクス駆動方式の有機ＥＬディスプレイなどの表示装置に対しても、本発明に係る出力回路を適用できることは勿論である。

また、図２４ではリニア出力のデータドライバを用いた例を示したが、データ変換回路９９０を用いず、１２ビットの映像データを入力し１２ビットの出力電圧を得る構成としてもよく、この場合は表示デバイスのガンマ特性に合うように、参照電圧発生回路１６の出力電圧を設定すればよい。

上記実施例で説明したＤＡＣは、ＭＯＳトランジスタで構成されており、液晶表示装置の駆動回路では、例えば多結晶シリコンからなるＭＯＳトランジスタ（ＴＦＴ）で構成してもよい。また、上記実施例では、集積回路に適用した例を示したが、ディスクリート素子構成にも適用できることは勿論である。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例における出力回路の構成を示す図である。 本発明の第１の実施例におけるデジタルアナログ回路（ＤＡＣ）の構成を示す図である。 本発明の第１の実施例におけるビットデータと選択回路の出力との関係を示す図である。 本発明の第１の実施例における、各階調に対する選択回路の出力電圧と演算器の出力電圧の関係を示す図である。 本発明の第１の実施例におけるデコーダの構成例を示す図である。 本発明の第１の実施例における演算器の構成例を示す図である。 本発明の第１の実施例における演算器の出力誤差と、接続切替による平均出力誤差をプロットしたグラフである。 本発明の第１の実施例における演算器のＤＮＬと、接続切替による平均ＤＮＬをプロットしたグラフである。 本発明の第１の実施例における接続切替器の構成例を示す図である。 本発明の第１の実施例における接続切替器と正負切替器を合成した構成の例を示す図である。 本発明の第２の実施例における出力回路の構成を示す図である。 本発明の第２の実施例におけるデジタルアナログ回路（ＤＡＣ）の構成を示す図である。 本発明の第２の実施例におけるビットデータと選択回路の出力との関係を示す図である。 本発明の第２の実施例における、各階調に対する選択回路の出力電圧と演算器の出力電圧の関係を示す図である。 本発明の第２の実施例におけるデコーダの構成例を示す図である。 本発明の第２の実施例における演算器の構成例を示す図である。 本発明の第２の実施例における演算器の出力誤差と、接続切替による平均出力誤差をプロットしたグラフである。 本発明の第２の実施例における演算器のＤＮＬと、接続切替による平均ＤＮＬをプロットしたグラフである。 本発明の第２の実施例における接続切替器の構成例を示す図である。 本発明の第２の実施例における接続切替器の別の構成例を示す図である。 本発明の第２の実施例における接続切替器と正負切替器を合成した構成の例を示す図である。 本発明の第２の実施例における接続切替器と正負切替器を合成した構成の別の例を示す図である。 本発明をデータドライバに適用した場合の構成例を示す図である。 本発明を用いたデータドライバをアクティブマトリクス型液晶表示装置に適用した場合の構成例を示す図である。 アクティブマトリクス型液晶表示装置の構成を示す図である。 従来のデータドライバの構成を示す図である。 特許文献１記載のＤＡＣの構成を示す図である。 特許文献２記載の差動増幅器の構成を示す図である。

符号の説明

１１ 接続切替器
１１Ｂ 接続切替器と正負切替器の合成回路
１２ 演算器
１３ 選択回路（デコーダ）
１５ ＤＡＣ
１６ 参照電圧発生回路
４２ スイッチ回路
８５−１ アンプ回路
１２１ 正負切替器（＋−切替器）
１２２Ｐ、１２２Ｍ、１２３Ｐ、１２２Ｍ スイッチ
９２１ ラッチアドレスセレクタ
９２２ ラッチ
９５０ 表示コントローラー
９６０ 表示部
９６１ 走査線
９６２ データ線
９６３ 薄膜トランジスタ
９６４ 画素電極
９６５ 液晶容量
９６６ 対向基板電極
９７０ ゲートドライバ
９８０ データドライバ
９８１ ラッチアドレスセレクタ
９８２ ラッチ
９８３、９８６ 参照電圧発生回路（階調電圧発生回路）
９８４、９８７ デコーダ
９８５ バッファ回路
９９０ データ変換回路
９９１ データ変換テーブル
１１０１〜１１０４、１１１１〜１１１４、１２１１〜１２１４ スイッチ群
４００１、４００１ｂ ストリングＤＡＣ部
４００２、４００３ 入力端子
４００４ 差動対入力選択スイッチ
４１００ 内挿アンプ部
４１１０、４１２０、４１３０、４１４０ 差動対
４１１１、４１２１、４１３１、４１４ 非反転入力
４１１２、４１２２、４１３２、４１４２ 反転入力
４１５０ 負荷回路
Ａ１ 増幅段
ＣＰ、ＣＰＢ 接続切替信号
ＣＳ１〜ＣＳ７ 電流源
Ｄｉｆ１〜Ｄｉｆ７ 差動対
Ｌ１ 負荷回路
Ｍ１Ｐ〜Ｍ７Ｐ、Ｍ１Ｍ〜Ｍ７Ｍ Ｎチャネルトランジスタ
ＭＣＭＰ、ＭＣＭＭ Ｐチャネルトランジスタ
Ｒ０００〜Ｒ２５５、Ｒ０００ｂ〜Ｒ２５５ｂ 抵抗ストリング
Ｓ０００〜Ｓ２５５、Ｓ０００ｂ〜Ｓ２５５ｂ 抵抗端電圧選択スイッチ
Ｓ、ＳＢ 制御信号
Ｔ１〜Ｔ７ 中間端子
Ｔｏｕｔ 出力端子

Claims (19)

1. 第１乃至第Ｍ（但し、Ｍは２≦Ｍを満たす整数）の電圧（Ｖ１、Ｖ２、・・・ＶＭ）が入力される第１乃至第Ｍの端子と、第１乃至第（２^Ｍ−１）の中間端子を備え、
   接続切替信号により、第１の接続状態と第２の接続状態を切り替え、
   前記第１の接続状態において、
   前記第１乃至第（２ ^Ｍ −１）の中間端子のうち、２ ^{（Ｍ−１）} 個の中間端子に前記第Ｍの電圧ＶＭを割り当て、残りの中間端子のうち、
   １個の中間端子に前記第１の電圧Ｖ１、
   ２個の中間端子に前記第２の電圧Ｖ２、
   ４個の中間端子に前記第３の電圧Ｖ３、・・・、
   ２ ^{（Ｍ−２）} 個の中間端子に前記第（Ｍ−１）の電圧Ｖ（Ｍ−１）
   を割り当て、
   前記第２の接続状態では、第１の接続状態において前記第Ｍの電圧ＶＭが割り当てられていた２ ^{（Ｍ−１）} 個の中間端子のうち、
   １個の中間端子は前記第Ｍの電圧ＶＭのままで、残りの２ ^{（Ｍ−１）} −１個のうち、
   １個の中間端子に前記第１の電圧Ｖ１、
   ２個の中間端子に前記第２の電圧Ｖ２、
   ４個の中間端子に前記第３の電圧Ｖ３、・・・、
   ２ ^{（Ｍ−２）} 個の中間端子に前記第（Ｍ−１）の電圧Ｖ（Ｍ−１）
   を割り当て、
   前記第１の接続状態において前記第１の電圧Ｖ１〜前記第（Ｍ−１）の電圧Ｖ（Ｍ−１）が割り当てられていた２ ^{（Ｍ−１）} −１個の中間端子には、全て前記第Ｍの電圧ＶＭを割り当てる、接続切替器と、
   前記第１乃至第（２^Ｍ−１）の中間端子に与えられた電圧の平均電圧を出力端子に出力する演算器と、
   を備えた、ことを特徴とする出力回路。
2. 前記Ｍは２であり、
   前記接続切替器は、
   第１及び第２の電圧が入力される第１及び第２の端子と、
   第１乃至第３の中間端子と、
   を備え、
   前記接続切替器は、前記接続切替信号により、第１の接続状態と第２の接続状態を切り替え、
   前記第１の接続状態において、前記第１、第２、第３の中間端子に、それぞれ、前記第１の電圧、前記第２の電圧、前記第２の電圧を出力し、
   前記第２の接続状態において、前記第１、第２、第３の中間端子に、それぞれ、前記第２の電圧、前記第２の電圧、前記第１の電圧を出力し、
   前記演算器は、前記第１乃至第３の中間端子に与えられた電圧の平均電圧を、前記出力端子に出力する、ことを特徴とする、請求項１記載の出力回路。
3. 前記接続切替器において、
   前記第１の電圧が入力される第１の端子と前記第１の中間端子との間、及び、
   前記第２の電圧が入力される第２の端子と前記第３の中間端子との間には、
   前記接続切替信号によって制御されるスイッチがそれぞれ接続され、
   前記第１の端子と前記第３の中間端子との間、及び、
   前記第２の端子と前記第１の中間端子との間には、
   前記接続切替信号の相補信号によって制御されるスイッチがそれぞれ接続され、
   前記第２の端子は前記第２の中間端子に接続され、
   前記第２の中間端子には、前記接続切替信号の状態によらず、前記第２の電圧が出力される、ことを特徴とする請求項２に記載の出力回路。
4. 前記Ｍは３であり、
   前記接続切替器は、
   第１乃至第３の電圧が入力される第１乃至第３の端子と、
   第１乃至第７の中間端子と、
   を備え、
   前記接続切替器は、前記接続切替信号により、第１の接続状態と第２の接続状態を切り替え、
   前記第１の接続状態において、前記第１中間端子に前記第１の電圧を出力し、前記第２及び第３の中間端子に前記第２の電圧を出力し、前記第４乃至第７の中間端子に前記第３の電圧を出力し、
   前記第２の接続状態において、前記第１乃至第４の中間端子に前記第３の電圧を出力し、前記第５及び第６の中間端子に前記第２の電圧を出力し、前記第７の中間端子に前記第１の電圧を出力し、
   前記演算器は、前記第１乃至第７の中間端子に与えられた電圧の平均電圧を、前記出力端子に出力する、ことを特徴とする、請求項１に記載の出力回路。
5. 前記接続切替器において、
   前記第１の電圧が入力される第１の端子と前記第１の中間端子との間、
   前記第２の電圧が入力される第２の端子と前記第２及び第３の中間端子との間、
   前記第３の電圧が入力される第２の端子と前記第５乃至第７の中間端子との間には、
   前記接続切替信号によって制御されるスイッチがそれぞれ接続され、
   前記第１の端子と前記第７の中間端子との間、
   前記第２の端子と前記第５及び第６の中間端子との間、
   前記第３の端子と前記第１乃至第３の中間端子との間には、
   前記接続切替信号の相補信号によって制御されるスイッチがそれぞれ接続され、
   前記第３の端子は前記第４の中間端子に接続され、
   前記第４の中間端子には、前記接続切替信号の状態によらず前記第３の電圧が出力される、
   ことを特徴とする請求項４に記載の出力回路。
6. 前記演算器は、
   第１乃至第３の差動対と、
   出力端子と、
   前記第１乃至第３の差動対に電流をそれぞれ供給する第１乃至第３の電流源と、
   前記第１乃至第３の差動対の出力対に共通に接続されている負荷回路と、
   を含み、
   前記第１乃至第３の差動対の各出力対の第１の出力が互いに共通に第１の接続ノードに接続され、
   前記第１乃至第３の差動対の各出力対の第２の出力が互いに共通に第２の接続ノードに接続され、
   前記出力回路の出力端子に、出力端が接続されている増幅段と、
   所定の制御信号に応じて、前記第１の接続ノード又は前記第２の接続ノードを前記増幅段の入力端に接続する切替回路と、
   を含む差動増幅器と、
   前記制御信号により、
   前記接続切替器の前記第１乃至第３の中間端子と、前記第１乃至第３の差動対の各入力対の第１の入力とがそれぞれ接続され、且つ、前記差動増幅器の出力端子が前記第１乃至第３の差動対の各入力対の第２の入力に接続される第１の接続構成と、
   前記差動増幅器の出力端子が前記第１乃至第３の差動対の各入力対の第１の入力に接続され、且つ、前記接続切替器の前記第１乃至第３の中間端子と、前記第１乃至第３の差動対の各入力対の第２の入力とがそれぞれ接続される第２の接続構成と、
   を切り替える正負切替器と、
   を備えている、ことを特徴とする、請求項２又は３に記載の出力回路。
7. 前記差動増幅器は、
   前記第１乃至第３の差動対を構成する素子のサイズが互いに等しく、
   前記第１乃至第３の電流源の電流値が互いに等しい、ことを特徴とする、請求項６に記載の出力回路。
8. 前記演算器は、
   第１乃至第７の差動対と、
   出力端子と、
   前記第１乃至第７の差動対に電流をそれぞれ供給する第１乃至第７の電流源と、
   前記第１乃至第７の差動対の出力対に共通に接続されている負荷回路と、
   を含み、
   前記第１乃至第７の差動対の各出力対の第１の出力が互いに共通に第１の接続ノードに接続され、
   前記第１乃至第７の差動対の各出力対の第２の出力が互いに共通に第２の接続ノードに接続され、
   前記出力端子に出力端が接続されている増幅段と、
   所定の制御信号により、前記第１の接続ノード又は前記第２の接続ノードを、前記増幅段の入力端に接続する切替回路と、
   を含む差動増幅器と、
   前記制御信号により、
   前記接続切替器の前記第１乃至第７の中間端子と、前記第１乃至第７の差動対の各入力対の第１の入力とがそれぞれ接続され、且つ、前記差動増幅器の出力端子が前記第１乃至第７の差動対の各入力対の第２の入力に接続される第１の接続構成と、
   前記差動増幅器の出力端子が前記第１乃至第７の差動対の各入力対の第１の入力に接続され、且つ、前記接続切替器の前記第１乃至第７の中間端子と、前記第１乃至第７の差動対の各入力対の第２の入力とがそれぞれ接続される第２の接続構成と、
   を切り替える正負切替器と、
   を備えている、ことを特徴とする請求項４又は５に記載の出力回路。
9. 前記差動増幅器は、
   前記第１乃至第７の差動対を構成する素子のサイズが互いに等しく、且つ、
   前記第１乃至第７の電流源の電流値が互いに等しい、ことを特徴とする、請求項８に記載の出力回路。
10. 前記接続切替器を制御する前記接続切替信号と、前記正負切替器を制御する前記制御信号は、同一の信号である、ことを特徴とする、請求項６乃至９のいずれか一に記載の出力回路。
11. 前記接続切替器は、制御する前記接続切替信号が同一であり、入力される前記入力電圧が互いに同一である複数のスイッチを１つを除いて省略した構成とされる、ことを特徴とする請求項１乃至１０のいずれか一に記載の出力回路。
12. 前記接続切替器と前記正負切替器とが一つの回路にまとめられてなる、ことを特徴とする請求項１０に記載の出力回路。
13. 前記接続切替器は、前記接続切替信号により、所定の時間間隔で前記第１の接続状態と前記第２の接続状態を切り替え、
    前記第１の接続状態における前記演算器の出力電圧と、前記第２の接続状態における前記演算器の出力電圧と、を時間的に平均した電圧を出力することを特徴とする、請求項１乃至１１のいずれか一に記載の出力回路。
14. 前記演算器は、
    第１乃至第（２^Ｍ−１）の差動対と、
    出力端子と、
    前記第１乃至第（２^Ｍ−１）の差動対に電流をそれぞれ供給する第１乃至第（２^Ｍ−１）の電流源と、
    前記第１乃至第（２^Ｍ−１）の差動対の出力対に共通に接続されている負荷回路と、を含み、
    前記第１乃至第（２^Ｍ−１）の差動対の各出力対の第１の出力が互いに共通に第１の接続ノードに接続され、
    前記第１乃至第（２^Ｍ−１）の差動対の各出力対の第２の出力が互いに共通に第２の接続ノードに接続され、
    前記出力端子に出力端が接続されている増幅段と、
    所定の制御信号により、前記第１の接続ノード又は前記第２の接続ノードを、前記増幅段の入力端に接続する切替回路と、
    を含む差動増幅器と、
    前記制御信号により、
    前記接続切替器の前記第１乃至第（２^Ｍ−１）の中間端子と、前記第１乃至第（２^Ｍ−１）の差動対の各入力対の第１の入力とがそれぞれ接続され、且つ、前記差動増幅器の出力端子が前記第１乃至第（２^Ｍ−１）の差動対の各入力対の第２の入力に接続される第１の接続構成と、
    前記差動増幅器の出力端子が前記第１乃至第（２^Ｍ−１）の差動対の各入力対の第１の入力に接続され、且つ、前記接続切替器の前記第１乃至第（２^Ｍ−１）の中間端子と、前記第１乃至第（２^Ｍ−１）の差動対の各入力対の第２の入力とがそれぞれ接続される第２の接続構成と、
    を切り替える正負切替器と、
    を備えている、ことを特徴とする請求項１記載の出力回路。
15. ２^Ｋ個（但し、Ｋは１以上の整数）個の参照電圧から重複を含めてＭ個（但し、Ｍは２以上の整数）の電圧（Ｖ１、Ｖ２、・・・ＶＭ）を選択する選択回路と、
    請求項１又は１４に記載の前記出力回路と、
    を備え、
    前記出力回路は、前記選択回路からのＭ個の電圧（Ｖ１、Ｖ２、・・・ＶＭ）を第１乃至第Ｍの端子にそれぞれ受け、
    ２^Ｋ個（但し、Ｋは１以上の整数）個の参照電圧は、均等間隔の２^ＫＭレベルの電圧のうち、１＋（２^Ｍ−１）Σ_ｉ＝１ ^Ｋ（α_ｉ×２^{（ｉ−１）Ｍ}）番目（但し、α_１〜α_Ｋは０または１をとる）に設定されており、２^ＫＭ個の均等間隔の出力電圧が得られる、ことを特徴とする、デジタルアナログ変換器。
16. 入力されたデジタルデータ信号に基づきデータ線を駆動するデータドライバにおいて、
    請求項１乃至１５のうちいずれか一に記載の前記出力回路を備えたことを特徴とするデータドライバ。
17. 請求項１６記載の前記データドライバにおいて、
    前記複数のデータ線を駆動する複数の出力回路と、複数の前記出力回路のそれぞれの前記接続切替器を制御する接続切替信号とを備え、
    複数の前記出力回路が２つのグループに分けられ、
    前記接続切替信号は、
    一のグループの前記出力回路を前記第１の接続状態に制御するとき、他のグループの前記出力回路を前記第２の接続状態に制御し、
    前記一のグループの前記出力回路を前記第２の接続状態に制御するとき、前記他のグループの前記出力回路を前記第１の接続状態に制御する、
    ことを特徴とするデータドライバ。
18. 請求項１乃至１５のうちいずれか一に記載の前記出力回路を含むデータドライバと、
    表示パネルと、
    を備え、
    前記データドライバの出力信号に基づき、前記表示パネルのデータ線を駆動してなる、ことを特徴とする表示装置。
19. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
    を備え、
    前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方の入力が対応する前記画素電極に接続され、
    前記ドレイン及びソースの他方の入力が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータ
    ドライバと、
    を備え、
    前記データドライバは、請求項１６又は１７記載の前記データドライバよりなる、
    ことを特徴とする表示装置。

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