JP7374627B2

JP7374627B2 - デジタルアナログ変換回路、表示装置、電子機器

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Publication number: JP7374627B2
Application number: JP2019121953A
Authority: JP
Inventors: 雄前橋
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2019-06-28
Filing date: 2019-06-28
Publication date: 2023-11-07
Anticipated expiration: 2039-06-28
Also published as: JP2024010086A; JP2021010076A; US11145243B2; US20200410922A1

Description

本発明は、デジタル信号をアナログ信号に変換するデジタルアナログ変換回路、およびデジタルアナログ変換回路を備える表示装置、電子機器に関する。

入力されるデジタル信号をアナログ信号に変換するデジタルアナログ変換部（ＤｉｇｉｔａｌＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ：以下、ＤＡＣと表記することがある）を備えるデジタルアナログ変換回路が知られている。

ＤＡＣの構成については種々のものが提案されているが、特許文献１に記載のＤＡＣの構成は、互いに異なる電圧が入力される複数の選択回路を備えている。複数の選択回路の各々は、複数ビットの信号が入力される論理回路８１３Ａ、スイッチ８１２Ａを備える。スイッチ８１２Ａのオン、オフは論理回路８１３Ａの出力によって、制御される。

特開２００６－２７０８５８号公報

特許文献１はＤＡＣの回路面積を低減する検討を行っているものの、スイッチ８１２Ａを制御する論理回路の回路面積を低減する検討が不十分である。

本発明は、複数の電圧の中から出力する電圧を選択する複数の選択部のそれぞれの回路面積を低減する課題を解決する。

本発明は上記の課題を鑑みてなされたものであり、一の態様は、複数ビットのデジタル信号が入力される、複数のデコーダと、値の異なる複数の電圧を出力する電圧出力部と、前記複数のデコーダのそれぞれに各々が対応するように設けられた複数の出力線と、を有するデジタルアナログ変換回路であって、前記複数のデコーダのそれぞれは、前記デジタル信号が入力され、それぞれ２つ以上のビットが入力される第１演算回路と、前記デジタル信号の一部が入力される第２演算回路と、前記第１演算回路の論理演算結果及び前記第２演算回路の論理演算結果がそれぞれ入力される、複数の選択部と、を有し、
前記複数の選択部のそれぞれは、前記電圧出力部の電圧が入力され、前記第２演算回路の論理演算結果に基づいた電圧を出力する電圧選択部と、前記複数の出力線のうちの第１出力線と、前記電圧選択部とを接続するスイッチと、前記第１演算回路の論理演算結果が入力され、前記スイッチを制御する選択手段と、を有し、
前記選択手段は、前記スイッチを前記第１演算回路の論理演算結果によって制御することを特徴とするデジタルアナログ変換回路である。

本発明により、複数の電圧の中から出力する電圧を選択する複数の選択部のそれぞれの回路面積を低減することができる。

表示装置の構成を示した模式図列ＤＡＣ回路の構成を示した図列ＤＡＣ回路の構成を示した図列ＤＡＣ回路の構成を示した図列ＤＡＣ回路の構成を示した図列ＤＡＣ回路の構成を示した図電子機器の構成を示した図

以下、図面を参照しながら実施形態を説明する。

なお、以下に述べる実施形態では、デジタルアナログ変換部を備えるデジタルアナログ変換回路を有する表示装置を中心に説明する。ただし、本発明は表示装置に限定されるものではなく、デジタル信号をアナログ信号に変換するデジタルアナログ変換回路一般に適用可能である。

（第１実施形態）
図１は本実施形態に関する表示装置の一形態を示す概略図である。画素アレイ１００には複数行および複数列（二次元状）に渡って配された複数の画素１０１を有する。各々の画素１０１は、垂直走査回路２００から走査線２１０を介して制御信号が入力され、信号出力回路３００から出力線３１０を介して輝度信号電圧（アナログ信号）が入力される。垂直走査回路２００および信号出力回路３００は制御回路４００によって制御される。画素１０１は発光ダイオード（発光素子）を備え、入力される輝度信号電圧に対応した発光量で発光する。

信号出力回路３００は、水平走査回路３０１と、列ＤＡＣ回路３０２と、列ドライバ回路３０３を有する。水平走査回路３０１によって走査され各列に入力される画像データを列ＤＡＣ回路３０２によってアナログ信号電圧に変換し、列ドライバ回路３０３で前記アナログ信号電圧に応じた輝度信号電圧を出力する。

図２に列ＤＡＣ回路３０２の構成を示す。列ＤＡＣ回路３０２は、参照電圧生成手段３０２１（電圧出力部）と、列ごとに設けられたデコーダ３０２２を有する。参照電圧生成手段３０２１によって２^ｍ個（ｍは自然数）の参照電圧Ｖｒｅｆが生成され、複数の列ごとのデコーダ３０２２に共通に配線される。水平走査回路３０１によって走査され各列に入力されるｍビットの画像データ３０２３に応じて、列ごとのデコーダ３０２２の接続関係が切り替わる。これにより、２^ｍ個の参照電圧Ｖｒｅｆのうち対応する１個が、画像データに対応するアナログ信号として列ドライバ回路３０３に出力される。

図２を用いて参考となる形態を説明する。図２において列ごとのデコーダ３０２２は、２^ｍ個の単位選択回路３０２４（回路ブロック）を有し、各々の単位選択回路３０２４は、スイッチＳＷと、選択手段ＳＥＬ１とで構成される。スイッチＳＷは２つの信号端子と１つの制御端子を有する。スイッチＳＷは、信号端子に入力される電圧の、出力線３１０への出力、非出力を制御端子に入力される信号に従って切り替える。信号端子の一方が２^ｍ個の参照電圧Ｖｒｅｆのうち対応する１個の電圧に接続され、他方が列ごとのデコーダ３０２２の出力端子に接続され、制御端子は選択手段ＳＥＬ１と接続される。制御端子に信号が入力されると、信号レベルに応じて２つの信号端子の導通／非導通が切り替わる。選択手段ＳＥＬ１は、画像データ３０２３およびその反転信号を入力し、所望のデータの時にスイッチＳＷを導通状態に、それ以外のデータの時にスイッチＳＷを非導通状態にするよう制御する。画像データ３０２３が変化し、それに応じて列ごとのデコーダ３０２２の接続が切り替わる際、各列において、２つのみのスイッチＳＷの導通／非導通が切り替わる（一方は導通から非導通、他方は非導通から導通）。

この図２（ｂ）の構成では、選択部である選択手段ＳＥＬ１のスイッチ数が１６となる。

本実施形態について、図３を参照しながら説明する。

図２を参照しながら用いた説明と重複する内容については、説明を省略する。

図３（ａ）において、列ごとのデコーダ３０２２は、２^ｍ個の単位選択回路３０２４Ａと、第２の選択手段ＳＥＬ２Ａ（演算回路）を有する。第２の選択手段ＳＥＬ２Ａは、複数の群Ｇｒ１～４を有する。複数の群Ｇｒ１～４のそれぞれは、入力されるデータのうち、２つのビットの信号が入力される。そして、複数の群Ｇｒ１～４のそれぞれは、入力される２つのビットの信号を論理演算することで４つの信号を出力する。（２入力４出力）
この複数の群Ｇｒ１～４のそれぞれが出力する４つの信号は、入力される４つのビットの信号のそれぞれの信号値に応じて、１つのみの信号がＨｉとなる。なお、ここでは複数の群Ｇｒに入力される信号は２ビットとしているが、それ以上のビット数であっても良い。３ビットの信号が入力される場合には８つの信号が出力されることとなる。つまり、複数の群Ｇｒのそれぞれの入力信号数、出力信号数の関係は、ｎ入力２^ｎ出力となる。

各々の単位選択回路３０２４Ａは、スイッチＳＷと、選択手段ＳＥＬ１Ａとで構成される。第２の選択手段ＳＥＬ２Ａは画像データ３０２３を入力し、単位選択回路３０２４Ａを制御するための信号３０２３Ａを、対応する伝送線３１００に出力する。複数の選択手段ＳＥＬ１Ａの各々には、入力されるデータの論理演算結果である信号３０２３Ａの一部が入力される。複数の選択手段ＳＥＬ１は、複数の群Ｇｒ１～４のそれぞれが出力する４つの信号のうちの１つが入力されるように接続される。対応するスイッチＳＷの導通／非導通を制御する。

本実施形態では、画像データ３０２３を第２の選択手段ＳＥＬ２Ａによって信号３０２３Ａに変換することで、選択手段ＳＥＬ１Ａを構成するために必要なスイッチ数を削減できる。例えば画像データ８ビット、単位選択回路３０２４は１列あたり２５６個配置される場合、図２では選択手段ＳＥＬ１のスイッチ数は１６であるのに対し、図３では選択手段ＳＥＬ１Ａのスイッチ数は８である。このように、本実施形態は、選択部のスイッチ数を減らすことができる。選択手段ＳＥＬ１を含む複数の選択手段ＳＥＬは、各列に２^ｍ個設けられる。本実施形態は、選択手段ＳＥＬのスイッチ数を減らすことができるので、列ＤＡＣ回路３０２の回路面積低減に顕著な効果をもたらすと言える。

なお、第２の選択手段ＳＥＬ２Ａと、複数の選択手段ＳＥＬの間に、信号３０２３Ａの信号レベルを変換するレベル変換回路を設けても良い。このレベル変換回路は、好ましくは、入力されるＨｉの信号を、より振幅の大きい信号に変換する。一方、入力されるＬｏの信号の電圧は変換を行わない。これにより、レベル変換回路に入力される電圧レンジよりも、出力される電圧レンジを大きくする。これにより、レベル変換回路の前段（第２の選択手段ＳＥＬ２Ａなど）の回路が取り扱う電圧を小さなものにできる。これにより、レベル変換回路の前段の回路に求められる耐圧性能を下げることができるので、小さな素子で構成することができる。これにより、デジタルアナログ変換部の回路面積を低減することができる。

（第２実施形態）
第２実施形態について、図４（ａ）および図４（ｂ）を用いて説明する。第１実施形態と同様の箇所については説明を省略する。

本実施形態において列ごとのデコーダ３０２２は、２^ｍ／２個の単位選択回路３０２４Ｃと、第２の選択手段ＳＥＬ２Ｃとを有する。各々の単位選択回路３０２４Ｃは、スイッチＳＷと、選択手段ＳＥＬ１Ｃと、１ビットのｓｕｂＤＡＣ３０２６を有する。ｓｕｂＤＡＣ３０２６は２^ｍ個の参照電圧Ｖｒｅｆのうち対応する１つの電圧群である２つの電圧が入力される。そして、画像データ３０２３の最下位ビットの値によっていずれか一方がスイッチＳＷの信号端子の一端に出力される。第２の選択手段ＳＥＬ２Ｃは画像データ３０２３の最下位ビット以外のビットの信号が入力され、単位選択回路３０２４Ｃを制御するための信号３０２３Ｃを出力する。複数の選択手段ＳＥＬ１Ｃの各々には、複数の群Ｇｒ１～３から出力される信号３０２３Ｃのうちの一部の信号が入力される。複数の選択手段ＳＥＬ１Ｃの各々は、対応するスイッチＳＷの導通／非導通を制御する。

本実施形態ではｓｕｂＤＡＣ３０２６を設けることで、１列あたりの単位選択回路３０２４Cの個数を第１実施形態に対し１／２に削減できる。また第２の選択手段ＳＥＬ２Cを有することで、第１の選択手段ＳＥＬ１Cのスイッチ数を削減できる。これにより、列ＤＡＣ回路３０２の回路面積を低減することができる。

（第３実施形態）
本実施形態について、図５（ａ）および図５（ｂ）を用いて説明する。第２実施形態と同様の箇所については説明を省略する。

本実施形態において、列ごとのデコーダ３０２２は、２^ｍ／４個の単位選択回路３０２４Ｄと、第２の選択手段ＳＥＬ２Ｄと、を有する。また、各々の単位選択回路３０２４Ｄは、スイッチＳＷと、選択手段ＳＥＬ１Ｄと、２ビットのｓｕｂＤＡＣ３０２６’を有する。第２の選択手段ＳＥＬ２Ｃは画像データ３０２３の下位２ビット以外のビットを入力し、単位選択回路３０２４Ｄを制御するための信号３０２３Ｄを出力する。複数の選択手段ＳＥＬ１Ｄの各々は、信号３０２３Ｄを入力し、対応するスイッチＳＷの導通／非導通を制御する。ｓｕｂＤＡＣ３０２６’は２^ｍ個の参照電圧Ｖｒｅｆのうち対応する４個が入力され、いずれか１個がスイッチＳＷの信号端子の一端に出力される。また、列ごとに第３の選択手段ＳＥＬ２Ｄ’をさらに有する。第３の選択手段ＳＥＬ２Ｄ’は画像データ３０２３の下位２ビットを入力し、複数のｓｕｂＤＡＣ３０２６’を制御するための信号３０２３Ｄ’を出力する。

本実施形態ではｓｕｂＤＡＣ３０２６’を２ビットとすることで、１列あたりの単位選択回路３０２４Ｄの個数を第１実施形態に対し１／４に削減できる。また第２の選択手段ＳＥＬ２Ｄ’を有することで、第１の選択手段ＳＥＬ１Ｄのスイッチ数を削減できる。これにより、列ＤＡＣ回路３０２の回路面積を低減することができる。

（第４実施形態）
本実施形態について、図６（ａ）および図６（ｂ）を用いて説明する。本実施形態において列ごとのデコーダ３０２２は、２^ｍ個の単位選択回路３０２４Ｅを有し、各々の単位選択回路３０２４Ｅは、スイッチＳＷと、スイッチＳＷの２つの信号端子それぞれに設けられたダミースイッチＤＳＷと、選択手段ＳＥＬ１Ｅとで構成される。ダミースイッチＤＳＷはそれぞれ、２つの信号端子がショートされており、またスイッチＳＷと逆相の信号が制御端子に入力される。

本実施形態において、スイッチＳＷとダミースイッチＤＳＷは、たとえばＭＯＳトランジスタで構成される。またスイッチＳＷとダミースイッチＤＳＷの制御端子には逆相の信号が入力されるため、スイッチＳＷが発するスイッチングノイズとダミースイッチＤＳＷの発するスイッチングノイズも逆相になる。すなわち互いのスイッチングノイズ同士が相殺され、見かけ上のノイズ量を小さくすることができる。このため、列ＤＡＣ回路３０２のリニアリティの観点でより好適である。

なお、ダミースイッチＤＳＷは、スイッチＳＷがそれぞれの信号端子に向けて発するスイッチングノイズと同量のノイズを発するように設計するのが好ましい。たとえば、スイッチＳＷが発するスイッチングノイズの総量を１とし、２つの信号端子のそれぞれに０．５ずつ出力される場合、２つのダミースイッチＤＳＷの各々は、発するスイッチングノイズの総量が０．５となるように設計する。これにより、見かけ上のノイズ量を小さくできる。

以上、本発明に係る実施形態を示したが、本発明はこれらの実施形態に限定されないことはいうまでもなく、本発明の要旨を逸脱しない範囲で、上述した実施形態は適宜変更、組み合わせが可能である。

以上のような表示装置１０は、種々の電子機器に組み込まれうる。そのような電子機器としては、例えば、カメラ、コンピュータ、携帯端末、車載表示装置等を挙げることができる。電子機器は、例えば、表示装置１０と、表示装置１０の駆動を制御する制御部とを含みうる。

ここでは、上述の表示装置１０をデジタルカメラの表示部に適用した実施形態について図７を用いて説明する。レンズ部９０１は被写体の光学像を撮像素子９０５に結像させる撮像光学系であり、フォーカスレンズや変倍レンズ、絞りなどを有している。レンズ部９０１におけるフォーカスレンズ位置、変倍レンズ位置、絞りの開口径などの駆動はレンズ駆動装置９０２を通じて制御部９０９によって制御される。

メカニカルシャッタ９０３はレンズ部９０１と撮像素子９０５との間に配置され、駆動はシャッタ駆動装置９０４を通じて制御部９０９によって制御される。撮像素子９０５は複数の画素によってレンズ部９０１で結像された光学像を画像信号に変換する。信号処理部９０６は撮像素子９０５から出力される画像信号にＡ／Ｄ変換、デモザイク処理、ホワイトバランス調整処理、符号化処理などを行う。

タイミング発生部９０７は撮像素子９０５および信号処理部９０６に、各種タイミング信号を出力する。制御部９０９は、例えばメモリ（ＲＯＭ，ＲＡＭ）とマイクロプロセッサ（ＣＰＵ）を有し、ＲＯＭに記憶されたプログラムをＲＡＭにロードしてＣＰＵが実行して各部を制御することによって、デジタルカメラの各種機能を実現する。制御部９０９が実現する機能には、自動焦点検出（ＡＦ）や自動露出制御（ＡＥ）が含まれる。

メモリ部９０８は制御部９０９や信号処理部９０６が画像信号を一時的に記憶したり、作業領域として用いたりする。媒体Ｉ／Ｆ部９１０は例えば着脱可能なメモリカードである記録媒体９１１を読み書きするためのインタフェースである。表示部９１２は、撮影した画像やデジタルカメラの各種情報を表示する。表示部９１２には、上述の表示装置１０が適用できる。表示部９１２としてデジタルカメラに搭載された表示装置１０は、制御部９０９によって駆動され、画像や各種情報を表示する。操作部９１３は電源スイッチ、レリーズボタン、メニューボタンなど、ユーザがデジタルカメラに指示や設定を行うためのユーザインタフェースである。

次いで、撮影時のデジタルカメラの動作について説明する。電源がオンされると、撮影スタンバイ状態となる。制御部９０９は、表示部９１２（表示装置１０）に画像や各種情報を表示させるための表示処理を開始する。撮影スタンバイ状態において撮影準備指示（例えば操作部９１３のレリーズボタンの半押し）が入力されると、制御部９０９は焦点検出処理を開始する。

そして、制御部９０９は得られたデフォーカス量と方向とから、レンズ部９０１のフォーカスレンズの移動量および移動方向を求め、レンズ駆動装置９０２を通じてフォーカスレンズを駆動し、撮像光学系の焦点を調節する。駆動後、必要に応じてコントラスト評価値に基づく焦点検出をさらに行ってフォーカスレンズ位置を微調整しても良い。

その後、撮影開始指示（例えばレリーズボタンの全押し）が入力されると、制御部９０９は記録用の撮影動作を実行し、得られた画像信号を信号処理部９０６で処理し、メモリ部９０８に記憶する。そして、制御部９０９はメモリ部９０８に記憶した画像信号を、媒体制御Ｉ／Ｆ部９１０を通じて記録媒体９１１に記録する。また、このとき制御部９０９は、撮影した画像を表示するように、表示部９１２（表示装置１０）を駆動してもよい。また、制御部９０９は、図示しない外部Ｉ／Ｆ部から画像信号をコンピュータ等の外部装置に出力してもよい。

３００信号出力回路
３０２列ＤＡＣ回路（デジタルアナログ変換部）
３１０信号線
３１００伝送線

Claims

複数ビットのデジタル信号が入力される、複数のデコーダと、
値の異なる複数の電圧を出力する電圧出力部と、
前記複数のデコーダのそれぞれに各々が対応するように設けられた複数の出力線と、を有するデジタルアナログ変換回路であって、
前記複数のデコーダのそれぞれは、
前記デジタル信号が入力され、それぞれ２つ以上のビットが入力される第１演算回路と、前記デジタル信号の一部が入力される第２演算回路と、前記第１演算回路の論理演算結果及び前記第２演算回路の論理演算結果がそれぞれ入力される複数の選択部と、を有し、
前記複数の選択部のそれぞれは、
前記電圧出力部の電圧が入力され、前記第２演算回路の論理演算結果に基づいた電圧を出力する電圧選択部と、
前記複数の出力線のうちの１つと、前記電圧選択部とを接続するスイッチと、
前記第１演算回路の論理演算結果が入力され、前記スイッチを制御する選択手段と、を有し、
前記選択手段は、前記スイッチを前記第１演算回路の論理演算結果によって制御することを特徴とするデジタルアナログ変換回路。
前記電圧選択部が、複数の第３スイッチを有し、前記複数の第３スイッチが前記第２演算回路の論理演算結果によって制御されることを特徴とする請求項１に記載のデジタルアナログ変換回路。
前記第１演算回路と前記複数の選択部との間にレベル変換回路をさらに有し、
前記レベル変換回路は、前記第１演算回路が出力する第１信号の振幅を大きくすることを特徴とする請求項１または２に記載のデジタルアナログ変換回路。
前記レベル変換回路は、前記第１演算回路が出力する前記第１信号とは異なる第２信号の変換は行わない、ことを特徴とする請求項３に記載のデジタルアナログ変換回路。
前記第１信号がＨｉ信号であり、前記第２信号がＬｏ信号であることを特徴とする請求項４に記載のデジタルアナログ変換回路。
前記選択部は、第１ダミースイッチをさらに有し、
前記第１ダミースイッチは、前記スイッチと前記電圧出力部との間に電気的に接続されていることを特徴とする請求項１～５のいずれか１項に記載のデジタルアナログ変換回路。
前記選択部は、第２ダミースイッチをさらに有し、
前記第２ダミースイッチは、前記スイッチと前記出力線との間に電気的に接続されていることを特徴とする請求項１～６のいずれか１項に記載のデジタルアナログ変換回路。
前記複数ビットのデジタル信号が、複数の群に分けられ、
前記論理演算結果を伝送する複数の伝送線を備え、
前記複数の伝送線は、前記複数の群のそれぞれの群に複数の伝送線が対応するように設けられていることを特徴とする請求項１～７のいずれか１項に記載のデジタルアナログ変換回路。
前記複数の群の１つに対応する複数の伝送線のうちの１つが前記複数の選択部の１つに接続され、他の１つが、前記複数の選択部の別の１つに接続されることを特徴とする請求項８に記載のデジタルアナログ変換回路。
請求項１～９のいずれか１項に記載のデジタルアナログ変換回路と、
複数行および複数列に渡って配された複数の画素を備え、
前記複数列のそれぞれに各々が対応するように前記複数のデコーダが設けられていることを特徴とする表示装置。
前記複数の画素の各々は、前記画素に入力されるアナログ信号に対応する発光量で発光する発光ダイオードを有することを特徴とする請求項１０に記載の表示装置。
請求項１０または１１に記載の表示装置と、
前記表示装置の駆動を制御する制御部と、
を含む電子機器。