WO2012121087A1 - デジタルアナログ変換回路及び表示装置のデータドライバ - Google Patents

Abstract

　参照電圧の総数を削減するデジタルアナログ変換回路（ＤＡＣ）を提供する。ＤＡＣはＮ個の参照電圧とｎビット（ｎ≧４）のデジタル信号を入力し第１乃至第３の電圧を選択する第１のデコーダ（１０）と、前記第１乃至第３の電圧を入力し（第１の電圧＋第２の電圧＋２×第３の電圧）／４の電圧レベルを出力する演算増幅器（６０）を備える。演算増幅器（６０）はｎビットのデジタル信号の２＾ｎ通りの組み合わせのそれぞれに対して基準レベルとなる第Ａレベルから第（Ａ－１＋２＾ｎ）レベルまでの２＾ｎ個の電圧レベルが出力可能とされ、Ｎ個の参照電圧は２＾ｎ個の出力電圧レベルである第Ａレベル乃至第（Ａ－１＋２＾ｎ）レベルに対して第Ａレベルから４レベル置きの電圧レベル：Ａ＋４ｋ（但し、ｋは０から２＾（ｎ－２）までの整数）に対応する｛１＋２＾（ｎ－２）｝個の参照電圧のうち第Ａレベル、第（Ａ＋４）レベル、第（Ａ－４＋２＾ｎ）レベル、第（Ａ＋２＾ｎ）レベルの４個の参照電圧と、前記第Ａレベルから４レベル置きの電圧レベルに対応する｛１＋２＾（ｎ－２）｝個の参照電圧のうち前記４個の参照電圧以外の｛－３＋２＾（ｎ－２）｝の参照電圧から予め定められた少なくとも１つの個数の参照電圧を間引いた、多くとも｛－４＋２＾（ｎ－２）｝の参照電圧を含み、Ｎは４以上、２＾（ｎ－２）である（図１）。

Description

デジタルアナログ変換回路及び表示装置のデータドライバ

［関連出願についての記載］
　本発明は、日本国特許出願：特願２０１１－０４７２８２号（２０１１年３月４日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、デジタルアナログ変換回路とデータドライバ及びそれを用いた表示装置に関する。

　現在、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、ノートＰＣやモニターだけでなく、大画面液晶テレビや多機能携帯電話機、タブレット型高機能情報端末などに用途が広がっている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が多く利用されている。また液晶表示装置に次ぐ薄型表示装置として、自発光型で鮮明な画質を特長とする有機発光ダイオード（ＯＬＥＤ）を用いたアクティブマトリクス駆動方式の表示装置の開発も進んでいる。

　図２０を参照して、アクティブマトリクス駆動方式の薄型表示装置（液晶表示装置及び有機発光ダイオード表示装置）の典型的な構成について概説しておく。なお、図２０（Ａ）には、薄型表示装置の要部構成がブロック図にて示されている。図２０（Ｂ）には、液晶表示装置の表示パネルの単位画素の要部構成、図２０（Ｃ）には、有機発光ダイオード表示装置の表示パネルの単位画素の要部構成がそれぞれ示されている。図２０（Ｂ）、及び図２０（Ｃ）ではそれぞれ単位画素が模式的な等価回路で示されている。

　図２０（Ａ）を参照すると、一般に、アクティブマトリクス駆動方式の薄型表示装置は、電源回路９４０、表示コントローラー９５０、表示パネル９６０、ゲートドライバ９７０、データドライバ９８０を備えている。表示パネル９６０は、画素スイッチ９６４と表示素子９６３を含む単位画素がマトリクス状に配置され（例えばカラーＳＸＧＡ（Ｓｕｐｅｒ　ｅＸｔｅｎｄｅｄ　Ｇｒａｐｈｉｃｓ　Ａｒｒａｙ）パネルの場合、１２８０×３画素列×１０２４画素行）、各単位画素にゲートドライバ９７０から出力される走査信号を送る走査線９６１と、データドライバ９８０から出力される階調電圧信号を送るデータ線９６２とが格子状に配線される。なお、ゲートドライバ９７０及びデータドライバ９８０は、表示コントローラー９５０によって制御され、それぞれ必要なクロック信号ＣＬＫ、制御信号等が表示コントローラー９５０より供給され、映像データは、表示コントローラー９５０からデジタル信号にてデータドライバ９８０に供給される。電源回路９４０は、ゲートドライバ９７０、データドライバ９８０に必要な電源を供給する。表示パネル９６０は、半導体基板で構成され、特に大画面表示装置では、ガラス基板やプラスチック基板等の絶縁性基板上に薄膜トランジスタ（ＴＦＴ）で画素スイッチ等を形成した半導体基板が広く使われている。

　上記表示装置は、画素スイッチ９６４のオン・オフを走査信号により制御し、画素スイッチ９６４がオンとなるときに、映像データに対応した階調電圧信号が表示素子９６３に印加され、該階調電圧信号に応じて表示素子９６３の輝度が変化することで画像を表示するものである。

　１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線９６１で１画素行毎（ライン毎）、順次、選択（画素スイッチ９６４がオン）され、選択期間内に、各データ線９６２より階調電圧信号が画素スイッチ９６４を介して表示素子９６３に供給される。なお、走査線で複数の画素行を同時に選択したり、動画特性を向上させるため、フレーム周波数１２０Ｈｚあるいは更に高いフレーム周波数で駆動が行われる場合もある。

＜液晶表示装置＞
　図２０（Ａ）及び図２０（Ｂ）を参照すると、液晶表示装置において、表示パネル９６０は、単位画素として画素スイッチ９６４と透明な画素電極９７３をマトリクス状に配置した半導体基板と、面全体に１つの透明な電極（対向基板電極）９７４を形成した対向基板と、を備え、これら２枚の基板を対向配置させ、その間に液晶を封入した構造からなる。なお、単位画素を構成する表示素子９６３は、画素電極９７３、対向基板電極９７４、液晶容量９７１及び補助容量９７２を備えている。また表示パネルの背面に光源としてバックライト（不図示）を備えている。

　走査線９６１からの走査信号により画素スイッチ９６４がオン（導通）となるときに、データ線９６２からの階調電圧信号が画素電極９７３に印加され、各画素電極９７３と対向基板電極９７４との間の電位差により液晶を透過するバックライトの透過率が変化し、画素スイッチ９６４がオフ（非導通）とされた後も、該電位差を液晶容量９７１及び補助容量９７２で一定期間保持することで表示が行われる。

　なお、液晶表示装置の駆動では、液晶の劣化を防ぐため、対向基板電極９７４のコモン電圧に対して画素ごと通常１フレーム周期で電圧極性（正又は負）を切替える駆動（反転駆動）が行われる。代表的な駆動として、隣接画素間で異なる電圧極性となるようなドット反転駆動や隣接データ線間で異なる電圧極性となるようなカラム反転駆動がある。１つのデータ線には、ドット反転駆動では例えば１選択期間（１データ期間）毎に異なる電圧極性の階調電圧信号が出力され、カラム反転駆動では例えば１フレーム期間毎に異なる電圧極性の階調電圧信号が出力される。

＜有機発光ダイオード表示装置＞
　図２０（Ａ）及び図２０（Ｃ）を参照すると、有機発光ダイオード表示装置において、表示パネル９６０は、単位画素として、画素スイッチ９６４、及び、２つの薄膜電極層に挟まれた有機膜からなる有機発光ダイオード９８２、有機発光ダイオード９８２に供給する電流を制御する薄膜トランジスタ（ＴＦＴ）９８１をマトリックス状に配置した半導体基板を備えている。ＴＦＴ９８１と有機発光ダイオード９８２は、異なる電源電圧が供給される電源端子９８４、９８５との間に直列形態で接続されており、ＴＦＴ９８１の制御端子電圧を保持する補助容量９８３を更に備える。なお、１画素に対応した表示素子９６３は、ＴＦＴ９８１、有機発光ダイオード９８２、電源端子９８４、９８５及び補助容量９８３で構成される。

　走査線９６１からの走査信号により画素スイッチ９６４がオン（導通）となるときに、データ線９６２からの階調電圧信号がＴＦＴ９８１の制御端子に印加され、該階調電圧信号に対応した電流が、ＴＦＴ９８１から有機発光ダイオード９８２に供給され、電流に応じた輝度で有機発光ダイオード９８２が発光することで表示が行われる。画素スイッチ９６４がオフ（非導通）とされた後も、ＴＦＴ９８１の制御端子に印加された該階調電圧信号を補助容量９８３で一定期間保持することで発光が保持される。なお画素スイッチ９６４、ＴＦＴ９８１はｎチャネル型トランジスタの例を示すが、ｐチャネル型トランジスタで構成することも可能である。また有機ＥＬ素子は電源端子９８４側に接続される構成も可能である。また、有機発光ダイオード表示装置の駆動では、液晶表示装置のような反転駆動は必要なく、データ線９６２には１選択期間（１データ期間）毎に画素に対応した階調電圧信号が出力される。

　なお、有機発光ダイオード表示装置は、上記に説明したデータ線９６２からの階調電圧信号に対応して表示を行う構成とは別に、データドライバから出力された階調電流信号を受けて表示を行う構成もあるが、本明細書では、データドライバから出力された階調電圧信号を受けて表示を行う構成について説明する。

＜データドライバのデジタルアナログ変換回路＞
　図２０（Ａ）において、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対して、データドライバ９８０は、各データ線９６２を階調数に応じた多値レベルの階調電圧信号で駆動することが必要とされる。このため、データドライバ９８０は、映像データを階調電圧信号に変換するデコーダと、その階調電圧信号をデータ線９６２に増幅出力する増幅回路を含むデジタルアナログ変換回路を備えている。

　薄型表示装置を有するハイエンド用途のモバイル機器（多機能携帯電話機、タブレット型高機能情報端末）、ノートＰＣ、モニタ、ＴＶ等において、高画質化（多色化）が進んでおり、現在ＲＧＢ各８ビット映像データ信号（約１６８０万色）対応の表示装置が主流であるが、さらには１０ビット映像データ信号（約１１億色）以上に対応する表示装置の需要も予測される。特に、高画質を特長とする有機発光ダイオード表示装置では、１０ビット映像データ信号への対応の要求が高まっている。

　このため、１０ビット等、多ビットの映像データ信号に対応した階調電圧信号を出力するデータドライバにおいて、映像デジタルデータ信号を階調信号に変換するデジタルアナログ変換回路に入力される参照電圧として、階調数に対応した多くの参照電圧が必要となり、参照電圧配線の本数も増大する。

　また、多数の参照電圧から、映像データ信号に対応する電圧を選択するデコーダにおいてスイッチトランジスタの素子数が増大する。

　すなわち、多階調化（１０ビット以上）の進展は、デジタルアナログ変換回路のデコーダの面積増を招き、ドライバのコスト増を招く。

　多ビットの映像データ信号を入力とするデジタルアナログ変換回路の面積は、デコーダの構成に依存している。このため、デコーダの面積を削減する技術が求められている。

　デコーダの面積を削減する関連技術として、内挿方式の演算増幅器を利用して参照電圧の数、及び、デコーダ構成におけるスイッチトランジスタの数を削減するデジタルアナログ変換回路が知られている。この種の関連技術として、例えば特許文献１（特開２００２－４３９４４号公報）には、図２１、図２２に示す構成が開示されている（図２１、図２２は、特許文献１の図１、図４に対応する）。なお、図２１では、特許文献１の図１とは構成要素の参照番号を変更してある。

　図２１において、ＤＡ変換器３１０は、６ビットのデジタル信号（Ｂｉｔ５～Ｂｉｔ０）を、６４階調の電圧レベルに変換する。基準電圧を第０階調から４階調置きに第６４階調までの１７通りの電圧レベルで発生する基準電圧発生回路３１８と、６ビットのデジタル信号（Ｂｉｔ５～Ｂｉｔ０）に従って隣接する２つの基準電圧を選択し、ボルテージフォロア回路３１７の３端子（ＩＮ３、ＩＮ２、ＩＮ１）へ出力する選択回路３１６と、上記３端子の電圧（ＶＩＮ３、ＶＩＮ２、ＶＩＮ１）を予め定められた重み付け演算して、前記２つの基準電圧の一方及び前記２つの基準電圧を線形補間した３つの電圧レベルの計４つの電圧レベルの中からいずれか１つを出力するボルテージフォロア回路３１７（非反転入力端子に信号を入力し出力端子を反転入力端子に接続した演算増幅器）を備えている。

　選択回路３１６は、デジタル信号の上位ビットＢｉｔ５～Ｂｉｔ２に基づいて、電圧レベルが隣接する２つの基準電圧を選択する基準電圧選択回路３１６ａと、下位ビットＢｉｔ０、Ｂｉｔ１に基づいて、基準電圧選択回路３１６ａで選択された２つの基準電圧の１つ又は２つをボルテージフォロア回路３１７の３端子（ＩＮ１、ＩＮ２、ＩＮ３）へ出力する生成電圧選択回路３１６ｂとを備えている。基準電圧選択回路３１６ａでは、上位ビット（Ｂｉｔ５）から下位ビット側（Ｂｉｔ０側）に向かって順次選択を行う。すなわち、例えばＢｉｔ５でオン・オフ制御されるスイッチＳＷ（５，１）は、Ｖ０とＶ３２の一方を選択し、Ｂｉｔ５でオン・オフ制御されるスイッチＳＷ（５，２）は、Ｖ４とＶ３６の一方を選択する。Ｂｉｔ５の１ビット下位のＢｉｔ４でオン・オフ制御されるスイッチＳＷ（４，１）は、スイッチＳＷ（５，１）の出力と、Ｖ１６とＶ４８の一方を選択するスイッチＳＷ（５，５）の出力との一方を選択する。Ｂｉｔ４の１ビット下位のＢｉｔ３でオン・オフ制御されるスイッチＳＷ（３，１）は、スイッチＳＷ（４，１）の出力とＳＷ（４，３）の出力との一方を選択し、Ｂｉｔ３の１ビット下位のＢｉｔ２でオン・オフ制御されるスイッチＳＷ（２，１）は、スイッチＳＷ（３，１）の出力とＳＷ（３，２）の出力との一方を選択する。そして、最下位側の２ビットＢｉｔ１、Ｂｉｔ０（最下位ビット）で、ＳＷ（２、１）、ＳＷ（２，２）の２つの出力から、ボルテージフォロア回路３１７の３端子（ＩＮ３、ＩＮ２、ＩＮ１）への割当ての組み合せの中から１つを選択する。

　図２２は、図２１のＤＡ変換器３１０において、６ビットのデジタル信号（Ｂｉｔ５～Ｂｉｔ０）と、選択回路３１６からボルテージフォロア回路３１７の３端子（ＩＮ３、ＩＮ２、ＩＮ１）への出力と、ボルテージフォロア回路３１７の出力電圧Ｖｏｕｔとの関係を説明する図である。図２２より、出力電圧Ｖｏｕｔとして、例えば階調０～階調３の電圧をそれぞれ出力するとき、選択回路３１６は、３端子（ＩＮ３、ＩＮ２、ＩＮ１）に、
　（Ｖ０、Ｖ０、Ｖ０）、
　（Ｖ０、Ｖ４、Ｖ０）、
　（Ｖ０、Ｖ０、Ｖ４）、
　（Ｖ０、Ｖ４、Ｖ４）
をそれぞれ供給する。すなわち、３端子（ＩＮ３、ＩＮ２、ＩＮ１）には、隣接する２つの基準電圧Ｖ０とＶ４の一方又は両方が選択され、３端子の少なくとも２つの端子には、一方の基準電圧が重複して選択出力される。

　ボルテージフォロア回路３１７は、３端子の電圧（ＶＩＮ３、ＶＩＮ２、ＶＩＮ１）を１対１対２の比率で重み付け演算し（加重平均、あるいは重み付け加算ともいう）、出力電圧Ｖｏｕｔとして、次式（１）で与えられる電圧を出力する。

　Ｖｏｕｔ＝（ＶＩＮ３＋ＶＩＮ２＋ＶＩＮ１×２）／４　　　　…（１）

　これにより、階調０、１、２、３を出力する場合、ボルテージフォロア回路３１７の３端子（ＩＮ３、ＩＮ２、ＩＮ１）には、隣接する２つの基準電圧Ｖ０、Ｖ４から、
　（Ｖ０、Ｖ０、Ｖ０）、
　（Ｖ０、Ｖ４、Ｖ０）、
　（Ｖ０、Ｖ０、Ｖ４）、
　（Ｖ０、Ｖ４、Ｖ４）
が入力され、階調０、１、２、３に対応した出力電圧Ｖｏｕｔは、基準電圧Ｖ０、Ｖ４を線形補間した４つの電圧レベル、
　（Ｖ０＋Ｖ０＋２×Ｖ０）／４＝Ｖ０
　（Ｖ０＋Ｖ４＋２×Ｖ０）／４＝（３×Ｖ０＋Ｖ４）／４、
　（Ｖ０＋Ｖ０＋２×Ｖ４）／４＝（２×Ｖ０＋２×Ｖ４）／４、
　（Ｖ０＋Ｖ４＋２×Ｖ４）／４＝（Ｖ０＋３×Ｖ４）／４、
　とされる。

　階調４以降も、上述した階調０～階調３と同様に、第（４ｊ）～第（４ｊ＋３）階調（但し、ｊは１から１５までの整数）をそれぞれ出力するとき、ボルテージフォロア回路３１７の３端子（ＩＮ３、ＩＮ２、ＩＮ１）には、隣接する基準電圧Ｖ（４ｊ）、Ｖ（４ｊ＋４）から、
　（Ｖ（４ｊ）、Ｖ（４ｊ）、Ｖ（４ｊ））、
　（Ｖ（４ｊ）、Ｖ（４ｊ＋４）、Ｖ（４ｊ））、
　（Ｖ（４ｊ）、Ｖ（４ｊ）、Ｖ（４ｊ＋４））、
　（Ｖ（４ｊ）、Ｖ（４ｊ＋４）、Ｖ（４ｊ＋４））
が入力され、出力電圧Ｖｏｕｔは、基準電圧Ｖ（４ｊ）と、基準電圧Ｖ（４ｊ）とＶ（４ｊ＋４）を線形補間した３つの電圧レベルの計４つの電圧レベル
　Ｖ（４ｊ）、
　（３×Ｖ（４ｊ）＋Ｖ（４ｊ＋４））／４、
　（２×Ｖ（４ｊ）＋２×Ｖ（４ｊ＋４））／４、
　（Ｖ（４ｊ）＋３×Ｖ（４ｊ＋４））／４、
とされる。

　なお、特許文献１には、ボルテージフォロア回路３１７の具体例が開示されている。図２３に、特許文献１の図２に開示された構成を示す。このボルテージフォロア回路は、共通接続されたソースが第１の電流源（ＮＭＯＳトランジスタＮ９）に接続され、ゲートがＩＮ１とＯＵＴに接続された第１の差動対（ＮＭＯＳトランジスタ対Ｎ１、Ｎ２）と、
　共通接続されたソースが第２の電流源（ＮＭＯＳトランジスタＮ１０）に接続され、ゲートがＩＮ１とＯＵＴに接続された第２の差動対（ＮＭＯＳトランジスタ対Ｎ３、Ｎ４）と、
　共通接続されたソースが第３の電流源（ＮＭＯＳトランジスタＮ１１）に接続され、ゲートがＩＮ２とＯＵＴに接続された第３の差動対（ＮＭＯＳトランジスタ対Ｎ５、Ｎ６）と、
　共通接続されたソースが第４の電流源（ＮＭＯＳトランジスタＮ１２）に接続され、ゲートがＩＮ４とＯＵＴに接続された第４の差動対（ＮＭＯＳトランジスタ対Ｎ７、Ｎ８）とを備え、ＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５、Ｎ７のドレインは能動負荷回路（カレントミラー）のＰＭＯＳトランジスタＰ１のドレインに接続され、ＮＭＯＳトランジスタＮ２、Ｎ４、Ｎ６、Ｎ８のドレインは能動負荷回路（カレントミラー）のＰＭＯＳトランジスタＰ２のドレインとゲートに接続され、ＰＭＯＳトランジスタＰ１、Ｐ２のソースは電源端子に共通に接続されている。さらに、ソースが電源端子に接続され、ドレインが出力端子ＯＵＴに接続され、ゲートがＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５、Ｎ７のドレインの接続ノードに接続されたＰＭＯＳトランジスタＰ３と、ソースがグランドに接続され、ゲートがバイアス電圧端子ＩＮｆに接続され、ドレインがＯＵＴに接続されたＮＭＯＳトランジスタＮ１３を備えている。第１～第４の電流源トランジスタＮ９～Ｎ１２のソースはグランドに接続され、ゲートはバイアス電圧端子ＩＮｆに接続されている。

　ΔＶ1（＝ＶＩＮ１－ＶＯＵＴ）、
　ΔＶ1、
　ΔＶ２（＝ＶＩＮ２－ＶＯＵＴ）、
　ΔＶ３（＝ＶＩＮ３－ＶＯＵＴ）
　を第１乃至第４の差動対に入力される差動電圧とし、ｇｍを第１乃至第４の差動対の相互コンダクタンスとすると、第１乃至第４の差動対の差動出力電流ΔＩ１、ΔＩ２、ΔＩ３、ΔＩ４は、それぞれ、
　ΔＩ１＝Ｉ１－Ｉ２＝ｇｍΔＶ１、
　ΔＩ２＝Ｉ３－Ｉ４＝ｇｍΔＶ１、
　ΔＩ３＝Ｉ５－Ｉ６＝ｇｍΔＶ２、
　ΔＩ４＝Ｉ７－Ｉ８＝ｇｍΔＶ３
であり、
　ＩＬ１＝Ｉ１＋Ｉ３＋Ｉ５＋Ｉ７、
　ＩＬ２＝Ｉ２＋Ｉ４＋Ｉ６＋Ｉ８、
　ＩＬ１＝ＩＬ２（カレントミラーＰ１、Ｐ２の入力電流＝出力電流）
　より、
　ΔＶ１＋ΔＶ１＋ΔＶ２＋ΔＶ３＝０、すなわち、
　（ＶＩＮ１－ＶＯＵＴ）＋（ＶＩＮ１－ＶＯＵＴ）＋（ＶＩＮ２－ＶＯＵＴ）＋（ＶＩＮ３－ＶＯＵＴ）＝０
から、上式（１）が成り立つ。

　なお、図２１、図２２において、選択回路、ボルテージフォロア回路、基準電圧、ＤＡ変換器は、本明細書の実施形態では、デコーダ、差動増幅器（演算増幅器）、参照電圧、デジタルアナログ変換回路として参照される。

特開２００２－４３９４４号公報

　以下に、本発明による関連技術の分析を与える。

　図２１に示した関連技術において、デジタルアナログ変換回路（ＤＡ変換器３１０）は４レベル置きの参照電圧（基準電圧Ｖ０、Ｖ４、Ｖ８、・・・、Ｖ６０、Ｖ６４）から隣接する２つの参照電圧（基準電圧）を選択して、その一方の参照電圧、及び、２つの参照電圧を線形補間する３つの電圧レベルの計４つの電圧レベルの中から一つを出力することができる。

　参照電圧の総数は、出力される電圧レベル（階調電圧）数の１／４プラス１とされる。例えば、１０ビットデジタルデータが入力される構成に拡張した場合、出力電圧レベル数１０２４に対して、参照電圧数は２５７個必要となる。１２ビットデジタルデータが入力される構成に拡張した場合、出力電圧レベル数４０９６に対して、参照電圧数は１０２５個必要となる。１０ビット以上のデジタルデータに対しては、参照電圧数はまだ非常に多く、参照電圧を選択するスイッチ数も多くなり、したがって、デコーダの面積が増大し、デジタルアナログ変換回路を搭載したチップのコストが大となる。

　なお、生成する参照電圧を８レベル置きに広げて、隣接する２つの参照電圧を線形補間する電圧レベル数を７個に拡張することも可能である。この場合、参照電圧の総数は、出力される電圧レベル数の１／８プラス１とされ、参照電圧数を削減することはできるが、内挿アンプ（図２１のボルテージフォロア回路３１７）として８個の差動対が必要となる。この結果、内挿アンプの面積が増大する。

　多ビットデジタルデータに対応して出力される電圧レベル数に対して、入力される参照電圧数を削減を可能とし、面積の増大を抑止又は削減可能とするデジタルアナログ変換回路と、該デジタルアナログ変換回路を備えたドライバ、該ドライバを備えた表示装置が以下に開示される。

　本願の開示は、前記課題を解決するため、概略以下の構成とされる。

　１つの側面（アスペクト）によれば、Ｎ個の参照電圧と、ｎビット（ｎは、４以上の予め定められた整数）のデジタル信号を入力し、前記Ｎ個の参照電圧から、前記ｎビットのデジタル信号に応じて、第１乃至第３の電圧を選択する第１のデコーダと、
　前記第１のデコーダで選択された前記第１乃至第３の電圧を入力し、（第１の電圧＋第２の電圧＋２×第３の電圧）／４の電圧レベルを出力する演算増幅器と、
　を備え、
　前記ｎビットのデジタル信号の２＾ｎ（＾は冪乗演算子）通りの組み合わせのそれぞれに対して、基準レベルとなる第Ａレベルから第（Ａ－１＋２＾ｎ）レベルまので２＾ｎ個の電圧レベルが前記演算増幅器から出力可能とされ、
　前記Ｎ個の参照電圧は、
　前記２＾ｎ個の出力電圧レベルである前記第Ａレベル乃至第（Ａ－１＋２＾ｎ）レベルに対して、前記第Ａレベルから４レベル置きの電圧レベルＡ＋４ｋ（但し、ｋは０から２＾（ｎ－２）までの整数）に対応する｛１＋２＾（ｎ－２）｝個の参照電圧のうち、
　第Ａレベル、第（Ａ＋４）レベル、第（Ａ－４＋２＾ｎ）レベル、第（Ａ＋２＾ｎ）レベルの４個の参照電圧と、
　前記第Ａレベルから４レベル置きの電圧レベルに対応する｛１＋２＾（ｎ－２）｝個の参照電圧のうち前記４個の参照電圧以外の｛－３＋２＾（ｎ－２）｝の参照電圧から、予め定められた少なくとも１つの個数の参照電圧を間引いた、多くとも｛－４＋２＾（ｎ－２）｝個の参照電圧と、
　を含み、前記Ｎは４以上、且つ、２＾（ｎ－２）以下である、デジタルアナログ変換回路が提供される。

　入力映像信号に対応した入力デジタル信号を受け、前記入力デジタル信号に対応した電圧を出力する前記デジタルアナログ変換回路を備え、前記入力デジタル信号に対応した電圧でデータ線を駆動するデータドライバが提供される。さらに、データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備え、前記走査線でオンとされた画素スイッチを介して前記データ線の信号が表示素子に書き込まれる表示装置であって、前記データ線を駆動するデータドライバを備えた表示装置が提供される。

　本願で開示される前記デジタルアナログ変換回路によれば、多ビット化に対して、デコーダに入力される参照電圧数を大幅に削減することにより、デコーダのスイッチトランジスタの数の増大を抑制し、回路面積の削減を可能とする。

　また、本願で開示される前記データドライバによれば、多ビット化に対してデコーダに入力される参照電圧数の増大を抑制し、省面積（低コスト）を実現可能としている。さらに、前記表示装置によれば、上記データドライバを用いることにより、コスト低減を可能としている。

第１の実施形態を示す図である。 （Ａ）、（Ｂ）とも第１の実施形態の第１の仕様を説明する図である。 第１の実施形態の第２の仕様を説明する図である。 第１の実施形態の第２の仕様を説明する図である。 第１の実施形態の第３の仕様を説明する図である。 第１の実施形態の第３の仕様を説明する図である。 第１の実施形態の第４の仕様を説明する図である。 第１の実施形態の第４の仕様を説明する図である。 第１の実施形態の第５の仕様を説明する図である。 第１の実施形態の第５の仕様を説明する図である。 第１の実施形態の第６の仕様を説明する図である。 第１の実施形態の第６の仕様を説明する図である。 第１の実施形態の第７の仕様を説明する図である。 第１の実施形態の第７の仕様を説明する図である。 第２の実施形態を示す図である。 第２の実施形態の第１の仕様を説明する図である。 第２の実施形態の第２の仕様を説明する図である。 １０ビットデジタルアナログ変換回路の各仕様を比較して説明する図である。 データドライバの構成例を示す図である。 （Ａ）は表示装置の全体構成、（Ｂ）は液晶の画素、（Ｃ）は有機ＥＬの画素を説明する図である。 関連技術として特許文献１の図１を引用した図である。 特許文献１の図４を引用した図である。 特許文献１の図２を引用した図である。 第２の実施形態の第２の仕様の構成例を示す図である。 第１の実施例の仕様を説明する図である。 第１の実施例の回路構成を示す図である。 第１の実施例の回路構成の変更例を示す図である。 第１の実施例のシミュレーション結果を示す図である。 第１の実施例の変更例の仕様を説明する図である。 第１の実施例の変更例の回路構成を示す図である。 第２の実施例の仕様を説明する図である。 第２の実施例の回路構成を示す図である。 第３の実施例の仕様を説明する図である。 第３の実施例の回路構成を示す図である。

　添付図面を参照していくつかの好ましい形態を以下に説明する。いくつかの好ましい態様において、Ｎ個（４≦Ｎ＜１＋２＾（ｎ－２）：＾は冪乗演算を示す）の参照電圧とｎビット（ｎは４以上の正数）のデジタル信号を入力し、前記Ｎ個の参照電圧から、前記ｎビットのデジタル信号に応じて第１乃至第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））を選択する第１のデコーダ（１０）と、前記第１乃至第３の電圧を入力し、それぞれ１対１対２の重み付け演算した電圧レベルを増幅出力する演算増幅器（６０）と、を備えている。好ましいいくつかの態様において、Ｎ個の参照電圧は、前記ｎビットのデジタル信号の値に１対１対応して、前記演算増幅器（６０）から出力可能な、２＾ｎ個の電圧レベル：第Ａレベル、第（Ａ＋１）、・・・、第（Ａ－１＋２＾ｎ）レベル（但し、第Ａレベルは所定の基準レベル）に対して、
　第Ａレベルから４レベル置きの電圧レベル：Ａ＋４ｋ（但し、ｋは０から２＾（ｎ－２）までの整数）に対応するに対応する｛１＋２＾（ｎ－２）｝個の参照電圧のうち、
　第Ａレベル、
　第（Ａ＋４）レベル、
　第（Ａ－４＋２＾ｎ）レベル、
　第（Ａ＋２＾ｎ）レベル
　の４個の参照電圧と（これらは間引き対象とされない）、
　前記第Ａレベルから４レベル置きの電圧レベルに対応する｛１＋２＾（ｎ－２）｝個の参照電圧のうち前記４個の参照電圧以外の｛－３＋２＾（ｎ－２）｝の参照電圧から、予め定められた少なくとも１つの個数の参照電圧を間引いた、多くとも｛－４＋２＾（ｎ－２）｝の参照電圧と、
　を含む。したがって、参照電圧の個数Ｎは、４以上であり、且つ、４＋｛－４＋２＾（ｎ－２）｝＝２＾（ｎ－２）以下である。

　いくつかの好ましい態様において、前記演算増幅器（６０）から出力される電圧レベルは、前記第１のデコーダ（１０）において前記第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））として選択される、互いに異なる３個の参照電圧に基づいて出力される電圧レベルを有する。以下、いくつかの例示的実施形態に即して説明する。

＜第１実施形態＞
　図１は、第１の例示的実施形態のデジタルアナログ変換回路を示す図である。図１に示すように、Ｎ個（４≦Ｎ＜１＋２＾（ｎ－２）；＾は冪乗演算子）、ただし、ｎは予め定められた４以上の所定の正数）の参照電圧と、ｎビットのデジタル信号（Ｄ（ｎ－１）～Ｄ０及びその相補信号Ｄ（ｎ－１）Ｂ～Ｄ０Ｂ）を入力し、Ｎ個の参照電圧から、ｎビットのデジタル信号に応じて第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））を選択する第１のデコーダ１０と、第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））を３つの入力端子（非反転入力端子）に入力し、それぞれ１対１対２の重み付け演算した電圧レベルＶｏｕｔを増幅出力する演算増幅器６０と、を備える。なお、ｎビットのデジタル信号（Ｄ（ｎ－１）～Ｄ０）は、Ｄ０をＬＳＢ（Ｌｅａｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ）、Ｄ（ｎ－１）をＭＳＢ（Ｍｏｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ）とする。

　演算増幅器６０は、出力端子を反転入力端子に帰還接続した構成とされ、次式（２）の演算（内挿演算）を行う。

　Ｖｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）＋２×Ｖ（Ｔ３）｝）／４　　…（２）

　式（２）は、上式（１）のＶＩＮ３、ＶＩＮ２、ＶＩＮ１をＶ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）にそれぞれ対応させた演算式である。特に制限されるものではないが、演算増幅器６０として、例えば図２３の回路を用いた場合、第１の差動対（Ｎ１、Ｎ２）のＮＭＯＳトランジスタＮ１のゲート（ＩＮ１）と第２の差動対（Ｎ３、Ｎ４）のＮＭＯＳトランジスタＮ３のゲート（ＩＮ１）を第３端子（Ｔ３）として電圧Ｖ（Ｔ３）を共通に印加し、第３の差動対（Ｎ５、Ｎ６）のＮＭＯＳトランジスタＮ５のゲート（ＩＮ２）を第２端子（Ｔ２）として電圧Ｖ（Ｔ２）を印加し、第４の差動対（Ｎ７、Ｎ８）のＮＭＯＳトランジスタＮ７のゲート（ＩＮ３）を第１端子（Ｔ１）として電圧Ｖ（Ｔ１）を印加する。なお、演算増幅器６０は第１端子（Ｔ１）、第２端子（Ｔ２）、第３端子（Ｔ３）の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）を１：１：２の重みで重み付け演算（重み付け加算、あるいは加重平均ともいう）した電圧レベルＶｏｕｔを出力する内挿アンプであれば、任意の構成を用いることができる。

　第１のデコーダ１０に入力される、Ｎ個の参照電圧（４≦Ｎ＜１＋２＾（ｎ－２））は、ｎビットのデジタル信号の値に１対１対応して、演算増幅器６０から出力可能な２＾ｎ個の電圧レベル：
　第Ａレベル、第（Ａ＋１）レベル、第（Ａ＋２）レベル、・・・第（Ａ－１＋２＾ｎ）レベル（但し、第Ａレベルは任意の基準レベル）
　に対して、第Ａレベルから４レベル置きの電圧レベル：
　Ａ＋４ｋ　（但し、ｋは０から２＾（ｎ－２）までの整数）
　に対応する｛２＾（ｎ－２）＋１｝個の参照電圧のうち、
　第Ａレベル、
　第（Ａ＋４）レベル、
　第（Ａ－４＋２＾ｎ）レベル、
　第（Ａ＋２＾ｎ）レベル
　にそれぞれ対応する４個の参照電圧は、間引き対象とされず、Ｎ個の参照電圧にそのまま含まれる。第Ａレベルから４レベル置きの電圧レベルに対応する｛２＾（ｎ－２）＋１｝個の参照電圧のうち、これら４個の参照電圧以外の｛－３＋２＾（ｎ－２）｝の参照電圧［∵　｛２＾（ｎ－２）＋１｝－４＝－３＋２＾（ｎ－２）］から、所定個（１個以上）の参照電圧が間引かれる。１個以上の参照電圧を間引いた場合、間引き対象とされる参照電圧の（間引き後の）残りの個数は｛－４＋２＾（ｎ－２）｝以下となり、これと、間引き対象とされない参照電圧（４個）の和が参照電圧の個数Ｎとなり、Ｎは４以上、２＾（ｎ－２）以下となる。

　例えばｎ＝４の場合、Ｎは４≦Ｎ＜１＋２＾（ｎ－２）＝１＋２＾２＝５から、Ｎは４とされる。Ｎ＝４個の参照電圧は、第０、第４、第１２、第１６レベルとされる。これは、４ビットのデジタル信号の値に１対１対応して、演算増幅器６０から出力可能な２＾４＝１６個の電圧レベル：第０レベル（基準レベル）、第１レベル、・・・第１５レベルに対して、第０レベルから４レベル置きの電圧レベル：
　第０、第４、第８、第１２、第１６のレベルに対応する｛２＾（４－２）＋１｝＝５個の参照電圧のうち、
　第Ａレベル＝第０レベル、
　第Ａ＋４レベル＝第４レベル、
　第（Ａ－４＋２＾ｎ）レベル＝第１２レベル、
　第（Ａ＋２＾ｎ）レベル＝第１６レベルの計４個と、
　上記４個の参照電圧以外の｛－３＋２＾（４－２）｝＝１から、所定個（１個以上）のレベル、したがって、第８レベルに対応する参照電圧１個が間引かれ、間引き対象とされる参照電圧の残りの個数｛－４＋２＾（ｎ－２）｝は０となり、Ｎ＝４個の参照電圧は、第０、第４、第１２、第１６レベルとされる。

　また、演算増幅器６０から出力される電圧レベルＶｏｕｔは、第１のデコーダ１０で選択される第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））として、互いに異なる３個の参照電圧に基づいて増幅出力される電圧レベルを少なくとも２つ有する。すなわち、演算増幅器６０から出力される少なくとも二つの電圧レベルは、
　Ｖ（Ｔ１）≠Ｖ（Ｔ２）、且つ、Ｖ（Ｔ１）≠Ｖ（Ｔ３）、且つ、Ｖ（Ｔ２）≠Ｖ（Ｔ３）の３つの電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））から生成される。

＜図２１の関連技術との相違点＞
　図１の本実施形態と、関連技術として説明した図２１のデジタルアナログ変換回路（ＤＡ変換器３１０）との相違点について説明する。

　図２１の関連技術では、デコーダ（選択回路３１６）は、同一又は隣接する２つの参照電圧から、ボルテージフォロワ回路３１７の３端子ＩＮ３、ＩＮ２、ＩＮ１に出力される３つの電圧を選択している。

　これに対して、図１の本実施形態では、第１のデコーダ１０は、同一又は隣接する２つの参照電圧（隣接参照電圧対）だけでなく、隣接する電圧以外の組も含む２つ又は３つの参照電圧を、第１、第２、第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））として選択する。これにより、本実施形態によれば、参照電圧数を４レベル置きとした関連技術の参照電圧の総数よりも、参照電圧の総数を削減することができる。すなわち、デジタル信号のビット数が同一であり、出力階調数が同一の場合、本実施形態によれば、図２１の関連技術よりも、デジタルアナログ変換回路の分解能は同一のまま、参照電圧の総数をさらに削減することができる。

　また、図２１の関連技術では、デコーダ（選択回路３１６）から、ボルテージフォロワ回路３１７の３端子ＩＮ３、ＩＮ２、ＩＮ１に出力される３つの電圧のうち少なくとも２つの電圧は同一の参照電圧が重複して選択出力される。すなわち、図２１の関連技術において、ボルテージフォロワ回路３１７の３端子ＩＮ１、ＩＮ２、ＩＮ３に互いに異なる３個の参照電圧が選択されることはなく、互いに異なる３個の参照電圧に基づいて増幅出力される電圧レベルは存在しない。

　これに対して、本実施形態では、第１のデコーダ１０で選択される第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））として、互いに異なる３個の参照電圧に基づいて増幅出力される電圧レベルを複数有する。すなわち、後に詳細に説明されるように、演算増幅器６０からの出力電圧レベルのいくつかは、演算増幅器６０に入力される第１乃至第３の電圧として、Ｖ（Ｔ１）≠Ｖ（Ｔ２）、Ｖ（Ｔ１）≠Ｖ（Ｔ３）、Ｖ（Ｔ２）≠Ｖ（Ｔ３）の関係を満たすＶ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）から生成される。

＜第１の実施形態の第１の仕様＞
　図２（Ａ）、（Ｂ）は、図１の実施形態における第１の仕様を説明する図である。図２（Ａ）に示す例は、図１において、ｎ＝４、Ｎ＝４、Ａ＝０としている。４ビットのデジタル信号の値に１対１対応して演算増幅器６０から出力可能な電圧レベル：第０レベル～第１５レベルの１６個の電圧レベルからなる１区間に対して、４個の参照電圧を、第０レベル、第４レベル、第１２レベル、第１６レベルに設定している。

　第０レベルから４レベル置きの電圧レベル：４ｋ（但し、ｋは０から４までの整数）に対応する参照電圧のうち、第８レベルに対応する参照電圧が間引かれている（第８レベルに対応する参照電は不要とされる）。なお、出力の電圧レベルの第０レベル～第１６レベルは、ほぼリニアな電圧レベルとされ、レベル番号の順序（０，１，２，…）に対して単調増加又は単調減少となる電圧レベルとされる。なお、出力の電圧レベルの第０レベル～第１５レベルの各番号（０～１５）は、４ビットデジタル信号の隣接値（ＬＳＢを含む下位ビット信号の２進符号）に対応し、隣接する電圧レベルの差電圧は、デジタルアナログ変換回路の量子化ステップ幅（１ＬＳＢのステップ幅）に対応し、第０～第１５レベルにおいて量子化ステップ幅は実質的に一様である（ＤＮＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｎｏｎｌｉｎｉａｒｉｔｙ）が一定）。

　図２（Ｂ）は、図２（Ａ）で設定された４個の参照電圧（第０レベル、第４レベル、第１２レベル、第１６レベル）から選択された３つの電圧：第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せを入力とする演算増幅器６０の出力Ｖｏｕｔの電圧レベル（上式（２）で規定される）の一覧を示している。４個の参照電圧（レベル０、４、１２、１６）の全ての組合せを示している。

　第１、第２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）は、互いに入れ替えても同じ演算結果となるため、図２（Ｂ）では、電圧レベルの大小関係をＶ（Ｔ１）＞Ｖ（Ｔ２）として示している。すなわち、図２（Ｂ）には、４つの電圧（レベル０、４、１２、１６）を、３つの端子へ重複を含めて割当てる場合の、４×４×４＝６４通りの中から、Ｖ（Ｔ１）＜Ｖ（Ｔ２）の組み合わせ：（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（レベル０、４）、（レベル０、１２）、（レベル０、１６）、（レベル４、１２）、（レベル４、１６）、（レベル１２、１６）の組み合わせを省略した４０通りが示されている。図２（Ｂ）において、Ｖ（Ｔ１）、Ｖ（Ｔ２）として選択される電圧は入れ替えが可能である。

　図２（Ｂ）において、Ｖ（Ｔ１）、Ｖ（Ｔ２）として選択される電圧の入れ替えが可能であり、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））において、図２（Ｂ）に示した組み合せのほかに、Ｖ（Ｔ１）、Ｖ（Ｔ２）を入れ替えた組み合わせ（Ｖ（Ｔ２）、Ｖ（Ｔ１））も含まれることは、後に参照される図４、図６、図８、図１０、図１２、図１４についても同様である。

　図２（Ｂ）より、演算増幅器６０から出力されるＶｏｕｔの電圧レベルとして、第０レベルから第１５レベルまでの全てのレベルが存在し、図２（Ａ）で設定された４個の参照電圧により第０レベル乃至第１５レベルの１６個の電圧レベルが出力可能であることが確認できる。なお、図２（Ｂ）の第１６レベルは、第１～第３の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）を全て第１６レベルとしたものであり、第２区間の第０レベルに対応する。

　また、第５レベル、第１１レベルを出力する第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せは（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（レベル１６、４、０）、（レベル１２、０、４）であり、Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）が互いに電圧レベルの異なる３個の参照電圧の組合せとなっている。Ｖ（Ｔ１）、Ｖ（Ｔ２）として選択される電圧を入れ替えた場合も、互い異なる３個の参照電圧の組合せは変わらない。したがって、第５レベル、第１１レベルを出力する第１～第３の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）は互いに異なり、同一参照電圧が重複する組合せは存在しない。

　図１の第１のデコーダ１０は、演算増幅器６０から出力される第０レベルから第１５レベルまでの各電圧レベルに対応した第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せ（図２（Ｂ））の１つを４ビットのデジタル信号の値に対応して選択する構成とされる。

　図２（Ｂ）のＶｏｕｔの電圧レベル０、１、２・・・、１５の１６通りに対して、４ビットデジタル信号を用いて、各電圧レベルに対応する（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せを１つ選択する。例えば、Ｖｏｕｔ＝５（第５レベル）に対しては、４ビットデジタル信号（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，１，０，１）に基づき、第０、第４、第８、第１６レベルの４つの参照電圧の中から、第１電圧Ｖ（Ｔ１）に第１６レベル、第２電圧Ｖ（Ｔ２）に第４レベル、第３電圧Ｖ（Ｔ３）に第０レベル、あるいは、第１電圧Ｖ（Ｔ１）に第１２レベル、第２電圧Ｖ（Ｔ２）に第０レベル、第３電圧Ｖ（Ｔ３）に第４レベルを選択する構成とされる。

　なお、図２（Ａ）は、単に説明の簡単化のため、４ビット１６レベルの出力レベルと参照電圧の対応として、第０レベル乃至第１５レベルの１６個の電圧レベルからなる１区間（ｓｅｃｔｉｏｎ）を示している。しかしながら、５ビット３２レベル等、６ビット６４レベル等、第１６レベル以降に追加の区間を設け、追加の各区間も第０レベル乃至第１５レベルの１区間と同様に参照電圧を設定するようにしてもよいことは勿論である。このとき、ある１区間に対応した第１６レベルの参照電圧と、次の区間の第０レベルの参照電圧は同一電圧レベルとされる。

　１０ビットデジタル信号に対応したデコーダの場合、１６レベル（１区間）×６４区間で構成することができ、関連技術の構成（図２１、図２２を１０ビットに拡張した構成）と比べて、１区間あたり１個、６４区間で６４個の参照電圧が間引かれる。

　また図２（Ａ）は、便宜上、出力レベルとして、第０レベルを基準レベル（第Ａレベル）とした連続１６レベル（レベル０～１５）を示しているが、第Ａレベルとしてレベル３２あるいは４８とした連続１６レベル（例えばレベル３２～４７、あるいは、レベル４８～６３等）のように、複数の電圧レベルの一部をなす１６レベルに対応させてもよい。その場合、１区間の基準レベルは、好ましくは、１６個の電圧レベルを単位とする区間の最初の電圧レベルに設定される。

＜第１の実施形態の第２の仕様＞
　図３、図４は、図１の実施形態における第２の仕様を説明する図である。図３は、図１において、ｎ＝５、Ｎ＝６、Ａ＝０とされ、５ビットのデジタル信号の値に１対１対応して演算増幅器６０から出力可能な第０レベル乃至第３１レベルの３２個の電圧レベルからなる１区間に対して、６個の参照電圧を、第０レベル、第４レベル、第１２レベル、第２０レベル、第２８レベル、第３２レベルに設定した例を示す。第０レベルから４レベル置きの電圧レベル：４ｋ（但し、ｋは０から８までの整数）に対応する参照電圧のうち、第８レベル、第１６レベル、第２４レベル（ｋ＝２、４、６）に対応する３つの参照電圧が間引かれている。なお、第０レベル～第３２レベルは、ほぼリニアな電圧レベルとされ、単調増加又は単調減少となる電圧レベルとされる。

　図４は、図３の仕様で設定された６個の参照電圧（第０レベル、第４レベル、第１２レベル、第２０レベル、第２８レベル、第３２レベル）を、第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））として組合わせたときに、演算増幅器６０から出力可能な上式（２）に対応する電圧レベルを示している。図４には、６個の参照電圧の全ての組合せが示されている。

　図４より、演算増幅器６０から出力される電圧レベルとして、第０レベルから第３１レベルまで全て存在し、図３で設定された６個の参照電圧（第０レベル、第４レベル、第１２レベル、第２０レベル、第２８レベル、第３２レベル）により、第０レベル乃至第３１レベルの３２個の電圧レベルが出力可能であることが確認できる。

　また、第１３レベル、第１９レベルをそれぞれ出力する第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せは、第１～第３の電圧が互いに電圧レベルの異なる３個の参照電圧の組合せとなっており、これらの電圧レベル（第１３レベル、第１９レベル）を出力するときに、第１～第３の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）は互いに異なり、同一参照電圧が重複する組合せは存在しない。

　図１の第１のデコーダ１０は、演算増幅器６０から出力される第０レベルから第３１レベルまでの各電圧レベルに対応した図４に基づく第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せの１つを、５ビットのデジタル信号（ＬＳＢを含む下位５ビット信号）の値に対応して選択する構成とされる。

　なお、図３は、第０レベル乃至第３１レベルの３２個の電圧レベルからなる１区間を示しているが、第３２レベル以降に追加の区間を設け、追加の各区間も第０レベル乃至第３１レベルの１区間と同様に参照電圧を設定することが可能である。このとき、ある１区間に対応した第３２レベルの参照電圧と、次の区間の第０レベルの参照電圧は同一電圧レベルとされる。１０ビットデジタル信号に対応したデコーダの場合、３２レベル（１区間）×３２区間で構成することができ、関連技術での構成（図２１、図２２を１０ビットに拡張した構成）と比べて、１区間あたり３個、３２区間で９６個の参照電圧が間引かれる。また、図３では、便宜上、第０レベルを基準レベルとした３２レベルを示しているが、複数の電圧レベル（例えば６４レベル以上）の一部をなす３２レベルに対応させてもよい。その場合、１区間の基準レベルは、好ましくは、３２個の電圧レベルを単位とする区間の最初の電圧レベルに設定される。

＜第１の実施形態の第３の仕様＞
　図５、図６は、図１の実施形態における第３の仕様を説明する図である。図５は、図１において、ｎ＝５、Ｎ＝５、Ａ＝０とされ、５ビットのデジタル信号の値に１対１対応して演算増幅器６０から出力可能な第０レベル乃至第３１レベルの３２個の電圧レベルからなる１区間に対して、５個の参照電圧を、第０レベル、第４レベル、第１６レベル、第２８レベル、第３２レベルに設定した例を示す。第０レベルから４レベル置きの電圧レベル：４ｋ（但し、ｋは０から８までの整数）に対応する参照電圧のうち、第８レベル、第１２レベル、第２０レベル、第２４レベル（ｋ＝２、３、５、６）に対応する４つの参照電圧が間引かれている。なお第０レベル～第３２レベルは、ほぼリニアな電圧レベルとされ、単調増加又は単調減少となる電圧レベルとされる。

　図６は、図５の仕様で設定された５個の参照電圧（第０レベル、第４レベル、第１６レベル、第２８レベル、第３２レベル）を、第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））として組合せたときに、演算増幅器６０から出力可能な上式（２）に対応する電圧レベルを示している。図６には、５個の参照電圧の全ての組合せが示されている。

　図６より、演算増幅器６０から出力される電圧レベルとして、第０レベルから第３１レベルまでの全てのレベルが含まれており、図５で設定された５個の参照電圧（第０レベル、第４レベル、第１６レベル、第２８レベル、第３２レベル）により第０レベル乃至第３１レベルの３２個の電圧レベルが出力可能であることが確認できる。

　また、第５レベル、第６レベル、第９レベル、第１５レベル、第１７レベル、第２３レベル、第２６レベル、第２７レベルを出力する第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せは、第１～第３の電圧が互いに電圧レベルの異なる３個の参照電圧の組合せとなっており、これらの電圧レベルを出力するときに、第１～第３の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）は互いに異なり、同一参照電圧が重複する組合せは存在しない。

　図１の第１のデコーダ１０は、演算増幅器６０から出力される第０レベルから第３１レベルまでの各電圧レベルに対応した第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せ（図６参照）の１つを、５ビットのデジタル信号の値に対応して選択する構成とされる。

　なお、図５においても、図３の場合と同様に、第３２レベル以降に追加の区間を設けることや、複数の電圧レベルの一部をなす３２レベルに対応させることが可能である。

＜第１の実施形態の第４の仕様＞
　図７、図８は、図１の実施形態における第４の仕様を説明する図である。図７は、図１において、ｎ＝６、Ｎ＝７、Ａ＝０とされ、６ビットのデジタル信号の値に１対１対応して演算増幅器６０から出力可能な第０レベル乃至第６３レベルの６４個の電圧レベルからなる１区間に対して、７個の参照電圧を、第０レベル、第４レベル、第１６レベル、第３２レベル、第４８レベル、第６０レベル、第６４レベルに設定した例を示す。第０レベルから４レベル置きの電圧レベル：４ｋ（但し、ｋは０から１６までの整数）に対応する参照電圧のうち、矢印←で示すように、第８レベル、第１２レベル、第２０レベル、第２４レベル、第２８レベル、第３６レベル、第４０レベル、第４４レベル、第５２レベル、第５６レベル（ｋ＝２、３、５、６、７、９、１０、１１、１３、１４）に対応する１０個の参照電圧が間引かれている。なお、第０レベル～第６４レベルはほぼリニアな電圧レベルとされ、単調増加又は単調減少となる電圧レベルとされる。

　図８は、図７の仕様で設定された７個の参照電圧（第０レベル、第４レベル、第１６レベル、第３２レベル、第４８レベル、第６０レベル、第６４レベル）を、第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））として組合せたときに、演算増幅器６０から出力可能な上式（２）に対応する電圧レベルを示している。図８には、７個の参照電圧の全ての組合せが示されている。

　図８より、算増幅器６０から出力される電圧レベルとして、第０レベルから第６３レベルまで全て存在し、図７で設定された７個の参照電圧（第０レベル、第４レベル、第１６レベル、第３２レベル、第４８レベル、第６０レベル、第６４レベル）により第０レベル乃至第６３レベルの６４個の電圧レベルが出力可能であることが確認できる。

　また、第５レベル、第６レベル、第９レベル・・・を出力する第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せは、第１～第３の電圧が互いに電圧レベルの異なる３個の参照電圧の組合せとなっており、これらの電圧レベルを出力するときに、第１～第３の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）は互いに異なり、同一参照電圧が重複する組合せは存在しない。

　図１の第１のデコーダ１０は、演算増幅器６０から出力される第０レベルから第６３レベルまでの各電圧レベルに対応した図８に基づく第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せの１つを、６ビットのデジタル信号（例えばＬＳＢを含む下位６ビット）の値に対応して選択する構成とされる。

　なお、図７においても、第６４レベル以降に追加の区間を設けることや、複数の電圧レベル（例えば１２８レベル以上）の一部をなす６４レベルに対応させることが可能である。追加の区間を設けるときには、ある１区間に対応した第６４レベルの参照電圧と、次の区間の第０レベルの参照電圧は同一電圧レベルとされる。

＜第１の実施形態の第５の仕様＞
　図９、図１０は、図１の実施形態における第５の仕様を説明する図である。図９は、図１において、ｎ＝６、Ｎ＝７、Ａ＝０とされ、６ビットのデジタル信号の値に１対１対応して演算増幅器６０から出力可能な第０レベル乃至第６３レベルの６４個の電圧レベルからなる１区間に対して、７個の参照電圧を、第０レベル、第４レベル、第８レベル、第３２レベル、第５６レベル、第６０レベル、第６４レベルに設定した例を示す。第０レベルから４レベル置きの電圧レベル：４ｋ（但し、ｋは０から１６までの整数）に対応する参照電圧のうち、第１２レベル、第１６レベル、第２０レベル、第２４レベル、第２８レベル、第３６レベル、第４０レベル、第４４レベル、第４８レベル、第５２レベル（ｋ＝３、４、５、６、７、９、１０、１１、１２、１３）に対応する１０個の参照電圧が間引かれている。なお、第０レベル～第６４レベルは、ほぼリニアな電圧レベルとされ、単調増加又は単調減少となる電圧レベルとされる。

　図１０は、図９の仕様で設定された７個の参照電圧（第０レベル、第４レベル、第８レベル、第３２レベル、第５６レベル、第６０レベル、第６４レベル）を、第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））として組合せたときに、演算増幅器６０から出力可能な上式（２）に対応する電圧レベルを示している。図１０には、７個の参照電圧の全ての組合せが示されている。

　図１０より、算増幅器６０から出力される電圧レベルとして、第０レベルから第６３レベルまで全て存在し、図９で設定された７個の参照電圧（第０レベル、第４レベル、第８レベル、第３２レベル、第５６レベル、第６０レベル、第６４レベル）により第０レベル乃至第６３レベルの６４個の電圧レベルが出力可能であることが確認できる。

　また、第９レベル、第１０レベル、第１２レベル・・・を出力する第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せは、第１～第３の電圧が互いに電圧レベルの異なる３個の参照電圧の組合せとなっており、これらの電圧レベルを出力するときに、第１～第３の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）は互いに異なり、同一参照電圧が重複する組合せは存在しない。

　図１の第１のデコーダ１０は、演算増幅器６０から出力される第０レベルから第６３レベルまでの各電圧レベルに対応した図１０に基づく第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せの１つを、６ビットのデジタル信号（例えばＬＳＢを含む下位６ビット）の値に対応して選択する構成とされる。

　なお、図９においても、図７の場合と同様に、第６４レベル以降に追加の区間を設けることや、複数の電圧レベル（例えば１２８レベル以上）の一部をなす６４レベルに対応させることが可能である。

＜第１の実施形態の第６の仕様＞
　図１１、図１２は、図１の実施形態における第６の仕様を説明する図である。図１１は、図１において、ｎ＝６、Ｎ＝７、Ａ＝０とされ、６ビットのデジタル信号の値に１対１対応して演算増幅器６０から出力可能な第０レベル乃至第６３レベルの６４個の電圧レベルからなる１区間に対して、７個の参照電圧を、第０レベル、第４レベル、第１２レベル、第３２レベル、第５２レベル、第６０レベル、第６４レベルに設定した例を示す。第０レベルから４レベル置きの電圧レベル：４ｋ（但し、ｋは０から１６までの整数）に対応する参照電圧のうち、第８レベル、第１６レベル、第２０レベル、第２４レベル、第２８レベル、第３６レベル、第４０レベル、第４４レベル、第４８レベル、第５６レベル（ｋ＝２、４、５、６、７、９、１０、１１、１２、１４）に対応する１０個の参照電圧が間引かれている。なお、第０レベル～第６４レベルは、ほぼリニアな電圧レベルとされ、単調増加又は単調減少となる電圧レベルとされる。

　図１２は、図１１で設定された７個の参照電圧（第０レベル、第４レベル、第１２レベル、第３２レベル、第５２レベル、第６０レベル、第６４レベル）を、第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））として組合せたときに、演算増幅器６０から出力可能な上式（２）に対応する電圧レベルを示している。図１２には、７個の参照電圧の全ての組合せが示されている。

　図１２より、算増幅器６０から出力される電圧レベルとして、第０レベルから第６３レベルまで全て存在し、図１１で設定された７個の参照電圧（第０レベル、第４レベル、第１２レベル、第３２レベル、第５２レベル、第６０レベル、第６４レベル）により第０レベル乃至第６３レベルの６４個の電圧レベルが出力可能であることが確認できる。

　また、第５レベル、第７レベル、第１４レベル・・・を出力する第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せは、第１～第３の電圧が互いに電圧レベルの異なる３個の参照電圧の組合せとなっており、これらの電圧レベルを出力するときに、第１～第３の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）は互いに異なり、同一参照電圧が重複する組合せは存在しない。

　図１の第１のデコーダ１０は、演算増幅器６０から出力される第０レベルから第６３レベルまでの各電圧レベルに対応した図１２に基づく第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せの１つを、６ビットのデジタル信号の値に対応して選択する構成とされる。

　なお、図１１においても、図７の場合と同様に、第６４レベル以降に追加の区間を設けることや、複数の電圧レベル（例えば１２８レベル以上）の一部をなす６４レベルに対応させることが可能である。

＜第１の実施形態の第７の仕様＞
　図１３、図１４は、図１の実施形態における第７の仕様を説明する図である。図１３は、図１において、ｎ＝６、Ｎ＝７、Ａ＝０とされ、６ビットのデジタル信号の値に１対１対応して演算増幅器６０から出力可能な第０レベル乃至第６３レベルの６４個の電圧レベルからなる１区間に対して、７個の参照電圧を、第０レベル、第４レベル、第２０レベル、第３２レベル、第４４レベル、第６０レベル、第６４レベルに設定した例を示す。第０レベルから４レベル置きの電圧レベル：４ｋ（但し、ｋは０から１６までの整数）に対応する参照電圧のうち、第８レベル、第１２レベル、第１６レベル、第２４レベル、第２８レベル、第３６レベル、第４０レベル、第４８レベル、第５２レベル、第５６レベル（ｋ＝２、３、４、６、７、９、１０、１２、１３、１４）に対応する参照電圧が間引かれている。なお、第０レベル～第６４レベルは、ほぼリニアな電圧レベルとされ、単調増加又は単調減少となる電圧レベルとされる。

　図１４は、図１３の仕様で設定された７個の参照電圧（第０レベル、第４レベル、第２０レベル、第３２レベル、第４４レベル、第６０レベル、第６４レベル）を、第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））として組合せたときに、演算増幅器６０から出力可能な上式（２）に対応する電圧レベルを示している。図１４には、７個の参照電圧の全ての組合せが示されている。

　図１４より、算増幅器６０から出力される電圧レベルとして、第０レベルから第６３レベルまで全て存在し、図１３で設定された７個の参照電圧（第０レベル、第４レベル、第２０レベル、第３２レベル、第４４レベル、第６０レベル、第６４レベル）により第０レベル乃至第６３レベルの６４個の電圧レベルが出力可能であることが確認できる。また、第６レベル、第７レベル、第９レベル、他を出力する第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せは、第１～第３の電圧が互いに電圧レベルの異なる３個の参照電圧の組合せとなっており、これらの電圧レベルを出力するときに、第１～第３の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）は互いに異なり、同一参照電圧が重複する組合せは存在しない。

　図１の第１のデコーダ１０は、演算増幅器６０から出力される第０レベルから第６３レベルまでの各電圧レベルに対応した図１２に基づく第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せの１つを、６ビットのデジタル信号の値に対応して選択する構成とされる。

　なお、図１３においても、図７の場合と同様に、第６４レベル以降に追加の区間を設けることや、複数の電圧レベル（例えば１２８レベル以上）の一部をなす６４レベルに対応させることが可能である。

＜第２実施形態＞
　図１５は、デジタルアナログ変換回路の第２の実施形態を示す図である。図１５を参照すると、この第２の実施形態は、図１の第１の実施形態の構成に加え、Ｎ個（４≦Ｎ＜１＋２＾（ｎ－２））の参照電圧を含む参照電圧群を生成する参照電圧発生回路５０と、ｎビット（ｎは４以上の正数）のデジタル信号を含むｍ（ｍ＞ｎ）ビットのデジタル信号（Ｄ（ｍ－１）～Ｄ０及びその相補信号Ｄ（ｍ－１）Ｂ～Ｄ０Ｂ）と、第２のデコーダ２０とを更に備える。第１のデコーダ１０と第２のデコーダ２０を合わせてデコーダブロック４０を構成している。

　図１５において、演算増幅器６０から出力可能な電圧レベルは、第Ａｚレベル乃至第（Ａｚ－１＋２＾ｎ）レベルよりなる２＾ｎ個の電圧レベルを１区間とする重複しない第１～第Ｓの区間を含む（但し、Ｓは１以上の正数である。Ａｚは、第ｚの区間（１≦ｚ≦Ｓ）の基準レベルである）。

　参照電圧発生回路５０からデコーダ２０に入力される参照電圧群は、第１～第Ｓの各区間ごとに、第Ａｚレベルから４レベル置きの電圧レベル：Ａｚ＋４ｋ（但し、ｋは０から２＾（ｎ－２）までの整数）に対応する参照電圧のうち、第Ａｚ、第（Ａｚ＋４）、第（Ａｚ－４＋２＾ｎ）、第（Ａｚ＋２＾ｎ）の４個の参照電圧を除く｛－３＋２＾（ｎ－２）｝個の参照電圧から所定個（１個以上）を間引いた参照電圧とされる。

　第２のデコーダ２０は、参照電圧発生回路５０から入力された参照電圧群からｍビットのデジタル信号の上位（ｍ－ｎ）ビット（Ｄ（ｍ－１）～Ｄｎ及びその相補信号Ｄ（ｍ－１）Ｂ～ＤｎＢ）の値に応じて、第１～第Ｓの区間の中の対応する１つの区間（例えば第ｚの区間）に割り当てられたＮ個（Ｎは４以上、２＾（ｎ－２）以下の正数）の参照電圧：第Ａｚ、第（Ａｚ＋４）、…、第（Ａｚ－４＋２＾ｎ）、第（Ａｚ＋２＾ｎ）の参照電圧を選択して第１のデコーダ１０へ出力する。

　第１のデコーダ１０は、第２のデコーダ２０で選択されたＮ個の参照電圧：第Ａｚ、第（Ａｚ＋４）、…、第（Ａｚ－４＋２＾ｎ）、第（Ａｚ＋２＾ｎ）から、下位ｎビットのデジタル信号（Ｄ（ｎ－１）～Ｄ０及びその相補信号Ｄ（ｎ－１）Ｂ～Ｄ０Ｂ）の値に応じて第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））を選択する。なお、第１のデコーダ１０及び演算増幅器６０の構成、作用等は、図１と同様であるため、説明は省略する。

＜第２実施形態の変形例＞
　第２実施形態の変形例を説明する。上記した図１５のデジタルアナログ変換回路は、演算増幅器６０から出力可能な電圧レベルが、図２（Ａ）～図１４の各仕様とは異なる仕様の区間を含んで構成してもよい。

　この場合、デコーダブロック４０は、図２４に示すように、異なる仕様の区間に対応した第３のデコーダ３０を更に備える。第３のデコーダ３０には、参照電圧発生回路５０から、第３のデコーダ３０で選択される第１～第３の電圧に対応する参照電圧が入力される。第３のデコーダ３０は、第１のデコーダ１０と共通に入力するデジタル信号のｍビット（Ｄ（ｍ－１）～Ｄ０、及びその相補信号Ｄ（ｍ－１）Ｂ～Ｄ０Ｂ）の値に応じて、第１～第３の電圧を選択し、演算増幅器６０に入力する。

　演算増幅器６０は、第１のデコーダ１０と第３のデコーダ３０とで共有される。図２４において、異なる仕様同士で区間の重複はなく、第１のデコーダ１０と第３のデコーダ３０の一方のデコーダが、第１～第３の電圧を選択出力するとき、他方のデコーダは非選択とされ、第１～第３の電圧は出力されない。図２４において、第１のデコーダ１０と第３のデコーダ３０とで共有された３つの端子Ｔ１、Ｔ２、Ｔ３に出力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）に対して、演算増幅器６０は、上式（２）の演算に対応する電圧を出力する。なお、特に制限されないが、図２４に示す例では、後述されるように、第３のデコーダ３０で選択出力される第１～第３の電圧について、演算増幅器６０は、上式（１）の演算結果（Ｖｏｕｔ＝｛ＶＩＮ３＋ＶＩＮ２＋２×ＶＩＮ１）｝／４）に対応する電圧を出力する。このとき、第３のデコーダ３０で選択された第１～第３の電圧は、それぞれＶＩＮ２、ＶＩＮ３、ＶＩＮ１とされ、演算増幅器６０の端子Ｔ１、Ｔ２、Ｔ３にそれぞれ出力される。

＜第２の実施形態の第１の仕様＞
　図１６は、図１５の第２の実施形態における第１の仕様を説明する図である。図１６は、図１５において、ｍ＝１０、ｎ＝４、Ｎ＝４とされ、１０ビットのデジタル信号の値に対応して演算増幅器６０から出力可能な第０レベル乃至第１０２３レベルの１０２４個の電圧レベルにおいて、参照電圧の設定と、第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せ、及び１０ビットのデジタル信号（Ｄ９～Ｄ０）の値の関係の一例を示している。

　図１６に示した仕様では、１０２４個の電圧レベルは、１６個の電圧レベルを１区間とし、電圧レベルが互いに重複しない第１～第６４の区間（Ｓ＝６４）で構成される。

　第１～第６４の各区間の参照電圧の設定は、図２（Ａ）の仕様を適用している。すなわち各区間の第０レベル、第４レベル、第１２レベル、第１６レベルの４個（Ｎ＝４）の参照電圧が設定される。また、第０レベル～第１０２３レベルの１０２４個の電圧レベルに対して、第１～第６４の区間のそれぞれの最初の電圧レベル（第０レベル、第１６レベル、第３２レベル、…、第１００８レベル）がそれぞれの区間の基準レベル（Ａｚ）とされている。

　第１～第６４の各区間のそれぞれのＮ番目（Ｎ＝４）の参照電圧は、それぞれ次の区間の基準レベルとされている。ただし、第６４区間では、次の区間（第６５区間）はなく、第６４区間のＮ番目（Ｎ＝４）の参照電圧は、仮想的に第６５区間の基準レベルである１０２４レベルとされている。

　図１６の仕様に対応する図１５の第２のデコーダ２０は、図１６で設定される参照電圧群から１０ビットのデジタル信号の上位６ビット（Ｄ９～Ｄ４）の値に応じて、第１～第６４の区間の中から、対応する１つの区間に割り当てられた４個の参照電圧を選択して第１のデコーダ１０へ供給する。例えば第１の区間の場合、第２のデコーダ２０は、デジタル信号（Ｄ９，Ｄ８，Ｄ７，Ｄ６，Ｄ５，Ｄ４）＝（０，０，０，０，０，０，０）のとき、第０レベル、第４レベル、第１２レベル、第１６レベルの参照電圧を選択して第１のデコーダ１０へ入力する。第ｚ区間の場合、第２のデコーダ２０は、デジタル信号（Ｄ９，Ｄ８，Ｄ７，Ｄ６，Ｄ５，Ｄ４）の値に対応した第Ａｚ、第（Ａｚ＋４）、第（Ａｚ＋１２）、第（Ａｚ＋１６）の参照電圧を選択して第１のデコーダ１０へ出力する。

　図１６の仕様において、出力電圧レベル数１０２４に対して、デコーダ４０に入力される参照電圧（互いに異なる電位）の総数は１９３個である。

　一方、関連技術（図２１、図２２）の場合、１０ビットのデジタル信号に拡張したデジタルアナログ変換回路（ＤＡ変換器３１０）の参照電圧数は、２５７個である。

　本実施形態によれば、参照電圧総数を、関連技術（図２１、図２２）の約１／４削減している。

　参照電圧総数の削減に伴い、デコーダのスイッチトランジスタの総数も削減される。この結果、デコーダの面積の削減を図ることができる。

　なお、演算増幅器６０は、図２１、図２３（ボルテージフォロア回路３１７）の演算増幅器と同じものを用いることができる。したがって、本実施形態において、演算増幅器６０の面積が、図２１の関連技術よりも増加することはない。

　図１８は、１０ビットのデジタル信号に対応した図１５のデジタルアナログ変換回路について、１０２４個の全電圧レベルに対して、図２（Ａ）～図１４の仕様を適用した場合の参照電圧数の比較を一覧で示す。図１８は、図２（Ａ）及び図２（Ｂ）と、図３及び図４と、図５及び図６と、図７～図１４の仕様ごとに、１区間あたりの電圧レベル数、１区間あたりの参照電圧数、区関数、全区間の参照電圧数を示す。なお、１区間あたりの参照電圧数は、区間内の電圧レベルに対応する参照電圧数に、次の区間の基準電圧レベルに対応する参照電圧が加わる（「＋１」に該当）。全区間の参照電圧数は、各区間内の電圧レベルに対応する参照電圧数と区関数の積に第１０２４レベルの参照電圧の１個を加えた値である。

　図１８より、上記で説明した図２（Ａ）、（Ｂ）の仕様より、図３～図１４の仕様を適用すると更に参照電圧数が大幅に削減することができる。また、図示されないが、１２ビットのデジタル信号に対応した図１５のデジタルアナログ変換回路の参照電圧数は、拡張した図２１のデジタルアナログ変換回路（ＤＡ変換器３１０）の参照電圧数よりも更に大幅に参照電圧数が削減され、デコーダの面積も大幅に削減することができる。

　上記実施形態では、線形な電圧特性を実現するデジタルアナログ変換回路への適用例を説明した。以下では、非線形な電圧特性への適用例を説明する。

＜第２の実施形態の第２の仕様＞
　第１の仕様では、各区間の出力電圧レベル（１６レベル）がほぼリニア（線形）となる。このため、複数の区間同士では非線形な特性は可能であるが、１つの区間内（１６レベル内）において、非線形な電圧特性の実現は困難である。しかし、例えば４レベルがリニア（線形）となる図２２の仕様を組み合せて構成することで、比較的滑らかに変化するような非線形な電圧特性にも、十分に対応することができる。次に、非線形な電圧特性に対応可能な図２４のデジタルアナログ変換回路について説明する。

　図１７は、第２の実施形態における第２の仕様を説明する図である。第２の仕様の回路構成は図２４に対応している。図１７は、図１６の仕様の変更例を示している。図１７に示す例は、第１～第６４の区間のうち、第１の区間に図２２の仕様を適用し、第２～第６４（Ｓ＝６３）の各区間に、図２（Ａ）の仕様を適用したものである。

　第１の区間における第０～第１５レベルでは、参照電圧を４レベル置き第０レベル、第４レベル、第８レベル、第１２レベル、第１６レベル（但し、第１６レベルは第２区間の基準レベルと重複）に設定しており、入出力特性（入力（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））と出力Ｖｏｕｔの関係）は、図２２の仕様の入出力特性（入力（ＶＩＮ２、ＶＩＮ３、ＶＩＮ１）と出力Ｖｏｕｔの関係）と対応し、上式（１）のＶｏｕｔ＝｛ＶＩＮ３＋ＶＩＮ２＋２×ＶＩＮ１｝／４の関係を満たしている。

例えば、図１７の第０～第３レベル（Ｖ０～Ｖ３）を出力する（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組合せは、
第０レベル：（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖ０、Ｖ０、Ｖ０）
第１レベル：（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖ４、Ｖ０、Ｖ０）
第２レベル：（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖ０、Ｖ０、Ｖ４）
第３レベル：（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖ４、Ｖ０、Ｖ４）
であり、図２２の第０～第３階調（Ｖ０～Ｖ３）を出力する（ＶＩＮ２、ＶＩＮ３、ＶＩＮ１）の組合せは、
第０階調：（ＶＩＮ２、ＶＩＮ３、ＶＩＮ１）＝（Ｖ０、Ｖ０、Ｖ０）
第１階調：（ＶＩＮ２、ＶＩＮ３、ＶＩＮ１）＝（Ｖ４、Ｖ０、Ｖ０）
第２階調：（ＶＩＮ２、ＶＩＮ３、ＶＩＮ１）＝（Ｖ０、Ｖ０、Ｖ４）
第３階調：（ＶＩＮ２、ＶＩＮ３、ＶＩＮ１）＝（Ｖ４、Ｖ０、Ｖ４）
であり、対応関係が一致している。

なお、図１７の（Ｖ（Ｔ１）、Ｖ（Ｔ２））は互いに入れ替えていてもよく、図２２の（ＶＩＮ_２、ＶＩＮ_３）も互いに入れ替えていてもよい。

　第２の仕様（図１７）に対応した図２４のデジタルアナログ変換回路は、図１５のデコーダブロック４０に、更に第３のデコーダ３０を備える。第３のデコーダ３０が、図１７の第１の区間の電圧レベルを出力するための第１～第３の電圧（ＶＩＮ２、ＶＩＮ３、ＶＩＮ１）を選択して端子Ｔ１、Ｔ２、Ｔ３に出力する。一方、第１及び第２のデコーダ１０、２０は、図１７の第２～第６４の区間の電圧レベルを出力するための第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））を選択して端子Ｔ１、Ｔ２、Ｔ３に出力する。

　図２４において、第３のデコーダ３０は、参照電圧発生回路５０から、図１７の第１の区間の第０レベル、第４レベル、第８レベル、第１２レベル、第１６レベルの５個の参照電圧を入力し、Ｄ９～Ｄ０の１０ビット入力デジタル信号に応じて（（Ｄ９，Ｄ８，Ｄ７，Ｄ６，Ｄ５，Ｄ４）＝（０，０，０，０，０，０，０）のとき）、図１７の第１の区間（第０レベル～第１５レベル）に対応する第１～第３の電圧（ＶＩＮ２、ＶＩＮ３、ＶＩＮ１）を選択して端子Ｔ１、Ｔ２、Ｔ３に出力する。演算増幅器６０（１：１：２の内挿アンプ）は、端子Ｔ１、Ｔ２、Ｔ３に出力された第１～第３の電圧（ＶＩＮ２、ＶＩＮ３、ＶＩＮ１）を（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））として入力し、上式（２）の演算結果に対応した電圧を出力する。なお、演算増幅器６０から出力される電圧は、第３のデコーダ３０で選択された第１～第３の電圧（ＶＩＮ２、ＶＩＮ３、ＶＩＮ１）に対して上式（１）の演算結果とも対応していることは勿論である。

　第１及び第２のデコーダ１０、２０は、参照電圧発生回路５０から、図１７の第２の区間から第６４の区間の６３区間について、各区間３個の電圧レベル×６３区間＋第１０２４レベルの計１９０個の参照電圧を入力し、Ｄ９～Ｄ０の１０ビットデジタル信号に応じて（（Ｄ９，Ｄ８，Ｄ７，Ｄ６，Ｄ５，Ｄ４）＝（０，０，０，０，０，０，１）～（１，１，１，１，１，１，１）のとき）、図１７の第２～第６４の区間（第１６レベル～第１０２３レベル）に対応する第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））を選択して端子Ｔ１、Ｔ２、Ｔ３に出力する。演算増幅器６０（１：１：２の内挿アンプ）は、端子Ｔ１、Ｔ２、Ｔ３に出力された第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））を入力し、上式（２）の演算結果に対応した電圧を出力する。

　図１７の第１区間の電圧レベル（第０レベル～第１５レベル）を出力する第３のデコーダ３０は、図２２の仕様（第０レベル～第１５レベル）に対応した図２１の選択回路３１６の下位４ビット構成に、（Ｄ９，Ｄ８，Ｄ７，Ｄ６，Ｄ５，Ｄ４）＝（０，０，０，０，０，０，０）を選択する上位６ビットの選択回路を追加した構成としてもよい。

　図１７の仕様では、非線形な電圧特性の範囲を、第１区間のみに設定した例を示しているが、非線形な電圧特性の範囲に応じて設定を変更できることは勿論である。

　また、非線形な電圧特性の区間について、図２２とは別の仕様を適用してもよい。例えば、非線形な電圧特性の区間の各電圧レベルに１対１で対応する参照電圧を設け、それを選択するデコーダを、図１５のデコーダブロック４０にさらに追加しても良い。この場合も、追加されたデコーダに対して演算増幅器６０を共有することができる。追加されるデコーダは、デジタル信号に応じて、出力される電圧レベルに等しい参照電圧を重複して第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））として選択し、演算増幅器６０へ出力する構成となる。

　また、図３～図１４の仕様についても、図１７の仕様と同様の設定が可能である。すなわち、全電圧レベルにおいて、線形な電圧特性の区間に対して図３～図１４の仕様を適用し、非線形な電圧特性を含む区間は、図２２の仕様等、本実施形態とは、別の仕様を適用することができる。

また、線形な電圧特性の区間（１区間が１６レベル以上）に対して図２（Ａ）～図１４の複数の仕様を組合せてもよい。その場合、図１５のデコーダブロック４０には、第１及び第２のデコーダ１０、２０が複数の仕様ごとに設けられ、複数の仕様ごとの第１のデコーダ１０に対して、演算増幅器６０が共有される構成となる。

＜第３の実施形態＞
　図１９は、本発明の第３の実施形態の表示装置のデータドライバの要部構成を示す図である。このデータドライバは、例えば図２０（Ａ）のデータドライバ９８０（表示素子は液晶又は有機発光ダイオード）に対応している。図１９を参照すると、このデータドライバは、シフトレジスタ８０１と、データレジスタ／ラッチ８０２と、レベルシフタ群８０３と、参照電圧発生回路８０４と、デコーダ回路群８０５と、出力回路群８０６とを含んで構成される。

　参照電圧発生回路８０４は、図１のＮ個の参照電圧を生成する。又は、図１５の参照電圧発生回路５０を含む。デコーダ回路群８０５は、出力数に対応した複数個の図１の第１のデコーダ１０、又は、複数個の図１５のデコーダブロック４０を含んで構成される。

　出力回路群８０６は、出力数に対応した複数個の図１及び図１５の演算増幅器６０で構成される。参照電圧発生回路８０４から出力される参照電圧群は、デコーダ回路群８０５を構成する複数個のデコーダ（又はデコーダブロック）に共通に入力される。

　図１９において、シフトレジスタ８０１は、スタートパルスとクロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。データレジスタ／ラッチ８０２は、シフトレジスタ８０１で決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎ラッチし、制御信号に応じて、レベルシフト回路群８０３に出力する。レベルシフタ群８０３は、データレジスタ／ラッチ８０２から出力される各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベル変換して、デコーダ回路群８０５に出力する。デコーダ回路群８０５は、各出力毎に、参照信号発生回路８０４で生成された参照信号群から、入力されたデジタルデータ信号に応じた参照電圧（第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））を選択する。

　出力回路群８０６は、各出力毎に、デコーダ回路群８０５の対応するデコーダで選択された一つ又は複数の参照電圧（第１～第３の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））を入力し、一つ又は複数の参照電圧に対応した階調信号を増幅出力する。

　出力回路群８０６の出力端子群は表示装置のデータ線（図２０（Ａ）の９６２）に接続されている。

　シフトレジスタ８０１及びデータレジスタ／ラッチ８０２はロジック回路で、一般に低電圧（例えば０Ｖ～３．３Ｖ）で構成され、対応する電源電圧が供給されている。レベルシフタ群８０３、デコーダ回路群８０５及び出力回路群８０６は、一般に表示素子を駆動するのに必要な高電圧（例えば０Ｖ～１８Ｖ）で構成され、対応する電源電圧が供給されている。

　本実施形態によれば、出力回路（演算増幅器６０）から出力される電圧レベルの数に対して必要な参照電圧の数を大幅に縮減し、デコーダ回路を構成するトランジスタスイッチ数を大幅に縮減することでデコーダ面積の削減を可能とするデータドライバ、表示装置を実現可能としている。

　次に、上記で説明した各実施形態（図２（Ａ）～図１４）に対応した図１、図１５、図２４のデコーダ１０に好適な、仕様例及び回路構成例について、図面を参照して説明する。

＜第１の実施例＞
　図２５は、図２（Ａ）、（Ｂ）に対応した仕様（ｎ＝４、Ｎ＝４、Ａ＝０）の１例を示す図である。図２５は、図１のデコーダ１０に入力される参照電圧（図２（Ａ）の第０レベル、第４レベル、第１２レベル、第１６レベルの４個の参照電圧に対応）から４ビットデジタル信号（Ｄ３，Ｄ２，Ｄ１，Ｄ０）に対応して、デコーダ１０の出力端子Ｔ１、Ｔ２、Ｔ３に選択出力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）と、演算増幅器６０から電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）に基づき演算出力される電圧Ｖｏｕｔとの関係を示す。なお、図２５において、各電圧は電圧レベル番号、デジタル信号は２進数の値（０又は１）で示している。図２５は、図１６の第１区間の仕様と同一である。図２５の第０レベル～第１５レベルの基準レベルに対応する第０レベルを、１６の任意の倍数の電圧レベルに置換えて、その基準レベルから１６レベル分の区間としてもよい。

　図２６は、図２５の仕様を実現するデコーダ１０の回路構成の一例（１０－１Ａ）を示す図である。図２６において、デコーダ１０－１Ａに入力される参照電圧は、Ｖ（Ａｚ）、Ｖ（Ａｚ＋４）、Ｖ（Ａｚ＋１２）、Ｖ（Ａｚ＋１６）とされ、デジタル信号として、４ビットデジタル信号（ＬＳＢを含む下位４ビット）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）とその相補信号（Ｄ３Ｂ，Ｄ２Ｂ，Ｄ１Ｂ，Ｄ０Ｂ）が入力される。参照電圧Ｖ（Ａｚ）、Ｖ（Ａｚ＋４）、Ｖ（Ａｚ＋１２）、Ｖ（Ａｚ＋１６）は、Ａｚ＝０とすれば、図２５の第０レベル（Ｖ０）、第４レベル（Ｖ４）、第１２レベル（Ｖ１２）、第１６レベル（Ｖ１６）に対応する。図２６のデコーダ１０－１Ａは、Ｎチャネル型トランジスタスイッチ（以下、Ｎｃｈトランジスタスイッチと記す）で構成されている。なおＮｃｈトランジスタスイッチは図面の便宜上、○の中に×を加えた記号で示す。Ｎｃｈトランジスタスイッチは、デジタル信号Ｄｘ（ｘは０以上の整数）とその相補信号ＤｘＢで制御される。デジタル信号Ｄｘ（ｘ＝０～３）の値が１（Ｈｉｇｈレベル）のとき、相補信号ＤｘＢ（ｘ＝０～３）の値は０（Ｌｏｗレベル）であり、信号Ｄｘが入力されるＮｃｈトランジスタスイッチはオン（導通）、相補信号ＤｘＢが入力されるＮｃｈトランジスタスイッチはオフ（非導通）とされる。デジタル信号Ｄｘ（ｘ＝０～３）の値が０（Ｌｏｗレベル）のとき、相補信号ＤｘＢ（ｘ＝０～３）の値は１（Ｈｉｇｈレベル）であり、信号Ｄｘが入力されるＮｃｈトランジスタスイッチはオフ（非導通）、相補信号ＤｘＢが入力されるＮｃｈトランジスタスイッチはオン（導通）とされる。

Ｐチャネル型トランジスタスイッチ（以下、Ｐｃｈトランジスタスイッチと記す）で構成する場合は、各ビット信号の正信号（Ｄｘ）と相補信号（ＤｘＢ）を入れ替え、ＮｃｈトランジスタスイッチをＰｃｈトランジスタスイッチに置き換えることで容易に構成できる。なお、以下の回路構成においては、Ｎｃｈトランジスタスイッチでの構成例を示すが、Ｐｃｈトランジスタスイッチでの構成に変換できることは言うまでもない。

　前述したように、図２６のデコーダ１０－１Ａは図２５の仕様に対応している。例えば図２５の参照電圧の第０レベル（ノードＮ１に入力）をＶ（Ｔ１）として選択するデジタル信号の値は、（Ｄ３、Ｄ２，Ｄ０）＝（０，０，０）、（Ｄ３Ｂ、Ｄ２Ｂ，Ｄ０Ｂ）＝（１，１，１）であり、図２６のノードＮ１、Ｔ１間のトランジスタスイッチ１０１、１０２、１０３に対応している（トランジスタスイッチ１０１、１０２、１０３のゲートはＤ３Ｂ、Ｄ２Ｂ、Ｄ０Ｂにそれぞれ接続され、オンとなる）。なお、デジタル信号（例えばＤｘ）の値が１のとき、図２６の（Ｎｃｈ）トランジスタスイッチは、正信号（Ｄｘ）で制御される構成となる。

　図２５の参照電圧の第０レベルをＶ（Ｔ２）として選択するデジタル信号の値は、（Ｄ３，Ｄ２）＝（０，０）であり、（Ｄ３Ｂ、Ｄ２Ｂ）＝（１，１）であり、図２６のノードＮ１、Ｔ２間のトランジスタスイッチ１０４、１０５に対応する（トランジスタスイッチ１０４、１０５のゲートはＤ３Ｂ、Ｄ２Ｂにそれぞれ接続され、オンとなる）。

図２５の参照電圧の第０レベルをＶ（Ｔ３）として選択するデジタル信号の値は、（Ｄ３，Ｄ１）＝（０，０）、（Ｄ３Ｂ，Ｄ１Ｂ）＝（１，１）であり、図２６のノードＮ１、Ｔ３間のトランジスタスイッチ１０６、１０７に対応する（トランジスタスイッチ１０６、１０７のゲートはＤ３Ｂ、Ｄ１Ｂにそれぞれ接続され、オンとなる）。

　同様に、図２５の参照電圧の第４レベル（ノードＮ２に入力）をＶ（Ｔ１）として選択するデジタル信号の値は、（Ｄ３，Ｄ２，Ｄ０）＝（０，０，１）、（Ｄ３Ｂ、Ｄ２Ｂ，Ｄ０Ｂ）＝（１，１，０）であり、図２６のノードＮ２、Ｔ１間のトランジスタスイッチ１０８、１０９、１１０に対応している（トランジスタスイッチ１０８、１０９、１１０のゲートは、Ｄ３Ｂ、Ｄ２Ｂ、Ｄ０にそれぞれ接続され、オンとなる）。図２５の参照電圧の第４レベルをＶ（Ｔ２）として選択するデジタル信号の値は、（Ｄ３、Ｄ２）＝（０，１）、（Ｄ３Ｂ、Ｄ２Ｂ）＝（１，０）、及び、（Ｄ３，Ｄ２，Ｄ１）＝（１，０，１）、（Ｄ３Ｂ，Ｄ２Ｂ，Ｄ１Ｂ）＝（０，１，０）であり、図２６のノードＮ２、Ｔ２間のトランジスタスイッチ１１１、１１２、及びトランジスタスイッチ１１３、１１４、１１５に対応している。トランジスタスイッチ１１１、１１２のゲートは、Ｄ３Ｂ、Ｄ２にそれぞれ接続され、（Ｄ３、Ｄ２）＝（０，１）のとき、オンとなる。またトランジスタスイッチ１１３、１１４、１１５のゲートは、Ｄ３、Ｄ２Ｂ、Ｄ１にそれぞれ接続され、（Ｄ３，Ｄ２，Ｄ１）＝（１，０，１）のとき、オンとなる）。図２５の参照電圧の第４レベルをＶ（Ｔ３）として選択するデジタル信号は、（Ｄ３、Ｄ１）＝（０，１）、（Ｄ３Ｂ、Ｄ１Ｂ）＝（１，０）、及び、（Ｄ３、Ｄ２，Ｄ１）＝（１，０，０）、（Ｄ３Ｂ、Ｄ２Ｂ，Ｄ１Ｂ）＝（０，１，１）であり、図２６のノードＮ２、Ｔ３間のトランジスタスイッチ１１６、１１７及びトランジスタスイッチ１１８、１１９、１２０に対応する。すなわち、トランジスタスイッチ１１６、１１７のゲートは、Ｄ３Ｂ、Ｄ１にそれぞれ接続され、（Ｄ３、Ｄ１）＝（０，１）のとき、オンとなる。トランジスタスイッチ１１８、１１９、１のゲートはＤ３、Ｄ２Ｂ、Ｄ１Ｂに接続され、（Ｄ３、Ｄ２，Ｄ１）＝（１，０，０）のとき、オンとなる。

　以下同様に、図２５の参照電圧の第１２レベル（ノードＮ３に入力）をＶ（Ｔ１）として選択するデジタル信号の値は、（Ｄ３，Ｄ２，Ｄ０）＝（０，１，０）、相補の信号（Ｄ３Ｂ，Ｄ２Ｂ，Ｄ０Ｂ）＝（１，０，１）、及び、（Ｄ３，Ｄ０）＝（１，０）、（Ｄ３Ｂ，Ｄ０Ｂ）＝（０，１）であり、図２６のノードＮ３、Ｔ１間のトランジスタスイッチ１２１、１２２、１２３及びトランジスタスイッチ１２４、１２５に対応している（トランジスタスイッチ１２１、１２２、１２３のゲートは、Ｄ３Ｂ、Ｄ２、Ｄ０Ｂにそれぞれ接続され、（Ｄ３，Ｄ２，Ｄ０）＝（０，１，０）のとき、オンとなる。トランジスタスイッチ１２４、１２５のゲートは、Ｄ３、Ｄ０Ｂにそれぞれ接続され、（Ｄ３，Ｄ０）＝（１，０）のとき、オンとなる）。図２５の参照電圧の第１２レベルをＶ（Ｔ２）として選択するデジタル信号は、（Ｄ３，Ｄ２，Ｄ１）＝（１，０，０）、（Ｄ３Ｂ，Ｄ２Ｂ，Ｄ１Ｂ）＝（０，１，１）、及び、（Ｄ３，Ｄ２）＝（１，１）、（Ｄ３，Ｄ２）＝（０，０）であり、図２６のノードＮ３、Ｔ２間のトランジスタスイッチ１２６、１２７、１２８、及びトランジスタスイッチ１２９、１３０に対応している（トランジスタスイッチ１２６、１２７、１２８は、それぞれのゲートが、Ｄ３、Ｄ２Ｂ、Ｄ１Ｂに接続され、（Ｄ３，Ｄ２，Ｄ０）＝（１，０，０）のとき、オンとなる。トランジスタスイッチ１２９、１３０のゲートはＤ３、Ｄ２にそれぞれ接続され、（Ｄ３，Ｄ２）＝（１，１）のとき、オンとなる）。
　図２５の参照電圧の第１２レベルをＶ（Ｔ３）として選択するデジタル信号の値は（Ｄ３，Ｄ２，Ｄ１）＝（１，０，１）、（Ｄ３Ｂ，Ｄ２Ｂ，Ｄ０Ｂ）＝（０，１，０）、及び、（Ｄ３，Ｄ２，Ｄ１）＝（１，１，０）、（Ｄ３Ｂ，Ｄ２Ｂ，Ｄ０Ｂ）＝（０，０，１）であり、図２６のノードＮ３、Ｔ３間のトランジスタスイッチ１３１、１３２、１３３及びトランジスタスイッチ１３４、１３５、１３６に対応する（トランジスタスイッチ１３１、１３２、１３３のゲートは、Ｄ３、Ｄ２Ｂ、Ｄ１にそれぞれ接続され、（Ｄ３，Ｄ２，Ｄ０）＝（１，０，１）のとき、オンとなる。トランジスタスイッチ１３４、１３５、１３６のゲートは、Ｄ３、Ｄ２、Ｄ１Ｂにそれぞれ接続され、（Ｄ３，Ｄ２，Ｄ１）＝（１，１，０）のとき、オンとなる）。

　更に、図２５の参照電圧の第１６レベル（ノードＮ４に入力）をＶ（Ｔ１）として選択するデジタル信号の値は、（Ｄ３，Ｄ２，Ｄ０）＝（０，１，１）、（Ｄ３Ｂ，Ｄ２Ｂ，Ｄ０Ｂ）＝（１，０，０）、及び、（Ｄ３，Ｄ０）＝（１，１）、（Ｄ３Ｂ，Ｄ０Ｂ）＝（０，０）であり、図２６のノードＮ４、Ｔ１間のトランジスタスイッチ１３７、１３８、１３９及びトランジスタスイッチ１４０、１４１に対応している（トランジスタスイッチ１３７、１３８、１３９のゲートは、Ｄ３Ｂ、Ｄ２、Ｄ０にそれぞれ接続され、（Ｄ３，Ｄ２，Ｄ０）＝（０，１，１）のとき、オンとなる。トランジスタスイッチ１４０、１４１のゲートはＤ３、Ｄ０にそれぞれ接続され、（Ｄ３，Ｄ０）＝（１，１）のとき、オンとなる）。
　図２５の参照電圧の第１６レベルをＶ（Ｔ３）として選択するデジタル信号の値は、（Ｄ３，Ｄ２，Ｄ１）＝（１，１，１）、（Ｄ３Ｂ，Ｄ２Ｂ，Ｄ１Ｂ）＝（０，０，０）であり、図２６のノードＮ４、Ｔ３間のトランジスタスイッチ１４２、１４３、１４４に対応する（トランジスタスイッチ１４２、１４３、１４４のゲートはＤ３，Ｄ２，Ｄ１にそれぞれ接続され、オンする）。なお、図２５の仕様では図２５の参照電圧の第１６レベルはＶ（Ｔ２）として選択されない。

　以上より、図２６のデコーダ１０－１Ａは、４４個のＮｃｈトランジスタスイッチで構成される。なお、図２５では、ノードＮ１～Ｎ４に入力される各参照電圧をデジタル信号の下位（Ｄ０，Ｄ０Ｂ）から上位（Ｄ３，Ｄ３Ｂ）の順で選択する例を示しているが、図２５の構成の場合、デジタル信号の順序を任意に入れ替えても構わない。

　図２７は、図２５の仕様を実現するデコーダ１０の別の回路構成例１０－１Ｂを示す図である。図２７のデコーダ１０－１Ｂは、図２６に示したデコーダ１０－１Ａの変更例である。この回路構成は、トランジスタスイッチ数を削減して面積の削減を可能としたものである。デコーダ１０－１Ｂに入力される参照電圧、デジタル信号及び端子Ｔ１～Ｔ３に選択出力される電圧は、いずれも図２６と同一である。

　図２７のデコーダ１０－１Ｂは、図２６のデコーダ１０－１Ａにおいて、同じ電圧を共通に選択するトランジスタスイッチの一方を削除することにより、トランジスタ数を削減している。例えば、図２６のデコーダ１０－１Ａにおいて、ノードＮ１、Ｔ１間のトランジスタスイッチ（１０１、１０２、１０３）と、ノードＮ２、Ｔ１間のトランジスタスイッチ（１０８、１０９、１１０）に関して、トランジスタスイッチ１０３、１１０は異なるデジタル信号Ｄ０Ｂ、Ｄ０でオン・オフが制御されるが、トランジスタスイッチ１０１と１０８はデジタル信号Ｄ３Ｂで共通にオン・オフが制御され、トランジスタスイッチ１０２と１０９は、デジタル信号Ｄ２Ｂで共通にオン・オフが制御される。トランジスタスイッチ１０１、１０２、１０８、１０９は、（Ｄ３Ｂ、Ｄ２Ｂ）＝（１、１）、すなわち（Ｄ３，Ｄ２）＝（０，０）のときに、端子Ｔ１と共通に導通される。したがって、図２７のデコーダ１０－１Ｂでは、図２６におけるトランジスタスイッチ１０３、１１０の出力側ノードを共通接続し（図２７のノードＮ１１）、図２６のトランジスタスイッチ（１０８、１０９）を残し、図２６のトランジスタスイッチ（１０１、１０２）を削除してもよい。また図２６のデコーダ１０－１Ａにおいて、トランジスタスイッチ１０８と１２１が共にＤ３Ｂに制御され、選択時（Ｄ３＝０）に端子Ｔ１と共通に導通される。したがって、図２７のデコーダ１０－１Ｂでは、図２６のトランジスタスイッチ１０９、１２２の出力側ノードを共通接続し（図２７のノードＮ１２）、図２６のトランジスタスイッチ１２１を残し、図２６のトランジスタスイッチ１０８を削除している。

　また、図２６のデコーダ１０－１Ａにおいて、ノードＮ１、Ｔ２間のトランジスタスイッチ（１０４、１０５）とノードＮ２、Ｔ２間のトランジスタスイッチ（１１１、１１２）は、トランジスタスイッチ１０４、１１１がＤ３Ｂにより共通に制御され、選択時（Ｄ３＝０）に端子Ｔ２と共通に導通される。したがって、図２７のデコーダ１０－１Ｂでは、図２６のトランジスタスイッチ１０５、１１２の出力側ノードを共通接続し（図２７のノードＮ１３）、図２６のトランジスタスイッチ１１１を残し、図２６トランジスタスイッチ１０４を削除している。

　また、図２６のデコーダ１０－１Ａにおいて、ノードＮ１、Ｔ３間のトランジスタスイッチ（１０６、１０７）とノードＮ２、Ｔ２間のトランジスタスイッチ（１１６、１１７）は、トランジスタスイッチ１０６、１１６がＤ３Ｂにより共通に制御され、選択時に端子Ｔ３と共通に導通される。したがって、図２７のデコーダ１０－１Ｂでは、図２６のトランジスタスイッチ１０７、１１７の出力側ノードを共通接続し（図２７のノードＮ１４）、図２６のトランジスタスイッチ１１６を残し、図２６のトランジスタスイッチ１０６を削除している。

　また、図２６のデコーダ１０－１Ａにおいて、ノードＮ２、Ｔ２間のトランジスタスイッチ（１１３、１１４、１１５）と、ノードＮ３、Ｔ２間のトランジスタスイッチ（１２６、１２７、１２８）に関して、トランジスタスイッチ１１３と１２６は、Ｄ３により共通にオン・オフが制御され、トランジスタスイッチ１１４と１２７は、Ｄ２Ｂにより共通にオン・オフが制御される。選択時に、トランジスタスイッチ１１３、１１４、１２６、１２７は端子Ｔ２と共通に導通される。したがって、図２７のデコーダ１０－１Ｂでは、図２６のトランジスタスイッチ１１５、１２８の出力側ノードを共通接続し（図２７のノードＮ１６）、図２６のトランジスタスイッチ（１２６、１２７）を残し、図２６のトランジスタスイッチ（１１３、１１４）を削除している。図２６のデコーダ１０－１Ａにおいて、トランジスタスイッチ１２６と１２９が共にＤ３で制御され、選択時に端子Ｔ２と共通に導通される。したがって、図２７のデコーダ１０－１Ｂでは、図２６のトランジスタスイッチ１２７、１３０の出力側ノードを共通接続し（図２７のノードＮ１７）、図２６のトランジスタスイッチ１２９を残し、図２６のトランジスタスイッチ１２６を削除している。

　また、図２６のデコーダ１０－１Ａにおいて、ノードＮ２、Ｔ２間のトランジスタスイッチ（１１８、１１９、１２０）と、ノードＮ３、Ｔ３間のトランジスタスイッチ（１３１、１３２、１３３）に関して、トランジスタスイッチ１１８と１３１は、Ｄ３により共通にオン・オフが制御され、トランジスタスイッチ１１９と１３２は、Ｄ２Ｂにより共通にオン・オフが制御される。トランジスタスイッチ１１８、１１９、１３１、１３２は、選択時に端子Ｔ３と共通に導通される。したがって、図２７のデコーダ１０－１Ｂでは、図２６のトランジスタスイッチ１２０、１３３の出力側ノードを共通接続し（ノードＮ１８）、図２６のトランジスタスイッチ（１１８、１１９）を削除している。また図２６のデコーダ１０－１Ａにおいて、トランジスタスイッチ１３１と１３４が共にＤ３で制御され、選択時に端子Ｔ３と共通に導通される。したがって、図２７のデコーダ１０－１Ｂでは、図２６のトランジスタスイッチ１３２、１３５の出力側ノードを共通接続し（ノードＮ１９）、図２６のトランジスタスイッチ１３４を残し、図２６のトランジスタスイッチ１３１を削除している。

　また、図２６のデコーダ１０－１Ａにおいて、ノードＮ３、Ｔ３間のトランジスタスイッチ（１３４、１３５、１３６）とノードＮ４、Ｔ３間のトランジスタスイッチ（１４２、１４３、１４４）に関して、トランジスタスイッチ１３４と１４２はＤ３により共通にオン・オフが制御され、トランジスタスイッチ１３５と１４３はＤ２により共通にオン・オフが制御され、このトランジスタスイッチ１３４、１３５、１４３、１４３は、選択時に端子Ｔ３と共通に導通される。したがって、図２７のデコーダ１０－１Ｂでは、図２６のトランジスタスイッチ１３６、１４４の出力側ノードを共通接続し（図２７のノードＮ２０）、トランジスタスイッチ（１３４、１３５）を残し、図２６の図２６のトランジスタスイッチ（１４２、１４３）を削除している。　

　また、図２６のデコーダ１０－１Ａにおいて、ノードＮ３に一端が接続されるトランジスタスイッチ１２３、１２５は、Ｄ０Ｂにより共通に制御され、選択時にノードＮ３と共通に導通される。したがって、図２７のデコーダ１０－１Ｂでは、図２６のトランジスタスイッチ１２３、１２５を１つにまとめ、トランジスタスイッチ１２３を残し、図２６のトランジスタスイッチ１２５を削除している。同様に、図２６のノードＮ４に一端が接続されるトランジスタスイッチ１３９、１４１は、Ｄ０により共通に制御され、選択時にノードＮ４と共通に導通される。したがって、図２７のデコーダ１０－１Ｂでは、図２６のトランジスタスイッチ１３９、１４１を１つにまとめ、図２６のトランジスタスイッチ１３９を残し、図２６のトランジスタスイッチ１４１を削除している。

　図２６のデコーダ１０－１Ａにおいて、ノードＮ３、Ｔ１間のトランジスタスイッチ（１２１、１２２、１２３）とノードＮ４、Ｔ３間のトランジスタスイッチ（１３７、１３８、１３９）に関して、トランジスタスイッチ１２１と１３７はＤ３Ｂにより共通にオン・オフが制御され、トランジスタスイッチ１２２と１３８はＤ２により共通にオン・オフが制御され、これらのトランジスタ１２１、１２２、１３７、１３８は、選択時に端子Ｔ１と共通に導通される。したがって、図２７のデコーダ１０－１Ｂでは、トランジスタスイッチ１２３、１３９の出力側ノードを共通接続し（ノードＮ１５）、図２６のトランジスタスイッチ（１２１、１２２）を残し、図２６のトランジスタスイッチ（１３７、１３８）を削除してもよい。また図２６のデコーダ１０－１Ａにおいて、ノードＮ３、Ｔ１間のトランジスタスイッチ（１２４、１２５）とノードＮ４、Ｔ３間のトランジスタスイッチ（１４０、１４１）は、トランジスタスイッチ１２４と１４０がＤ３により共通に制御され、選択時に端子Ｔ１と共通に導通される。したがって、図２７のデコーダ１０－１Ｂでは、図２６のトランジスタスイッチ１２５、１４１の出力側ノードを共通接続し（ノードＮ１５）、図２６のトランジスタスイッチ１４０を削除している。

　以上より、図２７に示すように、デコーダ１０－１Ｂのトランジスタスイッチ数は２６個となる。図２６のデコーダ１０－１Ａのトランジスタスイッチ数は４４個である。図２６の構成に比べて、トランジスタスイッチ数は大幅に削減されている。

　このように、トランジスタスイッチ数を大幅に削減可能なデコーのダ構成としては、図２７に示したデコーダ１０－１Ｂのように、デジタル信号を下位ビット側（Ｄ０、Ｄ０Ｂ）から上位ビット側（Ｄ３，Ｄ３Ｂ）へ向かう順で、参照電圧を選択する構成が好ましい。これは、上位ビット側のデジタル信号の方が下位ビット側のデジタル信号に比べて、共通に制御するトランジスタスイッチ数が多いこと、また、デコータの出力側端子数の３個（Ｔ１、Ｔ２、Ｔ３）に対して、デコーダの入力側ノード数は４個（Ｎ１、Ｎ２、Ｎ３、Ｎ４）と多いため、上位側のデジタル信号で制御されるトランジスタスイッチをデコーダの出力側に配置すると、削減可能なトランジスタ数が多くなる、ためである。

　図２８は、図２６のデコーダ回路１０－１Ａ及び図２７のデコーダ回路１０－１Ｂを用いた回路シミュレーションの結果を示す図である。図２８において、横軸は電圧レベルを表しているが、第１レベルから第１５レベルまでの各電圧レベルに対応したデジタル信号の値（“０”はＬｏｗレベル、“１”はＨｉｇｈレベル）を（Ｄ３，Ｄ２，Ｄ１，Ｄ０）及び（Ｄ３Ｂ，Ｄ２Ｂ，Ｄ１Ｂ，Ｄ０Ｂ）にそれぞれ入力している。また、デコーダに入力する参照電圧Ｖ０、Ｖ４、Ｖ１２、Ｖ１６は、それぞれ０Ｖ、０．８Ｖ、２．４Ｖ、３．２Ｖに設定している。図２８は、デジタル信号の値を第１レベルから第１５レベルまで変化させたときの、デコーダ回路の出力側端子Ｔ１、Ｔ２、Ｔ３へそれぞれ選択出力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）と、演算増幅器６０から電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）に基づき演算出力される電圧Ｖｏｕｔを示している。図２８より、図２６のデコーダ回路１０－１Ａ及び図２７のデコーダ回路１０－１Ｂで選択出力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）及び電圧Ｖｏｕｔが、図２５の仕様で示す関係と一致していることが確認できた。

＜第１の実施例の変更例＞
　次に、図２５の変更例を示す。図２９は、図２（Ａ）、（Ｂ）に対応した仕様（ｎ＝４、Ｎ＝４、Ａ＝０）の別の例で、デコーダ１０に入力される参照電圧（図２（Ａ）に対応）から、同じく入力される４ビットデジタル信号（Ｄ３，Ｄ２，Ｄ１，Ｄ０）に対応して、デコーダ１０の出力端子Ｔ１、Ｔ２、Ｔ３に選択出力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）と、演算増幅器６０から電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）に基づき演算出力される電圧Ｖｏｕｔとの関係を示す。

　図２９に示した仕様では、図１のデコーダ１０で同一参照電圧を選択して、Ｖ（Ｔ１）＝Ｖ（Ｔ２）＝Ｖ（Ｔ３）となる演算増幅器６０の入力電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組み合わせを最小化している。一方、図２５に示した仕様では、同一参照電圧を選択する（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組み合わせは、第０レベル及び第１２レベルの２つある。さらに、第４レベルについても（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））が同一参照電圧を選択するような組合せとなる仕様に設定することもできる。

　しかし、演算増幅器６０の入力電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）として、同一参照電圧（例えばＶｚ）が共通選択される状態は、必ずしも良い選択状態ではない。その例を以下に説明する。

　デコーダ１０の出力端子Ｔ１、Ｔ２、Ｔ３は、演算増幅器６０の入力に接続される。例えば演算増幅器６０が図２３の演算増幅器のような構成の場合、端子Ｔ１、Ｔ２、Ｔ３は図２３の端子ＩＮ２、ＩＮ３、ＩＮ１にそれぞれ対応し、差動対を構成するトランジスタＮ５、トランジスタＮ７、トランジスタＮ１、Ｎ３のそれぞれのゲート端子と接続される。トランジスタはそれぞれサイズ（トランジスタ寸法）に応じた寄生容量を有しており、ゲート端子にはゲート容量が存在する。すなわち、Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）として、参照電圧Ｖｚが共通に選択される場合、図２３の演算増幅器の４個のトランジスタＮ１、Ｎ３、Ｎ５、Ｎ７のゲート容量が充電又は放電されて参照電圧Ｖｚに変化することになる。このため、参照電圧Ｖｚを選択するときのデコーダのインピ－ダンスが大きいと、図２３の演算増幅器の入力（トランジスタＮ１、Ｎ３、Ｎ５、Ｎ７のゲート）の電圧変化に遅延が生じ、演算増幅器６０の出力電圧の変化にも遅延が生じる場合がある。

　演算増幅器６０の入力電圧及び出力電圧の変化の遅延を抑制するため、Ｖ（Ｔ１）＝Ｖ（Ｔ２）＝Ｖ（Ｔ３）となる（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組み合わせを最小にすることは、デコーダ１０の高速動作に対応する上で有効である。

　ただし、区間の両端のうちの一方の電圧レベルは、Ｖ（Ｔ１）＝Ｖ（Ｔ２）＝Ｖ（Ｔ３）となる（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組み合わせとなるため、Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）として、同一参照電圧が共通選択される最小の組合せは、１となる。図２９では、第０レベルから第１５レベルまでの１６レベルが１区間であるが、区間の両端（第０レベル、第１５レベル）のうちの第０レベルだけは、Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）として第０レベルの参照電圧が共通選択される。第１レベルから第１５レベルは、少なくとも異なる２個又は３個の参照電圧で（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））が選択される。

　演算増幅器６０の入力電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））が一つの参照電圧で共通に選択される場合だけでなく、二つの参照電圧で選択される場合、三つの参照電圧で選択される場合により、遅延の程度は異なる。

　演算増幅器６０の第１乃至第３の入力電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）が、一つの参照電圧で共通に選択される場合には、演算増幅器６０の入力容量（ゲート容量）だけでなく、デコーダ１０内で端子Ｔ１、Ｔ２、Ｔ３に対応した三つ経路に分岐されることで、デコーダ１０内において経由するトランジスタスイッチの寄生容量も多くなる。

　このように、演算増幅器６０の３個の入力電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）が共通（同一）となる（Ｖ（Ｔ１）＝Ｖ（Ｔ２）＝Ｖ（Ｔ３））の組み合わせは、演算増幅器６０の入力や出力の電圧変化の遅延に最も影響を与える可能性がある。そこで、本実施例では、そのような組み合せを最小（１組のみ）となるように設定している。

　Ｖ（Ｔ１）＝Ｖ（Ｔ２）＝Ｖ（Ｔ３）となる１つの電圧レベル（選択された参照電圧は、図２９の第０レベル）については、該電圧レベル（図２９の第０レベル）を選択するときのデコーダ１０のインピーダンスを低減するための別の措置を講ずることも可能である。

　図３０は、図２９の仕様を実現するデコーダ１０の別の回路構成例を示す図である。図３０において、デコーダ１０－２に入力される参照電圧、デジタル信号は、図２６と同一である。ただし、端子Ｔ１～Ｔ３に選択出力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）は、図２９の仕様に対応している。図３０のデコーダ１０－２は、Ｎｃｈトランジスタスイッチでの構成例である。

　図３０のデコーダ１０－２は、図２７のデコーダ１０－１Ｂと同様に、トランジスタスイッチ数を削減し面積の削減を可能とする構成である。なお、図２７のデコーダ１０－１Ｂに対してトランジスタ数を削減する前の構成が、図２６のデコーダ１０－１Ａであるが、図３０の回路構成に対して、トランジスタ数削減前の回路構成のデコーダ回路（図２９の仕様に対応したデコーダ回路）の図示は省略している。図３０のトランジスタ数の削減方法は図２７と同様であり、詳細な説明は省略する。図３０のデコーダ１０－２では、トランジスタスイッチ数が２４個で、図２７のデコーダ１０－１Ｂと同様にトランジスタスイッチ数が大幅に削減されている。

　図３０のデコーダ１０－２は、図２７のデコーダ１０－１Ｂと同様に、デジタル信号を下位側（Ｄ０、Ｄ０Ｂ）から上位側（Ｄ３，Ｄ３Ｂ）へ向かう順で参照電圧を選択する構成としている。なお、図３０のデコーダ１０－２について、図２８のような回路シミュレーションを実施し、図３０のデコーダ回路１０－２で選択出力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）及び電圧Ｖｏｕｔが、図２９の仕様で示す関係と一致していることを確認している。ただし、シミュレーション結果は省略する。

＜第２の実施例＞
　図３１は、図３、図４に対応した仕様（ｎ＝５、Ｎ＝６、Ａ＝０）の一例を示す図である。図１のデコーダ１０に入力されるＮ＝６個の参照電圧（図３に対応し、６個の参照電圧のレベルは、第０レベル、第４レベル、第１２レベル、第２０レベル、第２８レベル、第３２レベル）から、同じく入力される５ビットデジタル信号（Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）に対応して、デコーダ１０の出力端子Ｔ１、Ｔ２、Ｔ３に選択出力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）と、演算増幅器６０から電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）に基づき演算出力される電圧Ｖｏｕｔとの関係が示されている。

　図３１の仕様では、図２９と同様に、図１のデコーダ１０において、６個の参照電圧（第０レベル、第４レベル、第１２レベル、第２０レベル、第２８レベル、第３２レベル）から、同一の参照電圧を選択して、Ｖ（Ｔ１）＝Ｖ（Ｔ２）＝Ｖ（Ｔ３）となる演算増幅器６０の入力電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組み合わせを最小化（第０レベルの１つのみと）している。これにより、演算増幅器６０の入力電圧及び出力電圧の変化の遅延を抑制できる構成としている。

　図３２は、図３１の仕様を実現するデコーダ１０の回路構成例１０－３を示す図である。図３２に示すように、このデコーダ１０－３に入力される参照電圧は、Ｖ（Ａｚ）、Ｖ（Ａｚ＋４）、Ｖ（Ａｚ＋１２）、Ｖ（Ａｚ＋２０）、Ｖ（Ａｚ＋２８）、Ｖ（Ａｚ＋３２）、入力されるデジタル信号は、５ビットデジタル信号（Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）とその相補信号（Ｄ４Ｂ，Ｄ３Ｂ，Ｄ２Ｂ，Ｄ１Ｂ，Ｄ０Ｂ）である。

　参照電圧Ｖ（Ａｚ）、Ｖ（Ａｚ＋４）、Ｖ（Ａｚ＋１２）、Ｖ（Ａｚ＋２０）、Ｖ（Ａｚ＋２８）、Ｖ（Ａｚ＋３２）は、Ａｚ＝０とすれば、図３１の第０レベル（Ｖ０）、第４レベル（Ｖ４）、第１２レベル（Ｖ１２）、第２０レベル（Ｖ２０）、第２８レベル（Ｖ２８）、第３２レベル（Ｖ３２）に対応する。図３２のデコーダ１０－３は、Ｎｃｈトランジスタスイッチで構成されている。

　図３２のデコーダ１０－３は、図２７のデコーダ１０－１Ｂと同様に、トランジスタスイッチ数を削減して面積の削減を可能とした構成である。図２７のデコーダ１０－１Ｂに対してトランジスタ数を削減する前の構成が、図２６のデコーダ１０－１Ａであるが、図３２の構成に対して、トランジスタ数を削減する前の回路構成（図３１の仕様に対応したデコーダ回路）の図示は省略している。図３２のトランジスタ数の削減の仕方は図２７と同様であり詳細な説明は省略する。図３２のデコーダ１０－３も、図２７のデコーダ１０－１Ｂと同様に、デジタル信号を下位側（Ｄ０、Ｄ０Ｂ）から上位側（Ｄ４，Ｄ４Ｂ）へ向かう順で参照電圧を選択する構成としている。

　なお、図３２のデコーダ１０－３について、図２８のような回路シミュレーションを実施し、図３２のデコーダ回路１０－３で選択出力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）及び電圧Ｖｏｕｔが、図３１の仕様で示す関係と一致していることを確認している。ただし、シミュレーション結果は省略する。

＜第３の実施例＞
　図３３は、図５、図６に対応した仕様（ｎ＝５、Ｎ＝５、Ａ＝０）の例を示す図である。図３３には、図１のデコーダ１０に入力されるＮ＝５個の参照電圧（図５に対応し、５個の参照電圧のレベルは、第０レベル、第４レベル、第１６レベル、第２８レベル、第３２レベル）から、同じく入力される５ビットデジタル信号（Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）に対応して、デコーダ１０の出力端子Ｔ１、Ｔ２、Ｔ３に選択出力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）と、図１の演算増幅器６０から、入力電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）に基づき演算出力される電圧Ｖｏｕｔとの関係が示されている。

　図３３の仕様では、図２９と同様に、デコーダ１０で同一参照電圧を選択して、Ｖ（Ｔ１）＝Ｖ（Ｔ２）＝Ｖ（Ｔ３）となる演算増幅器６０の入力電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））の組み合わせを最小化（第０レベルの１つのみ）している。これにより演算増幅器の入力電圧及び出力電圧の変化の遅延を抑制できる構成としている。

　図３４は、図３３の仕様を実現するデコーダの回路構成の一例を示す図である。図３４において、デコーダ１０－４は、入力される参照電圧がＶ（Ａｚ）、Ｖ（Ａｚ＋４）、Ｖ（Ａｚ＋１６）、Ｖ（Ａｚ＋２８）、Ｖ（Ａｚ＋３２）とされ、入力されるデジタル信号は、５ビットデジタル信号（Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）とその相補信号（Ｄ４Ｂ，Ｄ３Ｂ，Ｄ２Ｂ，Ｄ１Ｂ，Ｄ０Ｂ）である。参照電圧Ｖ（Ａｚ）、Ｖ（Ａｚ＋４）、Ｖ（Ａｚ＋１６）、Ｖ（Ａｚ＋２８）、Ｖ（Ａｚ＋３２）は、Ａｚ＝０とすれば、図３２の第０レベル（Ｖ０）、第４レベル（Ｖ４）、第１６レベル（Ｖ１６）、第２８レベル（Ｖ２８）、第３２レベル（Ｖ３２）に対応する。図３４のデコーダ１０－４は、Ｎｃｈトランジスタスイッチで構成されている。

　図３４のデコーダ１０－４は、図２７のデコーダ１０－１Ｂと同様に、トランジスタスイッチ数を削減して面積の削減を可能とした構成である。図２７のデコーダ１０－１Ｂに対してトランジスタ数を削減する前の構成が、図２６のデコーダ１０－１Ａであるが、図３４の構成に対して、トランジスタ数を削減する前の回路構成（図３３の仕様に対応したデコーダ回路）は省略している。図３４のデコーダ回路１０－４において、トランジスタ数の削減の仕方は、図２７と同様であるため、その説明は省略する。

　図３４のデコーダ１０－４も、図２７のデコーダ１０－１Ｂと同様に、デジタル信号を下位側（Ｄ０、Ｄ０Ｂ）から上位側（Ｄ４，Ｄ４Ｂ）へ向かう順で参照電圧を選択する構成としている。

　なお、図３４のデコーダ１０－４について、図２８のような回路シミュレーションを実施し、図３４のデコーダ回路１０－４で選択出力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）及び電圧Ｖｏｕｔが、図３３の仕様で示す関係と一致していることを確認している。ただし、シミュレーション結果は省略する。

　なお、上記図７と図８に対応した仕様、図９と図１０に対応した仕様、図１１と図１２に対応した仕様、図１３と図１４に対応した仕様（ｎ＝６、Ｎ＝７、Ａ＝０）の例、及び、該仕様を実現するデコーダ１０の回路構成は、図２５から図３４に示した実施例と同様の手法により構成することができるため、図示は省略する。

　なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

　１０、１０－１Ａ、１０－１Ｂ、１０－２、１０－３、１０－４　第１のデコーダ
　２０　第２のデコーダ
　３０　第３のデコーダ
　４０　デコーダ
　５０　参照電圧群
　６０　演算増幅器
　１０１～１４４　Ｎｃｈトランジスタスイッチ
　８０１　シフトレジスタ
　８０２　データレジスタ／ラッチ
　８０３　レベルシフタ群
　８０４　参照電圧発生回路
　８０５　デコーダ回路群
　８０６　出力回路群
　９４０　電源回路
　９５０　表示コントローラー
　９６０　表示部
　９６１　走査線
　９６２　データ線
　９６３　表示素子
　９６４　薄膜トランジスタ（ＴＦＴ）
　９６４　画素電極
　９７０　ゲートドライバ
　９７１　液晶容量
　９７２　補助容量。
　９７３　画素電極
　９７４　対向基板電極
　９８０　データドライバ
　９８１　薄膜トランジスタ（ＴＦＴ）
　９８２　有機発光ダイオード
　９８３　補助容量
　９８４、９８５　電源端子

Claims (13)

1. 　Ｎ個の参照電圧と、ｎビット（ｎは、４以上の予め定められた整数）のデジタル信号を入力し、前記Ｎ個の参照電圧から、前記ｎビットのデジタル信号に応じて、第１乃至第３の電圧を選択する第１のデコーダと、
   　前記第１のデコーダで選択された前記第１乃至第３の電圧を入力し、（第１の電圧＋第２の電圧＋２×第３の電圧）／４の演算に対応した電圧レベルを出力する演算増幅器と、
   　を備え、
   　前記ｎビットのデジタル信号の２＾ｎ（＾は冪乗演算子）通りの組み合わせのそれぞれに対して、基準レベルとなる第Ａレベルから第（Ａ－１＋２＾ｎ）レベルまので２＾ｎ個の電圧レベルが前記演算増幅器から出力可能とされ、
   　前記Ｎ個の参照電圧は、
   　前記２＾ｎ個の出力電圧レベルである前記第Ａレベル乃至第（Ａ－１＋２＾ｎ）レベルに対して、前記第Ａレベルから４レベル置きの電圧レベルＡ＋４ｋ（但し、ｋは０から２＾（ｎ－２）までの整数）に対応する｛１＋２＾（ｎ－２）｝個の参照電圧のうち、
   　第Ａレベル、第（Ａ＋４）レベル、第（Ａ－４＋２＾ｎ）レベル、第（Ａ＋２＾ｎ）レベルの４個の参照電圧と、
   　前記第Ａレベルから４レベル置きの電圧レベルに対応する｛１＋２＾（ｎ－２）｝個の参照電圧のうち前記４個の参照電圧以外の｛－３＋２＾（ｎ－２）｝個の参照電圧から、予め定められた少なくとも１つの個数の参照電圧を間引いた、多くとも｛－４＋２＾（ｎ－２）｝個の参照電圧と、
   　を含み、前記Ｎは４以上、且つ、２＾（ｎ－２）以下である、デジタルアナログ変換回路。
2. 　前記２＾ｎ個の出力電圧レベルは、前記第１のデコーダにおいて、前記第１乃至第３の電圧として互いに異なる電圧レベルの３個の参照電圧が選択され、前記第１のデコーダで選択された前記互いに異なる３個の参照電圧に基づき前記演算増幅器から出力される電圧レベルを含む、ことを特徴とする請求項１に記載のデジタルアナログ変換回路。
3. 　参照電圧群と、
   　前記ｎビットのデジタル信号を下位側ビットに含むｍビット（ｍ＞ｎ）幅のデジタル信号と、
   　第２のデコーダと、
   　を備え、
   　前記演算増幅器から出力可能な電圧レベルは、互いに重複しない第１～第Ｓの区間（但し、Ｓは１以上の所定の整数）に区分され、
   　第ｚの区間（１≦ｚ≦Ｓ）は、第Ａｚレベル乃至第（Ａｚ－１＋２＾ｎ）レベルよりなる２＾ｎ個の電圧レベルを含み、
   　前記参照電圧群は、前記各区間ｚ（１≦ｚ≦Ｓ）に対応して、
   　第Ａｚレベルから４レベル置きの電圧レベル：Ａｚ＋４ｋ（但し、ｋは０から２＾（ｎ－２）までの整数）に対応する｛１＋２＾（ｎ－２）｝個の参照電圧のうち、
   　第Ａｚレベル、第（Ａｚ＋４）レベル、第（Ａｚ－４＋２＾ｎ）レベル、第（Ａｚ＋２＾ｎ）レベルの４個の参照電圧と、
   　前記第Ａレベルから４レベル置きの電圧レベルに対応する｛１＋２＾（ｎ－２）｝個の参照電圧のうち、前記４個の参照電圧以外の｛－３＋２＾（ｎ－２）｝の参照電圧から、予め定められた少なくとも１つの個数の参照電圧を間引いた、多くとも｛－４＋２＾（ｎ－２）｝個の参照電圧と、
   　からなるＮ個の参照電圧を含み、
   　前記Ｎは４以上、２＾（ｎ－２）以下であり、
   　第ｚ（１≦ｚ＜Ｓ）の区間の第（Ａｚ＋２＾ｎ）レベルの参照電圧は、第（ｚ＋１）の区間の基準レベルである第Ａ（ｚ＋１）レベルの参照電圧と等しく、前記第１～第Ｓの区間の参照電圧の総数は、Ｓ×（Ｎ－１）＋１とされ、
   　前記第２のデコーダは、前記参照電圧群から前記ｍビットのデジタル信号の上位側の（ｍ－ｎ）ビットの値に応じて、前記第１～第Ｓの区間の中の対応する１つの区間に割り当てられた前記Ｎ個の参照電圧を選択し、前記第１のデコーダへ出力する、請求項１又は２に記載のデジタルアナログ変換回路。
4. 　参照電圧群と、
   　前記ｎビットのデジタル信号を下位側ビットに含むｍビット（ｍ＞ｎ）幅のデジタル信号と、
   　第２及び第３のデコーダを更に備え、
   　前記演算増幅器から出力可能な電圧レベルは、互いに重複しない第１～第Ｓの区間（但し、Ｓは１以上の所定の整数）に区分され、
   　第ｚの区間（１≦ｚ≦Ｓ）は、第Ａｚレベル乃至第（Ａｚ－１＋２＾ｎ）レベルよりなる２＾ｎ個の電圧レベルを含み、
   　前記参照電圧群は、前記第１～第Ｓの区間の少なくとも１つの区間ｐに対応して、
   　第Ａｐレベルから４レベル置きの電圧レベル：Ａｐ＋４ｋ（但し、ｋは０から２＾（ｎ－２）までの整数）に対応する｛１＋２＾（ｎ－２）｝個の参照電圧のうち、第Ａｐレベル、第（Ａｐ＋４）レベル、第（Ａｐ－４＋２＾ｎ）レベル、第（Ａｐ＋２＾ｎ）レベルの４個の参照電圧と、
   　前記第Ａレベルから４レベル置きの電圧レベルに対応する｛１＋２＾（ｎ－２）｝個の参照電圧のうち前記４個の参照電圧以外の｛－３＋２＾（ｎ－２）｝個の参照電圧から、予め定められた少なくとも１つの個数の参照電圧を間引いた、多くとも｛－４＋２＾（ｎ－２）｝の参照電圧と、
   　からなる計Ｎ個の参照電圧を含み、
   　前記Ｎは４以上、２＾（ｎ－２）以下であり、
   　前記参照電圧群は更に、前記第１～第Ｓの区間の前記区間ｐとは別の少なくとも１つの区間ｑに対応して、第Ａｑレベルから４レベル置きに、第（Ａｑ－４＋２＾ｎ）レベルまでの２＾（ｎ－２）の参照電圧を含み、
   　前記第２のデコーダは、前記参照電圧群から前記ｍビットのデジタル信号の上位側の（ｍ－ｎ）ビットの値に応じて、前記第１～第Ｓの区間の中の対応する区間ｐに対して、割り当てられた前記Ｎ個の参照電圧を選択して前記第１のデコーダへ出力し、
   　前記第３のデコーダは、前記参照電圧群から、前記２＾（ｎ－２）個の参照電圧が入力され、前記第３のデコーダは、前記ｍビットのデジタル信号に応じて、前記２＾（ｎ－２）個の参照電圧から第１乃至第３の電圧を選択して、前記演算増幅器に供給し、
   　前記第１のデコーダと前記第３のデコーダとは、前記演算増幅器を共有する、請求項１又は２に記載のデジタルアナログ変換回路。
5. 　前記ｎが４、前記Ｎが４であり、
   　前記Ｎ個の参照電圧が、前記演算増幅器から出力可能な第Ａレベル乃至第（Ａ＋１５）レベルよりなる１６個の電圧レベルに対して、
   　第Ａ、第（Ａ＋４）、第（Ａ＋１２）、第（Ａ＋１６）の電圧レベルとされる、請求項１に記載のデジタルアナログ変換回路。
6. 　前記ｎが５、前記Ｎが６であり、
   　前記Ｎ個の参照電圧が、前記演算増幅器から出力可能な第Ａレベル乃至第（Ａ＋３１）レベルよりなる３２個の電圧レベルに対して、第Ａ、第（Ａ＋４）、第（Ａ＋１２）、第（Ａ＋２０）、第（Ａ＋２８）、第（Ａ＋３２）の電圧レベルとされる請求項１に記載のデジタルアナログ変換回路。
7. 　前記ｎが５、前記Ｎが５であり、
   　前記Ｎ個の参照電圧が、前記演算増幅器から出力可能な第Ａレベル乃至第（Ａ＋３１）レベルよりなる３２個の電圧レベルに対して、第Ａ、第（Ａ＋４）、第（Ａ＋１６）、第（Ａ＋２８）、第（Ａ＋３２）の電圧レベルに設定されることを特徴とする請求項１に記載のデジタルアナログ変換回路。
8. 　前記ｎが６、前記Ｎが７であり、
   　前記Ｎ個の参照電圧が、前記演算増幅器から出力可能な第Ａレベル乃至第（Ａ＋６３）レベルよりなる６４個の電圧レベルに対して、第Ａ、第（Ａ＋４）、第（Ａ＋３２）、第（Ａ＋６０）、第（Ａ＋６４）の５個の電圧レベルに加え、
   　第（Ａ＋１６）と第（Ａ＋４８）、又は、第（Ａ＋８）と第（Ａ＋５６）、又は、第（Ａ＋１２）と第（Ａ＋５２）、又は、第（Ａ＋２０）と第（Ａ＋４４）のいずれかの組合せの２個の電圧レベルに設定されることを特徴とする請求項１に記載のデジタルアナログ変換回路。
9. 　前記第１のデコーダは、前記Ｎ個の参照電圧から選択出力する前記第１乃至第３の電圧の組み合せに関して、前記演算増幅器から出力される前記２＾ｎ個の出力電圧レベルに対応した前記第１乃至第３の電圧の組み合わせのうち、前記Ｎ個の参照電圧の中の１つの参照電圧を前記第１乃至第３の電圧に対して共通に選択する組み合せを最小化し、１組とした、ことを特徴とする請求項１に記載のデジタルアナログ変換回路。
10. 　前記第１のデコーダは、前記Ｎ個の参照電圧を、前記ｎビットのデジタル信号の下位側ビットから上位側ビットへ向かって順次選択する、ことを特徴とする請求項１に記載のデジタルアナログ変換回路。
11. 　入力映像信号に対応した入力デジタル信号を受け、前記入力デジタル信号に対応した電圧を出力する、請求項１乃至１０のいずれか一に記載のデジタルアナログ変換回路を備え、前記入力デジタル信号に対応した電圧でデータ線を駆動するデータドライバ。
12. 　データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備え、前記走査線でオンとされた画素スイッチを介して前記データ線の信号が表示素子に書き込まれる表示装置であって、
    　前記データ線を駆動するデータドライバとして、請求項１１記載の前記データドライバを備えた表示装置。
13. 　表示素子が液晶素子又は有機発光ダイオード表示からなる請求項１２記載の表示装置。

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