JP5508978B2 - デジタルアナログ変換回路及び表示ドライバ - Google Patents
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Description
zSはz×S、
2zSは2×z×S、
(j−1)zSは(j−1)×z×S
を表している。
前記参照電圧集合体から、前記mビットのデジタルデータに基づき、第1及び第2の電圧を選択するデコーダと、
前記デコーダで選択された前記第1及び第2の電圧を入力し、前記第1及び第2の電圧を演算増幅した電圧レベルを出力端子から出力する増幅回路と、
を備えたデジタルアナログ変換回路であって、
前記参照電圧集合体は、
第1の参照電圧群と、
第2の参照電圧群と、
を含み、前記第1の参照電圧群はその一部として前記第2の参照電圧群の一部又は全てを含み、
前記デコーダは、
前記mビットのデジタル信号の上位側(m−n)ビット(ただし、nは2以上の所定の正整数)の信号に基づき、導通と非導通が制御され、前記第1の参照電圧群から互いに異なるQ個(ただし、Qは2以上の所定の正整数)の参照電圧を選択し、それぞれ第1乃至第Qのノードへ伝達する、複数のスイッチを備えた第1のサブデコーダ部と、
前記mビットのデジタル信号の前記上位側(m−n)ビットの信号に基づき、導通と非導通が制御され、前記第2の参照電圧群から互いに異なるQ個(ただし、Qは2以上の所定の正整数)の参照電圧を選択し、それぞれ前記第1のサブデコーダ部と共通に接続された前記第1乃至第Qのノードへ伝達する、複数のスイッチを備えた第2のサブデコーダ部と、
前記第1乃至第Qのノードが入力ノードとして共有され、前記mビットのデジタル信号の下位側nビットの信号に基づき、それぞれ導通と非導通が制御され、前記第1又は第2のサブデコーダ部で選択された前記Q個の参照電圧から前記第1及び第2の電圧を共通に選択し、出力ノードとして共有される第1乃至第P(ただし、Pは2以上の所定の正整数)のノードへ前記第1及び第2の電圧を重複を含めて伝達する、複数のスイッチを備えた第3及び第4のサブデコーダ部と、
を備え、
前記増幅回路は、
前記第3及び第4のサブデコーダ部の共通に接続される前記第1乃至第Pのノードへ伝達された前記第1及び第2の電圧を第1乃至第Pの入力に受け、前記第1乃至第Pの入力に受けた電圧を予め定められた重み付けで平均した電圧を前記出力端子から出力する構成とされ、
前記第1及び第3のサブデコーダ部の前記スイッチは、第1導電型のトランジスタよりなり、
前記第2、第4のサブデコーダ部の前記スイッチは、第2導電型のトランジスタよりなる、ことを特徴とするデジタルアナログ変換回路が提供される。本発明によれば、デジタルアナログ変換回路を備えたデータドライバ、該データドライバを備えた表示装置が提供される。
w1 + w2 +・・・+ wp = 1 ・・・(1-2)
ただし、
w1=w2=・・・=wP=1/P
としてもよい。
図2は、図1の本発明の実施形態の第1の実施例の構成を示す図である。図2には、OLEDに対応したデコーダ(図14(A))、又は、LCDの正極又は負極の一方の極性に対応したデコーダ(図14(A)又は図14(B))を備えたデジタルアナログ変換回路の構成が示されている。図2を参照すると、本実施例のデジタルアナログ変換回路は、参照電圧集合体80として第1の参照電圧群81、第2の参照電圧群82と、第1のサブデコーダ部10、第2のサブデコーダ部20、第3のサブデコーダ部30、第4のサブデコーダ部40からなるデコーダ100、及び増幅回路50を備えている。デコーダ100において、第1のサブデコーダ部10、第3のサブデコーダ部30は第1導電型(Pch又はNchの一方)のトランジスタスイッチからなる。第2のサブデコーダ部20、第4のサブデコーダ部40は第2導電型(Pch又はNchの他方)のトランジスタスイッチからなる。
次に、図2の参照電圧集合体80のグループ化と、第1のサブデコーダ部10のサブデコーダ10−1〜10−(zS+1)及び第2のサブデコーダ部20のサブデコーダ20−1〜20−(zS+1)で選択される参照電圧について説明する。
次に、図2の第1のサブデコーダ部10の構成について説明する。図5は、図2の第1のサブデコーダ10を構成する第1〜第(zS+1)のサブデコーダ10−i(i=1〜(zS+1))の構成例を示す図である。第1のサブデコーダ部10に供給される参照電圧群81の参照電圧Vr1〜Vr(hzS+1)は、図2及び図4で説明したように、第1〜第(zS+1)の参照電圧グループ81−1〜81−(zS+1)にグループ化される。第1〜第(zS+1)の参照電圧グループ81−1〜81−(zS+1)のそれぞれについてh個の参照電圧が、サブデコーダ10−1〜10−(zS+1)にそれぞれ供給される。図5において、最も左側の参照電圧グループ81−1がサブデコーダ10−1に入力され、参照電圧グループ81−2がサブデコーダ10−2に入力され、参照電圧グループ81−(zS+1)はサブデコーダ10−(zS+1)に入力される。サブデコーダ10−1〜10−(zS+1)はそれぞれ入力する参照電圧の組が異なるだけであり、回路構成は互いに同一である。このため、図5には、サブデコーダ10−i(i=1〜(zS+1))が1つが示されている。
次に、図2の第2のサブデコーダ部20の構成について説明する。図6は、図2の第2のサブデコーダ20のサブデコーダ20−i(i=1〜(zS+1))の構成を示す図である。第2のサブデコーダ20に供給される参照電圧群82の参照電圧Vr1〜Vr(kzS+1)は、図2及び図4で説明したように、第1〜第(zS+1)の参照電圧グループ82−1〜82−(zS+1)にグループ化されている。第1〜第(zS+1)の参照電圧グループ82−1〜82−(zS+1)のそれぞれについてk個の参照電圧が、サブデコーダ20−1〜20−(zS+1)にそれぞれ供給される。第2のサブデコーダ20のサブデコーダ20−1〜20−(zS+1)は、それぞれに入力される参照電圧の組が異なるだけであり、回路構成は互いに同一である。図6には、サブデコーダ20−1〜20−(zS+1)としてi番目のサブデコーダ20−iが1つ示されている。なお、図2の第1の参照電圧群81の参照電圧Vr1〜Vr(hzS+1)を例えば第1の部分Vr1〜Vr(kzS+1)と第2の部分Vr(kzS+2)〜Vr(hzS+1)に区分すると(1<k<h)、第1の部分は、第2の参照電圧群82の参照電圧Vr1〜Vr(kzS+1)と等しい。
次に、図2の第3、第4のサブデコーダ部30、40の構成例について説明する。サブデコーダ部30、40は、パラメータS、z、Pの値によって異なるため、代表的な例を説明する。
Vr(4j−3)=Vo、
Vr(4j−2)=Vo+2Vf、
Vr(4j−1)=Vo+4Vf、
Vr(4j)=Vo+6Vf、
Vr(4j+1)=Vo+8Vf、
のように、2Vf間隔の電圧レベルとすると、増幅回路50の出力電圧Vout(=(V(T1)+V(T2))/2)は、
(D2,D1,D0)=(Low,Low,Low)のとき、Vout=Vo、
(D2,D1,D0)=(Low,Low,High)のとき、Vout=Vo+Vf、
(D2,D1,D0)=(Low,High,Low)のとき、Vout=Vo+2Vf、
(D2,D1,D0)=(Low,High,High)のとき、Vout=Vo+3Vf、
(D2,D1,D0)=(High,Low,Low)のとき、Vout=Vo+4Vf、
(D2,D1,D0)=(High,Low,High)のとき、Vout=Vo+5Vf、
(D2,D1,D0)=(High,High,Low)のとき、Vout=Vo+6Vf、
(D2,D1,D0)=(High,High,High)のとき、Vout=Vo+7Vf、
となり、(D2,D1,D0)の信号に応じて、VoからVo+7VfまでのVf間隔の8個の電圧レベルが出力される。
(2)(D3,D2,D1,D0)=(Low,Low,Low,High)のとき、第3のサブデコーダ部30Bでは、D3、D2、D1、D0Bにゲートが接続されたPch−SWがオンし、第4のサブデコーダ部40Bでは、D3B、D2B、D1B、D0にゲートが接続されたNch−SWがオンし、ノードT1、T2、T3には、(V(T1),V(T2),V(T3))=(Vr(4j−2),Vr(4j−3),Vr(4j−3))が伝達される。
Vr(4j−3)=Vo、
Vr(4j−2)=Vo+4Vf、
Vr(4j−1)=Vo+8Vf、
Vr(4j)=Vo+12Vf、
Vr(4j+1)=Vo+16Vf
のように、4Vf間隔の電圧レベルとすると、増幅回路50の出力電圧Vout(=(V(T1)+V(T2)+2×V(T3))/4)は、
(D3,D2,D1,D0)=(Low,Low,Low,Low)のとき、Vout=Vo、
(D3,D2,D1,D0)=(Low,Low,Low,High)のとき、Vout=Vo+Vf、
(D3,D2,D1,D0)=(Low,Low,High,Low)のとき、Vout=Vo+2Vf、
(D3,D2,D1,D0)=(Low,Low,High,High)のとき、Vout=Vo+3Vf、
(D3,D2,D1,D0)=(Low,High,Low,Low)のとき、Vout=Vo+4Vf、
(D3,D2,D1,D0)=(Low,High,Low,High)のとき、Vout=Vo+5Vf、
(D3,D2,D1,D0)=(Low,High,High,Low)のとき、Vout=Vo+6Vf、
(D3,D2,D1,D0)=(Low,High,High,High)のとき、Vout=Vo+7Vf、
(D3,D2,D1,D0)=(High,Low,Low,Low)のとき、Vout=Vo+8Vf、
(D3,D2,D1,D0)=(High,Low,Low,igh)のとき、Vout=Vo+9Vf、
(D3,D2,D1,D0)=(High,Low,High,Low)のとき、Vout=Vo+10Vf、
(D3,D2,D1,D0)=(High,Low,High,High)のとき、Vout=Vo+11Vf、
(D3,D2,D1,D0)=(High,High,Low,Low)のとき、Vout=Vo+12Vf、
(D3,D2,D1,D0)=(High,High,Low,High)のとき、Vout=Vo+13Vf、
(D3,D2,D1,D0)=(High,High,High,Low)のとき、Vout=Vo+14Vf、
(D3,D2,D1,D0)=(High,High,High,High)のとき、Vout=Vo+15Vf、
となり、(D3,D2,D1,D0)の信号に応じて、VoからVo+15VfまでのVf間隔の16個の電圧レベルが出力される。
(2)(D2,D1,D0)=(Low,Low,High)のとき、第3のサブデコーダ部30Cでは、D2、D1、D0Bにゲートが接続されたPch−SWがオンし、第4のサブデコーダ部40Cでは、D2B、D1B、D0にゲートが接続されたNch−SWがオンし、ノードT1、T2には、(V(T1),V(T2))=(Vr(3j−1),Vr(3j−2))が伝達される。
Vr(3j−2)=Vo、
Vr(3j−1)=Vo+2Vf、
Vr(3j)=Vo+6Vf、
Vr(3j+1)=Vo+8Vf
のように、2Vf又は4Vf間隔の電圧レベルとすると、増幅回路50の出力電圧Vout(=(V(T1)+V(T2))/2)は、
(D2,D1,D0)=(Low,Low,Low)のとき、Vout=Vo、
(D2,D1,D0)=(Low,Low,High)のとき、Vout=Vo+Vf、
(D2,D1,D0)=(Low,High,Low)のとき、Vout=Vo+2Vf、
(D2,D1,D0)=(Low,High,High)のとき、Vout=Vo+3Vf、
(D2,D1,D0)=(High,Low,Low)のとき、Vout=Vo+4Vf、
(D2,D1,D0)=(High,Low,High)のとき、Vout=Vo+5Vf、
(D2,D1,D0)=(High,High,Low)のとき、Vout=Vo+6Vf、
(D2,D1,D0)=(High,High,High)のとき、Vout=Vo+7Vf、
となり、(D2,D1,D0)の信号に応じて、VoからVo+7VfまでのVf間隔の8個の電圧レベルが出力される。
図10は、図1のデコーダ100の比較例(本発明の構成をとらない参考例)を示す図である。なお、図10は、本発明との比較の目的で本願発明者が作図した図面である。
10−1〜10−(zS+1) サブデコーダ
20 第2のサブデコーダ部
20−1〜20−(zS+1) サブデコーダ
30、30A、30B、30C 第3のサブデコーダ部
40、40A、40B、40C 第4のサブデコーダ部
50 増幅回路
51 出力端子
60、61 Nch/Pchトランジスタ領域間配線
71、72 オン抵抗の特性曲線
80 参照電圧集合体
81 第1の参照電圧群
81−1〜81−(zS+1) 参照電圧グループ
82 第2の参照電圧群
82−1〜82−(zS+1) 参照電圧グループ
91P、92P、93P、92N、93N スイッチ群
100 デコーダ
200 デコーダ(比較例)
230 第3のサブデコーダ部(比較例)
240 第4のサブデコーダ部(比較例)
704 参照電圧発生回路
705−1〜705−q デコーダ
706−1〜706−q 増幅回路
810 デコーダ
811−1〜811−(zS+1) サブデコーダ
813 サブデコーダ
820 参照電圧集合体
820−1〜820−(zS+1) 参照電圧グループ
830 増幅回路(内挿アンプ)
940 電源回路
950 表示コントローラー
960 表示パネル
961 走査線
962 データ線
963 表示素子
964 画素スイッチ(TFT)
970 ゲートドライバ
971 液晶容量
972 補助容量
973 画素電極
974 電極(対向基板電極)
980 データドライバ
981 薄膜トランジスタ(TFT)
982 有機発光ダイオード
983 補助容量
984、985 電源端子
Claims (9)
- 互いに異なる複数の参照電圧を含む参照電圧集合体と、
mビット(ただし、mは3以上の所定の正整数)のデジタル信号を入力し、前記参照電圧集合体から、前記mビットのデジタル信号に基づき、第1及び第2の電圧を選択するデコーダと、
前記デコーダで選択された前記第1及び第2の電圧を入力し、前記第1及び第2の電圧を演算増幅した電圧レベルを出力端子から出力する増幅回路と、
を備え、
前記参照電圧集合体は、
第1の参照電圧群と、
第2の参照電圧群と、
を含み、前記第1の参照電圧群の一部が、前記第2の参照電圧群の一部又は全ての電圧を含み、
前記デコーダは、
前記mビットのデジタル信号の上位側(m−n)ビット(ただし、nは2以上、且つ(m−1)以下の所定の正整数)の信号を共通に入力する第1乃至第2のサブデコーダ部と、
前記mビットのデジタル信号の下位側nビットの信号を共通に入力する第3乃至第4のサブデコーダ部と、
前記第1及び第2のサブデコーダ部の第1乃至第Q(ただし、Qは2以上の所定の正整数)の出力ノードに共通に接続され、前記第3乃至第4のサブデコーダ部の第1乃至第Qの入力ノードに共通に接続される第1乃至第Qのノードと、
前記第3及び第4のサブデコーダ部の第1乃至第P(ただし、Pは2以上の所定の正整数)の出力ノードに共通に接続される第1乃至第Pのノードと、
を備え、
前記第1のサブデコーダ部は、
前記mビットのデジタル信号の上位側(m−n)ビットの信号に基づき、導通と非導通が制御され、前記第1の参照電圧群から、互いに異なるQ個の参照電圧を選択し、それぞれ前記第1乃至第Qのノードへ伝達する、複数のスイッチを備え、
前記第2のサブデコーダ部は、
前記mビットのデジタル信号の前記上位側(m−n)ビットの信号に基づき、導通と非導通が制御され、前記第2の参照電圧群から、互いに異なるQ個の参照電圧を選択し、それぞれ前記第1乃至第Qのノードへ伝達する、複数のスイッチを備え、
前記第3のサブデコーダ部は、
前記mビットのデジタル信号の下位側nビットの信号に基づき、それぞれ導通と非導通が制御され、前記第1乃至第Qのノードに伝達された前記Q個の参照電圧から、前記第1及び第2の電圧を選択し、選択した前記第1及び第2の電圧を、前記第1乃至第Pのノードへ伝達する、複数のスイッチを備え、
前記第4のサブデコーダ部は、
前記mビットのデジタル信号の下位側nビットの信号に基づき、それぞれ導通と非導通が制御され、前記第1乃至第Qのノードに伝達された前記Q個の参照電圧から、前記第1及び第2の電圧を、前記第3のサブデコーダ部と共通に選択し、選択した前記第1及び第2の電圧を、前記第1乃至第Pのノードへ伝達する、複数のスイッチを備え、
前記第1及び第3のサブデコーダ部の前記スイッチは、同一の導電型のトランジスタよりなり、
前記第2及び第4のサブデコーダ部の前記スイッチは、前記第1及び第3のサブデコーダ部の前記スイッチとは逆導電型のトランジスタよりなり、
前記増幅回路は、
前記第1乃至第Pのノードにそれぞれ接続された第1乃至第Pの入力を備え、前記第1乃至第Pのノードに伝達され前記第1乃至第Pの入力に受けた電圧を、予め定められた重み付けで平均し、前記重み付け平均した電圧を、前記mビットのデジタル信号に対応したアナログ信号として前記出力端子から出力する、ことを特徴とするデジタルアナログ変換回路。 - 前記第3、第4のサブデコーダ部は、前記mビットのデジタル信号の下位側nビットの信号の値に応じて、前記第1乃至第Pのノードのうちの一部の複数ノード又は全てのノードに対して同一電圧を伝達する、ことを特徴とする請求項1記載のデジタルアナログ変換回路。
- 前記Qが、z×S+1(ただし、Sは1を含む2のべき乗の正整数であり、zは1を含む2のべき乗の値に1を加算した正整数)とされ、
前記参照電圧集合体は、電圧値が昇順又は降順に順位付けされた第1乃至第(h×z×S+1)(ただし、hは2以上の所定の正整数)の参照電圧を含み、
前記第1乃至第(h×z×S+1)の参照電圧は、(z×S+1)行、h列の2次元配列の配列要素に割当てられ、
前記2次元配列における、i行j列(ただし、iは1以上、且つ、(z×S+1)以下の整数、jは1以上、且つ、h以下の整数)の配列要素が、前記第1乃至第(h×z×S+1)の参照電圧の第{(j−1)×(z×S+i)}番目の参照電圧に対応し、
前記第1の参照電圧群は、前記2次元配列の第1乃至第(z×S+1)行に対応した第1乃至第(z×S+1)の参照電圧グループにグループ化され、前記第1の参照電圧群の各参照電圧グループに属する参照電圧は、前記2次元配列の第f乃至第h列(ただし、fは1以上h未満の整数)の配列要素に対応した参照電圧とされ、
前記第2の参照電圧群は、前記2次元配列の第1乃至第(z×S+1)行に対応した第1乃至第(z×S+1)の参照電圧グループにグループ化され、
前記第2の参照電圧群の各参照電圧グループに属する参照電圧は、前記2次元配列の第1乃至第k列(ただし、kはfより大、且つ、h未満の整数)の配列要素に対応した参照電圧とされ、
前記第1のサブデコーダ部は、
前記第1の参照電圧群の前記第1乃至第(z×S+1)の参照電圧グループにそれぞれ対応して設けられ、前記mビットのデジタル信号の前記上位側(m−n)ビットの信号が、前記2次元配列の前記第f乃至第h列のいずれか一列に対応する値のとき、前記第1の参照電圧群の前記第1乃至第(z×S+1)の参照電圧グループから、前記第f乃至第h列の該一列に割当てられた参照電圧をそれぞれ選択する、第1乃至第(z×S+1)のサブデコーダを備え、
前記第1のサブデコーダ部の前記第1乃至第(z×S+1)のサブデコーダでそれぞれ選択された(z×S+1)個の参照電圧が、前記第1及び第2のサブデコーダ部に共通に設けられた前記第1乃至第(z×S+1)のノードへそれぞれ伝達され、
前記第2のサブデコーダ部は、
前記第2の参照電圧群の前記第1乃至第(z×S+1)の参照電圧グループにそれぞれ対応して設けられ、前記mビットのデジタル信号の前記上位側(m−n)ビットの信号が、前記2次元配列の前記第1乃至第k列のいずれか一列に対応する値のとき、前記第2の参照電圧群の前記第1乃至第(z×S+1)の参照電圧グループから、前記第1乃至第k列の該一列に割当てられた参照電圧をそれぞれ選択する、第1乃至第(z×S+1)のサブデコーダを備え、
前記第2のサブデコーダ部の前記第1乃至第(z×S+1)のサブデコーダでそれぞれ選択された(z×S+1)個の参照電圧が、前記第1及び第2のサブデコーダ部に共通に設けられた前記第1乃至第(z×S+1)のノードへそれぞれ伝達される、ことを特徴とする請求項1記載のデジタルアナログ変換回路。 - 前記第1のサブデコーダ部の前記第1、第2乃至第(z×S+1)のサブデコーダが、前記mビットのデジタル信号の前記上位側(m−n)ビットの信号により、前記第1の参照電圧群の前記第1乃至第(z×S+1)の参照電圧グループからそれぞれ、j番目(ただし、jは1以上、k以下の整数)の参照電圧Vr((j−1)z×S+1)、Vr((j−1)z×S+2)乃至Vr(z×S+1)を選択するとき、前記第2のサブデコーダ部の前記第1、第2乃至第(z×S+1)のサブデコーダも、Vr((j−1)z×S+1)、Vr((j−1)z×S+2)乃至Vr(z×S+1)を選択し、前記第1のサブデコーダ部の前記第1、第2乃至第(z×S+1)のサブデコーダが、j番目(ただし、jはkよりも大、h以下の整数)の参照電圧Vr((j−1)z×S+1)、Vr((j−1)z×S+2)乃至Vr(z×S+1)を選択するとき、前記第2のサブデコーダ部の前記第1、第2乃至第(z×S+1)のサブデコーダはオフとされ、その出力はハイインピーダンス状態とされる、ことを特徴とする請求項3記載のデジタルアナログ変換回路。
- 前記第1及び第2のサブデコーダ部は、それぞれに供給される第1及び第2の参照電圧群を、前記mビットのデジタル信号の前記上位側(m−n)ビットの信号について下位ビット側から上位ビット側へ向かって順にデコードする、ことを特徴とする請求項1乃至4のいずれか1項に記載のデジタルアナログ変換回路。
- 前記Pが2とされ、
前記増幅回路は、前記第3及び第4のサブデコーダ部の第1、第2の出力ノードに共通に接続される第1、第2のノードへ伝達された電圧を、第1及び第2の入力に受け、前記第1及び第2の入力に受けた電圧を、1対1の比率で平均した電圧を出力する、ことを特徴とする請求項1乃至4のいずれか1項に記載のデジタルアナログ変換回路。 - 前記Pが3とされ、
前記第3及び第4のサブデコーダ部の第1乃至第3の出力ノードに共通に接続される第1乃至第3のノードへ伝達された電圧を、前記増幅回路が、前記第1乃至第3のノードへ伝達された電圧を第1乃至第3の入力に受け、前記第1乃至第3の入力に受けた電圧を1対1対2の比率で重み付け平均した電圧を出力する、ことを特徴とする請求項1乃至4のいずれか1項に記載のデジタルアナログ変換回路。 - 請求項1乃至7のいずれか1項に記載の前記デジタルアナログ変換回路を含むデータドライバ。
- 請求項8記載のデータドライバを備えた表示装置。
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