CN102377434B - 用于电压内插dac的粗数模转换器架构 - Google Patents

用于电压内插dac的粗数模转换器架构 Download PDF

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Abstract

本发明提供了用于电压内插DAC的粗数模转换器架构。对于该粗电阻串DAC，电阻串被按列与行的阵列布置，每个电阻器分接头被连接到开关网络，并且解码器被使用以选择应被闭合的开关，从而使分DAC电压来自连接到被选择的开关的电阻器分接头。来自每行的电压被输入多路复用器，其中多路复用器产生输出电压。DAC电路设计通过将所述的输出电压输入电压内插放大器而扩展了它们的分辨率。公开的方法和装置用于实施格雷编码以设计用于电压内插的粗DAC架构，使得电路所需要的开关的数量显著地降低，从而在不增加设计复杂度的情况下减少需要的表面积，并且改善毛刺性能。

Description

用于电压内插DAC的粗数模转换器架构
技术领域
本发明概括地涉及数模转换电路，并且更加具体地，涉及用于电压内插的粗数模转换器架构的方法和装置。
背景技术
粗数模转换器(DAC)架构常用于需要单调性的混合模式系统中，其中DAC充当用以将数字编码转换为模拟信号的接口。对于高分辨率电阻串DAC，电阻串通常被放置于几行中，其中，各行中的电阻器彼此对齐以形成列。在这种设计中，每个电阻器通过电阻器分接头被连接到开关网络，并且二进制到一元码解码器被使用以选择应当被闭合的开关，从而使来自电阻器分接头的分DAC电压连接到被选择的开关。来自每一行的输出电压随后被馈送进多路复用器，其中多路复用器产生粗DAC输出电压。常规的粗DAC设计尝试通过将多路复用器输出电压馈送进电压内插放大器而扩展差分电阻串DAC的分辨率。
一种这样的电阻串DAC设计包括M-位粗DAC结合N-位内插放大器以实现M+N位的总分辨率，其中粗DAC被使用以生成具有2N*VLSB的电压差的两个DAC电压，该2N*VLSB的电压差即在粗DAC电路中的电阻串中的一个电阻器上的电压差。这种设计包括包含有2M个电阻器的电阻串，伴随以两组开关连接到每个电阻器分接头。据此，开关的数量等于电阻器的数量的两倍。对于输入数据K，第K分接头被连接到低输出电压VOL而第K+1分接头被连接到高输出电压VOH。由于开关的庞大数量，这种设计需要大量的电路基板面并且在改变数据时产生很大的毛刺。
发明内容
本公开内容提供了一种方法和装置，其用于在具有电压内插的高分辨率的粗DAC的差分电阻串DAC架构中实施格雷编码，从而使得在粗DAC电路中连接到电阻器分接头的开关显著地减少。通过减少连接到电阻器分接头的开关的数量，在不会显著增加电路的复杂度的情况下，所需的电路基板面显著减少并且毛刺性能得到改善。
从以下的实施方式的详细描述，结合阅读随同的附图，当前公开内容的前述的和其他特征和优点将会更加明显地显现出来。详细描述和附图对于本公开内容仅仅是示例性的，而不是对如由随附的权利要求和其等价物所定义的本发明的范围的限制。
附图说明
实施方式在随同的附图中被以范例的方式示例说明，其中相似附图标记指示类似的部件，并且其中：
图1为具有7-位粗DAC和3-位电压内插放大器的范例10-位DAC电路的电路图；
图2为图1的7-位粗DAC的电路图；
图3A和图3B示例说明图2的电阻串的电路图；
图4为具有第一电压输出的第一多路复用器的电路图；以及
图5为具有第二电压输出的第二多路复用器的电路图。
具体实施方式
本发明的实施方式提供一种方法和装置，其用于在具有电压内插的高分辨率粗DAC的差分电阻串DAC架构中实施格雷编码，从而使得在粗DAC电路中连接到电阻器分接头的开关显著地减少。通过减少连接到电阻器分接头的开关的数量，在不显著地增加电路的复杂度的情况下所需的电路基板面被显著地减少并且毛刺性能得到改善。
参考图1，其示例说明包括M-位粗DAC电路200和N-位电压内插放大器150的M+N位DAC电路100，其中M为在粗DAC电路200处接收到的输入位的数量，而N为在电压内插放大器150处接收到的输入位的数量。依据公开于本申请中的范例实施方式，M+N位DAC电路100为10-位DAC电路100。据此，DAC电路包括10-位数据输入，DATA<9:0>，其中三个最低位(LSB)，DATA<2:0>，被作为输入提供给N-位电压内插放大器150，而其余的七个输入数据位DATA<9:3>被输入到M-位差分电阻串粗DAC电路200。应当明白，本公开内容的范围不限制到公开的DAC电路100的10-位实施方式，而DAC电路100可以被设计用以容纳更大或更小的输入数据尺寸。另外，差分电阻串粗DAC电路200不限制到七-位实施方式，并且电压内插放大器150不限制到在此处公开的三-位实施方式。这些设计变量可以在不背离如在此包括的权利要求中所阐述和定义的本公开内容的范围的情况下，基于由电路设计者所期望的特性而有所不同。
粗DAC电路200包括高参考电压节点VREFHIGH和低参考电压节点VREFLOW。粗DAC电路200接收差分输入电压，其中高参考电压被接收于VREFHIGH节点，而低参考电压被接收于VREFLOW节点。另外，电路200具有共模电压，VCOM，其中共模电压VCOM如由以下等式所表示的，等于VREFHIGH与VREFLOW电压的差的一半：
Vcom = VREFHIGH - VREFLOW 2
差分粗DAC电路200产生高输出电压和低输出电压，VOH和VOL，其中这两个电压之间的差异为2N*VLSB，或者说在粗DAC电路200中的电阻串中的一个电阻器上的电压差。依据在其中N＝3的、公开于本申请中的范例实施方式，如果DAC具有128个电阻器，并且1.024V的参考电压被平均分配在整个电阻串上，那么位于两个电压之间的电阻器上的差异，以及由此的，两个电压VOH与VOL之间的差异，大约为8mV(1.024V在128个电阻器上分配)。在电阻串中的一个电阻器上的电压差的值还可以被表示为2N*VLSB，其中VLSB＝1mV。据此，23*1mV＝8mV。
两个输出电压，VOH和VOL，被作为输入提供给三-位电压内插放大器150，其中电压内插放大器150可以是任意架构的。依据本公开内容，电压内插放大器150接收输入数据信号的三个LSBDATA<2:0>，以及粗DAC电路200的高和低输出电压VOH和VOL，并产生DAC电路100的最终输出电压VOUT。
本公开内容的几种部件可包括多重元件，并且可被表示为以特定次序排列的上述元件的组。例如，图1的输入数据是由10个位组成的。因此，这些位可被表示为“DATA<0:9>”，其中数字“0”和“9”以升序指示数据位0，或DATA<0>，直到数据位9，或DATA<9>(以及其间的全部位)。另外，如果这些位被表示为“DATA<9:0>”，那么数字以降序指示DATA<9>直到DATA<0>(以及其间的所有位)。这种表示方法可被应用到本公开内容内的任何元素组。
现在参考图2，其进一步示例说明图1的范例7-位电阻串粗DAC电路200，其中，如前所述，输入数据位DATA<9:3>被输入至粗DAC电路200。输入数据的五个中间位，DATA<7:3>，被连接到二进制到格雷编码转换器210，并且从而被转换为四-位格雷编码数据，GRAY<3:0>。格雷编码数据，GRAY<3:0>，随后被施加到列解码器212，其中列解码器212可为任何解码器电路。格雷编码数据，GRAY<3:0>，由列解码器212所解码以产生一组17个一元的列控制信号位CCS<0:16>(另外被称为列控制信号)，其中列控制信号位组CCS<0:16>是列解码器212的输出。17个列控制信号位CCS<0:16>中的每一个被连接到位于串联连接的电阻串202中的开关列。应当明白，在此处使用的词语“连接”或“被连接”等不要求在任意两个元素之间存在直接的连接。
图3A和图3B提供串联连接的电阻串202的详细示例说明，其示出电阻串202的所有部件是如何被连接的。电阻串202包括17列开关205，其中每个开关205被可操作地连接到电阻器分接头节点203。电阻串202被连接到粗DAC电路200的参考电压节点VREFHIGH和VREFLOW，并以之字形的样式布置以形成八行十六列的电阻器202阵列，从而使得在奇数行内的电流在一个方向流动，而在偶数行内的电流在相反的方向流动。阵列中的八个电阻器行202被从ROW0到ROW7编号，并且包括偶数行ROW0、ROW2、ROW4，和ROW6以及奇数行ROW1、ROW3、ROW5，和ROW7，其中每一行包括十六个单独的电阻器202a和十七个开关205。阵列中的十六个电阻器列202被从COL0到COL15编号，并且包括偶数列COL0、COL2、COL4、COL6、COL8、COL10、COL12，和COL14以及奇数列COL1、COL3、COL5、COL7、COL9、COL11、COL13，和COL15，其中每一列包括八个单独的电阻器202a。电阻器202的电阻值基本上是相同的，并且在节点VREFHIGH和VREFLOW的参考电压之间的差异被均匀地分配在每个电阻器202a上。虽然电阻器202通常具有基本上相等的电阻值，在整个电阻串202上实施具有变化的电阻值的电阻器202可能是有利的。
依据本公开内容，在提到一组电阻器时，使用附图标记“202”。在参考任意单独的电阻器时，使用附图标记“202a”。另外，位于阵列中的每个单独的电阻器202a被分别编号(如所示的，从0到127)使得在参考具体的电阻器时使用相应的电阻器编号。例如，根据图3A和图3B，“编号0的电阻器”或“电阻器0”指第一电阻器202a，其位于第一列(COL0)，沿着第一行(ROW0)电阻器202在低参考电压节点VREFLOW与第二电阻器202a，电阻器1之间。
电阻串202中的每个单独的电阻器202a在电阻器分接头节点203被连接到相邻的单独的电阻器202a，其中“电阻器分接头节点203”可以作为“电阻器分接头节点”、“电阻器分接头”，或“分接头”而在此处公开。同时位于每个电阻器分接头节点203处的是开关205，其中开关205可为任何晶体管，比如例如，传输FET(passFET)。如在图3A和图3B中示例说明的，每个开关205被附加到第一分DAC电压线，SDAC0，或者第二分DAC电压线，SDAC1。此外，开关205被按列布置，其中每一列开关205可操作地由列控制信号位CCS<0:16>所控制，以连接到电阻串202中的电阻器202a的电阻器分接头节点203。当列控制信号位CCS<0:16>为“0”(如以下的表1中所示例说明的)时，列中对应于列控制信号位CCS<0:16>的开关205是打开的并且，因而未被连接到它们的相应的电阻器分接头203。当列控制信号位CCS<0:16>被设置到“1”时，列中对应于置位的列控制信号位CCS<0:16>的开关205是闭合的，并且在位于低参考电压节点VREFLOW与每个闭合的开关205之间的电阻器202a上的电压被施加到每个闭合的开关205的相应的分DAC电压线，SDAC0或SDAC1。这一电压被称为“分DAC电压”，并且在此处可被称为“电阻串电压”。例如，位于电阻器32与电阻器33之间的分接头节点203的开关205由列控制信号位CCS<1>所控制。当CCS<1>被设置到“1”时，开关205(以及在由列控制信号位CCS<1>控制的列中的所有其他开关205)是闭合的，从而使开关205将分接头节点203连接到ROW2的SDAC0电压线，并且电阻器0-32上的电压被施加到ROW2的第一分DAC电压线，SDAC0。
在第一分DAC电压线SDAC0和第二分DAC电压线SDAC1中的每一条上的分DAC电压根据第一分DAC电压线SDAC0和第二分DAC电压线SDAC1中的每一条的相应的行而标记。例如，位于ROW2的第一分DAC电压线SDAC0的分DAC电压被标记为SDAC0<2>。另外，位于ROW2的第二分DAC电压线SDAC1的分DAC电压被标记为SDAC1<2>。据此，存在有八个具有相应的分DAC电压SDAC0<0:7>的第一分DAC电压线SDAC0，以及八个具有相应的分DAC电压SDAC1<0:7>的第二分DAC电压线SDAC1，其中分DAC电压SDAC0<0:7>和SDAC1<0:7>为串联连接的电阻串202的输出。
依据图3A和图3B，以及以上的公开内容，列控制信号包括17个位(CCS<0:16>)；因此，串联连接的电阻器202的阵列包括十七列开关205，十六列(COL<0:15>)电阻器202，以及八个行(ROW<0:7>)，每一行包括十七个开关205和十六个电阻器202。据此，放置于电阻串202的偶数和奇数行之间的电阻器分接头节点203(其中每个偶数和奇数行都被连接)具有两个开关205与之连接，而不是放置于偶数和奇数行之间的电阻器分接头节点203具有一个开关205与之连接。这样，位于由CCS<16>所控制的列中的开关205在成对的行ROW0与ROW1、ROW2与ROW3、ROW4与ROW5，以及ROW6与ROW7之间的公共分接头节点203连接，从而使得对于每一对，公共分接头节点203(位于奇数行中的电阻器202a与偶数行中的电阻器202a之间)可被连接到偶数和奇数行两者的SDAC1电压线。例如，放置于电阻器15(偶数行ROW0的)与电阻器16(奇数行ROW1的)之间的开关205由CCS<16>所控制并且，在被激活时可操作以将位于电阻器15与电阻器16之间的电阻器分接头203连接到ROW0的分DAC电压线SDAC1和ROW1的SDAC1。依据这一范例，SDAC1<0>和SDAC1<1>全部等于电阻器0-15上的电压。
另外，位于由CCS<0>所控制的列中的开关205在成对的行ROW1与ROW2、ROW3与ROW4以及ROW5与ROW6之间的公共分接头节点203连接，从而使得对于每一对，公共分接头节点203(位于偶数行中的电阻器202a与奇数行中的电阻器之间)可被连接到偶数和奇数行两者的SDAC1电压线。例如，放置于电阻器31(奇数行ROW1的)与电阻器32(偶数行ROW2的)之间的开关205由CCS<0>所控制并且，在被激活时可操作以将位于电阻器31与电阻器32之间的电阻器分接头203连接到ROW1的分DAC电压线SDAC1和ROW2的SDAC1。依据这一范例，SDAC1<1>和SDAC1<2>全部等于电阻器0-31上的电压。
位于由列控制信号位CCS<1:15>所控制的列中的开关205被连接到位于列COL<1:15>中的电阻器202的电阻器分接头203。如上所述，这些开关205中的每一个被连接到一个电阻器分接头203，而每一个电阻器分接头203具有一个开关205与之相连。这样，位于由列控制信号位CCS<1、3、5、7、9、11、13，和15>所控制的列中的开关205为，可操作以将它们的相应的分接头203连接到每一行ROW<0:7>的SDAC0电压线。另外，位于由列控制信号位CCS<2、4、6、8、10、12和14>所控制的列中的开关205为，可操作以将它们的相应的分接头203连接到每一行ROW<0:7>的SDAC1电压线。
每次两个相邻的列控制信号位CCS<0:16>同时激活(响应于格雷编码数据GRAY<3:0>)，并且因而列控制信号位的组CCS<0:16>可操作以选择或激活相邻的两列开关205，该相邻的两列开关205连接到对应于该两列被选择的开关205的电阻器202的相应的电阻器分接头203。据此，列控制信号位的组CCS<0:16>确定每一行电阻器202中的十七个开关205中的哪两个闭合，从而使每一行中的第一分DAC电压SDAC0和第二分DAC电压SDAC1来自，连接到在由列控制信号位的组CCS<0:16>所选择的开关205的两个相邻列中的开关205的相应的电阻器分接头203。因为开关205的两个列是相邻的，所以任意行的分DAC电压SDAC0与SDAC1之间的差异等于位于那一行的被激活的开关205之间的电阻器202a上的电压。例如，如果对应于CCS<2:3>的开关205的列被激活，那么ROW3的SDAC1与SDAC0电压之间的差异等于电阻器61上的电压。这一电压差还可以在此定义为2N*VLSB。
表1提供真值表，其示例说明了输入数据位DATA<7:3>、相应的4-位格雷编码GRAY<0:3>，以及解码的列控制信号位CCS<0:16>。因为格雷编码是反射性的，相同的格雷编码值可以代表一个以上的输入数据值，并且据此，相应的列控制信号位的组CCS<0:16>可用于一个以上的输入值。例如，如在图3A和图3B，以及表1中所示例说明的，电阻器3和电阻器28分别在COL3的ROW0和ROW1中，并且在它们的电阻器分接头203处被连接到由列控制信号位CCS<3>所控制的开关205。然而，电阻器3和28分别具有不同的输入数据值00010和11101。尽管如此，因为格雷编码的反射性性质，它们具有相同的格雷编码值，0011，并因而具有相同的列控制信号。连接到位于COL3中的电阻器202的电阻器分接头203的开关205由单个的列控制信号位CCS<3>所激活。据此，位于电阻器202的列的开关205响应于单个的列控制信号位。
表1
根据表1，以及如在以上所讨论的，每一组列控制信号位CCS<0:16>具有两个激活的位，其中这两个激活的位是相邻的。据此，相邻的两列开关205是激活的从而使得，对于每一行ROW<0:7>，分DAC电压SDAC0和SDAC1来自两个相邻的电阻器分接头203，因而SDAC0电压与SDAC1电压的差异为此行中的一个电阻器202a上的差。尽管该电路规定，从CCS<1>到CCS<15>的列控制信号位对于两个连续的格雷编码值被设置为“1”，但是解码器复杂度未被增加，因为格雷编码通过对于每一递增或递减仅改变一个位而递增和递减。因此，对于任意两个顺序的输入数据信号，相应的格雷编码GRAY<3:0>改变一个位并且列控制信号在一个方向上移动一个位，而不需要大量的额外的电路。根据表1，列控制信号位CCS<1:15>的值由格雷编码数据GRAY<3:0>的三个位确定，而列控制信号位CCS<0>和CCS<16>的值由格雷编码数据GRAY<3:0>的四个位确定。据此，解码器可被建造以对列控制信号位CCS<1:15>使用3-输入与(AND)门电路，而对列控制信号位CCS<0>和CCS<16>使用4-输入与(AND)门电路。
依据本实施方式，表2示例说明了输入数据位DATA<7:3>、相应的4-位格雷编码GRAY<3:0>，以及分DAC电压SDAC0和SDAC1跨过其而被接收的电阻器202a的数量。对于每一个输入数据信号，DATA<7:3>，每行一个电阻器分接头203被连接到第一分DAC电压线SDAC0并且每行一个电阻器分接头203被连接到第二分DAC电压线SDAC1。另外，因为分DAC电压SDAC0和SDAC1来自相邻的电阻器分接头203，根据输入数据位DATA<7:3>的状态，如在以下的表2中所示，在第二分DAC电压线SDAC1的电压SDAC1<0:7>可以与在第一分DAC电压线SDAC0的第一分DAC电压SDAC0<0:7>隔开一个电阻器202a。例如，对于输入数据信号00001，相应的格雷编码为0001，并且分DAC电压SDAC1<0>为两个电阻器(电阻器0和电阻器1)上的电压，而分DAC电压SDAC0<0>为一个电阻器(电阻器0)上的电压，如图3A和图3B中所示。
  DATA<7:3>   GRAY<3:0>   SDAC1<0>   SDAC0<0>   SDAC1<1>   SDAC0<1> ...
  00000   0000   0   1/128   32/128   31/128 ...
  00001   0001   2/128   1/128   30/128   31/128 ...
  00010   0011   2/128   3/128   30/128   29/128 ...
  00011   0010   4/128   3/128   28/128   29/128 ...
  00100   0110   4/128   5/128   28/128   27/128 ...
  00101   0111   6/128   5/128   26/128   27/128 ...
  00110   0101   6/128   7/128   26/128   25/128 ...
  00111   0100   8/128   7/128   24/128   25/128 ...
  01000   1100   8/128   9/128   24/128   23/128 ...
  01001   1101   10/128   9/128   22/128   23/128 ...
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  11101   0011   2/128   3/128   30/128   29/128 ...
  11110   0001   2/128   1/128   30/128   31/128 ...
  11111   0000   0   1/128   32/128   31/128 ...
表2
由电阻串202输出的分DAC电压，SDAC0<0:7>和SDAC 1<0:7>，由第一16:1多路复用器230和第二16:1多路复用器250共享。据此，ROW0到ROW7的第一分DAC电压线SDAC0和第二分DAC电压线SDAC1被连接到第一多路复用器230和第二多路复用器250的电压输入节点N<0:15>，从而使分DAC电压SDAC0<0:7>和SDAC1<0:7>被作为16个输入电压提供给每个多路复用器。如在图2中示例说明的，分DAC电压SDAC0<0:7>和SDAC1<0:7>被以第一次序连接到第一多路复用器230的输入电压节点N<0:15>，并且被以第二次序连接到第二多路复用器250的输入电压节点N<0:15>，其中在第二次序中，来自每一行的分DAC电压SDAC0和SDAC1被互换。例如，对于第一多路复用器230，SDAC0<0>连接到N<0>而SDAC1<0>连接到N<1>，但对于第二多路复用器250，SDAC0<0>连接到N<1>而SDAC1<0>连接到N<0>。
现在参考图4，其示例说明了第一多路复用器230。第一多路复用器230包括16条多路复用器电压线400-415以及16个输入电压节点N<0:15>，其中上述的多路复用器电压线400-415相应地连接到输入电压节点N<0:15>。据此，每条多路复用器电压线接收一个输入电压，其中连接到多路复用器电压线400-415的输入电压为连接到输入电压节点N<0:15>的相应的分DAC电压SDAC0<0:7>和SDAC1<0:7>，如在图2和图4中所示例说明的。例如，多路复用器电压线400被连接到N0并且接收SDAC0<0>。
多路复用器230还包括16个开关440以及电压输出节点450。每个开关440被连接到多路复用器电压线400-415中的一条，并且在被选择时可操作以将在其相应的多路复用器电压线上接收到的分DAC电压传输到多路复用器230的电压输出节点450，其中传输的电压被作为粗DAC电路200的高输出电压VOH而输出。例如，当位于多路复用器电压线401上的开关440被闭合时，接收于N1上的分DAC电压SDAC1<0>被传输到多路复用器230的电压输出节点450。依据这一范例，粗DAC电路200的高输出电压VOH为分DAC电压SDAC1<0>。
现在参考图5，其示例说明了第二多路复用器250。第二多路复用器250包括16条多路复用器电压线500-515以及16个输入电压节点N<0:15>，其中上述的多路复用器电压线500-515相应地连接到输入电压节点N<0:15>。据此，每条多路复用器电压线接收一个输入电压，其中连接到多路复用器电压线500-515的输入电压为连接到输入电压节点N<0:15>的相应的分DAC电压SDAC0<0:7>和SDAC1<0:7>，如在图2和图5中所示例说明的。例如，多路复用器电压线500被连接到N0并且接收SDAC1<0>。
多路复用器250还包括16个开关540以及电压输出节点550。每个开关540被连接到多路复用器电压线500-515中的一条，并且在被选择时可操作以将在其相应的多路复用器电压线上接收到的分DAC电压传输到多路复用器250的电压输出节点550，其中传输的电压被作为粗DAC电路200的低输出电压VOL而输出。例如，当位于多路复用器电压线501上的开关540被闭合时，接收于N1上的分DAC电压SDAC0<0>被传输到多路复用器250的电压输出节点550。依据这一范例，粗DAC电路200的低输出电压VOL为分DAC电压SDAC0<0>。
现在参考图2，输入数据的三个最高位(MSB)DATA<9:7>以及输入数据位DATA<3>被输入到行解码器220，并被解码以产生一组一元的行控制信号位RCS<0:15>(此外被称为行控制信号)，其中上述的行解码器220可为任何解码器电路。行控制信号位的组RCS<0:15>为行解码器220的输出，其中每个行控制信号位被连接到位于第一多路复用器230中的开关440和位于第二多路复用器250中的开关540。在本质上，该组行控制信号位RCS<0:15>选择将分别由上述的第一多路复用器230和上述的第二多路复用器250产生的高输出电压和低输出电压，VOH和VOL。据此，对于给定的行控制信号RCS<0:15>，第一多路复用器230的高输出电压VOH为第一电压，而第二多路复用器250的低输出电压VOL为第二电压，其中两个电压之间的差异为2N*VLSB，或者电阻串202中的一个电阻器202a上的电压。
重新参考示例说明于图4中的第一多路复用器230，相应的行控制信号位RCS<0:15>被连接到附加于相应的多路复用器电压线400-415的开关440。开关440由行控制信号位RCS<0:15>所激活，从而使得当连接到开关440的行控制信号位的值为“1”时，开关440被闭合，并且位于开关440的电压被传输到多路复用器230的电压输出节点450。行控制信号位的组RCS<0:15>确定接收到的分DAC电压中的哪一个被选择为第一多路复用器230的高输出电压，VOH。例如，如果行控制信号位RCS<7>为“1”，那么连接到多路复用器电压线407的开关440闭合，而SDAC0<3>被传输到多路复用器230的电压输出节点450并且是第一多路复用器230的高输出电压，VOH。
重新参考示例说明于图5中的第二多路复用器250，相应的行控制信号位RCS<0:15>被连接到附加于相应的多路复用器电压线500-515的开关540。开关540由行控制信号位RCS<0:15>所激活，从而使得当连接到开关540的行控制信号位的值为“1”时，开关540被闭合，并且位于开关540的电压被传输到多路复用器250的电压输出节点550。该组行控制信号位RCS<0:15>确定接收到的分DAC电压中的哪一个被选择为第二多路复用器250的低输出电压，VOL。例如，如果行控制信号位RCS<7>为“1”，那么连接到多路复用器电压线507的开关540闭合，而SDAC1<3>被传输到多路复用器250的电压输出节点550并且是第二多路复用器250的低输出电压VOL。
依据本实施方式，表3示例说明了为给定的输入数据位DATA<9:7>和DATA<3>生成的行控制信号位的组RCS<0:15>。表3还示出对应于生成的行控制信号RCS<0:15>的相应的VOH和VOL电压。如在以上关于图2-5和表3所述，行解码器220生成包括位RCS<0:15>的16-位行控制信号，其中行控制信号RCS<0:15>被发送到第一多路复用器230和第二多路复用器250。对于在其中位RCS<11>被设置为“1”的范例行控制信号，SDAC0<5>为第一多路复用器230的高输出电压VOH，而SDAC1<5>为第二多路复用器250的低输出电压VOL。据此，当RCS<11>被置位(set)时，分DAC电压SDAC0<5>和SDAC1<5>相应地为高电压和低电压(VOH和VOL)，其中高电压和低电压之间的差异为位于Row5的激活的开关205之间的电阻器202a上的电压。相反地，当RCS<10>被置位时，分DAC电压SDAC1<5>和SDAC0<5>相应地为高电压和低电压(VOH和VOL)，其中高电压和低电压之间的差异为位于Row5的激活的开关205之间的电阻器202a上的电压。例如，如果对应于CCS<11:12>的开关205被激活，那么SDAC1<5>和SDAC0<5>之间的差异为电阻器84上的电压。表3提供了依据本公开内容，对应一组给定的行控制信号位RCS<0:15>的高输出电压VOH和低输出电压VOL的列表。
表3
分别由第一和第二多路复用器230和250产生的高输出电压和低输出电压(VOH和VOL)为粗DAC电路200的输出；其中高输出电压VOH通常比低输出电压VOL高一个分接头203。也就是说，输出电压VOH和VOL源于两个相邻的电阻器分接头203(见图3和表1)，而从其产生出VOH的电阻器分接头203位于沿电阻串202的、比从其产生出VOL的电阻器分接头203高(或者说，更接近高参考电压VREFHIGH)一个分接头的位置。
如在图1中所示例说明的，两个粗DAC输出电压VOH和VOL被馈送进3-位电压内插放大器150。电压内插放大器150接收输入数据信号DATA<2:0>的三个LSB以及粗DAC电路200的高输出电压VOH和低输出电压VOL，并且产生最终输出电压VOUT；其中VOUT为10-位电压内插DAC电路100的最终输出电压。
此公开的方法和装置通过在用于具有电压内插的高分辨率粗DAC的差分电阻串DAC架构中实施格雷编码，使得电路所要求的开关的数量被显著地减少，从而在不显著增加电路的复杂度的情况下减少需要的表面积并改善毛刺性能，提供了相对于常规系统的明显的优势。

Claims (29)

1.一种用于数模转换的装置，其包括：
以列与行的阵列布置于第一参考电压节点与第二参考电压节点之间的电阻串，在所述电阻串中的每个电阻器具有一个电阻器分接头；
耦合到每个电阻器分接头的开关，在每行中的第偶数个开关可操作以将此行中的电阻器分接头耦合到多条第一电压线中的一条，而在每行中的第奇数个开关可操作以将此行中的电阻器分接头耦合到多条第二电压线中的一条；
转换器，可操作以接收输入数据的第一部分，并且将输入数据的所述第一部分转换为格雷编码数据；以及
第一解码器，可操作以接收所述格雷编码数据并生成第一控制信号，所述第一控制信号可操作以激活两个相邻的开关列以在每行的第一和第二电压线上输出电压。
2.根据权利要求1所述的装置，其中在一行的第一电压线上输出的电压与在所述行的第二电压线上输出的电压之间的差异等于布置于所述行的激活的开关之间的一个电阻器上的电压差。
3.根据权利要求1所述的装置，其中耦合两个电阻器行的电阻器分接头包括一对开关与之耦合，所述开关对可操作以将耦合两个电阻器行的电阻器分接头耦合到所述多条第二电压线中的两条。
4.根据权利要求1所述的装置，其中所述第一解码器为二进制到一元码解码器。
5.根据权利要求1所述的装置，进一步包括第二解码器，其可操作以接收所述输入数据的第二部分并生成第二控制信号。
6.根据权利要求5所述的装置，其中所述输入数据的所述第一和第二部分共享至少两个位。
7.根据权利要求5所述的装置，其中所述第二解码器为二进制到一元码解码器。
8.根据权利要求5所述的装置，进一步包括第一多路复用器，其耦合到所述多条第一电压线和所述多条第二电压线，并且可以响应于所述第二控制信号进行操作来选择所述多条第一电压线中的一条或者所述多条第二电压线中的一条，并且输出来自被选择的电压线的电压。
9.根据权利要求8所述的装置，进一步包括第二多路复用器，其耦合到所述多条第一电压线和所述多条第二电压线，并且可以响应于所述第二控制信号进行操作来选择所述多条第一电压线中的一条或者所述多条第二电压线中的一条，并且输出来自被选择的电压线的电压。
10.根据权利要求9所述的装置，其中由所述第二多路复用器选择的电压线来自与由所述第一多路复用器选择的电压线相同的行。
11.根据权利要求9所述的装置，其中：
所述多条第一电压线和所述多条第二电压线以相继的顺序耦合到所述第一多路复用器，所述相继的顺序以所述多条第一电压线中的一条开始并与所述多条第二电压线交替；并且
所述多条第一电压线和所述多条第二电压线以相继的顺序耦合到所述第二多路复用器，所述相继的顺序以所述多条第二电压线中的一条开始并与所述多条第一电压线交替。
12.根据权利要求9所述的装置，其中所述装置进一步包括电压内插放大器，其可操作以接收所述输入数据的第三部分、输出自第一多路复用器的电压、以及输出自第二多路复用器的电压，并且产生最终输出电压。
13.根据权利要求9所述的装置，其中由所述第一多路复用器输出的电压大于由所述第二多路复用器输出的电压。
14.根据权利要求13所述的装置，其中由所述第一多路复用器输出的电压比由所述第二多路复用器输出的电压高出一个分接头的电压差。
15.一种数模转换器集成电路，其包括：
差分电阻串粗数模转换器装置，其具有以列与行的阵列布置于第一参考电压节点与第二参考电压节点之间的电阻串，在所述电阻串中的每个电阻器具有一个电阻器分接头；
耦合到每个电阻器分接头的开关，在每行中的第偶数个开关可操作以将此行中的电阻器分接头耦合到多条第一电压线中的一条，而在每行中的第奇数个开关可操作以将此行中的电阻器分接头耦合到多条第二电压线中的一条；
转换器，可操作以接收输入数据的第一部分，并且将输入数据的所述第一部分转换为格雷编码数据；
第一解码器，可操作以接收所述格雷编码数据并生成第一控制信号，所述第一控制信号可操作以激活两个相邻的开关列以在每行的第一和第二电压线上输出电压；
第二解码器，可操作以接收所述输入数据的第二部分并生成第二控制信号；以及
第一多路复用器，耦合到所述多条第一电压线和所述多条第二电压线，并且可以响应于所述第二控制信号进行操作来选择所述多条第一电压线中的一条或者所述多条第二电压线中的一条，并且输出来自被选择的电压线的电压。
16.根据权利要求15所述的集成电路，其中在一行的第一电压线上输出的电压与在所述行的第二电压线上输出的电压之间的差异等于布置于所述行的激活的开关之间的一个电阻器上的电压差。
17.根据权利要求15所述的集成电路，其中耦合两个电阻器行的电阻器分接头包括一对开关与之耦合，所述开关对可操作以将耦合两个电阻器行的电阻器分接头耦合到所述多条第二电压线中的一条以上的第二电压线。
18.根据权利要求15所述的集成电路，其中所述第一解码器和第二解码器为二进制到一元码解码器。
19.根据权利要求15所述的集成电路，其中所述输入数据的所述第一和第二部分共享至少两个位。
20.根据权利要求15所述的集成电路，所述集成电路进一步包括：
第二多路复用器，耦合到所述多条第一电压线和所述多条第二电压线，并且可以响应于所述第二控制信号进行操作来选择所述多条第一电压线中的一条或者所述多条第二电压线中的一条，并且输出来自被选择的电压线的电压。
21.根据权利要求20所述的集成电路，其中由所述第二多路复用器所选择的电压线来自与由所述第一多路复用器所选择的电压线相同的行。
22.根据权利要求20所述的集成电路，其中所述集成电路进一步包括电压内插放大器，其可操作以接收所述输入数据的第三部分、输出自第一多路复用器的电压、以及输出自第二多路复用器的电压，并且产生最终输出电压。
23.根据权利要求20所述的集成电路，其中：
所述多条第一电压线和所述多条第二电压线以相继的顺序耦合到所述第一多路复用器，所述相继的顺序以所述多条第一电压线中的一条开始并与所述多条第二电压线交替；并且
所述多条第一电压线和所述多条第二电压线以相继的顺序耦合到所述第二多路复用器，所述相继的顺序以所述多条第二电压线中的一条开始并与所述多条第一电压线交替。
24.根据权利要求20所述的集成电路，其中由所述第一多路复用器输出的电压大于由所述第二多路复用器所输出的电压。
25.根据权利要求24所述的集成电路，其中由所述第一多路复用器输出的电压比由所述第二多路复用器输出的电压高出一个分接头的电压差。
26.一种用于实施格雷编码以控制耦合到电阻器分接头的开关列的方法，所述方法包括：
在以列与行的形式布置的串联连接的电阻串上施加参考电压；
接收输入数据位的第一部分；
将输入数据位的所述第一部分转换为格雷编码位；
解码所述格雷编码位以生成第一控制信号；
使用所述第一控制信号以在每行中选择两个相邻的开关；
闭合每行中所述被选择的开关中的第一个，以将每行中的第一电阻串电压传输到多条第一电压线中的一条；以及
闭合每行中所述被选择的开关中的第二个，以将每行中的第二电阻串电压传输到多条第二电压线中的一条。
27.根据权利要求26所述的方法，所述方法进一步包括：
在第一多路复用器接收所述第一电阻串电压和所述第二电阻串电压中的每个电压；
在第二多路复用器接收所述第一电阻串电压和所述第二电阻串电压中的每个电压；
接收和解码所述输入数据位的第二部分以生成第二控制信号；
使用所述第二控制信号以选择接收于所述第一多路复用器的第一电阻串电压或第二电阻串电压中的一个；
将被选择的第一电阻串电压或第二电阻串电压作为第一输出电压从所述第一多路复用器输出；
使用所述第二控制信号以选择接收于所述第二多路复用器的第一电阻串电压或第二电阻串电压中的一个；以及
将被选择的第一电阻串电压或第二电阻串电压作为第二输出电压从所述第二多路复用器输出。
28.根据权利要求26所述的方法，其中输入数据位的所述第一和第二部分共享至少两个位。
29.根据权利要求26所述的方法，所述方法进一步包括：
在电压内插放大器接收输入数据位的第三部分以及第一多路复用器输出的第一输出电压和第二多路复用器输出的第二输出电压；以及
内插所述第一输出电压和第二输出电压以从所述电压内插放大器产生最终输出电压。
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