JP4103849B2

JP4103849B2 - Ｄ／ａコンバータ

Info

Publication number: JP4103849B2
Application number: JP2004156544A
Authority: JP
Inventors: 彰彦戸田
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2003-05-28
Filing date: 2004-05-26
Publication date: 2008-06-18
Anticipated expiration: 2024-05-26
Also published as: JP2005012789A

Description

この発明は、半導体基板上に形成される抵抗ストリング型のＤ／Ａコンバータに関する。

図３は従来の抵抗ストリング型Ｄ／Ａコンバータの構成例を示す回路図であり、被変換データが６ビットで構成されたディジタル信号として入力され、これをアナログ信号に変換して出力する。この図において、符号１、２は共に３ビットのデコーダであり、デコーダ１の入力端へは、被変換データの第０ビットＤ０（ＬＳＢ）〜第２ビットＤ２がイクスクルーシブオア回路３〜５を介して入力され、デコーダ２の入力端へは、被変換データの第３ビットＤ３〜第５ビットＤ５（ＭＳＢ）が入力される。

１１〜１８は９個の抵抗をシリーズ接続してなる抵抗ストリングと、９個のＦＥＴ（電解効果トランジスタ）とからなる同一構成の電圧選択回路である。この電圧選択回路１１〜１８において、抵抗ストリングを構成する９個の抵抗のうち最上部（図における最上部）の抵抗および最下部（図における最下部）の抵抗の値がＲ／２であり、他の抵抗の値はＲである。また、各抵抗の接続点に８個のＦＥＴの各ソースが接続され、これらのＦＥＴの各ドレインが共通接続されて９個目のＦＥＴのソースに接続されている。

また、電圧選択回路１１〜１８の各最下部のＦＥＴのゲートが共にデコーダ１の出力端０に接続され、下から２番目のＦＥＴのゲートが共にデコーダ１の出力端１に接続され、・・・、８番目のＦＥＴのゲートが共にデコーダ１の出力端７に接続されている。また、電圧選択回路１１〜１８の各最上部のＦＥＴのゲートが各々デコーダ２の出力端０〜出力端７に接続され、各ドレインが各々出力端子ＯＵＴに接続されている。そして、電圧選択回路１１の最下部の抵抗の端部Ｐ０に低電圧ＶＲ（−）が供給され、電圧選択回路１８の最下部の抵抗の端部Ｐ８に高電圧ＶＲ（＋）が供給されている。そして、低電圧ＶＲ（−）が印加される電圧選択回路１１の端部Ｐ０と高電圧ＶＲ（＋）が印加される端部Ｐ８との間には、接続点Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７を介して電圧選択回路１１〜１８の抵抗ストリングが梯子型に折り返し接続されている。

このような構成において、デコーダ１は被変換データの第０ビットＤ０〜第２ビットＤ２に基づいて各電圧選択回路１１〜１８の抵抗ストリングに接続されたＦＥＴの１つをオンとする。例えば、被変換データの第０ビットＤ０〜第２ビットＤ２が”０１０”（２）であった場合は、各抵抗ストリングの最下部から３番目のＦＥＴをオンとする。また、デコーダ２は各電圧選択回路１１〜１８の最上部のＦＥＴのいずれかを選択的にオンとする。例えば、入力された被変換データの第３ビットＤ３〜第５ビットＤ５が”１００”（４）であった場合は、電圧選択回路１５のＦＥＴをオンとする。したがって、上述した例の場合、被変換データ（デジタルデータ）”１０００１０”に対し、電圧選択回路１５の抵抗ストリングの下から３番目と４番目の抵抗の接続点の分圧点電圧が選択され、選択された分圧点電圧が被変換電圧（アナログデータ）として出力端子ＯＵＴへ出力される。

ところで、半導体集積回路によって上述したＤ／Ａコンバータを半導体基板上に作成する場合、多数の抵抗を直列接続し、その分圧電圧を選択出力する構成であるので、抵抗ストリングを構成する各抵抗の値は誤差がないことが望ましいが、実際には、製造プロセス起因の面内抵抗分布不均一性に基づく抵抗値の誤差の発生が避けられない。そして、通常は、抵抗の半導体基板面での位置に従って一定の勾配（単調に増加または減少）を持って抵抗値がばらつく誤差が発生する。特に抵抗ストリングの列方向についてその勾配の影響を受ける。このため、例えば、図３に示すように、電圧選択回路１１の抵抗ストリングの合計抵抗が８Ｒであった場合に、電圧選択回路１２の抵抗ストリングの合計抵抗が８Ｒ＋△となり、電圧選択回路１３の抵抗ストリングの合計抵抗が８Ｒ＋２△となり、・・・、電圧選択回路１８の抵抗ストリングの合計抵抗が８Ｒ＋７△となる。この場合、全抵抗ストリングの合計抵抗は
６４Ｒ＋２８△
となり、１つの抵抗ストリングの平均抵抗値は
８Ｒ＋3.5△
となる。

したがって、電圧選択回路１１および１２の接続点、電圧選択回路１２および１３の接続点、・・・・、電圧選択回路１７および１８の接続点をそれぞれＰ１、Ｐ２、・・・Ｐ７とすると、点Ｐ０から測定した点Ｐ１、Ｐ２、・・・Ｐ７の抵抗は各々、図４において「理想値」として示す値であることが望ましい。しかしながら、点Ｐ１〜Ｐ７の実際の抵抗値は図４において「抵抗積算」として示す値となる。図４に示す「抵抗積算」の値から「理想値」の値を減算すると、図４に「差分」として示す値が得られ、この「差分」をグラフ化すると、同図に示すグラフとなる。このグラフに示すように、図３のＤ／Ａコンバータは、勾配を持つ（単調に増加または減少する）抵抗誤差の影響が積算され、リニアリティ（出力の直線精度）が上に凸（または、下に凹）な特性となり、センタ付近で最もリニアリティ誤差が大きくなる問題がある。

このような抵抗誤差に基づくＤ／Ａコンバータのリニアリティ誤差を解決するものとして、特許文献１〜３に記載される技術が知られている。これらの文献に記載される技術は、２系統の抵抗群をそれぞれ反対側から配置して抵抗の誤差分布を相殺しようというものである。しかしながら、これらの技術は、抵抗の数が従来の２倍必要であり、このため、半導体集積回路によって作成する場合に回路面積が２倍になってしまう欠点がある。

また、特許文献４に記載されるものは、行列状に並んだ抵抗の行と列をそれぞれ２分割して４つの抵抗群に分け、たすきがけ接続によって抵抗誤差を相殺しよというものである。しかし、この回路の場合、理論的にはセンタで誤差が０になるが、それ以上の誤差相殺効果が得られない欠点がある。
特開平11-145835号公報特許2864877号公報特開昭61-26330号公報特許2737927号公報

本発明は上記事情を考慮してなされたもので、その目的は、回路面積を増やすことなく、しかも、リニアリティ誤差を従来より少なくすることができるＤ／Ａコンバータを提供することにある。

この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、半導体基板上に形成された複数の直列接続抵抗からなる抵抗ストリングを低電圧が供給される端子から高電圧が供給される端子までの間にｎ（但し、ｎは３以上の整数）個直列接続し、前記抵抗ストリングの各抵抗の接続点の電圧を被変換電圧に基づいて選択して出力するＤ／Ａコンバータにおいて、前記ｎ個（但し、ｎ＝４の場合であって、４個の抵抗ストリングをその配置順に従って第１，第２，第３，第４の抵抗ストリングとしたときに抵抗ストリングが第１，第４，第３，第２の順に接続される場合、および、ｎ＝３の場合であって、３個の抵抗ストリングをその配置順に従って第１，第２，第３の抵抗ストリングとしたときに抵抗ストリングが第１，第２，第３の順に接続される場合を除く）の抵抗ストリングのうち、接続される順番が奇数番目である抵抗ストリングは前記半導体基板上において、前記低電圧が供給される端子から近い方向から遠ざかる方向に順に配置され、前記接続される順番が偶数番目である抵抗ストリングは前記半導体基板上において、前記低電圧が供給される端子から遠い方向から近づく方向に順に配置されていることを特徴とするＤ／Ａコンバータである。

請求項２に記載の発明は、請求項１に記載のＤ／Ａコンバータにおいて、前記接続される順番が奇数番目である抵抗ストリングと、前記接続される順番が偶数番目である抵抗ストリングとは前記半導体基板上において、交互に配置されていることを特徴とする。

請求項３に記載の発明は、請求項１に記載のＤ／Ａコンバータにおいて、前記接続される順番が奇数番目である抵抗ストリングが前記半導体基板上で互いに隣接して配置されるとともに、前記接続される順番が偶数番目である抵抗ストリングが前記半導体基板上で互いに隣接して配置されることを特徴とする。

この発明によれば、回路面積を増やすことなく、リニアリティ誤差を従来より少なくすることができる効果が得られる。

以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態によるＤ／Ａコンバータの構成を示すブロック図であり、この図において、図３の各部と対応する部分には同一の符号を付し、その説明を省略する。この図に示す回路が図３に示す回路と異なる点は、電圧選択回路１１〜１８の各抵抗ストリング相互の接続状態である。

ここで、各電圧選択回路１１〜１８は半導体基板上に隣接して設けられている。そして、後述する低電圧ＶＲ（−）が供給されるＰ０端子から高電圧ＶＲ（＋）が供給されるＰ８端子までの間に、各電圧選択回路１１〜１８の抵抗ストリングが複数個直列接続される。直列接続される際には、直列接続される順番が奇数番目の抵抗ストリングについては基板上で低電圧側端子Ｐ０から見て近い方から遠ざかる方向に順に配置され、接続される順番が偶数番目の抵抗ストリングについては基板上で低電圧側端子Ｐ０から見て遠い方から近づく方向に順に配置されるように接続される。

すなわち、電圧選択回路１１の抵抗ストリングの最上端は電圧選択回路１８の抵抗ストリングの最上端に接続され、電圧選択回路１８の抵抗ストリングの最下端は電圧選択回路１３の抵抗ストリングの最下端に接続され、電圧選択回路１３の抵抗ストリングの最上端は電圧選択回路１６の抵抗ストリングの最上端に接続され、電圧選択回路１６の抵抗ストリングの最下端は電圧選択回路１５の抵抗ストリングの最下端に接続され、電圧選択回路１５の抵抗ストリングの最上端は電圧選択回路１４の抵抗ストリングの最上端に接続され、電圧選択回路１４の抵抗ストリングの最下端は電圧選択回路１７の抵抗ストリングの最下端に接続され、電圧選択回路１７の抵抗ストリングの最上端は電圧選択回路１２の抵抗ストリングの最上端に接続されている。また、電圧選択回路１２の抵抗ストリングの最下端の点Ｐ８に高電圧ＶＲ（＋）が、電圧選択回路１１の抵抗ストリングの最下端の点Ｐ０に低電圧ＶＲ（−）が各々供給される。そして、デコーダ２の出力端０〜出力端７がそれぞれ電圧選択回路１１、１８、１３、１６、１５、１４、１７、１２の最上部のＦＥＴのゲートに接続されている。

上述した抵抗ストリングの接続は、電圧選択回路１１〜１８の各抵抗ストリングを、
１１１８１３１６１５１４１７１２
という順序に並べ替えて、隣接する抵抗ストリングを順次接続したものであり、言い換えれば、奇数番目の抵抗ストリング（１１、１３、１５、１７の抵抗ストリング）を左→右、つまり、Ｐ０から見て近い方から遠ざかる方向に、偶数番目の抵抗ストリング（１２、１４、１６、１８の抵抗ストリング）を右→左、つまり、Ｐ０から見て遠い方から近づく方向に（電圧選択回路１１〜１８の列方向に）並べ、交互に配置したものである。一方向に配列された電圧選択回路１１〜１８の各抵抗ストリングのうち、電圧選択回路１１と１８と１３と１６は、互いに隣接していない抵抗ストリングが直接に接続されており、また、電圧選択回路１４と１７と１２も、互いに隣接していない抵抗ストリングが直接に接続されている。
このように、上述した実施形態は、図３の回路と比較し、電圧選択回路１１〜１８の接続が変わっているだけであり、したがって、Ｄ／Ａ変換の動作は図３の回路と同じである。

次に、上述した実施形態のリニアリティ誤差について検討する。
電圧選択回路１１〜１８の各抵抗ストリングの抵抗値を図３の場合と同様に８Ｒ、８Ｒ＋△、８Ｒ＋２△、・・・、８Ｒ＋７△とすると、電圧選択回路１１の抵抗ストリングの最上端と電圧選択回路１８の抵抗ストリングの最上端の接続点Ｐ１、電圧選択回路１８の抵抗ストリングの最下端と電圧選択回路１３の抵抗ストリングの下上端の接続点Ｐ２、・・・、電圧選択回路１７の抵抗ストリングの最上端と電圧選択回路１２の抵抗ストリングの最上端の接続点Ｐ７の、点Ｐ０からの抵抗値はそれぞれ、図２に「抵抗積算」として示した値となる。これらの各抵抗値から、前述した「理想値」（図２、図４参照）を減算すると図２に示す「差分」が得られ、この「差分」をグラフ化すると、図２に示すグラフとなる。

このグラフから明らかなように、上述した実施形態によるＤ／Ａコンバータは、隣接して一方向に配置されている電圧選択回路の抵抗ストリングの接続順を上述のようにすることで、抵抗ストリングの列方向の位置による抵抗値誤差の勾配分布の影響が相殺され、リニアリティ誤差が図３の回路の半分以下となっており、変換歪みを低減することができる。また、センタ付近でリニアリティ誤差が小さく、オフセット誤差を理論的にはゼロとすることができる。この実施形態によるＤ／Ａコンバータはオフセット誤差が小さく、かつ、変換歪みが小さいので、音声信号を処理するＤ／Ａコンバータとして好適である。

次に、この発明の第２の実施形態について説明する。図５は第２の実施形態によるＤ／Ａコンバータの構成を示すブロック図である。この第２の実施形態は、電圧選択回路１１〜１８の各抵抗ストリングの接続状態が第１の実施形態と異なっている。以下その接続状態について説明する。
電圧選択回路１１の抵抗ストリングの最上端は電圧選択回路１８の抵抗ストリングの最上端に接続され、電圧選択回路１８の抵抗ストリングの最下端は電圧選択回路１２の抵抗ストリングの最下端に接続され、電圧選択回路１２の抵抗ストリングの最上端は電圧選択回路１７の抵抗ストリングの最上端に接続され、電圧選択回路１７の抵抗ストリングの最下端は電圧選択回路１３の抵抗ストリングの最下端に接続され、電圧選択回路１３の抵抗ストリングの最上端は電圧選択回路１６の抵抗ストリングの最上端に接続され、電圧選択回路１６の抵抗ストリングの最下端は電圧選択回路１４の抵抗ストリングの最下端に接続され、電圧選択回路１４の抵抗ストリングの最上端は電圧選択回路１５の抵抗ストリングの最上端に接続されている。また、電圧選択回路１５の抵抗ストリングの最下端の点Ｐ８に高電圧ＶＲ（＋）が供給され、電圧選択回路１１の抵抗ストリングの最下端の点Ｐ０に低電圧ＶＲ（−）が供給される。そして、デコーダ２の出力端０〜出力端７がそれぞれ電圧選択回路１１、１８、１２、１７、１３、１６、１４、１５の最上部のＦＥＴのゲートに接続されている。

上述した抵抗ストリングの接続は、電圧選択回路１１〜１８の各抵抗ストリングを、１１，１８、１２、１７、１３，１６、１４，１５という順序に並べ替えて、隣接する抵抗ストリングを順次接続したものである。言い換えれば、奇数番目の電圧選択回路１１，１２，１３，１４の抵抗ストリングを点Ｐ０に近い方から遠い方の方向に隣接するように並べ、偶数番目の電圧選択回路１８，１７，１６，１５の抵抗ストリングを点Ｐ０に遠い方から近い方の方向に隣接するように並べる。すなわち、第１の実施形態では、奇数番目の電圧選択回路の抵抗ストリングと偶数番目の電圧選択回路の抵抗ストリングとが交互に配置されているのに対し、第２の実施形態では、奇数番目の抵抗ストリングと偶数番目の抵抗ストリングとからなる組（例えば「１１,１８」,「１２,１７」等）が連続(隣接)して配置されている。

第２の実施形態のＤ／Ａ変換の動作は図１に示す第１の実施形態と同じである。第２の実施形態のリニアリティ誤差については、第２の実施形態における抵抗積算、差分および差分のグラフを図６に示す。このグラフから明らかなように、第２の実施形態によれば、第１の実施形態と同様に、リニアリティ誤差が従来の回路（図３）と比べて半分以下となっており、変換歪みを低減することができる。図６のグラフから分かるように、第２の実施形態では高電位側でのリニアリティ誤差の低減が顕著となっている。第２の実施形態の低電圧ＶＲ(−)と高電圧ＶＲ(＋)を逆に接続することで、低電位側でのリニアリティ誤差を低減することができる。これにより、回路設計者は、Ｄ／Ａ変換器の用途に応じて適切な回路を用いることにより、精度の高い回路を設計することができる。

なお、上述した実施形態によるＤ／Ａコンバータは、従来のものに比較し回路構成のパーツには変化がなく、配線の順番を入れ替えただけであり、抵抗間の配線を上層のメタル配線等を使って抵抗上で行った場合、回路面積の増加が全くない。また、上述した実施形態においては、入力信号が６ビットのディジタル信号であったが、ビット数はこれに限らない。なお、上位ビットをｎビットとすると、電圧選択回路は２^ｎ個設けることになるが、上述した実施形態と同様の接続により対応することが可能である。また、抵抗ストリングの配線の順番は上述の順番にとらわれることなく、一方向に配置されている複数の電圧選択回路の抵抗ストリングにおいて、互いに隣接して配置されていない少なくとも２つの抵抗ストリングを適宜に直接に接続させることで、適宜、リニアリティ誤差を小さくすることができる。

この発明は、ディジタル楽音データをアナログ楽音信号に変換する場合等において用いられる。

この発明の第１の実施形態によるＤ／Ａコンバータの構成を示すブロック図である。図１に示すＤ／Ａコンバータのリニアリティ誤差を説明するための図である。従来のＤ／Ａコンバータの構成を示すブロック図である。図３に示すＤ／Ａコンバータのリニアリティ誤差を説明するための図である。この発明の第２の実施形態によるＤ／Ａコンバータの構成を示すブロック図である。図５に示すＤ／Ａコンバータのリニアリティ誤差を説明するための図である。

符号の説明

１、２…デコーダ、３〜５…イクスクルーシブオアゲート、１１〜１８…電圧選択回路。

Claims

半導体基板上に形成された複数の直列接続抵抗からなる抵抗ストリングを低電圧が供給される端子から高電圧が供給される端子までの間にｎ（但し、ｎは３以上の整数）個直列接続し、前記抵抗ストリングの各抵抗の接続点の電圧を被変換電圧に基づいて選択して出力するＤ／Ａコンバータにおいて、
前記ｎ個（但し、ｎ＝４の場合であって、４個の抵抗ストリングをその配置順に従って第１，第２，第３，第４の抵抗ストリングとしたときに抵抗ストリングが第１，第４，第３，第２の順に接続される場合、および、ｎ＝３の場合であって、３個の抵抗ストリングをその配置順に従って第１，第２，第３の抵抗ストリングとしたときに抵抗ストリングが第１，第２，第３の順に接続される場合を除く）の抵抗ストリングのうち、接続される順番が奇数番目である抵抗ストリングは前記半導体基板上において、前記低電圧が供給される端子から近い方向から遠ざかる方向に順に配置され、
前記接続される順番が偶数番目である抵抗ストリングは前記半導体基板上において、前記低電圧が供給される端子から遠い方向から近づく方向に順に配置されている
ことを特徴とするＤ／Ａコンバータ。
前記接続される順番が奇数番目である抵抗ストリングと、前記接続される順番が偶数番目である抵抗ストリングとは前記半導体基板上において、交互に配置されていることを特徴とする請求項１に記載のＤ／Ａコンバータ。
前記接続される順番が奇数番目である抵抗ストリングが前記半導体基板上で互いに隣接して配置されるとともに、前記接続される順番が偶数番目である抵抗ストリングが前記半導体基板上で互いに隣接して配置されることを特徴とする請求項１に記載のＤ／Ａコンバータ。