JP4103849B2 - D/aコンバータ - Google Patents

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この発明は、半導体基板上に形成される抵抗ストリング型のD/Aコンバータに関する。
図3は従来の抵抗ストリング型D/Aコンバータの構成例を示す回路図であり、被変換データが6ビットで構成されたディジタル信号として入力され、これをアナログ信号に変換して出力する。この図において、符号1、2は共に3ビットのデコーダであり、デコーダ1の入力端へは、被変換データの第0ビットD0(LSB)〜第2ビットD2がイクスクルーシブオア回路3〜5を介して入力され、デコーダ2の入力端へは、被変換データの第3ビットD3〜第5ビットD5(MSB)が入力される。
11〜18は9個の抵抗をシリーズ接続してなる抵抗ストリングと、9個のFET(電解効果トランジスタ)とからなる同一構成の電圧選択回路である。この電圧選択回路11〜18において、抵抗ストリングを構成する9個の抵抗のうち最上部(図における最上部)の抵抗および最下部(図における最下部)の抵抗の値がR/2であり、他の抵抗の値はRである。また、各抵抗の接続点に8個のFETの各ソースが接続され、これらのFETの各ドレインが共通接続されて9個目のFETのソースに接続されている。
また、電圧選択回路11〜18の各最下部のFETのゲートが共にデコーダ1の出力端0に接続され、下から2番目のFETのゲートが共にデコーダ1の出力端1に接続され、・・・、8番目のFETのゲートが共にデコーダ1の出力端7に接続されている。また、電圧選択回路11〜18の各最上部のFETのゲートが各々デコーダ2の出力端0〜出力端7に接続され、各ドレインが各々出力端子OUTに接続されている。そして、電圧選択回路11の最下部の抵抗の端部P0に低電圧VR(−)が供給され、電圧選択回路18の最下部の抵抗の端部P8に高電圧VR(+)が供給されている。そして、低電圧VR(−)が印加される電圧選択回路11の端部P0と高電圧VR(+)が印加される端部P8との間には、接続点P1、P2、P3、P4、P5、P6、P7を介して電圧選択回路11〜18の抵抗ストリングが梯子型に折り返し接続されている。
このような構成において、デコーダ1は被変換データの第0ビットD0〜第2ビットD2に基づいて各電圧選択回路11〜18の抵抗ストリングに接続されたFETの1つをオンとする。例えば、被変換データの第0ビットD0〜第2ビットD2が”010”(2)であった場合は、各抵抗ストリングの最下部から3番目のFETをオンとする。また、デコーダ2は各電圧選択回路11〜18の最上部のFETのいずれかを選択的にオンとする。例えば、入力された被変換データの第3ビットD3〜第5ビットD5が”100”(4)であった場合は、電圧選択回路15のFETをオンとする。したがって、上述した例の場合、被変換データ(デジタルデータ)”100010”に対し、電圧選択回路15の抵抗ストリングの下から3番目と4番目の抵抗の接続点の分圧点電圧が選択され、選択された分圧点電圧が被変換電圧(アナログデータ)として出力端子OUTへ出力される。
ところで、半導体集積回路によって上述したD/Aコンバータを半導体基板上に作成する場合、多数の抵抗を直列接続し、その分圧電圧を選択出力する構成であるので、抵抗ストリングを構成する各抵抗の値は誤差がないことが望ましいが、実際には、製造プロセス起因の面内抵抗分布不均一性に基づく抵抗値の誤差の発生が避けられない。そして、通常は、抵抗の半導体基板面での位置に従って一定の勾配(単調に増加または減少)を持って抵抗値がばらつく誤差が発生する。特に抵抗ストリングの列方向についてその勾配の影響を受ける。このため、例えば、図3に示すように、電圧選択回路11の抵抗ストリングの合計抵抗が8Rであった場合に、電圧選択回路12の抵抗ストリングの合計抵抗が8R+△となり、電圧選択回路13の抵抗ストリングの合計抵抗が8R+2△となり、・・・、電圧選択回路18の抵抗ストリングの合計抵抗が8R+7△となる。この場合、全抵抗ストリングの合計抵抗は
64R+28△
となり、1つの抵抗ストリングの平均抵抗値は
8R+3.5△
となる。
したがって、電圧選択回路11および12の接続点、電圧選択回路12および13の接続点、・・・・、電圧選択回路17および18の接続点をそれぞれP1、P2、・・・P7とすると、点P0から測定した点P1、P2、・・・P7の抵抗は各々、図4において「理想値」として示す値であることが望ましい。しかしながら、点P1〜P7の実際の抵抗値は図4において「抵抗積算」として示す値となる。図4に示す「抵抗積算」の値から「理想値」の値を減算すると、図4に「差分」として示す値が得られ、この「差分」をグラフ化すると、同図に示すグラフとなる。このグラフに示すように、図3のD/Aコンバータは、勾配を持つ(単調に増加または減少する)抵抗誤差の影響が積算され、リニアリティ(出力の直線精度)が上に凸(または、下に凹)な特性となり、センタ付近で最もリニアリティ誤差が大きくなる問題がある。
このような抵抗誤差に基づくD/Aコンバータのリニアリティ誤差を解決するものとして、特許文献1〜3に記載される技術が知られている。これらの文献に記載される技術は、2系統の抵抗群をそれぞれ反対側から配置して抵抗の誤差分布を相殺しようというものである。しかしながら、これらの技術は、抵抗の数が従来の2倍必要であり、このため、半導体集積回路によって作成する場合に回路面積が2倍になってしまう欠点がある。
また、特許文献4に記載されるものは、行列状に並んだ抵抗の行と列をそれぞれ2分割して4つの抵抗群に分け、たすきがけ接続によって抵抗誤差を相殺しよというものである。しかし、この回路の場合、理論的にはセンタで誤差が0になるが、それ以上の誤差相殺効果が得られない欠点がある。
特開平11-145835号公報 特許2864877号公報 特開昭61-26330号公報 特許2737927号公報
本発明は上記事情を考慮してなされたもので、その目的は、回路面積を増やすことなく、しかも、リニアリティ誤差を従来より少なくすることができるD/Aコンバータを提供することにある。
この発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、半導体基板上に形成された複数の直列接続抵抗からなる抵抗ストリングを低電圧が供給される端子から高電圧が供給される端子までの間にn(但し、nは3以上の整数)個直列接続し、前記抵抗ストリングの各抵抗の接続点の電圧を被変換電圧に基づいて選択して出力するD/Aコンバータにおいて、前記n個(但し、n=4の場合であって、4個の抵抗ストリングをその配置順に従って第1,第2,第3,第4の抵抗ストリングとしたときに抵抗ストリングが第1,第4,第3,第2の順に接続される場合、および、n=3の場合であって、3個の抵抗ストリングをその配置順に従って第1,第2,第3の抵抗ストリングとしたときに抵抗ストリングが第1,第2,第3の順に接続される場合を除く)の抵抗ストリングのうち、接続される順番が奇数番目である抵抗ストリングは前記半導体基板上において、前記低電圧が供給される端子から近い方向から遠ざかる方向に順に配置され、前記接続される順番が偶数番目である抵抗ストリングは前記半導体基板上において、前記低電圧が供給される端子から遠い方向から近づく方向に順に配置されていることを特徴とするD/Aコンバータである。
請求項2に記載の発明は、請求項1に記載のD/Aコンバータにおいて、前記接続される順番が奇数番目である抵抗ストリングと、前記接続される順番が偶数番目である抵抗ストリングとは前記半導体基板上において、交互に配置されていることを特徴とする。
請求項3に記載の発明は、請求項1に記載のD/Aコンバータにおいて、前記接続される順番が奇数番目である抵抗ストリングが前記半導体基板上で互いに隣接して配置されるとともに、前記接続される順番が偶数番目である抵抗ストリングが前記半導体基板上で互いに隣接して配置されることを特徴とする
この発明によれば、回路面積を増やすことなく、リニアリティ誤差を従来より少なくすることができる効果が得られる。
以下、図面を参照し、この発明の実施の形態について説明する。図1はこの発明の第1の実施の形態によるD/Aコンバータの構成を示すブロック図であり、この図において、図3の各部と対応する部分には同一の符号を付し、その説明を省略する。この図に示す回路が図3に示す回路と異なる点は、電圧選択回路11〜18の各抵抗ストリング相互の接続状態である。
ここで、各電圧選択回路11〜18は半導体基板上に隣接して設けられている。そして、後述する低電圧VR(−)が供給されるP0端子から高電圧VR(+)が供給されるP8端子までの間に、各電圧選択回路11〜18の抵抗ストリングが複数個直列接続される。直列接続される際には、直列接続される順番が奇数番目の抵抗ストリングについては基板上で低電圧側端子P0から見て近い方から遠ざかる方向に順に配置され、接続される順番が偶数番目の抵抗ストリングについては基板上で低電圧側端子P0から見て遠い方から近づく方向に順に配置されるように接続される。
すなわち、電圧選択回路11の抵抗ストリングの最上端は電圧選択回路18の抵抗ストリングの最上端に接続され、電圧選択回路18の抵抗ストリングの最下端は電圧選択回路13の抵抗ストリングの最下端に接続され、電圧選択回路13の抵抗ストリングの最上端は電圧選択回路16の抵抗ストリングの最上端に接続され、電圧選択回路16の抵抗ストリングの最下端は電圧選択回路15の抵抗ストリングの最下端に接続され、電圧選択回路15の抵抗ストリングの最上端は電圧選択回路14の抵抗ストリングの最上端に接続され、電圧選択回路14の抵抗ストリングの最下端は電圧選択回路17の抵抗ストリングの最下端に接続され、電圧選択回路17の抵抗ストリングの最上端は電圧選択回路12の抵抗ストリングの最上端に接続されている。また、電圧選択回路12の抵抗ストリングの最下端の点P8に高電圧VR(+)が、電圧選択回路11の抵抗ストリングの最下端の点P0に低電圧VR(−)が各々供給される。そして、デコーダ2の出力端0〜出力端7がそれぞれ電圧選択回路11、18、13、16、15、14、17、12の最上部のFETのゲートに接続されている。
上述した抵抗ストリングの接続は、電圧選択回路11〜18の各抵抗ストリングを、
11 18 13 16 15 14 17 12
という順序に並べ替えて、隣接する抵抗ストリングを順次接続したものであり、言い換えれば、奇数番目の抵抗ストリング(11、13、15、17の抵抗ストリング)を左→右、つまり、P0から見て近い方から遠ざかる方向に、偶数番目の抵抗ストリング(12、14、16、18の抵抗ストリング)を右→左、つまり、P0から見て遠い方から近づく方向に(電圧選択回路11〜18の列方向に)並べ、交互に配置したものである。一方向に配列された電圧選択回路11〜18の各抵抗ストリングのうち、電圧選択回路11と18と13と16は、互いに隣接していない抵抗ストリングが直接に接続されており、また、電圧選択回路14と17と12も、互いに隣接していない抵抗ストリングが直接に接続されている。
このように、上述した実施形態は、図3の回路と比較し、電圧選択回路11〜18の接続が変わっているだけであり、したがって、D/A変換の動作は図3の回路と同じである。
次に、上述した実施形態のリニアリティ誤差について検討する。
電圧選択回路11〜18の各抵抗ストリングの抵抗値を図3の場合と同様に8R、8R+△、8R+2△、・・・、8R+7△とすると、電圧選択回路11の抵抗ストリングの最上端と電圧選択回路18の抵抗ストリングの最上端の接続点P1、電圧選択回路18の抵抗ストリングの最下端と電圧選択回路13の抵抗ストリングの下上端の接続点P2、・・・、電圧選択回路17の抵抗ストリングの最上端と電圧選択回路12の抵抗ストリングの最上端の接続点P7の、点P0からの抵抗値はそれぞれ、図2に「抵抗積算」として示した値となる。これらの各抵抗値から、前述した「理想値」(図2、図4参照)を減算すると図2に示す「差分」が得られ、この「差分」をグラフ化すると、図2に示すグラフとなる。
このグラフから明らかなように、上述した実施形態によるD/Aコンバータは、隣接して一方向に配置されている電圧選択回路の抵抗ストリングの接続順を上述のようにすることで、抵抗ストリングの列方向の位置による抵抗値誤差の勾配分布の影響が相殺され、リニアリティ誤差が図3の回路の半分以下となっており、変換歪みを低減することができる。また、センタ付近でリニアリティ誤差が小さく、オフセット誤差を理論的にはゼロとすることができる。この実施形態によるD/Aコンバータはオフセット誤差が小さく、かつ、変換歪みが小さいので、音声信号を処理するD/Aコンバータとして好適である。
次に、この発明の第2の実施形態について説明する。図5は第2の実施形態によるD/Aコンバータの構成を示すブロック図である。この第2の実施形態は、電圧選択回路11〜18の各抵抗ストリングの接続状態が第1の実施形態と異なっている。以下その接続状態について説明する。
電圧選択回路11の抵抗ストリングの最上端は電圧選択回路18の抵抗ストリングの最上端に接続され、電圧選択回路18の抵抗ストリングの最下端は電圧選択回路12の抵抗ストリングの最下端に接続され、電圧選択回路12の抵抗ストリングの最上端は電圧選択回路17の抵抗ストリングの最上端に接続され、電圧選択回路17の抵抗ストリングの最下端は電圧選択回路13の抵抗ストリングの最下端に接続され、電圧選択回路13の抵抗ストリングの最上端は電圧選択回路16の抵抗ストリングの最上端に接続され、電圧選択回路16の抵抗ストリングの最下端は電圧選択回路14の抵抗ストリングの最下端に接続され、電圧選択回路14の抵抗ストリングの最上端は電圧選択回路15の抵抗ストリングの最上端に接続されている。また、電圧選択回路15の抵抗ストリングの最下端の点P8に高電圧VR(+)が供給され、電圧選択回路11の抵抗ストリングの最下端の点P0に低電圧VR(−)が供給される。そして、デコーダ2の出力端0〜出力端7がそれぞれ電圧選択回路11、18、12、17、13、16、14、15の最上部のFETのゲートに接続されている。
上述した抵抗ストリングの接続は、電圧選択回路11〜18の各抵抗ストリングを、11,18、12、17、13,16、14,15という順序に並べ替えて、隣接する抵抗ストリングを順次接続したものである。言い換えれば、奇数番目の電圧選択回路11,121314の抵抗ストリングを点P0に近い方から遠い方の方向に隣接するように並べ、偶数番目の電圧選択回路1817,16,15の抵抗ストリングを点P0に遠い方から近い方の方向に隣接するように並べる。すなわち、第1の実施形態では、奇数番目の電圧選択回路の抵抗ストリングと偶数番目の電圧選択回路の抵抗ストリングとが交互に配置されているのに対し、第2の実施形態では、奇数番目の抵抗ストリングと偶数番目の抵抗ストリングとからなる組(例えば「11,18」,「12,17」等)が連続(隣接)して配置されている。
第2の実施形態のD/A変換の動作は図1に示す第1の実施形態と同じである。第2の実施形態のリニアリティ誤差については、第2の実施形態における抵抗積算、差分および差分のグラフを図6に示す。このグラフから明らかなように、第2の実施形態によれば、第1の実施形態と同様に、リニアリティ誤差が従来の回路(図3)と比べて半分以下となっており、変換歪みを低減することができる。図6のグラフから分かるように、第2の実施形態では高電位側でのリニアリティ誤差の低減が顕著となっている。第2の実施形態の低電圧VR(−)と高電圧VR(+)を逆に接続することで、低電位側でのリニアリティ誤差を低減することができる。これにより、回路設計者は、D/A変換器の用途に応じて適切な回路を用いることにより、精度の高い回路を設計することができる。
なお、上述した実施形態によるD/Aコンバータは、従来のものに比較し回路構成のパーツには変化がなく、配線の順番を入れ替えただけであり、抵抗間の配線を上層のメタル配線等を使って抵抗上で行った場合、回路面積の増加が全くない。また、上述した実施形態においては、入力信号が6ビットのディジタル信号であったが、ビット数はこれに限らない。なお、上位ビットをnビットとすると、電圧選択回路は2個設けることになるが、上述した実施形態と同様の接続により対応することが可能である。また、抵抗ストリングの配線の順番は上述の順番にとらわれることなく、一方向に配置されている複数の電圧選択回路の抵抗ストリングにおいて、互いに隣接して配置されていない少なくとも2つの抵抗ストリングを適宜に直接に接続させることで、適宜、リニアリティ誤差を小さくすることができる。
この発明は、ディジタル楽音データをアナログ楽音信号に変換する場合等において用いられる。
この発明の第1の実施形態によるD/Aコンバータの構成を示すブロック図である。 図1に示すD/Aコンバータのリニアリティ誤差を説明するための図である。 従来のD/Aコンバータの構成を示すブロック図である。 図3に示すD/Aコンバータのリニアリティ誤差を説明するための図である。 この発明の第2の実施形態によるD/Aコンバータの構成を示すブロック図である。 図5に示すD/Aコンバータのリニアリティ誤差を説明するための図である。
符号の説明
1、2…デコーダ、3〜5…イクスクルーシブオアゲート、11〜18…電圧選択回路。

Claims (3)

  1. 半導体基板上に形成された複数の直列接続抵抗からなる抵抗ストリングを低電圧が供給される端子から高電圧が供給される端子までの間にn(但し、nは3以上の整数)個直列接続し、前記抵抗ストリングの各抵抗の接続点の電圧を被変換電圧に基づいて選択して出力するD/Aコンバータにおいて、
    前記n個(但し、n=4の場合であって、4個の抵抗ストリングをその配置順に従って第1,第2,第3,第4の抵抗ストリングとしたときに抵抗ストリングが第1,第4,第3,第2の順に接続される場合、および、n=3の場合であって、3個の抵抗ストリングをその配置順に従って第1,第2,第3の抵抗ストリングとしたときに抵抗ストリングが第1,第2,第3の順に接続される場合を除く)の抵抗ストリングのうち、接続される順番が奇数番目である抵抗ストリングは前記半導体基板上において、前記低電圧が供給される端子から近い方向から遠ざかる方向に順に配置され、
    前記接続される順番が偶数番目である抵抗ストリングは前記半導体基板上において、前記低電圧が供給される端子から遠い方向から近づく方向に順に配置されている
    ことを特徴とするD/Aコンバータ。
  2. 前記接続される順番が奇数番目である抵抗ストリングと、前記接続される順番が偶数番目である抵抗ストリングとは前記半導体基板上において、交互に配置されていることを特徴とする請求項1に記載のD/Aコンバータ。
  3. 前記接続される順番が奇数番目である抵抗ストリングが前記半導体基板上で互いに隣接して配置されるとともに、前記接続される順番が偶数番目である抵抗ストリングが前記半導体基板上で互いに隣接して配置されることを特徴とする請求項1に記載のD/Aコンバータ。
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