JP3429403B2

JP3429403B2 - Ｄ／ａ変換装置

Info

Publication number: JP3429403B2
Application number: JP27451595A
Authority: JP
Inventors: 有理大矢
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1994-10-25
Filing date: 1995-10-23
Publication date: 2003-07-22
Anticipated expiration: 2015-10-23
Also published as: JPH08181615A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のＤ／Ａ変換
器を含むＤ／Ａ変換装置に関し、特に、一のＤ／Ａ変換
器からの出力と他のＤ／Ａ変換器からの出力とを加算し
て出力する場合に好適なＤ／Ａ変換装置に関する。

【０００２】

【従来の技術】近年、Ｄ／Ａ変換回路技術は高分解能化
かつ高精度化しており、映像・音響技術のデジタル化が
進むにつれてその要求仕様も多様化している。その中
で、ビデオ信号のエンコード等においては、いくつかの
Ｄ／Ａ変換器を用いて互いに関連した数種類のＤ／Ａ変
換を精度良く行うことが要求される。これらのＤ／Ａ変
換にはしばしば精度が良いという理由で電流セルマトリ
クス型Ｄ／Ａ変換器が用いられる。電流セルマトリクス
型Ｄ／Ａ変換器は、マトリクス状に配列された電流セル
と呼ばれる複数の変換素子を有している。電流セルマト
リクス型Ｄ／Ａ変換器は、デジタル量に応じた数の電流
セルをアクティブにし、アクティブにされた電流セルか
らの電流出力を加算することによってＤ／Ａ変換を行
う。電流セルマトリクス型Ｄ／Ａ変換器の動作について
は、『３０ＭＨｚ１０ｂｉｔＣＭＯＳＤ／Ａコンバー
タ』電子情報通信学会、ＩＣＤ８８−６、ｐｐ．３９−
４６を参照されたい。

【０００３】電流セルマトリクス型Ｄ／Ａ変換器を用い
てＤ／Ａ変換を行う場合には、電流セル間の出力電流量
のバラツキは誤差を引き起こす。このような誤差が生じ
る原因としては、（１）電流セルを製造するプロセスの
ばらつき、（２）電源配線の抵抗による電流セルの電源
電位のずれ、（３）電流セルの出力端電圧の振れによる
電流量の変動が挙げられる。

【０００４】プロセスのばらつきによる誤差を削減する
ために、電流セルどうしをできるだけ近くに配置した
り、デコーダによってアクティブにされる電流セルの位
置的な偏りを排除することが行われている。電源電位の
ずれによる誤差を削減するために、電源配線の抵抗を下
げたり、デコーダによってアクティブにされる電流セル
の位置的な偏りを排除することが行われている。電源配
線の抵抗を下げる方法としては、電源専用の配線層を用
いる方法、電源配線の幅を太くする方法、電源配線を電
流セルの間にメッシュ状にはりめぐらせる方法などが知
られている。出力端電圧の振れによる誤差を削減するた
めに、トランジスタ長を増やすことにより出力端電圧変
動に対する電流変動を削減することが行われている。

【０００５】

【発明が解決しようとする課題】複数の電流セルマトリ
クス型Ｄ／Ａ変換器からの電流出力を加算する場合に
は、各Ｄ／Ａ変換器内の誤差を最小化することに加え
て、Ｄ／Ａ変換器間の誤差を最小化する必要がある。各
Ｄ／Ａ変換器間の出力電流のバラツキが大きい場合に
は、各Ｄ／Ａ変換器内でいくら誤差を抑えても、加算さ
れたアナログ出力に関しては精度を良くすることが出来
ないからである。

【０００６】Ｄ／Ａ変換器間の誤差の原因は、単一のＤ
／Ａ変換器内における電流セル間の誤差と同様に、プロ
セスのばらつきや電源配線の抵抗である。

【０００７】しかしながら、Ｄ／Ａ変換器間の誤差を削
減するために、各Ｄ／Ａ変換器を接続する電源幹線の幅
を太くすると、各Ｄ／Ａ変換器をレイアウトするのに必
要な面積が増大してしまう。その結果、チップの面積も
増大する。このことはコストの増大を招く。電源幹線の
幅は各Ｄ／Ａ変換器内の電源支線の幅より太くする必要
がある。従って、電源幹線の幅をさらに太くすることに
よるレイアウト面積への影響は大きい。また、電源専用
の配線層を用いると使用レイヤが増加する。このことは
コストの増大を招く。

【０００８】本発明の目的は、複数のＤ／Ａ変換器間に
おいて出力電流量のばらつきが小さいＤ／Ａ変換装置を
提供することにある。また、本発明の他の目的は、一の
Ｄ／Ａ変換器からの出力と他のＤ／Ａ変換器からの出力
とを加算して出力する場合に好適なＤ／Ａ変換装置を提
供するとにある。さらに、本発明の他の目的は、電源配
線とその他の配線が配線層を共有でき、かつチップ面積
を従来通りに抑えることが可能なＤ／Ａ変換装置を提供
することにある。

【０００９】

【課題を解決するための手段】本発明のＤ／Ａ変換装置
は、デジタル信号をアナログ信号に変換する第１変換手
段と、デジタル信号をアナログ信号に変換する第２変換
手段と、該第１変換手段と該第２変換手段とに電圧を供
給する電源供給手段と、該第１変換手段と該第２変換手
段とを該電源供給手段に接続する電源幹線とを備えてお
り、該電源供給手段から該第１変換手段に至るまでに該
電源幹線の抵抗によって生じる電圧上昇又は電圧降下
は、該電源供給手段から該第２変換手段に至るまでに該
電源幹線の抵抗によって生じる電圧上昇又は電圧降下に
等しく、かつ該電源供給手段から該第１変換手段に至る
までの該電源幹線の該抵抗は、該電源供給手段から該第
２変換手段に至るまでの該電源幹線の該抵抗に等しい、
これにより、上記目的を達成することができる。

【００１０】

【００１１】前記第１変換手段と前記第２変換手段のそ
れぞれは、複数の変換素子であって、該複数の変換素子
のそれぞれは単位デジタル量を単位アナログ量に変換す
る複数の変換素子と、該複数の変換素子のそれぞれを前
記電源幹線に接続する電源支線と、前記デジタル信号に
応じて、該複数の変換素子のうち０個以上の変換素子を
選択的にアクティブにするデコード手段とを備えてお
り、前記第１変換手段における該電源支線の抵抗によっ
て生じる電圧上昇又は電圧降下は、前記第２変換手段に
おける該電源支線の抵抗によって生じる電圧上昇又は電
圧降下に等しく、かつ該第１変換手段における該電源
支線の該抵抗は、該第２変換手段における該電源支線の
該抵抗に等しくてもよい。

【００１２】本発明の他のＤ／Ａ変換装置は、デジタル
信号をアナログ信号に変換する第１変換手段と、デジタ
ル信号をアナログ信号に変換する第２変換手段と、該第
１変換手段と該第２変換手段とに電圧を供給する少なく
とも１つの電源供給手段とを備えたＤ／Ａ変換装置であ
って、該第１変換手段と該第２変換手段のそれぞれは、
複数の変換素子であって、該複数の変換素子のそれぞれ
は単位デジタル量を単位アナログ量に変換する複数の変
換素子と、該デジタル信号に応じて、該複数の変換素子
のうち０個以上の変換素子を選択的にアクティブにする
デコーダとを含んでおり、該第１変換手段に含まれる該
複数の変換素子と該デコーダと、該第２変換手段に含ま
れる該複数の変換素子と該デコーダとは、ある軸に対し
て線対称に配置されており、該少なくとも１つの電源供
給手段のそれぞれは、該軸から実質的に等しい距離の地
点に配置されている。これにより、上記目的が達成され
る。前記Ｄ／Ａ変換装置は、所定の期間の前半部分に
おける該第１変換手段からの出力と該所定の期間の後半
部分における該第２変換手段からの出力とを加算して出
力する出力手段をさらに備えていてもよい。

【００１３】前記少なくとも１つの電源供給手段のうち
の１つは、前記軸の上に配置されていてもよい。

【００１４】該複数の変換素子のそれぞれは、前記少な
くとも１つの電源供給手段のうちの１つから供給される
電圧に基づき定電流を生成する定電流源と、該定電流源
に接続され、制御信号に応じて開閉するスイッチ手段と
を備えていてもよい。

【００１５】前記定電流源はトランジスタであってもよ
い。

【００１６】前記複数の変換素子はマトリクス形式に配
置されており、前記デコーダは、前記デジタル信号に応
じてアクティブにされる変換素子の位置的な偏りを排除
するように、該複数の変換素子のうちの０個以上の変換
素子を選択的にアクティブにしてもよい。

【００１７】以下、本発明の作用を説明する。

【００１８】本発明のＤ／Ａ変換装置によれば、電源供
給手段から第１変換手段に至るまでに電源幹線の抵抗に
よって生じる電圧上昇又は電圧降下は、電源供給手段か
ら第２変換手段に至るまでに電源幹線の抵抗によって生
じる電圧上昇又は電圧降下に実質的に等しくなるように
設定される。これにより、電源幹線の抵抗によって生じ
る電圧の誤差をなくすことができる。その結果、第１変
換手段と第２変換手段には電源供給手段から実質的に同
一の電圧が供給される。

【００１９】また、第１変換手段と第２変換手段のそれ
ぞれが複数の変換素子を含む場合には、前記電源幹線か
ら該複数の変換素子のそれぞれに至るまでに該複数の電
源支線のそれぞれの抵抗によって生じる電圧上昇又は電
圧降下は、実質的に同一となるように設定される。これ
により、電源支線の抵抗によって生じる電圧の誤差をな
くすことができる。その結果、第１変換手段における各
変換素子と第２変換手段における各変換素子には電源幹
線から実質的に同一の電圧が供給される。

【００２０】このようにして、同一デジタル量に対し
て、第１変換手段から出力されるアナログ量と第２変換
手段から出力されるアナログ量との間の誤差が削減され
る。

【００２１】また、本発明の他のＤ／Ａ変換装置によれ
ば、第１変換手段に含まれる複数の変換素子とデコーダ
と、第２変換手段に含まれる複数の変換素子とデコーダ
とは、ある軸に対して線対称に配置され、少なくとも１
つの電源供給手段のそれぞれは、その軸から実質的に等
しい距離の地点に配置される。このようなレイアウトに
することにより、電源幹線の抵抗と電源支線の抵抗とに
よって生じる電圧の誤差をなくすことができる。その結
果、第１変換手段と第２変換手段とに同一のデジタル量
を入力した場合に、第１変換手段においてアクティブに
される変換素子に供給される電圧と、第２変換手段にお
いてアクティブにされる変換素子に供給される電圧とが
実質的に同一となる。さらに、このようなレイアウトに
することにより、第１変換手段の積分誤差曲線と第２変
換手段の積分誤差曲線とが完全に一致する。これによ
り、所定の期間の前半部分における第１変換手段からの
出力とその所定の期間の後半部分における第２変換手段
からの出力とを加算して出力する場合に、なめらかな出
力を得ることができる。

【００２２】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。

【００２３】はじめに、本発明の原理を説明する。

【００２４】図１は、本発明によるＤ／Ａ変換装置１０
００の構成を示す。Ｄ／Ａ変換装置１０００は、Ｄ／Ａ
変換器７ａとＤ／Ａ変換器７ｂとを含んでいる。Ｄ／Ａ
変換装置１０００は、電源供給回路２をさらに含んでい
る。電源供給回路２は、Ｄ／Ａ変換器７ａとＤ／Ａ変換
器７ｂとに電圧を供給する。

【００２５】Ｄ／Ａ変換装置１０００には、電源幹線１
と電源支線１ａおよび１ｂとが設けられている。Ｄ／Ａ
変換器７ａは、点Ｐ_Aで電源幹線１に接続される。Ｄ／
Ａ変換器７ｂは、点Ｐ_Bで電源幹線１に接続される。電
源供給回路２は、点Ｐ_Pで電源幹線１に接続される。電
源供給回路２からの電圧は、電源幹線１を介してＤ／Ａ
変換器７ａとＤ／Ａ変換器７ｂとに供給される。

【００２６】Ｄ／Ａ変換器７ａは、単位デジタル量を単
位アナログ量に変換する変換素子６ａ−１〜６ａ−４を
含んでいる。変換素子６ａ−１〜６ａ−４は、マトリク
ス状に配置され得る。Ｄ／Ａ変換器７ｂは、単位デジタ
ル量を単位アナログ量に変換する変換素子６ｂ−１〜６
ｂ−４を含んでいる。変換素子６ｂ−１〜６ｂ−４は、
マトリクス状に配置され得る。図１に示される例では、
Ｄ／Ａ変換器７ａとＤ／Ａ変換器７ｂのそれぞれに含ま
れる変換素子の数は４個である。しかし、Ｄ／Ａ変換器
７ａとＤ／Ａ変換器７ｂのそれぞれに含まれる変換素子
の数はこれに限定されない。

【００２７】変換素子６ａ−１〜６ａ−４のそれぞれ
は、電源支線１ａを介して電源幹線１に接続される。変
換素子６ａ−１〜６ａ−４は、点Ｐ_A1〜点Ｐ_A4で電源支
線１ａに接続される。電源支線１ａは、点Ｐ_Aで電源幹
線１に接続される。

【００２８】変換素子６ａ−１〜６ａ−４のそれぞれ
は、定電流源８と、定電流源に接続されるスイッチ９お
よび１０とを有している。定電流源８は、電源供給回路
２から供給される電圧に基づき定電流を生成する。スイ
ッチ９およびスイッチ１０はデコーダ部（不図示）によ
って排他的にオンオフするように制御される。デコーダ
部によってスイッチ９がオンにされると、定電流源８か
らの定電流が電流出力５ａに流れ出す。あるいは、定電
流源８からの定電流が電源支線１ａおよび電源幹線１を
介して電源供給回路２に流れ込む。デコーダ部によって
スイッチ１０がオンにされると、定電流源８は接地され
る。

【００２９】変換素子６ｂ−１〜６ｂ−４のそれぞれも
同様にして、電源支線１ｂを介して電源幹線１に接続さ
れる。

【００３０】電源幹線１は配線抵抗を有している。点Ｐ
_Aと点Ｐ_Pと間の電源幹線１の配線抵抗を集中抵抗３ａで
表す。点Ｐ_Pと点Ｐ_Bと間の電源幹線１の配線抵抗を集中
抵抗３ｂで表す。

【００３１】電源支線１ａは配線抵抗を有している。点
Ｐ_A3と点Ｐ_A1と間の電源支線１ａの配線抵抗を集中抵抗
４ａ−１で表す。点Ｐ_A1と点Ｐ_A2と間の電源支線１ａの
配線抵抗を集中抵抗４ａ−２で表す。点Ｐ_Aと点Ｐ_A3と
間の電源支線１ａの配線抵抗を集中抵抗４ａ−３で表
す。点Ｐ_A3と点Ｐ_A4と間の電源支線１ａの配線抵抗を集
中抵抗４ａ−４で表す。

【００３２】電源支線１ｂは配線抵抗を有している。点
Ｐ_B3と点Ｐ_B1と間の電源支線１ｂの配線抵抗を集中抵抗
４ｂ−１で表す。点Ｐ_B1と点Ｐ_B2と間の電源支線１ｂの
配線抵抗を集中抵抗４ｂ−２で表す。点Ｐ_Bと点Ｐ_B3と
間の電源支線１ｂの配線抵抗を集中抵抗４ｂ−３で表
す。点Ｐ_B3と点Ｐ_B4と間の電源支線１ｂの配線抵抗を集
中抵抗４ｂ−４で表す。

【００３３】Ｄ／Ａ変換装置１０００では、電源供給回
路２からＤ／Ａ変換器７ａに至るまでの電源幹線１の配
線抵抗によって生じる電圧上昇又は電圧降下と、電源供
給回路２からＤ／Ａ変換器７ｂに至るまでの電源幹線１
の配線抵抗によって生じる電圧上昇又は電圧降下とが実
質的に等しくなるように、Ｄ／Ａ変換器７ａとＤ／Ａ変
換器７ｂとが配置される。例えば、電源幹線１の集中抵
抗３ａと電源幹線１の集中抵抗３ｂとが実質的に等しく
なるように、Ｄ／Ａ変換器７ａとＤ／Ａ変換器７ｂとが
配置される。この配置により、電源供給回路２からＤ／
Ａ変換器７ａに至るまでの電源幹線１の配線抵抗によっ
て生じる電圧上昇又は電圧降下と、電源供給回路２から
Ｄ／Ａ変換器７ｂに至るまでの電源幹線１の配線抵抗に
よって生じる電圧上昇又は電圧降下とが実質的に等しく
なる。電源幹線１、電源支線１ａおよび電源支線１ｂに
は定電流が流れるからである。

【００３４】また、Ｄ／Ａ変換装置１０００では、対応
する電源支線の配線抵抗がすべて等しくなるように、変
換素子６ａ−１〜６ａ−４および変換素子６ｂ−１〜６
ｂ−４が配置される。すなわち、以下の関係が満たされ
るように、変換素子６ａ−１〜６ａ−４および変換素子
６ｂ−１〜６ｂ−４が配置される。

【００３５】集中抵抗４ａ−１＝集中抵抗４ｂ−１、かつ集中抵抗４ａ−２＝集中抵抗４ｂ−２、かつ集中抵抗４ａ−３＝集中抵抗４ｂ−３、かつ集中抵抗４ａ−４＝集中抵抗４ｂ−４ここで、同一のデジタル量に対して、Ｄ／Ａ変換器７ａ
においてデコーダ部によってアクティブにされる変換素
子の行および列は、Ｄ／Ａ変換器７ｂにおいてデコーダ
部によってアクティブにされる変換素子の行および列に
一致すると仮定する。例えば、デジタル量「１」に対し
て、Ｄ／Ａ変換器７ａにおいて変換素子６ａ−１がアク
ティブにされる場合には、Ｄ／Ａ変換器７ｂにおいて変
換素子６ｂ−１がアクティブにされる。デジタル量
「２」に対して、Ｄ／Ａ変換器７ａにおいて変換素子６
ａ−１および６ａ−４がアクティブにされる場合には、
Ｄ／Ａ変換器７ｂにおいて変換素子６ｂ−１および６ｂ
−４がアクティブにされる。

【００３６】上述した関係は、例えば、電源供給回路２
から各変換素子６ａ−１〜６ａ−４までの距離と、電源
供給回路２から各変換素子６ｂ−１〜６ｂ−４までの距
離とが互いに等しくなるように、変換素子６ａ−１〜６
ａ−４および変換素子６ｂ−１〜６ｂ−４を配置し、こ
れらの変換素子を長さに比例する配線抵抗を有する電源
幹線１、電源支線１ａおよび電源支線１ｂを用いて相互
接続することにより達成される。

【００３７】このようにして、上述した関係が満たされ
ることにより、Ｄ／Ａ変換器７ａにおいてアクティブに
される変換素子の電源電位と、Ｄ／Ａ変換器７ｂにおい
てアクティブにされる変換素子の電源電位とが一致す
る。これにより、Ｄ／Ａ変換器７ａのフルスケール電流
量と、Ｄ／Ａ変換器７ｂのフルスケール電流量とが一致
する。なぜなら、フルスケール電流量とは、Ｄ／Ａ変換
器に含まれるすべての変換素子がアクティブにされた場
合に、そのＤ／Ａ変換器から出力される電流量だからで
ある。

【００３８】Ｄ／Ａ変換器７ａからの出力とＤ／Ａ変換
器７ｂからの出力とをクロック信号の１／２周期だけず
らして加算する場合には、Ｄ／Ａ変換器７ａのフルスケ
ール電流量と、Ｄ／Ａ変換器７ｂのフルスケール電流量
とが一致していることが要求される。その理由は、Ｄ／
Ａ変換器７ａおよび７ｂ単体の変換精度がいくらよくて
も、Ｄ／Ａ変換器７ａのフルスケール電流量とＤ／Ａ変
換器７ｂのフルスケール電流量とが一致していない場合
には、Ｄ／Ａ変換器７ａの平均アナログ量とＤ／Ａ変換
器７ｂの平均アナログ量とがずれることになるからであ
る。このずれは、微分誤差や積分誤差を引き起こす原因
となる。

【００３９】一方、Ｄ／Ａ変換器７ａのフルスケール電
流量とＤ／Ａ変換器７ｂのフルスケール電流量とが一致
している場合には、Ｄ／Ａ変換器７ａの平均アナログ量
とＤ／Ａ変換器７ｂの平均アナログ量とが一致すること
になる。この場合には、Ｄ／Ａ変換器７ａおよび７ｂ間
における各アナログ量のばらつきは、Ｄ／Ａ変換器７ａ
と７ｂのそれぞれの微分誤差程度におさまる。

【００４０】また、Ｄ／Ａ変換器７ａにおいてアクティ
ブにされる変換素子の電源電位と、Ｄ／Ａ変換器７ｂに
おいてアクティブにされる変換素子の電源電位とが一致
することにより、Ｄ／Ａ変換器７ａの出力曲線とＤ／Ａ
変換器７ｂの出力曲線とが一致する。本明細書では、２
つのＤ／Ａ変換器の出力曲線が一致することを「２つの
Ｄ／Ａ変換器の出力曲線のマッチングが良好である」と
もいう。ここで、出力曲線とは、入力されるデジタル量
と出力されるアナログ量との関係を示す曲線である。詳
しくは、図７（ａ）〜（ｅ）を参照して後述する。

【００４１】Ｄ／Ａ変換器７ａからの出力とＤ／Ａ変換
器７ｂからの出力とをクロック信号の１／２周期だけず
らして加算する場合には、Ｄ／Ａ変換器７ａの出力曲線
とＤ／Ａ変換器７ｂの出力曲線とが一致していることが
要求される。その理由を以下に示す。

【００４２】１つのＤ／Ａ変換を倍速で行うために、フ
ルスケール電流量を１／２にしたＤ／Ａ変換器７ａおよ
びＤ／Ａ変換器７ｂが用意される。Ｄ／Ａ変換器７ａ
は、クロック信号の立ち上がりエッジに応答して動作す
る。Ｄ／Ａ変換器７ｂは、クロック信号の立ち下がりエ
ッジに応答して動作する。Ｄ／Ａ変換器７ａからの出力
とＤ／Ａ変換器７ｂからの出力とはアナログ加算され
る。このようにして、加算された出力が得られる。

【００４３】このように、Ｄ／Ａ変換器７ａからの出力
とＤ／Ａ変換器７ｂからの出力とをクロック信号の１／
２周期だけずらして加算する目的は、単一のＤ／Ａ変換
器の出力よりもなめらかな出力を得ることである。Ｄ／
Ａ変換器７ａの出力曲線とＤ／Ａ変換器７ｂの出力曲線
とが一致する場合には、クロック信号の前半の１／２周
期においてＤ／Ａ変換器７ａによってＤ／Ａ変換された
アナログ量は、クロック信号の後半の１／２周期におい
てＤ／Ａ変換器７ｂによってＤ／Ａ変換されたアナログ
量に一致する。従って、加算された出力は、単一のＤ／
Ａ変換器によって変換されるアナログ量に等しいことと
なり、Ｄ／Ａ変換器７ａおよび７ｂ内の微分誤差と積分
誤差はその加算された出力においても増幅されることな
く保たれることとなる。

【００４４】Ｄ／Ａ変換器７ａおよび７ｂ内において
は、微分誤差が１／２ＬＳＢ以内におさまっていれば、
デジタル量がとぶことはない。しかし、単一のＤ／Ａ変
換器の出力よりもなめらかな出力を得るためには、同一
デジタル量に対するアナログ量のずれをＤ／Ａ変換器７
ａおよび７ｂの間で１／１０ＬＳＢ程度まで小さくして
おくことが必要である。そうでないと信号のひずみが発
生する。もちろん、Ｄ／Ａ変換器７ａおよび７ｂ内の微
分誤差自体を１／１０ＬＳＢより小さくすることができ
れば、２つのＤ／Ａ変換器の出力曲線を一致させること
なく、なめらかな出力を得ることができる。しかし、こ
れは、現在の技術水準では精度的にかなり困難である。

【００４５】図２（ａ）において、実線は、時刻ｔ₀〜
ｔ₃のそれぞれに入力されたデジタル量「０」、
「２」、「３」、「６」に対して、単一のＤ／Ａ変換器
によって出力されるアナログ量を示す。

【００４６】図２（ｂ）は、２つのＤ／Ａ変換器７ａお
よび７ｂの出力曲線のマッチングが良好である場合に、
２つのＤ／Ａ変換器７ａおよび７ｂからの出力を加算す
ることによって得られるアナログ出力を示す。この場
合、図２（ｂ）に示す加算されたアナログ出力の波形
は、図２（ａ）に示すアナログ出力を細分化したもので
ある。

【００４７】図２（ｃ）は、２つのＤ／Ａ変換器の出力
曲線のマッチングが悪い場合に、２つのＤ／Ａ変換器か
らの出力を加算することによって得られるアナログ出力
を示す。この場合、図２（ｃ）に示す加算されたアナロ
グ出力の波形は、図２（ａ）に示すアナログ出力の波形
とは異なっている。このことは、加算されたアナログ出
力にひずみが発生していることを示す。

【００４８】図３は、本発明によるＤ／Ａ変換装置の一
実施例を含むビデオエンコーダ１００の構成を示す。ビ
デオエンコーダ１００は、入力されたＲ信号１０ａ、Ｇ
信号１０ｂおよびＢ信号１０ｃを一時保持するラッチ２
００と、ラッチ２００から出力されるＲ信号２０ａ、Ｇ
信号２０ｂおよびＢ信号２０ｃをデジタル色信号３０ａ
および３０ｂとデジタル輝度信号３０ｃおよび３０ｄに
変換する信号変換部３００と、デジタル色信号３０ａお
よび３０ｂとデジタル輝度信号３０ｃおよび３０ｄをア
ナログ色信号４０ａ、アナログ輝度信号４０ｂおよびア
ナログビデオ信号４０ｃに変換するＤ／Ａ変換装置４０
０とを含んでいる。

【００４９】以下、ビデオエンコーダ１００の動作を説
明する。ビデオエンコーダ１００には、デジタルのＲ信
号１０ａ、Ｇ信号１０ｂおよびＢ信号１０ｃが入力され
る。入力されたＲ信号１０ａ、Ｇ信号１０ｂおよびＢ信
号１０ｃは、ラッチ２００によって一時保持される。そ
の後、Ｒ信号１０ａ、Ｇ信号１０ｂおよびＢ信号１０ｃ
は、クロック信号５０に同期してＲ信号２０ａ、Ｇ信号
２０ｂおよびＢ信号２０ｃとして信号変換部３００に出
力される。信号変換部３００は、Ｒ信号２０ａ、Ｇ信号
２０ｂおよびＢ信号２０ｃをビデオ信号の規格に従いデ
ジタル処理により信号変換する。信号変換部３００は、
クロック信号５０の立ち上がりエッジに同期してデジタ
ル色信号Ｒ（３０ａ）およびデジタル輝度信号Ｒ（３０
ｃ）を出力し、立ち下がりエッジに同期してデジタル色
信号Ｆ（３０ｂ）およびデジタル輝度信号Ｆ（３０ｄ）
を出力する。Ｄ／Ａ変換装置４００は、デジタル信号を
アナログ信号に変換し、得られたアナログ信号を加算す
る。Ｄ／Ａ変換装置４００は、Ｓ−ＶＨＳ用のアナログ
色信号４０ａおよびアナログ輝度信号４０ｂと通常のＴ
Ｖ放送用のアナログビデオ信号４０ｃを出力する。

【００５０】図４は、Ｄ／Ａ変換装置４００の構成を示
す。Ｄ／Ａ変換装置４００は、Ｄ／Ａ変換器４３０ａ〜
４３０ｆと、Ｄ／Ａ変換器４３０ａ〜４３０ｆのそれぞ
れに電圧を供給する電源供給回路４１０ａ〜４１０ｄと
を有している。さらに、Ｄ／Ａ変換装置４００には電源
幹線４２０が設けられている。図４では明らかではない
が、電源供給回路４１０ａ〜４１０ｄからの電圧は、電
源幹線４２０を介してＤ／Ａ変換器４３０ａ〜４３０ｆ
に供給される。

【００５１】Ｄ／Ａ変換装置４００には、クロック信号
５０に同期して、同期信号１０ｄ、セットアップ信号１
０ｅ、デジタル色信号Ｒ（３０ａ）、デジタル色信号Ｆ
（３０ｂ）、デジタル輝度信号Ｒ（３０ｃ）およびデジ
タル輝度信号Ｆ（３０ｄ）が入力される。Ｄ／Ａ変換装
置４００は、これらの入力信号に応答して、アナログ色
信号４０ａ、アナログ輝度信号４０ｂおよびアナログビ
デオ信号４０ｃを出力する。

【００５２】セットアップ信号１０ｅは、アナログ輝度
信号４０ｂにおいてアナログ出力レベルを設定するもの
である。同期信号１０ｄは、一連の輝度および色度のデ
ータを転送する際に同期を取るために最初に入力される
パルス信号を設定するものである。

【００５３】以下、Ｄ／Ａ変換装置４００の動作を説明
する。Ｄ／Ａ変換器４３０ａ〜４３０ｆのそれぞれは、
１つのデジタル入力と２つのアナログ出力とを有してい
る。２つのアナログ出力のうちの一方は電流出力であ
り、他方は反転電流出力である。電流出力はそのまま信
号として使用される。反転電流出力は各Ｄ／Ａ変換器の
外部で反転処理をした後に使用される。

【００５４】Ｄ／Ａ変換装置４００では、Ｄ／Ａ変換器
４３０ａ〜４３０ｆからの反転電流出力をアナログ加算
することにより反転ビデオ信号が生成される。Ｄ／Ａ変
換器４３０ａ〜４３０ｄからの電流出力をアナログ加算
することにより、セットアップ信号１０ｅ、同期信号１
０ｄ、デジタル輝度信号Ｆ（３０ｄ）およびデジタル輝
度信号Ｒ（３０ｃ）に対応するアナログ値としてアナロ
グ輝度信号４０ｂが生成される。Ｄ／Ａ変換器４３０ｅ
〜４３０ｆからの電流出力をアナログ加算することによ
り、デジタル色信号Ｆ（３０ｂ）およびデジタル色信号
Ｒ（３０ａ）に対応するアナログ値としてアナログ色信
号４０ａが生成される。

【００５５】Ｄ／Ａ変換器４３０ｃおよび４３０ｄは、
輝度信号のために必要とされるフルスケール電流値の半
分のフルスケール電流値を有している。Ｄ／Ａ変換器４
３０ｃは、デジタル輝度信号Ｆ（３０ｄ）をアナログ信
号に変換し、クロック信号５０の立ち下がりエッジに応
答してしてそのアナログ信号を出力する。Ｄ／Ａ変換器
４３０ｄは、デジタル輝度信号Ｒ（３０ｃ）をアナログ
信号に変換し、クロック信号５０の立ち上がりエッジに
応答してしてそのアナログ信号を出力する。このように
して、クロック信号５０の１周期の前半１／２周期では
Ｄ／Ａ変換器４３０ｄからデジタル輝度信号Ｒ（３０
ｃ）に対応するアナログ信号が出力され、クロック信号
５０の１周期の後半１／２周期ではＤ／Ａ変換器３０ｃ
からデジタル輝度信号Ｆ（３０ｄ）に対応するアナログ
信号が出力される。Ｄ／Ａ変換器４３０ｃから出力され
るアナログ信号と、Ｄ／Ａ変換器４３０ｄから出力され
るアナログ信号とは加算される。このような加算によっ
て得られるアナログ信号は、擬似的に、クロック信号５
０の倍速のクロック信号を用いて生成されたアナログ信
号と同一である。

【００５６】Ｄ／Ａ変換器４３０ｅおよび４３０ｆは、
色信号のために必要とされるフルスケール電流値の半分
のフルスケール電流値を有している。Ｄ／Ａ変換器４３
０ｅは、デジタル色信号Ｆ（３０ｂ）をアナログ信号に
変換し、クロック信号５０の立ち下がりエッジに応答し
てしてそのアナログ信号を出力する。Ｄ／Ａ変換器４３
０ｆは、デジタル色信号Ｒ（３０ａ）をアナログ信号に
変換し、クロック信号５０の立ち上がりエッジに応答し
てしてそのアナログ信号を出力する。このようにして、
クロック信号５０の１周期の前半１／２周期ではＤ／Ａ
変換器４３０ｆからデジタル色信号Ｒ（３０ａ）に対応
するアナログ信号が出力され、クロック信号５０の１周
期の後半１／２周期ではＤ／Ａ変換器４３０ｅからデジ
タル色信号Ｆ（３０ｂ）に対応するアナログ信号が出力
される。Ｄ／Ａ変換器４３０ｅから出力されるアナログ
信号と、Ｄ／Ａ変換器４３０ｆから出力されるアナログ
信号とは加算される。このような加算によって得られる
アナログ信号は、擬似的に、クロック信号５０の倍速の
クロック信号を用いて生成されたアナログ信号と同一で
ある。

【００５７】図５は、Ｄ／Ａ変換器４３０ｅの構成を示
す。Ｄ／Ａ変換器４３０ａ〜４３０ｄおよび４３０ｆの
構成も同様である。

【００５８】Ｄ／Ａ変換器４３０ｅは、マトリクス状に
配列された複数の電流セル４３６を含む電流セルアレイ
４３７ｅと、入力されるデジタル色信号３０ｂに応じ
て、複数の電流セル４３６のうち０個以上の電流セルを
アクティブにするデコーダ部４３５ｅとを含んでいる。
デコーダ部４３５ｅは、デジタル色信号３０ｂのうち下
位ビット部分をデコードするＸデコーダ４３１ａと、Ｘ
デコーダ４３１ａからの出力を一時保持するラッチ４３
２ａと、デジタル色信号３０ｂのうち上位ビット部分を
デコードするＹデコーダ４３１ｂと、Ｙデコーダ４３１
ｂからの出力を一時保持するラッチ４３２ｂとを含んで
いる。

【００５９】デジタル色信号３０ｂは、下位ビット部分
と上位ビット部分とに分割されて、それぞれ、Ｘデコー
ダ４３１ａとＹデコーダ４３１ｂとに入力される。

【００６０】デコーダ部４３５ｅは、デジタル色信号３
０ｂのデジタル量に比例する数の電流セル４３６をアク
ティブにする。例えば、デジタル色信号３０ｂが「１」
の場合には、デコーダ部４３５ｅは１つの電流セル４３
６をアクティブにする。この１つの電流セル４３６は、
例えば、電流セルアレイ４３７ｅの１行１列に位置する
電流セルである。アクティブにされる電流セル４３６の
行はＸデコーダ４３１ａによって指定され、アクティブ
にされる電流セル４３６の列はＹデコーダ４３１ｂによ
って指定される。また、デジタル色信号３０ｂが「２」
の場合には、デコーダ部４３５ｅは２つの電流セル４３
６をアクティブにする。この２つの電流セル４３６は、
例えば、電流セルアレイ４３７ｅの１行１列に位置する
電流セルと、電流セルアレイ４３７ｅの６行１列に位置
する電流セルである。このように、デコーダ部４３５ｅ
は、デジタル色信号３０ｂに応じてアクティブにされる
電流セル４３６の位置的な偏りを排除するように、複数
の電流セル４３６のうち０個以上の電流セル４３６を選
択的にアクティブにする。これは、Ｄ／Ａ変換器内にお
けるアナログ量の積分誤差を最小化するためである。

【００６１】デコーダ部４３５ｅによってアクティブに
された電流セル４３６は、電流出力から電流を出力し、
反転電流出力からの出力を停止する。一方、デコーダ部
４３５ｅによってアクティブにされていない電流セル４
３６は、電流出力からの出力を停止し、反転電流出力か
ら電流を出力する。各電流セル４３６からの電流出力を
すべて結合することにより、アナログ色信号出力４３３
が得られる。各電流セル４３６からの反転電流出力をす
べて結合することにより、アナログ色信号反転出力４３
４が得られる。

【００６２】各電流セル４３６には電源幹線４２０から
分岐した電源支線４２１ａ〜４２１ｄが接続されてい
る。電源供給回路４１０ａ〜４１０ｄからの電圧は、電
源幹線４２０および電源支線４２１ａ〜４２１ｄを介し
て各電流セル４３６に供給される。

【００６３】図６（ａ）は、電流セル４３６の構成を示
す。電流セル４３６は、ロジック回路４５０と、定電流
源トランジスタ４５１と、スイッチングトランジスタ４
５２および４５３とを含んでいる。トランジスタ４５１
〜４５３は、いずれもＰ型である。

【００６４】ロジック回路４５０には、ラッチ４３２ａ
から出力されるＸデコード信号４０１と、ラッチ４３２
ｂから出力されるＹデコード信号４０２とが入力され
る。ロジック回路４５０は、入力されるＸデコード信号
４０１とＹデコード信号４０２とに応じて、スイッチン
グトランジスタ４５２とスイッチングトランジスタ４５
３とを排他的にオンオフする制御信号を生成する。

【００６５】定電流源トランジスタ４５１は、電源支線
４２１ｃを介して供給される電圧Ｖ_DD（電源電位）に基
づき定電流を生成する。定電流源トランジスタ４５１の
ソースは、電源支線４２１ｃおよび電源幹線４２０を介
して電源供給回路４１０ａ〜４１０ｄに接続される。定
電流源トランジスタ４５１のゲートには、所定の参照電
圧−２が供給される。定電流源トランジスタ４５１のド
レインは、スイッチングトランジスタ４５２および４５
３のソースに接続される。

【００６６】スイッチングトランジスタ４５２および４
５３のそれぞれは、ロジック回路４５０からの制御信号
に応じてオンオフする。スイッチングトランジスタ４５
２がオンすると、定電流源トランジスタ４５１のドレイ
ンがアナログ信号出力４３３ａに接続される。スイッチ
ングトランジスタ４５３がオンすると、定電流源トラン
ジスタ４５１のドレインがアナログ信号反転出力４３４
ａに接続される。

【００６７】電流セル４３６がアクティブにされる場合
には、ロジック回路４５０は、スイッチングトランジス
タ４５２のゲートに所定の参照電圧−１を供給すること
により、スイッチングトランジスタ４５２をオンにし、
スイッチングトランジスタ４５３をオフにする。これに
より、定電流源トランジスタ４５１からの定電流がアナ
ログ信号出力４３３ａに出力される。

【００６８】電流セル４３６がアクティブにされない場
合には、ロジック回路４５０は、スイッチングトランジ
スタ４５３のゲートに所定の参照電圧−１を供給するこ
とにより、スイッチングトランジスタ４５２をオフに
し、スイッチングトランジスタ４５３をオンにする。こ
れにより、定電流源トランジスタ４５１からの定電流が
アナログ信号反転出力４３４ａに出力される。

【００６９】図６（ｂ）は、Ｎ型トランジスタを用い
て、電流セル４３６を構成した例である。定電流源トラ
ンジスタ４５１は、電源支線４２１ｃを介して供給され
る電圧Ｖ_GND（グランド電位）に基づき定電流を生成す
る。その電流セル４３６の動作は、図６（ａ）に示す電
流セル４３６の動作と同様であるから、ここではその説
明は省略する。

【００７０】以下の説明では、図５に示すすべての電流
セル４３６は、図６（ｂ）に示すように、Ｎ型トランジ
スタを用いて構成されていると仮定する。この場合、電
流セル４３６から出力される定電流が電源支線４２１ａ
〜４２１ｄに常に流れ込むため、電源支線４２１ａ〜４
２１ｄの配線抵抗に応じて電源浮きが発生する。この電
源浮きは電源幹線４２０に近づく程小さい。また、定電
流が電源支線４２１ａ〜４２１ｄから電源幹線４２０に
流れ込むため、電源幹線４２０の配線抵抗によっても電
源浮きが発生する。このため、電流セルアレイ４３７ｅ
上のどの位置に配置される電流セル４３６も他の電流セ
ル４３６と異なる電圧を電源供給回路４１０ａ〜４１０
ｄから供給されることとなる。その結果、定電流源トラ
ンジスタ４５１のソース端の電位が電流セル４３６ごと
に異なってしまうので、電流セル４３６から出力される
電流値も電流セル毎に異なってしまう。このことは、Ｄ
／Ａ変換器内の微分誤差および積分誤差を引き起こす原
因となる。ここで、微分誤差とは、デジタル量の１に対
応するアナログ量が平均アナログ量からどのぐらいずれ
ているかを表す。例えば、デジタル量がＮビットで表さ
れている場合、平均アナログ量は、（フルスケール電流
量）／２^N−１によって定義される。一般に、デジタル
量に対応するアナログ量が平均アナログ量の１／２ＬＳ
Ｂ以上ずれると、そのデジタル量がとんでしまうことに
なる。積分誤差は、実際に変換されたアナログ量と平均
アナログ量との差（微分誤差）をすべてのデジタル量に
ついて積分したものである。

【００７１】以下、図７（ａ）〜（ｅ）を用いて、Ｄ／
Ａ変換器の積分誤差を説明する。

【００７２】Ｄ／Ａ変換器は、理想的には、入力された
デジタル量に正比例するアナログ量を出力することが望
ましい。しかし、実際には、これまで説明した電源電位
の問題、出力端電圧の変化、プロセスのバラツキなどの
原因により、入力されるデジタル量と出力されるアナロ
グ量とは完全には正比例しない。

【００７３】図７（ａ）において、点線５１０は、入力
されるデジタル量と出力されるアナログ量との間の理想
的な関係を示す理想曲線である。実線５００ａは、入力
されるデジタル量を１ずつ増やしていった場合におい
て、理想的なＤ／Ａ変換器から出力されるアナログ量を
示す出力曲線である。理想的なＤ／Ａ変換器によれば、
実線５００ａは理想曲線５１０に沿って増加する。

【００７４】図７（ｂ）において、点線５１０は理想曲
線を示す。実線５００ｂは、電流セル４３６からの電流
値にばらつきがある場合において、Ｄ／Ａ変換器から出
力されるアナログ量を示す出力曲線である。図７（ｂ）
に示されるように、デジタル量を１ずつ増やしていった
場合に増えるアナログ量が均一でない。点線（理想曲
線）５１０と実線５００ｂとの間のアナログ量のずれを
すべてのデジタル量について積分したものが積分誤差と
なる。

【００７５】Ｄ／Ａ変換器においてはこの積分誤差を小
さくすることが必要である。しかし、２つのＤ／Ａ変換
器からの出力を交互に加算する場合には図７（ｂ）に示
される積分誤差を小さくするだけでは不十分である。

【００７６】図７（ｃ）は、同一のデジタル量に対して
Ｄ／Ａ変換器から出力されるアナログ量の方が理想曲線
５１０上のアナログ量よりも大きい場合の出力曲線であ
る。図７（ｄ）は、同一のデジタル量に対してＤ／Ａ変
換器から出力されるアナログ量の方が理想曲線５１０上
のアナログ量よりも小さい場合の出力曲線である。

【００７７】図７（ｅ）は、各Ｄ／Ａ変換器に対しＴ番
目のクロック周期時にはデジタル量Ｔを入力した場合、
図７（ｃ）の実線５００ｃによって表される出力特性を
有するＤ／Ａ変換器からの出力と、図７（ｄ）の実線５
００ｄによって表される出力特性を有するＤ／Ａ変換器
からの出力とをクロック信号の１／２周期ずつずらして
加算した結果を示す。図７（ｅ）に示されるように、２
つのＤ／Ａ変換器の出力特性のマッチングが悪いため、
大きなアナログ量と小さなアナログ量とが交互に加算さ
れることになる。２つのＤ／Ａ変換器を用いて信号をな
めらかにする目的で交互にアナログ出力を加算する場合
には、各変換素子からのアナログ出力がばらつくと、ひ
ずみが発生する。

【００７８】このようなひずみが発生する原因は、図７
（ｃ）の実線５００ｃによって表される出力特性を有す
るＤ／Ａ変換器は、小さいデジタル量に対して比較的小
さいアナログ量を出力し、大きいデジタル量に対して比
較的大きいアナログ量を出力するのに対し、図７（ｄ）
の実線５００ｄによって表される出力特性を有するＤ／
Ａ変換器は、小さいデジタル量に対して比較的大きいア
ナログ量を出力し、大きいデジタル量に対して比較的小
さいアナログ量を出力することにある。従って、ひずみ
を発生させないためには、各Ｄ／Ａ変換器において理想
曲線５１０と出力曲線とのずれ（積分誤差）を最小化す
ることに加えて、各Ｄ／Ａ変換器間において出力曲線を
一致させる必要がある。

【００７９】本実施例では、図４に示されるように、Ｄ
／Ａ変換器４３０ｃにおける複数の電流セルを含む電流
セルアレイ部４３７ｃとデコーダ部４３５ｃと、Ｄ／Ａ
変換器４３０ｄにおける複数の電流セルを含む電流セル
アレイ部４３７ｄとデコーダ部４３５ｄとは、対称軸４
６０に対して線対称に配置されている。このように、Ｄ
／Ａ変換器４３０ｄは、Ｄ／Ａ変換器４３０ｃの構成を
対称軸４６０に関して反転させた構成を有している。

【００８０】同様にして、Ｄ／Ａ変換器４３０ｅにおけ
る複数の電流セルを含む電流セルアレイ部４３７ｅとデ
コーダ部４３５ｅと、Ｄ／Ａ変換器４３０ｆにおける複
数の電流セルを含む電流セルアレイ部４３７ｆとデコー
ダ部４３５ｆとは、対称軸４６１に対して線対称に配置
されている。このように、Ｄ／Ａ変換器４３０ｆは、Ｄ
／Ａ変換器４３０ｅの構成を対称軸４６１に関して反転
させた構成を有している。

【００８１】電源供給回路４１０ｂおよび４１０ｃは、
対称軸４６０から実質的に等距離に配置される。電源供
給回路４１０ｃおよび４１０ｄは、対称軸４６１から実
質的に等距離に配置される。この配置により、各Ｄ／Ａ
変換器において、同一のデジタル量が入力された時にア
クティブになる所定の電流セルが、電源供給回路に関し
て対称に配置されることになる。このレイアウトの対称
性によって、アクティブな電流セルの電源電位が各Ｄ／
Ａ変換器において一致する。これにより、Ｄ／Ａ変換器
と、そのＤ／Ａ変換器の構成を対称軸に関して反転させ
た構成を有するＤ／Ａ変換器とが、同じ出力曲線を持つ
ことになる。

【００８２】図８（ａ）〜図８（ｃ）は、本発明による
Ｄ／Ａ変換装置が２つのＤ／Ａ変換器を含む場合におけ
る、Ｄ／Ａ変換器と１以上の電源供給回路の配置例を示
す。図８（ａ）に示す配置例では、Ｄ／Ａ変換器４３０
ｈは、Ｄ／Ａ変換器４３０ｇの構成を対称軸４７０に関
して反転させた構成を有している。電源供給回路４１０
ｅは、対称軸４７０上に配置される。

【００８３】図８（ｂ）に示す配置例では、Ｄ／Ａ変換
器４３０ｌは、Ｄ／Ａ変換器４３０ｋの構成を対称軸４
７０に関して反転させた構成を有している。電源供給回
路４１０ｇ〜４１０ｉは、対称軸４７０から等距離に配
置される。

【００８４】図８（ｃ）に示す配置例では、Ｄ／Ａ変換
器４３０ｐは、Ｄ／Ａ変換器４３０ｏの構成を対称軸４
７０に関して反転させた構成を有している。電源供給回
路４１０ｌおよび４１０ｍは、対称軸４７０から等距離
に配置される。

【００８５】このような配置により、アクティブな電流
セルの電源電位が各Ｄ／Ａ変換器において一致する。こ
れにより、各Ｄ／Ａ変換器の出力曲線が一致するため、
Ｄ／Ａ変換器間の出力誤差を押さえることが可能とな
る。

【００８６】図９（ａ）〜図９（ｃ）は、本発明による
Ｄ／Ａ変換装置が４つのＤ／Ａ変換器を含む場合におけ
る、Ｄ／Ａ変換器と１以上の電源供給回路の配置例を示
す。いずれの配置も電源供給回路が各Ｄ／Ａ変換器に対
して相対的に等距離に置かれている。このような配置に
より、Ｄ／Ａ変換器間の出力誤差を抑えることが可能で
ある。

【００８７】次に、図１０（ａ）および（ｂ）、図１１
（ａ）および（ｂ）、図１２（ａ）および（ｂ）を参照
して、本実施例の効果を説明する。

【００８８】ここで、図１０（ａ）、図１１（ａ）およ
び図１２（ａ）のそれぞれに示されるＤ／Ａ変換器の面
積、電流量、電源配線幅は同一であると仮定する。ま
た、図１０（ａ）、図１１（ａ）および図１２（ａ）に
おいて矢印で示したＤ／Ａ変換器（Ｃ０）とＤ／Ａ変換
器（Ｃ１）とは同一のＤ／Ａ変換を行うＤ／Ａ変換器で
あり、単一のＤ／Ａ変換器としては誤差の大きさは殆ど
同じであると仮定する。図１０（ａ）は、同一の構成を
有する６つのＤ／Ａ変換器４３０を一列に配置し、これ
らのＤ／Ａ変換器の両端に電源供給回路４１０を配置し
た例である。図１０（ａ）に示す配置に関して、電源電
位差によって起こる誤差をシミュレーションにより計算
した。

【００８９】図１０（ｂ）は、図１０（ａ）に示すＤ／
Ａ変換器（Ｃ０）とＤ／Ａ変換器（Ｃ１）とを組み合わ
せて使用する場合において、Ｄ／Ａ変換器（Ｃ１）から
出力される電流量を基準にした理想曲線からのずれを示
す。総電流量の違い及び出力曲線の傾向の違いによっ
て、Ｄ／Ａ変換器（Ｃ０）では最大で平均アナログ量の
２．６倍のずれが発生することが分かる。

【００９０】図１１（ａ）は、対称軸に関して互いに対
称な構成を有する３組のＤ／Ａ変換器４３０の対を１列
に配置し、対称軸から等距離の位置に電源供給回路４１
０を配置した例である。図１０（ａ）に示す配置を図１
１（ａ）に示す配置に変えることにより、図１１（ｂ）
に示すように理想曲線からのずれはＤ／Ａ変換器４３０
の対の間で完全に一致する。従って、この場合には各Ｄ
／Ａ変換器４３０内の誤差だけを考慮すればよいことに
なる。

【００９１】図１２（ａ）は、Ｄ／Ａ変換器４３０のレ
イアウトを反転させることなく、各Ｄ／Ａ変換器４３０
を電源供給回路４１０から等距離に配置した例である。
この場合、電源幹線の電源電圧変動は各Ｄ／Ａ変換器４
３０間で一致する。従って、各Ｄ／Ａ変換器４３０のフ
ルスケール電流は同一である。しかし、各Ｄ／Ａ変換器
４３０の出力曲線は一致しない。このため、図１２
（ｂ）に示すように、Ｄ／Ａ変換器（Ｃ０）からの出力
とＤ／Ａ変換器（Ｃ１）からの出力との間のずれは、最
大０．４ＬＳＢに達する。

【００９２】図１２（ｂ）に示す結果の算出にあたって
は、各Ｄ／Ａ変換器４３０におけるデコーダ部の幅を無
視した。実際のレイアウトにおいては、電源供給回路４
３０と各Ｄ／Ａ変換器４３０中のデコーダ部および電流
セルアレイ部の位置関係を考慮して、電源電圧変動が各
Ｄ／Ａ変換器４３０間で一致するように、電圧供給回路
４１０を配置する必要がある。そのように配置した場合
の結果は、図１２（ｂ）に示す結果に一致する。

【００９３】以上のように本実施例によれば、電源幹線
及び電源支線に定電流が流れることによる各変換素子の
電源電位浮きを各Ｄ／Ａ変換器において一致させること
により、ひずみの無い精度の良いＤ／Ａ変換を行うＤ／
Ａ変換装置を提供出来る。

【００９４】

【発明の効果】本発明によれば、一のＤ／Ａ変換器にお
いてアクティブにされる変換素子の電源電位と、他のＤ
／Ａ変換器においてアクティブにされる変換素子の電源
電位とが実質的に等しくなる。これにより、一のＤ／Ａ
変換器の出力曲線と他のＤ／Ａ変換器の出力曲線とが一
致する。従って、一のＤ／Ａ変換器からの出力と他のＤ
／Ａ変換器からの出力とをクロック信号の１／２周期だ
けずらして加算する場合に、なめらかな出力を得ること
ができる。

【００９５】また、本発明によれば、Ｄ／Ａ変換器間の
誤差を低減するために、専用の電源配線を設ける必要が
ない。従って、電源配線のための配線層とその他の配線
のための配線層とを共有することができる。また、Ｄ／
Ａ変換器間の誤差を低減するために、電源幹線を太くす
る必要がない。従って、チップ面積を従来通りに抑える
ことができる。

【図面の簡単な説明】

【図１】本発明によるＤ／Ａ変換装置の構成を示す図で
ある。

【図２】（ａ）は単一のＤ／Ａ変換器からのアナログ出
力を示す図、（ｂ）は出力曲線のマッチングが良好であ
る場合に、２つのＤ／Ａ変換器からの出力を加算するこ
とによって得られるアナログ出力を示す図、（ｃ）は出
力曲線のマッチングが悪い場合に、２つのＤ／Ａ変換器
からの出力を加算することによって得られるアナログ出
力を示す図である。

【図３】本発明によるＤ／Ａ変換装置の実施例を含むビ
デオエンコーダの構成を示す図である。

【図４】本発明によるＤ／Ａ変換装置の実施例の構成を
示す図である。

【図５】同実施例におけるＤ／Ａ変換器の構成を示す図
である。

【図６】（ａ）は同実施例における電流セルをＰ型トラ
ンジスタによる構成図、（ｂ）は同実施例における電流
セルのＮ型トランジスタによる構成図である。

【図７】（ａ）〜（ｅ）は同実施例におけるデジタル量
に対するアナログ出力量のグラフである。

【図８】（ａ）〜（ｃ）は同実施例におけるＤ／Ａ変換
器の配置図である。

【図９】（ａ）〜（ｃ）は同実施例におけるＤ／Ａ変換
器の配置図である。

【図１０】（ａ）は通常のＤ／Ａ変換器の配置図、
（ｂ）は通常のＤ／Ａ変換器の配置における誤差のグラ
フである。

【図１１】（ａ）は本発明の実施例におけるＤ／Ａ変換
器の配置図、（ｂ）は同実施例の配置における誤差のグ
ラフである。

【図１２】（ａ）は本発明の実施例におけるＤ／Ａ変換
器の配置図、（ｂ）は同実施例の配置における誤差のグ
ラフである。

【符号の説明】

１電源幹線１ａ、１ｂ電源支線２電源供給回路３ａ、３ｂ電源幹線抵抗４ａ−１〜４ａ−４電源支線抵抗４ｂ−１〜４ｂ−４電源支線抵抗５ａ、５ｂ電流出力６ａ−１〜６ａ−４変換素子６ｂ−１〜６ｂ−４変換素子７ａ、７ｂＤ／Ａ変換器８定電流源９、１０スイッチ１０００Ｄ／Ａ変換装置

Claims

(57)【特許請求の範囲】

【請求項１】デジタル信号をアナログ信号に変換する
第１変換手段と、デジタル信号をアナログ信号に変換する第２変換手段
と、該第１変換手段と該第２変換手段とに電圧を供給する電
源供給手段と、該第１変換手段と該第２変換手段とを該電源供給手段に
接続する電源幹線とを備えたＤ／Ａ変換装置であって、該電源供給手段から該第１変換手段に至るまでに該電源
幹線の抵抗によって生じる電圧上昇又は電圧降下は、該
電源供給手段から該第２変換手段に至るまでに該電源幹
線の抵抗によって生じる電圧上昇又は電圧降下に等し
く、かつ該電源供給手段から該第１変換手段に至るまで
の該電源幹線の該抵抗は、該電源供給手段から該第２変
換手段に至るまでの該電源幹線の該抵抗に等しい、Ｄ／
Ａ変換装置。
【請求項２】前記第１変換手段と前記第２変換手段の
それぞれは、複数の変換素子であって、該複数の変換素子のそれぞれ
は単位デジタル量を単位アナログ量に変換する複数の変
換素子と、該複数の変換素子のそれぞれを前記電源幹線に接続する
電源支線と、前記デジタル信号に応じて、該複数の変換素子のうち０
個以上の変換素子を選択的にアクティブにするデコード
手段とを備えており、前記第１変換手段における該電源支線の抵抗によって生
じる電圧上昇又は電圧降下は、前記第２変換手段におけ
る該電源支線の抵抗によって生じる電圧上昇又は電圧降
下に実質的に等しく、かつ該第１変換手段における該
電源支線の該抵抗は、該第２変換手段における該電源支
線の該抵抗に等しい、請求項１に記載のＤ／Ａ変換装
置。
【請求項３】前記電源供給手段は少なくとも１つ設け
られ、前記第１変換手段と該第２変換手段のそれぞれは、複数の変換素子であって、該複数の変換素子のそれぞれ
は単位デジタル量を単位アナログ量に変換する複数の変
換素子と、該デジタル信号に応じて、該複数の変換素子のうち０個
以上の変換素子を選択的にアクティブにするデコーダと
を含んでおり、該第１変換手段に含まれる該複数の変換素子と該デコー
ダと、該第２変換手段に含まれる該複数の変換素子と該
デコーダとは、ある軸に対して線対称に配置されてお
り、該少なくとも１つの電源供給手段のそれぞれは、該軸か
ら実質的に等しい距離の地点に配置されている、請求項
１記載のＤ／Ａ変換装置。
【請求項４】前記Ｄ／Ａ変換装置は、所定の期間の前半部分における該第１変換手段からの出
力と該所定の期間の後半部分における該第２変換手段か
らの出力とを加算して出力する出力手段をさらに備えて
いる、請求項３に記載のＤ／Ａ変換装置。
【請求項５】前記少なくとも１つの電源供給手段のう
ちの１つは、前記軸の上に配置されている、請求項３に
記載のＤ／Ａ変換装置。
【請求項６】該複数の変換素子のそれぞれは、前記少なくとも１つの電源供給手段のうちの１つから供
給される電圧に基づき定電流を生成する定電流源と、該定電流源に接続され、制御信号に応じて開閉するスイ
ッチ手段とを備えている、請求項３に記載のＤ／Ａ変換
装置。
【請求項７】前記定電流源はトランジスタである、請
求項６に記載のＤ／Ａ変換装置。
【請求項８】前記複数の変換素子はマトリクス形式に
配置されており、前記デコーダは、前記デジタル信号に
応じてアクティブにされる変換素子の位置的な偏りを排
除するように、該複数の変換素子のうちの０個以上の変
換素子を選択的にアクティブにする、請求項３に記載の
Ｄ／Ａ変換装置。