JP4287893B2

JP4287893B2 - 高速差動抵抗電圧デジタルアナログ変換器

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Publication number: JP4287893B2
Application number: JP2007548350A
Authority: JP
Inventors: フォトウヒ、バハラーム
Original assignee: Exar Corp
Current assignee: Exar Corp
Priority date: 2004-12-21
Filing date: 2005-12-16
Publication date: 2009-07-01
Anticipated expiration: 2025-12-16
Also published as: CN101084628A; WO2006068984A1; JP2008524963A; CN100593284C; WO2006068984A9; EP1829220A1; US20060132343A1; US7109904B2; EP1829220A4

Description

デジタル／アナログ変換回路は、ＤＡＣとも称され、デジタル方式でコード化された信号を受信し、対応するアナログ出力電流あるいは電圧信号を送信する復号化装置である。このため、ＤＡＣは、デジタルシステム及びアナログシステムの間におけるインターフェイスとして頻繁に使用される。

図１は、従来のＤＡＣ１０の簡略化した高レベルブロック図である。ＤＡＣ１０へ入力されるデジタルワードＤは、２進ビットストリームを有する。この入力信号に係わる出力アナログ信号は、電流あるいは電圧であってもよく、以下に示すとおりである。

ここで、Ｋは倍率、Ｖ_ｒｅｆは基準電圧であり、また、Ｄは以下の式で表される。

ここで、Ｎはビットの総数、また、ｂ_１、ｂ_２、...．は、ビット係数であり、１あるいは０のいずれかである。

電圧スケーリングＤＡＣは、以下に記載のＶＤＡＣとも称され、基準電圧とアースとの間に接続された電圧デバイダレジスタストリングを選択的にタッピングすることにより、アナログ出力電圧信号を生成する。多数のスイッチ、例えば、ＣＭＯＳスイッチ、及び／または復号化論理（ＤｅｃｏｄｉｎｇＬｏｇｉｃ）が、タップされた電圧の１つを、アナログ出力電圧信号として、選択し通過させるために使用される。タップされた電圧の１つを選択し通過させるための従来の２つの復号化方法として、ツリー復号化方法及び２進復号化方法がある。

図２は、従来の３ビットツリーデコーダＶＤＡＣ２０の概略図であり、一部分において、計１４個（２^３＋１−２＝１４）のＣＭＯＳトランジスタスイッチ４１〜４８、６１〜６４、８１〜８２、及びこれらの１４個のＣＭＯＳトランジスタスイッチの半分の数である７個のＣＭＯＳインバータ５１〜５４、７１、７２、及び８１を有する装置を示す。レジスタ２２は、８個のレジスタ区分２２ａ、２２ｂ…２２ｈに均等に分割され、３つの復号段４０、６０、及び８０が使用される。段４０は、ノードａ、ｂ、ｃ、ｄ...．．ｈにおける８個のタップされた電圧を受信し、これらのうちの４つの電圧を、３ビットワードｂ_２ｂ_１ｂ_０のうちビットｂ_０に応じて、図示中の４つのノードｉ、ｊ、ｋ、ｌに送信する。段６０は、ノードｉ、ｊ、ｋ、ｌにおけるタップされた電圧を受信し、これらのうちの２つの電圧を、３ビットワードｂ_２ｂ_１ｂ_０のうちｂ_１に応じて、ノードｍ、ｎに送信する。段８０は、ノードｍ、ｎにおける２個の電圧を受信し、これらのうちの１つの電圧を出力電圧として、３ビットワードｂ_２ｂ_１ｂ_０のうちビットｂ_２に応じて、出力端子Ｖｏｕｔに送信する。このため、３ビットワードｂ_２ｂ_１ｂ_０の値に応じて、ノードａ、ｂ、ｃ、ｄ...．．ｈにおけるタップされた電圧のうち、どの電圧が出力端子Ｖｏｕｔへ供給されるかが決まる。

ＶＤＡＣ２０のようなツリーデコーダＶＤＡＣに係わる問題の一つとして、複数のタップされた電圧のうちのいずれか一つのタップされた電圧から出力端子への信号経路には、信号経路に沿って配置された閉トランジスタスイッチの接合静電容量（Ｊｕｎｃｔｉｏｎｃａｐａｃｉｔａｎｃｅ）及び直列オンレジスタ（Ｓｅｒｉｅｓｏｎ-ｒｅｓｉｓｔａｎｃｅ）が、また、信号経路に接続された開トランジスタスイッチのうちのいくつかの開トランジスタスイッチの接合静電容量、それぞれ設けられていることが挙げられる。例えば、タップノードaから端子Ｖｏｕｔまでの信号経路においては、トランジスター・スイッチ４１、６１、８１の接合静電容量（Ｊｕｎｃｔｉｏｎｃａｐａｃｉｔａｎｃｅ）及びオンレジスタが、また、トランジスタースイッチ４２、６２の接合静電容量（Ｊｕｎｃｔｉｏｎｃａｐａｃｉｔａｎｃｅ）が、それぞれ設けられている。このため、ツリーデコーダＶＤＡＣは、通常、オペレーション速度をそれほど必要としないアプリケーションに適用される。

図３は、従来の３ビットの２進デコーダＶＤＡＣ１００の概略図であり、一部分において、計８個（２^３＝８）のＣＭＯＳトランジスタスイッチ９１〜９８を有する装置を示す。ＶＤＡＣ１００は、８個のスイッチが配置された１復号段９０を有する。デコーダ（図示せず）は、３ビットワードｂ_２ｂ_１ｂ_０を受信し、それぞれのスイッチ９１〜９８に印加する８個の信号ｚ０、ｚ１、...．ｚ８を生成する。３ビットワードｂ_２ｂ_１ｂ_０に応じて、図示中の８個の信号ｚ０〜ｚ８のうちの１つの信号がアサートされることにより、ノードａ、ｂ、ｃ、...．ｈにおけるタップされた電圧のうちの１つの電圧が、出力端子Ｖｏｕｔへと供給される。このようなＶＤＡＣにおいては、１つのタップノードにつき、１つのスイッチが使用されるため、各々のタップノードから出力端子までの信号経路は、比較的レジスタ値が小さい。しかしながら、このようなＶＤＡＣは、特に、ビットワードｂ_２ｂ_１ｂ_０のビット数が増加するにつれて、比較的大量の復号化が必要とされる。さらにまた、ＶＤＡＣ２０、及びＶＤＡＣ１００のいずれも、差動デジタル／アナログ電圧変換を行うものではない。

本発明によれば、差動デジタル／アナログ変換器は、一部分において、レジスタ、及び少なくとも２つの復号段を有する。レジスタは、Ｎ個の区分に均等に分割され、各区分が、それぞれ異なるＮ個のデコーダのいずれか１つに配置されることにより、第１の段が形成される。各デコーダにおけるレジスタ区分は、さらにまた、Ｍ個の区分に均等に分割されることにより、Ｍ個のタップノードが形成される。第１の復号段における各デコーダは、対応する一組の出力ノードに２個のＭタップされた電圧を供給する。このようなデコーダの各々により供給された２つの電圧は、センター・デコーダに設けられたレジスタ区分における電圧に対するコンプリメンタリ電圧である。第２の段復号は、第１の復号段のＮ個のデコーダの各々により供給された第１電圧及び第２電圧を受信し、これらの２つの電圧を、一対の第３出力ノード及び第４出力ノードへと供給する。第３出力ノード及び第４出力ノードに供給された電圧は、差動デジタル／アナログ変換器に設けられたレジスタの中心における電圧に対するコンプリメンタリ電圧である。第３の復号段は、第３ノードの電圧を、差動デジタル／アナログ変換器の出力端子の１つに供給し、第４ノードの電圧を、差動デジタル／アナログ変換器の出力端子の他のもう１つに供給する。Ｎが１の場合の実施形態においては、第１の復号段の出力信号が、入力信号として、ダイレクトに第３の復号段に供給される。

第１の復号段に設けられたデコーダは、ある実施形態においては、２進復号操作を行い、他の実施形態においては、ツリー復号操作を行い、また、他の実施形態においては、２進復号操作及びツリー復号操作の両方を行う。

図４は、本発明の実施形態に係わる３ビット差動デジタル／アナログ電圧変換器（ＶＤＡＣ）１５０の概略図である。ＶＤＡＣ１５０は、一部分において、レジスタ１６０、第１の復号段１８０、及び第２の復号段１９０を有する装置である。レジスタ１６０は、８個の区分に均等に分割され、ノードＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧにおいてタップされる。レジスタ１６０のノードＴは、正の電圧源Ｖｒｅｆ⁺に接続され、また、レジスタ１６０のノードＢは、負の電圧源Ｖｒｅｆ⁻に接続される。

復号段１８０は、上記７つのノードにてタップされた電圧を受け取り、ノードＵ及びＶにおける一組の電圧を供給する。尚、ノードＵ及びＶにおける一組の電圧とは、レジスタ１６０におけるセンター・タップノードＤに対するコンプリメンタリ電圧である。復号段１８０は、復号化信号Ｚ０、Ｚ１、Ｚ２、及びＺ３のうちの１つの信号を受け取る８個のトランジスタスイッチを有する。２〜４つのビットデコーダ（図示せず）は、デジタルワードｂ_２ｂ_１ｂ_０のうち少なくとも２つの重要ビットｂ_０とｂ_１を受け取り、４つの復号化信号ｚ０〜ｚ３を生成する。信号ｚ０は、スイッチ１８４、１８５に、信号ｚ１がスイッチ１８３、１８６に、信号ｚ２がスイッチ１８２、１８７に、また、信号ｚ３がスイッチ１８１、１８８に、それぞれ送信される。

上記のごとく、本発明によれば、復号段１８０によりノードＵ及びＶへと供給される電圧は、レジスタ１６０におけるセンター・タップノードＤに対するコンプリメンタリ電圧である。例えば、信号Ｚ３がアサートされた場合、センター・タップノードＤの電圧に対するコンプリメンタリ電圧であるノードＡ、Ｇの電圧が、ノードＵ、Ｖにそれぞれ供給される。同様に、例えば、信号Ｚ２がアサートされた場合、センター・タップノードＤの電圧に対するコンプリメンタリ電圧であるノードＢ、Ｆの電圧が、ノードＵ、Ｖにそれぞれ供給される。すなわち、本発明によれば、ＶＤＡＣの第１の復号段が、ＶＤＡＣに設けられた分割レジスタのうちのレジスタの中心における電圧を補う一組の信号を生成する。

例えば、レジスタ１６０のノードＴ、Ｂに印加される電圧が、それぞれ、２Ｖ、０Ｖとすれば、ノードＤの電圧は１Ｖである。信号Ｚ３がアサートされた場合、ノードＡ、Ｇにおける電圧１．７５Ｖ、０．２５Ｖが、それぞれ、ノードＵ、Ｖに供給される。同様に、例えば、信号Ｚ２がアサートされた場合、ノードＢ、Ｆにおける電圧１．５Ｖ、０．５Ｖが、それぞれ、ノードＵ、Ｖに供給される。すなわち、それぞれ、ノードＵ、Ｖに供給された電圧は、常に、レジスタ１６０のセンター・ノードにおける電圧を補う電圧となる。

図４に示すように、第２の復号段１９０は、ノードＵ、Ｖの電圧を受け取り、ビットｂ_２の値に応じて、ノードＵ、Ｖの電圧が、それぞれ、出力端子Ｏｕｔｐ、Ｏｕｔｎに供給されるか、あるいは、それぞれ、出力端子Ｏｕｔｎ、Ｏｕｔｐに供給されるかが決まる。例えば、ビットｂ_２が１の場合、ノードＵの電圧が出力端子Ｏｕｔｎへと供給され、また、ノードＶの電圧が出力端子Ｏｕｔｐへと供給される。一方、例えば、ビットｂ_２が０の場合、ノードＵの電圧が出力端子Ｏｕｔｐへ供給され、また、ノードＶの電圧が出力端子Ｏｕｔｎへ供給される。

図５は、本発明の他の実施形態に係わる７ビット差動デジタル／アナログ電圧変換器（ＶＤＡＣ）２００の高レベルブロック図である。ＶＤＡＣ２００は、一部分において、レジスタ、第１の復号段２５０、第２の復号段２５５、及び第３の復号段２６０を有する装置である。レジスタは、第１の復号段２５０に設けられ、正極の基準電圧Ｖｒｅｆ１及び負極の基準電圧Ｖｒｅｆ２との間に接続されている。

第１の復号段２５０は、図示のごとく、８個のデコーダ２０５_１、２０５_２、２０５_３、２０５_４、２０５_５、２０５_６、２０５_７、２０５_８を有する。各々のデコーダ２０５は、第１の復号段２５０内に、例えば、第１〜８のレジスタとして、均等間隔にて設けられている。各々のデコーダ内に設けられたレジスタ区分は、さらにまた、均等に１６分割されることにより、デコーダによりタップされる１６個のノードが形成される。これらのデコーダの各々は、さらにまた、７ビットワードのうちの３ビットｂ_２ｂ_１ｂ_０を受け取り、第１の復号段２５０内におけるレジスタ区分の中心における電圧を補助する２つの電圧信号を供給する。このため、これらの８組の差動信号が、復号段２５０により供給され、これらの信号は第２の復号段２５５により受け取られる。

復号段２５５は、７ビットワードの３ビットｂ_５ｂ_４ｂ_３を受け取り、これに応じて、４組のＵ_ｉ、Ｖ_ｉのうちの１組から、第１の信号を、出力ノードへと供給し、また、他の４組のＵ_９-ｉ、Ｖ_９-ｉのうちの１組から、第２の信号を、他の出力ノードへと供給する。本実施形態におけるｉとは１〜４の整数である。復号段２５５により供給された第１、第２の信号は、第１の復号段２５０に設けられたレジスタＲの中心における電圧を補助する信号である。よって、信号Ｕｉ、Ｖ9-ｉは、レジスタＲの中心における電圧を補う信号であるため、復号段２５５は、これらの２つの信号を、ビットｂ_５ｂ_４ｂ_３のある値に応じて、ノードＷ、Ｘへと供給する。同様に、信号Ｖ_ｉ、Ｕ_９-ｉは、レジスタＲの中心における電圧を補う信号であるため、復号段２５５は、これらの２つの信号を、ビットｂ_５ｂ_４ｂ_３の他のある値に応じて、ノードＷ、Ｘへと供給する。このような第１、第２の電圧信号、例えば、信号（Ｕ_１、Ｖ_８）、（Ｖ_１、Ｕ_８）、（Ｕ_３、Ｖ_５）、（Ｖ_４、Ｕ_５）などを含む。

図６は、各々のデコーダ２０５のさらなる詳細を示す図である。各々のデコーダ２０５に設けられたＲ／８の抵抗を有するレジスタ区分２２０は、１６個（例えば、Ｒ／１２８のレジスタ）に均等に分割されることにより、１６個のタップノードＮ_ｊが形成される。ここで、ｊとは１〜１６の整数である。これらの１６個のタップノードは、デコーダ２０５に設けられたレジスタＲ／８のうちのレジスタの中心における電圧を補助する８組の電圧信号を供給する。すなわち、ノードＮ_ｊの電圧は、ノードＮ_１７-ｊの電圧に対するコンプリメンタリ電圧である。例えば、ノードＮ_１の電圧は、ノードＮ_１６の電圧に対するコンプリメンタリ電圧である。同様に、ノードＮ_３の電圧は、ノードＮ_１４の電圧に対するコンプリメンタリ電圧である。各々のデコーダ２０５は、ノードＮ_ｊ、ノードＮ_１７-ｊから、このような一組の補助タップされた電圧を、出力電圧として、ノードＵ、Ｖへと供給する。

図６に示す実施形態において、各出力ノードへのタップレジスタ電圧の選択及び供給は、１６ＣＭＯＳスイッチ２１０_ｊを有する２進エンコーダを用いて実施される。論理デコーダ（図示せず）は、ビットｂ_２ｂ_１ｂ_０を受け取り、これに応じて、８つの復号化信号Ｚ_ｋを生成する。ここで、ｊが１〜８のときにｋはｊに等しく、また、ｋが９〜１６のときにｋはｊ−８に等しい。複合化信号Ｚ_ｋはスイッチ２１０_ｊに供給される。このため、タップノードＮ_１の電圧が、出力ノードＵへと供給される際には、タップノードＮ_ｌ+８の電圧は、出力ノードＶへと供給される。ここで、ｌは１〜８の整数である。図６に示すように、また、上記のごとく、出力ノードＵ、Ｖへと供給される電圧は、各々のデコーダ２０５に設けられたレジスタ２２０の中心における電圧に対するコンプリメンタリ電圧である。各々のデコーダ２０５は、ツリー復号化、あるいはツリー復号化と２進復号化との組み合わせを実施することで、ノードＵ、Ｖへと供給する電圧を生成することがわかる。

デコーダ２０５により供給されたノードＵ_ｉ、Ｖ_ｉにおける８組のコンプリメンタリ電圧信号は、復号段２５５へと供給される。上記のごとく、ビットｂ_５ｂ_４ｂ_３に応じて、復号段２５５は、ノードＵ_ｉ、Ｖ_ｉにおける４組の信号のうちの１つの信号を、また、ノードＵ_９-ｉ、Ｖ_９-ｉにおける他の４組の信号のうちの１つの信号を、それぞれ、対応する出力ノードＷ、Ｘへと供給する。復号段２５５により各対応の出力ノードへと供給された２つの電圧信号は、ＶＤＡＣ２００に設けられたレジスタＲの中心における電圧に対するコンプリメンタリ電圧信号である。よって、信号Ｕ_ｉ、Ｖ_９-ｉは、レジスタＲの中心における電圧に対する補助信号であるため、復号段２５５は、これらの２つの信号を、ビットｂ_５ｂ_４ｂ_３のある値に応じて、ノードＷ、Ｘへと供給する。同様に、信号Ｖ_ｉ、Ｕ_９-ｉは、レジスタＲの中心における電圧に対する補助信号であるため、復号段２５５は、これらの２つの信号を、ビットｂ_５ｂ_４ｂ_３のある値に応じて、ノードＷ、Ｘへと供給する。復号段２５５は、２進デコーダ、ツリーデコーダ、または、２進デコーダとツリーデコーダの組み合わせを用いて、ビットｂ_５ｂ_４ｂ_３に応じて、対応の出力ノードＷ、Ｘへと電圧を供給することがわかる。

復号段２６０は、ノードＷ、Ｘにてコンプリメンタリ電圧を受け取り、ビットｂ_６に応じて、これらの電圧のうちの１つの電圧を出力端子Ｏｕｔｐへと供給し、また、これらの電圧のうちの他の１つの電圧を出力端子Ｏｕｔｎへと供給する。図７は、ある実施形態による各々のデコーダ２６０のさらなる詳細を示す図である。ビットｂ_６が１の場合、スイッチ２７４と２７８は閉じているため、端子Ｘから受け取った電圧は、端子Ｏｕｔｎへと供給され、また、端子Ｗから受け取った電圧は、端子Ｏｕｔｐへと供給される。また、ビットｂ_６が０の場合、スイッチ２７２と２７６は閉じているため、端子Ｘから受け取った電圧は、端子Ｏｕｔｎへと供給され、また、端子Ｘから受け取った電圧は、端子Ｏｕｔｐへと供給される。

図８は、本発明の他の実施形態に係わる３ビット差動ＶＤＡＣ３００の概略図である。ＶＤＡＣ３００は、一部において、レジスタ３１０、及び一組の２進復号段３４０、３７０を有する。レジスタ３１０は、８個の区分に均等に分割されることにより、８個のタップノード３１０ｉが形成される。本実施形態において、ｉとは１〜８の範囲で変動する整数である。復号論理（図示せず）は、ビットｂ_２ｂ_１ｂ_０を受け取り、復号段３４０、３７０の両方に供給するための復号化信号Ｚ_ｉを生成する。

これらの復号段の各々は、それぞれ８個のスイッチを有し、各スイッチは、端子ｏｕｔｐ及びｏｕｔｎへと供給された電圧が、レジスタ３１０のセンター・ノード３１０_４における電圧に対するコンプリメンタリ電圧となるような復号化信号Ｚ_ｉの各々を受け取る。復号段３４０は、図示のごとく、復号化信号Ｚ_ｉを受け取るための８個のスイッチ３４５_ｉを内蔵する。同様に、復号段３７０は、図示のごとく、復号化信号Ｚ_ｉを受け取るための８個のスイッチ３７５_ｉを内蔵する。このため、各復号化信号Ｚ_ｉに対し、ノード３１０_{（９-ｉ）}における電圧は、スイッチ３４５_ｉを介して端子Ｏｕｔｐへと供給され、また、スイッチ３７５_ｉを介して端子Ｏｕｔｎへと供給される。

図９は、本発明の他の実施形態に係わる３ビット差動ＶＤＡＣ４００の概略図である。ＶＤＡＣ４００は、一部において、レジスタ４１０、及び一組のツリー復号段４４０、４７０を有する。レジスタ４１０は、８個の区分に均等に分割されることにより、８個のタップノード４１０_ｉが形成される。ここで、ｉとは１〜８の範囲で変動する整数である。

トリー復号段４４０は、１４個のスイッチを有し、複数のうち１つのタップレジスタ４１０における電圧を、端子Ｏｕｔｐへと供給する。同様に、ツリー復号段４７０は、１４個のスイッチを有し、複数のうち他の１つのタップレジスタ４１０における電圧を、端子Ｏｕｔｎへと供給する。出力端子Ｏｕｔｐ及びＯｕｔｎへと供給された電圧は、レジスタ４１０のセンター・ノード４１０_４における電圧に対するコンプリメンタリ電圧である。このため、例えば、レジスタ４１０のノード４１０_１における電圧が、出力端子Ｏｕｔｐへと供給された場合、レジスタ４１０のノード４１０_７における電圧は、出力端子Ｏｕｔｎへと供給される。同様に、例えば、レジスタ４１０のノード４１０_４における電圧が、出力端子Ｏｕｔｐへと供給された場合、レジスタ４１０のノード４１０_５における電圧は、出力端子Ｏｕｔｎへと供給される。

以上、本発明における実施形態を添付の図面を用いて説明したが、本発明はこれらに限定されるものではなく、様々な変更が可能である。本発明は、スイッチの種類に限定されることなく、ＣＭＯＳあるいはその他のスイッチを、本発明の差動デジタル／アナログ電圧変換回路において使用してもよい。また、本発明は、デジタルワードを受け取り、復号化信号を生成する復号化ロジックの種類や、本発明に用いられる集積回路の種類にも限定されない。また、本発明は、本発明の実施に使用されるＣＭＯＳ、バイポーラ、あるいはＢＩＣＭＯＳなどの特別な製造技術に限定されるものでもない。さらにまた、本発明の概念を逸れない限り修正及び変更することが可能であることは述べるまでもない。

従来のデジタル／アナログ変換器の簡略化した高レベルブロック図である。従来の３ビットツリー復号化デジタル／アナログ電圧変換器の概略図である。従来の３ビット２進復号化デジタル／アナログ電圧変換器の概略図である。本発明のある実施形態に係わる３ビット差動デジタル／アナログ電圧変換器の概略図である。本発明のある実施形態に係わる７ビット差動デジタル／アナログ電圧変換器の高レベルブロックの略図である。本発明のある実施形態に係わる図５の差動デジタル／アナログ電圧変換器の第１の復号段に設けられた各デコーダの概略図である。本発明のある実施形態に係わる図５の差動デジタル／アナログ電圧変換器の第３の復号段の概略図である。本発明の他の実施形態に係わる３ビット差動デジタル／アナログ電圧変換器の概略図である。本発明のさらなる他の実施形態に係わる３ビット差動デジタル／アナログ電圧変換器の概略図である。

Claims

各デコーダが、それぞれ異なるＮ個の均等レジスタ区分におけるＭ個のタップノードに伴うＭ個の電圧を受け取り、受け取ったＭ個の電圧のうちの第１の電圧及び第２の電圧を、前記Ｎ個の均等レジスタ区分のうちのレジスタ区分の中心における電圧に対するコンプリメンタリ電圧として、対応する一組の第１のノード及び第２のノードへと供給するためのＮ個のデコーダを有する第１の復号段と、
Ｎ個の前記第１の電圧及び第２の電圧を受け取り、Ｎ個の前記第１の電圧のうちの１つを第３の電圧として、Ｎ個の前記第２の電圧のうちの１つを第４の電圧として、また、前記第３の電圧及び第４の電圧を、レジスタの中心における電圧に対するコンプリメンタリ電圧として、１組の第３の出力ノード及び第４の出力ノードへと供給する第２の復号段と、
前記第３の電圧と第４の電圧のうちの１つを、デジタル／アナログ変換器の第１の出力端子へと供給し、また、前記第３の電圧と第４の電圧のうちの他の１つを、デジタル／アナログ変換器の第２の出力端子へと供給する第３の復号段と
を有する差動デジタル／アナログ変換器。
前記第１の復号段における各デコーダは、２進復号操作を行う請求項１に記載の差動デジタル／アナログ変換器。
前記第１の復号段における各デコーダは、ツリー復号操作を行う請求項１に記載の差動デジタル／アナログ変換器。
前記第１の復号段における各デコーダは、２進復号操作及びツリー復号操作の両方を行う請求項１に記載の差動デジタル／アナログ変換器。