JP2017195530A - 電子制御装置 - Google Patents

Abstract

【課題】変換誤差を抑制できるようにしたＤ／Ａ変換機能を備えた電子制御装置を提供する。
【解決手段】一対の入力ディジタルデータをＤ／Ａ変換処理する一対のＤ／Ａ変換回路９、１０を備える。一対のＤ／Ａ変換回路９、１０は、それぞれ、入力ディジタルデータＤｘ１、Ｄｘ２を上位ディジタルデータＤｕ１、Ｄｄ１と下位ディジタルデータＤｕ２、Ｄｄ２とに分けて別々に変換処理を行う。上位Ｄ／Ａ変換部１１、１５は、所定の基準電圧ＶREFP、ＶREFMを分圧して分圧電圧を出力する素子ストリング回路２３を用いてアナログ変換処理し、互いに異なる絶対電圧範囲の最大値及び最小値を出力する。下位Ｄ／Ａ変換部１４、１８は、上位Ｄ／Ａ変換部１１、１５により出力される互いに異なる絶対電圧範囲の最大値及び最小値を基準電圧として変換処理する。そして素子ストリング回路２３は一対のＤ／Ａ変換回路９、１０の間で共用する。
【選択図】図４

Description

本発明は、ディジタル／アナログ（以下Ｄ／Ａ）変換処理するＤ／Ａ変換機能を備えた電子制御装置に関する。

電子制御装置は制御部をディジタル制御化することで柔軟な制御が可能となる。このためＤ／Ａ変換回路を用いることが推奨される。Ｄ／Ａ変換回路は、ディジタルデータをアナログ信号に変換する回路である（例えば、特許文献１、２参照）。特許文献１記載の技術によれば、ディジタルデータを上位ビットグループと下位ビットグループとに分けてＤ／Ａ変換回路を行っている。また、特許文献２には、Ｄ／Ａ変換回路をガス濃度検出装置に適用することが記載されている。

特許第４１１０６８１号公報 特開２００４−９３２８９号公報

しかし、低分解能なＤ／Ａ変換回路を用いるとセンサに高周波成分が加入されてしまいこれがノイズ源となる。この影響を防ぐためには高分解能のＤ／Ａ変換回路を用いることが望ましい。この点で、特許文献１は高分解能なＤ／Ａ変換回路を提供することを目的としているが、一対の入力ディジタルデータをＤ／Ａ変換処理して一対のアナログ信号を信号印加対象に差電圧として印加するときには、これらのＤ／Ａ変換回路を２個用いなければならない。すると、それぞれの素子ストリング回路の誤差が加算されることで検出対象電圧に大きな誤差を生じてしまう。これらの一対のＤ／Ａ変換回路には、それぞれ誤差が存在することになりＤ／Ａ変換精度が悪化するため好ましくない。

本発明の開示の目的は、Ｄ／Ａ変換誤差を極力抑制して高精度に差電圧を印加できるようにしたＤ／Ａ変換機能を備えた電子制御装置を提供することにある。

請求項１記載の発明は、一対の入力ディジタルデータをＤ／Ａ変換処理し一対のアナログ信号をそれぞれ出力する一対のＤ／Ａ変換回路を備え、一対のＤ／Ａ変換回路による一対のアナログ信号を差信号としこの差信号に対応する信号を信号印加対象に出力する電子制御装置を対象としている。

一対のＤ／Ａ変換回路は、それぞれ、入力ディジタルデータを上位ディジタルデータとその１又は複数の下位ディジタルデータとに分けて別々に変換処理を行う。上位Ｄ／Ａ変換部は、所定の基準電圧を分圧して分圧電圧を出力する素子ストリング回路を用いて上位ディジタルデータに応じてアナログ変換処理し上位ディジタルデータに応じて互いに異なる絶対電圧範囲の最大値及び最小値を出力する。下位Ｄ／Ａ変換部は、上位Ｄ／Ａ変換部により出力される互いに異なる絶対電圧範囲の最大値及び最小値を基準電圧として下位ディジタルデータに応じてアナログ変換処理する。

ここで素子ストリング回路は一対のＤ／Ａ変換回路の上位Ｄ／Ａ変換部の間で共用されているため、素子ストリング回路の誤差に基づく上位ディジタルデータのＤ／Ａ変換誤差を一対の上位Ｄ／Ａ変換部の間で合わせることができる。このため、下位Ｄ／Ａ変換部が、これらの絶対電圧範囲の最大値及び最小値を基準電圧とし、下位ディジタルデータに応じてアナログ変換処理したときには、下位ディジタルデータにたとえ変換誤差を生じたとしてもＤ／Ａ変換誤差が大きくなることはない。これにより、高精度に一対の電圧を出力することができ、信号印加対象に差電圧を印加できる。

第１実施形態を示す電子制御装置の電気的構成図 空燃比センサへの印加電圧とセンサ電流特性 空燃比センサへの印加電圧とセンサ電流特性の一部拡大図 一対のＤ／Ａ変換回路の電気的構成図 素子ストリング回路のレイアウト構造を模式的に示す平面図 理想出力と実出力を示す入出力特性図 実出力特性の一部を拡大して示す図 比較例を示す入出力特性図 ディジタルデータが徐々に増加する場合の切替回路のスイッチ切替順序を示す説明図 上位ディジタルデータの切替えポイントにおける入出力特性の説明図 第２実施形態を示す一対のＤ／Ａ変換回路の電気的構成図（その１） 一対のＤ／Ａ変換回路の電気的構成図（その２） 素子ストリング回路のレイアウト構造を模式的に示す平面図 第３実施形態を示す一対のＤ／Ａ変換回路の電気的構成図 第４実施形態における電気的構成図

以下、電子制御装置の幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号を付して必要に応じて説明を省略する。なお、下記の実施形態において同一又は類似する構成には、符号の十の位と一の位とに同一符号を付して説明を行っている。

（第１実施形態）
図１から図１０は第１実施形態の説明図を示す。図１には、電子制御装置としてのガス濃度センサの信号処理装置１の電気的構成を概略的なブロック図により示している。図１に示す信号処理装置１は空燃比センサ２の各種制御処理を行うものである。空燃比センサ２は、内燃機関に供給される混合器の空燃比を目標値に制御するために設けられ、内燃機関の排気ガスを検出するセンサであり、当該ガス濃度に応じて変化する検知信号を出力する。信号処理装置１は、制御部３、共通Ｄ／Ａ変換器４、電圧バッファ５、６、電流検出用の抵抗７、及び、Ａ／Ｄ変換器８を備える。

制御部３が、一対のディジタルデータＤｘ１、Ｄｘ２を指令信号として共通Ｄ／Ａ変換器４に出力すると、共通Ｄ／Ａ変換器４はこれらの一対のディジタルデータＤｘ１、Ｄｘ２をそれぞれアナログ変換処理し、各電圧バッファ５、６に印加する。電圧バッファ５は、高入力−低出力インピーダンスのボルテージフォロワ回路により構成され、共通Ｄ／Ａ変換器４によりアナログ変換処理された一方のディジタルデータＤｘ１のアナログ信号を、端子１ａを通じて空燃比センサ２の上流端子２ａに印加する。

他方、電圧バッファ６もまたボルテージフォロワ回路により構成され、その出力が抵抗７及び端子１ｂを通じて、空燃比センサ２の下流端子２ｂに接続されている。電圧バッファ６は、共通Ｄ／Ａ変換器４によりアナログ変換処理された他方のディジタルデータＤｘ２のアナログ信号を抵抗７を通じて空燃比センサ２の下流端子２ｂに印加する。これにより、空燃比センサ２にバイアスが印加される。制御部３は例えばＤＳＰにより構成され、内蔵される記憶部３ａに記憶されるプログラムに基づいて動作する。記憶部３ａは、揮発性メモリ又はフラッシュメモリなどの不揮発性メモリにより構成される。

抵抗７は、空燃比センサ２の通電経路に配置されており空燃比センサ２のセンサ電流を検出する。Ａ／Ｄ変換器８は、抵抗７の両端子電圧を入力してアナログデジタル変換処理し、制御部３にデジタル変換結果を出力する。制御部３は、このデジタル変換結果に基づいて共通Ｄ／Ａ変換器４に一対のディジタルデータＤｘ１、Ｄｘ２を指令信号として出力する。これによりフィードバック制御することができ空燃比センサ２の印加電圧を調整制御できる。

図２に空燃比センサ２の電圧−電流特性（Ｖ−Ｉ特性）を示し、図３には図２のＸａ部分の一部拡大図を示す。図２及び図３の横軸の印加電圧軸に対し、わずかに傾斜する特性は、空燃比センサ２のセンサ素子の素子電流を特定する限界電流域であり、この素子電流の増減は空燃比の増減（リーン／リッチ）に対応し、例えば空燃比がリーンになれば素子電流は増加し、空燃比がリッチになれば素子電流が減少する。

なお、図２中の一点鎖線で示す特性線ＸＯは、空燃比センサ２への印加電圧を決定するための印加電圧直線を示しており、その傾きは概ね当該センサ２の抵抗分により決定される。図３に示すように、空燃比センサ２への印加電圧がΔＶだけばらつくと空燃比センサ２に流れるセンサ電流もΔＩだけ誤差を生じる。このため、高精度な制御技術が必要となる。

図４に示すように、共通Ｄ／Ａ変換器４は一対のＤ／Ａ変換回路９、１０により構成される。Ｄ／Ａ変換回路９は、上位Ｄ／Ａ変換部１１と、バッファ回路１２、１３と、下位Ｄ／Ａ変換部１４と、を備える。Ｄ／Ａ変換回路１０は、上位Ｄ／Ａ変換部１５と、バッファ回路１６、１７と、下位Ｄ／Ａ変換部１８と、を備える。本実施形態では、Ｄ／Ａ変換回路９が入力するディジタルデータをＤｘ１とし、Ｄ／Ａ変換回路１０が入力するディジタルデータをＤｘ２とする。

また、上位Ｄ／Ａ変換部１１、１５が入力する上位ディジタルデータをそれぞれｎ１ビットのＤｕ１、Ｄｕ２とし、、下位Ｄ／Ａ変換部１４、１８が入力する下位ディジタルデータをｎ２ビットのＤｄ１、Ｄｄ２とする。本実施形態に係る構成では、上位、下位を２段階に分けてディジタルデータとしているが、３段階以上に分けても良い。

一方の上位Ｄ／Ａ変換部１１は、上位デコーダ１９と、上位切替回路２０とを備える。他方の上位Ｄ／Ａ変換部１５は、上位デコーダ２１と、上位切替回路２２とを備える。この一対の上位Ｄ／Ａ変換部１１、１５は、第１の素子ストリング回路２３を共用するように構成される。これらの一対の上位Ｄ／Ａ変換部１１、１５は抵抗ストリング方式により構成されている。

第１の素子ストリング回路２３は、基準電圧端子２４、２５にそれぞれ与えられる基準電圧ＶREFP、ＶREFMを分圧する抵抗分圧回路により構成され、例えば一対の基準電圧端子２４、２５の間に接続された２＾ｎ１個の分圧抵抗Ｒ１、Ｒ２、…、Ｒｘを備える。これらの分圧抵抗Ｒ１、Ｒ２、…、Ｒｘは、互いに同一の抵抗値に設定されている。このとき、素子ストリング回路２３の分圧電位を、
Ｖ（Ｎａ）＝ ＶREFM＋（ａ−１）×（ＶREFP−ＶREFM）／２＾ｎ１
（１≦ａ≦２＾ｎ１）…（１）
と定義できる。但し、ノードＮａは素子ストリング回路２３を構成する抵抗分圧回路の下からａ番目の端子ノードを示す（図４に示すノードＮ１、Ｎ２…Ｎｘ参照）。

一方及び他方のＤ／Ａ変換回路９、１０は、素子ストリング回路２３を共用していること以外はその構成回路が対称形となっているため、詳細な回路の接続及びその動作説明について同一となる部分については一方のＤ／Ａ変換回路９について行い、他方のＤ／Ａ変換回路１０についての詳細説明を省略する。

上位デコーダ１９、２１は、それぞれ与えられる上位ディジタルデータＤｕ１、Ｄｕ２に応じて選択信号を生成しそれぞれ上位切替回路２０、２２に出力する。また、上位デコーダ１９、２１は、上位ビットが奇数、偶数（すなわち、上位ディジタルデータＤｕ１、Ｄｕ２の最下位ビットデータＤ４が０又は１）となる状態を示す制御信号を、それぞれ後述する下位デコーダ２６、２９に出力するように構成されている。

上位切替回路２０は、ノードＮ１、Ｎ２…Ｎｘの信号を出力切替えするスイッチＳＷu1、ＳＷu2、…、ＳＷuxを備えて構成される。この上位切替回路２０は、上位デコーダ１９の選択信号を入力し、素子ストリング回路２３の分圧抵抗Ｒ１、Ｒ２…Ｒｘの分圧電圧を出力する。上位切替回路２０は、上位ディジタルデータＤｕ１に応じて当該上位ディジタルデータＤｕ１が異なるときには互いに異なる絶対電圧範囲を出力するようになっている。同様に、上位切替回路２２は、上位ディジタルデータＤｕ２に応じて当該上位ディジタルデータＤｕ２が異なるときには互いに異なる絶対電圧範囲を出力するようになっているが、回路の詳細説明は省略する。

上位切替回路２０は、上位デコーダ１９の選択信号に応じて、図４中で隣接する一対のスイッチ（例えばＳＷu1−ＳＷu2、ＳＷu2−ＳＷu3、…）を同時オンし、その他のスイッチをオフするように切替える。すなわち上位切替回路２０は、素子ストリング回路２３の電圧Ｖ（Ｎａ+1）、Ｖ（Ｎａ）を切替選択出力する。これにより上位ディジタルデータＤｕ１に応じて一対の電圧Ｖ（Ｎa）、Ｖ（Ｎa+1）を選択することで、当該一対の電圧Ｖ（Ｎa）、Ｖ（Ｎa+1）を極値（最大値／最小値）とした互いに異なる絶対電圧範囲の電圧が基準電圧として出力される。

上位ディジタルデータＤｕ１が、０から２＾ｎ１−１に至るまで連続して上昇するときには、上位切替回路２０は、上位デコーダ１９の選択信号に応じて、最下位の分圧抵抗Ｒ１の端子間電圧、最下位＋１の抵抗Ｒ２の端子間電圧、→、…、→、最上位の分圧抵抗Ｒｘ−１の端子間電圧、を出力するように切替える。

逆に、上位ディジタルデータＤｕ１が２＾ｎ１−１から０に至るまで連続して下降するときには、上位切替回路２０は、上位デコーダ１９の選択信号に応じて、最上位−１の分圧抵抗Ｒｘ−１の端子間電圧、→、…、→、最下位＋１の抵抗Ｒ２の端子間電圧、最下位の分圧抵抗Ｒ１の端子間電圧、を順次出力するように切替える。

例えば、上位ディジタルデータＤｕ１が４ビットデータ値「１１１１」で最大値となるときには、上位デコーダ１９は図４中の最上位側の抵抗Ｒｘ−１の端子間電圧を出力するように選択信号を出力し、上位切替回路２０は、この選択信号に応じて素子ストリング回路２３の最上位側の抵抗Ｒｘ−１の端子間電圧を出力する。また例えば、上位ディジタルデータＤｕ１が４ビットデータ値「００００」で最小値となるときには、上位デコーダ１９は、図４中の最下位側に接続された抵抗Ｒ１の端子間電圧を出力するように選択信号を出力し、上位切替回路２０は、この選択信号に応じて素子ストリング回路２３の最下位の分圧抵抗Ｒ１の端子間電圧を出力する。

第１のバッファ回路１２は、上位切替回路２０により出力された電圧を入力する。このとき第１のバッファ回路１２は、奇数番目のスイッチＳＷu1、ＳＷu3…の何れかがオンされることでノードＮ１、Ｎ３…の何れか一の出力を入力するように接続されている。第２のバッファ回路１３もまた、上位切替回路２０により出力された電圧を入力する。

このとき、第２のバッファ回路１３は、奇数番目のノードＮ１、Ｎ３、…に接続されるスイッチＳＷu1、ＳＷu3、…の出力を入力するように接続されている。第１及び第２のバッファ回路１２、１３は、例えばそれぞれ高入力−低出力インピーダンスのボルテージフォロワ回路により構成される。これらの第１及び第２のバッファ回路１２、１３の出力は、下位Ｄ／Ａ変換部１４の基準電圧として入力されている。

第１のバッファ回路１２の出力は、素子ストリング回路２８の最上位ノードＮｐ１に与えられており、第２のバッファ回路１３の出力は、下位Ｄ／Ａ変換部１４の素子ストリング回路２８の最下位ノードＮｍ１に与えられている。また、第１のバッファ回路１６の出力は素子ストリング回路３１の最上位ノードＮｐ２に与えられており、第２のバッファ回路１７の出力は下位Ｄ／Ａ変換部１８の素子ストリング回路３１の最下位ノードＮｍ２に与えられている。

下位Ｄ／Ａ変換部１４は、下位デコーダ２６と、下位切替回路２７と、下位側の第２の素子ストリング回路２８と、を備える。下位Ｄ／Ａ変換部１８は、下位デコーダ２９と、下位切替回路３０と、下位側の第２の素子ストリング回路３１と、を備える。下位Ｄ／Ａ変換部１８は、下位Ｄ／Ａ変換部１４と同様の構成であるため、下位Ｄ／Ａ変換部１８の回路接続関係及びその動作説明については詳細説明を省略する。これらの一対の下位Ｄ／Ａ変換部１４、１８もまた抵抗ストリング方式により構成されている。

第２の素子ストリング回路２８は、ノードＮｐ１、Ｎｍ１にそれぞれ与えられる電圧を基準電圧として当該電圧を分圧する抵抗分圧回路により構成され、例えば、一対のノードＮｐ１、Ｎｍ１の間に接続された２＾ｎ２個の分圧抵抗Ｒd1、Ｒd2、…、Ｒdxを備える。

これらの分圧抵抗Ｒd1、Ｒd2、…、Ｒdxは互いに同一の抵抗値に設定されている。第２の素子ストリング回路２８は当該分圧抵抗Ｒd1、Ｒd2、…、Ｒdxによる分圧電圧を出力する。ここで、ノードＭｂ（但し１≦ｂ≦２＾ｎ２）を、第２の素子ストリング回路２８の下からｂ番目の端子ノードとする。ノードＭｂの電圧Ｖ（Ｍｂ）は、上位Ｄ／Ａ変換部１１とバッファ回路１２、１３との回路接続関係を考慮すれば、上位切替回路２０のスイッチＳＷu1…ＳＷuxのオン／オフ状態に応じて、ａが奇数となる場合と、ａが偶数になる場合と、の２通りに分けて説明できる。すなわち、
ａが奇数になる場合、
Ｖ（Ｍｂ）＝Ｖ（Ｎａ）＋（ｂ−１）×｛Ｖ（Ｎａ+1）−Ｖ（Ｎａ）｝／２＾ｎ２
…（２−１）
ａが偶数になる場合、
Ｖ（Ｍｂ）＝Ｖ（Ｎａ）＋（２＾ｎ２−ｂ）×｛Ｖ（Ｎａ+1）−Ｖ（Ｎａ）｝／２＾ｎ２ …（２−２）
と定義できる。但し、電圧Ｖ（Ｎａ+1）、Ｖ（Ｎａ）は、上位Ｄ／Ａ変換部１１の出力電圧を示している。下位デコーダ２６は、下位ディジタルデータＤｄ１に応じて選択信号を生成し下位切替回路２７に出力する。下位切替回路２７は、ノードＭ１、Ｍ２…Ｍｘの信号を出力切替えするスイッチＳＷd1、ＳＷd2…ＳＷdxを備える。

下位デコーダ２６は、上位デコーダ１９から与えられる制御信号Ｓｃ１に応じて、下位切替回路２７に出力するための選択信号を変更する。下位デコーダ２６は、上位ディジタルデータＤｕ１の最下位ビットデータＤ４が偶数条件を満たし、且つ、下位ディジタルデータＤｄ１が順次増加するときには、図４の下から上に順に下位切替回路２７のスイッチＳＷd1、ＳＷd2→…→ＳＷdxをオンするように選択信号を出力し、上位ディジタルデータＤu1の最下位ビットデータＤ４が奇数条件を満たし且つ下位ディジタルデータＤｄ１が順次増加するときには、図示上から下に順に下位切替回路２７のスイッチＳＷdx、ＳＷdx-1、…→ＳＷd1をオンするように選択信号を出力する。

下位切替回路２７は、下位デコーダ２６の選択信号を入力し素子ストリング回路２８の分圧抵抗Ｒd1、Ｒd2、…、Ｒdx-1、Ｒdxの分圧電圧を出力する。下位切替回路２７は、下位デコーダ２６の選択信号に応じて何れか１つのスイッチ（例えばＳＷd1）をオンし、その他のスイッチをオフするように切替える。すなわち下位切替回路２７は、分圧電圧Ｖ（Ｍｂ）を切替出力する。

さてここで、図５を参照しながら、上位側及び下位側の素子ストリング回路２３、２８、３１の平面レイアウト構成について説明する。図５は、例えば半導体装置３３を構成する基板の表面を上方から見た平面レイアウト構成となっているが、このうち基板の表面のある一方向をＸ方向とし、このＸ方向に対し基板面に沿って交差する方向をＹ方向と定義して説明する。図５にｎ１＝ｎ２＝４ビットの抵抗の平面レイアウト配置例を示している。

平面レイアウト上では、下位側の素子ストリング回路２８、３１の構成領域は、上位側の素子ストリング回路２３の構成領域のＸ方向両脇に離間して設けられる。上位側の素子ストリング回路２３の分圧抵抗Ｒ１、Ｒ２…Ｒｘは、その構成領域内においてｎ１×ｎ１の格子点に位置するように配列されている。下位側の素子ストリング回路２８、３１の分圧抵抗Ｒd1、Ｒd2…Ｒdxは、それらのそれぞれの構成領域内においてｎ２×ｎ２の格子点に位置するように配列されている。

半導体装置３３の内部において、素子ストリング回路２３は分圧抵抗Ｒ１、Ｒ２…Ｒｘを構成する抵抗素子３２ｕを備える。この抵抗素子３２ｕはポリシリコンなどの半導体層又は金属層による配線層３４ｕを用いて構成される。

素子ストリング回路２８、３１もまた分圧抵抗Ｒd1、Ｒd2…Ｒdxを構成する抵抗素子３２ｄを備える。この抵抗素子３２ｄは半導体装置３３の内部にポリシリコンなどの半導体層又は金属層による配線層３４ｄを用いて構成される。

配線層３４ｕ、３４ｄは互いに同一層に構成されている。これらの抵抗素子３２ｕ、３２ｄはそれぞれＹ方向に延設されている。抵抗素子３２ｕのＹ方向両端にはコンタクト３５ｕ、３６ｕが設けられている。これによりコンタクト３５ｕ、３６ｕを介して分圧電圧を取得できる。抵抗素子３２ｄのＹ方向両端にはコンタクト３５ｄ、３６ｄが備えられており、このコンタクト３５ｄ、３６ｄを介して分圧電圧を取得できる。

分圧抵抗Ｒ１、Ｒ２…Ｒｘを構成する複数の配線層３４ｕは、そのＸ方向幅及びＹ方向幅がそれぞれ同一幅に構成されている。また分圧抵抗Ｒd1、Ｒd2…Ｒdxを構成する複数の配線層３４ｄは、そのＸ方向幅及びＹ方向幅がそれぞれ同一幅に構成されている。また、上位側及び下位側の分圧抵抗Ｒ１、Ｒ２…Ｒｘ、Ｒd1、Ｒd2…Ｒdxは、深さ方向（掲載面の垂直方向：ＸＹ方向の交差方向）に同一高さに構成されている。

上位側及び下位側の分圧抵抗Ｒ１、Ｒ２…Ｒｘ、Ｒd1、Ｒd2…Ｒdxの幅の相対関係を記載する。上位側の分圧抵抗Ｒ１、Ｒ２…ＲｘのＸ方向幅は、下位側の分圧抵抗Ｒd1、Ｒd2…ＲdxのＸ方向幅に比較して幅広く構成されている。したがって、上位側の分圧抵抗Ｒ１、Ｒ２…ＲｘのＸＺ方向断面積は、下位側の分圧抵抗Ｒd1、Ｒd2…ＲdxのＸＺ方向断面積に比較して幅広く構成されている。

このように、上位側の分圧抵抗Ｒ１、Ｒ２…ＲｘのＸＺ方向断面積を、下位側の分圧抵抗Ｒd1、Ｒd2…ＲdxのＸＺ方向断面積に比較して幅広く構成する理由は、上位側の分圧抵抗Ｒ１、Ｒ２…Ｒｘの抵抗誤差をより小さくするためである。すなわち、上位ディジタルデータＤｕ１に基づくＤ／Ａ変換誤差は、上位側の分圧抵抗Ｒ１、Ｒ２…Ｒｘの抵抗誤差に応じて大きく増幅されることになるが、この誤差を抑制することがＤ／Ａ変換誤差を小さくするには望ましい。

配線層３４ｕ、３４ｄの加工時の設計ルールを考慮すれば、製造プロセスに基づく加工誤差はある所定幅で決定される。このため、配線層３４ｕのＸ方向幅を、配線層３４ｄのＸ方向幅より広く構成することによって加工誤差の割合をより小さくできる。すると、当該分圧抵抗Ｒ１、Ｒ２…Ｒｘの抵抗値の精度を、分圧抵抗Ｒd1、Ｒd2…Ｒdxの抵抗値の精度に比較してより高めることができる。

また、このような構造を採用した場合、上位側の分圧抵抗Ｒ１、Ｒ２…Ｒｘの抵抗値を、下位側の分圧抵抗Ｒd1、Ｒd2…Ｒdxの抵抗値に比較して低く構成できる。このため、バッファ回路１２、１３の入力容量との時定数を小さくすることができ、上位ディジタルデータＤｕ１に応じたＤ／Ａ変換信号出力を素早く安定化できる。

次に、図６及び図７を参照しながら、ｎ１＋ｎ２ビットの一対の入力ディジタルデータ（上位Ｄｕ１＋下位Ｄｄ１、上位Ｄｕ２＋下位Ｄｄ２）に応じたＤ／Ａ変換出力特性、及び、空燃比センサ２への印加電圧について説明する。

図６に示すように、例えば素子ストリング回路２３の分圧抵抗Ｒ１、Ｒ２…Ｒｘが理想的な標準値から誤差を生じているときには、一対のＤ／Ａ変換回路９、１０は、図６に実線で示すように、この分圧抵抗Ｒ１、Ｒ２…Ｒｘの誤差の影響によって理想出力特性Ｘ１から外れた電圧を出力する。

しかし、本実施形態の構成においては、上位Ｄ／Ａ変換部１１、１５の素子ストリング回路２３が、一対のＤ／Ａ変換回路９、１０の間で共用されている。このため、図６に示すように、一対のＤ／Ａ変換回路９、１０の出力は、一対の上位ディジタルデータＤｕ１、Ｄｕ２の変換誤差の影響により何れも理想出力特性Ｘ１から例えばわずかに高く（又は低く）出力されるものの、分圧抵抗Ｒ１、Ｒ２…Ｒｘの誤差による影響は、何れも同一方向（図示では高電圧方向）となる。このため、後段の下位Ｄ／Ａ変換部１４、１８が、下位ディジタルデータＤｄ１、Ｄｄ２をＤ／Ａ変換したときに変換誤差をたとえ生じたとしても、図７に図６のＸｂで示す領域の特性を拡大して示すように、下位ディジタルデータＤｄ１、Ｄｄ２の変換誤差による影響はわずかな誤差に留まる。

このため、図６に示すように、信号処理装置１が、一対のＤ／Ａ変換回路９、１０のアナログ信号出力ＤＡＣ１及びＤＡＣ２を差電圧として、電圧バッファ５、６を通じて空燃比センサ２の両端子２ａ、２ｂに印加すれば、その印加電圧Ｖｐは理想的な印加電圧Ｖｐｘと概ね一致するように印加できる。

図８は素子ストリング回路２３を一対のＤ／Ａ変換回路９、１０で共用しない場合のアナログ信号の出力特性及び空燃比センサ２への印加電圧を比較例として示している。素子ストリング回路２３が、一対のＤ／Ａ変換回路９、１０の間で共用されていないときには、上位側の分圧抵抗Ｒ１、Ｒ２…Ｒｘの抵抗値の誤差の影響が、一対のＤ／Ａ変換回路９、１０の間で独立して現れることになる。図８にはワーストケースに近い内容を示しているが、一方のＤ／Ａ変換回路９のアナログ信号出力ＤＡＣ１は理想出力特性Ｘ１よりも高く出力されると共に、他方のＤ／Ａ変換回路１０のアナログ信号出力ＤＡＣ２は理想出力特性Ｘ２よりも低く出力される場合がある。このため、一対のＤ／Ａ変換回路９、１０の出力を差電圧として空燃比センサ２の両端子２ａ、２ｂに印加したとしても、図８に示すように、その印加電圧Ｖｐは理想的な印加電圧Ｖｐｘと大きく異なる電圧となる。

すなわち、本実施形態の構成によれば、一対のＤ／Ａ変換回路９、１０の間で上位側の分圧抵抗Ｒ１、Ｒ２…Ｒｘによる誤差を一致させることで変換誤差を大幅に低減でき、さらに、これらの差電圧を空燃比センサ２に印加することで、この上位側の分圧抵抗Ｒ１、Ｒ２…Ｒｘに応じた差電圧の誤差を相殺できる。このため変換誤差を極力抑制できる。

次に、図９及び図１０を参照しながら、ディジタルデータＤｘ１を連続して上昇変化させるときの制御信号Ｓｃ１に応じた上位切替回路２０、下位切替回路２７の切替動作の変更内容について詳細説明する。

説明を簡単化するため、ディジタルデータＤｘ１が、上位ｎ１＝４ビット／下位ｎ２＝４ビットのディジタルデータＤｕ１、Ｄｄ１に分割された状態で、それぞれ上位デコーダ１９、下位デコーダ２６に入力されたときのＤ／Ａ変換回路９のＤ／Ａ変換動作について説明し、Ｄ／Ａ変換回路１０のＤ／Ａ変換動作は説明を省略する。なお、ｎ１＝ｎ２＝４に限られるものではない。

例えば、ディジタルデータＤｘ１が「＆Ｂ００００００００」であるときには、上位デコーダ１９は、上位切替回路２０のスイッチＳＷu1、ＳＷu2にオン選択信号を出力し、スイッチＳＷu1、ＳＷu2をオンさせる（図９の符号Ａ１に示すペア参照）と共にその他のスイッチをオフさせる。これにより、バッファ回路１２にはＶREFM＋１／１６×（ＶREFP−ＶREFM）の電圧が入力されると共に、バッファ回路１３にはＶREFMの電圧が入力される。

上位デコーダ１９は、上位ディジタルデータＤｕ１が偶数であることを示す制御信号を下位デコーダ２６に出力するが、下位デコーダ２６は、下位切替回路２７のスイッチＳＷd1にオン選択信号を出力してスイッチＳＷd1をオンさせる。このとき、バッファ回路１２のノードＮｐ１への出力電圧は、バッファ回路１３のノードＮｍ１への出力電圧より高くなる。このためバッファ回路１２の出力電圧は、下位Ｄ／Ａ変換部１４の上位基準電圧として用いられると共に、バッファ回路１３の出力電圧は、下位Ｄ／Ａ変換部１４の下位基準電圧として用いられる。このとき、ａ＝１、ｂ＝１の場合の（２−１）式に応じた電圧Ｖ（Ｍ１）＝Ｖ（Ｎ１）＝ＶREFMが、バッファ回路１３、スイッチＳＷd1を通じてアナログ信号出力ＤＡＣ１とされる。

例えば、ディジタルデータＤｘ１が「＆Ｂ０００００００１」にインクリメントされると、上位デコーダ１９の出力は変わらないが、下位デコーダ２６は下位切替回路２７のスイッチＳＷd2にオン選択信号を出力してスイッチＳＷd2をオンさせると共にその他のスイッチをオフさせる。この場合、ａ＝１、ｂ＝２の場合の（２−１）式に応じた電圧Ｖ（Ｍ２）＝ＶREFM＋（１／１６）×（ＶREFP−ＶREFM）／１６がアナログ信号出力ＤＡＣ１となる。

ディジタルデータＤｘ１が「＆Ｂ００００００００」から「＆Ｂ００００１１１１」まで順次インクリメントされると、下位デコーダ２６は、下位切替回路２７のスイッチＳＷd1、ＳＷd2…ＳＷdxを順にオンすると共に、その他のスイッチをオフに切替えることで、素子ストリング回路２８の出力電圧を順次上昇させる。切替順序は、図９の矢印Ｂ１に示す。この場合、計算式上では（２−１）式を用いて示すことができるが、この（２−１）式のｂが１、２、…、１６まで順次上昇することになり、（２−１）式に示す電圧Ｖ（Ｍ１）〜Ｖ（Ｍ１６）がアナログ信号出力ＤＡＣ１とされることになる。

ディジタルデータＤｘ１が「＆Ｂ０００１００００」＝１６にインクリメントされると、上位デコーダ１９は、上位切替回路２０のスイッチＳＷu2、ＳＷu3にオン選択信号を出力してスイッチＳＷu2、ＳＷu3をオンさせる（図９の符号Ａ２で示すペア参照）と共にその他のスイッチをオフさせる。

このとき、上位切替回路２０は、前回に選択された一方の電圧Ｖ（Ｎ２）を第１のバッファ回路１２に入力させたまま、前回に選択された他方の電圧Ｖ（Ｎ１）を電圧Ｖ（Ｎ３）に切替えて第１のバッファ回路１２に入力させる。これにより、バッファ回路１２にはＶ（Ｎ２）＝ＶREFM＋１／１６×（ＶREFP−ＶREFM）の電圧が入力され、この電圧が下位Ｄ／Ａ変換部１４の一の基準電圧として与えられたまま、バッファ回路１３にはＶ（Ｎ３）＝ＶREFM＋２／１６×（ＶREFP−ＶREFM）の電圧が入力され、この電圧が下位Ｄ／Ａ変換部１４の他の基準電圧として与えられることになる。

電圧Ｖ（Ｎ３）＞Ｖ（Ｎ２）であるため、バッファ回路１２の出力電圧Ｖ（Ｎ４）は下位Ｄ／Ａ変換部１４の上位基準電圧として用いられると共に、バッファ回路１３の出力電圧Ｖ（Ｎ３）は下位Ｄ／Ａ変換部１４の下位基準電圧として用いられる。

また、ディジタルデータＤｘ１が「＆Ｂ０００１００００」＝１６になったときには、上位ディジタルデータＤｕ１が奇数になる。このため、上位デコーダ１９が下位デコーダ２６に出力する制御信号に応じて、下位デコーダ２６は、図９の矢印Ｂ２に示すように図示上から下に下位切替回路２７のスイッチＳＷdx、ＳＷdx-1、…、ＳＷd2、ＳＷd1を順にオンするようにスイッチ制御方向を切替える。

したがって、ディジタルデータＤｘ１が「＆Ｂ０００１００００」から「＆Ｂ０００１１１１１」まで順次インクリメントされると、下位デコーダ２６は下位切替回路２７のスイッチＳＷdx、ＳＷdx-1、…、ＳＷd2、ＳＷd1を順にオンに切り替え、その他のスイッチをオフすることで分圧電圧の出力を順次上昇させる。このとき計算上では、上位ディジタルデータＤｕ１が奇数のときには（２−２）式を適用することができる。「＆Ｂ０００１００００」＝１６のときにはａ＝２、ｂ＝１６の場合の電圧Ｖ（Ｍ１６）＝Ｖ（Ｎ２）＝ＶREFM＋１／１６×（ＶREFP−ＶREFM）がアナログ信号出力ＤＡＣ１とされる。

ディジタルデータＤｘ１が「＆Ｂ０００１００００」から「＆Ｂ０００１１１１１」まで順次インクリメントされると、（２−２）式のｂが１６、１５、…、１まで順次下降することになり、（２−２）式に示す電圧Ｖ（Ｍ１６）〜Ｖ（Ｍ１）がアナログ信号出力ＤＡＣ１とされる。すなわち、ディジタルデータＤｘ１がインクリメントされたときには、Ｖ（Ｍ１６）→Ｖ（Ｍ１）のように出力が徐々に上昇する。

こののち、ディジタルデータＤｘ１がインクリメントされ「＆Ｂ００１０００００」になると、再び上位ディジタルデータＤｕ１の最下位ビットデータＤ４が偶数になる。上位デコーダ１９は、上位切替回路２０のスイッチＳＷu3、ＳＷu4にオン選択信号を出力してスイッチＳＷu3、ＳＷu4をオンさせる（図９の符号Ａ３で示すペア参照）と共にその他のスイッチをオフさせる。

上位切替回路２０、２２は、前回に選択された他方の電圧Ｖ（Ｎ３）を第２のバッファ回路１３に入力させたまま、前回に選択された一方の電圧Ｖ（Ｎ２）を電圧Ｖ（Ｎ４）に切替えて第１のバッファ回路１２に入力させる。これにより、バッファ回路１２にはＶ（Ｎ４）＝ＶREFM＋３／１６×（ＶREFP−ＶREFM）の電圧が入力され、この電圧が下位Ｄ／Ａ変換部１４の一の基準電圧として与えられたまま、バッファ回路１３にはＶ（Ｎ３）＝ＶREFM＋２／１６×（ＶREFP−ＶREFM）の電圧が入力され、この電圧が下位Ｄ／Ａ変換部１４の他の基準電圧として与えられることになる。電圧Ｖ（Ｎ４）＞Ｖ（Ｎ３）であるため、バッファ回路１２の出力電圧Ｖ（Ｎ４）は下位Ｄ／Ａ変換部１４の上位基準電圧として用いられると共に、バッファ回路１３の出力電圧Ｖ（Ｎ３）は下位Ｄ／Ａ変換部１４の下位基準電圧として用いられる。

また、ディジタルデータＤｘ１が「＆Ｂ０００１００００」＝１６になったときには、上位ディジタルデータＤｕ１が奇数になる。このため、上位デコーダ１９が下位デコーダ２６に出力する制御信号に応じて、下位デコーダ２６は、図９の矢印Ｂ３に示すように図示下から上に下位切替回路２７のスイッチＳＷd1、ＳＷd2、…、ＳＷdx-1、ＳＷdxを順にオンするようにスイッチ制御方向を切替える。

したがって、ディジタルデータＤｘ１が「＆Ｂ０００１００００」から「＆Ｂ０００１１１１１」まで順次インクリメントされると、下位デコーダ２６は下位切替回路２７のスイッチＳＷd1、ＳＷd2、…、ＳＷdx-1、ＳＷdxを順にオンに切り替え、その他のスイッチをオフすることで分圧電圧の出力を順次上昇させる。このとき計算上では、上位ディジタルデータＤｕ１が偶数のときには（２−１）式を適用することができる。「＆Ｂ００１０００００」＝３２のときには、ａ＝３、ｂ＝１の場合の（２−１）式に応じた電圧Ｖ（Ｍ１）＝Ｖ（Ｎ３）＝ＶREFM＋２／１６×（ＶREFP−ＶREFM）が、バッファ回路１３、スイッチＳＷd1を通じてアナログ信号出力ＤＡＣ１とされる。

ディジタルデータＤｘ１が順次インクリメントされる場合の動作は前述の繰り返しである。まとめると、ディジタルデータＤｘ１が順次増加する場合には、上位Ｄ／Ａ変換部１１の上位切替回路２０は符号Ａ１→Ａ２→Ａ３→Ａ４…に示すペアのスイッチＳＷu1…ＳＷuxを順次オンする。そして、下位Ｄ／Ａ変換部１４の下位切替回路２７は矢印Ｂ１→Ｂ２→Ｂ３→Ｂ４…に示す順序でスイッチＳＷd1…ＳＷdxを順次オンする。ディジタルデータＤｘ１が順次低下する場合の動作は順次増加する場合の動作と逆方向となるが、その説明は省略する。

図１０は上位ディジタルデータＤｕ１が偶数から奇数に切り替わるポイントＰ１、Ｐ３…、奇数から偶数に切替わるポイントＰ２、Ｐ４…を示している。この図１０に示すように、上位ディジタルデータＤｕ１の切替に応じて出力特性の入力ディジタルデータ対出力電圧の変化率が変化する。これは、バッファ回路１２、１３のオフセットの影響が互いに異なることがあるためである。

例えば、上位ディジタルデータＤｕ１が偶数から奇数に変化するポイントＰ１、Ｐ３…においては、一対のバッファ回路１２、１３のうち一方のバッファ回路１３の入力が切替わり、他方のバッファ回路１２の入力が切替わることがない。奇数から偶数に変化するポイントＰ２、Ｐ４…においては逆である。このため、上位切替回路２０、下位切替回路２７が前述したようにスイッチを切り替えることで、これらのポイントＰ１〜Ｐ４…における入力ディジタルデータ対出力電圧の変化度を滑らかに変化させることができる。これによりバッファ回路１２、１３のオフセットの影響を低減することができ、入力ディジタルデータＤｘ１の切替わりポイントＰ１〜Ｐ４…における入出力直線性を極力良好にできる。

＜まとめ＞
以上説明したように、本実施形態によれば、素子ストリング回路２３が一対の上位Ｄ／Ａ変換部１１、１５の間で共用されているため、素子ストリング回路２３の誤差に基づく上位ディジタルデータＤｕ１、Ｄｕ２のＤ／Ａ変換誤差を一対の上位Ｄ／Ａ変換部１１、１５の間で合わせることができ、上位ディジタルデータＤｕ１、Ｄｕ２に基づくＤ／Ａ変換誤差を低減できる。したがって、下位Ｄ／Ａ変換部１４、１８が、上位Ｄ／Ａ変換部１１、１５が出力する絶対電圧範囲の最大値及び最小値を基準電圧とし、下位ディジタルデータＤd1、Ｄd2に応じてアナログ変換処理したときには、たとえ下位ディジタルデータＤｄ１、Ｄｄ２に変換誤差を生じたとしてもＤ／Ａ変換誤差が大きくなることはなく、Ｄ／Ａ変換精度を向上できる。これにより高精度な差電圧を空燃比センサ２の両端子２ａ、２ｂに印加できる。しかも、素子ストリング回路２３をＤ／Ａ変換回路９、１０の間で共用しているため配置を省スペース化できる。

上位ディジタルデータＤｕ１がインクリメントされるときには、上位切替回路２０、２２は、前回に選択された一方の電圧（例えばＶ（Ｎ２））を第１のバッファ回路１２に入力させて一の基準電圧としたまま、他方の電圧Ｖ（Ｎ１）を電圧Ｖ（Ｎ３）に切替えて第２のバッファ回路に入力させて他の基準電圧としている。

さらに、上位ディジタルデータＤｕ１がさらにインクリメントされるときには、上位切替回路２０、２２は、前回に選択された他方の電圧（例えばＶ（Ｎ３））を第２のバッファ回路１３に入力させて他の基準電圧としたまま、前回に選択された一方の電圧（例えばＶ（Ｎ２））を電圧Ｖ（Ｎ４）に切替えて第１のバッファ回路に入力させて一の基準電圧としている。このため、バッファ回路１２、１３のオフセットの影響を低減することができ、入力ディジタルデータＤｘ１の切替わりポイントＰ１〜Ｐ４…における入出力直線性を極力良好にできる。

上位Ｄ／Ａ変換部１１の素子ストリング回路２３の抵抗Ｒ１…Ｒｘの精度を、下位Ｄ／Ａ変換部１４の素子ストリング回路２８の抵抗Ｒd1…Ｒdxの精度よりも高く構成している。このため、上位ディジタルデータＤｕ１、Ｄｕ２に基づく変換誤差を低減できる。

素子ストリング回路２３は、分圧抵抗Ｒ１…Ｒｘによる抵抗分圧回路を用いた半導体装置３３により構成され、上位Ｄ／Ａ変換部１１、１５は、素子ストリング回路２３の分圧抵抗Ｒ１…Ｒｘを電流が通過する断面積が、下位Ｄ／Ａ変換部１４、１８の素子ストリング回路２８の断面積よりも広く構成されている。このため、上位側の素子ストリング回路２３の分圧抵抗Ｒ１…Ｒｘの抵抗値を低くでき応答速度を速くできる。

（第２実施形態）
図１１、図１２及び図１３は、第２実施形態の追加説明図を示す。図１１に示すように、素子ストリング回路１２３は、分圧コンデンサＣ１、Ｃ２…Ｃｘを備えたコンデンサ分圧回路を用いて構成しても良い。また図１２に別の構成を示すが、下位側の素子ストリング回路２２８、２３１もまた分圧コンデンサＣd1、Ｃd2…Ｃdxを備えたコンデンサ分圧回路を用いて構成しても良い。

この場合、図１３にレイアウト構成を示すが、分圧コンデンサＣ１、Ｃ２…Ｃｘは半導体装置２３３に構成されている。図１３に示すように、配線層３４ｕ、３４ｄは、第１実施形態で説明した配列と同様にそれぞれの構成領域の格子点に配置され、このＸ方向幅及びＹ方向幅も第１実施形態と同様の構造に構成されている。また、配線層３４ｕ、３４ｄは図１３の掲載面の垂直方向に絶縁層を挟んで対向配置されており、これにより、分圧コンデンサＣ１、Ｃ２…Ｃｘが構成されている。配線層３４ｕ、３４ｄにはコンタクト１３６ｕ、１３６ｄがそれぞれ配置されている。

この図１３のように構成することで、上位側の素子ストリング回路１２３の分圧コンデンサＣ１、Ｃ２…Ｃｘの対向面積を、下位側の素子ストリング回路２２８、２３１の分圧コンデンサＣd1、Ｃd2…Ｃdxの対向面積よりも広くすると良い。すると、第１実施形態の説明と同様に、加工誤差に基づく上位側の素子ストリング回路１２３の分圧コンデンサＣ１、Ｃ２…Ｃｘの容量値の精度を向上できる。このため、上位ディジタルデータＤｕ１、Ｄｕ２に基づく変換誤差を極力抑制できる。この第２実施形態に構成によっても第１実施形態と同様の作用効果を奏する。なお、上位側／下位側の素子ストリング回路２３、２８、３１としては、分圧コイルを用いた分圧回路を構成しても良い。

（第３実施形態）
図１４は第３実施形態の追加説明図を示す。図１４に示すように、下位Ｄ／Ａ変換部３１４は、下位デコーダ２６と下位切替回路３２７と素子ストリング回路３２８とを備えて構成される。

下位側の素子ストリング回路３２８は、図１４に示すように、それぞれ抵抗Ｒar1…Ｒarx、及び、Ｒbr1…Ｒbrxを用いたＲ−２Ｒラダー形式に構成される。下位切替回路３２７は、これらの抵抗Ｒar1…Ｒarx、及び、Ｒbr1…Ｒbrxの接続状況に合わせて図示のように構成されている。下位切替回路３２７は、スイッチＳad1…Ｓadx、Ｓbd1…Ｓbdxを用いて構成されている。

ノードＮｐ１はスイッチＳad1…Ｓadxの一端と接続されており、ノードＮｍ１はスイッチＳbd1…Ｓbdxの一端と接続されている。そして、スイッチＳad1…Ｓadxの他端とスイッチＳbd1…Ｓbdxの他端とはそれぞれ共通接続されている。また、これらのスイッチＳad1…Ｓadx、Ｓbd1…Ｓbdxの共通接続点とＲ−２Ｒラダーの各抵抗Ｒr3、Ｒr6、Ｒr9、Ｒrx-1とはそれぞれ接続されている。ノードＮm1とアナログ信号出力ＤＡＣ１の端子との間には抵抗Ｒr1、Ｒr2、Ｒr5、Ｒr8、Ｒr11が直列接続されている。スイッチＳad1、Ｓbd1との共通接続点と抵抗Ｒr2とＲr5との共通接続点との間には抵抗Ｒr3、Ｒr4が直列接続されている。また、スイッチＳadx、Ｓbdxとの共通接続点と抵抗ＲrxとＲr11との共通接続点との間には抵抗Ｒrx-1、Ｒrxが直列接続されている。その他の抵抗の接続関係は図１４の記載をもって省略する。

下位Ｄ／Ａ変換部３１８は、下位デコーダ２９と下位切替回路３３０と素子ストリング回路３３１とを備える。下位Ｄ／Ａ変換部３１８の下位切替回路３３０と素子ストリング回路３３１は、下位Ｄ／Ａ変換部３１４の下位切替回路３２７と素子ストリング回路３２８とそれぞれ同一構成である。このため、下位Ｄ／Ａ変換部３１８は、下位Ｄ／Ａ変換部３１４の抵抗Ｒｒ１…Ｒｒｘ、スイッチＳad1…Ｓadx、Ｓbd1…Ｓbdxと同一符号を付して説明を省略する。

図１４には説明を理解しやすくするため、素子ストリング回路３２８を構成する全ての抵抗Ｒr1…Ｒrxに同じ抵抗値のものを用いて図示している。Ｒ−２Ｒラダー方式のＤ／Ａ変換回路の動作は一般的であるためその詳細説明を省略する。このような実施形態においても同様の作用効果が得られる。

（第４実施形態）
図１５は第４実施形態の追加説明図を示す。図１５に示すように、第１実施形態で説明した共通Ｄ／Ａ変換器４の出力を、別途構成された差動入力型のＡ／Ｄ変換回路４０の基準電圧ＶREFP2、ＶREF2として印加しても良い。すなわち差動入力型のＡ／Ｄ変換回路４０を信号印加対象としても良い。このように構成することで、Ａ／Ｄ変換回路４０に高精度の基準電圧ＶREFP2、ＶREFM2を印加できるようになり、しかも、基準電圧ＶREFP2、ＶREFM2を容易に可変できる。

（他の実施形態）
本発明は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。

「電子制御装置」として、空燃比センサ２の信号処理装置１を例示した形態を示したが、電子制御装置として共通Ｄ／Ａ変換器４、１０４、２０４、３０４を単体で用いた場合にも適用できる。

入力ディジタルデータＤｘ１、Ｄｘ２をｎ１ビットの上位ディジタルデータＤｕ１、Ｄｕ２とｎ２ビットの下位ディジタルデータＤｄ１、Ｄｄ２に分けた形態を示したが、素子ストリング回路２３、１２３を、一対の上位Ｄ／Ａ変換部１１、１５又は上位Ｄ／Ａ変換部１１１、１１５で共用する構成であれば、その下位ディジタルデータＤｄ１、Ｄｄ２は２以上の複数段に分けて段階的にＤ／Ａ変換処理するようにしても良い。すなわち、全体で３以上の複数段に分けてＤ／Ａ変換処理するようにしても良い。

前述した複数の実施形態を組み合わせて構成しても良い。例えば、第１実施形態の構成に第３実施形態の構成を組み合わせて構成しても良い。なお、特許請求の範囲に記載した括弧内の符号は、本発明の一つの態様として前述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。

図面中、１は空燃比センサの信号処理装置（電子制御装置）、２は空燃比センサ（信号印加対象）、４、１０４、２０４、３０４は共通Ｄ／Ａ変換器（電子制御装置）、９、１０、２０９、２１０はＤ／Ａ変換回路、１１、１５、１１１、１１５は上位Ｄ／Ａ変換部、１４、１８、１１４、１１８、２１４、２１８、３１４、３１８は下位Ｄ／Ａ変換部、２３、１２３は素子ストリング回路（２３は抵抗分圧回路、１２３はコンデンサ分圧回路）、４０はＡ／Ｄ変換回路（信号印加対象）、ＤＡＣ１、ＤＡＣ２はアナログ信号、Ｄｘ１、Ｄｘ２はディジタルデータ、Ｄｕ１、Ｄｕ２は上位ディジタルデータ、Ｄｄ１、Ｄｄ２は下位ディジタルデータ、を示す。

Claims (10)

1. 一対の入力ディジタルデータ（Ｄｘ１、Ｄｘ２）をＤ／Ａ変換処理し一対のアナログ信号（ＤＡＣ１、ＤＡＣ２）をそれぞれ出力する一対のＤ／Ａ変換回路（９、１０；２０９、２１０）を備え、前記一対のＤ／Ａ変換回路による一対のアナログ信号を差電圧としこの差電圧に対応した信号を信号印加対象（２、４０）に出力する電子制御装置（１、４、１０４、２０４、３０４）であって、
   前記Ｄ／Ａ変換回路は、それぞれ、
   前記入力ディジタルデータを上位ディジタルデータ（Ｄｕ１、Ｄｕ２）とその１又は複数の下位ディジタルデータ（Ｄｄ１、Ｄｄ２）とに分けて別々に変換処理を行うものであり、
   所定の基準電圧（ＶREFP、ＶREFM）を分圧して分圧電圧を出力する素子ストリング回路（２３；１２３）を用いて前記上位ディジタルデータに応じてアナログ変換処理し前記上位ディジタルデータに応じて互いに異なる絶対電圧範囲の最大値及び最小値を出力する上位Ｄ／Ａ変換部（１１、１５；１１１、１１５）と、
   前記上位Ｄ／Ａ変換部により出力される絶対電圧範囲の最大値及び最小値を基準電圧として、前記下位ディジタルデータに応じてアナログ変換処理する下位Ｄ／Ａ変換部（１４、１８；１１４、１１８；２１４、２１８；３１４、３１８）と、を備え、
   前記素子ストリング回路（２３；１２３）は、前記一対のＤ／Ａ変換回路（９、１０；２０９、２１０）の上位Ｄ／Ａ変換部（１１、１５；１１１、１１５）の間で共用される電子制御装置。
2. 請求項１記載の電子制御装置において、
   前記素子ストリング回路は、前記基準電圧を分圧する分圧抵抗（Ｒ１、Ｒ２…Ｒｘ）を用いた抵抗分圧回路（２３）、又は、前記基準電圧を分圧する分圧コンデンサ（Ｃ１、Ｃ２…Ｃｘ）を用いたコンデンサ分圧回路（１２３）により構成される電子制御装置。
3. 請求項１又は２記載の電子制御装置において、
   前記下位Ｄ／Ａ変換部（１４、１８）は、複数の抵抗（Ｒd1…Ｒdx）を用いた第２の素子ストリング回路（２８、３１）を備える抵抗ストリング方式により構成される電子制御装置。
4. 請求項１又は２記載の電子制御装置において、
   前記下位Ｄ／Ａ変換部（３１４、３１８）は、複数の抵抗（Ｒr1…Ｒrx）をＲ−２Ｒラダー形式に構成した第２の素子ストリング回路（３２８、３３１）を備えて構成される電子制御装置。
5. 請求項１から４の何れか一項に記載の電子制御装置において、
   前記上位Ｄ／Ａ変換部は、前記素子ストリング回路の分圧電圧の中で前記上位ディジタルデータに応じて一対の電圧を選択することで当該一対の電圧を最大値及び最小値とした前記絶対電圧範囲を出力する上位切替回路（２０、２２）をさらに備え、
   前記上位切替回路により出力される前記絶対電圧範囲の最大値及び最小値のうちの一方の電圧を入力し前記下位Ｄ／Ａ変換部の一の基準電圧として印加する第１のバッファ回路（１２、１６）と、
   前記上位切替回路により出力される前記絶対電圧範囲の最大値及び最小値のうちの他方の電圧を入力し前記下位Ｄ／Ａ変換部の他の基準電圧として印加する第２のバッファ回路（１３、１７）と、をさらに備え、
   前記上位切替回路は、
   前記上位ディジタルデータ（Ｄｕ１、Ｄｕ２）がインクリメントされるときには、
   前回に選択された前記一方の電圧を第１のバッファ回路に入力させて一の基準電圧としたまま、前回に選択された前記他方の電圧を切替えて前記第２のバッファ回路に入力させて他の基準電圧とするか、または、
   前回に選択された前記他方の電圧を第２のバッファ回路に入力させて他の基準電圧としたまま、前回に選択された前記一方の電圧を切替えて前記第１のバッファ回路に入力させて一の基準電圧とする電子制御装置。
6. 請求項１から５の何れか一項に記載の電子制御装置において、
   前記上位Ｄ／Ａ変換部（１１、１５、１１１、１１５）は、前記下位Ｄ／Ａ変換部（１４、１８、２１４、２１８）よりＤ／Ａ変換精度の高い構成とされている電子制御装置。
7. 請求項６記載の電子制御装置において、
   前記上位Ｄ／Ａ変換部（１１、１５）の素子ストリング回路（２３）は、分圧抵抗（Ｒ１、Ｒ２…Ｒｘ）による抵抗分圧回路を用いた半導体装置（３３）により構成されると共に、
   前記下位Ｄ／Ａ変換部（１４、１８）は、分圧抵抗（Ｒd1、Ｒd2…Ｒdx）を備えた抵抗分圧回路による素子ストリング回路（２８、３１）を前記半導体装置にさらに備え、
   前記上位Ｄ／Ａ変換部の素子ストリング回路は、分圧抵抗を電流が通過する断面積が前記下位Ｄ／Ａ変換部の素子ストリング回路の分圧抵抗の断面積よりも広い電子制御装置。
8. 請求項６記載の電子制御装置において、
   前記上位Ｄ／Ａ変換部（１１１、１１５）の素子ストリング回路（１２３）は、分圧コンデンサ（Ｃ１、Ｃ２…Ｃｘ）を用いた半導体装置（２３３）により構成されると共に、
   前記下位Ｄ／Ａ変換部（２１４、２１８）は、分圧コンデンサ（Ｃd1、Ｃd2…Ｃdx）による素子ストリング回路（２２８、２３１）を前記半導体装置にさらに備え、
   前記上位Ｄ／Ａ変換部の素子ストリング回路は、前記分圧コンデンサの対向面積が前記下位Ｄ／Ａ変換部の素子ストリング回路の分圧コンデンサの対向面積よりも広くされている電子制御装置。
9. 請求項１から８の何れか一項に記載の電子制御装置において、
   前記信号印加対象（２）は、空燃比を検出する空燃比センサ（２）であり、
   前記下位Ｄ／Ａ変換部は、前記空燃比センサ（２）の上流端子（２ａ）及び下流端子（２ｂ）に印加する電子制御装置。
10. 請求項１から８の何れか一項に記載の電子制御装置において、
    前記信号印加対象（４０）は、別途構成された差動入力型のＡ／Ｄ変換回路（４０）であり、
    前記下位Ｄ／Ａ変換部は、前記差動入力型のＡ／Ｄ変換回路の基準電圧（Ｖrefp2、Ｖrefm2）として印加する電子制御装置。

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