JP5269131B2

JP5269131B2 - 比較回路および並列型アナログデジタル変換器

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Description

この発明の実施の形態は、比較回路および並列型アナログデジタル変換器に関し、たとえばDCオフセット電圧補正方法に関する。

入力アナログ信号と参照信号の大小関係を比較し、比較結果を論理レベルの信号に変換して出力する比較回路においては、使用するトランジスタの製造ばらつきなどに起因したDCオフセット電圧により、基準となる参照電圧に誤差が生ずる問題がある。

例えば、一定間隔の電圧を発生する抵抗列と、発生した電圧を参照電圧として利用する複数の比較回路で構成され、入力アナログ信号のデジタル変換を行う並列型アナログデジタル変換器では、DCオフセット電圧による誤差を最小分解能(LSB)より十分小さな値に抑えなければ、所望の分解能が得られなくなることが知られている。

DCオフセット電圧補正技術を用い、この誤差を小さくすると、分解能を向上することが出来る。

従来のDCオフセット電圧補正技術では、LSBより十分小さい間隔で多数の参照電圧を用意し、発生したDCオフセット電圧を打ち消す方向に参照電圧をずらすことで補正していた。

米国特許第5861829号明細書

しかしながら、上記した従来技術においては、LSBより十分小さな電圧間隔で多数の参照電圧を作るための抵抗列を構成する抵抗の数が多くなり、回路面積が増大するという問題があった。

この発明は、従来よりも回路面積を小さくした比較回路およびアナログデジタル変換器を提供することを目的とする。

本発明の一態様としての比較回路は、入力端子と、第1抵抗列と、第1スイッチ制御回路と、第２抵抗列と、第2スイッチ制御回路と、比較部と、を備える。

前記入力端子は、入力信号を受ける。

前記第1抵抗列は、所定の電圧範囲を分割して複数の第1参照電圧を生成する。

前記第1スイッチ制御回路は、前記複数の第1参照電圧のうち事前に決定した1つを選択する。

前記第2参照電圧発生回路は、前記所定の電圧範囲を前記第1参照電圧の間隔以上の間隔で分割して、複数の第2参照電圧を生成する。

前記第2スイッチ制御回路は、前記複数の第2参照電圧のうち事前に決定した1つを選択する。

前記比較部は、前記第1スイッチ制御回路により選択された第1参照電圧に応じた電流を生成する第1トランジスタと、前記第1トランジスタよりも小さいアスペクト比を有し前記第2スイッチ制御回路より選択された第2参照電圧に応じた電流を生成する第2トランジスタと、前記入力信号に応じた電流を生成する第3トランジスタと、を含み、前記第3トランジスタによる電流を、前記第1および第2トランジスタによる電流の合成電流と比較することにより、論理値を表す論理信号を生成する。

前記第1スイッチ制御回路は、前記第2スイッチ制御回路に前記第2参照電圧のうちの任意の1つを選択させた状態で、選択する第1参照電圧を順次切り替えることで、前記論理値が反転する2つの隣接する第1参照電圧を特定し、特定した第1参照電圧のうちの1つを選択することを決定する。

前記第2スイッチ制御回路は、前記第1スイッチ制御回路が、決定した第1参照電圧を選択した状態で、選択する第2参照電圧を順次切り替えることで、前記論理値が反転する2つの隣接する第2参照電圧を特定し、特定した第2参照電圧のうちの1つを選択することを決定する。

DCオフセット電圧が発生しない理想的な1bitの並列型アナログデジタル変換器の回路ブロック図と入出力信号関係を示したグラフを示す図。 DCオフセット電圧が発生する一般的な1bitのアナログデジタル変換器の回路ブロック図と入出力信号関係を示したグラフを示す図。並列型アナログデジタル変換器にDCオフセット電圧補正回路を追加した回路のブロック図。第1の実施の形態に関わるDCオフセット電圧補正回路を持つ比較回路の回路ブロック図。第1の実施の形態に関わる比較回路の回路図。図5の比較回路に利用されるラッチ回路の回路構成例を示す図。オフセット電圧補正回路を用いて、種々の入力換算オフセット電圧を補正した場合に短絡されるスイッチの一覧表を示す図。第2の実施の形態に関わるDCオフセット電圧補正回路を持つ比較回路の回路ブロック図。第3の実施の形態に関わるDCオフセット電圧補正回路を持つ比較回路の回路ブロック図。第4の実施の形態に関わるDCオフセット電圧補正回路を持つ比較回路の回路ブロック図。第4の実施の形態に関わる比較回路の回路図。第4の実施の形態に関わるオフセット電圧補正回路を用いて、種々の入力換算オフセット電圧を補正した場合に短絡されるスイッチの一覧表を示す図。第5の実施の形態に関わるNbit並列型アナログデジタル変換器の回路図。 DCオフセット電圧が発生しない理想的なNbit並列型アナログデジタル変換器の回路図。

以下、図面を参照しながら、本発明の実施の形態について、説明する。

まず本発明者が、本発明の実施の形態を着想するに至った経緯について説明する。

図1は、DCオフセット電圧が発生しない理想的な1bitの並列型アナログデジタル変換器を示している。比較部100は、入力端子2に入力する入力電圧Vinと、入力端子3に入力する参照電圧Voの大小を比較する。Vin≦Voならば、論理値0に相当するVssを、Vin>Voならば、論理値1に相当するVddの電圧を、出力端子4から出力電圧Voutとして出力する。

今、Vinの電圧範囲はVrefm≦Vin≦Vrefpとする。参照電圧Voは、参照電圧発生回路10内で、等しい抵抗値Rを持つ抵抗10_1、10_2によりVrefpとVrefmの間を分割することで発生させられている。すなわち、Vo=(Vrefm+Vrefp)/2である。図1のグラフに示されるように、VinとVoの大小関係により、Voutの値が電源電位Vddか、あるいはグランド電位Vssになる。このとき、1LSB（最小分解能）は、(Vrefp-Vrefm)/2となる。

図2は、DCオフセット電圧が発生する一般的な1bitのアナログデジタル変換器を示している。電圧源5は、比較部100内で発生したDCオフセット電圧の入力端子2に換算したDCオフセット電圧Voffを示している。この場合、図2のグラフに示されるように、理想値Voからのずれが生じ、Vin= Vo-Voffとなった時点で、比較部100の出力がVssからVddに変わる。結果として、アナログデジタル変換器の分解能が、劣化する。

図3は、図2の並列型アナログデジタル変換器にDCオフセット電圧補正回路20を追加した回路を示している。DCオフセット電圧補正回路20は、参照電圧発生回路30とスイッチ群40、スイッチ制御回路50からなる。

参照電圧発生回路30では、Vinの電圧範囲Vrefp〜Vrefmの間で、Voを中心に、Vcal=+0.1LSBで、等間隔の計21種類の電圧が、端子30_1〜30_21から出力されている。端子30_K+1(Kは整数でK=1〜20)の電圧は、端子30_Kの電圧よりVcalだけ大きいとする。

スイッチ群40内のスイッチ40_1〜40_21は、それぞれ端子30_1〜30_21と入力端子3の間に接続されている。

スイッチ制御回路50は、DCオフセット電圧補正動作時、比較部100の出力電圧Voutの値に基づき、スイッチ40_1〜40_21のいずれか一つのみを短絡(ON)させ、残りは開放(OFF)させる。出力電圧Voutが、Vddならば、参照電圧を1レベル(Vcal)だけ上昇させ、反対に、Vssならば、参照電圧を1レベルだけ低下させるように、スイッチ40_1〜40_21をON/OFF制御する。

DCオフセット電圧補正回路20は、例えば以下のように動作する。まず、入力端子2に基準となる理想的な電圧Voを入力させる。一方、スイッチ40_11をONさせることで、参照電圧発生回路30から入力端子3に初期値として、Voを入力させる。

Voff>0Vだとすると、入力電圧は参照電圧よりオフセット電圧Voffだけ大きいので、比較部100の出力電圧VoutはVddとなる。Vddなので、スイッチ制御回路50は、スイッチ40_11をOFFし、代わりに40_12をONさせる。このON/OFFにより、入力端子3の電圧は、Vcal=＋0.1LSBだけ上昇し、Vo+Vcalとなる。この動作は、VoutがVssに反転するまで繰り返される。

反転すると、今度は、入力端子3の電圧がVcalだけ低下するように、スイッチ制御回路50がスイッチ群40内のスイッチをON/OFFして、Vout=Vddとなる。この状態に達すると、Voutとして、VddとVssが繰り返し出力される定常状態になる。

定常状態時、比較部100の参照電圧と、理想値Voとのズレは±Vcal以内になっている。このON/OFF状態を保持して、DCオフセット補正動作を終了させれば、比較部100の参照電圧は、理想値Voから±0.1LSBの残留誤差範囲内に補正され、分解能が向上する。

このDCオフセット補正方法におけるVoffの補正範囲は、参照電圧発生回路30の発生する電圧範囲で決まる。上記の例では、-1/2(Vrefp-Vrefm)≦Voff≦1/2(Vrefp-Vrefm)、つまり、-1LSB〜1LSBとなる。

しかしながら、このDCオフセット補正方法では、Vcal間隔の電圧を発生するための参照電圧発生回路30に使用する抵抗の数が増加する。例えば、図3の場合、抵抗値R/10の抵抗が20個必要で、その数は、図1の場合の10倍となる。抵抗のばらつきを考慮すると、参照電圧発生回路に用いる抵抗1つあたりの面積をあまり変更出来ないので、抵抗数の増加は、回路面積の増加につながる。また、近年のプロセス微細化技術進歩に伴い、トランジスタサイズは徐々に小さくなっている一方、抵抗など受動素子の小面積化は進んでおらず、抵抗数の増加による回路面積への影響が、相対的に増大してきている。

以上のように、図3で説明したDCオフセット補正方法を用いると、LSBより小さな電圧を抵抗列により多数用意する必要があり、使用する抵抗の数が増加し、回路面積が大きくなるという問題がある。

そこで、本発明の実施の形態では、これまでのDCオフセット電圧補正範囲、および残留誤差範囲を維持しつつ、回路面積を小さくすることを可能としたDCオフセット電圧補正方法を提供する。

（第1の実施の形態）
図4は、第1の実施の形態に関わる比較回路の回路ブロック図である。

比較部1は、信号入力端子2、3_1、3_2と、信号出力端子4を有する。端子2からは入力信号として、入力電圧Vinが入力する。端子3_1、3_2には、それぞれ第1および第2参照電圧が入力される。

Vinの電圧範囲は、図3と同様、Vrefm≦Vin≦Vrefpとする。信号出力端子4からは、比較部1の論理値を表す論理信号を出力する。比較部1内で発生するDCオフセット電圧を端子2への入力に換算した値をVoffとし、これを電圧源5で示す。

DCオフセット電圧補正回路21は、参照電圧発生回路31、32、スイッチ群41、42、スイッチ制御回路51、52からなる。

参照電圧発生回路31は、複数の抵抗を直列に接続した第1抵抗列を含み、所定の電圧範囲（ここではVrefp〜Vrefm）を第1抵抗列で分割して、複数の参照電圧（第1参照電圧）を生成する。具体的に、入力電圧Vinの電圧範囲Vrefp〜Vrefmの間で、Voを中心に、Vcal=+0.25LSBで、等間隔の計9種類の電圧を発生させる。発生させられた電圧は、出力端子31_1〜31_9から出力される。出力端子31_K+1(Kは整数でK=1〜8)からの出力電圧は、出力端子31_Kからの出力電圧より0.25LSBだけ大きいとする。

スイッチ群41内のスイッチ41_1〜41_9は、出力端子31_1〜31_9のいずれか一つと入力端子3_1の間に接続されている。スイッチ群41のスイッチ41_1〜41_9は、スイッチ制御回路51の制御の下、いずれか1つがON、残りがOFFされることで、参照電圧発生回路31で生成された電圧のうちの1つを選択する。スイッチ群41はたとえば第1スイッチ群に対応する。

参照電圧発生回路32は、複数の抵抗を直列に接続した第2抵抗列を含み、参照電圧発生回路31より広い間隔で、所定の電圧範囲を分割することで、複数の参照電圧（第2参照電圧）を生成する。具体的に、入力電圧Vinの電圧範囲Vrefp〜Vrefmの間で、Voを中心に、Vcal=+0.5LSBで等間隔の計5種類の電圧が発生させられる。発生させられた電圧は、出力端子32_1〜32_5から出力される。出力端子32_K+1(Kは整数でK=1〜4)からの出力電圧は、出力端子32_Kからの出力電圧より0.5LSBだけ大きいとする。

スイッチ群42内のスイッチ42_1〜42_5は、出力端子32_1〜32_5のいずれか一つと入力端子3_2の間に接続されている。

スイッチ制御回路51は、DCオフセット電圧補正動作時、比較部1の出力電圧Voutに基づき、スイッチ41_1〜41_9のいずれか一つのみを短絡(ON)させ、残りは開放(OFF)させる。これにより参照電圧発生回路31による複数の参照電圧のうちの1つが選択され、選択された参照電圧が、入力端子3＿1に入力される。スイッチ制御回路51は、たとえば第1スイッチ制御回路に対応する。

スイッチ制御回路52は、DCオフセット電圧補正動作時、比較部1の出力電圧Voutに基づき、スイッチ42_1〜42_5のいずれか一つのみを短絡(ON)させ、残りは開放(OFF)させる。これにより参照電圧発生回路32による複数の参照電圧のうちの1つが選択され、選択された参照電圧が、入力端子3＿2に入力される。スイッチ制御回路52は、たとえば第2スイッチ制御回路に対応する。

スイッチ制御回路51によるスイッチ群41の制御と、スイッチ制御回路52によるスイッチ群42の制御は、それぞれ図3に示したスイッチ制御回路50によるスイッチ群40の制御と同じである。

すなわち、出力電圧Voutが、Vddならば、参照電圧を1レベルだけ上昇させ、反対に、Vssならば、参照電圧を1レベルだけ低下させるようにON/OFFする。ただし、動作の順番が決まっており、スイッチ制御回路51が先に動作し、次に、スイッチ制御回路52が動作する。スイッチ制御回路51とスイッチ制御回路52は同時に動作しない。

図5は、図4に示した比較部1の回路構成を示す。

NMOSトランジスタ11のゲート端子2には入力電圧（入力信号）が入力される。NMOSトランジスタ12、13のゲート端子3_1、3_2には、スイッチ群41、42を介して、参照電圧発生回路31、32からの参照電圧がそれぞれ入力される。NMOSトランジスタ13のアスペクト比は、NMOSトランジスタ12のアスペクト比よりも小さい。

NMOSトランジスタ12は、入力された参照電圧に応じた電流を生成する。NMOSトランジスタ12は、たとえば第1トランジスタに対応する。同様に、NMOSトランジスタ13は、入力された参照電圧に応じた電流を生成する。NMOSトランジスタ13は、たとえば第2トランジスタに対応する。NMOSトランジスタ11は、入力電圧に応じた電流を生成する。NMOSトランジスタ11は、たとえば第3トランジスタに対応する。

今、NMOSトランジスタ11、12、13のアスペクト比を、1:0.8:0.2とする。NMOSトランジスタ11〜13のソース端子は、Vssに接地されている。NMOSトランジスタ11のドレイン端子には、ラッチ回路6の電流入力端子6_2に接続されている。NMOSトランジスタ11による生成電流は端子6＿2に入力される。NMOSトランジスタ12、13のドレイン端子には、ラッチ回路6の入力端子6_1が、共通に接続されている。NMOSトランジスタ12、13による電流は合成点7で合成され、合成電流が端子6＿1に与えられる。

ラッチ回路6は、端子6_1に入力する電流と、端子6_2に入力する電流の大小を比較し、比較結果を出力端子4から出力する。端子6_2の入力電流が、端子6_2の入力電流より大きい場合は、論理値1に相当するVddを、反対の場合は、論理値0に相当するVssを、それぞれ端子4から出力する。

図6に比較部1の具体的な構成例を示す。スイッチ101がOnし、同時に、スイッチ102、103がOffするとき、比較動作を開始する。スイッチ101がOffし、同時に、スイッチ102、103がOnするとき、出力端子4が、前の値に依らず、電源電圧にリセットされる。スイッチ101〜103は、比較動作とリセット動作を繰り返し行う。スイッチ101がなく、NMOSトランジスタ11〜13のソース端子が接地していてもよい。

図4のDCオフセット電圧補正回路21は、以下のように補正動作を行う。まず、端子2に対して、理想値Voを入力した上で、スイッチ制御回路51を動作させる。初期値として、スイッチ群42の中のスイッチ42_3がONしており、NMOSトランジスタ13のゲート端子3_2へVoが入力されている。スイッチ42_3は、電圧範囲の中間電圧を選択するスイッチである。中間電圧以外の電圧を選択する場合でも本実施形態は有効である。

スイッチ制御回路51は、NMOSトランジスタ12のゲート端子3_1に入力する参照電圧が、比較部1の出力電圧Voutの値に応じて、電圧源5で示される入力換算DCオフセット電圧Voffを打ち消すように、スイッチ41_1〜41_9を制御する。

簡単化のため、NMOSトランジスタ11〜13のトランスコンダクタンス（入力電圧出力電流変換比）は、アスペクト比に比例していると仮定する。NMOSトランジスタ12のアスペクト比は、NMOSトランジスタ11の0.8倍なので、NMOSトランジスタ12のゲートに入力される参照電圧を理想値Voから+1LSBずらした場合のドレイン電流の増加は、NMOSトランジスタ11のゲート電圧を理想値Voから+0.8LSBずらした場合のドレイン電流の増加に等しくなる。参照電圧発生回路31による比較部1の実効的なDCオフセット電圧補正範囲は、補正単位が0.8×0.25=0.2LSB、補正範囲が-0.8LSB〜0.8LSBとなる。

このDCオフセット補正動作が定常状態に入ると、スイッチ制御回路51の動作を止める。このとき、定常状態時のスイッチ群41のON/OFFが保持される。このようにして、スイッチ制御回路51は、比較部1の出力する論理値が反転する2つの隣接する参照電圧を特定し、特定した2つの参照電圧のうちの任意の1つが出力されるように、スイッチ群を設定する。

次に、残留するDCオフセット電圧をさらに小さくするため、定常状態時のスイッチ群41の状態を保持しつつ、NMOSトランジスタ13のゲート端子に入力される参照電圧に関しても、スイッチ制御回路52、参照電圧発生回路32、スイッチ群42を用いて、同様のDCオフセット電圧補正動作を行う。つまり、スイッチ制御回路52は、比較部1の出力する論理値が反転する2つの隣接する参照電圧のうちの1つが出力されるように、スイッチ群を設定する。NMOSトランジスタ13への参照電圧の切り替えは0.5LSB単位だが、NMOSトランジスタ13のアスペクト比は、NMOSトランジスタ11の0.2倍だから、実効的に、参照電圧発生回路32による比較部1のDCオフセット補正単位は0.2×0.5=0.1LSB、補正範囲は-0.2LSB〜0.2LSBとなる。

このDCオフセット補正動作が定常状態に入ると、スイッチ制御回路52の動作を止める。このとき、定常状態時のスイッチ群42の状態が保持される。

DCオフセット電圧補正回路21による合計の調節範囲は、-(0.8+0.2)LSB〜(0.8+0.2)LSBであり、また最小補正範囲は、トランジスタ13での補正単位である0.1LSBであり、図3で示されるDCオフセット電圧補正範囲と等しい。

例えば、Voff=-1LSB、…、0.1 LSB、0.2 LSB、…、1LSBの時、定常状態においてONしているスイッチは図7のようになる。例えば、Voff=0.5LSBの場合を考える。

比較部1への入力電圧はVo+0.5LSBと考えることができるので、スイッチ制御回路51は、スイッチ41_7をONさせ、入力端子3_1のゲート電圧を、Voから0.5LSB増加させる。このとき、実効的には、0.8×0.5=0.4LSBのオフセット電圧が補正される。

ここで、スイッチ41_8がONした場合、NMOSトランジスタ11のゲート電圧は実効的に0.6LSBへ増加し、DCオフセットの大きさを超えるので、比較部1の出力する論理値が再び反転する。結果として、定常状態において、スイッチ41_7とスイッチ41_8の間でON/OFFを繰り返すことになる。スイッチ41＿7による参照電圧と、スイッチ41＿8による参照電圧は、比較部1の出力する論理値を互いに反転させる関係にあるといえる。

仮に、スイッチ制御回路51の動作終了直前に、スイッチ41_7がONしていたとすると、スイッチ制御回路51はスイッチ41_7のON状態を記憶、保持し、残留DCオフセットは0.1LSBとなる。この状態で、スイッチ制御回路52を動作させる。なお、スイッチ41＿7でなく、41＿8がONしていた場合は、スイッチ制御回路51はスイッチ41_8のON状態を記憶、保持する。このようにスイッチ制御回路51は、比較部1の出力する論理値を互いに反転させる2つの参照電圧のうちの1つが出力されるように、スイッチ群を設定する。

スイッチ42_4がONすると、実効的に0.2×0.5=0.1LSBのオフセット電圧が補正され、残留DCオフセットが0になる。実際には、上記DCオフセット補正動作においては、絶対値が0.1LSBより小さなDCオフセット電圧は補正されず残るため、残留オフセットは±0.1LSB以内となる。

図4に見られるように、本実施の形態における抵抗の数は、参照電圧発生回路31、32で合計12個であり、図3の参照電圧発生回路30に比べ半減しており、よって、回路面積を小さくできる。

なお、本実施形態では図4の参照電圧発生回路31，32ではそれぞれ異なる幅の参照電圧を発生させたが、それぞれ同じ幅の（すなわち同じ値の）参照電圧を発生させてもよい。

（第2の実施の形態）
図8は、第2の実施の形態に関わる比較回路の回路ブロック図である。参照電圧発生回路32が取り除かれ、スイッチ群42がスイッチ群41とともに参照電圧発生回路31の抵抗列に接続されている。スイッチ群41は、参照電圧発生回路31で生成される参照電圧のすべての中から選択を行うのではなく、一定間隔毎の一部の参照電圧の中から選択を行う。

参照電圧発生回路を共用化することにより、用いられている抵抗の数は、8個となり、図4よりさらに少なくできる。これにより、回路面積を小さくできる。

（第3の実施の形態）
図9は、第3の実施の形態に関わる比較回路の回路図である。図8に示した第2の実施の形態と異なる点は、比較部1のNMOSトランジスタ11〜13のアスペクト比が1:0.8:0.4であることと、スイッチ群42に含まれるスイッチ数がスイッチ群41と同様、9つあることである。

NMOSトランジスタ11〜13のトランスコンダクタンス（入力電圧出力電流変換比）は、アスペクト比に比例していると仮定する。このとき、第1の実施の形態と同様、スイッチ制御回路51を用いた比較部1のDCオフセット電圧補正範囲は、実効的に、補正単位は0.8×0.25=0.2LSB、補正範囲は-0.8LSB〜0.8LSBとなる。

このDCオフセット補正動作が定常状態に入ると、スイッチ制御回路51の動作を止める。このとき、定常状態時のスイッチ群41のON/OFFが保持される。

次に、残留するDCオフセット電圧をさらに小さくするため、NMOSトランジスタ13のゲート端子に入力される参照電圧に関しても、スイッチ制御回路52、参照電圧発生回路32、スイッチ群42を用いて、同様のDCオフセット電圧補正動作を行う。

本実施の形態では、NMOSトランジスタ13への参照電圧の切り替えは、0.25LSB単位となる。NMOSトランジスタ13のアスペクト比は、NMOSトランジスタ11の0.4倍だから、実効的に、参照電圧発生回路31による比較部1のDCオフセット補正単位は、0.4×0.25=0.1LSBとなり、第1および2の実施の形態と同じとなる。一方、補正範囲は-0.4LSB〜0.4LSBとなり、上記した第1および第2の実施の形態よりも、補正範囲が大きくなる。

これにより、DCオフセット補正範囲に冗長性が生じる。もし、比較部1や参照電圧発生回路31内の抵抗列の抵抗ばらつきやレイアウトばらつき等で、NMOSトランジスタ12によるDCオフセット補正が補正単位0.2LSBを超えたとしても、NMOSトランジスタ13によるDCオフセット補正で補正できる。よって、より正確なDCオフセット補正が可能になる。

つまり、第1トランジスタの電流変化量の最小値よりも、第2トランジスタのドレイン電流変化量の最大値の方が大きいことにより、第1トランジスタの調整範囲の最小値と、第2トランジスタの調整範囲の最大値に冗長性を持たせる、つまり補正範囲が重なるようにすることで、より誤差に強い回路構成にする。

DCオフセット電圧補正回路23による合計の調節範囲は、-(0.8+0.4)LSB〜(0.8+0.4)LSBであり、図3を用いて説明したDCオフセット電圧補正範囲を満足する。また、DCオフセット電圧補正回路23による最小補正範囲は、トランジスタ13での補正単位である0.1LSBであり、図3の例と同じである。

図9では、図8同様、参照電圧発生回路を共用化することにより、用いられている抵抗の数は8個としており、図4よりさらに少なくできる。これにより、回路面積を小さくできる。

（第4の実施の形態）
図10は、第4の実施の形態に関わる比較回路の回路ブロック図を示す。

比較部1Aは、入力信号端子2、3_1、3_2、3_3、3_4、および出力端子4を有する。端子2からは信号Vinが入力する。端子3_1〜3_4には参照電圧が入力される。Vinの電圧範囲はVrefm≦Vin≦Vrefpとする。端子4からは、比較部1の比較結果である論理値を表す論理信号を出力する。比較部1A内のDCオフセットを入力端子2の入力に換算した値をVoffとし、これを電圧源5で示す。

図11は、比較部1の詳細な回路構成の例を示す。

NMOSトランジスタ11のゲート端子には、入力電圧が入力される。NMOSトランジスタ12〜15のゲート端子3_1〜3_4には、スイッチ群41〜44を介して参照電圧発生回路（第1参照電圧発生回路）33からの参照電圧がそれぞれ入力される。

今、NMOSトランジスタ11〜15のアスペクト比を、1:0.4:0.3:0.2:0.1とする。NMOSトランジスタ11〜15のソース端子はVssに接地されている。NMOSトランジスタ11のドレイン端子は、ラッチ回路6の端子6_2に、接続されている。NMOSトランジスタ12〜15のドレイン端子は、ラッチ回路6の端子6_1に、共通に接続されている。

DCオフセット電圧補正回路24は、参照電圧発生回路33、スイッチ群41〜44、スイッチ制御回路51〜54からなる。スイッチ制御回路51〜54は、それぞれスイッチ群41〜44を構成するスイッチの1つのみをONする。スイッチ制御回路は51→52→53→54の順に動作する。動作については、第1の実施の形態に準ずる。

例えば、Voff=-1LSB、…、0.1 LSB、0.2 LSB、…、1LSBの時、定常状態においてONしているスイッチは、図12のようになり、第1の実施の形態同様のDCオフセット電圧補正範囲と残留オフセット電圧が得られる。

図10に示されるように、参照電圧発生回路33に使用される抵抗数は2つであり、回路面積をより一層、小さくできる。

（第5の実施の形態）
図13は、第5の実施の形態に関わるNbitの並列型アナログデジタル変換回路を示す。参照電圧発生回路34は、並列型アナログデジタル変換回路の1LSB間隔の電圧を発生し、端子34_0〜34_2^Nから出力する。

比較部1_1〜1_2^N-1として、図10の比較部1Aと同じ構成のものが使用されている。比較部1_1〜1_2^N-1に対応するDCオフセット電圧補正回路を24_1〜24_2^N-1により示す。

例えば、比較部1_K(K=1〜2^N-1)において、入力端子2_K、入力端子3_1_K〜3_4_Kは、それぞれ、図10の比較部Aの入力端子2、3_1〜3_4に相当する。

DCオフセット電圧が発生しない場合の理想的な参照電圧は、入力端子34_Kから出力される。理想的な参照電圧より1LSB大きな電圧は、入力端子34_K+1から、それより1LSB小さな電圧は、入力端子34_K-1からそれぞれ出力される。

入力端子34_K-1、34_K、34_K+1から出力される参照電圧を、図10の参照電圧発生回路33で発生しているVrefm、Vo、Vrefpに対応させて、比較部1_KのDCオフセット電圧補正回路24_Kの参照電圧として利用すると、比較部1_Kの出力を、±1LSBの範囲で、±0.1LSBの残留オフセット電圧内に補正することが出来る。

図14は、DCオフセット電圧が発生しない場合の理想的な並列型アナログデジタル変換器を示す。理想的な場合でも、各比較部に対し参照電圧34_1〜34_2^N-1が必要である。図13と図14の比較から、本提案のDCオフセット電圧補正のために追加が必要な抵抗は、図13に示した抵抗34_Aと34_Bの2つのみであることがわかる。一方、図3を用いて説明したDCオフセット電圧補正を用いる場合では、0.1LSBの参照電圧を多数揃えるため、参照電圧発生回路35で使用される抵抗列に含まれる抵抗の個数は、図13の場合のほぼ10倍になる。

以上より、第5の実施の形態に関わるNbitの並列型アナログデジタル変換回路では、元々アナログデジタル変換のために参照電圧発生回路が存在し、これをDCオフセット電圧補正にも利用できるため、追加する抵抗の数を削減することが出来る。一方、図3で説明したようなDCオフセット電圧補正方法を用いる場合では、1LSB以下の電圧を多数用意しなければならず、抵抗の数が増加する。よって、第5の実施の形態に関わるDCオフセット電圧補正方法を実施すると、回路面積を大きく低減できる。

Claims

入力信号を受ける入力端子と、
所定の電圧範囲を分割して、複数の第1参照電圧を生成する第1抵抗列と、
前記複数の第1参照電圧のうち事前に決定した1つを選択する第1スイッチ制御回路と、前記所定の電圧範囲を前記第1参照電圧の間隔以上の間隔で分割して、複数の第2参照電圧を生成する第２抵抗列と、
前記複数の第2参照電圧のうち事前に決定した1つを選択する第2スイッチ制御回路と、前記第1スイッチ制御回路により選択された第1参照電圧に応じた電流を生成する第1トランジスタと、前記第1トランジスタよりも小さいアスペクト比を有し前記第2スイッチ制御回路より選択された第2参照電圧に応じた電流を生成する第2トランジスタと、前記入力信号に応じた電流を生成する第3トランジスタと、を含み、前記第3トランジスタによる電流を、前記第1および第2トランジスタによる電流の合成電流と比較することにより、論理値を表す論理信号を生成する、比較部と、を備え、
前記第1スイッチ制御回路は、前記第2スイッチ制御回路に前記第2参照電圧のうち任意の1つを選択させた状態で、選択する第1参照電圧を順次切り換えることで、前記論理値が反転する2つの隣接する第1参照電圧を特定し、特定した第1参照電圧のうちの1つを選択することを決定し、
前記第2スイッチ制御回路は、前記第1スイッチ制御回路が、決定した第1参照電圧を選択した状態で、選択する第2参照電圧を順次切り替えることで、前記論理値が反転する2つの隣接する第2参照電圧を特定し、特定した第2参照電圧のうちの1つを選択することを決定する、
比較回路。
前記任意の１つの第2参照電圧は、前記複数の第2参照電圧のうちの中間の電圧である
ことを特徴とする請求項1に記載の比較回路。
入力信号を受ける入力端子と、
所定の電圧範囲を分割して複数の参照電圧を生成する抵抗列と、
前記複数の参照電圧のうち事前に決定した1つを選択する第1スイッチ制御回路と、
前記複数の参照電圧のうち事前に決定した1つを選択する第2スイッチ制御回路と、
前記第1スイッチ制御回路により選択された参照電圧に応じた電流を生成する第1トランジスタと、前記第1トランジスタよりも小さなアスペクト比を有し前記第2スイッチ制御回路より選択された参照電圧に応じた電流を生成する第2トランジスタと、前記入力信号に応じた電流を生成する第3トランジスタと、を含み、前記第3トランジスタによる電流を、前記第1および第2トランジスタによる電流の合成電流と比較することにより、論理値を表す論理信号を生成する、比較部と、を備え、
前記第1スイッチ制御回路は、前記第2スイッチ制御回路に前記複数の参照電圧のうちの任意の1つを選択させた状態で、選択する参照電圧を順次切り替えることで、前記論理値が反転する2つの隣接する参照電圧を特定し、特定した参照電圧のうちの1つを選択することを決定し、
前記第2スイッチ制御回路は、前記第1スイッチ制御回路が、決定した参照電圧を選択した状態で、選択する参照電圧を順次切り替えることで、前記論理値が反転する2つの隣接する参照電圧を特定し、特定した参照電圧のうちの1つを選択することを決定する、
ことを特徴とする比較回路。
前記第2スイッチ制御回路は、前記複数の参照電圧のうち一定間隔毎の参照電圧を対象に、選択すべき参照電圧を決定する
ことを特徴とする請求項3に記載の比較回路。
前記任意の１つの参照電圧は、前記複数の参照電圧のうちの中間の電圧である
ことを特徴とする請求項3または4に記載の比較回路。
前記第1トランジスタのドレイン電流変化量の最小値よりも、前記第2トランジスタのドレイン電流変化量の最大値の方が大きい
ことを特徴とする請求項1ないし5のいずれか一項に記載の比較回路。
請求項1ないし6のいずれか一項に記載の比較回路を備えた並列型アナログデジタル変換器。