JP4382130B2

JP4382130B2 - Ａ／ｄ変換器

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Publication number: JP4382130B2
Application number: JP2007526866A
Authority: JP
Inventors: 順一中
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2006-09-19
Filing date: 2007-03-19
Publication date: 2009-12-09
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Description

本発明は、Ａ／Ｄ変換器に関し、特に、電源電圧や、温度、又は半導体素子の特性等の各変動に起因するＡ／Ｄ変換特性の劣化を抑制すると共にＡ／Ｄ変換器の面積を削減する技術に関する。

従来のＡ／Ｄ変換器の構成を図７に示す。同図に示したＡ／Ｄ変換器は、フルフラッシュ型のＡ／Ｄ変換器であって、参照電圧生成回路６０１と、差動増幅回路列６０２と、電圧比較回路列６０３と、コード化回路６０５とから構成される。

前記参照電圧生成回路６０１は、高圧側端子６０１Ｈに与えられる高圧側基準電圧と低圧側端子６０１Ｌに与えられる低圧側基準電圧との間の電圧を、ｍ＋１個の抵抗Ｒ１〜Ｒｍ＋１により分圧して、ｍ＋１個の参照電圧ＶＲ１〜ＶＲｍ＋１を生成している。前記生成された参照電圧ＶＲ１〜ＶＲｍ＋１は、差動増幅回路列６０２に入力される。この差動増幅回路列６０２は、ｍ＋１個の差動増幅回路Ａ１〜Ａｍ＋１を有し、これ等の差動増幅回路は、各々、同時に、アナログ信号電圧入力端子６０４から入力されたアナログ信号電圧ＡＩＮと、対応する参照電圧ＶＲ１〜ＶＲｍ＋１との差電圧を増幅して、相補的な電圧である正極出力電圧と負極出力電圧とを出力する。電圧比較回路列６０３は、ｍ＋１個の電圧比較回路Ｃｒ１〜Ｃｒｍ＋１を有し、これ等の電圧比較回路Ｃｒ１〜Ｃｒｍ＋１は、各々、同時に、対応する前段の差動増幅回路からの正極出力電圧と負極出力電圧との大小を比較する。コード化回路６０５は、前記電圧比較回路列６０３から出力されたｍ＋１組の比較結果を変換して、ディジタルデータ出力端子６０６から、所定の分解能を持つ１つのディジタルデータ信号ＤＯＵＴを出力する。

前記のような並列構成を有する従来のＡ／Ｄ変換器は、積分型、直並列型、パイプライン型などの種々のＡ／Ｄ変換器と比較して、高速なＡ／Ｄ変換が可能という長所を有する一方、分解能が大きくなるほど差動増幅回路及び電圧比較回路の個数が増加して、消費電力及び占有面積が増大するという短所を有している。

前記の短所に対して改善を図ったＡ／Ｄ変換器として、例えば特許文献１では、差動増幅回路の出力を抵抗等で分圧して補間する技術を開示している。この技術では、互いに隣接する２個の差動増幅回路の出力電圧間を補間し、その補間電圧を用いて電圧比較回路において電圧比較するため、補間しない場合と比較して、差動増幅回路の個数を補間ビット分の１に低減することができ、消費電力及び占有面積を削減することが可能である。

また、例えば特許文献２では、更に消費電力の削減を図ったＡ／Ｄ変換器として、電圧比較回路としてダイナミック型の電圧比較回路を用いたＡ／Ｄ変換器を開示している。この技術では、一般的なＡ／Ｄ変換器で用いられている高速動作及び応答性に優れた定電流型電圧比較回路に代えて、一定電流を必要としないダイナミック型電圧比較回路を用いるため、消費電力を大幅に削減することが可能である。

一方、近年では半導体デバイスの微細化に伴い、電源電圧が低く設定されている。これにより電圧比較回路の入力ダイナミックレンジが狭くなり、差動増幅回路の出力ダイナミックレンジが制限され、電源電圧変動や温度変動又はトランジスタ特性変動などによって差動増幅回路の出力ダイナミックレンジが変化し、電圧比較回路の入力ダイナミックレンジに一致しなくなり、Ａ／Ｄ変換器の精度が劣化するという問題があった。

前記の問題に対して改善を図ったＡ／Ｄ変換器として、例えば特許文献３では、差動増幅回路の出力ダイナミックレンジを、電圧比較回路の入力ダイナミックレンジに調整する技術を開示している。この特許文献３で開示しているＡ／Ｄ変換器の構成を図８に示す。同図に示したＡ／Ｄ変換器は、フルフラッシュ型のＡ／Ｄ変換器であって、参照電圧生成回路７０１と、差動増幅回路列７０２と、電圧比較回路列７０３と、コード化回路７０５と、調整回路７０７とから構成される。

前記参照電圧生成回路７０１は、高圧側端子７０１Ｈに与えられる高圧側基準電圧と低圧側端子７０１Ｌに与えられる低圧側基準電圧との間の電圧を、ｍ＋１個の抵抗Ｒ１〜Ｒｍ＋１により分圧して、ｍ＋１個の参照電圧ＶＲ１〜ＶＲｍ＋１を生成している。前記生成された参照電圧ＶＲ１〜ＶＲｍ＋１は、差動増幅回路列７０２に入力される。この差動増幅回路列７０２は、ｍ＋１個の差動増幅回路Ａ１〜Ａｍ＋１を有し、これ等の差動増幅回路Ａ１〜Ａｍ＋１は、各々、同時に、アナログ信号電圧入力端子７０４から入力されたアナログ信号電圧ＡＩＮと、対応する参照電圧ＶＲ１〜ＶＲｍ＋１のうちの一つの参照電圧との差電圧を増幅して、相補的な電圧である正極出力電圧と負極出力電圧とを出力する。電圧比較回路列７０３は、ｍ＋１個の電圧比較回路Ｃｒ１〜Ｃｒｍ＋１を有し、これ等の電圧比較回路Ｃｒ１〜Ｃｒｍ＋１は、各々、同時に、対応する前段の差動増幅回路からの正極出力電圧と負極出力電圧との大小を比較する。コード化回路７０５は、前記電圧比較回路列７０３から出力されたｍ＋１組の比較結果を変換して、ディジタルデータ出力端子７０６から、所定の分解能を持つ１つのディジタルデータ信号ＤＯＵＴを出力する。ここまでは先述したＡ／Ｄ変換器と同じである。

特許文献３で開示している特長的な技術である前記調整回路７０７は、差動増幅回路レプリカ７０８と、電圧比較回路レプリカ７０９と、基準電圧出力回路７１０と、演算増幅回路７１１と、平均電圧生成回路７１２と、ローパスフィルタ７１７とから構成される。前記差動増幅回路レプリカ７０８は、前記差動増幅回路列７０２を構成する差動増幅回路Ａ１〜Ａｍ＋１と同一構成であり、その２つの入力電圧は同一の電圧Ｖｏであり、差動増幅回路コモンモード電圧７１３を出力する。前記電圧比較回路レプリカ７０９は前記電圧比較回路列７０３を構成する電圧比較回路Ｃｒ１〜Ｃｒｍ＋１と同一構成であり、その入力電圧は前記差動増幅回路コモンモード電圧７１３であり、前記電圧比較回路レプリカ７０９の正極出力電圧と負極出力電圧とが前記平均電圧生成回路７１２の平均電圧生成抵抗ａ７１２ａと平均電圧生成抵抗ｂ７１２ｂとに各々入力され、それらの平均電圧である電圧比較回路コモンモード電圧７１４が得られる。前記基準電圧出力回路７１０は、差動増幅回路Ａ１〜Ａｍ＋１及び差動増幅回路レプリカ７０８の出力ダイナミックレンジが電圧比較回路Ｃｒ１〜Ｃｒｍ＋１及び電圧比較回路レプリカ７０９の入力ダイナミックレンジ範囲内となる時の電圧比較回路コモンモード電圧７１４を含む所定範囲の基準電圧７１５を出力する。前記演算増幅回路７１１は、前記平均電圧生成回路７１２から出力される前記電圧比較回路コモンモード電圧７１４と前記基準電圧出力回路７１０から出力される前記基準電圧７１５とを受け、前記電圧比較回路コモンモード電圧７１４と前記基準電圧７１５とが一致するように帰還制御電圧７１６を出力する。前記帰還制御電圧７１６はローパスフィルタ７１７に接続される。前記ローパスフィルタ７１７は、フィルタ抵抗７１７Ｒ及びフィルタ容量７１７Ｃから構成され、前記帰還制御電圧７１６の高周波成分を除去して、ローパスフィルタリング後帰還制御電圧７１８を得る。前記ローパスフィルタリング後帰還制御電圧７１８は、前記差動増幅回路レプリカ７０８及び前記差動増幅回路Ａ１〜Ａｍ＋１に帰還される。

前記基準電圧出力回路７１０は、基準電圧発生回路７１９と、デコーダ７２０と、選択回路７２１とから構成される。前記基準電圧発生回路７１９は、符号Ｖｒｅｆ１〜Ｖｒｅｆｎで示される1つ以上の電圧生成回路７２２を備えており、各々の前記電圧生成回路７２２は、前記基準電圧７１５となり得る各々異なる電圧を生成し、各々生成した電圧は前記選択回路７２１の各々のタップに接続されている。前記デコーダ７２０は、符号ＣＳで示される外部からの制御信号７２３を受け、前記制御信号７２３に応じて前記選択回路７２１を制御する選択信号７２４を出力する。これにより、前記制御信号７２３によって、前記基準電圧７１５を調整することが可能である。

一方、前記電圧比較回路Ｃｒ１〜Ｃｒｍ＋１は、一例として図３で示す回路で構成される。本回路の詳細な動作は後記するとして、本回路は高速動作及び低消費電力を特徴とするダイナミック型電圧比較回路である。これに対して、特許文献３に開示されている前記電圧生成回路７２２は、一例として図９で示す回路で構成される。これは、前記電圧比較回路Ｃｒ１〜Ｃｒｍ＋１の構成とほぼ等しく、前記電圧比較回路Ｃｒ１〜Ｃｒｍ＋１と前記電圧生成回路７２２と異なる点は、前記電圧比較回路Ｃｒ１〜Ｃｒｍ＋１のＮＭＯＳ型トランジスタで構成される入力トランジスタ部３０１が、前記電圧生成回路７２２では２個の抵抗Ｒ０ａ、Ｒ０ｂで構成される抵抗部８０１に置き換わっている点、及び、前記電圧比較回路Ｃｒ１〜Ｃｒｍ＋１の正帰還部３０２が、前記電圧生成回路７２２ではダイオード接続部８０２に置き換わっている点、前記電圧比較回路Ｃｒ１〜Ｃｒｍ＋１のリセット部３０３がスイッチ部８０３に置き換わっている点、前記電圧比較回路Ｃｒ１〜Ｃｒｍ＋１のリセット部３０３を構成するトランジスタのゲート端子はクロック端子ＣＬＫが接続されていたが、前記電圧生成回路７２２ではスイッチ部８０３を構成するトランジスタのゲート端子は、Ａ／Ｄ変換器が動作しているときは、常時”Ｈｉｇｈ”となる信号が接続されている点である。また、ＰＭＯＳ型トランジスタｍ３ａのゲート端子に、基準電圧取出端子ＶＲＥＦが接続されている。

一方、前記電圧生成回路７２２の２個の抵抗Ｒ０ａ、Ｒ０ｂの一端は、各々、ダイオード接続部を構成するＮＭＯＳ型トランジスタｍ１ａのソース端子及びＮＭＯＳ型トランジスタｍ１ｂのソース端子に接続され、前記電圧生成回路７２２の２個の抵抗Ｒ０ａ、Ｒ０ｂ各々の残る一端は、接地電圧ＶＳＳに接続されている。前記基準電圧発生回路７１９を構成する各々の前記電圧生成回路７２２の前記２個の抵抗Ｒ０ａ、Ｒ０ｂを各々の前記電圧生成回路７２２の間で異なる値とすることにより、各々の前記電圧生成回路７２２が生成する電圧を各々異なるものとすることが可能となる。

以上の構成により、電源電圧変動又は温度変動又はトランジスタ特性変動などがあったとしても、前記差動増幅回路の出力ダイナミックレンジを前記電圧比較回路の入力ダイナミックレンジ内に精度良く一致させることが可能となり、各変動要因に対してもＡ／Ｄ変換器の精度劣化を防ぐことが可能となる。また、外部からの前記制御信号７２３を受け、前記基準電圧７１５を調節することによって、更に動作マージンを拡大することが可能となる。
特開平４−４３７１８号公報特開２００３−１５８４５６号公報特開２００６−８７０６４号公報

しかしながら、従来の前記基準電圧７１５の調整範囲を広くするためには、前記基準電圧発生回路７１９を構成する各々の前記電圧生成回路７２２の前記２個の抵抗Ｒ０ａ、Ｒ０ｂを各々の前記電圧生成回路７２２の間で異なる値にする必要がある。

しかも、半導体製造の際のばらつきを抑えるためには、各々の前記電圧生成回路７２２のレイアウト形状を等しくすることが要求され、この要求に応えるためには、前記各々の電圧生成回路７２２において、前記２個の抵抗Ｒ０ａ、Ｒ０ｂを単位抵抗に分割し、且つ、抵抗値が最も大きくなる前記電圧生成回路７２２が占める単位抵抗の数と同数の単位抵抗を、他の前記電圧生成回路７２２にも設けておく必要があり、その結果、その各々の電圧生成回路７２２において各々の２個の抵抗Ｒ０ａ、Ｒ０ｂの抵抗値を構成するのに実際に必要な単位抵抗以外の単位抵抗は、ダミー抵抗として無駄に配置されてしまっており、このため、基準電圧発生回路７１９が占める面積が大きくなってしまうという課題があった。

本発明は、前記課題に着目し、その目的は、Ａ／Ｄ変換器において、差動増幅回路の出力ダイナミックレンジの調整用として、基準電圧発生用の複数の電圧生成回路を持つ場合に、その電圧生成回路の構成を工夫して、基準電圧発生回路が占める面積を削減することにある。

前記の目的を達成するため、本発明では、基準電圧発生用の複数の電圧生成回路において、個々の電圧生成回路が持つ抵抗を単独で所定の抵抗値を持つように構成するのではなく、複数の電圧生成回路が有する抵抗を組み合せて所定の抵抗値を持つように構成することにより、各電圧生成回路の抵抗を、各々、小さな抵抗値の抵抗のみで構成するようにする。これによって、差動増幅回路の出力ダイナミックレンジを電圧比較回路の入力ダイナミックレンジに精度良く一致させる機能を有しながら、基準電圧出力回路の占有面積を大幅に削減することを可能とする。

具体的に、請求項１記載の発明のＡ／Ｄ変換器は、複数の参照電圧を生成する参照電圧生成回路と、前記参照電圧生成回路が生成する前記複数の参照電圧に対応して備えられ、各々対応する参照電圧と共通の入力信号電圧とが入力され、前記対応する参照電圧と前記共通の入力信号電圧との電圧差を増幅して相補電圧である正極出力電圧と負極出力電圧とを出力する複数の差動増幅回路を有する差動増幅回路列と、前記複数の差動増幅回路に対応して備えられ、各々対応する差動増幅回路からの正極出力電圧と負極出力電圧との大小関係に応じたディジタル信号を出力する複数の電圧比較回路を有する電圧比較回路列と、前記複数の電圧比較回路から出力された複数のディジタル信号をコード化して、前記共通の入力信号電圧に応じたディジタル出力信号として出力するコード化回路と、前記複数の差動増幅回路の正極出力電圧及び負極出力電圧を前記複数の電圧比較回路の入力レンジの範囲内に調整する調整回路とを備え、前記調整回路は、各々１つの基準電圧を発生する複数の電圧生成回路を内蔵し、その複数の基準電圧のうち何れか１を選択して出力する基準電圧出力回路を備え、前記複数の電圧生成回路は、各々、基準電圧発生用の抵抗を有し、前記複数の電圧生成回路のうち少なくとも２つの電圧生成回路の抵抗は、直列に接続されていることを特徴とする。

請求項２記載の発明は、前記請求項１記載のＡ／Ｄ変換器において、前記抵抗が互いに直列に接続された２つ以上電圧生成回路において、その直列接続された複数の抵抗の端部に位置する１つの抵抗は、所定電位に接続されていることを特徴とする。

請求項３記載の発明は、前記請求項１記載のＡ／Ｄ変換器において、前記複数の電圧比較回路は、各々、対応する差動増幅回路の正極出力電圧及び負極出力電圧を受ける入力トランジスタ部と、前記入力トランジスタ部に接続され、クロスインバータラッチを構成する正帰還部とを有し、前記複数の電圧生成回路は、各々、前記複数の差動増幅回路の正帰還部と同一構成のダイオード接続部を有し、前記抵抗は２個であって、各々、その一端が前記ダイオード接続部に接続され、その他端が他の１つの電圧生成回路の抵抗の一端に接続されていることを特徴とする。

請求項４記載の発明は、前記請求項１記載のＡ／Ｄ変換器において、前記調整回路は、前記差動増幅回路と同一の回路及び形状で構成され、且つ前記差動増幅回路に供給される出力電圧調整用の帰還制御電圧と同一値の帰還制御電圧を受け、差動増幅回路コモンモード電圧を出力する差動増幅回路レプリカと、前記電圧比較回路と同一の回路及び形状で構成され、且つ前記差動増幅回路レプリカから出力される前記差動増幅回路コモンモード電圧を受け、この差動増幅回路コモンモード電圧に応じた電圧比較回路コモンモード電圧を出力する電圧比較回路レプリカと、前記電圧比較回路レプリカから出力される前記電圧比較回路コモンモード電圧と前記基準電圧出力回路が選択して出力した１つの基準電圧とが一致するように前記帰還制御電圧を発生し、この帰還制御電圧を前記差動増幅回路レプリカと前記複数の差動増幅回路に帰還する演算増幅回路とを備えることを特徴とする。

請求項５記載の発明は、前記請求項１記載のＡ／Ｄ変換器において、前記複数の電圧比較回路は、各々、対応する差動増幅回路の正極出力電圧及び負極出力電圧を受ける入力トランジスタ部と、前記入力トランジスタ部に接続され、クロスインバータラッチを構成する正帰還部とを有し、前記複数の電圧生成回路は、各々、前記各差動増幅回路の正帰還部を構成する互いに対称な２つの半回路のうち１つの半回路と同一構成の２つのダイオード接続部を有し、前記抵抗は２個であって、その２つの抵抗の一端は前記２つのダイオード接続部に接続され、その２個の抵抗のうち一方の抵抗の他端は他方の抵抗の一端に接続されていることを特徴とする。

請求項６記載の発明は、前記請求項１記載のＡ／Ｄ変換器において、前記基準電圧出力回路は、外部から制御信号を受け、この制御信号に基づいて前記複数の電圧生成回路のうち何れか１つを選択する選択信号を生成するデコーダーを有し、前記各電圧生成回路は、前記デコーダからの選択信号を受けたとき動作し、前記選択信号を受けないとき停止する機能を有することを特徴とする。

請求項７記載の発明は、前記請求項４記載のＡ／Ｄ変換器において、前記調整回路は、更に、前記電圧比較回路レプリカと前記演算増幅回路との間に配置され、前記電圧比較回路レプリカから出力される正極出力電圧及び負極出力電圧を入力し、その正極出力電圧と負極出力電圧との平均電圧を前記電圧比較回路コモンモード電圧として生成する平均電圧生成回路を備え、前記演算増幅回路は、前記平均電圧生成回路から出力される電圧比較回路コモンモード電圧が前記基準電圧出力回路が選択して出力した１つの基準電圧と一致するように、帰還制御電圧を発生することを特徴とする。

請求項８記載の発明は、前記請求項４記載のＡ／Ｄ変換器において、前記調整回路は、更に、前記演算増幅回路の出力側に配置され、前記演算増幅回路から出力される帰還制御電圧の高周波数成分を除去するローパスフィルタを備えることを特徴とする。

請求項９記載の発明は、前記請求項１記載のＡ／Ｄ変換器において、前記複数の電圧生成回路が有する抵抗は、各々、正の温度依存特性を持つ抵抗、負の温度依存特性を持つ抵抗、又は正の温度依存特性を持つ抵抗と負の温度依存特性を持つ抵抗との組合せ抵抗であることを特徴とするＡ／Ｄ変換器。

以上により、請求項１〜９記載の発明では、差動増幅回路の出力ダイナミックレンジの調整用として、基準電圧発生用の複数の電圧生成回路を持ったＡ／Ｄ変換器において、その各電圧生成回路の持つ抵抗同士を直列に接続して、各電圧生成回路の抵抗値を相互に異ならせたので、各電圧生成回路の抵抗を小さな抵抗値の抵抗で構成できる。従って、基準電圧発生回路の占有面積を削減しながら、電源電圧変動、温度変動又はトランジスタ特性変動があったとしても、差動増幅回路の出力ダイナミックレンジを電圧比較回路の入力ダイナミックレンジに精度良く一致させることができ、Ａ／Ｄ変換器の占有面積を削減しながら、そのＡ／Ｄ変換器の変換精度の向上を図ることができる。特に、電圧生成回路のうち抵抗が占める面積割合は大きく、例えば５０％以上であるところ、本発明では、調整できる基準電圧の数（即ち、電圧生成回路の個数）をｎ種類とすると、抵抗の面積を１／ｎに低減できるので、基準電圧発生回路の占有面積の削減効果は大きい。

特に、本発明では、基準電圧発生回路が有する複数の電圧生成回路は、各々、差動増幅回路の正帰還部の全回路ではなく、その半回路と同一構成のダイオード接続部のみを持つので、電圧生成回路の面積を更に半減することができ、より一層にＡ／Ｄ変換器の面積を削減できる。

また、本発明においては、基準電圧発生回路が有する複数の電圧生成回路は、各々、自己が選択されていない場合には、動作を停止するので、Ａ／Ｄ変換器の消費電流が有効に削減される。

更に、本発明では、電圧比較回路コモンモード電圧を電圧比較回路レプリカの正極出力電圧と負極出力電圧との平均値より得るので、製造ばらつきを抑制することが可能であり、Ａ／Ｄ変換器の特性ばらつきを削減できる。

加えて、本発明においては、調整回路内の演算増幅回路の出力側に配置されたローパスフィルタにより、帰還制御電圧の高周波成分を除去することが可能であるので、ノイズによるＡ／Ｄ変換器の特性劣化を抑制できる。

また、本発明では、電圧比較回路の温度特性と電圧生成回路の温度特性を近づけることが可能であるので、Ａ／Ｄ変換器の温度変動による劣化を抑制できる。

以上説明したように、請求項１〜９記載の発明のＡ／Ｄ変換器によれば、差動増幅回路の出力ダイナミックレンジの調整用として、基準電圧発生用の複数の電圧生成回路を持ったＡ／Ｄ変換器において、その各電圧生成回路の抵抗を小さな抵抗値の抵抗で構成できるように対処したので、基準電圧発生回路の占有面積を削減しながら、差動増幅回路の出力ダイナミックレンジを電圧比較回路の入力ダイナミックレンジに精度良く一致させて、Ａ／Ｄ変換器の占有面積を削減しながら、そのＡ／Ｄ変換器の変換精度の向上を図ることができる。

特に、本発明によれば、基準電圧発生回路が有する複数の電圧生成回路を差動増幅回路の正帰還部の半回路と同一構成のダイオード接続部のみを持つように構成したので、電圧生成回路の面積を更に半減することができ、より一層にＡ／Ｄ変換器の面積を削減できる効果を奏する。

以下、本発明のＡ／Ｄ変換器の実施の形態を図面を用いて説明する。

（実施の形態１）
図１は本発明に基づいたＡ／Ｄ変換器の実施の形態の一例である。同図に示したＡ／Ｄ変換器は、フルフラッシュ型のＡ／Ｄ変換器であって、参照電圧生成回路１０１と、差動増幅回路列１０２と、電圧比較回路列１０３と、コード化回路１０５と、調整回路１０７とから構成される。

前記参照電圧生成回路１０１は、高圧側端子１０１Ｈに与えられる高圧側基準電圧と低圧側端子１０１Ｌに与えられる低圧側基準電圧との間の電圧を、ｍ＋１個の抵抗Ｒ１〜Ｒｍ＋１により分圧して、ｍ＋１個の参照電圧ＶＲ１〜ＶＲｍ＋１を生成している。前記生成された参照電圧ＶＲ１〜ＶＲｍ＋１は、差動増幅回路列１０２に入力される。この差動増幅回路列１０２は、ｍ＋１個の差動増幅回路Ａ１〜Ａｍ＋１を有し、これ等の差動増幅回路は、各々、２つの入力端子を有し、一方の入力端子にはアナログ信号電圧入力端子１０４から入力されたアナログ信号電圧ＡＩＮが入力され、他方の入力端子には各々の差動増幅回路に対応する参照電圧ＶＲ１〜ＶＲｍ＋１のうちの一つの参照電圧が入力され、これら入力電圧の電圧差を増幅して、相補的な電圧である正極出力電圧と負極出力電圧とを出力する。電圧比較回路列１０３は、クロック端子ＣＬＫに与えられるクロック信号に同期して動作するｍ＋１個の電圧比較回路Ｃｒ１〜Ｃｒｍ＋１を有し、これ等の電圧比較回路Ｃｒ１〜Ｃｒｍ＋１は、各々、同時に、対応する前段の差動増幅回路からの正極出力電圧と負極出力電圧との大小を比較する。コード化回路１０５は、前記電圧比較回路列１０３から出力されたｍ＋１組の比較結果を変換して、ディジタルデータ出力端子１０６から、所定の分解能を持つ１つのディジタルデータ信号ＤＯＵＴを出力する。

前記調整回路１０７は、差動増幅回路レプリカ１０８と、電圧比較回路レプリカ１０９と、基準電圧出力回路１１０と、演算増幅回路１１１と、平均電圧生成回路１１２と、ローパスフィルタ１１７とから構成される。前記差動増幅回路レプリカ１０８は、前記差動増幅回路列１０２を構成する差動増幅回路Ａ１〜Ａｍ＋１と同一構成であり、その２つの入力電圧は同一の電圧Ｖｏであり、差動増幅回路コモンモード電圧１１３を出力する。前記電圧比較回路レプリカ１０９は前記電圧比較回路列１０３を構成する電圧比較回路Ｃｒ１〜Ｃｒｍ＋１と同一構成であり、その入力電圧は前記差動増幅回路コモンモード電圧１１３であり、前記電圧比較回路レプリカ１０９の正極出力電圧と負極出力電圧とが前記平均電圧生成回路１１２の平均電圧生成抵抗ａ１１２ａと平均電圧生成抵抗ｂ１１２ｂとに各々入力され、それらの平均電圧である電圧比較回路コモンモード電圧１１４が得られる。前記基準電圧出力回路１１０は、差動増幅回路Ａ１〜Ａｍ＋１及び差動増幅回路レプリカ１０８の出力ダイナミックレンジが電圧比較回路Ｃｒ１〜Ｃｒｍ＋１及び電圧比較回路レプリカ１０９の入力ダイナミックレンジ範囲内となる時の電圧比較回路コモンモード電圧１１４を含む所定範囲の基準電圧１１５を出力する。前記演算増幅回路１１１は、前記平均電圧生成回路１１２から出力される前記電圧比較回路コモンモード電圧１１４と、前記基準電圧出力回路１１０から出力される前記基準電圧１１５とを受け、前記電圧比較回路コモンモード電圧１１４と前記基準電圧１１５とが一致するように帰還制御電圧１１６を出力する。前記帰還制御電圧１１６は、ローパスフィルタ１１７に接続される。前記ローパスフィルタ１１７は、フィルタ抵抗１１７Ｒ及びフィルタ容量１１７Ｃから構成され、前記帰還制御電圧１１６の高周波成分を除去し、ローパスフィルタリング後帰還制御電圧１１８を得る。前記ローパスフィルタリング後帰還制御電圧１１８は、前記差動増幅回路レプリカ１０８及び前記差動増幅回路Ａ１〜Ａｍ＋１に帰還される。

前記基準電圧出力回路１１０は、基準電圧発生回路１１９と、デコーダ１２０と、選択回路１２１とから構成される。前記基準電圧発生回路１１９は、本発明の最も特徴的な構成である符号Ｖｒｅｆ１〜Ｖｒｅｆｎで示される複数の電圧生成回路１２２を備えており、各々の前記電圧生成回路１２２は、前記基準電圧１１５となり得る各々異なる電圧を生成し、その各々生成した電圧は、前記選択回路１２１の各々のタップに接続されている。前記電圧生成回路１２２の詳細な構成、動作に関しては後述する。前記デコーダ１２０は、符号ＣＳで示される外部からの制御信号１２３を受け、前記制御信号１２３に応じて前記選択回路１２１を制御する選択信号１２４を出力する。前記選択信号１２４によって、前記選択回路１２１を構成するスイッチＳ１〜Ｓｎのうち何れを導通させるかを選択、即ち、符号Ｖｒｅｆ１〜Ｖｒｅｆｎで示される複数の電圧生成回路１２２が発生する各々の電圧の何れかを選択することによって、前記基準電圧１１５を調整することが可能である。

図２は、前記差動増幅回路列１０２を構成する前記差動増幅回路Ａ１〜Ａｍ＋１又は前記差動増幅回路レプリカ１０８の構成の一例である。差動増幅回路Ａ１は、２つの入力端子ａｉｎ、ｖｒとを有し、入力端子ａｉｎには前記アナログ信号電圧入力端子１０４から入力されたアナログ信号電圧ＡＩＮが入力され、入力端子ｖｒには各々の差動増幅回路に対応する参照電圧ＶＲ１〜ＶＲｍ＋１のうちの１つの参照電圧が入力される。各々の入力端子は、ＮＭＯＳ型トランジスタｍａｉｎのゲート端子及びＮＭＯＳ型トランジスタｍｖｒのゲート端子に接続されている。ＮＭＯＳ型トランジスタｍａｉｎ、ｍｖｒのソース端子は、ＮＭＯＳ型トランジスタｍ０のドレイン端子に接続されている。ＮＭＯＳ型トランジスタｍ０のソース端子は、接地電圧ＡＶＳＳに接続されており、ＮＭＯＳ型トランジスタｍ０のゲート端子は、外部より与えられるバイアス電圧ｖｂｎが接続されており、ＮＭＯＳ型トランジスタｍ０はバイアス電圧ｖｂｎに応じて定電流ＩＤ０が流れる。ＮＭＯＳ型トランジスタｍａｉｎ、ｍｖｒには、各々、入力端子ａｉｎの電圧及、入力端子ｖｒの電圧に応じた電流ＩＤａｉｎ、ＩＤｖｒが流れる。従って、ＩＤ０＝ＩＤａｉｎ＋ＩＤｖｒの関係を満たす。ＮＭＯＳ型トランジスタｍａｉｎ、ｍｖｒのドレイン端子は、各々、ＰＭＯＳ型トランジスタｍ１ａ、ＰＭＯＳ型トランジスタｍ１ｂのドレイン端子に接続されている。ＰＭＯＳ型トランジスタｍ１ａ、ｍ１ｂのソース端子は、電源電圧ＡＶＤＤに接続されており、ＰＭＯＳ型トランジスタｍ１ａ、ｍ１ｂのゲート端子は、外部より与えられるバイアス電圧ｖｂｐ１が接続されており、ＰＭＯＳ型トランジスタｍ１ａ、ｍ１ｂはバイアス電圧ｖｂｐ１に応じて定電流ＩＤ１が流れる。２個のトランジスタｍａｉｎ、ｍ１ａの接続点及び２個のトランジスタｍｖｒ、ｍ１ｂとの接続点は、各々、ＰＭＯＳ型トランジスタｍ２ａ及びＰＭＯＳ型トランジスタｍ２ｂのソース端子に接続されている。ＰＭＯＳ型トランジスタｍ２ａ、ｍ２ｂのドレイン端子は、各々負荷抵抗ＲＬａ、ＲＬｂが接続されており、ＰＭＯＳ型トランジスタｍ２ａ、ｍ２ｂのゲート端子は、外部より与えられるバイアス電圧ｖｂｐ２に接続されている。従って、負荷抵抗ＲＬａ、ＲＬｂには、各々電流ＩＬａ＝ＩＤ１−ＩＤａｉｎ及びＩＬｂ＝ＩＤ１−ＩＤｖｒが流れる。前記差動増幅回路Ａ１は、相補出力となる２つの出力端子ｖｏ、ｖｏｂを有し、各々、電圧は、ｖｏ＝ＲＬａｘＩＬａ＝ＲＬａ（ＩＤ１−ＩＤａｉｎ）、ｖｏｂ＝ＲＬｂｘＩＬｂ＝ＲＬｂ（ＩＤ１−ＩＤｖｒ）となる。

アナログ信号電圧ＡＩＮが変化することにより、電流ＩＤａｉｎ、ＩＤｖｒが変化し、その電圧変化に応じて相補出力である電圧ｖｏ、ｖｏｂが変化する。

ここで、前記差動増幅回路Ａ１の、ＮＭＯＳ型トランジスタｍａｉｎ、ｍｖｒ同士、ＰＭＯＳ型トランジスタｍ１ａ、ｍ１ｂ同士、及びＰＭＯＳ型トランジスタｍ２ａ、ｍ２ｂ同士が、同じ電気的特性を持ち、また、負荷抵抗ＲＬａ、ＲＬｂとが同じ抵抗値ＲＬであるとして、２つの入力電圧ＡＩＮ、ＶＲが等しい場合には、ＩＤａｉｎ＝ＩＤｖｒ＝ＩＤ０／２となり、電圧ｖｏ、ｖｏｂ、ｖｏ＝ｖｏｂ＝ＲＬ（ＩＤ１−ＩＤ０／２）となり、この電圧値が前記差動増幅回路Ａ１の出力コモンモード電圧となる。従って、前記ローパスフィルタリング後帰還制御電圧１１８をバイアス電圧ｖｂｐ１又はバイアス電圧ｖｂｐ２に帰還することにより、前記差動増幅回路Ａ１の出力コモンモード電圧を調整することが可能となる。

尚、本発明のＡ／Ｄ変換器を構成する差動増幅回路は、前述の構成に制限されず、ＰＭＯＳ型トランジスタとＮＭＯＳ型トランジスタとが入れ替わっている差動増幅回路等、同じ機能を持つ差動増幅回路であれば、同様の効果を得ることができる。

図３は、前記電圧比較回路Ｃｒ１〜Ｃｒｍ＋１の構成の一例である。本回路は高速動作及び低消費電力を特徴とするダイナミック型電圧比較回路である。前記電圧比較回路Ｃｒ１を例示して説明する。図３において、ＮＭＯＳ型トランジスタｍ０ａとＮＭＯＳ型トランジスタｍ０ｂとから構成される入力トランジスタ部３０１と、ＮＭＯＳ型トランジスタｍ１ａとＮＭＯＳ型トランジスタｍ１ｂとＰＭＯＳ型トランジスタｍ３ａとＰＭＯＳ型トランジスタｍ３ｂとによってクロスインバータラッチを構成する正帰還部３０２と、ＮＭＯＳ型トランジスタｍ２ａとＮＭＯＳ型トランジスタｍ２ｂとＰＭＯＳ型トランジスタｍ４ａとＰＭＯＳ型トランジスタｍ４ｂとから構成されるリセット部３０３とを有する。電圧比較回路Ｃｒ１は、２つの入力端子ｉｎ＋、ｉｎ−とを有し、入力端子ｉｎ＋、ｉｎ−は、各々前記差動増幅回路の相補的な出力電圧である正極出力電圧（ｖｏ）と負極出力電圧（ｖｏｂ）とが入力される。入力端子ｉｎ＋、ｉｎ−は、各々、ＮＭＯＳ型トランジスタｍ０ａ、ｍ０ｂのゲート端子に接続されている。ＮＭＯＳ型トランジスタｍ０ａ、ｍ０ｂのソース端子は、接地電圧ＶＳＳに接続されており、ＮＭＯＳ型トランジスタｍ０ａ、ｍ０ｂのドレイン端子は、各々、ＮＭＯＳ型トランジスタｍ１ａ、ｍ１ｂのソース端子に接続されている。ＮＭＯＳ型トランジスタ１ａ、ｍ１ｂのドレイン端子は、各々、ＮＭＯＳ型トランジスタｍ２ａ、ｍ２ｂのソース端子に接続されており、ＮＭＯＳ型トランジスタｍ１ａ、ｍ１ｂのゲート端子は、各々、ＰＭＯＳ型トランジスタｍ３ａのゲート端子とＰＭＯＳ型トランジスタｍ３ｂのドレイン端子とＮＭＯＳ型トランジスタｍ２ｂのドレイン端子とＰＭＯＳ型トランジスタｍ４ｂのドレイン端子とに、ＰＭＯＳ型トランジスタｍ３ｂのゲート端子とＰＭＯＳ型トランジスタｍ３ａのドレイン端子とＮＭＯＳ型トランジスタｍ２ａのドレイン端子とＰＭＯＳ型トランジスタｍ４ａのドレイン端子とに接続されている。ＰＭＯＳ型トランジスタ３ａ、ｍ３ｂ、ｍ４ａ、ｍ４ｂのソース端子は電源電圧ＶＤＤに接続されている。前記電圧比較回路Ｃｒ１は、相補出力となる２つの出力端子Ｑ、ＱＢを有し、ＰＭＯＳ型トランジスタｍ３ａのドレイン端子及びＰＭＯＳ型トランジスタｍ３ｂのドレイン端子は、各々、出力端子Ｑ、ＱＢに接続される。ＮＭＯＳ型トランジスタｍ２ａ、ｍ２ｂ、及びＰＭＯＳ型トランジスタｍ４ａ、ｍ４ｂのゲート端子はクロック信号ＣＬＫが接続される。

以下、入力端子ｉｎ＋、ｉｎ−の入力コモンモード電圧は、ＮＭＯＳ型トランジスタｍ０ａ、ｍ０ｂが線形領域で動作するようにバイアスされていると仮定する。

クロック信号ＣＬＫが”Ｌｏｗ”の場合、リセット部３０３を構成するＮＭＯＳ型トランジスタｍ２ａ、ｍ２ｂが”ＯＦＦ”、リセット部３０３を構成するＰＭＯＳ型トランジスタｍ４ａ、ｍ４ｂが”ＯＮ”するため、出力端子Ｑ、ＱＢは、電源電圧ＶＤＤにプルアップされ、出力端子Ｑ、ＱＢは共に”Ｈｉｇｈ”となる（Ｒｅｓｅｔ状態）。このとき、電圧比較回路Ｃｒ１には電流は流れない。

クロック信号ＣＬＫが”Ｈｉｇｈ”の場合、リセット部３０３を構成するＮＭＯＳ型トランジスタｍ２ａ、ｍ２ｂが”ＯＮ”、リセット部３０３を構成するＰＭＯＳ型トランジスタｍ４ａ、ｍ４ｂが”ＯＦＦ”するため、正帰還部３０２は動作可能となる。前記電圧比較回路Ｃｒ１の入力端子ｉｎ＋、ｉｎ−に応じて、ＮＭＯＳ型トランジスタｍ０ａ、ｍ０ｂの各々のドレイン電圧が変化し、それらのドレイン電圧の差電圧を正帰還部３０２が正帰還し、増幅する。例えば各入力端子間の電圧がｉｎ＋＞ｉｎ−の場合には、ＮＭＯＳ型トランジスタｍ０ａのドレイン電圧＞ＮＭＯＳ型トランジスタｍ０ｂのドレイン電圧となり、出力端子Ｑは電源電圧ＶＤＤに、また、出力端子ＱＢは接地電圧ＶＳＳまで増幅され、出力端子Ｑは”Ｈｉｇｈ”となり、出力端子ＱＢは”Ｌｏｗ”を出力する（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。このとき、出力端子Ｑ、ＱＢがＲｅｓｅｔ状態から遷移している間は電流が流れるが、出力端子Ｑ、ＱＢの出力が”Ｈｉｇｈ”又は”Ｌｏｗ”に固定されると、電流は流れなくなる。

以上から、前記のようなダイナミック型電圧比較回路Ｃｒ１は、一般的な定電流型電圧比較回路と比較すると、大幅に消費電流を削減できるというメリットを有する。

尚、リセット部３０３を構成するＮＭＯＳ型トランジスタｍ２ａ、ｍ２ｂとＰＭＯＳ型トランジスタｍ４ａ、ｍ４ｂとは、先述のとおり接続されなくとも、同動作を実現できる構成であれば、同様の効果を得ることができる。

尚、前記電圧比較回路Ｃｒ１の出力端子Ｑ、ＱＢは先述の通りの位置に制限されず、例えば、出力端子Ｑであれば、ＮＭＯＳ型トランジスタｍ１ａのドレイン端子とＮＭＯＳ型トランジスタｍ２ａのソース端子との接続点、又は、ＮＭＯＳ型トランジスタｍ０ａのドレイン端子とＮＭＯＳ型トランジスタｍ１ａのソース端子との接続点、また、出力端子ＱＢであれば、ＮＭＯＳ型トランジスタｍ１ｂのドレイン端子とＮＭＯＳ型トランジスタｍ２ｂのソース端子との接続点、又は、ＮＭＯＳ型トランジスタｍ０ｂのドレイン端子とＮＭＯＳ型トランジスタｍ１ｂのソース端子との接続点としても同様の効果を得ることができる。

図４は、前記電圧生成回路１２２の構成の一例であり、本発明の大きな特徴を示す。これは、前記電圧比較回路Ｃｒ１の構成とほぼ等しく、前記電圧比較回路Ｃｒ１と前記電圧生成回路１２２とが異なる点は、前記電圧比較回路Ｃｒ１のＮＭＯＳ型トランジスタで構成される入力トランジスタ部３０１が、前記電圧生成回路１２２では２個の抵抗Ｒ０ａ、Ｒ０ｂで構成される抵抗部４０１に置き換わっている点、及び、前記電圧比較回路Ｃｒの正帰還部３０２が前記電圧生成回路１２２ではダイオード接続部４０２に置き換わっている点、前記電圧比較回路Ｃｒ１のリセット部３０３が前記電圧生成回路１２２ではスイッチ部４０３に置き換わっている点、前記電圧比較回路Ｃｒ１のリセット部３０３を構成するトランジスタのゲート端子はクロック端子ＣＬＫが接続されていたが、前記電圧生成回路１２２ではスイッチ部４０３を構成するトランジスタのゲート端子は、Ａ／Ｄ変換器が動作しているときは、常時”Ｈｉｇｈ”となる信号が接続されている点である。また、ＰＭＯＳ型トランジスタｍ３ａのゲート端子には、基準電圧を取り出す基準電圧取出端子ＶＲＥＦが接続されている。

また、前記電圧生成回路１２２は、先述した特許文献３に開示されている従来技術の電圧生成回路７２２の構成と異なる点は、従来技術の電圧生成回路７２２の２個の抵抗Ｒ０ａ、Ｒ０ｂの各々の一端が接地電圧ＶＳＳに接続されているのに対して、前記電圧生成回路１２２の２個の抵抗Ｒ０ａ、Ｒ０ｂは接地電圧ＶＳＳに接続されておらず、前記電圧生成回路１２２の２個の抵抗Ｒ０ａ、Ｒ０ｂの各々の両端は、接続端子ＸａとＹａ及びＸｂとＹｂとなっており、外部回路と接続できるようになっている点であり、これが本発明の大きな特徴となっている。

前記電圧生成回路１２２は、抵抗Ｒ０ａ、Ｒ０ｂとから構成される抵抗部４０１と、ＮＭＯＳ型トランジスタｍ１ａとＮＭＯＳ型トランジスタｍ１ｂとＰＭＯＳ型トランジスタｍ３ａとＰＭＯＳ型トランジスタｍ３ｂとによって構成されるダイオード接続部４０２と、ＮＭＯＳ型トランジスタｍ２ａとＮＭＯＳ型トランジスタｍ２ｂとＰＭＯＳ型トランジスタｍ４ａとＰＭＯＳ型トランジスタｍ４ｂとから構成されるスイッチ部４０３とを有する。負荷抵抗Ｒ０ａ、Ｒ０ｂの一端は、各々、ＮＭＯＳ型トランジスタｍ１ａ、ｍ１ｂのソース端子に接続されており、各々の接続点は、接続端子Ｘａ、Ｘｂである。負荷抵抗Ｒ０ａ、Ｒ０ｂの残るもう一端は、各々、接続端子Ｙａ、Ｙｂである。ＮＭＯＳ型トランジスタｍ１ａ、ｍ１ｂのドレイン端子は、各々、ＮＭＯＳ型トランジスタｍ２ａ、ｍ２ｂのソース端子に接続されており、ＮＭＯＳ型トランジスタｍ１ａ、ｍ１ｂのゲート端子は、各々、ＰＭＯＳ型トランジスタｍ３ａのゲート端子とＰＭＯＳ型トランジスタｍ３ａのドレイン端子とＮＭＯＳ型トランジスタｍ２ａのドレイン端子とＰＭＯＳ型トランジスタｍ４ａのドレイン端子及びＰＭＯＳ型トランジスタｍ３ｂのゲート端子とＰＭＯＳ型トランジスタｍ３ｂのドレイン端子とＮＭＯＳ型トランジスタｍ２ｂのドレイン端子とＰＭＯＳ型トランジスタｍ４ｂのドレイン端子とに接続されている。前記ＭＯＳ型トランジスタｍ３ａ、ｍ３ｂ、ｍ４ａ、ｍ４ｂのソース端子は電源電圧ＶＤＤに接続されている。前記電圧生成回路１２２は、基準電圧の出力端子ＶＲＥＦを有し、ＰＭＯＳ型トランジスタｍ３ａのゲート端子に接続される。ＮＭＯＳ型トランジスタｍ２ａ、ｍ２ｂ及びＰＭＯＳ型トランジスタｍ４ａ、ｍ４ｂのゲート端子は、Ａ／Ｄ変換器が動作しているときは、常時”Ｈｉｇｈ”となるスイッチ信号ＰＯＷＤが接続される。

次に、本発明に特徴的な複数個（ｎ個）の電圧生成回路１２２の接続関係を説明する。図５は、複数個の電圧生成回路１２２のうち、第ｐ番目（ｐ＝１〜ｎの何れかの値）と第ｐ＋１番目の２個の電圧生成回路１２２ｐ、１２２ｐ＋１間での抵抗Ｒ０ａ、Ｒ０ｂの接続関係の概念図を例示している。第ｐ番目の電圧生成回路１２２ｐの接続端子Ｘａｐは第ｐ＋１番目の電圧生成回路１２２ｐ＋１の接続端子Ｙａｐ＋１と接続され、第ｐ番目の電圧生成回路１２２ｐの接続端子Ｘｂｐは第ｐ＋１番目の電圧生成回路１２２ｐ＋１の接続端子Ｙｂｐ＋１と接続されている。即ち、２個の電圧生成回路１２２ｐ、１２２ｐ＋１では、２個の抵抗Ｒ０ａ同士が直列に接続され、他の２個の抵抗Ｒ０ｂ同士も直列に接続される接続関係（第１の接続関係）となっている。

尚、図５（ｂ）に示すように、相い隣る２個の電圧生成回路１２２ｐ、１２２ｐ＋１において、前記の第１の接続関係に加えて、各電圧生成回路１２２ｐ、１２２ｐ＋１において、自己の接続端子Ｘａｐと接続端子Ｘｂｐとを接続した接続関係（第２の接続関係）としても良い。更には、図５（ｃ）に示すように、各電圧生成回路１２２ｐ、１２２ｐ＋１において、自己の接続端子Ｘａと接続端子Ｘｂとを接続すると共に、自己の接続端子Ｙａと接続端子Ｙｂとを接続し、更に相い隣る２個の電圧生成回路１２２ｐ、１２２ｐ＋１の接続端子Ｙａｐ、Ｙｂｐ、Ｙａｐ＋１、Ｙｂｐ＋１を１本の配線で接続した第３の接続関係としても良い。この第３の接続関係を取った場合に、各電圧生成回路１２２での接続された２個の接続端子Ｘａ、Ｘｂを図１の基準電圧発生回路１１９の各電圧生成回路１２２ではＸｐ（ｐ＝１〜ｎ）、他の接続された２個の接続端子Ｙａ、ＹｂをＹｐ（ｐ＝１〜ｎ）と符号を付している。

ここで、前記第１〜第３の接続関係において、ｎ個の電圧生成回路１２２のうち少なくとも一つの接続端子Ｙは、所定電位（例えば接地電圧ＶＳＳ）に接続される。

具体的に、ｐ＝１の前記電圧生成回路１２２の接続端子Ｙ１が接地電圧ＶＳＳに接続されている場合を説明する。また、ここで、抵抗Ｒ０ａ＝Ｒ０ｂ＝Ｒ０とし、ｐ番目の前記電圧生成回路１２２の抵抗部４０１に流れる電流をＩｒｅｆｐとする。これにより、電圧生成回路１２２において、電圧Ｖｒｅｆｐは、接続端子Ｘｐから接地電位ＶＳＳの間に、ｐｘ（Ｒ０／２）の抵抗を接続しているものと等価になる。

スイッチ信号ＰＯＷＤが”Ｌｏｗ”の場合、スイッチ部４０３を構成するＮＭＯＳ型トランジスタｍ２ａ、ｍ２ｂが”ＯＦＦ”、スイッチ部４０３を構成するＰＭＯＳ型トランジスタｍ４ａ、ｍ４ｂが”ＯＮ”するため、基準電圧取出端子ＶＲＥＦは、電源電圧ＶＤＤにプルアップされる（ＰｏｗｅｒＤｏｗｎ状態）。このとき、前記電圧生成回路１２２には電流は流れない。

スイッチ信号ＰＯＷＤが”Ｈｉｇｈ”の場合、スイッチ部４０３を構成するＮＭＯＳ型トランジスタｍ２ａ、ｍ２ｂが”ＯＮ”、スイッチ部を構成するＰＭＯＳ型トランジスタｍ４ａ、ｍ４ｂが”ＯＦＦ”するため、ダイオード接続部４０２は動作可能となる。このとき、ＮＭＯＳ型トランジスタｍ１ａ、ｍ１ｂ、ｍ２ａ、ｍ２ｂ及びＰＭＯＳ型トランジスタｍ３ａ、ｍ３ｂは抵抗としてみなせる。このとき、各々符号Ｖｒｅｆｐで示される前記電圧生成回路１２２は各々のバイアス条件が成立する電流、電圧を発生し、並びに、自己のダイオード接続部４０２からの電流をIrefdとすると、
Ｉｒｅｆｐ＝ΣＩｒｅｆ（ｘ）＋Irefd （ｘはｐ＋１〜ｎまでの値）
が成立する。このときの各々の前記電圧生成回路１２２の基準電圧取出端子ＶＲＥＦを選択することにより、前記基準電圧１１５を調整することが可能となる。

以上のように、前記電圧生成回路１２２の構成では、各々の電圧生成回路１２２の抵抗部４０１を共有することにより、従来技術の電圧生成回路７２２と比較して、その抵抗が占める面積を削減しつつ、各々の前記電圧生成回路１２２の構成は全く同じであって、レイアウト形状を等しくすることが可能であり、半導体製造の際のばらつきを抑える効果も得ながら、電源電圧変動や温度変動又はトランジスタ特性変動があったとしても、前記差動増幅回路の出力ダイナミックレンジを前記電圧比較回路の入力ダイナミックレンジ内に精度良く一致させることが可能となり、各変動要因に対してもＡ／Ｄ変換器の精度劣化を防ぐことが可能となる。更に、外部からの制御信号１２３を受け、前記基準電圧１１５を調節することによって、更に動作マージンを拡大することが可能となる。

尚、１番目の前記電圧生成回路１２２の接続端子Ｙ１を接地電位ＶＳＳに接続するとしたが、これに制限されず、例えば、１番目の前記電圧生成回路１２２の接続端子Ｙ１とｐ＋１番目の前記電圧生成回路１２２の接続端子Ｙｐ＋１とを接地電位ＶＳＳに接続し、前記電圧生成回路１２２の１〜ｐ番目とｐ＋１〜ｎ番目の抵抗部４０１とに使用する抵抗の電気的性質、例えば抵抗値や温度係数を異なるものにすることにより、前記基準電圧１１５を２種類のステップで調整することや、２種類の温度補償の勾配を持たせながら調整することが可能となる。

尚、平均電圧生成回路１１２を、平均電圧生成抵抗ａ１１２ａ及び平均電圧生成抵抗ｂ１１２ｂから構成されると示したが、平均電圧生成回路１１２と同様の機能を持つ回路を用いることで同様の効果を得ることができる。

尚、基準電圧取出端子ＶＲＥＦは、ＰＭＯＳ型トランジスタｍ３ａのゲート端子に接続されているとしたが、その他、例えばＰＭＯＳ型トランジスタｍ３ｂのゲート端子の電位も前記ＰＭＯＳ型トランジスタｍ３ａのゲート端子と同電位であるので、このＰＭＯＳ型トランジスタｍ３ｂのゲート端子に基準電圧取出端子ＶＲＥＦを接続しても良く、更には、電圧比較回路Ｃｒ１の出力端子の位置構成に従って、例えば、ＮＭＯＳ型トランジスタｍ１ａのドレイン端子とＮＭＯＳ型トランジスタｍ２ａのソース端子との接続点、又は、抵抗Ｒ０ａとＮＭＯＳ型トランジスタｍ１ａのドレイン端子との接続点（Ｘａ）、又は、ＮＭＯＳ型トランジスタｍ１ｂのドレイン端子とＮＭＯＳ型トランジスタｍ２ｂのソース端子との接続点、又は、抵抗Ｒ０ｂとＮＭＯＳ型トランジスタｍ１ｂのドレイン端子との接続点（Ｘｂ）としても良い。

また、平均電圧生成回路１１２を用いて電圧比較回路レプリカ１０９の正極出力電圧と負極出力電圧との平均電圧を得て、これを電圧比較回路コモンモード電圧１１４としていたが、製造ばらつきによる前記電圧比較回路レプリカ１０９の正極出力電圧と負極出力電圧とのオフセットを無視できるならば、平均電圧生成回路１１２は不要であり、電圧比較回路レプリカ１０９の正極出力電圧又は負極出力電圧の何れかを、電圧比較回路コモンモード電圧１１４としても、回路規模を削減した上に、同様の効果を得ることができる。

尚、ローパスフィルタ１１７が、フィルタ抵抗１１７Ｒ及びフィルタ容量１１７Ｃから構成されると示したが、ローパスフィルタ１１７と同様の機能を持つ回路を用いることでも、同様の効果を得ることができる。

尚、ローパスフィルタリング後帰還制御電圧１１８は、ローパスフィルタ１１７を用いて帰還制御電圧１１６を高周波成分を除去して得るとしていたが、Ａ／Ｄ変換器の特性に対して帰還制御電圧１１６に含まれる高周波成分の影響が無視できるならば、ローパスフィルタ１１７は不要であり、差動増幅回路レプリカ１０８及び差動増幅回路Ａ１〜Ａｍ＋１へローパスフィルタリング後帰還制御電圧１１８を帰還する替わりに、帰還制御電圧１１６を帰還しても、回路規模を削減した上に同様の効果を得ることができる。

尚、本実施形態は、前記特許文献１に示される様な、差動増幅回路の出力電圧を補間する技術に対しても、本実施形態に開示している技術を適用することが可能であり、これにより、差動増幅回路の出力ダイナミックレンジを電圧比較回路の入力ダイナミックレンジ内に精度良く一致させることが可能である。

（実施の形態２）
次に、本発明の第２の実施形態を説明する。

図６は、図４に示す電圧生成回路１２２の別の実施の形態の構成の一例であり、本実施形態の大きな特徴である。これは、前記電圧比較回路Ｃｒ１の構成とほぼ等しく、前記電圧比較回路Ｃｒ１と前記電圧生成回路１２２’とが異なる点は、前記電圧比較回路Ｃｒ１のＮＭＯＳ型トランジスタで構成される入力トランジスタ部３０１が、前記電圧生成回路１２２’では、１個の抵抗Ｒ０ａで構成される抵抗部５０１ａ、及び、１個の抵抗Ｒ０ｂで構成される抵抗部５０１ｂに置き換わっている点、並びに、前記電圧比較回路Ｃｒ１の正帰還部３０２が前記電圧生成回路１２２’では２つのダイオード接続部５０２ａ、５０２ｂに置き換わっている点、前記電圧比較回路Ｃｒのリセット部３０３が前記電圧生成回路１２２’では２つのスイッチ部５０３ａ、５０３ｂに置き換わっている点、前記電圧比較回路Ｃｒ１のリセット部３０３を構成するトランジスタのゲート端子はクロック端子ＣＬＫが接続されていたが、本電圧生成回路１２２’ではスイッチ部５０３ａ及びスイッチ部５０３ｂを構成するトランジスタのゲート端子は、Ａ／Ｄ変換器が動作しているときは常時”Ｈｉｇｈ”となる信号が接続されている点である。また、ＰＭＯＳ型トランジスタｍ３ａのゲート端子に基準電圧取出端子ＶＲＥＦａが、ＰＭＯＳ型トランジスタｍ３ｂのゲート端子に基準電圧取出端子ＶＲＥＦｂが接続されている。

図４に示す電圧生成回路１２２と図６に示す電圧生成回路１２２’との違いは、前記の通り抵抗部、ダイオード接続部、スイッチ部が各々２つに分かれている点である。前記２つのダイオード接続部５０２ａ、５０２ｂは全体として図３の正帰還部３０２と同一構成である、換言すれば、各ダイオード接続部５０２ａ、５０２ｂは、前記正帰還部３０２の構成回路の半分の回路（半回路）のみを使用して構成されている。

また、前記電圧生成回路１２２’は、先述した特許文献３に開示されている従来技術の電圧生成回路７２２の構成とほぼ等しく、従来技術の電圧生成回路７２２と前記電圧生成回路１２２’とが異なる点として、従来技術の電圧生成回路７２２の２個の抵抗Ｒ０ａ、Ｒ０ｂでは、その各々の一端が接地電圧ＶＳＳに接続されているのに対して、前記電圧生成回路１２２’の２個の抵抗Ｒ０ａ、Ｒ０ｂは接地電圧ＶＳＳに接続されておらず、前記電圧生成回路１２２’の２個の抵抗Ｒ０ａ、Ｒ０ｂの各々の両端は、接続端子Ｘａ、Ｙａ、Ｘｂ、Ｙｂとなっており、接続端子Ｘａは接続端子Ｙｂと接続されており、接続端子Ｘｂ及び接続端子Ｙａは外部回路と接続できるようになっている点が挙げられ、これが本実施形態の大きな特徴となっている。

前記電圧生成回路１２２’は、抵抗Ｒ０ａから構成される抵抗部５０１ａ及び抵抗Ｒ０ｂから構成される抵抗部５０１ｂと、ＮＭＯＳ型トランジスタｍ１ａとＰＭＯＳ型トランジスタｍ３ａとによって構成されるダイオード接続部５０２ａ、及びＮＭＯＳ型トランジスタｍ１ｂとＰＭＯＳ型トランジスタｍ３ｂとによって構成されるダイオード接続部５０２ｂと、ＮＭＯＳ型トランジスタｍ２ａとＰＭＯＳ型トランジスタｍ４ａとから構成されるスイッチ部５０３ａ、及びＮＭＯＳ型トランジスタｍ２ｂとＰＭＯＳ型トランジスタｍ４ｂとから構成されるスイッチ部５０３ｂとを有する。

抵抗Ｒ０ａ、Ｒ０ｂの一端は、各々ＮＭＯＳ型トランジスタｍ１ａ、ｍ１ｂのソース端子に接続されており、各々の接続点は、接続端子Ｘａ、Ｘｂである。抵抗Ｒ０ａ、Ｒ０ｂの他端は、各々、接続端子Ｙａ、Ｙｂである。接続端子Ｘａと接続端子Ｙｂとは接続されている。ＮＭＯＳ型トランジスタｍ１ａ、ｍ１ｂのドレイン端子は、各々、ＮＭＯＳ型トランジスタｍ２ａ、ｍ２ｂのソース端子に接続されており、ＮＭＯＳ型トランジスタｍ１ａ、ｍ１ｂのゲート端子は、各々、Ｐ々ＭＯＳ型トランジスタｍ３ａのゲート端子とＰＭＯＳ型トランジスタｍ３ａのドレイン端子とＮＭＯＳ型トランジスタｍ２ａのドレイン端子とＰＭＯＳ型トランジスタｍ４ａのドレイン端子と、ＰＭＯＳ型トランジスタｍ３ｂのゲート端子とＰＭＯＳ型トランジスタｍ３ｂのドレイン端子とＮＭＯＳ型トランジスタｍ２ｂのドレイン端子とＰＭＯＳ型トランジスタｍ４ｂのドレイン端子とに接続されている。ＰＭＯＳ型トランジスタｍ３ａ、ｍ３ｂ、ｍ４ａ、ｍ４ｂのソース端子は電源電圧ＶＤＤに接続されている。前記電圧生成回路１２２’は、基準電圧取出端子ＶＲＥＦａ、ＶＲＥＦｂとを有し、各々、ＰＭＯＳ型トランジスタｍ３ａのゲート端子、ＰＭＯＳ型トランジスタｍ３ｂのゲート端子に接続される。ＮＭＯＳ型トランジスタｍ２ａとＰＭＯＳ型トランジスタｍ４ａのゲート端子と、ＮＭＯＳ型トランジスタｍ２ｂとＰＭＯＳ型トランジスタｍ４ｂのゲート端子とは、各々、Ａ／Ｄ変換器が動作しているときは、常時”Ｈｉｇｈ”となるスイッチ信号ＰＯＷＤａ及びスイッチ信号ＰＯＷＤｂが接続される。

ここで、少なくとも一つの前記電圧生成回路１２２’の接続端子Ｙａは接地電圧ＶＳＳに接続され、残る他の前記電圧生成回路１２２’の接続端子Ｙａｐは他の前記電圧生成回路１２２’の接続端子Ｘａｐ−１と接続されているとする。ここで、ｐは１〜ｎの値の何れかの値である。また、ここで、ｐ＝１の前記電圧生成回路１２２’の接続端子Ｙａ１が接地電圧ＶＳＳに接続されているとする。また、ここで、抵抗Ｒ０ａ＝Ｒ０ｂ＝Ｒ０とし、ｐ番目の前記電圧生成回路１２２’の抵抗部５０１ａに流れる電流をＩｒｅｆａｐ、同じくｐ番目の前記電圧生成回路１２２’の抵抗部５０１ｂに流れる電流をＩｒｅｆｂｐとする。これにより、電圧生成回路１２２’において、接続端子Ｘａｐから接地電位ＶＳＳの間に、Ｒ０ｘ（（ｐ−１）ｘ２＋１）の抵抗を接続し、接続端子Ｘｂｐから接地電位ＶＳＳの間に、Ｒ０ｘｐｘ２の抵抗を接続しているものと等価になる。

スイッチ信号ＰＯＷＤａ及びスイッチ信号ＰＯＷＤｂが”Ｌｏｗ”の場合、スイッチ部５０３ａ及びスイッチ部５０３ｂを構成するＭＯＳ型トランジスタｍ２ａ、ｍ２ｂが”ＯＦＦ”、スイッチ部５０３ａ及びスイッチ部５０３ｂを構成するＰＭＯＳ型トランジスタｍ４ａ、ｍ４ｂが”ＯＮ”するため、基準電圧取出端子ＶＲＥＦａ、ＶＲＥＦｂは電源電圧ＶＤＤにプルアップされる（ＰｏｗｅｒＤｏｗｎ状態）。このとき、前記電圧生成回路１２２’には電流は流れない。

スイッチ信号ＰＯＷＤａ及びスイッチ信号ＰＯＷＤｂが”Ｈｉｇｈ”の場合、スイッチ部５０３ａ及びスイッチ部５０３ｂを構成するＮＭＯＳ型トランジスタｍ２ａ、ｍ２ｂが”ＯＮ”、スイッチ部５０３ａ及びスイッチ部５０３ｂを構成するＰＭＯＳ型トランジスタｍ４ａ、ｍ４ｂが”ＯＦＦ”するため、ダイオード接続部５０２ａ及びダイオード接続部５０２ｂは動作可能となる。このとき、ＮＭＯＳ型トランジスタｍ１ａ、ｍ１ｂ、ｍ２ａ、ｍ２ｂ及びＰＭＯＳ型トランジスタｍ３ａ、ｍ３ｂは抵抗としてみなせる。このとき、各々の前記電圧生成回路１２２’は、各々のバイアス条件が成立する電流、電圧を発生し、並びに、自己のダイオード接続部５０２ａ、５０２ｂからの電流をIrefda(p)、Irefdb(p)とすると、
Ｉｒｅｆａ(ｐ)＝ΣＩｒｅｆａ（ｘ）＋ΣＩｒｅｆｂ（ｙ）＋Irefda(p)
（ｘはｐ＋１〜ｎまでの各値、ｙはｐ〜ｎまでの各値）
Ｉｒｅｆｂ（ｐ）＝ΣＩｒｅｆａ（ｘ）＋ΣＩｒｅｆｂ（ｙ）＋Irefdb(p)
（ｘはｐ＋１〜ｎまでの各値、ｙはｐ＋１〜ｎまでの各値）
が成立する。このときの各々の前記電圧生成回路１２２’の基準電圧取出端子ＶＲＥＦａ又はＶＲＥＦｂを選択することにより、前記基準電圧１１５を調整することが可能となる。

以上のように、前記電圧生成回路１２２’の構成とすることにより、各々の電圧生成回路１２２’の２つの抵抗部５０１ａ及び抵抗部５０１ｂを共有することにより、従来技術の電圧生成回路７２２と比較して、その抵抗が占める面積を半分に削減しつつ、電圧生成回路１２２と比較して、このように回路規模を半分にしても、１つの基準電圧を生成でき、更にその占有面積を削減しつつ、各々の前記電圧生成回路１２２’の構成は全く同じであって、レイアウト形状を等しくすることが可能であり、半導体製造の際のばらつきを抑える効果も得ながら、電源電圧変動や温度変動又はトランジスタ特性変動があったとしても、前記差動増幅回路の出力ダイナミックレンジを前記電圧比較回路の入力ダイナミックレンジ内に精度良く一致させることが可能となり、各変動要因に対してもＡ／Ｄ変換器の精度劣化を防ぐことが可能となる。また、外部からの制御信号１２３を受けて、基準電圧１１５を調節することにより、更に動作マージンを拡大することが可能となる。

尚、１番目の前記電圧生成回路１２２’の接続端子Ｙａ１を接地電位ＶＳＳに接続するとしたが、これに制限されず、例えば、１番目の前記電圧生成回路１２２’の接続端子Ｙａ１とｐ＋１番目の前記電圧生成回路１２２’の接続端子Ｙａｐ＋１とを接地電位ＶＳＳに接続し、前記電圧生成回路１２２’の１〜ｐ番目とｐ＋１〜ｎ番目の抵抗部５０１ａ又は抵抗部５０１ｂに使用する抵抗の電気的性質、例えば抵抗値や温度係数を異なるものにすることにより、前記基準電圧１１５を２種類のステップで調整したり、２種類の温度補償の勾配を持たせながら調整することが可能となる。

尚、抵抗Ｒ０ａの温度係数をＣａ、抵抗Ｒ０ｂの温度係数をＣｂとして、Ｒ０ａ＝ＣａｘＲ０及びＲ０ｂ＝ＣｂｘＲ０とし、これらの温度係数Ｃａ、Ｃｂを各々、正と正、正と負、又は負と負など、任意に選択することができるとすると、例えば、Ｒ０ａ＋Ｒ０ｂ＝（Ｃａ＋Ｃｂ）Ｒ０となり、前記電圧生成回路１２２’の温度係数を任意に設定することができ、電圧比較回路Ｃｒの温度補償を行うことが可能となる。

尚、ＮＭＯＳ型トランジスタｍ２ａとＰＭＯＳ型トランジスタｍ４ａのゲート端子と、ＮＭＯＳ型トランジスタｍ２ｂとＰＭＯＳ型トランジスタｍ４ｂのゲート端子は、各々、Ａ／Ｄ変換器が動作しているときは常時”Ｈｉｇｈ”が接続されるとしたが、これを、選択信号１２４に同期して、基準電圧１１５として選択されている前記電圧生成回路のスイッチ信号を”Ｈｉｇｈ”、基準電圧１１５として選択されていない前記電圧生成回路のスイッチ信号を”Ｌｏｗ”として、動作が不要な前記電圧生成回路を停止させることにより、基準電圧出力回路の消費電力を削減することが可能となる。

尚、平均電圧生成回路１１２が、平均電圧生成抵抗ａ１１２ａ及び平均電圧生成抵抗ｂ１１２ｂから構成されると示したが、平均電圧生成回路１１２と同様の機能を持つ回路を用いることで同様の効果を得ることができる。

尚、基準電圧取出端子ＶＲＥＦａ、ＶＲＥＦｂ端子は、ＰＭＯＳ型トランジスタｍ３ａのゲート端子及びＰＭＯＳ型トランジスタｍ３ｂのゲート端子に接続されているとしたが、電圧比較回路Ｃｒの出力端子の位置構成に従って、例えば、ＮＭＯＳ型トランジスタｍ１ａのドレイン端子とＮＭＯＳ型トランジスタｍ２ａのソース端子との接続点、及び、ＮＭＯＳ型トランジスタｍ１ｂのドレイン端子とＮＭＯＳ型トランジスタｍ２ｂのソース端子との接続点、又は、抵抗Ｒ０ａとＮＭＯＳ型トランジスタｍ１ａのドレイン端子との接続点（Ｘａ）、及び抵抗Ｒ０ｂとＮＭＯＳ型トランジスタｍ１ｂのドレイン端子との接続点（Ｘｂ）としても、同様の効果が得られる。

更に、ローパスフィルタ１１７が、フィルタ抵抗１１７Ｒ及びフィルタ容量１１７Ｃから構成されると示したが、ローパスフィルタ１１７と同様の機能を持つ回路を用いることにより、同様の効果を得ることができる。

加えて、ローパスフィルタリング後帰還制御電圧１１８は、ローパスフィルタ１１７を用いて帰還制御電圧１１６の高周波成分を除去して得るとしていたが、Ａ／Ｄ変換器の特性に対して帰還制御電圧１１６に含まれる高周波成分の影響が無視できるならば、ローパスフィルタ１１７は不要であり、差動増幅回路レプリカ１０８及び差動増幅回路Ａ１〜Ａｍ＋１へローパスフィルタリング後帰還制御電圧１１８を帰還する替わりに、帰還制御電圧１１６を帰還しても、回路規模を削減した上に同様の効果を得ることができる。

また、本実施形態は、前記特許文献１に示される様な、差動増幅回路の出力電圧を補間する技術に対しても、本実施形態に開示している技術を適用することが可能であり、これにより差動増幅回路の出力ダイナミックレンジを電圧比較回路の入力ダイナミックレンジ内に精度良く一致させることが可能である。

以上説明したように、本発明は、Ａ／Ｄ変換器において、複数の基準電圧を発生してその１つを選択出力する基準電圧出力回路の面積を有効に削減しながら、差動増幅回路の出力ダイナミックレンジを電圧比較回路の入力ダイナミックレンジに精度良く一致させたので、このＡ／Ｄ変換器を内蔵する機器を含んだＤＶＤプレイヤーやＤＶＤレコーダなどの民生機器のディジタルデータ再生システム、ディジタルＴＶなどの民生機器の復調システム等に広く適用することが可能である。

本発明の実施の形態のＡ／Ｄ変換器の全体構成を示す図である。同Ａ／Ｄ変換器に備える差動増幅回路の内部構成の一例を示す図である。同Ａ／Ｄ変換器に備える電圧比較回路の内部構成の一例を示す図である。同Ａ／Ｄ変換器に備える電圧生成回路の内部構成の一例を示す図である。同電圧生成回路の複数個の間の接続の様子を示し、同図（ａ）は第１の接続関係を、同図（ｂ）は第２の接続関係を、同図（ｃ）は第３の接続関係を各々示す図である。本発明の第２の実施の形態のＡ／Ｄ変換器に備える電圧生成回路の内部構成の一例を示す図である。第１の従来技術のＡ／Ｄ変換器の全体構成を示す図である。第２の従来技術のＡ／Ｄ変換器の全体構成を示す図である。第２の従来技術のＡ／Ｄ変換器に備える電圧生成回路の内部構成を示す図である。

符号の説明

１０１参照電圧生成回路
１０２差動増幅回路列
１０３電圧比較回路列
１０４アナログ信号電圧入力端子
１０５コード化回路
１０６ディジタルデータ出力端子
１０７調整回路
１０８差動増幅回路レプリカ
１０９電圧比較回路レプリカ
１１０基準電圧出力回路
１１１演算増幅回路
１１２平均電圧生成回路
１１２ａ、１１２ｂ平均電圧生成抵抗
１１３差動増幅回路コモンモード電圧
１１４電圧比較回路コモンモード電圧
１１５基準電圧
１１６帰還制御電圧
１１７ローパスフィルタ
１１７Ｒフィルタ抵抗
１１７Ｃフィルタ容量
１１８ローパスフィルタリング後帰還制御電圧
１１９基準電圧発生回路
１２０デコーダ
１２１選択回路
１２２電圧生成回路
１２３制御信号
１２４選択信号
３０１入力トランジスタ部
３０２正帰還部
３０３リセット部
４０１抵抗部
４０２ダイオード接続部
４０３スイッチ部
５０１ａ、５０１ｂ抵抗部
５０２ａ、５０２ｂダイオード接続部
５０３ａ、５０４ｂスイッチ部

Claims

複数の参照電圧を生成する参照電圧生成回路と、
前記参照電圧生成回路が生成する前記複数の参照電圧に対応して備えられ、各々対応する参照電圧と共通の入力信号電圧とが入力され、前記対応する参照電圧と前記共通の入力信号電圧との電圧差を増幅して相補電圧である正極出力電圧と負極出力電圧とを出力する複数の差動増幅回路を有する差動増幅回路列と、
前記複数の差動増幅回路に対応して備えられ、各々対応する差動増幅回路からの正極出力電圧と負極出力電圧との大小関係に応じたディジタル信号を出力する複数の電圧比較回路を有する電圧比較回路列と、
前記複数の電圧比較回路から出力された複数のディジタル信号をコード化して、前記共通の入力信号電圧に応じたディジタル出力信号として出力するコード化回路と、
前記複数の差動増幅回路の正極出力電圧及び負極出力電圧を前記複数の電圧比較回路の入力レンジの範囲内に調整する調整回路とを備え、
前記調整回路は、
各々１つの基準電圧を発生する複数の電圧生成回路を内蔵し、その複数の基準電圧のうち何れか１を選択して出力する基準電圧出力回路を備え、
前記複数の電圧生成回路は、各々、基準電圧発生用の抵抗を有し、
前記複数の電圧生成回路のうち少なくとも２つの電圧生成回路の抵抗は、直列に接続されている
ことを特徴とするＡ／Ｄ変換器。
前記請求項１記載のＡ／Ｄ変換器において、
前記抵抗が互いに直列に接続された２つ以上電圧生成回路において、その直列接続された複数の抵抗の端部に位置する１つの抵抗は、所定電位に接続されている
ことを特徴とするＡ／Ｄ変換器。
前記請求項１記載のＡ／Ｄ変換器において、
前記複数の電圧比較回路は、各々、
対応する差動増幅回路の正極出力電圧及び負極出力電圧を受ける入力トランジスタ部と、
前記入力トランジスタ部に接続され、クロスインバータラッチを構成する正帰還部とを有し、
前記複数の電圧生成回路は、各々、
前記複数の差動増幅回路の正帰還部と同一構成のダイオード接続部を有し、
前記抵抗は２個であって、各々、その一端が前記ダイオード接続部に接続され、その他端が他の１つの電圧生成回路の抵抗の一端に接続されている
ことを特徴とするＡ／Ｄ変換器。
前記請求項１記載のＡ／Ｄ変換器において、
前記調整回路は、
前記差動増幅回路と同一の回路及び形状で構成され、且つ前記差動増幅回路に供給される出力電圧調整用の帰還制御電圧と同一値の帰還制御電圧を受け、差動増幅回路コモンモード電圧を出力する差動増幅回路レプリカと、
前記電圧比較回路と同一の回路及び形状で構成され、且つ前記差動増幅回路レプリカから出力される前記差動増幅回路コモンモード電圧を受け、この差動増幅回路コモンモード電圧に応じた電圧比較回路コモンモード電圧を出力する電圧比較回路レプリカと、
前記電圧比較回路レプリカから出力される前記電圧比較回路コモンモード電圧と前記基準電圧出力回路が選択して出力した１つの基準電圧とが一致するように前記帰還制御電圧を発生し、この帰還制御電圧を前記差動増幅回路レプリカと前記複数の差動増幅回路に帰還する演算増幅回路とを備える
ことを特徴とするＡ／Ｄ変換器。
前記請求項１記載のＡ／Ｄ変換器において、
前記複数の電圧比較回路は、各々、
対応する差動増幅回路の正極出力電圧及び負極出力電圧を受ける入力トランジスタ部と、
前記入力トランジスタ部に接続され、クロスインバータラッチを構成する正帰還部とを有し、
前記複数の電圧生成回路は、各々、
前記各差動増幅回路の正帰還部を構成する互いに対称な２つの半回路のうち１つの半回路と同一構成の２つのダイオード接続部を有し、
前記抵抗は２個であって、その２つの抵抗の一端は前記２つのダイオード接続部に接続され、その２個の抵抗のうち一方の抵抗の他端は他方の抵抗の一端に接続されている
ことを特徴とするＡ／Ｄ変換器。
前記請求項１記載のＡ／Ｄ変換器において、
前記基準電圧出力回路は、
外部から制御信号を受け、この制御信号に基づいて前記複数の電圧生成回路のうち何れか１つを選択する選択信号を生成するデコーダーを有し、
前記各電圧生成回路は、
前記デコーダからの選択信号を受けたとき動作し、前記選択信号を受けないとき停止する機能を有する
ことを特徴とするＡ／Ｄ変換器。
前記請求項４記載のＡ／Ｄ変換器において、
前記調整回路は、更に、
前記電圧比較回路レプリカと前記演算増幅回路との間に配置され、前記電圧比較回路レプリカから出力される正極出力電圧及び負極出力電圧を入力し、その正極出力電圧と負極出力電圧との平均電圧を前記電圧比較回路コモンモード電圧として生成する平均電圧生成回路を備え、
前記演算増幅回路は、
前記平均電圧生成回路から出力される電圧比較回路コモンモード電圧が前記基準電圧出力回路が選択して出力した１つの基準電圧と一致するように、帰還制御電圧を発生する
ことを特徴とするＡ／Ｄ変換器。
前記請求項４記載のＡ／Ｄ変換器において、
前記調整回路は、更に、
前記演算増幅回路の出力側に配置され、前記演算増幅回路から出力される帰還制御電圧の高周波数成分を除去するローパスフィルタを備える
ことを特徴とするＡ／Ｄ変換器。
前記請求項１記載のＡ／Ｄ変換器において、
前記複数の電圧生成回路が有する抵抗は、各々、
正の温度依存特性を持つ抵抗、負の温度依存特性を持つ抵抗、又は正の温度依存特性を持つ抵抗と負の温度依存特性を持つ抵抗との組合せ抵抗である
ことを特徴とするＡ／Ｄ変換器。