JP3830914B2

JP3830914B2 - Ａ／ｄ変換器用の繰り返し性のセルを含むモノリシックチップの集積回路

Info

Publication number: JP3830914B2
Application number: JP2003132385A
Authority: JP
Inventors: 雄二中島
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-05-09
Filing date: 2003-05-09
Publication date: 2006-10-11
Anticipated expiration: 2023-05-09
Also published as: US7006029B2; DE102004024210A1; US20040222911A1; JP2004336583A

Description

【０００１】
【発明が属する技術分野】
本発明は、集積回路の繰り返し性の単位回路の整合技術に関し、特に、互いに不整合な単位回路が回路動作に与える影響を低減する手段を備えたモノリシックチップの集積回路に関する。
【０００２】
【従来の技術】
集積回路においては特定の単位回路（セル）を繰り返し配置する構成（繰り返し性のセル）が採用される。Ａ／Ｄ変換器はこのような繰り返し性のセルをしばしば組み入れるモノリシックチップの一例である。
【０００３】
従来、この種の集積回路で用いられる複数の繰り返し性のセルが所望の回路動作を実現するようにセルの相互のばらつき等を整合させる整合技術としては、例えば、特許文献１に記載されているように、対応する出力信号を発生するための回路素子の出力端子に配置される抵抗等のインピーダンス素子を含有するものがある。このような集積回路の構成に伴ってしばしば生じる一つの問題は、実際に実現されたデバイスではセル間の整合性が必要とされる所望の値までは実現できないために、所望の性能が得られないということである。例えば、フラッシュタイプのＡ／Ｄ変換器では、該変換器の中で従来通りに用いられるコンパレータ（比較器）の一部を形成している繰り返し性のセル間に整合性が取れないと変換出力のディジタル信号に悪影響を及ぼし、微分直線性及び積分直線性が劣化する。
【０００４】
したがって、集積回路で用いられる繰り返し性のセルを含むモノリシックチップであればどの様なものであっても、いくつかの回路素子のデバイスパラメータが所望の中心値から互いに多少ずれることによって生じるランダムな種々の不整合のために、高精度な規格を満足できるデバイスの数は期待されているよりもずっと少なくなることが起こり得るので、モノリシックチップとしての歩留まりを極端に低くするという問題がある。繰り返し性のセル間の不整合に関して、このような問題を解決するためにいくつかの試みが成されてきたが、それらの試みの結果は満足のいくものではなかった。
【０００５】
【特許文献１】
米国特許第５，１７５，５５０号明細書
【０００６】
図１０は、特許文献１に記載されている集積回路のための繰り返し性のセルの整合回路を示すブロック図である。繰り返し性のセルとしてのＡ／Ｄ変換器の構成は、一方のベースに入力電圧Ｒｉｎが、他方のベースに基準電圧（ＲＥＦＲｎ）がそれぞれ与えられ、共通接続したエミッタにテール電流を供給するトランジスタを使用した定電流源Ｉを有し、コレクタ抵抗を有する差動対でなるトランジスタ（差動対トランジスタ）回路からなる繰り返し性のセルからなり、整合回路として各トランジスタのコレクタ間に抵抗Ｒ２を接続した回路として構成される。
【０００７】
【発明が解決しようとする課題】
図１０に示す繰り返し性のセルの整合回路によれば、各トランジスタに接続した抵抗Ｒ２により差動対トランジスタ回路の繰り返しによる不整合の影響を緩和することが可能であり、差動対トランジスタの出力電圧の実用的な平均化を期待するものである。
【０００８】
しかしながら、この整合技術はセル間で差動対トランジスタのテール電流にばらつきがある場合は、このばらつきの影響を少なくすることまでは充分でなく、このような不整合を無視することができなかった。例えば、データ伝送におけるアナログ状の復調信号等をディジタル処理するために必要とするような数百ＭＨｚ帯で動作する超高速Ａ／Ｄ変換の信号処理等では、繰り返し性のセルの動作速度の高速化は必須であり、電流源を構成するトランジスタ等の微細化の限界からテール電流のセル間のばらつきが無視できないレベルに達し、差動対トランジスタのコモンモード出力電圧のばらつきや変動が生じるのみならず、各差動対トランジスタの出力応答速度がばらつくことになり、やはり微分直線性及び積分直線性の劣化が問題となる。更にこの場合のばらつきは次段の比較動作及びラッチ動作における誤判定等の原因となり、コンパレータとしての誤動作が生じるという問題がある。
【０００９】
本発明の目的は、以上の問題を解決するものであり、特に、繰り返し性のセルの不整合の影響を実用上問題とならないレベルまで低減した繰り返し性のセルを含むモノリシックチップの集積回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、電流源から電流供給端子を介して電流の供給を受けてそれに応じた出力信号を発生する出力端子を有する回路素子をそれぞれ備えた３個以上のＡ／Ｄ変換器用の繰り返し性のセルを含むモノリシックチップの集積回路において、前記出力信号中のセルの不整合の影響を低減するような電流が流れるように、前記電流供給端子間、更には前記回路素子の出力端子間にインピーダンス回路を備えることを特徴とする。
【００１１】
また、前記回路素子は、共通電極を共通接続して前記電流供給端子とし、制御電極は信号を入力する入力端子とし、出力電極は差動信号を出力する出力端子とする差動対トランジスタであり、更に、前記差動対トランジスタは、共通電極としてのソース電極、制御電極としてのゲート電極及び出力電極としてのドレイン電極を有する第１及び第２の電界効果トランジスタで構成されることを特徴とする。また、前記複数の繰り返し性のセルは、差動対トランジスタの一方の入力端子にアナログ入力信号を入力し、他方の入力端子に量子化ステップだけ順次異なる基準電圧が印加されたＡ／Ｄ変換器用の複数のプリアンプを構成することを特徴とし、前記電流供給端子に設けた各インピーダンス回路は、全て同一の値の抵抗であることを特徴とする。
【００１２】
【発明の実施の形態】
次に、本発明の集積回路の繰り返し性のセル整合回路の実施の形態について詳細に説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態を示す図である。同一となるように設計された一連の繰り返し性のセルを示しており、本例では電流源から電流の供給を受けてそれに応じた出力信号を発生する差動対トランジスタ回路ａｍｐ１〜ａｍｐ８としての繰り返し性のセルを示している。
【００１３】
図２は第１の実施の形態の適用例を示す図である。例えばフラッシュ（Ｆｌａｓｈ）タイプ、すなわち並列比較型のＡ／Ｄ変換器のコンパレータの一部であるプリアンプ（差動増幅器）を構成する回路例を示す図である。このコンパレータは入力信号を差動増幅するプリアンプと、プリアンプの出力を所定タイミングでラッチするラッチ回路とから構成される。プリアンプは一方のゲート電極に入力信号ＶＩＮが供給され、他方のゲート電極には、異なる２つの基準電位ＶＲＴ及びＶＲＢの間に設けた抵抗分割器により量子化ステップずつ異なる電圧値の比較基準電圧（基準電圧）が供給される。出力信号である差動出力はラッチ回路に入力し、ラッチ回路の出力はバイナリ信号に変換するためにバイナリエンコード回路側に出力される。プリアンプの回路ブロックには電流源の端子間に接続されたインピーダンス回路を抵抗Ｒ１として示している。
【００１４】
本実施の形態では、回路素子に２つのエンハンスメント型のＮチャンネル絶縁ゲート型電界効果トランジスタ（ＮＭＯＳトランジスタ）を使用し、両トランジスタのソース電極を共通接続し、当該共通接続点を電流供給端子として、第１の基準電位点との間に電界効果トランジスタを用いたカレントミラー回路等の定電流源を接続し、各ゲート電極ＩＮＰ、ＩＮＮに入力信号を供給し、各ドレイン電極と第２の基準電位点との間にそれぞれ負荷抵抗Ｒ３を接続し、各ドレイン電極を出力端子ＯＵＴＮ、ＯＵＴＰとした複数の回路構成からなる繰り返し性のセルを構成し、更に、前記各繰り返し性のセルの電流供給端子間には直列に抵抗Ｒ１を接続した構成でなる。
【００１５】
この繰り返し性のセルの電流供給端子間の抵抗Ｒ１のインピーダンス値は予め決められた回路パターンに応じたものであるが、更に好適な具体例としては全て等しいインピーダンス値とすることが望ましい。
（動作の説明）
第１の実施の形態を実際の集積回路に適用した場合、何らかの原因によりセルの間に不整合が存在する。特に、電流源の電流値が名目上の値から狂うことにより、この繰り返し性のセルの不整合の影響が重大な問題を伴うことになる。本実施の形態の動作について図３〜図６を参照して説明する。
【００１６】
図３は電流源の電流値に関する不整合を示す図である。各電流源の電流値がＩとして設計されている場合であって、特定のプリアンプａｍｐ４の電流源の電流値が名目上の値から狂っており、Ｉ＋δＩになっている場合である。電流源を接続し電流を供給する各端子である電流供給端子の間に抵抗Ｒ１を接続することにより、抵抗Ｒ１に電流を流し、各差動対トランジスタに供給される電流を差動対間で平均化することを可能とする。
【００１７】
図４、５は、動作を説明する等価回路を示す図であり、図４は電流供給端子間に抵抗Ｒ１を接続しない場合、図５は電流供給端子間に抵抗Ｒ１を接続する場合をそれぞれ示している。
【００１８】
電流源の電流値はＩで設計されており、特定の電流源の電流値が名目上の値から狂っていてＩ＋δＩになっている。各電流源は有限の内部抵抗を有するため、等価回路として電流源に直列接続した抵抗値Ｒ４が示されている。また、電流供給端子から差動対トランジスタ回路を見ると出力抵抗を有する定電圧源に見えるので出力抵抗Ｒ５が示されている。
【００１９】
図４に示す繰り返し性のセルの場合は、特定の一個の電流源の電流値がＩ＋δＩになっておりこの電流は隣接する差動対へ分流しないので、対応する差動対に供給される電流値はＩ＋δＩとなり各セル間で不整合が発生する。図５に示す繰り返し性のセルの場合は、特定の一個の電流源の電流値がＩ＋δＩになっており、抵抗Ｒ１の分流回路が構成されているので対応する差動対に供給される電流値をＩ＋δ’Ｉとする。図５に示す繰り返し性のセルで電流源の不整合による電流変化分の電流値δＩだけの影響を見るために、重ね合わせの原理により回路解析を行う。
【００２０】
図６は特定の一個の電流源の電流値δＩのみの影響を示す図である。電流源の不整合による電流δＩによる当該セル及び他のセルのそれぞれの抵抗Ｒ５に流れる電流δＩ（０）、δＩ（１）、δＩ（−１）……と、同様に各電流供給点の電圧（抵抗Ｒ５の電圧降下）Ｖ（０）、Ｖ（１）、Ｖ（−１）……とを示している。
図７は繰り返し性のセルの回路抵抗を示す図である。図６に示す回路抵抗はインピーダンス回路（抵抗Ｒ１）が無限に続いているものとすると、図７に示すように各節点（電流供給端子）から右を見たときのインピーダンスはどの節点から見ても同一値のＲｘとすることができる。
【００２１】
ここで抵抗値Ｒｘは、Ｒｘ＝Ｒ１＋（Ｒ５//Ｒｘ）となるので、
Ｒｘ＝〔Ｒ１＋（Ｒ１^２＋４Ｒ１・Ｒ５）^１／２〕／２
が成り立つ。また、いま不整合を来している電流源の電流変化分に相当する電流値δＩに基づく当該セルの差動対の電流値をδＩ（０）とすると、
δＩ（０）＝〔（Ｒ５//Ｒｘ//Ｒｘ）／Ｒ５〕δＩ
となる。
【００２２】
また、その電流源が接続された電流供給端子の電圧（抵抗Ｒ５の電圧降下）Ｖ（０）は、
Ｖ（０）＝（Ｒ５//Ｒｘ//Ｒｘ）δＩ
である。
【００２３】
更に、その隣接するセルの電流供給点の電圧について、左右の３つの電流供給点の電流値δＩによる電圧値をＶ（１）、Ｖ（−１）、Ｖ（２）、Ｖ（−２）、Ｖ（３）、Ｖ（−３）とすると、これらは抵抗分割により、
Ｖ（１）＝Ｖ（−１）＝ｒＶ（０）
Ｖ（２）＝Ｖ（−２）＝ｒ^２Ｖ（０）
Ｖ（３）＝Ｖ（−３）＝ｒ^３Ｖ（０）
但し、ｒ＝（ｒ５//Ｒｘ）／Ｒｘ
となる。
【００２４】
よって、同様に左右の３つの抵抗Ｒ５における電流値δＩにより流れる電流値をδＩ（１）、δＩ（−１）、δＩ（２）、δＩ（−２）、δＩ（３）、δＩ（−３）とすると、
δＩ（１）＝δＩ（−１）＝ｒδＩ（０）
δＩ（２）＝δＩ（−２）＝ｒ^２δＩ（０）
δＩ（３）＝δＩ（−３）＝ｒ^３δＩ（０）
となる。
【００２５】
以上の解析結果は全ての繰り返し性のセルにわたり同様に展開可能であり、また、不整合についても特定の電流源（電流供給端子）に限られるものではなく、複数の電流源での不整合にも同様に適合する。以上により繰り返し性のセルの１ないし複数の電流源での不整合による電流は、それぞれ他の差動対トランジスタへ分配されることにより、各差動対トランジスタに流れる電流は分散され、セル間で不整合を来したことによる電流値の変化は平均化されることが分かる。
【００２６】
本実施の形態によれば、繰り返し性のセルを構成する差動対トランジスタ回路に流れる電流のばらつきが小さくなるため、差動対トランジスタの差動出力におけるコモンモード電圧の変動を抑制することが可能であるとともに、テール電流の電流値の不整合による差動対トランジスタの動作速度のばらつきによる電圧比較動作速度のばらつきの発生及びこのばらつきに基づく比較判定の誤動作等は、実用上問題とならないレベルまで低減することが可能である。
【００２７】
（第２の実施の形態）
図８は本発明の第２の実施の形態を示す図である。第２の実施の形態は、第１の実施の形態と同様に、回路素子にエンハンスメント型のＮＭＯＳトランジスタを使用し、該トランジスタのソース電極を共通接続し、当該共通接続点を電流供給端子として、第１の基準電位点との間に定電流源を接続し、各ゲート電極ＩＮＰ、ＩＮＮに入力信号を供給し、各ドレイン電極と第２の基準電位点との間にそれぞれ負荷抵抗Ｒ３を接続し、各ドレイン電極を出力端子ＯＵＴＮ、ＯＵＴＰとした複数の回路構成からなる繰り返し性のセルを構成し、前記各繰り返し性のセルの電流供給端子間に直列に抵抗Ｒ１を接続する。そして、第２の実施の形態では更に、各繰り返し性のセルの出力端子ＯＵＴＮ及び出力端子ＯＵＴＰの間を抵抗Ｒ２で接続した構成でなる。
【００２８】
図９は第２の実施の形態の適用例を示す図である。フラッシュ（Ｆｌａｓｈ）タイプのＡ／Ｄ変換器のコンパレータの一部であるプリアンプを構成する回路例を示す図である。基本的構成は第１の実施の形態と同様であるが、プリアンプの回路ブロックには電流源の端子間に接続されたインピーダンス回路を抵抗Ｒ１として示すとともに、プリアンプの差動出力の各出力端子間に接続したインピーダンス回路を抵抗Ｒ２として示している。
【００２９】
第２の実施の形態においては、各電流源の電流供給端子間には抵抗Ｒ１が接続されているから第１の実施の形態の動作から明らかなように、差動対トランジスタのテール電流を供給する電流源の不整合によるばらつきの影響は実用上問題にならないレベルまで低減することが可能であるとともに、更に、差動対トランジスタのドレイン電極側の差動出力のそれぞれの端子間にも抵抗Ｒ２を接続しているから、差動対トランジスタ等の不整合に基づく出力のばらつき及びこのばらつきによる比較判定の誤動作を抑制することが可能であり、両者が相まって誤動作等のより高い抑制効果を有する総合特性を実現可能である。
【００３０】
以上の実施の形態においては、繰り返し性のセルとしてＡ／Ｄ変換器のプリアンプを例に説明したが、本発明はかかる回路への適用に限定されるものではなく、電流源が接続された回路素子、特に能動素子を有し、電流源の電流値に回路の不整合による出力電圧等への影響が生じうる各種の単位回路で構成した繰り返し性のセルに適用可能であることは以上説明したところから明らかである。例えば、メモリセル、ゲートアレイ、論理ゲート、レジスタ等の繰り返し性のセルに適用可能である。
【００３１】
また、回路素子には電界効果トランジスタの外にバイポーラトランジスタ等、各種のトランジスタが適用対象となりうることは云うまでもない。更に、セルの不整合の影響を低減する電流が流れるように、抵抗を電流源の電流出力端子間、回路の出力端子間に接続することが好適であるが、他の容量性又は誘導性素子等、又はその単一又は複数の組み合わせでなるインピーダンス回路又はインピーダンス回路網が利用可能であることも明らかである。
【００３２】
【発明の効果】
本発明によれば、電流源から電流供給端子を介して電流が供給され、出力端子から当該電流により対応する出力電圧等が出力する回路素子を備える繰り返し性のセルを含むモノリシックチップの集積回路の前記電流供給端子間にインピーダンス回路を設けたことにより、繰り返し性のセルに流れる電流のセル間のばらつきを小さくすることができ、セルの不整合の影響を充分低減することが可能である。また、出力端子間に更にインピーダンス回路を設けることによりセルの不整合の影響を一層低減することが可能である。
【００３３】
また、前記回路素子を備える繰り返し性のセルとして差動対トランジスタを備えるプリアンプ等を構成した場合には、テール電流のばらつきによる出力電圧のコモンモード電圧、差動対トランジスタの出力応答速度など、動作のばらつきが小さくなり、後続の回路の誤動作を低減することが可能である。特に、コンパレータを構成する場合には入力信号の比較判定の誤動作を低減することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す図である。
【図２】第１の実施の形態の適用例を示す図である。
【図３】電流源の電流値に関する不整合を示す図である。
【図４】抵抗Ｒ１を接続しない場合の等価回路を示す図である。
【図５】抵抗Ｒ１を接続した場合の等価回路を示す図である。
【図６】特定の一個の電流源の電流値δＩのみの影響を示す図である。
【図７】繰り返し性のセルの回路抵抗を示す図である。
【図８】本発明の第２の実施の形態を示す図である。
【図９】第２の実施の形態の適用例を示す図である。
【図１０】特許文献１に記載されている繰り返し性のセルの整合回路を示すブロック図である。
【符号の説明】
Ｒ１電流源の端子間抵抗
Ｒ２出力の端子間抵抗
Ｒ３トランジスタの負荷抵抗
Ｒ４電流源の内部抵抗
Ｒ５電流源側から見た差動対の内部抵抗
Ｒｘ電流供給端子から一方を見たときのインピーダンス
ＶＲＴ、ＶＲＢ基準電位
Ｉ定電流源から出力する電流（値）
ａｍｐ１〜ａｍｐ８プリアンプ
δＩ不整合による電流（値）
Ｖ（−４）〜Ｖ（０）〜Ｖ（４）各セルの電流供給端子の電圧
δ（−４）〜δ（０）〜δ（４）分流電流

Claims

電流源から電流供給端子を介して電流が供給され当該電流に応じた信号を出力端子から出力する回路素子からなる３個以上の複数のＡ／Ｄ変換器用の繰り返し性のセルを含むモノリシックチップの集積回路であって、隣り合うＡ／Ｄ変換器用の繰り返し性のセルの各電流供給端子間にインピーダンス回路を設け、前記Ａ／Ｄ変換器用の繰り返し性のセルの不整合の影響を低減する電流が流れるようにし、さらに、
前記出力端子間にインピーダンス回路を設け、前記Ａ／Ｄ変換器用の繰り返し性のセルの不整合の影響を低減する電流が流れるようにしたことを特徴とするＡ／Ｄ変換器用の繰り返し性のセルを含むモノリシックチップの集積回路。
前記回路素子は、共通電極を共通接続して前記電流供給端子とし、制御電極は信号を入力する入力端子とし、出力電極は差動信号を出力する出力端子とする差動対トランジスタであることを特徴とする請求項１記載のＡ／Ｄ変換器用の繰り返し性のセルを含むモノリシックチップの集積回路。
前記差動対トランジスタは、共通電極としてのソース電極、制御電極としてのゲート電極及び出力電極としてのドレイン電極を有する第１及び第２の電界効果トランジスタで構成されることを特徴とする請求項１又は２記載のＡ／Ｄ変換器用の繰り返し性のセルを含むモノリシックチップの集積回路。
前記複数のＡ／Ｄ変換器用の繰り返し性のセルは、差動対トランジスタの一方の入力端子にアナログ入力信号を入力し、他方の入力端子に量子化ステップだけ順次異なる基準電圧が印加されたＡ／Ｄ変換器用の複数のプリアンプを構成することを特徴とする請求項２又は３記載のＡ／Ｄ変換器用の繰り返し性のセルを含むモノリシックチップの集積回路。
前記電流供給端子に設けた各インピーダンス回路は、全て同一の値の抵抗であることを特徴とする請求項４記載のＡ／Ｄ変換器用の繰り返し性のセルを含むモノリシックチップの集積回路。