KR20080077200A - 스위칭 가능 폴딩 회로, 아날로그-디지털 변환기 및 스위칭가능 폴딩 회로 동작 방법 - Google Patents

Abstract

아날로그-디지털 변환기를 위한 스위칭 가능 폴딩 회로가 제공된다. 스위칭 가능 폴딩 회로는 복수의 회로 단을 포함하고, 각각의 회로 단은 차동 쌍, 전류원 및 스위칭 유닛을 포함한다. 차동 쌍은 스위칭 유닛을 통해 전류원에 연결되고, 회로 단은 서로 반전 접속된다.

Description

스위칭 가능 폴딩 회로, 아날로그-디지털 변환기 및 스위칭 가능 폴딩 회로 동작 방법{FOLDING CIRCUIT}

본 발명은 폴딩 회로 분야에 관한 것이다. 특히, 본 발명은 스위칭 가능한 폴딩 회로, 스위칭 가능한 폴딩 회로를 포함하는 아날로그-디지털 변환기 및 스위칭 가능한 폴딩 회로를 동작시키는 방법에 관한 것이다.

디지털 데이터 처리에 있어서, 아날로그 신호를 디지털 또는 바이너리 표현으로 변환하는 것은 중요한 문제이다. 아날로그 신호를 디지털 신호로 변환하기 위해 차동 아날로그-디지털 변환기(ADC) 아키텍쳐가 알려져 있다. 아날로그 신호를 디지털 표현으로 변환하는 한가지 방법은 아날로그 입력을 소정 기준 값, 예를 들어 전압의 세트와 연속적으로 비교하는 것이다. 이런 종류의 ADC는 플래시 ADC에서 구현된다. 플래시 ADC에서, 언제든 디지털 값을 수신하기 위해 아날로그 입력은 상이한 문턱값과 비교된다.

ADC 에 대한 알려진 다른 아키텍쳐는 소위 폴딩 ADC이다. 폴딩 ADC 에 대한 일 예는 WO 2005/01125 A1에 개시되어 있다. 폴딩 ADC에 대한 다른 예는 EP 0 227 165 A2 및 R. van der Grift 등의 "A monolithic 8-bit Video A/D Converter", IEEE Journal of Solid-State Circuits, 1984 6월, 374-378 페이지에서 볼 수 있다.

WO 2005/01125 A1에서 보는 바와 같이, 일반적인 폴딩 아키텍쳐에서, 차동 쌍들을 쌓음으로써(stack) 많은 병렬 폴딩 브랜치들이 감소될 수 있다. 이는 전체 전력 소비를 감소시키고 오프셋 기여자(contributor)의 수를 줄인다.

WO 2005/01125 A1의 첫 번째 제한은 쌍의 수를 조금 이상한 수 3, 7, ... (2ⁿ)-1 로 제한하는 트리형(tree-like) 구조를 강제한다는 것이다. WO 2005/01125 A1의 두 번째 제한은 전압 제어 스위치를 이용하여 적당한 접속을 선택하여야 한다는 것인데, 전압 제어 스위치는 충분히 빠르게 구동될 수 없다.

효율과 관련하여, 아날로그 신호를 디지털 신호로 변환하는 다른 방법들을 성능 파라미터로 비교한다. 성능 파라미터의 예는 해당 ADC의 결정 속도(resolution speed), 증폭 및 전력 소비이다.

대부분의 경우에 하나의 성능 파라미터를 개선하는 것은 다른 성능 파라미터의 열화라는 비용을 가져온다.

아래의 종래 기술 문헌들이 본 발명의 이해를 높이는데 도움이 될 것이다.

- Rudy van de Plassche, "Integrated Analog-to-digital and Digital-to-analog Converters.", Kluwer Academic Publishers, 1994.

- Hoogzaad, G., Roovers, R., "A 65-mW, 10-bit 40-Msample/s BiCMOS Nyquist ADC in 0.8 mm2.", IEEE Journal of Solid-State Circuits, vol. 34, No. 12, December 1999 pp. 1796-1802

- Gray, P.R., Meyer, R. G., "Analysis and Design of Analog Integrated Circuits", John wiley and Sons, Inc., 1977-93, pp. 670-675

- Scholtens, P.C.S., Vertregt, M., "A 6b 1.6GS/s Flash ADC in 0.18[mu]m CMOS using averaging termination.", IEEE Journal of Solid-State Circuits, December 2002, vol. 37, no. 12, pp. 1599-1610

- Valburg J. van, Plassche, R.J. van de, "An 8-bit 650MHz Folding ADC", IEEE Journal of Solid-State Circuits, vol. 27, no. 12., December 1992

개선된 폴딩 회로, 특히 아날로그 디지털 변환기용의 개선된 폴딩 회로를 가지는 것이 바람직할 수 있다.

본 발명의 예시적인 실시형태는 아래와 같은 도면을 참조하여 후술할 것이다.

도 1은 본 발명의 예시적인 실시형태에 따른 ADC의 블록도를 도시한다.

도 2는 플래시 ADC 전단의 블록도를 도시한다.

도 3은 플래시 ADC 전단의 출력 신호를 도시한다.

도 4는 병렬 폴딩 회로를 도시한다.

도 5는 병렬 폴딩 회로의 출력 신호를 도시한다.

도 6은 본 발명의 일 예시적인 실시형태에 따른 스위칭 유닛을 갖는 스위칭 가능 폴딩 셀을 도시한다.

도 7은 본 발명의 일 예시적인 실시형태에 따른 스위칭 유닛을 갖는 스위칭 가능 폴딩 셀의 출력 신호를 도시한다.

도 8은 병렬 폴딩에 대한 단순화된 소신호 등가 회로를 도시한다.

도 9는 본 발명의 예시적인 실시형태에 따른 스위칭된 폴딩 회로에 대한 단순화된 소신호 등가 회로를 도시한다.

도 10은 본 발명의 일 예시적인 실시형태에 따른 스위칭 유닛을 도시한다.

도 11은 본 발명의 일 예시적인 실시형태에 따른 회로 단을 도시한다.

도 12는 본 발명의 일 예시적인 실시형태에 따른 다른 회로 단을 도시한다.

도면의 도시는 개략적인 것이다. 상이한 도면에서 유사하거나 동일한 구성요소에는 동일한 참조 부호가 주어진다.

본 발명의 일 예시적인 실시형태에 따르면, 입력 신호에 기초하여 출력 신호를 생성하는 스위칭 가능 폴딩 회로가 제공된다. 스위칭 가능 폴딩 회로는 복수의 회로 단(circuit stage)을 포함한다. 각각의 회로 단은, 스위칭 유닛과, 전류원과, 차동 쌍을 포함하고, 각각의 차동 쌍은 아날로그일 수 있는 입력 신호를 수신하도록 구성된 입력 단자와 출력 신호를 제공하도록 구성된 출력 단자를 포함한다.

회로 단의 각각의 차동 쌍은 스위칭 유닛을 통해 전류원에 연결된다. 복수의 회로 단이 있을 수 있으며, 회로 단은 서로 이웃하여 배치되고, 각각의 회로 단은 서로 반전 접속될 수 있다.

이 맥락에서, "반전 접속(inversely connected)"라는 용어는 구체적으로 차동 쌍의 두 트랜지스터(제 1 트랜지스터와 제 2 트랜지스터)에 관련된 두 출력 접속이 다음의 방식으로 접속된 것을 나타낸다: 짝수를 갖는 회로 단의 제 1 트랜지스터의 출력이, 서로 연결되고 홀수를 갖는 회로 단의 제 2 트랜지스터의 출력에 연결된다. 따라서 홀수를 갖는 회로 단의 제 1 트랜지스터의 출력이, 서로 연결되고 짝수를 갖는 회로 단의 제 2 트랜지스터의 출력에 연결된다.

환언하면, 차동 쌍은 두 개의 트랜지스터를 포함할 수 있다. 이 설명의 맥락에서 트랜지서터는 여하한 트랜지스터일 수 있다. 트랜지스터의 예는 바이폴라 트랜지스터, MOSFET(metal oxide semiconductor field-effect transistor), NMOS, PMOS 또는 JFET 중 하나와 같은 여하한 형태의 FET(field effect transistor)가 있다.

트랜지스터는 3 개의 단자를 제공할 수 있다. 이들 세 개의 단자는, 바이폴라 트랜지스터의 경우에는 베이스, 컬렉터 및 에미터라 하고 FET의 경우에는 게이트, 드레인 및 소스라 한다. 트랜지스터 단자로서의 "소스" 및 "드레인"이라는 용어는 서로 교환될 수 있고, "소스-/드레인" 단자라 표시될 수도 있다.

바이폴라 트랜지스터는 NPN 또는 PNP 트랜지스터로 사용가능할 수 있으며, MOSFET 트랜지스터는 N-채널 및 P-채널로 사용가능할 수 있다. 본 적용은 N-채널 MOSFET 트랜지스터를 사용할 수 있으나 이에 제한되지 않는다. 트랜지스터의 출력 임피던스를 증가시키기 위해, 복수 트랜지스터의 캐스코드 배열이 사용될 수도 있다.

두 개의 트랜지스터의 소스가 직접 연결되면 차동 쌍이 구성될 수 있다. 입력 신호는 차동 쌍의 두 트랜지스터의 게이트에 인가될 수 있다.

각 트랜지스터의 게이트는 관련 차동 쌍에 대한 입력 단자를 제공할 수 있다. 차동 쌍이 2 개의 트랜지스터를 포함할 수 있으므로, 차동 쌍은 두 개의 입력 단자를 제공할 수 있다.

입력 신호는 차동 쌍의 제 1 입력 단자에 공급될 수 있으며, 반전 신호는 차동 쌍의 다른 입력 단자에 공급될 수 있다.

트랜지스터의 드레인은 각 차동 쌍의 출력 단자를 제공할 수 있다. 그러므로 차동 쌍은 두 개의 출력 단자를 가질 수 있다.

복수의 차동 쌍, 즉 복수의 회로 단은 서로 이웃하여 배치될 수 있다. 이들 차동 쌍은 이웃을 이루고 서로 연결될 수 있다. 제 1 회로 단의 제 1 출력 단자는 제 2 회로 단의 제 2 출력에 연결되고, 체 1 회로 단의 제 2 출력은 제 2 회로 단의 제 1 출력에 연결된다. 이 방식은 각각의 연결된 회로 단에 대해 계속된다.

제 1 회로 단의 제 1 출력에 의해 제공되는 신호와 제 1 회로 단의 제 2 출력에 의해 제공되는 신호가 반전 신호일 수 있으므로, 차동 회로 단의 출력을 교대로 접속하는 방식은 회로 단의 반전 접속이라고 할 수 있다.

각 회로 단은 정확히 하나의 차동 쌍, 정확히 하나의 전류원 및 정확히 하나의 스위칭 유닛으로 구성될 수 있다. 상이한 회로 단이 여하한 공통 멤버 또는 소자도 공유하지 않는 것이 가능하다. 특히 상이한 차동 쌍이 공통 전류원을 공유하지 않는 것이 가능하다.

차동 쌍이 서로 반전 접속되고 스위치를 통해 전류원으로 연결되는 스위칭 가능 폴딩 회로를 이용하는 것은, 폴딩 비(ratio)가 여하한 수일 수 있는 폴딩 신호를 그 출력 단자에 제공할 수 있다. 비교기 어레이 또는 증폭기 어레이는 입력 신호를 소정 수의 기준 값과 비교하기 위해 비교기를 제공하는 아날로그 전처리 유닛일 수 있다.

폴딩 비(folding ratio) 또는 폴딩 팩터(folding factor)는 입력 범위에서 비교기 어레이가 얼마나 많이 사용되는지, 또는 얼마나 많은 차동 폴딩 쌍이 존재하는지를 나타낸다. 예를 들어, 폴딩 비는 2의 자승일 수 있다.

스위칭 가능 폴딩 회로는 출력 신호도 제공할 수 있는데, 여기서 증폭은 회로의 폴딩 팩터로 감소되지 않는다. 그러나 스위칭 가능 폴딩 회로는 해당하는 높은 폴딩 팩터에 도달할 수 있다.

본 발명의 다른 예시적인 실시형태에 따르면, 상기 특징을 갖는 스위칭 가능 폴딩 회로를 포함하는 아날로그-디지털 변환기(ADC)가 제공된다.

아날로그-디지털 변환기에서 스위칭 가능 폴딩 회로를 사용하는 것은 아날로그 신호를 디지털 값 또는 디지털 신호로 변환하는 속도를 증가시킬 수 있고, ADC의 전력 소비를 감소시킬 수 있다. 스위칭 가능 폴딩 회로가 양의 전력 소비 균형을 제공하므로, ADC의 전력 소비 균형이 개선될 수 있다.

본 발명의 또 다른 예시적인 실시형태에 따르면, 스위칭 가능 폴딩 회로를 동작시키는 방법이 제공된다. 방법은 차동 쌍의 입력 단자에서 입력 신호를 수신하는 단계를 포함한다. 방법은 회로 단의 일부에서 차동 쌍, 전류원 및 스위칭 유닛이 전기적으로 도전 상태가 되도록, 스위칭 유닛을 선택적으로 스위칭하는 단계를 더 포함한다. 그러므로 출력 단자에서 출력 신호를 제공한다. 출력 단자에서의 출력 신호는 아날로그 신호의 바이너리 값, 또는 바이너리 값의 일부를 나타낸다. 후자의 경우, 출력의 값은 유사한 아날로그-디지털 변환 방법을 이용하여 더 처리된다.

스위칭 유닛의 스위칭 방식은, 한번의 스위치의 일부를 열고 스위치의 다른 부분은 닫는 것일 수 있다.

본 발명의 다른 양태에 따르면, 원시 신호 또는 입력 신호가 스위칭 유닛에 해당하는 소정 인터벌 내에 있으면 스위칭 유닛이 닫히도록 구성된 스위칭 가능 폴딩 회로가 제공된다. 스위칭 가능 폴딩 회로가 복수의 회로 단을 포함할 수 있으며, 그에 따라 복수의 스위칭 유닛을 포함할 수 있으므로, 소정 인터벌은 각 스위칭 유닛에 대해 상이할 수 있다.

소정 인터벌과 관련된 스위칭 유닛을 이용하는 것은 원시 신호가 인터벌 내에 들어오는지 여부를 검출할 수 있도록 한다. 아날로그 원시 신호의 값이 들어오는 인터벌에 따라서, 관련 또는 해당 스위칭 유닛이 닫힐 수 있다. 스위칭 유닛을 닫는 것은 스위칭 유닛이 활성화됨을 의미한다. 다시 말하면, 스위칭 유닛을 닫는 것, 스위칭 온 하는 것, 활성화하는 것 또는 트리거 하는 것은, 열린 스위칭 유닛에 의해 차단된 전류가 흐를 수 있으며, 해당 회로 단 또는 차동 쌍으로 전력을 공급할 수 있음을 의미할 수 있다. 그러므로, 해당 회로 단이 활성화된다.

그러나, 스위칭 유닛이 닫히거나 비활성 상태를 가지면, 전류는 스위칭 유닛에 의해 차단될 수 있고 스위칭 유닛을 통해 전류원으로 연결된 해당 회로 단 또는 차동 쌍은 비활성화되거나 다운될 수 있다. 다운된 회로 단은 전력을 소비하지 않거나 적어도 감소된 전류 소비를 갖는다.

본 발명의 다른 양태에 따르면, 소정 인터벌 각각은 설정된 기준 값 주위에서 사전 결정되는 스위칭 가능 폴딩 회로가 제공된다. 스위칭 유닛을 선택적으로 스위칭 온 및 스위칭 오프하는 것은 큰 출력 신호를 생성하는 것을 도울 수 있다. 다시 말하면, 출력 신호의 증폭이 향상된다. 큰 증폭을 갖는 신호의 검출이 정확할 수 있다.

본 발명의 다른 양태에 따르면, 차동 쌍의 출력 신호는, 원시 신호가 차동 쌍에 할당된 소정 인터벌에서 변하면, 출력 신호가 선형이거나 근사적으로 선형일 수 있도록 구성되는 스위칭 가능 폴딩 회로가 제공된다. 선형 출력 신호는 폴드(fold)를 제공할 수 있다. 이렇게 폴딩된 신호는 아날로그 원시 신호의 바이너리 표현으로 사용될 수 있다.

반전 접속된 회로 단을 사용함으로써, 원시 신호는 선형 신호 또는 근사적으로 선형인 신호로 변환될 수 있다. 선형 신호는 해당 인터벌에서 단조 증가하거나 단조 감소할 수 있다. 이러한 선형 증가 신호 또는 이러한 선형 감소 신호를 결합하는 것은, 입력 신호에 대해 삼각형 신호 형태를 가질 수 있는 폴딩 신호를 가져온다.

원시 신호는 다지털화 될 수 있는 아날로그 신호, 예를 들어, 전압일 수 있다. 원시 신호가 범위 또는 인터벌에서 변하면, 이는 기준 레벨과 비교될 수 있다. 기준 레벨의 각각의 주위에서 인터벌이 정의될 수 있다. 이들 인터벌은 경계에 의해 제한될 수 있다.

입력 신호가 소정 인터벌의 경계 내에 오면, 관련 인터벌 또는 기준 값과 관련된 차동 쌍을 선택하기 위해 소정 스위칭 유닛이 활성화된다. 그러므로, 기준 값에 의존하여 채널에서 원시 신호의 특정 부분 또는 섹션이 추출되고 변환될 수 있다. 신호의 이 부분은 그 후 다른 신호로 변환된다. 원시 신호의 부분은 스위칭 가능 폴딩 회로의 소정 회로 단에 구성될 수 있고, 그에 공급될 수 있다.

본 발명의 다른 양태에 따르면, 스위칭 유닛은 전류 미러(current mirror)를

포함한다. 스위칭 유닛 내에서, 또는 스위칭 유닛과 함께 전류 미러를 사용하는 것에 의해 신호 경로 내에 스위치를 갖지 않는 스위칭 유닛을 제공할 수 있다. 전류 미러는 집적 회로 상에서 스위칭 가능 폴딩 회로를 구현할 수 있도록 할 수 있다.

본 발명의 다른 양태에 따르면, 복수의 회로 단 중 적어도 하나의 스위칭 유닛 및 전류원은 공통 멤버로 형성된다.

이와 관련하여, "공통" 멤버는 구체적으로 스위칭 유닛과 전류원이 단일 소자로 구현됨을 의미할 수 있다. 예를 들어, 스위칭 유닛은 제어 전류원(controlled current source)로서 구현될 수 있으며, 전류원 자체가 제어에 의해 켜지거나 꺼질 수 있다. 그러므로 온 또는 오프 사이에서만 스위칭하는, 바이어싱 또는 신호 경로 내의 스위칭 소자가 회피될 수 있다.

본 발명의 다른 양태에 따르면, 스위칭 가능 폴딩 회로의 각각의 회로 단에서, 차동 쌍은 스위칭 유닛을 통해 전류원에 접속된다.

전류원에 직접 연결된 스위치 또는 스위칭 유닛을 사용함으로써, 전류원을 회로 단의 차동 쌍으로부터 분리할 수 있도록 할 수 있다.

본 발명의 또 다른 양태에 따르면, 스위칭 가능 폴딩 회로는 집적 회로로서 구성되는 스위칭 가능 폴딩 회로가 제공된다. 실시형태에 따른 회로는 종래의 와이어 방식 또는 모놀리식(monolithic) 집적 회로로서 구현될 수 있다. 후자의 경우, 집적 회로는 반도체 기술, 예를 들어 III-V 반도체 족 비소화 갈륨(galliun arsenide) 기반의 실리콘 기술로 형성될 수 있다. 회로는 CMOS 또는 바이폴라 기술로 형성될 수 있다.

본 발명의 다른 양태에 따르면, 입력 단자는 입력 단자 쌍으로서 구성되는, 즉 2 이상의 입력을 갖는 스위칭 가능 폴딩 회로가 제공된다.

입력 단자의 쌍은 반전 또는 잉여 입력 신호를 차동 쌍에 공급할 수 있도록 할 수 있다. 즉, 차동 쌍은 전류에 대한 2 개의 브랜치를 포함할 수 있다. 각 브랜치에 반전 신호를 제공함으로써, 소정 전압이 출력 신호로서 발생될 수 있는 방식으로 차동 쌍의 브랜치를 통한 전류의 라우팅이 제어될 수 있으며, 여기서 출력 신호는 입력 신호의 바이너리 표현에 대응한다.

본 발명의 다른 양태에 따르면, 출력 단자는 출력 단자 쌍으로서 구성되는, 즉 2 이상의 출력을 갖는 스위칭 가능 폴딩 회로가 제공된다. 한 쌍의 입력 신호를 사용하는 것과 유사하게, 한 쌍의 출력은 출력 신호의 상이한 표현을 제공할 수 있다. 양 또는 음 출력 신호를 제공하는 것이 가능할 수 있다.

달리 말하면, 양 및 음 출력 신호는 동일한 출력 신호를 상이한 형식으로, 또는 잉여 정보 소스로서 표현한다. 음 출력 신호가 양 출력 신호의 반전 표현일 수 있다. 양 및 음 출력 신호는 대칭일 수도 있다.

본 발명의 또 다른 양태에 따르면, 전처리 유닛은 원시 신호를 수신하도록 구성되고, 전처리 유닛은 원시 신호를 할당된 차동 쌍에 대한 입력 신호로 변환하도록 구성되는 ADC가 제공된다. 스위칭 가능 폴딩 회로의 스위칭 유닛은 원시 신호가 스위칭 유닛에 해당하는 소정 인터벌 내에 있으면 닫히도록 구성되고, 소정 인터벌은 복수의 회로 단의 스위칭 유닛 각각에 대해 상이하다.

원시 신호의 범위 또는 부분을 스위칭 가능 폴딩 회로의 관련 회로 단에 공급하기 위해, 전처리 유닛이 사용된다. 전처리 유닛은 신호를 사전 증폭하는 등의 다른 목적으로도 기능할 수 있다.

본 발명의 다른 양태에 따르면, 바이너리 디코딩 유닛을 더 포함하고, 바이너리 디코딩 유닛은 회로 단의 출력 신호를 수신하도록 구성되고, 바이너리 디코딩 유닛은 출력 신호를 바이너리 신호로 변환하도록 구성된 아날로그-디지털 변환기가 제공된다.

스위칭 가능 폴딩 회로의 출력 신호는 원시 신호의 비 바이너리(non-binary) 표현일 수 있으므로, 바이너리 디코딩 유닛은 스위칭 가능 폴딩 회로의 출력을 바이너리 신호로 변환할 수 있다. 바이너리 신호는 원시 신호의 바이너리 표현일 수 있다.

본 발명의 예시적인 실시형태의 요지는 아날로그 원시 신호가 서브 신호 또는 부분으로 나누어질 수 있다는데 있는 것으로 볼 수 있다. 서브 신호는 원시 아날로그 신호와 기준 값의 비교의 결과일 수 있다. 이들 원시 신호의 서브 신호는 특정 소정 스위칭 가능 폴딩 회로에 분배될 수 있다. 원시 신호를 처리하기 위해 하나의 관련 회로 단만이 활성화되는 것으로 족하다.

다시 말하면, 시간에 따라 변하는(증가하거나 감소하는) 연속적인 신호는 하위 범위 또는 하위 인터벌로 나누어질 수 있고, 원시 신호의 일부는 스위칭 가능 폴딩 회로의 회로 단으로 분배될 수 있다. 회로 단은 해당 인터벌에서 신호의 평가를 위해 구성될 수 있다.

예를 들어, 집적 회로의 전력 소비를 절감하고 스위칭 가능 폴딩 회로의 증폭을 증가시키기 위해, 해당 회로 단만이 신호의 평가를 위해 스위칭 온 된다. 나누어진(sub-divided) 신호는 바이너리 디코딩 유닛에 의해 변환되어 실제 원시 아날로그 신호의 바이너리 표현을 제공한다.

본 발명의 이들 측면 및 다른 측면은 이하의 실시형태의 설명으로부터 명백하고 명료하게 될 것이다.

도 1은 본 발명의 일 실시형태에 따른 ADC의 블록도를 도시한다. ADC(112)는 전처리 유닛(101), 스위칭 가능 폴딩 회로(106) 및 바이너리 디코딩 유닛(110)을 포함한다. "스위칭 가능 폴딩 회로" 및 "스위칭 가능 폴딩 셀"이라는 용어는 본 설명의 맥락에서는 동일하게 사용된다.

원시 신호(100)가 전처리 유닛(101)의 입력 단자에서 전처리 유닛(101)에 제공된다. 원시 신호(100)는 전처리 유닛(101) 내에서 정량기(qunatifier; 102) 및제어 유닛(103)으로 분배된다. 정량기(102)는 원시 신호의 레벨에 따라 스위칭 가능 회로(106)의 적절한 차동 쌍(108)의 입력 단자를 선택한다.

정량기(102)는 정량기(102)의 입력 단자 상의 원시 신호(100)를 차동 쌍(108)에 의해 사용되고 처리될 수 있는 형식으로 변환한다. 예를 들어, 원시 신호는 입력 단자에서 원시 신호(100)의 양(positive) 또는 음(negative) 표현으로 변환될 수 있다. 양 및 음의 신호는 대칭 신호 또는 반전 신호일 수 있다.

스위치 제어 유닛(103)은 원시 신호(100)를 분석하도록 구성된다. 원시 신호가 놓이는 인터벌에 기초하여, 스위치 제어 유닛(103)은 해당 스위칭 유닛(107)에 대한 스위칭 신호를 제공한다. 이 제어 신호는 해당 스위칭 유닛(107)을 트리거 하도록 구성된다. 해당 스위칭 유닛(107)을 트리거하는 스위칭 신호는 단자(105)에 의해 분배된다.

스위칭 가능 폴딩 회로(106)는 그 출력 단자(109)에 출력 신호를 제공한다. 출력 신호는 바이너리 디코딩 유닛(110)에 라우팅된다. 바이너리 디코딩 유닛(110)은 단자(109)의 신호를 바이너리 신호로 변환하도록 구성되고, 이 바이너리 신호는 단자(111)에서 제공된다. 단자(111)에서의 바이너리 신호는 전처리 유닛(101)의 입력 단자에서의 아날로그 원시 신호(100)를 나타낸다. 또한, 단자(109)를 바이너리 디코딩 유닛(110)으로 라우팅하는 대신에, 신호의 다른 추가적 정제(refinement)가 포함될 수 있다. 이 경우, 다른 폴딩 또는 스위칭 가능 폴딩 유닛(106)이 현재의 스위칭 가능 폴딩 셀(106)과 바이너리 인코더(110) 사이에 배치될 수 있다.

도 2는 플래시 ADC 전단(front end)의 블록도를 도시한다. 아날로그 신호를 디지털 데이터로 변환하는 직접적인 방법은 아날로그 입력을 소정 기준 전압(218, 219, 220 및 221)의 세트와 연속적으로 비교하는 것이다. 저항의 세트(223)와 전류원(205)이 기준 전압(218, 219, 220, 221)을 정의하는 반면, 증폭기(214, 215, 216 및 217)의 뒤에 오는 다수의 비교기(도 2에는 도시되지 않음)가 입력 신호(100) 또는 원시 신호(100)의 값을 정량한다. 저항의 세트(223)는 전류원(224)의 제 1 단과 기준 전위(222) 사이에 배치된다. 전류원(205)의 제 2 단은 다른 기준 전위인 접지 전위(224)에 접속된다. 다른 실시형태는 비교기 또는 증폭기(214, 215, 216 및 217)를 고 기준 전압(222)과 저 기준 전압(224) 사이에 배치할 수도 있다. 전류원(205) 또는 저항 세트(223)가 기준 전압을 제공하는 유일한 방법은 아니다.

플래시 ADC의 아날로그 전처리 유닛(225)에서 증폭기의 수가 변할 수는 있지만, 비교기의 수는 보통 2^{비트 수}-1이다. "비트 수"라는 용어는 아날로그 원시 신호의 디지털화를 위해 사용되어야 하는 비트의 수를 나타낸다. 예를 들어, 4비트로 단자(100)에서의 입력 신호를 정량화하여야 하는 경우, 15개의 비교기가 구현된다.

폴딩 회로를 이용함으로써, 플래시 ADC 내의 비교기의 수가 감소될 수 있다. 폴딩 회로는 ADC의 아날로그 입력 범위에 대해 비교기 세트를 여러 번 묘사(depict)한다. 달리 말하면, 입력 신호는 선택적으로 해당 비교기에서 신호를 발생시킨다. 이러한 비교기는 Vref-Vin 및 -Vref+Vin 의 계산을 수행하는데, 여기서 Vref는 해당 기준값, 예를 들어 전압 218, 219, 220, 221 이고, 0<Vref 이다. Vref(218)은 기준점(224)에서 제공되는 전위, 전류원(205) 및 기준 래더(ladder; 223)에 의해 결정된다. 그러므로 Vref(218)는 0 이상일 수 있다. Vin 은 단자 입력에서의 원시 신호(100)이다. 이 폴딩 동작을 실행하기 위한 몇 가지 회로 변형이 존재한다.

사전 증폭기(214, 215, 216 및 217)는 기준 전압(218, 219, 220 및 221)과 원시 신호(100)에 연결된다. 각각의 사전 증폭기(214, 215, 216 및 217)는 각각의 사전 증폭기의 출력 단자(206, 207, 208, 209, 210, 211, 212, 213)에서 2 개의 출력 신호를 제공한다. 출력 신호 중 하나는 Vref-Vin 의 식에 따라 계산되는 음의 출력 신호(206, 208, 210 및 212)이고, 다른 하나는 -Vref+Vin 의 식에 따라 계산되는 양의 출력 신호(207, 209, 211 및 213)이다. 신호(206, 207, 208, 209, 210, 211, 212, 213)는 사전 증폭기(214, 215, 216 및 217)의 해당 출력 단자에서 제공된다.

도 3은 플래시 ADC 전단(front end; 225) 또는 정량기(225)의 출력 신호(206, 207, 208, 209, 210, 211, 212, 213)를 도시한다. 도 3은 사전 증폭기(214, 215, 216 및 217)의 출력 신호(206, 207, 208, 209, 210, 211, 212, 213)의 도면을 도시한다. 전처리 유닛(101)의 입력 단자의 입력 신호 또는 원시 신호(303, 100)는 소정 인터벌로 나누어진다.

예를 들어, 도 3에서 점선으로 도시된 신호인 사전 증폭기(214)의 출력 신호(206)는 최대값(302)와 최소값(301) 사이에서 변한다. 신호는 소정 인터벌에 걸쳐 S 모양의 형상을 갖고, 이 인터벌은 기준값(218) 주위에서 사전 결정된다. 인터벌의 왼쪽 경계는 신호(206)가 최대값(302)과 같은 영역에 있다. 인터벌의 오른쪽 경계는 신호(206)가 최소값(301)과 같은 곳에 있다. 신호(208, 210, 212)에 대해 해당 인터벌에 대한 경계도 이와 같이 미리 정해진다.

실선 207 은 출력 신호(206)에 대한 대칭 또는 반전 신호(207)의 특성을 보여준다. 기준 값(218) 주위의 인터벌의 중간에서, 사전 증폭기(214)의 음 출력 신호(206)와 양 출력 신호(207)는 서로 교차한다. 다른 예시적 실시형태로서, 노드(221)는 양 전압(222)에 연결되고 노드(218)는 음 전압(224)에 연결될 수 있다. 그러면, 상부 공급 전압(222)과 전류원(205)에 접속된 저항 래더(223)에 의해 차동 기준 전압이 생성될 필요가 없다. 차동 기준 전압이 제공될 수 있는 방법에 대해 다른 많은 실시형태들이 존재한다.

도 3에서 증가하는 입력 신호(303, 100)는 왼쪽에서 오른쪽으로 도시된다. 입력 신호(303)의 값이 증가함에 따라 음 신호(206)가 감소하고 있는 반면, 양 신호(207)는 그에 따라 증가하고 있다.

신호 쌍(206, 207)은 기준 값(218) 주위의 사전 결정된 인터벌에서의 사전 증폭기(214)의 출력 신호를 나타낸다. 유사하게, 신호 쌍(209 및 208, 211 및 210, 213 및 212) 각각은 기준 값(219, 220, 221) 주위의 사전 결정된 인터벌에서의 사전 증폭기(215, 216, 217)의 출력 신호를 나타낸다.

도 4는 병렬 폴딩 회로를 도시한다. 몇 개의 차동 쌍(406, 409, 412)이 저항성 부하(415, 416)에 연결된다. 이들 쌍(406, 409, 412)의 각각은 그 이웃에 대해 역으로 접속된다. 저항성 부하(415, 416)는, 그 저항성 부하(415, 416)를 통한 전류 흐름에 따라 전압 차를 제공한다. 그러므로 이 전압은 증폭과 관련된다. 저항성 부하 차동 소자 대신에, 전압 차를 제공하기 위해 예를 들어 전류원이 사용되거나 다른 구조가 사용될 수 있다.

반전 접속은 차동 쌍의 출력 단자가 교대로 함께 연결된다는 것을 의미한다. 이제 차동 쌍(406)을 차동 쌍(409 및 412)에 대한 예시로서 설명한다.

차동 쌍(406)은 제 1 트랜지스터(404)와 제 2 트랜지스터(405)를 포함한다. 제 1 트랜지스터(404)는 제 1 입력 단자(207')를 제공하는데, 차동 쌍(406)의 제 1 입력 단자(207')는 도 2의 사전 증폭기(214)의 해당 출력 단자에 접속될 수 있으며, 이 단자는 해당 출력 신호(207)를 제공한다.

트랜지스터(405)는 입력 단자(206')을 제공하고, 이는 도 2의 사전 증폭기(214)의 해당 출력 단자에 연결될 수 있으며, 단자는 해당 출력 신호(206)를 제공한다. 차동 쌍(406)은 기준 레벨(218) 주위의 인터벌 내에 있는 신호에 해당하는 입력 신호에 대해 트랜지스터(404, 405)의 상태를 변화시키는 해당 차동 쌍이다.

입력 단자(206', 207', 208', 209', 210', 211' 및 212')는 관련 신호(206, 207, 208, 209, 210, 211 및 212)를 수신하도록 구성된다.

차동 쌍(406)의 트랜지스터(404, 405)의 소스는 함께 접속된다. 차동 쌍(406)의 트랜지스터(404, 405)에 속한 접속된 소스는 전류원(401)에도 접속된다.

차동 쌍(406)은 음 출력 단자(418)와 양 출력 단자(419)를 제공한다. 차동 쌍(406)은 그 음 출력(418)에서 제 1 출력 신호를 제공하고, 그 양 출력(419)에서 제 2 출력 신호를 제공한다. 출력 단자(418 및 419)는 차동 쌍(409)의 출력 단자(421 및 420) 및 차동 쌍(412)의 출력 단자(422 및 423)에 반전 접속된다.

이웃하는 차동 쌍(406, 409 및 412)의 차동 출력 신호의 집합은 양 출력 단자(414)와 음 출력 단자(413)에서 제공된다. 출력(413, 414)에 제공되는 신호는 차동 쌍의 입력 신호(206, 207, 208, 209, 210, 211)에 의존한다. 입력 신호에 따라, 전류원(401, 402 및 403)으로부터의 전류는 차동 쌍(406, 409, 412)과 저항(415, 416)을 통해 라우팅되고, 저항(415, 416)을 통해 흐르는 전류에 의해 해당 전압이 생성된다.

도 5는 병렬 폴딩 회로의 출력 신호를 도시한다. 도 5에 도시된 바와 같이, 차동 쌍(406, 409, 412)을 그 이웃에 대해 반전 접속함으로써 선형 입력 값으로부터 폴딩된 신호가 나온다. 도 4에 도시된 폴딩 구조의 형태는 "병렬 폴딩 회로"라고 지칭할 것이다. 회로의 폴딩 팩터로 어레이의 증폭이 감소된다. 폴딩 팩터는 입력 범위에 대해 비교기 어레이가 얼마나 많이 묘사되는지, 또는 회로에 얼마나 많은 병렬 차동 쌍(406, 409, 412)이 존재하는지를 나타낸다. 도 4에 도시된 경우에는 폴딩 팩터가 3이다.

낮은 증폭은 다음과 같이 설명될 수 있다고 생각된다. 접속되지 않은 세 개의 차동 쌍이 있다고 가정한다. 이런 쌍의 출력 전압은 V_DD-I_tail*R_load에서 V_DD(504)까지 변할 수 있다. V_DD는 라인(417)에서 제공되는 공급 전압이다. 출력이 서로 연결된다면, 새롭게 병합된 부하 저항은 팩터 3으로 감소될 것이나 테일 전류는 동일하게 유지될 것이다. 그러므로, R_P=R_N=R_load/3 이다.

환언하면, 출력 단자(419, 421 및 423)는 저항(415)과 함께 접속된다. 이들 출력의 각각을 통한 최대 전류는 I_tail이다. 그러나 출력이 반전 접속되므로, 여하한 입력 전압에 대해 출력 전압은 V_DD-I_tail*R_P 에서 V_DD-2I_tail*R_P 사이에서 변할 수 있다. 저항(415)이 가정한 차동 쌍 내 저항 값의 1/3에 불과하므로, 이제 전압은 V_DD-(2/3)*I_tail*R_loas 에서 V_DD-(1/3)*I_tail*R_loas 사이에서 변한다. 단일 차동 쌍의 출력과 비교하면, 이는 단일 차동 쌍 V_DD-I_tail*R_load 에 비해 3 팩터의 감소이다.

폴딩 회로의 결과적인 출력 전압은 U_{out , commonmode} = V_DD-3/2*(I_tail*R_P) (505) 의 공통 모드 전압(503)을 갖는 한편, 전압 스윙의 식은 U_{out , differential} = I_tail*R_P 로 유지된다. 접속된 부하 저항(415)은 가정한 차동 쌍의 값의 1/3이므로, 전압 스윙 역시 실제로는 3으로 나누어진다.

일반적으로, 원래의 차동 쌍의 증폭은 폴딩 동작의 수만큼 감소된다. 또한 높은 대역폭을 달성하기 위해 차동 쌍(406, 409, 412)의 원래의 증폭이 주로 낮게 (예를 들어 3-10 배) 선택되므로, 전체 폴딩 회로의 증폭은 1 또는 약간 크게 제한된다.

도 4의 병렬 폴딩 회로는 세 쌍의 트랜지스터(404, 405, 407, 408 와 410, 411)로 구성되며, 각각의 쌍은 일정한 전류 I_tail 을 제공하는 전류원(401, 402, 403)과 트랜지스터를 전력원 V_DD(417)에 연결하는 저항(416 및 415)을 갖는다. 저항(416 및 415)은 저항성 부하 R_load를 형성한다. 각각의 전류원(401, 402, 403)은 일정한 전류를 제공하도록 되어 있는 반면, 추가적 저항(416 및 415)은 Rn=Rp 와 같다.

입력 신호(207, 209 및 211)와 반전 입력 신호(206, 208 및 210)는 각각 트랜지스터 쌍(404, 405, 407, 408, 410, 411)의 베이스 또는 게이트(206', 207', 208', 209', 210', 211')에 공급된다. 이들 입력 신호는 입력 신호(100)와 기준 신호(218, 219 및 220)로 이루어진다. 폴딩 회로가 아날로그-디지털 변환기에 적용되면, 입력 신호(100)는 변환될 신호로 생각된다.

입력 신호 또는 원시 신호(100)가 0 이면, 트랜지스터(404, 407, 410)가 그 게이트에서 음의 전압을 갖기 때문에 트랜지스터(404, 407, 410)가 차단되고, 트랜지스터(405, 411) 및 저항(415)을 통한 전류 라우팅과 트랜지스터(408) 및 저항(416)을 통한 전류 라우팅은, 출력 Out_p (414)에 "낮은" 전압, 즉 V_DD-2I_tail*R_load 및 (여기서 I_tail은 전류원(410, 402 및 403) R_load=R_n=R_p (416, 415)을 통한 전류)과 출력 Out_n (413)에 "높은" 전압, 즉 전압 V_DD-I_tail*R_load 을 제공한다.

입력 신호(100)가 증가하면, 입력 전압(100)이 기준값(218) 주위의 특정 범위 또는 인터벌 내에 올 때까지 이 상황은 변하지 않고 유지된다.

그 후, 트랜지스터(405)가 차단될 때까지 트랜지스터(404)를 통해 증가하는 전류 및 트랜지스터(405)를 통해 감소하는 전류가 획득되고, 입력 신호가 더 증가되고 기준값(219) 주위의 범위 및 인터벌 (이 범위는 기준 값(218) 주위의 상기 범위와 동일하고 그에 연속적이다) 내에 올 때까지 트랜지스터(404), 트랜지스터(408) 및 저항(416)을 통한 전류 라우팅, 및 트랜지스터(411) 및 저항(415)을 통한 전류 라우팅은 출력 Out_n (413) 상의 상기 "낮은" 전압 및 출력 Out_p (414) 상의 "높은" 전압을 제공하며, 트랜지스터(408)가 차단될 때까지 트랜지스터(407)를 통해 증가하는 전류 및 트랜지스터(408)를 통해 감소하는 전류가 획득되고 트랜지스터(404) 및 저항(416)을 통한 전류 라우팅, 및 트랜지스터(407), 트랜지스터(411) 및 저항(415)을 통한 전류 라우팅은 출력 Out_n (413) 상의 상기 "높은" 전압 및 출력 Out_p (414) 상의 "낮은" 전압을 제공한다.

입력 신호가 더 증가하고 기준 값(220) 주위의 범위 (이 범위는 다시 상기 범위와 동일하고 그에 연속적이게 된다) 에 오면, 트랜지스터(411)가 차단될 때까지 트랜지스터(410)를 통해 증가하는 전류 및 트랜지스터(411)를 통해 감소하는 전류가 획득되고, 트랜지스터(404), 트랜지스터(410) 및 저항(416)을 통한 전류 라우팅과 트랜지스터(407) 및 저항(415)를 통한 전류 라우팅은 출력 Out_n (413) 상의 상기 "낮은" 전압 및 출력 Out_p (414) 상의 상기 "높은" 전압을 제공한다.

도 5는 입력 신호(507)의 함수로 출력 Out_p(414) 및 Out_n(413) 상의 전압 값(501, 502)을 도시하는데, 입력 신호(507)는 전처리 유닛(101)의 입력 단자에서의 원시 신호를 나타낸다. 기준 전압 주위의 범위에서, 즉 실선(502)과 점선(501)이 교차하는 범위에서, 출력 Out_p(414) 상의 전압(501)과 출력 Out_n(413) 상의 전압(502)은 각각 폴딩 팩터 3으로 폴딩을 제공함을 볼 수 있다. 폴딩 셀의 결과적인 출력 전압은 공통 값 V_DD-3/2I_tail*R_load 와 전압 스윙 I_tail*R_load 를 갖는다.

도 3과 유사하게, 입력 전압(507, 100)은 도 5에서 그림의 왼쪽에서 오른쪽으로 증가하는 것으로 도시된다. 도 5에서 볼 수 있듯이, 출력 신호(501 및 502)의 폴딩은 각각 입력 전압(507)이 존재하는 범위에서 수행된다. 이 범위의 경계는 선(507)의 화살표로 표시되어 있다.

이론적으로 최대로 달성할 수 있는 출력 전압은 선(504)로 표시된다. 이 최대값은 공급 전압 V_DD 와 동일하다. 출력 신호에 대한 이론적인 최소값은 선(505)로 표시되며, 이는 V_DD-3*(I_tail*R_load)의 값을 나타낸다.

접지 네트 전압(V_SS)은 선(506)으로 도시된다. 접지 네트 전압은 기준 전위로서 제공된다. 이는 전류원(401, 402, 403)을 연결하는 기준점일 수 있다.

도 6은 본 발명의 예시적인 실시형태에 따라 폴딩 신호를 생성하는 회로를 도시한다.

도 1에 도시된 스위칭 가능 폴딩 회로(106)는 도 6에 도시된 방식으로 실현될 수 있다.

도 6은 세 개의 차동 쌍(606, 609 및 612)을 도시한다. 각각의 차동 쌍(606, 609, 612)은 제 1 트랜지스터(604, 607, 610) 및 제 2 트랜지스터(605, 608, 611)를 포함한다. 각 트랜지스터는 게이트(206", 207", 208", 209", 210", 211")를 포함하는데, 각 게이트는 해당 입력 신호(A_P, A_N, B_P, B_N, C_P, C_N)를 수신하도록 구성된다. 게이트(206", 207", 208", 209", 210", 211", 212")에 대한 입력 신호는 (예를 들어, 도 2에 도시된 것과 비슷한 방식으로) 사전 증폭기의 해당 출력 신호(206, 207, 208, 209, 210, 211, 212)일 수 있다.

각 차동 쌍(606, 609, 612)은 스위치(예를 들어, 트랜지스터 스위치) 또는 스위칭 유닛 S_A(624), S_B(625) 및 S_C(626)을 통해 전류원(601, 602, 603)에 연결된다. 그들을 선택적으로 스위칭 온 및 스위칭 오프 함으로써 더 큰 출력 신호가 생성되는 것을 돕는다. 그 동작 방식에 대한 간략한 설명은 다음에 제공된다.

스위칭 유닛은 차동 쌍을 활성화하기 위한 제어 소자이다. 달리 말하면, 차동 쌍에 전류를 공급하기 위해, 해당 스위칭 유닛이 활성화된다. 스위칭 유닛은 스위치가 닫힐 때 활성화될 수 있다.

입력 신호(100)가 로우(low)이거나 차동 쌍 A(606)의 기준 레벨(218) 근처이면, 스위치 S_B(625) 및 S_C(626)가 열리고 스위치 S_A(624) 만이 닫힌다. 이렇게 함으로써 회로는 일부 비 도전 트랜지스터를 잉여의 용량성 부하로 갖는 차동 쌍과 동일하게 기능한다. 그러므로 전압 증폭도 단일 차동 쌍에서와 동일하다.

입력 신호가 쌍 B의 기준 레벨(219) 근처이면, 스위치 S_A(624)가 열리고 S_B(625)는 닫히게 된다. 한편 스위치 S_C(626)는 열린 상태로 유지된다.

입력 신호가 쌍 C의 기준 레벨(220) 근처이면, 스위치 S_B(625)가 열리고 S_C(626)는 닫히게 된다. 한편 스위치 S_A(624)는 열린 상태로 유지된다.

달리 말하면, 차동 쌍들은 디지털화되어야 하는 신호를 분석하는데 이용된다. 입력 또는 원시 신호(100)의 특정 인터벌에 해당하는 차동 쌍을 선택하기 위해, 전처리 유닛(101)이 채용된다. 전처리 유닛(101)은 도 6에 도시되지 않는다. 전처리 유닛(101) 또는 정량기(101)의 일 예는 도 2에 도시되어 있다.

역시 도 6에 도시되지 않은 스위치 제어 유닛(103)은 전처리 유닛(101)으로부터 신호를 수신하는 스위칭 유닛(624, 625, 626)을 트리거하는 제어 신호를 제공한다. 정확히 하나의 스위칭 유닛(624, 625, 626)만이 활성화되므로, 다른 스위칭 유닛들은 비활성화된다. 따라서 비활성화된 스위칭 유닛(624, 625, 626)을 통해서는 전류가 흐르지 않는다. 회로 단(stage)은 차동 쌍(606, 609, 612), 전류원(601, 602, 603) 및 스위칭 유닛(624, 625, 626)을 포함하므로, 비활성화된 스위칭 유닛은 비활성화된 회로 단을 초래한다. 그러므로 전력 소비는 하나의 차동 쌍(606, 609, 612)의 전력 소비, 특히 하나의 회로 단의 전력 소비로 제한된다.

입력 전압(100)의 함수로서의 스위치(624, 625, 626)의 다양한 상태가 도 7에 도시된다. 도 5에 도시된 바와 같이 저항성 부하를 갖는 병렬 폴딩된 회로는 출력 신호(413, 414)의 감쇄라는 문제가 있는 반면, 감쇄 팩터가 폴드 팩터와 동일하다.

차동 쌍의 증폭은 트랜지스터의 트랜스컨덕턴스 곱하기 출력 임피던스 또는 부하 저항과 같다. 도 4에 도시된 병렬 폴딩 회로와 유사하게, 등가 부하 저항은 3 배 감소되는 반면, 다른 차동 쌍들이 포화되는 한편 항상 가장 큰 하나의 차동 쌍이 출력에 영향을 주며, 단일 차동 쌍에 비해 총 증폭이 3 배 감소된다. 그러므로, 예를 들어 도 4에 도시된 병렬 폴딩 회로가 4의 원래 전압 증폭을 갖는 3 개의 병렬 차동 쌍(406, 409, 412)으로 이루어진다면, 구성된 폴딩 증폭기의 증폭은 4/3으로 감소되고 이는 1에 가깝다.

도 6에 도시된 바와 같은 스위칭된 폴딩은 진폭(amplitude) 감소가 거의 없이 다양한 폴딩 팩터를 적용할 수 있다. 스위칭된 폴딩 회로(627)가 상기한 차동 쌍과 동일한 구성요소로 구성된다면, 전체 스위칭 가능 폴딩 회로의 증폭은 단일 차동 쌍의 증폭인 약 4와 동일하게 유지된다. 스위치(624, 625, 626)의 "닫힌 상태"가 오버랩된다면 유효 증폭은 약간 감소될 수 있다. 스위치(624, 625, 626)가 트랜지스터로 구성될 수 있으므로, "온"에서 "오프"로의 전환은 실제에서는 덜 정밀할 수 있다.

덜 강력한 정합(matching) 요건 및 후속 회로의 기판 잡음에 대한 더 낮은 민감성은 스위칭 가능 폴딩 회로의 장점일 수 있다. 언제나와 같이 하나의 전류원 및 하나의 차동 쌍만이 활성이므로, 이들 소자의 부정합(mismatch)만이 출력 에러에 기여한다. 병렬 폴딩 회로의 경우, 예를 들어 모든 전류원(401, 402 및 403)의 부정합이 출력 에러에 기여한다. 더 큰 아날로그 신호가 디지털 값으로 더 쉽게 변환되므로 스위칭 가능 폴딩 회로의 후속 단의 전력 소비가 훨씬 낮아질 수 있다.

이하, 동일한 속도에서의 높은 전력-효율을 설명한다.

3 배 스위칭 된 폴딩(3-time switched folding)의 경우, 하나의 테일 전류원(601, 602, 603)만이 존재하거나 활성인 반면, 병렬 폴딩 회로는 동일한 폴딩 팩터를 생성하기 위해 테일 세 개의 전류원(401, 402, 403)을 필요로 한다.

다시 말하면, 입력 신호(100)의 인터벌에 대응하는 전류가 실제 입력 전압의 디지털화와는 관련이 없는 회로 단을 통해 흐르는 것을 방지하기 위해, 스위칭 가능 폴딩 회로(627)의 이 부분이 스위치 오프된다. 그러므로 이 부분은 비활성화되고 이 부분의 전력 소비가 감소된다. 입력 신호(100)의 처리는 스위칭 된 폴딩 회로(627)의 특정 부분에서만 수행된다. 그러므로 사용되지 않는 부분인 회로(627)의 부분이 스위치 오프 되더라도 이는 스위칭 가능 폴딩 회로(627)의 기능에 영향을 주지 않는다.

스위칭 가능 폴딩 회로(627)의 출력 신호에서의 폴딩의 수는 병렬 폴딩의 출력에서의 폴딩의 수와 같다. 스위칭 가능 폴딩 회로를 이용하면 동시에 하나의 전류원(601, 602, 603)만이 활성이다.

WO 2005/01125 A1 에 설명된 7배 교차 커플링된 폴딩 회로(7-time cross coupled folding circuit)도 하나의 전류원을 가질 수 있다. 그러나 많은 수의 상호 접속된 드레인과 게이트 커패시턴스가 그러한 대 전력 장점을 제한할 수 있다. 또한, 스위칭 가능 폴딩 회로를 포함하는 전체 ADC의 입력과 비교기의 입력 사이의 경로가 짧으므로 중간 회로의 속도 요구를 줄일 수 있으며, 여기서 회로는 폴딩 회로도 포함하므로 ADC의 전체 전력 소비는 감소될 수 있다.

도 7은 본 발명의 일 예시적인 실시형태에 따른 스위칭 가능 폴딩 셀(627)의 출력 신호(614, 613)의 도면을 도시한다.

입력 신호(100)는 선 707로 표시된다. 선 707의 왼쪽 끝은 입력 신호(707, 100)의 최소값을 나타낸다. 선 707을 왼쪽 끝에서 오른쪽 끝으로 따라가는 것은 입력 전압(707, 100)의 증가를 의미한다. 최대 입력 전압(100)은 선 707의 오른쪽 끝에 도달한다.

입력 신호(100, 707)를 최소값에서 최대값으로 증가시키면 폴딩된 출력 신호(702)와 반전 폴딩된 출력 신호(701)가 나온다. 이들 신호는 스위칭 가능 폴딩 셀(627)의 출력(613, 614)에서 제공되는 신호이다. 양 출력 단자(614)는 양 출력 신호(701)를 제공하고, 음 출력 단자(615)는 음 출력 신호(702)를 제공한다.

양 출력 신호(701)는 스위칭 가능 폴딩 셀(627)의 차동 쌍(606, 609, 612)의 출력 단자(619, 621, 623)에서 신호를 누적하여 생성된다.

음 출력 신호(702)는 스위칭 가능 폴딩 셀(627)의 차동 쌍(606, 609, 612)의 출력 단자(618, 620, 622)에서 신호를 누적하여 생성된다.

도 7에는 전류 스위칭 된 회로의 상태도(709)가 도시된다. 이 상태도에서 상이한 스위칭 유닛(601, 602, 603)에 대한 상태(710, 711, 712)가 도시된다. 상태는 입력 신호(100, 707)의 레벨과 관련된다. 입력 신호의 실제 상태에 관한 정보는 스위치 제어 회로(103)에 의해 제공될 수 있다.

상태도(710, 711, 712)는 입력 전압(707)을 세 부분으로 나눈다. 첫 번째 부분(713)에서, 제 1 스위칭 유닛(624)가 활성화된다. 그러므로, 제 1 스위칭 유닛(624)은 닫히는 반면 (713), 제 2 스위칭 유닛(625) 및 제 3 스위칭 유닛(626)은 열린다(715, 720).

두 번째 부분(716) 에서 제 1 스위칭 유닛(624)과 제 3 스위칭 유닛(626)은 열리는 반면(714, 720), 제 2 스위칭 유닛(625)은 닫힌다. 그러므로 제 2 전류원(602)의 전류만이 제 2 차동 쌍(609) 및 저항(616 및 615)를 통해 라우팅된다.

세 번째 부분(721)에서 제 1 스위칭 유닛(624)과 제 2 스위칭 유닛(625)이 열리는 반면(714, 719), 제 3 스위칭 유닛(626)은 닫힌다.

하나의 차동 쌍(606, 609, 612)만이 활성이므로, 전류는 이 활성 차동 쌍만을 통해 제공된다. 그러므로 저항(616, 615)을 통한 전류는 하나의 단일 전류원으로부터만 제공된다. 저항 R_N(616)과 R_P(615) 양단의 전압은 VDD 와 VDD-R_load*I_tail 사이에서 변하는데, 여기서 R_load=R_N=R_P 이고, I_tail 은 전류원(601, 602, 603)을 통한 전류와 관련된다.

이 출력 전압의 변화는 도 7의 출력 전압 윈도우(708)에서 볼 수 있다. 특성(701, 702)은 스위칭 가능 폴딩 회로(627)의 공통 출력(614, 613)에서 제공되는 신호의 변화를 보여준다. 도 7에서, 신호는 공통 모드 레벨(703)에 대해 대칭인 전압 특성(701, 702)으로 표현된다. 특성(701, 702)은 부분적으로 증가하고 감소하는 선형 특성으로 구성되며, 이것이 ADC(112)의 입력에서의 입력 신호(100)에 대한 폴딩된 출력 신호(701, 702)를 이룬다. 입력 전압(100, 707)이 해당 기준 레벨(218, 219, 220, 221)에 도달하면 양 출력 신호(701) 및 음 출력 신호(702)는 서로 마주본다(subtend). 이들 교차점도 공통 모드 레벨 선(703)에 의해 마주보게 된다.

상술한 폴딩된 신호(701, 702)는 실제 아날로그 입력 신호(100, 707)의 바이너리 표현을 나타낸다. 입력 신호의 바이너리 표현은 바이너리 디코딩 유닛(110)에 의해 생성된다.

고정 "부정합 수지(mismatch budget)"를 이용하여 성능 분석이 수행될 수 있다. 모든 기여분의 유효 부정합을 입력에 존재하는 단일 에러 전압원으로 볼 수 있다. 본 발명의 실시형태를 적용하여 얻을 수 있는 전력 감소를 추정하기 위해, 계산 단순화를 위해 몇 가지 가정이 이루어진다. 그 후, 이 구현에서 허용되는 완화된 정상(static) 요구사항 및 완화된 동적 요구사항을 포함하여 전력 감소가 추정될 것이다.

회로의 정상 요구사항은 정상 입력 신호에서는 동일하도록 의도된 장치들 사이의 모든 비이상 및 비균등의 합을 지칭한다. 예를 들어, 트랜지스터(604, 605)는 동일하게 의도되지만, 실제로는 트랜스컨덕턴스에 차이가 있다.

회로의 동적 요구사항은, 연속적으로 변하는 입력 신호가 인가된 경우에 회로의 제한된 처리 속도에 의해 발생하는 정상 에러 외의 추가적인 출력 전압의 변화를 지칭한다.

가정 1: ADC 내부의 절편(zero crossing)의 허용 오프셋 수지는 다양한 증폭기 폴딩 단과 비교기들에 걸쳐 실질적으로 균일하게 분배된다. 그러므로 각각의 다음 폴딩 단 및 비교기는 주목된 입력 부정합을 동일 크기보다 조금 크거나 작게 증가시킬 것이다. 통상 제 1 단의 트랜지스터는 크게 선택되어, 더 낮은 부정합을 갖는다.

신호가 제 1 단 후에 증폭됨에 따라, 후속 단의 영향은 덜 심각하다. 따라서, 이 회로의 부정합은 주목된 입력 부정합에 대한 영향이 감소되므로, 제 2 단은 작게 선택될 수 있다. 전체 대역폭을 증가시키기 위해, 후속 단은 훨씬 작게 선택되고 훨씬 높은 절대 오프셋을 갖고 끝난다. 실제의 경우, 증폭은 후속 증폭기의 오프셋 증가와 거의 같다(more or less equal). 그러므로 그들 각각의 오프셋 기여는 거의 같다.

가정 2: 상술한 바와 같이, 병렬 폴딩 단(427)의 증폭은 1에 가까운, 예를 들어 4/3에 접근한다. 개별 차동 쌍의 3의 증폭이 실용적인 값이므로, 동일한 트랜지스터로 설계된 3배 병렬 폴딩 단(427)은 증폭을 전혀 제공하지 않거나, 증폭이 1이다.

반면, 상술한 바와 같이 부하 저항은 개별 차동 증폭기의 부하와 동일하므로, 스위칭 된 폴딩 단(627)은 신호를 3배 증폭하게 된다.

다시 말하면, 스위칭된 폴딩 회로(627)의 저항(615 및 616)은 하나의 테일 전류원의 전류를 도전시키는 반면, 병렬 폴딩 회로(427)의 저항(415 및 416)은 세 개의 테일 전류원 모두의 전류의 합을 도전시킨다. 양 경우 모두에서 동일한 공통 모드 레벨(703, 503)을 달성하기 위해, 저항(615 및 616)은 3배 크게 선택될 수 있다.

병렬 폴딩 회로(427)와 스위칭 가능 폴딩 회로(627)에서 유사한 트랜지스터 트랜스컨덕턴스를 이용하여, 스위칭 가능 폴딩 회로는 3배 높은 증폭을 갖는다.

가정 3: 스위칭 된 폴딩 단(627)의 왜곡은 병렬 폴딩 단(427)의 왜곡과 동일하다. 이는 왜곡의 근원으로부터 유도될 수 있다. 병렬(427) 및 스위칭 가능 폴딩 회로(627) 두 경우 모두에서, 입력 트랜지스터의 비선형 MOS 곡선에 의해 제 3 및 기타 고조파가 생성된다. 장치의 크기 및 그들의 전압 레벨에 거의 변화가 없으므로, 이 가정은 유효하다.

아주 작은 입력 신호 변화에 대해, 플래시 또는 폴딩 ADC 는 도 8과 같이 증폭기의 접속(concatenation)으로 보인다. 증폭기 체인의 증폭은, 논리적으로 그들 개별 전압 증폭 A_Ux 의 배수에 병렬 폴딩된 회로의 감쇄를 포함한 것이다.

이 경우 제 1 증폭기 A1(801)는 보통의 증폭기 회로이고, 뒤에 제 2 증폭기 A2(802), 병렬 폴딩 회로 A3(803), 그리고 마지막으로 증폭단 A4(804)가 따르며, 증폭단 A4(804)는 비교기 요구사항을 수용하기 위해 신호를 증폭하는데 필요하다.

다시 말하면, 플래시 ADC 와 병렬 폴딩 ADC는 동일한 논리적인 단을 포함한다. 예를 들어, 이들은 입력 신호(100)를 사전 증폭하도록 구성된 차동 증폭기 A1(801)를 포함한다. 사전 증폭기는 도 2에 도시된 바와 같이 정량기 또는 플래시 ADC 전단일 수 있다. 이 제 1 증폭기 후에, 제 2 단 A2(802)이 추가적인 증폭 팩터를 제공한다.

제 2 단은 증폭기(802)이다. 다음 단은 병렬 폴딩 회로(427)의 증폭이다. 이는 증폭 A3 와, 저항 R_out(806) 및 R_fold(807)로 구성된 저항 네트워크를 통한 감쇄를 제공한다. R_fold=R_out/(n-1)이고, 여기서 n은 폴딩 단의 수이다. Rout은 신호 경로에 배치된 저항이다. R_fold는 접지 레벨과 R_out 사이에 접속된 저항이다. R_out은 증폭 단의 제 4 단 A4(804)에도 연결된다. 차동 증폭기 A4는 출력 증폭기로 사용되고, 저항 네트워크(806, 807)에 의해 부가되는 감쇄를 보상하는데 사용된다.

스위칭 된 폴딩의 경우 이제 증폭은 다음과 같다.

달리 설명한다. 도 9는 본 발명의 일 예시적인 실시형태에 따른 스위칭 된 폴딩 회로에 대한 단순화된 소신호 등가 회로를 도시한다.

도 9는 스위칭 가능 폴딩 ADC에 대해 전형적인 3개의 증폭 단을 도시한다. 제 1 단 A5(901)은 입력 신호(100)를 사전 증폭하는 차동 증폭기이다. 사전 증폭기는 후속하는 스위칭 가능 폴딩 회로에 대한 인터벌을 선택하는 정량기(102, 225)일 수 있다. 이러한 정량기는, 예를 들어 도 2에 도시된다.

차동 증폭기(901)의 출력에서, 스위칭된 폴딩 회로(902)와 증폭기(903)는 직렬 연결로 연결된다. 이들은 증폭단 A6(902)와 증폭단 A7(903)을 제공한다. 단(902)은 도 6에 도시된 바와 같은 스위칭 폴딩 회로의 증폭을 나타낸다. 단 A6(902)와 A7(903)의 증폭이 충분히 높으므로 802와 유사한 제 2 입력 증폭기는 필요하지 않다.

어떤 ADC에서도, 양자화 잡음은 증폭 레벨(218, 219, 220, 221)의 수로 정의된다. 이 잡음 유형에, 오프셋의 임의 위치 편차에 의해 발생되는 잡음이 더해진다. 두 유형의 잡음은 그들이 상관되지 않는다고 가정하면 다음 식으로 합해질 수 있다.

U_noise는 전체 잡음의 전압이고, U_quantization은 아날로그 신호(100)의 디지털화에 의한 잡음의 전압이다. U_offset은 ADC의 소자의 특성이 정확히 동일하지 않기 때문에 발생되는 잡음이다.

8 비트 ADC의 양자화 잡음 레벨이 오프셋 유발 잡음과 동일하다고 가정하면, 실제 ADC 성능은 7.5 ENOB(effective number of bits; 유효 비트 수)이다. 오프셋 유발 잡음 자체는 다양한 오프셋 소스로부터 기원할 수 있는데, 이들은 유사한 방법으로 합해질 수 있다.

이제, 전체 허용 가능 오프셋 잡음을 "부정합 수지"로 볼 수 있으며, 이것이 회로의 최대 오프셋을 정한다. 그러므로 각각의 오프셋 소스는, 특히 많은 오프셋 기여분이 있는 경우, 수지에 비해 작아야 한다. 이전에 언급한 종래의 구현에 있어서, 4 개의 증폭기를 접속하여 이용하면, 분석은 다음과 같다.

각 증폭기에 대해 만족되어야 할 요구사항은 최대 오프셋 수지의 오프셋 전압 U_offset의 절반을 가져야 한다는 것이다.

식 (4)는 도 8에 도시된 병렬 폴딩 회로 또는 플래시 ADC에 대한 오프셋 균형을 설명한다. 전술한 바와 같이 본 발명의 실시형태의 구현에 대한 동일한 분석은 다음과 같다.

각각의 증폭기에 대한 요구사항은 인상적이지는 않을 수 있지만, 어느 정도 완화된다. 그러나 (캘리브레이션 기술을 사용하지 않고) 오프셋을 줄이는 유일한 방법은 면적을 증가시키는 것이므로(Pelgrom M.J.M., Duijnmaijer A.C.J., 및 Welbers, A.P.G., "Matching properties of MOS transistors" IEEE Journal of Solid-State Circuits vol. 24, 1433-1440, 1989년 10월 참조), 개별 증폭기에 대한 전력 소비의 감소에 대한 개념을 주기 위해서는 두 수의 비율이 제곱되어야 한다. 그러므로 결과적인 개별 증폭기의 전력 감소는 25%이다.

환언하면, 스위칭 가능 폴딩 회로를 포함하는 ADC는 더 적은 수의 증폭기를 가지므로, 스위칭 가능 폴딩 회로를 갖는 ADC는 개별 증폭기 및 폴딩 회로에 대해 더 높은 오프셋 수지를 갖는다. 하나의 추가적인 증폭기를 포함하는 ADC로 이러한 오프셋 수지를 얻는 것은 집적 회로 상의 필요 면적이 증가되어야 함을 의미하게 된다. 이러한 면적의 증가는 회로 전력 소비의 증가를 초래하게 된다.

이하, ADC 아키텍쳐에 따른 전력 분포를 설명한다.

폴딩 ADC의 토폴로지(topology)에 대한 영향도 있다. 도 8과 9에 도시된 바와 같이, 4 개 대신 3 개의 증폭기를 이용하여 동일한 증폭이 달성될 수 있다. 그러나 플래시 및 폴딩 ADC에 대해, 제 1 증폭기는 그들의 선형성 및 오프셋 요구사항이 가장 까다로우므로 수가 작고, 가장 많은 전력을 소비한다. 각 단이 이전 단의 절반의 전력을 소비한다고 가정하면, 신호가 증폭되는 경우에 표 1에 나열된 분포는 유효한 예이다.

증폭기 A2(802)는 증폭기 A1(801)의 전력의 절반을 소비하고, 증폭기 A4(804)는 A3(803)의 절반을 소비한다. 증폭이 거의 1이므로 (가정 2), A3(803)의 전력 소비는 A2(802)와 동일하게 유지된다. 이러한 (허용) 전력 소비의 분포는 Scholtens, P.C.S., Vertregt, M., "A 6b 1.6GS/s Flash ADC in 0.18[mu]m CMOS using averaging termination.", IEEE Journal of Solid-State Circuits, December 2002, vol. 37, no. 12, pp. 1599-1610 에서 사용되는 설계 토폴로지와 유사하다.

이하, 개별 증폭기의 대역폭 감소가 설명된다.

부정합 수지와 유사한 논리가 증폭기의 안정 시간(settling time)에 대해서도 이루어질 수 있다. 각각이 안정 시간 t_Ax를 갖는 증폭기들의 접속에 대해, 총 안정 시간은 다음과 같이 추정될 수 있다.

전력 효율을 위한 바람직한 해법이므로 관련된 모든 증폭기의 모든 안정 시간이 크기가 갖다고 가정하면, 개별 증폭기의 안정은 요구되는 안정 시간과 증폭기의 수, 즉 n의 함수이다.

(분포된) 샘플-앤드-홀드 단이 제 1 및 제 2 증폭기/폴딩 단 사이에 배치되면, 안정 시간 요구사항은 제 2 부터 3 (또는 4) 증폭기/폴딩 단에 의해 만족되어야 한다.

표 1에서 언급한 바와 같이, 종래의 해법은 함께 안정 요구사항을 만족해야하는 샘플링 단 뒤에 배치되는 3개의 증폭기를 포함하는 반면, 본 발명의 구현은 동일한 증폭을 2 단으로 달성할 수 있다. 단 수의 감소는 식 7에 따라 개별 단의 안정 요구사항을 완화시키고, 이는 선형적으로 이들 단의 전력 감소로 이어진다.

표 1을 보면, 이러한 통찰은 본 발명의 실시형태의 구현의 추정 전력 소비의 추가적인 감소를 가능하게 한다. 본 발명의 실시형태에 따른 ADC의 전력 소비는 900mW 의 종래 구현과 동일한 정상 및 동적 성능으로 484mW에서 실현될 수 있다. 이는 전력 소비의 46.2% 감소이다.

이하, 회로의 예, 예를 들어 스위칭 된 폴딩 예를 언급한다.

도 10은 본 발명의 일 예시적인 실시형태에 따른 스위칭 유닛을 도시한다.

도 10을 보면, 전류 미러(mirror)를 스위칭 온 및 스위칭 오프하는 것은 포함된 바이어싱 다이오드를 변형함으로써 이루어질 수 있다. 적당한 폴드가 선택되면, PMOS 차동 쌍(1010) (MP1(1003) 과 MP2(1004))은 그 전류를 전류원(MN1(1002))의 NMOS 다이오드(MN2(1006))로 향하게 한다. 전압 범위가 이 폴드의 정의된 범위 밖이면, PMOS 쌍(1010)은 그 전류(1011)를 더미 부하(MN3(1005))로 향하게 한다. 결국 이 노드에서의 전압은 (점선(1009)으로 이어진 것과 같이) 테일 전류 노드를 풀 업(pull up) 하는데 이용될 수 있다.

달리 말하면, 도 10은 스위칭 유닛(624)이 실현될 수 있는 방법의 예시적인 실시형태를 도시한다. 도 10에 도시되지 않은 스위칭 제어 유닛은 트랜지스터의 입력 게이트(1003, 1004)에 제어 신호를 제공한다. 해당 차동 쌍(606)에 대한 해당 인터벌 내에 입력이 있으면 스위칭 신호가 제공된다.

스위칭 유닛이 스위칭 온되면, 스위칭 유닛으로부터의 신호는 트랜지스터(MP2(904))를 트리거한다. 전류 소스(1011)로부터의 전류는 NMOS 다이오드(MN2(1006))로 보내질 수 있고, 이는 트랜지스터(MN1(1002)) 형태의 전류원(1002)을 활성화한다. 그러므로 차동 쌍(606)이 활성화된다. 도 10에서 볼 수 있듯이, 전류원(601, 1002)과 차동 쌍(606) 사이의 경로에 스위치가 있을 필요가 없다.

전압의 강한 증가를 허용하고 테일 전류의 누설을 방지하기 위해 더미(1007)는 상대적으로 작게 선택된다. 트랜지스터는 MOS 또는 바이폴라이다. 오프-온-오프 시퀀스가 요구되는 경우(도 7의 SB와 같이), 차동 쌍(MP1/2)은 길버트(Gilbert) 셀(아날로그 승산기)이다. 캐스코드된 전류원이 사용될 수 있다. 저항성 출력 부하는 (교차 커플링된) 트랜지스터/다이오드(무한 임피던스)일 수 있다.

도 11은 본 발명의 예시적인 실시형태에 따른 회로 단을 도시한다. 트랜지스터(1011)의 소스는 접지 전위와 연결된다. 트랜지스터(1101)는 바이어싱 전류원으로 사용된다. 이 전류원은 트랜지스터(1101)의 게이트에서 제공되는 전류 또는 전압에 따라 제어될 수 있다. 전류원(1101)은 스위치 제어 유닛(103; 도 11에 도시되지 않음)에 의해 제어될 수 있다. 그러므로 트랜지스터(1101)는 전류원과 스위치를 하나의 공통 멤버로 실현한다.

트랜지스터(1101)의 드레인 단자는 4 개의 NMOS 트랜지스터(1103, 1104, 1105, 1106)를 포함하는 차동 쌍에 연결된다. 트랜지스터(1103, 1104)는 도 6의 차동 쌍(606)과 유사한 차동 쌍으로서 연결된다. 트랜지스터(1103, 1104)의 소스 단자는 함께 접속되고 트랜지스터(1103, 1104)의 소스 단자는 트랜지스터(1101)의 드레인 단자에 접속된다. 입력 단자(207''' 및 206''')에서 사전 증폭기(도 11에는 도시되지 않음)의 출력 단으로부터의 신호가 제공된다.

출력 단자(614, 613; 도 11에 도시되지 않음)와 부하 저항(615, 616; 도 11에 도시되지 않음)에 직접 접속되는 대신, 트랜지스터(1103 및 1104)의 드레인 단자는 추가적인 차동 쌍(1107, 1108)에 연결된다. 이 추가적인 차동 쌍(1107, 1108)은 캐스코드 회로(1107, 1108)로서 구현된다.

그러므로 차동 단은 2 개의 병렬 브랜치를 갖는다. 첫 번째 브랜치는 트랜지스터(1103 및 1107)를 포함하고, 두 번째 브랜치는 트랜지스터(1104 및 1106)를 포함한다.

트랜지스터(1107, 1108)의 게이트 단자(1105, 1106)는 합쳐지고 이 단자들은 캐스코드 전압을 받도록 구성된다. 그러므로 게이트 단자(1105, 1106)에서의 입력 신호는 동일하다. 게이트 단자(1105, 1106)에서 제공되는 입력 신호 또는 입력 전압은 입력 단자(207''' 및 206''')에서 제공되는 입력 신호보다 커야한다. 이 입력 전압은 시간에 따라 일정할 수 있다. 그러므로, 차동 캐스코드 쌍(1107, 1108)은 차동 쌍(1103 및 1104)을 포화 동작 레벨로 유지한다.

도 6에 도시된 회로와 유사하게, 바이어싱 전류 원(1101), 차동 쌍(1103, 1104) 및 캐스코드된 차동 쌍(1107, 1108)을 포함하는 복수의 단 회로(1111)가 서로 반전 접속될 수 있다. 회로 단(1111)의 출력 단자(1109 및 1110)는 출력(1109, 1110)에서 보았을 때 높은 출력 저항을 제공한다. 출력 단자의 접속은 상술한 반전 접속 방법과 유사하다.

도 12는 본 발명의 일 예시적인 실시형태에 따른 추가적 회로 단을 도시한다.

회로 단(1209)은 NMOS 트랜지스터(1201)로 구현된 스위칭 유닛(1201) 또는 스위칭 가능 전류원을 포함한다. 트랜지스터(1201)의 소스 단자는 접지 전위인 기준 레벨(1202)에 접속된다.

트랜지스터(1201)의 드레인 단자는 캐스코드 트랜지스터(1205)의 소스 단자에 직렬 연결되고, 트랜지스터(1205)는 입력 단자(1206)에서 트랜지스터(1201)의 게이트에서의 전압보다 높은 전압을 수신한다. 그러므로 트랜지스터(1205)의 높은 출력 저항이 제공된다.

트랜지스터(1205)의 출력 단자 또는 드레인은 트랜지스터(1203)의 소스 단자에 직렬 연결되고, 또한 트랜지스터(1204)의 소스 단자에도 직렬 연결된다. 트랜지스터(1203 및 1204)는 차동 쌍으로 구현된다. 입력 단자(207"" 및 206"")에서 사전 증폭기(도 12에 도시되지 않음)의 출력 단으로부터의 신호가 제공된다.

상술한 바와 같이 출력 신호를 제공하기 위해 트랜지스터(1203, 1204)의 출력 단자 또는 드레인 단자(1207, 1208)는 다시 함께 반전 접속된다.

본 발명의 예시적인 적용 분야는 중간 해상도(7-10 비트)를 갖는 중간에서 고속까지(100MS/s - 2GS/s)의 아날로그-디지털 변환기(ADC)이다. 이들 유형의 ADC의 직접적인 적용은 광/자기 데이터 저장 장치, 고속 데이터링크 및 기타 판독 채널에서 찾아 볼 수 있다. 이들 변환기가 중간 속도 및 고 해상도 ADC (>10 비트)에 대한 기초 요소(building block)으로 사용될 수 있으며, 그렇게 사용될 것이므로, 적용 영역은 무선 통신 채널 및 비디오 신호 샘플링까지 넓어진다.

바람직하게는 스위칭 유닛은 신호 경로에 배치되지 않고 차동 쌍의 바이어싱 경로에 배치된다. 전류 제어와 함께 샘플 레이트가 빨라질 수 있다. 그러므로 회로는 고 주파수에 대해서도 동작할 수 있다.

본 발명의 실시형태에 의해 달성되는 높은 효율은 저 전력 소비 또는 대역폭 증가와 교환될 수 있다.

"포함"이라는 용어는 다른 요소 또는 단계를 제외하는 것이 아니고, 단수의 표현은 복수를 제외하는 것이 아님을 유의하여야 한다. 또한 상이한 실시형태와 관련하여 설명된 구성요소가 결합될 수 있다.

청구범위에서 참조부호는 본 발명의 범위를 제한하는 것으로 해석되어서는 안된다는 점을 유의하여야 한다.

Claims (14)

1. 입력 신호에 기초하여 출력 신호를 생성하는 스위칭 가능 폴딩 회로에 있어서,

   상기 스위칭 가능 폴딩 회로는 복수의 회로 단(circuit stage)을 포함하고,

   각각의 상기 회로 단은,

   스위칭 유닛(107, 624, 625, 626)과,

   전류원(601, 602, 603, 1002, 1101, 1201)과,

   상기 입력 신호를 수신하도록 구성된 입력 단자(207",206", 209", 208", 211", 210")와 상기 출력 신호 (701, 702)를 제공하도록 구성된 출력 단자(618, 619, 621, 620, 622, 623)를 포함하는 차동 쌍(606, 609, 612)

   을 포함하고,

   상기 각각의 회로 단에서 상기 차동 쌍(606, 609, 612), 상기 전류원(601, 602, 603, 1002, 1101, 1201) 및 상기 스위칭 유닛(107, 624, 625, 626)은 직렬로 연결되고,

   상기 복수의 회로 단의 인접한 것들은 서로 반전 접속(inversely connected)된 스위칭 가능 폴딩 회로.
2. 제 1 항에 있어서,

   상기 회로 단의 스위칭 유닛(107, 624, 625, 626)은, 원시 신호(100, 707)가 상기 스위칭 유닛(107, 624, 625, 626)에 해당하는 소정 인터벌 내에 있으면 닫히도록 구성되고,

   상기 소정 인터벌은 상기 복수의 회로 단의 각각의 스위칭 유닛(107, 624, 625, 626)에 대해 개별적으로 제공되는 스위칭 가능 폴딩 회로.
3. 제 2 항에 있어서,

   상기 소정 인터벌 각각은 설정된 기준 값(a set reference value) 주위에서 사전 결정되는 스위칭 가능 폴딩 회로.
4. 제 2 항 또는 제 3 항에 있어서,

   상기 회로 단의 차동 쌍(606, 609, 612)의 출력 신호(701, 702)는, 상기 원시 신호가 상기 차동 쌍(606, 609, 612)에 할당된 상기 소정 인터벌 내에서 변하면, 상기 출력 신호(701, 702)가 선형이 되도록 구성되는 스위칭 가능 폴딩 회로.
5. 제 1 내지 제 4 항 중 어느 한 항에 있어서,

   상기 스위칭 유닛(1001)은 전류 미러(current mirror)를 포함하는 스위칭 가 능 폴딩 회로.
6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

   상기 복수의 회로 단 중 적어도 하나의 상기 스위칭 유닛 및 상기 전류원(1001, 1101, 1201)은 공통 멤버로 형성되는 스위칭 가능 폴딩 회로.
7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,

   각각의 상기 회로 단에서, 상기 차동 쌍은 상기 스위칭 유닛을 통해 상기 전류원에 접속되는 스위칭 가능 폴딩 회로.
8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,

   집적 회로로서 구성되는 스위칭 가능 폴딩 회로.
9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,

   상기 입력 단자(206", 207", 208", 209", 210", 211", 207'", 206'", 207"", 206"")는 입력 단자 쌍으로서 구성되는 스위칭 가능 폴딩 회로.
10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,

    상기 출력 단자는 출력 단자 쌍(613 , 614)으로서 구성되는 스위칭 가능 폴딩 회로.
11. 제 1 항 내지 제 10 항 중 어느 한 항의 스위칭 가능 폴딩 회로를 포함하는

    아날로그-디지털 변환기.
12. 제 11 항에 있어서,

    전처리 유닛(101)을 더 포함하되,

    상기 전처리 유닛(101)은 원시 신호(100, 707)를 수신하도록 구성되고,

    상기 전처리 유닛(101)은, 각각의 회로 단에 대해, 상기 원시 신호(100, 707)를 상기 차동 쌍(606, 609, 612) 중 할당된 하나에 대한 상기 입력 신호로 변환하도록 구성되며,

    각각의 회로 단에 대하여, 상기 스위칭 유닛(107, 624, 625, 626)은 상기 원시 신호(100, 707)가 상기 스위칭 유닛(107, 624, 625, 626)에 해당하는 소정 인터벌 내에 있으면 닫히도록 구성되고

    상기 소정 인터벌은 상기 복수의 회로 단의 상기 스위칭 유닛(107, 624, 625, 626) 각각에 대해 상이한 아날로그-디지털 변환기.
13. 제 11 항 또는 제 12 항에 있어서,

    바이너리 디코딩 유닛(110)을 더 포함하되,

    상기 바이너리 디코딩 유닛(110)은 상기 출력 신호(701, 702)를 수신하도록 구성되고,

    상기 바이너리 디코딩 유닛(110)은 상기 출력 신호를 바이너리 신호로 변환하도록 구성된 아날로그-디지털 변환기.
14. 제 1 항 내지 제 10 항 중 어느 한 항의 스위칭 가능 폴딩 회로를 동작시키는 방법에 있어서,

    상기 차동 쌍의 상기 입력 단자에서 상기 입력 신호를 수신하는 단계와,

    상기 회로 단의 일부에서 상기 차동 쌍, 상기 전류원 및 상기 스위칭 유닛의 경로가 전기적으로 도전 상태가 되도록, 상기 스위칭 유닛을 선택적으로 스위칭하는 단계와,

    상기 출력 단자에서 출력 신호를 제공하는 단계를 포함하는 스위칭 가능 폴딩 회로 동작 방법.

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