JP4673872B2 - インタフェース回路 - Google Patents

Description

本発明は、フリップフロップ回路と、その出力論理を切り替えるとともに切り替えた出力論理を保持する論理制御回路を備え、夫々がバイポーラプロセスで構成されたインタフェース回路に関する。

図２に示すように、フリップフロップ（図中、二点鎖線の左側回路）と、フリップフロップの出力状態の変更及び次回更新までの状態保持を行なう論理制御回路（図中、二点鎖線の右側回路）を備えたインタフェース回路をバイポーラプロセスで構成する場合、一般的に一系統の論理制御回路に一対のワイヤードオア回路を構成してフリップフロップの制御端子に入力すべき論理信号を生成していた。

このようなインタフェース回路は、マイクロコンピュータ等の論理回路に入力される外部信号端子に対して、インピーダンスマッチングなどのためにプルアップ抵抗やプルダウン抵抗を接続する場合等に利用され、論理制御回路によりフリップフロップの出力を制御するための論理信号が生成されるように構成されており、外部信号の系統数が増大するとそれに対応して複数のフリップフロップと論理制御回路を設ける必要があった。

一方、特許文献１には、スイッチの切替によりアイドル電流を低減させることを目的として、入力対に与えられた信号電圧を差動で受ける差動対と、前記差動対の出力対と第１の電源間に接続される負荷素子対と、前記差動対と第２の電源間に接続され、前記差動対に定電流を供給する電流源とを有する差動段を備え、前記差動対、及び／又は、前記負荷素子対は、相対的に低閾値のトランジスタよりなり、前記差動段の電流パスに挿入され、前記電流パスの導通・遮断を制御するスイッチ機能として、前記低閾値のトランジスタよりも高い閾値を有し、制御端子に入力される制御信号によってオン・オフ制御される少なくとも１つのトランジスタを備えている差動増幅回路が記載されている。
特開２００４−１２８４８７号公報

しかし、上述した従来のインタフェース回路では、論理制御回路に一対のワイヤードオア回路等の複数の論理回路が必要となり、トランジスタロジックで設計する場合には、信号系統の数が増大すればそれだけ回路規模が大きくなり、非常に複雑な論理回路を構築しなければならず、回路面積が増大するばかりでなく、コストも上昇するという問題があった。

本発明の目的は、上述した従来の問題に鑑み、バイポーラプロセスを採用しながらも簡単な回路構成により論理制御回路を構築できるインタフェース回路を提供する点にある。

上述の目的を達成するため、本発明によるインタフェース回路の特徴構成は、フリップフロップ回路と、その出力論理を切り替えるとともに切り替えた出力論理を保持する論理制御回路を備え、夫々がバイポーラプロセスで構成されたインタフェース回路であって、前記論理制御回路を、基準電圧がベースに印加される第一トランジスタ及び制御電圧がベースに印加される第二トランジスタのエミッタまたはコレクタ同士を接続し、前記エミッタまたはコレクタの接続ノードに前記フリップフロップの出力論理を切り替えまたは保持するスイッチを介して定電流源を接続した差動対で構成し、前記第一トランジスタのコレクタまたはエミッタを前記フリップフロップ回路の一方の入力端子に接続するとともに、前記第二トランジスタのコレクタまたはエミッタを前記フリップフロップ回路の他方の入力端子に接続している点にある。

上述の構成によれば、論理制御回路を差動対で構成し、差動対の一方の端子に基準電圧より高い電圧または低い電圧を印加することにより、スリップフロップの出力を制御するための論理信号が生成されるため、論理制御回路が非常にシンプルに構築でき、回路面積の縮小とコストの低減を図ることができるようになる

本発明によれば、バイポーラプロセスを採用しながらも簡単な回路構成により論理制御回路を構築できるインタフェース回路を提供することができるようになった。

以下に、本発明によるインタフェース回路を説明する。

図１に示すように、インタフェース回路（以下、「ＩＦ回路」と記す。）９は、スイッチＳＷ９等の状態を示す外部入力信号がマイクロコンピュータ８の入力ポートに入力される際に、信号レベルの整合を図る回路で、スイッチＳＷ９の出力端子とマイクロコンピュータ８の入力ポート間に設けられている。

マイクロコンピュータ８は、車両に搭載された電子制御装置（以下、「ＥＣＵ」と記す。）に組み込まれ、スイッチＳＷ９のオンまたはオフ状態に対応して入力ポートへ入力された状態信号の信号レベルが、予め設定されたハイレベル閾値ＶＨｔｈ以上であるときにはスイッチＳＷ９がオフ状態、予め設定されたローレベル閾値ＶＬｔｈ以下であるときにはスイッチＳＷ９がオン状態にあると判断し、その状態に基づいて例えばエンジンやブレーキなどを適切に制御する。

ここで、スイッチＳＷ９は、ドアスイッチなど車両に搭載される各種のハードウェアスイッチや、センサなどの信号処理回路に組み込まれたトランジスタなどで構成されるものである。

このようなハードウェアスイッチの一端が車両のシャーシなどに接地され、他端がプルアップ抵抗Ｒｐｕ９を介して例えばバッテリなどの電源に接続されている場合や、信号処理回路の出力段のトランジスタがプルアップされている場合には、スイッチＳＷ９の出力端子を直接マイクロコンピュータ８の入力ポートに接続すればよいが、端子が開放されている場合には、マイクロコンピュータの入力ポート側に外部入力信号の信号レベルを確定させるプルアップ抵抗回路としてのプルアップ抵抗Ｒ９を設ける必要がある。

しかしながら、端子が開放されているかプルアップされているかは、スイッチにより区々であり、個別に対応して電子制御装置のハードウェア回路を設計するのは非常に煩雑になる。

そこで、マイクロコンピュータにより制御されるＩＦ回路９を設け、スイッチＳＷ９の端子が開放されている場合にはプルアップ抵抗Ｒ９を介して入力ポートまたは所定の閾値電圧と比較する比較回路に接続し、スイッチＳＷ９の端子がプルアップされている場合には直接入力ポートまたは当該比較回路に接続するように構成されている。尚、スイッチＳＷ９の端子が比較回路ＣＭＰ９に接続される場合には、比較回路ＣＭＰ９の出力がマイクロコンピュータの入力ポートに接続される。

このようなＩＦ回路９は、プルアップ抵抗Ｒ９に電源電圧を印加するか否かを切り替えるトランジスタＱ９と、スイッチＳＷ９の出力信号レベルを判定するシュミットトリガ型のコンパレータＣＭＰ９を備えた比較回路と、マイクロコンピュータ８からの制御信号に応じてトランジスタＱ９のベースに印加する信号の出力論理を切り替えまたは保持する切替回路９を備えて構成される。

トランジスタＱ９は、コレクタが電源に、エミッタがプルアップ抵抗Ｒ９に接続され、ベースに入力される前記信号がハイレベルであるとき前記プルアップ抵抗回路を作動状態に、ローレベルであるとき前記プルアップ抵抗回路を非作動状態に切替える。

コンパレータＣＭＰ９は、スイッチＳＷ９のオンまたはオフ状態に応じて入力される信号レベルと基準電圧生成回路Ｖｒｅｆで生成された基準電圧とを比較し、スイッチＳＷ９のチャタリングなどによるノイズを吸収しつつ、外部入力信号を所定レベルの論理信号に変換してマイクロコンピュータ８に入力する。

切替回路９は、図３（ａ）に示すように、バイポーラプロセスで構成されたフリップフロップ回路９ｆ（図中、二点鎖線より左側の回路）及び論理制御回路９ｓ（図中、二点鎖線より右側の回路）を備えて構成され、論理制御回路９ｓは、フリップフロップ回路９ｆの出力論理を切り替えるとともに切り替えた出力論理を保持するように動作する。

論理制御回路９ｓは、基準電圧生成回路Ｖｓ９で生成された基準電圧がベースに印加される第一トランジスタＱｓ９１と、マイクロコンピュータ８の出力端子から出力される制御信号Ｓ／Ｒ（セット／リセット信号）電圧がベースに印加される第二トランジスタＱｓ９２と、両トランジスタのエミッタ同士が接続され、前記エミッタの接続ノードＺにトランジスタＱｓ９３を介して定電流源ＣＣＳ９が接続された差動対で構成されている。

トランジスタＱｓ９３は、フリップフロップ回路９ｆの出力論理を切り替えまたは保持するスイッチとして機能し、そのベースには、マイクロコンピュータ８の出力端子から出力される制御信号ＥＮが印加され、制御信号ＥＮがハイレベルのときに定電流源ＣＣＳ９から接続ノードＺへ電流が供給され、ローレベルのときに電流が遮断される。

また、第一トランジスタＱｓ９１のコレクタはフリップフロップ回路９ｆの一方の入力端子Ｐｉ９１と接続され、第二トランジスタＱｓ９２のコレクタはフリップフロップ回路９ｆの他方の入力端子Ｐｉ９２と接続されている。

フリップフロップ回路９ｆを構成する各トランジスタＱｆ９９、Ｑｆ９８、Ｑｆ９７、Ｑｆ９６、Ｑｆ９５はエミッタ接地され、トランジスタＱｆ９８とＱｆ９７、及び、トランジスタＱｆ９６とＱｆ９５は、夫々、コレクタ同士が接続され、夫々の接続ノードＸ、Ｙが抵抗Ｒｆ９９及び抵抗Ｒｆ９８を介して電源に接続されている。

トランジスタＱｆ９８のベースに論理制御回路９ｓの第一トランジスタＱｓ９１のコレクタ出力信号ＯＵＴ９１が入力され、トランジスタＱｆ９５のベースに論理制御回路９ｓの第二トランジスタＱｓ９２の各コレクタ出力信号ＯＵＴ９２が入力されている。また、トランジスタＱｆ９６のベースが抵抗Ｒｆ９９を介して電源に接続され、トランジスタＱｆ９７のベースは抵抗Ｒｆ９８、Ｒｆ９５を介して電源に接続されている。

トランジスタＱｆ９９のベースは抵抗Ｒｆ９８、Ｒｆ９６を介して電源と接続され、エミッタは抵抗Ｒｆ９７を介して電源と接続される。出力端子Ｐｏ９０はトランジスタＱｆ９９のエミッタ入力信号を出力し、前記信号がトランジスタＱ９のベースへ入力される。

図３（ｂ）に示すように、制御信号ＥＮがローレベルであるとき、トランジスタＱｓ９３がオフして差動対に給電されないため、制御信号Ｓ／Ｒの電圧レベルには関係なく、第一トランジスタＱｓ９１と第二トランジスタＱｓ９２の各コレクタ出力信号ＯＵＴ１、ＯＵＴ２は、共にローレベルとなり、フリップフロップ回路９ｆから出力される信号の出力論理が直前の論理に保持される。

差動対に対する制御信号ＥＮがハイレベルとなりトランジスタＱｓ９３がオンすると差動対に給電され、制御信号Ｓ／Ｒが基準電圧生成回路Ｖｓ９で生成された基準電圧より高い電圧になれば、第一トランジスタＱｓ９１を流れるコレクタ電流が第二トランジスタＱｓ９２を流れるコレクタ電流より多くなり、コレクタ出力信号ＯＵＴ９１がハイレベル、コレクタ出力信号ＯＵＴ９２がローレベルとなり、フリップフロップ回路９ｆから出力される信号の出力論理はハイレベルとなる。

さらに、制御信号Ｓ／Ｒが基準電圧生成回路Ｖｓ９で生成された基準電圧より低い電圧になれば、第一トランジスタＱｓ９１を流れるコレクタ電流が第二トランジスタＱｓ９２を流れるコレクタ電流より少なくなり、コレクタ出力信号ＯＵＴ９１がローレベル、コレクタ出力信号ＯＵＴ９２がハイレベルとなり、フリップフロップ回路９ｆから出力される信号の出力論理はローレベルとなる。

即ち、図３に示すように構成された切替回路９ｓをＩＦ回路９に備えることで、マイクロコンピュータ８から入力される制御信号ＥＮ、Ｓ／Ｒに対して、ＩＦ回路９は、図２に示す従来の回路と同様の機能を発揮しながらも、その構成部品が大幅に削減されるようになる。

ところで、スイッチＳＷ９などの外部入力信号が複数、例えば７系統あるとき、ＩＦ回路ｘ（ｘ＝０，１，・・・，７）は、スイッチＳＷｘ（ｘ＝０，１，・・・，７）と対に設置される必要がある。そこで、ＩＦ回路ｘ（ｘ＝０，１，・・・，７）の論理制御回路ｘｓ（ｘ＝０，１，・・・，７）は、図４のように、電源に対して並列に接続されるが、論理制御回路ｘｓ（ｘ＝０，１，・・・，７）は夫々同様の回路構成を有するため、図５に示すように、定電流源ＣＣＳｘを１つの定電流源ＣＣＳ９で共用して、さらに回路サイズの小型化やコスト低減を図ることができる。

尚、図５に示す回路構成では、論理制御回路ｘｓ（ｘ＝０，１，・・・，７）にはマイクロコンピュータ８から制御信号ＥＮ、Ｓ／Ｒを個別に入力する必要があり、論理制御回路ｘｓの夫々に対して数に限りのあるマイクロコンピュータ８の二本の出力端子が専有されることになる。

そこで、図６に示すように、論理制御回路ｘｓ（ｘ＝０，１，・・・，７）の接続ノードＺに定電流源ＣＣＳｘ（ｘ＝０，１，・・・，７）から差動対に供給される電流を選択的に通流または遮断制御する選択スイッチとしてのトランジスタＱｓｘ３（ｘ＝０，１，・・・，７）を備えることで、論理制御回路ｘｓ（ｘ＝０，１，・・・，７）に入力する制御信号ＥＮ、Ｓ／Ｒを共用することができる。

定電流源ＣＣＳｘ（ｘ＝０，１，・・・，７）から差動対に供給される電流の通流または遮断はトランジスタＱｓｘ０のベースに対してマイクロコンピュータの出力端子から入力される制御信号ＳＬｘ（ｘ＝０，１，・・・，７）の出力論理に基づいて制御されるため、論理制御回路ｘｓに対して、新たに１つの制御信号ＳＬｘを入力する必要があるものの、制御信号ＥＮ、Ｓ／Ｒを出力するマイクロコンピュータ８の出力端子は共用できるようになる。前記削減効果はスイッチＳＷの数が多いほど大きくなる。

更に、トランジスタＱｓｘ３（ｘ＝０，１，・・・，７）と基準電圧生成回路Ｖｓｘ（ｘ＝０，１，・・・，７）を、図７に示すように、夫々１つのトランジスタＱｓ９３と基準電圧生成回路Ｖｓ９とで共用することで、前記出力端子の削減効果に加えて、回路サイズの小型化やコスト低減を図ることができる。

論理制御回路ｘｓ（ｘ＝０，１，・・・，７）が図７に示すように並列接続されるとき、論理制御回路ｘｓ（ｘ＝０，１，・・・，７）には、図８に示すように、マイクロコンピュータ８からの共通の制御信号ＥＮ、Ｓ／Ｒが並列に入力され、複数の選択スイッチとしてのトランジスタＱｓｘ０を切り替える制御信号ＳＬｘが３−８デコーダでなるデコード回路を介して各別に入力される。また、スイッチＳＷｘの状態信号は比較回路ｘにより論理信号に変換されてマイクロコンピュータ８に入力される。

マイクロコンピュータ８は、作動または非作動を切り替えたいプルアップ抵抗回路を選択すると共に、前記プルアップ抵抗回路に対する論理制御回路に入力する制御信号ＥＮ、Ｓ／Ｒを有効化するため、前記３−８デコーダに３つの制御信号ＳＬを入力し、前記３−８デコーダは、選択された論理制御回路に対してローレベルの、その他の６つの論理制御回路に対してハイレベルの制御信号ＳＬを出力する。これにより、前記プルアップ抵抗回路の作動または非作動が切り替えられる。

また、マイクロコンピュータ８は、作動または非作動を切り替えたいプルアップ抵抗回路が複数あるときには、制御信号ＳＬｘの出力論理を順次切り替え、それに対応して制御信号ＥＮ、Ｓ／Ｒを出力することで、全てのプルアップ抵抗回路の作動または非作動を切り替えるように構成される。マイクロコンピュータ８は、前記３−８デコーダを介することで、３つの制御信号で実質的に８つの制御信号を出力することができるため、制御信号ＳＬｘを出力するために必要なマイクロコンピュータ８の出力端子の使用個数は削減される。

具体的に説明すると、例えば、マイクロコンピュータ８は、プルアップ抵抗Ｒｐｕ０が接続されていないスイッチＳＷ０のプルアップ抵抗回路を作動させるため、ハイレベル（１）の制御信号ＥＮ、Ｓ／Ｒと、全てがローレベル（０００）の３つの制御信号ＳＬとを出力する。前記３−８デコーダは、前記３つの制御信号ＳＬに基づいて、論理制御回路０にはローレベル（０）の制御信号ＳＬ０、その他の論理制御回路１〜７にはハイレベル（１）の制御信号ＳＬ１〜７を出力する。

その後、マイクロコンピュータ８は、プルアップ抵抗Ｒｐｕ１と接続されたスイッチＳＷ１のプルアップ抵抗回路を非作動にするため、２つのローレベルと１つのハイレベル（００１）の３つの制御信号ＳＬと、ハイレベル（１）の制御信号ＥＮと、ローレベル（０）のＳ／Ｒを出力し、前記３−８デコーダは、論理制御回路１にはローレベル（０）の制御信号ＳＬ１、その他の論理制御回路０、２〜７にはハイレベル（１）の制御信号ＳＬ０、２〜７を出力する。

マイクロコンピュータ８と前記３−８デコーダは全てのスイッチＳＷに対して上述の動作を順次繰り返し、全てのプルアップ抵抗回路の作動または非作動の切り替えを完了すると、マイクロコンピュータ８は制御信号ＥＮをローレベル（０）で出力して、切り替えたプルアップ抵抗回路の作動または非作動を保持する。

以下に、別実施形態について説明する。

上述した実施形態では、外部入力信号が８系統あるときのインタフェース回路の構成や動作について説明したが、単一または複数系統の外部入力信号に対して本発明を適用できることは言うまでもない。

上述した実施形態では、マイクロコンピュータ８は、車両に搭載されたＥＣＵでなるものとしたが、これに限定するものではない。即ち、スイッチＳＷ９の状態信号がＩＦ回路９を介して論理信号に変換されて入力されるように構成されたものであればよい。

上述した実施形態では、インタフェース回路９は、レベル設定回路としてのトランジスタＱ９と、コンパレータＣＭＰ９を備えた比較回路と、切替回路９とを備えるものとして説明したが、レベル設定回路と比較回路を備えず、切替回路９のみを備えたもの、即ち、切替回路９がインタフェース回路９そのものであってもよい。この場合、インタフェース回路９に対してレベル設定回路と比較回路を外付けで接続することで、上述の実施形態におけるＩＦ回路９と同様の回路構成を実現することができる。

上述した実施形態では、差動対を構成する第一トランジスタＱｓ９１及び第二トランジスタＱｓ９２がｐｎｐトランジスタで構成されたものを説明したが、差動対を構成する一対のトランジスタがｎｐｎトランジスタで構成されるものであってもよい。この場合には、前記論理制御回路を、基準電圧がベースに印加される第一トランジスタ及び制御電圧がベースに印加される第二トランジスタのコレクタ同士を接続し、前記コレクタの接続ノードに前記フリップフロップの出力論理を切り替えまたは保持するスイッチを介して定電流源を接続した差動対で構成し、前記第一トランジスタのエミッタを前記フリップフロップ回路の一方の入力端子に接続するとともに、前記第二トランジスタのエミッタを前記フリップフロップ回路の他方の入力端子に接続すればよい。

上述の実施形態では、プルアップ抵抗回路を構成するプルアップ抵抗Ｒ９は、外部入力信号の検出精度等に基づいて精度及び値の異なる適切な抵抗を選択可能なように外付けされるものとしたが、図９に示すように、インタフェース回路９に内蔵されるものであってもよい。この場合、外付けでプルアップ抵抗Ｒ９を設置する作業やそのコスト、設置スペースなどを省くことができる。

上述した実施形態では、レベル設定回路は、プルアップ抵抗回路の作動または非作動を切り替えるものとしたが、図９（ａ）に示すように外付けのプルダウン抵抗Ｒ９、または、図９（ｂ）に示すようにインタフェース回路９に内蔵されたプルダウン抵抗Ｒ９を備えたプルダウン抵抗回路の作動または非作動を切り替えるものであっても良い。

上述した実施形態では、インタフェース回路がバッテリに接続される場合を説明したが、バッテリ電圧を降圧するレギュレータに接続されるものであってもよいことは言うまでもない。

尚、上述した各実施形態は、本発明の一例に過ぎず、本発明の作用効果を奏する範囲において各ブロックの具体的構成等を適宜変更設計できることは言うまでもない。

インタフェース回路の説明図 （ａ）は従来例によるインタフェース回路（切替回路）の説明図、（ｂ）は従来例によるインタフェース回路（切替回路）の特性図 （ａ）は切替回路の説明図、（ｂ）はインタフェース回路の特性図 複数の論理制御回路を並列に接続したときの説明図 複数の論理制御回路を並列に接続したときの説明図 複数の論理制御回路を並列に接続したときの説明図 複数の論理制御回路を並列に接続したときの説明図 ７つのスイッチがある際のインタフェース回路の説明図 別実施例におけるプルアップ抵抗を内蔵したインタフェース回路の説明図 （ａ）は別実施例におけるプルダウン抵抗を外付けしたインタフェース回路の説明図、（ｂ）は別実施例におけるプルダウン抵抗を内蔵したインタフェース回路の説明図

符号の説明

８：マイクロコンピュータ
９ｆ：フリップフロップ回路
９ｓ：論理制御回路
ＣＣＳ９：定電流源
Ｐｉ９１：入力端子
Ｐｉ９２：入力端子
Ｑｓ９１：第一トランジスタ
Ｑｓ９２：第二トランジスタ
Ｑｓ９３：スイッチ
ＳＷ：スイッチ

Claims (4)

1. フリップフロップ回路と、その出力論理を切り替えるとともに切り替えた出力論理を保持する論理制御回路を備え、夫々がバイポーラプロセスで構成されたインタフェース回路であって、
   前記論理制御回路を、基準電圧がベースに印加される第一トランジスタ及び制御電圧がベースに印加される第二トランジスタのエミッタまたはコレクタ同士を接続し、前記エミッタまたはコレクタの接続ノードに前記フリップフロップの出力論理を切り替えまたは保持するスイッチを介して定電流源を接続した差動対で構成し、前記第一トランジスタのコレクタまたはエミッタを前記フリップフロップ回路の一方の入力端子に接続するとともに、前記第二トランジスタのコレクタまたはエミッタを前記フリップフロップ回路の他方の入力端子に接続しているインタフェース回路。
2. 前記フリップフロップ回路の出力に基づいて外部入力信号の信号レベルを確定させるプルアップ抵抗回路またはプルダウン抵抗回路の作動または非作動を切り替えるレベル設定回路と、前記外部入力信号を所定レベルの論理信号に変換して出力する比較回路を備えている請求項１記載のインタフェース回路。
3. 前記接続ノードに前記第二トランジスタを複数並列に接続し、夫々の差動対に前記定電流源から供給される電流を選択的に通流または遮断制御する複数の選択スイッチを備えている請求項１または２記載のインタフェース回路。
4. 前記複数の選択スイッチを切り替える制御信号がデコード回路を介して各別に入力されている請求項３記載のインタフェース回路。

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