JP5965663B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関し、特に通常動作モードと省電力モードとを切替える機能を有する半導体装置に関する。

省電力モードに切替え可能なシステムでは、動作モード切替えのための入力信号（この明細書ではイネーブル信号と称する）に応じて動作モードの設定が行われる。このため、イネーブル信号の信号レベルを所定の基準信号と比較するためのイネーブル検出回路を備えている場合が多い。

たとえば、特開２０１１−１４７２６９号公報（特許文献１）の図１１に記載のイネーブル検出回路は、基準信号を（−）入力とし、外部端子からの入力信号を（＋）入力とするコンパレータ回路と、コンパレータ回路の出力の反転信号を出力するインバータ回路とを含む。コンパレータ回路の出力は、第１の外部抵抗を介して外部端子に帰還入力される。外部端子と電源電圧との間には第２の外部抵抗が接続され、外部端子と接地電圧との間には第３の外部抵抗が接続される。

上記の構成例では、外部端子の電圧レベルは、コンパレータ回路の出力がハイレベル（電源電圧レベル）の場合には、第１および第２の外部抵抗の並列抵抗と、第３の外部抵抗との抵抗分圧によって定められる。外部端子の電圧レベルは、コンパレータ回路の出力がローレベル（接地電圧レベル）の場合には、第２の外部抵抗と、第１および第３の外部抵抗の並列抵抗との抵抗分圧によって定められる。すなわち、コンパレータ回路はヒステリシスコンパレータとして機能する。

特開２０１１−１４７２６９号公報

ところで、上記文献に記載されたイネーブル検出回路では、コンパレータ回路への入力信号の信号レベルを検出するために、コンパレータ回路を常に動作状態にしておく必要がある。このため、省電力モードであっても消費電力を完全には０にできない。

この発明は、上記の問題点を考慮してなされたものであり、その目的は、イネーブル検出回路を備えた半導体装置において、従来よりも消費電力を抑制することである。

この発明は一局面において半導体装置であって、内部回路と、イネーブル信号を受けるイネーブル端子と、イネーブル検出回路と、電源遮断回路とを備える。内部回路は、通常動作モードと低消費電力モードとを有する。イネーブル検出回路は、イネーブル信号の電圧レベルが第１の参照電圧を超えたか否かを判定し、イネーブル信号の電圧レベルが第１の参照電圧を超えたときに、内部回路を低消費電力モードから通常動作モードに切替えるための信号を出力する。電源遮断回路は、イネーブル信号の電圧レベルが、第１の参照電圧よりも低い第２の参照電圧以下になったか否かを判定し、イネーブル信号の電圧レベルが第２の参照電圧以下になったときに、イネーブル検出回路を駆動するための駆動電流の経路を遮断する。

好ましくは、電源遮断回路は、駆動電流の経路に設けられた、第２の参照電圧に等しい閾値電圧を有するスイッチ用トランジスタを含む。イネーブル信号は、スイッチ用トランジスタの制御電極に入力される。

好ましくは、イネーブル検出回路は、さらに、イネーブル信号の電圧レベルが第１の参照電圧と第２の参照電圧との間の第３の参照電圧以下になったか否かを判定し、イネーブル信号の電圧レベルが第３の参照電圧以下になったときに、内部回路を通常動作モードから低消費電力モードに切替えるための信号を出力する。

好ましくは、イネーブル検出回路は、制御電圧源と比較器とを含む。制御電圧源は、制御信号が第１の論理レベルのとき上記の第１の参照電圧を出力し、制御信号が第２の論理レベルのとき上記の第３の参照電圧を出力する。比較器は、イネーブル信号の電圧レベルと制御電圧源の出力電圧とを比較し、イネーブル信号の電圧レベルが制御電圧源の出力電圧を超えたときに、第２の論理レベルの制御信号を出力し、イネーブル信号の電圧レベルが制御電圧源の出力電圧以下のときに第１の論理レベルの制御信号を出力する。電源遮断回路は、第１および第２のスイッチ用トランジスタを含む。第１のスイッチ用トランジスタは、制御電圧源を駆動するための駆動電流の経路に設けられ、第２の参照電圧に等しい閾値電圧を有する。第２のスイッチ用トランジスタは、比較器を駆動するための駆動電流の経路に設けられ、第２の参照電圧に等しい閾値電圧を有する。内部回路は、制御信号が第１の論理レベルから第２の論理レベルに切替ったときに、低消費電力モードから通常動作モードに切替わり、制御信号が第２の論理レベルから第１の論理レベルに切替ったときに、通常動作モードから低消費電力モードに切り替わる。

好ましくは、制御電圧源は、イネーブル検出回路に供給される電源電圧を分圧する、分圧比が可変の分圧回路を含む。分圧回路によって分圧された電圧は、イネーブル信号の電圧レベルと比較するために比較器に出力される。分圧回路の分圧比は制御信号の論理レベルに応じて変化する。制御信号が第１の論理レベルのときの分圧回路の分圧比は、上記の第１の参照電圧を電源電圧で除算した値に等しい。制御信号が第２の論理レベルのときの分圧回路の分圧比は、上記の第３の参照電圧を電源電圧で除算した値に等しい。

この発明によれば、イネーブル検出回路を備えた半導体装置において、従来よりも消費電力を抑制することができる。

この発明の一実施の形態による半導体装置１の構成を示すブロック図である。 図１のイネーブル検出回路２０の動作を説明するための図である。 図１の制御電圧源２２の構成の一例を示す回路図である。 図１の電源遮断回路２５の構成の一例を示す回路図である。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

［半導体装置１の全体構成］
図１は、この発明の一実施の形態による半導体装置１の構成を示すブロック図である。

図１を参照して、半導体装置１は、外部から外部電源電圧ＶＣＣを受ける電源端子２と、外部から接地電圧ＧＮＤを受ける接地端子４と、イネーブル信号ＥＮを受けるイネーブル端子３と、内部回路１０と、イネーブル検出回路２０と、電源遮断回路２５と、インバータ２３，２４とを含む。イネーブル端子３には、半導体装置１の外部から、もしくは半導体装置１内部で図１には図示されていない部分からイネーブル信号ＥＮが入力される。

内部回路１０は、外部電源電圧ＶＣＣを供給するための電源ライン５と、接地電圧ＧＮＤを供給するための接地ライン６との間に接続される。内部回路１０は、動作モードとして、通常動作モードと低消費電力モードとを有する。低消費電力モードのとき、内部回路１０の少なくとも一部に供給される電源電圧（外部電源電圧ＶＣＣまたは内部電源電圧ＶＤＤ）が遮断される。これにより、低消費電力モード時の内部回路１０の消費電力は、通常動作モードのときに比べて小さくなる。

なお、上記で内部電源電圧ＶＤＤが遮断される場合とは、たとえば、内部回路１０が外部電源電圧ＶＣＣに基づいて内部電源電圧を生成する内部電源回路と、内部電源電圧で動作する複数の機能モジュールとを含む場合である。この場合、内部電源回路は、低消費電力モードのときに、少なくとも一部の機能モジュールへの内部電源電圧ＶＤＤの供給を停止する。

イネーブル検出回路２０は、イネーブル端子３からイネーブル信号ＥＮを受け、イネーブル信号ＥＮの電圧レベルに応じて内部回路１０の動作モード（通常動作モードおよび低消費電力モード）を制御するためのモード制御信号ＭＣを出力する。この実施の形態では、モード制御信号ＭＣがハイレベル（Ｈレベル）のとき内部回路１０は通常動作モードになり、モード制御信号がローレベル（Ｌレベル）のとき内部回路１０は低消費電力モードになる。

具体的に、イネーブル検出回路２０は、比較器２１と制御電圧源２２とを含む。
比較器２１は、イネーブル信号ＥＮの電圧レベルと制御電圧源２２の出力電圧とを比較する。比較器２１は、イネーブル信号ＥＮの電圧レベルが制御電圧源２２の出力電圧よりも高いとき、Ｈレベルの信号を出力し、イネーブル信号ＥＮの電圧レベルが制御電圧源２２の出力電圧以下のとき、Ｌレベルの信号を出力する。比較器２１の出力信号は、バッファアンプとしてのインバータ２３，２４を介して整形され、モード制御信号ＭＣとして内部回路１０に出力される。

制御電圧源２２は、モード制御信号ＭＣの論理レベルに応じて出力する電圧が切替わる。具体的に、制御電圧源２２は、モード制御信号ＭＣの論理レベルがＬレベルのとき、電圧Ｖ１を出力し、モード制御信号の論理レベルがＨレベルのとき、電圧Ｖ１よりも低い電圧Ｖ２を出力する。このように、制御電圧源２２の出力電圧がモード制御信号ＭＣの論理レベルに応じて切替わることによって、イネーブル検出回路２０はヒステリシスコンパレータとして機能する。

図２は、図１のイネーブル検出回路２０の動作を説明するための図である。
図１、図２を参照して、イネーブル信号ＥＮの電圧レベルが電圧Ｖ１を超えると比較器２１から出力されるモード制御信号ＭＣはＨレベルに切替わる。さらに、Ｈレベルのモード制御信号ＭＣを受けて、制御電圧源２２の出力は電圧Ｖ１よりも低い電圧Ｖ２に切替わる。

この結果、イネーブル信号ＥＮの電圧レベルが電圧Ｖ１より低くなっただけでは、比較器２１の出力はＬレベルには切替わらない。イネーブル信号ＥＮの電圧レベルが電圧Ｖ２より低くなって始めて比較器２１の出力はＬレベルに切替わる。

再び図１を参照して、電源遮断回路２５は、イネーブル信号ＥＮの電圧レベルが電圧Ｖ２よりもさらに低い電圧Ｖ３よりも低くなったときに、イネーブル検出回路２０の電源電流の経路を遮断する。

電源遮断回路２５が設けられていない場合には、イネーブル検出回路２０（比較器２１および制御電圧源２２）への電源電圧を常に供給する必要がある。したがって、内部回路１０が低消費電力モードになっていてもイネーブル検出回路２０の消費電力は０にならない。上記のような電源遮断回路２５を設けることによって、消費電力をさらに削減することが可能になる。

［制御電圧源２２の構成例］
図３は、図１の制御電圧源２２の構成の一例を示す回路図である。

図３を参照して、制御電圧源２２は、抵抗素子３１〜３３と、ＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタ３４とを含む。抵抗素子３１，３２，３３（抵抗値をそれぞれＲ１，Ｒ２，Ｒ３とする）は、電源ライン５と接地ライン６との間にこの順で直列に接続される。抵抗素子３１，３２の接続ノードの電圧が比較器２１の−端子に入力される。ＮＭＯＳトランジスタ３４は、抵抗素子３３と並列に接続される。ＮＭＯＳトランジスタ３４のゲートにはモード制御信号ＭＣが入力される。

上記の構成によれば、モード制御信号ＭＣがＬレベルの場合にはＮＭＯＳトランジスタ３４がオフ状態であるので、比較器２１の−端子への入力電圧Ｖｏｆｆ（図２のＶ１に等しい）は、
Ｖｏｆｆ＝ＶＣＣ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３） …(1)
で表わされる。モード制御信号ＭＣがＨレベルの場合にはＮＭＯＳトランジスタ３４がオン状態であるので、比較器２１の−端子への入力電圧Ｖｏｎ（図２のＶ２に等しい）は、
Ｖｏｎ＝ＶＣＣ×Ｒ２／（Ｒ１＋Ｒ２） …(2)
で表わされる。上式（１），（２）からＶｏｆｆ＞Ｖｏｎとなるので、図２で説明したヒステリシスコンパレータが実現していることがわかる。

上記をより一般的に言えば、制御電圧源２２は、イネーブル検出回路２０に供給される外部電源電圧ＶＣＣを分圧する、分圧比が可変の分圧回路によって構成される。分割回路によって分圧された電圧（上記のＶｏｆfまたはＶｏｎ）は、イネーブル信号ＥＮの電圧レベルと比較するために、分圧ノードＮＤから比較器２１に出力される。分圧回路の分圧比はモード制御信号ＭＣの論理レベルに応じて変化する。モード制御信号がＬレベルのときの分圧比は、モード制御信号ＭＣがＨレベルのときの分圧比よりも大きい。

具体的に図３の場合、モード制御信号がＬレベルのときの分圧比ＶＲ１は、
ＶＲ１＝Ｖｏｆｆ／ＶＣＣ＝（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３） …(3)
で表わされる。モード制御信号がＨレベルのときの分圧比ＶＲ２は、
ＶＲ２＝Ｖｏｎ／ＶＣＣ＝Ｒ２／（Ｒ１＋Ｒ２） …(4)
で表わされる。したがって、ＶＲ１＞ＶＲ２の関係が成立している。

分圧回路の構成は図３の場合に限られないことは言うまでもない。たとえば、ＮＭＯＳトランジスタ３４を、抵抗素子３３と並列でなく、抵抗素子３２と並列に設けてもよい。

分圧回路の他の変形例として、電源ライン５と分圧ノードＮＤとの間に直列接続された複数の抵抗素子を設けるとともに、これらの直列接続された複数の抵抗素子の一部と並列にＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタを設けてもよい。ＰＭＯＳトランジスタのゲートには、モード制御信号ＭＣが入力される。この場合、ＮＭＯＳトランジスタ３４は設けなくてもよい。

［電源遮断回路２５の構成例］
図４は、図１の電源遮断回路２５の構成の一例を示す回路図である。

図４を参照して、電源遮断回路２５は、ＮＭＯＳトランジスタ４１，４２を含む。ＮＭＯＳトランジスタ４１は、制御電圧源２２の負極と接地ライン６との間に接続される。ＮＭＯＳトランジスタ４２は、比較器２１の接地端子と接地ライン６との間に接続される。ＮＭＯＳトランジスタ４１，４２のゲートには、イネーブル信号ＥＮが入力される。

イネーブル信号ＥＮがＮＭＯＳトランジスタ４１，４２の閾値電圧（前述の電圧Ｖ３に等しいとする）よりも低くなれば、ＮＭＯＳトランジスタ４１，４２がオフ状態になるので、比較器２１および制御電圧源２２への電源電流が遮断される。

なお、図４の構成の場合、図２の電圧Ｖ２は、ＮＭＯＳトランジスタ４１，４２の閾値電圧よりも高くする必要がある。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 半導体装置、３ イネーブル端子、１０ 内部回路、２０ イネーブル検出回路、２１ 比較器、２２ 制御電圧源、２５ 電源遮断回路、ＥＮ イネーブル信号、ＭＣ モード制御信号。

Claims (2)

1. 通常動作モードと低消費電力モードとを有する内部回路と、
   イネーブル信号を受けるイネーブル端子と、
   前記イネーブル信号の電圧レベルが第１の参照電圧を超えたか否かを判定し、前記イネーブル信号の電圧レベルが前記第１の参照電圧を超えたときに、前記内部回路を前記低消費電力モードから前記通常動作モードに切替えるための第１の論理レベルの制御信号を前記内部回路に出力し、前記イネーブル信号の電圧レベルが前記第１の参照電圧より低い第２の参照電圧以下になったか否かを判定し、前記イネーブル信号の電圧レベルが前記第２の参照電圧以下になったときに、前記内部回路を前記通常動作モードから前記低消費電力モードに切替えるための第２の論理レベルの前記制御信号を前記内部回路に出力する、イネーブル検出回路と、
   前記イネーブル信号の電圧レベルが、前記第２の参照電圧よりも低い第３の参照電圧以下になったか否かを判定し、前記イネーブル信号の電圧レベルが前記第３の参照電圧以下になったときに、前記イネーブル検出回路の駆動電流の経路を遮断する電源遮断回路とを備え、
   前記イネーブル検出回路は、
   前記制御信号が前記第１の論理レベルのとき前記第２の参照電圧を出力し、前記制御信号が前記第２の論理レベルのとき前記第１の参照電圧を出力する制御電圧源と、
   前記イネーブル信号の電圧レベルと前記制御電圧源の出力電圧とを比較し、前記イネーブル信号の電圧レベルが前記制御電圧源の出力電圧を超えたときに、前記第１の論理レベルの前記制御信号を出力し、前記イネーブル信号の電圧レベルが前記制御電圧源の出力電圧以下のときに前記第２の論理レベルの前記制御信号を出力する比較器とを含み、
   前記電源遮断回路は、
   前記制御電圧源を駆動するための駆動電流の経路に設けられ、前記第３の参照電圧に等しい閾値電圧を有する第１のスイッチ用トランジスタと、
   前記比較器を駆動するための駆動電流の経路に設けられ、前記第３の参照電圧に等しい閾値電圧を有する第２のスイッチ用トランジスタとを含み、
   前記第１および第２のスイッチ用トランジスタの制御端子は、前記イネーブル端子と直接に接続される、半導体装置。
2. 前記制御電圧源は、前記イネーブル検出回路に供給される電源電圧を分圧する、分圧比が可変の分圧回路を含み、
   前記分圧回路によって分圧された電圧は、前記イネーブル信号の電圧レベルと比較するために前記比較器に出力され、
   前記分圧回路の分圧比は前記制御信号の論理レベルに応じて変化し、
   前記制御信号が前記第１の論理レベルのときの前記分圧回路の分圧比は、前記第２の参照電圧を前記電源電圧で除算した値に等しく、
   前記制御信号が前記第２の論理レベルのときの前記分圧回路の分圧比は、前記第１の参照電圧を前記電源電圧で除算した値に等しい、請求項１に記載の半導体装置。

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