JP5487568B2

JP5487568B2 - 半導体装置

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Publication number: JP5487568B2
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Inventors: 清仁原
Original assignee: Ricoh Co Ltd
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Priority date: 2008-06-30
Filing date: 2008-06-30
Publication date: 2014-05-07
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Description

本発明は、外付けされる抵抗によって半導体装置の内部回路で使用する電流を設定する電流設定回路を備えた半導体装置に関する。

従来、半導体装置の内部回路を動作させるために必要な電流を生成する回路としては、図８（例えば、特許文献１参照。）や図９（例えば、特許文献２参照。）に示すような電流生成回路が使用されていた。
図８の電流生成回路は、基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１０１と、演算増幅回路１０２と、ＰＭＯＳトランジスタＭ１０１，Ｍ１０２と、抵抗Ｒ１０１とで構成されている。演算増幅回路１０２は、抵抗Ｒ１０１の電圧降下が基準電圧Ｖｒｅｆと等しくなるようにＰＭＯＳトランジスタＭ１０１のゲート電圧を制御する。その結果、抵抗Ｒ１０１には、基準電圧Ｖｒｅｆと抵抗Ｒ１０１の抵抗値ｒ１０１によって決まる電流ｉ１０１（＝Ｖｒｅｆ／ｒ１０１）が供給される。電流ｉ１０１はＰＭＯＳトランジスタＭ１０１のドレイン電流でもある。ＰＭＯＳトランジスタＭ１０１とＭ１０２は各ソースと各ゲートがそれぞれ接続されていることから、ＰＭＯＳトランジスタＭ１０２のドレイン電流ｉｏｕｔは、電流ｉ１０１に比例した電流となって出力される。

図９の電流生成回路は、基準電圧発生回路１０１と、演算増幅回路１０２と、ＰＭＯＳトランジスタＭ１０１，Ｍ１０２と、ＮＭＯＳトランジスタＭ１０３と、抵抗Ｒ１０１とで構成されている。演算増幅回路１０２は、抵抗Ｒ１０１の電圧降下が基準電圧Ｖｒｅｆと等しくなるようにＮＭＯＳトランジスタＭ１０３のゲート電圧を制御する。その結果、抵抗Ｒ１０１には、基準電圧Ｖｒｅｆと抵抗Ｒ１０１によって決まる電流ｉ１０１（＝Ｖｒｅｆ／ｒ１０１）が供給される。電流ｉ１０１はＰＭＯＳトランジスタＭ１０１とＮＭＯＳトランジスタＭ１０３のドレイン電流でもある。ＰＭＯＳトランジスタＭ１０１とＭ１０２はカレントミラー回路を形成していることから、ＰＭＯＳトランジスタＭ１０２のドレイン電流ｉｏｕｔは、電流ｉ１０１に比例した電流となって出力される。

図８と図９の各電流生成回路の使い分けは、基準電圧Ｖｒｅｆ、電源電圧Ｖｄｄ及び使用するＭＯＳトランジスタのしきい値電圧を考慮して適した方を使用するようにすればよい。
また、図８又は図９の回路を半導体装置に集積して、電流ｉｏｕｔの電流値を自由に設定したい場合があった。このような場合、外部端子Ｔ１０１を設けて抵抗Ｒ１０１を外付けにすることで可能となっていた。
特開２００６−３３１９７号公報特開２００６−１８６６３号公報

しかし、抵抗Ｒ１０１を外付けにした場合、前記半導体装置と回路基板との接続不良等によって、抵抗Ｒ１０１が外部端子Ｔ１０１に接続されず、外部端子Ｔ１０１がオープン状態になったり、外部端子Ｔ１０１が接地電圧Ｖｓｓや電源電圧Ｖｄｄに短絡してしまったりする場合があった。
抵抗Ｒ１０１が接続されず外部端子Ｔ１０１がオープン状態になると、出力電流ｉｏｕｔが極端に小さくなったり、まったく出力されなくなったりする。このため、電流供給先の回路が誤動作したり、停止したりして、半導体装置内の回路に思わぬ不具合の発生を引き起こす可能性があった。

また、外部端子Ｔ１０１が接地電圧Ｖｓｓに短絡すると、出力電流ｉｏｕｔを供給するＰＭＯＳトランジスタＭ１０２が完全にオンしてしまうため、出力電流ｉｏｕｔが大電流となり、電流供給先の負荷回路が誤動作したり、発熱したりして不具合が発生する可能性があった。更に、出力電流ｉｏｕｔを出力するＰＭＯＳトランジスタＭ１０２自体も大電流によって発熱したり、故障したりする可能性があった。

本発明は、このような問題を解決するためになされたものであり、外部端子Ｔ１０１がオープン又は接地電圧Ｖｓｓに接続されてしまった場合でも、回路の発熱を防止でき、電流供給先である負荷回路の不具合の発生を防止することができる半導体装置を得ることを目的とする。

この発明に係る半導体装置は、所定の外部端子に接続された抵抗の抵抗値に応じた出力電流を生成して出力する電流生成回路部と、
該電流生成回路部からの前記出力電流が供給される負荷回路部と、
前記外部端子の電圧から該外部端子と前記抵抗の接続状態の検出を行い、該検出結果に応じた信号を出力する端子電圧検出回路部と、
を備え、
前記端子電圧検出回路部は、前記外部端子の電圧と前記第１基準電圧との電圧差が所定値以内であるか否かの検出を行い、該電圧差が該所定値以上であることを検出すると、前記負荷回路部の動作を停止させ、
前記電流生成回路部は、前記外部端子の電圧が所定の第１基準電圧になるように、前記外部端子を介して前記抵抗に供給する電流を制御すると共に前記出力電流を制御し、前記端子電圧検出回路部が、前記外部端子の電圧と前記第１基準電圧との電圧差が前記所定値以上であることを検出すると、前記負荷回路部への前記出力電流の供給を停止するものである。

また、この発明に係る半導体装置は、所定の外部端子に接続された抵抗の抵抗値に応じた出力電流を生成して出力する電流生成回路部と、
該電流生成回路部からの前記出力電流が供給される負荷回路部と、
前記外部端子の電圧から該外部端子と前記抵抗の接続状態の検出を行い、該検出結果に応じた信号を出力する端子電圧検出回路部と、
を備え、
前記端子電圧検出回路部は、前記外部端子の電圧と所定の第１基準電圧との電圧差が所定値以内であるか否かの検出を行い、
前記電流生成回路部は、前記外部端子の電圧が前記第１基準電圧になるように、前記外部端子を介して前記抵抗に供給する電流を制御すると共に前記出力電流を制御し、前記端子電圧検出回路部が、前記外部端子の電圧と前記第１基準電圧との電圧差が前記所定値以上であることを検出すると、前記負荷回路部への前記出力電流の供給を停止するものである。

また、前記電流生成回路部は、所定の定電流を生成して出力する定電流源を備え、前記端子電圧検出回路部が、前記外部端子の電圧と前記第１基準電圧との電圧差が前記所定値以上であることを検出すると、前記出力電流の出力を停止すると共に前記定電流源からの定電流を前記負荷回路部に供給するようにした。

具体的には、前記端子電圧検出回路部は、前記外部端子の電圧が、前記第１基準電圧よりも小さい所定の第２基準電圧以下であるか否かの検出を行って、前記外部端子の電圧と前記第１基準電圧との電圧差が前記所定値以上であるか否かの検出を行うようにした。

また、前記端子電圧検出回路部は、前記外部端子の電圧が、前記第１基準電圧よりも大きい所定の第３基準電圧以上であるか否かの検出を行って、前記外部端子の電圧と前記第１基準電圧との電圧差が前記所定値以上であるか否かの検出を行うようにした。

また、前記負荷回路部は、前記電流生成回路部から供給された電流に応じた周波数の信号を生成して出力する発振回路であるようにした。

本発明の半導体装置によれば、外付けの抵抗を接続して電流設定を行うための外部端子がオープンになったり、接地電圧等にショートした場合でも、電流生成回路部及び／又は負荷回路部が、誤動作したり、異常な発熱をしたりすることを防止でき、各回路の不具合の発生を防止することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体装置の回路例を示した図である。
図１の半導体装置１は、ＩＣからなる半導体装置１内で使用する電流を生成して出力電流ｉｏｕｔとして出力する電流生成回路２と、該ＩＣの外部端子Ｔ１の電圧を検出する端子電圧検出回路３と、電流生成回路２の負荷回路をなし出力電流ｉｏｕｔが供給される発振回路４とを備えている。なお、電流生成回路２は電流生成回路部を、端子電圧検出回路３は端子電圧検出回路部を、発振回路４は負荷回路部をそれぞれなす。

電流生成回路２は、所定の第１基準電圧Ｖｒ１を生成して出力する第１基準電圧発生回路１１と、演算増幅回路１２と、ＰＭＯＳトランジスタＭ１，Ｍ２と、抵抗Ｒ１とで構成され、抵抗Ｒ１は半導体装置１をなすＩＣに外付けされている。
電源電圧Ｖｄｄと外部端子Ｔ１との間にはＰＭＯＳトランジスタＭ１が接続され、外部端子Ｔ１と接地電圧Ｖｓｓとの間には抵抗Ｒ１が接続されている。演算増幅回路１２において、反転入力端には第１基準電圧Ｖｒ１が入力されており、非反転入力端はＰＭＯＳトランジスタＭ１のドレインに接続されると共に、外部端子Ｔ１を介して抵抗Ｒ１の一端に接続されている。

演算増幅回路１２の出力端は、ＰＭＯＳトランジスタＭ１とＭ２の各ゲートにそれぞれ接続され、ＰＭＯＳトランジスタＭ２のソースは電源電圧Ｖｄｄに接続されている。ＰＭＯＳトランジスタＭ２のドレインから出力電流ｉｏｕｔが出力され、ＰＭＯＳトランジスタＭ１のドレインから出力電流ｉｏｕｔに比例した電流ｉ１が出力され、該電流ｉ１が外部端子Ｔ１を介して抵抗Ｒ１に流れる。抵抗Ｒ１の抵抗値を変えることにより、出力電流ｉｏｕｔの電流値を変えることができ、抵抗Ｒ１は、出力電流ｉｏｕｔの電流値を設定するためのものである。

端子電圧検出回路３には、外部端子Ｔ１の電圧が入力されており、端子電圧検出回路３は、外部端子Ｔ１の電圧と第１基準電圧Ｖｒ１との電圧差が所定値以内に入っているか否かの検出を行い、該検出結果を示す信号を出力する。
発振回路４は、インバータ２１，２２、ヒステリシスインバータ２３、電流源２４，２５、コンデンサＣ１、及びＰＭＯＳトランジスタＭ１１で構成されている。電源電圧Ｖｄｄとインバータ２２の正側電源入力端との間には電流源２４が接続され、インバータ２２の負側電源入力端と接地電圧Ｖｓｓとの間には電流源２５が接続されている。

電流源２４及び２５は、図では接続を省略しているが、電流生成回路２の出力電流ｉｏｕｔに比例した電流ｉ２４及びｉ２５をそれぞれ生成して出力する。インバータ２２の出力端と接地電圧Ｖｓｓとの間にはコンデンサＣ１が接続され、インバータ２２の出力端はヒステリシスインバータ２３の入力端に、インバータ２２の入力端はインバータ２１の出力端にそれぞれ接続されている。ヒステリシスインバータ２３の出力端はインバータ２１の入力端に接続され、該接続部が発振回路４の出力端ＯＵＴをなしている。また、電源電圧Ｖｄｄと出力端ＯＵＴとの間にはＰＭＯＳトランジスタＭ１１が接続され、ＰＭＯＳトランジスタＭ１１のゲートには端子電圧検出回路３の出力信号が入力されている。コンデンサＣ１は、電流源２４からの電流ｉ２４で充電され、電流源２５の電流ｉ２５で放電される。

次に、図２〜図４は、端子電圧検出回路３の回路例を示した図である。
図２の場合、端子電圧検出回路３は、所定の第２基準電圧Ｖｒ２を生成して出力する第２基準電圧発生回路３１とコンパレータ３２とで構成されている。コンパレータ３２の非反転入力端は外部端子Ｔ１に接続され、コンパレータ３２の非反転入力端には第２基準電圧Ｖｒ２が入力されており、コンパレータ３２の出力端が端子電圧検出回路３の出力端をなしている。第２基準電圧Ｖｒ２を第１基準電圧Ｖｒ１よりも所定の電圧だけ小さくなるように設定すると、外部端子Ｔ１の電圧が第１基準電圧Ｖｒ１よりも所定の電圧以下であるか否か、すなわち外部端子Ｔ１の電圧と第１基準電圧Ｖｒ１との電圧差が所定値以内であるか否かの検出を行うことができる。

逆に、第２基準電圧Ｖｒ２を第１基準電圧Ｖｒ１よりも所定の電圧だけ大きくなるように設定すると、外部端子Ｔ１の電圧が第１基準電圧Ｖｒ１より所定の電圧以上であるか否か、すなわち外部端子Ｔ１の電圧と第１基準電圧Ｖｒ１との電圧差が所定値以内であるか否かの検出を行うことができる。なお、図２では、外部端子Ｔ１をコンパレータ３２の非反転入力端に接続し、第２基準電圧Ｖｒ２を反転入力端に入力するようにしたが、これは一例であり、検出時のコンパレータ３２の出力レベルをローレベルにするかハイレベルにするかに応じて、コンパレータ３２の各入力端の接続を逆にしてもよい。

次に、図３の場合、端子電圧検出回路３は、直列に接続された３つのインバータ３３〜３５で構成され、インバータ３３の入力端が外部端子Ｔ１に接続され、インバータ３５の出力端が端子電圧検出回路３の出力端をなしている。インバータ３３の入力しきい値電圧が、第１基準電圧Ｖｒ１よりも大きい場合は、外部端子Ｔ１の電圧が第１基準電圧Ｖｒ１よりも大きいことを検出できる。逆に、インバータ３３の入力しきい値電圧が、第１基準電圧Ｖｒ１よりも小さい場合は、外部端子Ｔ１の電圧が第１基準電圧Ｖｒ１よりも小さいことを検出できる。すなわち、外部端子Ｔ１の電圧と第１基準電圧Ｖｒ１との電圧差が所定値以内であるか否かの検出を行うことができる。なお、直列に接続するインバータの数は３つに限定するものではなく、インバータ３３のゲインが大きければインバータ３３だけでもよいし、検出時の端子電圧検出回路３の出力ロジックにあわせて、偶数個にしてもよい。図３の回路は、安価であるため、外部端子Ｔ１の電圧検出に高い精度を要求しない場合に適している。

次に、図４の場合は、図２と図３の両方の回路を組み合わせたものであり、該両回路の出力信号が負論理のＡＮＤ回路３６の各入力端に対応して入力されており、ＡＮＤ回路３６の出力端が端子電圧検出回路３の出力端をなしている。図４の回路では、外部端子Ｔ１の電圧が第１基準電圧Ｖｒ１よりも大きい場合と小さい場合の両方を検出することができる。第２基準電圧Ｖｒ２は第１基準電圧Ｖｒ１よりも前記所定の電圧だけ小さい電圧である。外部端子Ｔ１の電圧が第２基準電圧Ｖｒ２よりも小さい場合は、コンパレータ３２はローレベルの信号を出力し、該ローレベルの信号はＡＮＤ回路３６を介して出力される。

一方、インバータ３３の入力しきい値電圧は第１基準電圧Ｖｒ１よりも大きい。このため、外部端子Ｔ１の電圧がインバータ３３の入力しきい値電圧以上の場合にインバータ３３の出力信号がローレベルになり、インバータ３５の出力信号もローレベルになる。該ローレベルの信号は、ＡＮＤ回路３６を介して出力される。なお、用途によっては低電圧側を検出するコンパレータ３２の出力信号と、高電圧側を検出するインバータ３５の出力信号を、別々に端子電圧検出回路３の出力信号として出力するようにしてもよい。

また、第２基準電圧Ｖｒ２を第１基準電圧Ｖｒ１よりも大きくなるようにして、コンパレータ３２で高電圧側を検出し、インバータ３３の入力しきい値電圧を第１基準電圧Ｖｒ１よりも小さくなるようにして、インバータ３３で低電圧側を検出するようにしてもよい。
更に、第１基準電圧Ｖｒ１よりも小さい第２基準電圧Ｖｒ２と、第１基準電圧Ｖｒ１よりも大きい第３基準電圧Ｖｒ３の２つの基準電圧を用いて、低電圧側と高電圧側の検出を別々のコンパレータで検出するようにしてもよい。

このような構成において、抵抗Ｒ１の抵抗値をｒ１とすると、外部端子Ｔ１と接地電圧Ｖｓｓとの間に抵抗Ｒ１が正常に接続されている場合、抵抗Ｒ１に流れる電流ｉ１はｉ１＝Ｖｒ１／ｒ１になり、電流生成回路２の出力電流ｉｏｕｔは電流ｉ１に比例した電流になる。このとき、外部端子Ｔ１の電圧は第１基準電圧Ｖｒ１に等しくなる。端子電圧検出回路３として図４で示した回路を使用した場合、外部端子Ｔ１の電圧が第１基準電圧Ｖｒ１とほぼ等しいときは、インバータ３３の入力端はローレベルになるため、インバータ３５の出力端はハイレベルになると共にコンパレータ３２の出力端もハイレベルになり、ＡＮＤ回路３６はハイレベルの信号を出力する。このため、発振回路４のＰＭＯＳトランジスタＭ１１はオフして遮断状態になり、発振回路４の発振動作に影響を与えることはない。出力電流ｉｏｕｔは、負荷回路である発振回路４に供給されてコンデンサＣ１の充放電に使用される。すなわち、発振回路４の発振周波数は、出力電流ｉｏｕｔが大きいほど高くなり、出力電流ｉｏｕｔが小さいほど低くなる。

外部端子Ｔ１と抵抗Ｒ１との接続が遮断された場合、又は抵抗Ｒ１と接地電圧Ｖｓｓとの接続が遮断された場合は、外部端子Ｔ１の電圧は第１基準電圧Ｖｒ１よりも上昇して電源電圧Ｖｄｄ近くになる。このため、インバータ３３の入力端はハイレベルになり、インバータ３５の出力信号はローレベルになる。このとき、コンパレータ３２の出力信号はハイレベルであるが、インバータ３５の出力信号がローレベルであることから、ＡＮＤ回路３６の出力信号はローレベルになる。このため、発振回路４のＰＭＯＳトランジスタＭ１１はオンし、ヒステリシスインバータ２３の出力信号はハイレベルになり、発振回路４は発振を停止して出力端からハイレベルの信号を出力する。

次に、外部端子Ｔ１が接地電圧Ｖｓｓにショートした場合、インバータ３３の入力端はローレベルになり、インバータ３５の出力端はハイレベルになる。しかし、コンパレータ３２の出力信号はローレベルになることから、ＡＮＤ回路３６の出力信号はローレベルになる。このため、発振回路４のＰＭＯＳトランジスタＭ１１はオンし、前記のように発振回路４は発振を停止してハイレベルの信号を出力端ＯＵＴから出力する。

このように、本第１の実施の形態の半導体装置によれば、外部端子Ｔ１に抵抗Ｒ１が接続されていない場合や外部端子Ｔ１が接地電圧Ｖｓｓにショートされた場合に、発振回路４の動作を停止させるようにしたことから、発振回路４が設定外の動作をして自身や他の回路にダメージを与えることを防止することができる。

第２の実施の形態．
前記第１の実施の形態において、端子電圧検出回路３からの出力信号に応じて発振回路４の動作を停止させるようにしたが、発振回路４の動作を停止させる際、電流生成回路２に対して出力電流ｉｏｕｔの出力を停止させるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図５は、本発明の第２の実施の形態における半導体装置の回路例を示した図である。なお、図５では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図５における図１との相違点は、図１の電流生成回路２にＰＭＯＳトランジスタＭ３とインバータ１３を追加したことにあり、これに伴って図１の電流生成回路２を電流生成回路２ａにし、図１の半導体装置１を半導体装置１ａにした。

図５の半導体装置１ａは、ＩＣからなる半導体装置１ａ内で使用する電流を生成して出力電流ｉｏｕｔとして出力する電流生成回路２ａと、端子電圧検出回路３と、電流生成回路２ａの負荷回路をなし出力電流ｉｏｕｔが供給される発振回路４とを備えている。なお、電流生成回路２ａは電流生成回路部をなす。
電流生成回路２ａは、第１基準電圧発生回路１１と、演算増幅回路１２と、インバータ１３と、ＰＭＯＳトランジスタＭ１〜Ｍ３と、抵抗Ｒ１とで構成され、抵抗Ｒ１は半導体装置１ａに外付けされている。

ＰＭＯＳトランジスタＭ２のドレインは、ＰＭＯＳトランジスタＭ３のソースに接続され、ＰＭＯＳトランジスタＭ３のドレインから出力電流ｉｏｕｔが出力される。すなわち、ＰＭＯＳトランジスタＭ２のドレインから出力された出力電流ｉｏｕｔはＰＭＯＳトランジスタＭ３を介して発振回路４に出力される。ＰＭＯＳトランジスタＭ３のゲートには、インバータ１３を介して端子電圧検出回路３の出力信号が入力されている。
このような構成において、外部端子Ｔ１に抵抗Ｒ１が正常に接続されて端子電圧検出回路３からハイレベルの信号が出力されているときは、ＰＭＯＳトランジスタＭ１１がオフして遮断状態になると共にＰＭＯＳトランジスタＭ３がオンして導通状態になる。このため、ＰＭＯＳトランジスタＭ２から出力された出力電流ｉｏｕｔは発振回路４に供給され、発振回路４は通常の発振動作を行う。

次に、外部端子Ｔ１と抵抗Ｒ１との接続が遮断された場合、抵抗Ｒ１と接地電圧Ｖｓｓとの接続が遮断された場合、又は外部端子Ｔ１が接地電圧Ｖｓｓにショートした場合、端子電圧検出回路３からローレベルの信号が出力される。この場合、ＰＭＯＳトランジスタＭ１１がオンすると共にＰＭＯＳトランジスタＭ３がオフする。このため、発振回路４が発振を停止して出力端からハイレベルの信号を出力すると共に、電流生成回路２ａは出力電流ｉｏｕｔの出力を停止する。

このように、本第２の実施の形態における半導体装置は、外部端子Ｔ１に抵抗Ｒ１が接続されていない場合やショートされた場合に、発振回路４の動作を停止させると共に、電流生成回路２ａから出力電流ｉｏｕｔの供給を停止させるようにした。このことから、前記第１の実施の形態と同様の効果を得ることができると共に、出力電流ｉｏｕｔ自体を遮断するようにしたため、電流の増加を抑えることができ消費電流の低減を図ることができる。

第３の実施の形態．
前記第２の実施の形態では、外部端子Ｔ１と抵抗Ｒ１との接続が遮断された場合、抵抗Ｒ１と接地電圧Ｖｓｓとの接続が遮断された場合、又は外部端子Ｔ１が接地電圧Ｖｓｓにショートした場合に、端子電圧検出回路３からローレベルの信号が出力されると、電流生成回路からの出力電流ｉｏｕｔの供給を停止させるようにしたが、端子電圧検出回路３からローレベルの信号が出力されると、ＰＭＯＳトランジスタＭ２から出力された出力電流ｉｏｕｔの供給を停止すると共に他の回路で抵抗Ｒ１とは関係なく生成した電流を発振回路４に供給するようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。

図６は、本発明の第３の実施の形態における半導体装置の回路例を示した図である。なお、図６では、図５と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図５との相違点のみ説明する。
図６における図５との相違点は、図５の電流生成回路２ａにＰＭＯＳトランジスタＭ４，Ｍ５とバイアス電源１４を追加すると共に発振回路４のＰＭＯＳトランジスタＭ１１をなくしたことにあり、これに伴って図５の電流生成回路２ａを電流生成回路２ｂに、図５の発振回路４を発振回路４ｂに、図１の半導体装置１ａを半導体装置１ｂにそれぞれした。

図６の半導体装置１ｂは、ＩＣからなる半導体装置１ｂ内で使用する電流を生成して出力電流ｉｏｕｔとして出力する電流生成回路２ｂと、端子電圧検出回路３と、電流生成回路２ｂの負荷回路をなし出力電流ｉｏｕｔが供給される発振回路４ｂとを備えている。なお、電流生成回路２ｂは電流生成回路部を、発振回路４ｂは負荷回路部をそれぞれなす。
電流生成回路２ｂは、第１基準電圧発生回路１１と、演算増幅回路１２と、インバータ１３と、所定のバイアス電圧Ｖｂ１を生成するバイアス電源１４と、ＰＭＯＳトランジスタＭ１〜Ｍ５と、抵抗Ｒ１とで構成され、抵抗Ｒ１は半導体装置１ｂに外付けされている。

電流生成回路２ｂにおいて、ＰＭＯＳトランジスタＭ２とＭ３との直列回路に並列にＰＭＯＳトランジスタＭ４とＭ５の直列回路が接続され、ＰＭＯＳトランジスタＭ５のゲートには端子電圧検出回路３の出力信号が入力されている。また、ＰＭＯＳトランジスタＭ４のゲートにはバイアス電圧Ｖｂ１が入力されており、ＰＭＯＳトランジスタＭ４は定電流ｉ２を供給する定電流源をなしている。
また、発振回路４ｂは、インバータ２１，２２、ヒステリシスインバータ２３、電流源２４，２５、及びコンデンサＣ１で構成されている。発振回路４ｂでは、ＰＭＯＳトランジスタＭ１１を削除した以外は図５の発振回路４と同じ回路をなしている。

このような構成において、外部端子Ｔ１に抵抗Ｒ１が正常に接続されて端子電圧検出回路３からハイレベルの信号が出力されているときは、ＰＭＯＳトランジスタＭ３がオンして導通状態になると共にＰＭＯＳトランジスタＭ５がオフして遮断状態になる。このため、ＰＭＯＳトランジスタＭ２から出力された出力電流ｉｏｕｔは発振回路４ｂに供給され、発振回路４ｂは通常の発振動作を行う。
次に、外部端子Ｔ１と抵抗Ｒ１との接続が遮断された場合、抵抗Ｒ１と接地電圧Ｖｓｓとの接続が遮断された場合、又は外部端子Ｔ１が接地電圧Ｖｓｓにショートした場合、端子電圧検出回路３からローレベルの信号が出力される。この場合、ＰＭＯＳトランジスタＭ３がオフして遮断状態になると共にＰＭＯＳトランジスタＭ５がオンして導通状態になる。このため、電流生成回路２ｂは、発振回路４ｂにＰＭＯＳトランジスタＭ４から出力された定電流ｉ２の供給を行い、発振回路４ｂは、定電流ｉ２で決まる周波数で発振を行う。

このように、本発明の第３の実施の形態における半導体装置は、端子電圧検出回路３が、外部端子Ｔ１に抵抗Ｒ１が接続されていない場合や外部端子Ｔ１が接地電圧Ｖｓｓにショートされた場合に、発振回路４ｂが設定外の動作をして自身や他の回路にダメージを与えることを防止することができると共に、発振回路４ｂの発振を停止させることなく所定の周波数で動作させることができる。

第４の実施の形態．
外部端子Ｔ１の電圧が低電圧の場合と、高電圧の場合で別の処理ができるように、端子電圧検出回路３から高電圧検出出力信号と低電圧検出出力信号の２つの信号を出力するようにしてもよく、このようにしたものを本発明の第４の実施の形態とする。
図７は、本発明の第４の実施の形態における半導体装置の回路例を示した図である。なお、図７では、図４又は図６と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図６との相違点のみ説明する。

図７における図６との相違点は、図６の電流生成回路２ｂからインバータ１３をなくし、図６のＰＭＯＳトランジスタＭ１をＮＭＯＳトランジスタに置き換えると共に演算増幅回路１２の反転入力端と非反転入力端を入れ替えたことと、図６の端子電圧検出回路３を、図４で示した端子電圧検出回路３においてＡＮＤ回路３６をなくしてインバータ３７を追加すると共に、コンパレータ３２の反転入力端と非反転入力端とを入れ替えた回路にし、図６の発振回路４ｂを発振回路４に置き換えたことにある。これに伴って、図６の電流生成回路２ｂを電流生成回路２ｃに、図６の端子電圧検出回路３を端子電圧検出回路３ｃに、図６の半導体装置１ｂを半導体装置１ｃにそれぞれした。

図７の半導体装置１ｃは、ＩＣからなる半導体装置１ｃ内で使用する電流を生成して出力電流ｉｏｕｔとして出力する電流生成回路２ｃと、端子電圧検出回路３ｃと、電流生成回路２ｃの負荷回路をなし出力電流ｉｏｕｔが供給される発振回路４とを備えている。なお、電流生成回路２ｃは電流生成回路部を、端子電圧検出回路３ｃは端子電圧検出回路部をそれぞれなす。
電流生成回路２ｃは、第１基準電圧発生回路１１と、演算増幅回路１２と、バイアス電源１４と、ＮＭＯＳトランジスタＭ１と、ＰＭＯＳトランジスタＭ２〜Ｍ５と、抵抗Ｒ１とで構成され、抵抗Ｒ１は半導体装置１ｃに外付けされている。

また、端子電圧検出回路３ｃは、第２基準電圧発生回路３１、コンパレータ３２、及びインバータ３３〜３５，３７で構成されている。
外部端子Ｔ１とＰＭＯＳトランジスタＭ５のゲートとの間にインバータ３３〜３５が直列に接続され、コンパレータ３２の反転入力端は外部端子Ｔ１に接続されている。コンパレータ３２の非反転入力端には第２基準電圧Ｖｒ２が入力されており、コンパレータ３２の出力端は、ＰＭＯＳトランジスタＭ３のゲートに接続されると共に、インバータ３７を介してＰＭＯＳトランジスタＭ１１のゲートに接続されている。

このような構成において、インバータ３３〜３５で構成された回路が高電圧側の電圧検出を行う回路であり、第２基準電圧発生回路３１、コンパレータ３２及びインバータ３７で構成された回路が低電圧側の電圧検出を行う回路である。
外部端子Ｔ１と接地電圧Ｖｓｓとの間に抵抗Ｒ１が正常に接続されている場合は、インバータ３３の入力端はローレベルになっているため、インバータ３３の出力端はハイレベルになる。すると、インバータ３５の出力端はハイレベルになり、ＰＭＯＳトランジスタＭ５がオフして遮断状態になり、定電流ｉ２の発振回路４への出力が遮断される。また、コンパレータ３２の出力信号はローレベルになることから、ＰＭＯＳトランジスタＭ３がオンして導通状態になり、出力電流ｉｏｕｔが発振回路４に供給される。同時に、インバータ３７の出力信号はハイレベルになるため、ＰＭＯＳトランジスタＭ１１がオフして遮断状態になり、発振回路４は出力電流ｉｏｕｔに応じた周波数で発振を行う。

次に、外部端子Ｔ１と抵抗Ｒ１との接続が遮断されたり、抵抗Ｒ１と接地電圧Ｖｓｓとの接続が遮断されたりした場合は、インバータ３３の入力端はハイレベルになるため、インバータ３５の出力端はローレベルになってＰＭＯＳトランジスタＭ５がオンするため、定電流ｉ２が発振回路４に供給される。同時に、コンパレータ３２の出力信号はローレベルのままであることから、ＰＭＯＳトランジスタＭ３がオンするが、外部端子Ｔ１と抵抗Ｒ１の接続が遮断された場合は、ＮＭＯＳトランジスタＭ１には電流が流れないため、出力電流ｉｏｕｔの供給も停止する。このため、発振回路４は、定電流ｉ２に応じた所定の周波数で発振を行う。

次に、外部端子Ｔ１が接地電圧Ｖｓｓにショートした場合、インバータ３３の入力端はローレベルとなり、インバータ３５の出力端はハイレベルになるため、ＰＭＯＳトランジスタＭ５がオフし、定電流ｉ２の発振回路４への供給は停止する。同時に、コンパレータ３２の出力信号はハイレベルになるため、ＰＭＯＳトランジスタＭ３もオフし、出力電流ｉｏｕｔの発振回路４への供給も停止する。更に、インバータ３７の出力信号がローレベルになることから、ＰＭＯＳトランジスタ１１がオンし、発振回路４は発振動作を停止してハイレベルの信号を出力する。

このように、本第４の実施の形態における半導体装置は、外部端子Ｔ１に抵抗Ｒ１が接続されていない場合は、発振回路４に定電流ｉ２を供給して発振させるようにし、外部端子Ｔ１が接地電圧Ｖｓｓにショートされた場合は、出力電流ｉｏｕｔの出力を停止して、大電流が発振回路４に供給されないようにすると共に、発振回路４の動作を停止させるようにした。このため、外部端子Ｔ１の異常状態に応じた処置を行うことができ、より確実に回路の発熱を防止でき、電流供給先である負荷回路の不具合の発生を防止することができる。

なお、前記第１から第４の各実施の形態では、電流生成回路の負荷回路が発振回路である場合を例にして説明したが、これは一例であり、本発明は、発振回路以外の負荷回路に電流生成回路からの電流を供給する場合にも適用することができる。

本発明の第１の実施の形態における半導体装置の回路例を示した図である。端子電圧検出回路３の回路例を示した図である。端子電圧検出回路３の他の回路例を示した図である。端子電圧検出回路３の他の回路例を示した図である。本発明の第２の実施の形態における半導体装置の回路例を示した図である。本発明の第３の実施の形態における半導体装置の回路例を示した図である。本発明の第４の実施の形態における半導体装置の回路例を示した図である。従来の電流生成回路の回路例を示した図である。従来の電流生成回路の他の回路例を示した図である。

符号の説明

１，１ａ，１ｂ，１ｃ半導体装置
２，２ａ，２ｂ，２ｃ電流生成回路
３，３ｃ端子電圧検出回路
４，４ｂ発振回路
１１第１基準電圧発生回路
１２演算増幅回路
１３，２１〜２３，３３〜３５，３７インバータ
１４バイアス電源
２４，２５定電流源
３１第２基準電圧発生回路
３２コンパレータ
３６ＡＮＤ回路
Ｍ１〜Ｍ５，Ｍ１１ＭＯＳトランジスタ
Ｒ１抵抗
Ｔ１外部端子
Ｃ１コンデンサ

Claims

所定の外部端子に接続された抵抗の抵抗値に応じた出力電流を生成して出力する電流生成回路部と、
該電流生成回路部からの前記出力電流が供給される負荷回路部と、
前記外部端子の電圧から該外部端子と前記抵抗の接続状態の検出を行い、該検出結果に応じた信号を出力する端子電圧検出回路部と、
を備え、
前記端子電圧検出回路部は、前記外部端子の電圧と前記第１基準電圧との電圧差が所定値以内であるか否かの検出を行い、該電圧差が該所定値以上であることを検出すると、前記負荷回路部の動作を停止させ、
前記電流生成回路部は、前記外部端子の電圧が所定の第１基準電圧になるように、前記外部端子を介して前記抵抗に供給する電流を制御すると共に前記出力電流を制御し、前記端子電圧検出回路部が、前記外部端子の電圧と前記第１基準電圧との電圧差が前記所定値以上であることを検出すると、前記負荷回路部への前記出力電流の供給を停止することを特徴とする半導体装置。
所定の外部端子に接続された抵抗の抵抗値に応じた出力電流を生成して出力する電流生成回路部と、
該電流生成回路部からの前記出力電流が供給される負荷回路部と、
前記外部端子の電圧から該外部端子と前記抵抗の接続状態の検出を行い、該検出結果に応じた信号を出力する端子電圧検出回路部と、
を備え、
前記端子電圧検出回路部は、前記外部端子の電圧と所定の第１基準電圧との電圧差が所定値以内であるか否かの検出を行い、
前記電流生成回路部は、前記外部端子の電圧が前記第１基準電圧になるように、前記外部端子を介して前記抵抗に供給する電流を制御すると共に前記出力電流を制御し、前記端子電圧検出回路部が、前記外部端子の電圧と前記第１基準電圧との電圧差が前記所定値以上であることを検出すると、前記負荷回路部への前記出力電流の供給を停止することを特徴とする半導体装置。
前記電流生成回路部は、所定の定電流を生成して出力する定電流源を備え、前記端子電圧検出回路部が、前記外部端子の電圧と前記第１基準電圧との電圧差が前記所定値以上であることを検出すると、前記出力電流の出力を停止すると共に前記定電流源からの定電流を前記負荷回路部に供給することを特徴とする請求項１又は２記載の半導体装置。
前記端子電圧検出回路部は、前記外部端子の電圧が、前記第１基準電圧よりも小さい所定の第２基準電圧以下であるか否かの検出を行って、前記外部端子の電圧と前記第１基準電圧との電圧差が前記所定値以上であるか否かの検出を行うことを特徴とする請求項１、２又は３記載の半導体装置。
前記端子電圧検出回路部は、前記外部端子の電圧が、前記第１基準電圧よりも大きい所定の第３基準電圧以上であるか否かの検出を行って、前記外部端子の電圧と前記第１基準電圧との電圧差が前記所定値以上であるか否かの検出を行うことを特徴とする請求項１、２、３又は４記載の半導体装置。
前記負荷回路部は、前記電流生成回路部から供給された電流に応じた周波数の信号を生成して出力する発振回路であることを特徴とする請求項１、２、３、４又は５記載の半導体装置。