JP5636826B2

JP5636826B2 - スイッチングレギュレータ

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Publication number: JP5636826B2
Application number: JP2010194198A
Authority: JP
Inventors: 清仁原; 阿部　浩久; 浩久阿部
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2010-08-31
Filing date: 2010-08-31
Publication date: 2014-12-10
Anticipated expiration: 2030-08-31
Also published as: JP2012055050A; US20120049828A1; US8519689B2

Description

本発明は、入力された電圧制御信号によって出力電圧を制御する昇圧型スイッチングレギュレータに関し、特に、前記電圧制御信号を監視することで、出力整流回路を制御するようにしたスイッチングレギュレータに関する。

図８は、昇圧型スイッチングレギュレータの従来例を示した回路構成図である。
図８のスイッチングレギュレータ１００は、電源電圧Ｖｃｃを、所定の電圧になるように昇圧して出力端子ＯＵＴから出力電圧Ｖｏｕｔとして出力するものであり、出力電圧Ｖｏｕｔを分圧した分圧電圧Ｖｆｂが所定の基準電圧ＶｒｅｆになるようにスイッチングトランジスタＭＮ１０１のオンデューティサイクルを制御するＰＷＭ制御を行っている。

図８では、整流用素子としてダイオードＤ１０１が使用されているが、この場合、昇圧型スイッチングレギュレータの課題の１つである、シャットダウン時に電源電圧Ｖｃｃが出力端子ＯＵＴに出力されてしまうという問題があった。このような問題を解決するために、図９で示すように、前記整流用素子として、スイッチングトランジスタＭＮ１０１のゲート電圧と同期した信号が入力される同期整流用トランジスタＭＰ１０１と、前記シャットダウン時に電源電圧Ｖｃｃが出力端子ＯＵＴに出力されてしまうことを防止するための、同期整流用トランジスタＭＰ１０１に直列に接続されるトランジスタＭＰ１０２を設ける手法があった（例えば、特許文献１参照）。

しかし、図９で示したような構成にすると、軽負荷状態において、インダクタ電流が逆流することによって効率が低下するため、軽負荷状態であることを検出して、トランジスタＭＰ１０２を制御する必要があるが、このような制御を行うための回路は煩雑で制御が容易ではないという問題があった。

本発明は、このような問題を解決するためになされたものであり、整流用素子としてバイポーラトランジスタを使用することで、インダクタ電流の逆流を防ぐと共に、簡易な回路構成で該バイポーラトランジスタを制御することができ、シャットダウン時に電源電圧Ｖｃｃが出力端子ＯＵＴに出力されることなく、負荷回路の動作を適切に制御することができるスイッチングレギュレータを得ることを目的とする。

この発明に係るスイッチングレギュレータは、入力端子に入力された入力電圧を、所定の電圧に変換して出力電圧として出力端子から出力する、所定のイネーブル信号によってスタンバイ状態になり動作を停止するスイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチングトランジスタと、
該スイッチングトランジスタのスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチングトランジスタがオフして該インダクタへの充電が停止すると、該インダクタの放電を行うバイポーラトランジスタからなる整流トランジスタと、
前記出力電圧に比例した比例電圧が、設定された参照電圧になるように前記スイッチングトランジスタのスイッチング制御を行う制御回路部と、
前記イネーブル信号に応じて前記整流トランジスタの動作制御を行う整流トランジスタ制御回路部と、
を備え、
前記整流トランジスタ制御回路部は、スタンバイ状態になることを示す前記イネーブル信号が入力されると、前記整流トランジスタをオフさせて遮断状態にし、通常動作を行うことを示す前記イネーブル信号が入力されると、整流用素子をなすダイオードを形成するように前記整流トランジスタのベースとコレクタを接続するものである。

具体的には、前記整流トランジスタ制御回路部は、
通常動作を行うことを示す前記イネーブル信号が入力されると、前記整流トランジスタのベースとコレクタを接続する第１スイッチ素子と、
スタンバイ状態になることを示す前記イネーブル信号が入力されると、前記整流トランジスタのベースを、該整流トランジスタがオフして遮断状態になる所定の電圧に接続する第２スイッチ素子と、
を備えるようにした。

また、前記整流トランジスタ制御回路部は、スタンバイ状態になることを示す前記イネーブル信号が入力されると、前記出力端子を接地電圧に接続するようにしてもよい。

この場合、前記整流トランジスタ制御回路部は、スタンバイ状態になることを示す前記イネーブル信号が入力されると、前記出力端子を接地電圧に接続する第３スイッチ素子を備えるようにした。

また、前記整流トランジスタ制御回路部は、スタンバイ状態になることを示す前記イネーブル信号が入力されると、所定時間経過後に前記整流トランジスタをオフさせて遮断状態にし、通常動作を行うことを示す前記イネーブル信号が入力されると、所定時間経過後に、ダイオードを形成するように前記整流トランジスタのベースとコレクタを接続するようにしてもよい。

この場合、前記整流トランジスタ制御回路部は、前記イネーブル信号を前記所定時間遅延させて出力する遅延回路を備えるようにした。

また、前記整流トランジスタ制御回路部は、前記スイッチングトランジスタがオンして導通状態になるときに、前記整流トランジスタがオフして遮断状態になるように前記整流トランジスタのベースを所定の電圧に接続するようにしてもよい。

この場合、前記整流トランジスタ制御回路部は、前記スイッチングトランジスタに入力された前記制御信号に応じて、前記整流トランジスタのベースを、該整流トランジスタがオフして遮断状態になる所定の電圧に接続する第４スイッチ素子を備えるようにした。

また、前記制御回路部は、外部から入力された電圧制御信号に応じた電圧値の前記参照電圧を生成するようにしてもよい。

この場合、前記電圧制御信号はパルス信号をなし、前記制御回路部は、該パルス信号のデューティサイクルに応じた電圧値の前記参照電圧を生成するようにした。

また、前記電圧制御信号はパルス信号をなし、前記制御回路部は、所定時間の間に入力された、該パルス信号における所定の信号レベルのパルス数をカウントし、該パルス数に応じた電圧値の前記参照電圧を生成するようにしてもよい。

また、前記電圧制御信号から前記イネーブル信号を生成するイネーブル信号生成回路部を備えるようにした。

この場合、前記イネーブル信号生成回路部は、前記電圧制御信号をなすパルス信号が所定の信号レベルになると、前記通常動作を行うことを示す前記イネーブル信号を生成し、前記電圧制御信号をなすパルス信号が前記所定の信号レベルと相反する信号レベルに所定時間以上なると、前記スタンバイ状態になることを示す前記イネーブル信号を生成するようにした。

本発明のスイッチングレギュレータによれば、スイッチングトランジスタがオフしてインダクタへの充電が停止すると、インダクタの放電を行う整流トランジスタとしてバイポーラトランジスタを使用し、スタンバイ状態になることを示すイネーブル信号が入力されると、整流トランジスタをオフさせて遮断状態にし、通常動作を行うことを示すイネーブル信号が入力されると、ダイオードを形成するように整流トランジスタのベースとコレクタを接続するようにした。このようなことから、インダクタ電流の逆流を防ぐと共に、簡易な回路構成で整流用素子を制御することができ、シャットダウン時に電源電圧が出力端子に出力されることなく、負荷回路の動作を適切に制御することができる。

また、スタンバイ状態になることを示すイネーブル信号が入力されると出力端子を接地電圧に接続するようにしたことから、スタンバイ状態時に、スイッチングレギュレータの出力電圧を直ちに接地電圧に引き下げることができ、負荷としてスイッチングレギュレータに接続された機器に影響を与えないようにすることができる。

また、スタンバイ状態になることを示すイネーブル信号が入力されると、所定時間経過後に整流トランジスタをオフさせて遮断状態にし、通常動作を行うことを示すイネーブル信号が入力されると、所定時間経過後に、ダイオードを形成するように整流トランジスタのベースとコレクタを接続するようにした。このようなことから、スタンバイ状態になったときに、スイッチングトランジスタを先にオフさせ、スイッチングトランジスタがオフしてから所定時間経過するまでは整流トランジスタをオンさせることができ、インダクタに蓄えられているエネルギーを出力端子側へ送り、該エネルギーを放出し終えた後に、整流トランジスタをオフさせることができ、スタンバイ状態に移行した際に、インダクタとスイッチングトランジスタとの接続部の電圧の急な上昇を防ぐことができ、スイッチングトランジスタに不具合が発生することを防止できる。

また、スイッチングトランジスタがオンして導通状態になるときに、整流トランジスタがオフして遮断状態になるように整流トランジスタのベースを所定の電圧に接続するようにしたことから、整流トランジスタのエミッタからコレクタの方向に電流が流れることを防止でき、効率の低下が生じないようにすることができる。

本発明の第１の実施の形態におけるスイッチングレギュレータの回路構成例を示した図である。図１の整流トランジスタ制御回路２の回路例を示した図である。本第２の実施の形態におけるスイッチングレギュレータにおける整流トランジスタ制御回路の回路例を示した図である。本第３の実施の形態におけるスイッチングレギュレータにおける整流トランジスタ制御回路の回路例を示した図である。本発明の第４の実施の形態におけるスイッチングレギュレータの回路構成例を示した図である。図５の整流トランジスタ制御回路２ｃの回路例を示した図である。本発明のスイッチングレギュレータにおける整流トランジスタ制御回路の他の回路例を示した図である。従来の昇圧型スイッチングレギュレータの例を示した回路構成図である。従来の昇圧型スイッチングレギュレータの他の例を示した回路構成図である。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるスイッチングレギュレータの回路構成例を示した図である。
図１のスイッチングレギュレータ１は、入力電圧として入力端子ＩＮに入力された電源電圧Ｖｃｃを所定の電圧に昇圧して、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する昇圧型スイッチングレギュレータであり、外部から入力された電圧制御信号Ｓｉｎによって出力電圧Ｖｏｕｔの電圧値を任意に変えることができる。

図１において、スイッチングレギュレータ１は、インダクタＬ１と、入力された制御信号に応じて電源電圧Ｖｃｃを昇圧する昇圧動作を行うためのスイッチングを行い、オンして導通状態になるとインダクタＬ１に対して電源電圧Ｖｃｃで充電を行うＮＭＯＳトランジスタからなるスイッチングトランジスタＭＮ１と、整流用素子をなすＮＰＮトランジスタからなる整流トランジスタＢＮ１と、整流トランジスタＢＮ１の動作制御を行う整流トランジスタ制御回路２とを備えている。

更に、スイッチングレギュレータ１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路３と、外部から入力される電圧制御信号Ｓｉｎに応じて基準電圧Ｖｒｅｆの電圧値を変えて参照電圧Ｖｓとして出力するＰＷＭ信号変換回路４と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、平滑用のコンデンサＣ１と、誤差増幅回路５と、所定の三角波信号ＴＷを生成して出力する発振回路６と、ＰＷＭコンパレータからなるＤＵＴＹ制御回路７と、出力バッファ回路８と、電圧制御信号Ｓｉｎに応じて所定のイネーブル信号ＥＮを生成して出力するイネーブル信号生成回路９とを備えている。スイッチングレギュレータ１は、電圧制御信号Ｓｉｎに応じてスタンバイ状態になり動作を停止するものであり、具体的には、イネーブル信号生成回路９で生成されたイネーブル信号ＥＮに応じてスタンバイ状態になり動作を停止する。

なお、整流トランジスタ制御回路２は整流トランジスタ制御回路部を、基準電圧発生回路３、ＰＷＭ信号変換回路４、誤差増幅回路５、発振回路６、ＤＵＴＹ制御回路７、出力バッファ回路８及び抵抗Ｒ１，Ｒ２は制御回路部をそれぞれなし、イネーブル信号生成回路９はイネーブル信号生成回路部をなす。また、スイッチングレギュレータ１において、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭＮ１及び整流トランジスタＢＮ１の少なくとも１つ、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。

電源電圧ＶｃｃとスイッチングトランジスタＭＮ１のドレインとの間にインダクタＬ１が接続され、インダクタＬ１とスイッチングトランジスタＭＮ１のドレインとの接続部Ｘには整流トランジスタＢＮ１のコレクタが接続され、整流トランジスタＢＮ１のエミッタは出力端子ＯＵＴに接続されている。
イネーブル信号生成回路９には電圧制御信号Ｓｉｎが入力されており、イネーブル信号生成回路９は、電圧制御信号Ｓｉｎに応じて生成したイネーブル信号ＥＮを整流トランジスタ制御回路２に出力する。例えば、イネーブル信号生成回路９は、パルス信号をなす電圧制御信号Ｓｉｎのデューティサイクル又は周期に応じてイネーブル信号ＥＮを生成してもよく、所定時間の間に入力された電圧制御信号Ｓｉｎにおける所定の信号レベルのパルス数に応じてイネーブル信号ＥＮを生成するようにしてもよい。
整流トランジスタ制御回路２は、接続部Ｘの電圧Ｖｘと接地電圧との間に接続されており、イネーブル信号生成回路９から出力されたイネーブル信号ＥＮに応じて整流トランジスタＢＮ１の動作制御を行う。

出力端子ＯＵＴと接地電圧との間には、コンデンサＣ１が接続されると共に抵抗Ｒ１及びＲ２が直列に接続され、抵抗Ｒ１と抵抗Ｒ２との接続部から分圧電圧Ｖｆｂが出力される。ＰＷＭ信号変換回路４には基準電圧Ｖｒｅｆが入力されており、ＰＷＭ信号変換回路４は、パルス信号をなす電圧制御信号Ｓｉｎに応じて、入力された基準電圧Ｖｒｅｆの電圧値を変えて参照電圧Ｖｓとして出力する。例えば、ＰＷＭ信号変換回路４は、電圧制御信号Ｓｉｎのデューティサイクル又は周期に応じて参照電圧Ｖｓを生成してもよく、所定時間の間に入力された電圧制御信号Ｓｉｎにおける所定の信号レベルのパルス数に応じて参照電圧Ｖｓを生成するようにしてもよい。

誤差増幅回路５の一方の入力端には参照電圧Ｖｓが入力され、誤差増幅回路５の他方の入力端には分圧電圧Ｖｆｂが入力されており、誤差増幅回路５の出力端からは、入力された分圧電圧Ｖｆｂと参照電圧Ｖｓとの電圧差を増幅して生成した誤差信号ＥＡｏが出力される。
ＤＵＴＹ制御回路７は、例えば誤差信号ＥＡｏと三角波信号ＴＷとの電圧比較を行ってパルス信号であるＰＷＭ信号Ｓｐｗｍを生成して出力する。すなわち、ＤＵＴＹ制御回路７は、三角波信号ＴＷを使用して誤差増幅回路５からの誤差信号ＥＡｏをＰＷＭ変調して生成したＰＷＭ信号Ｓｐｗｍを出力する。該ＰＷＭ信号Ｓｐｗｍは、出力バッファ回路８を介して制御信号ＳＧ１としてスイッチングトランジスタＭＮ１のゲートに入力されている。

このような構成において、通常動作時においては、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路５からの誤差信号ＥＡｏの電圧が低下し、ＤＵＴＹ制御回路７からのＰＷＭ信号Ｓｐｗｍのデューティサイクルは小さくなる。この結果、スイッチングトランジスタＭＮ１がオンする時間が短くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが低下するように制御される。また、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路５からの誤差信号ＥＡｏの電圧が上昇し、ＤＵＴＹ制御回路７からのＰＷＭ信号Ｓｐｗｍのデューティサイクルは大きくなる。この結果、スイッチングトランジスタＭＮ１がオンする時間が長くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔは所定の電圧で一定になるように制御される。

一方、ＰＷＭ信号変換回路４は、パルス信号をなす電圧制御信号Ｓｉｎに応じて参照電圧Ｖｓを生成することから、ＰＷＭ信号変換回路４に入力された電圧制御信号Ｓｉｎのデューティサイクルによって、参照電圧Ｖｓの電圧値を可変させて誤差増幅回路５に出力することが可能であり、このようにすることにより、スイッチングトランジスタＭＮ１のオンデューティサイクルを制御して、出力電圧Ｖｏｕｔを任意の値に設定することができる。

次に、整流トランジスタＢＮ１の動作について説明する。
図２は、図１の整流トランジスタ制御回路２の回路例を示した図である。
図２において、整流トランジスタ制御回路２は、ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ２で構成されており、接続部Ｘと接地電圧との間にＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ２が直列に接続されている。ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ２の各ゲートは接続され、該接続部にはイネーブル信号生成回路９からのイネーブル信号ＥＮが入力されている。
なお、ＰＭＯＳトランジスタＭＰ３は第１スイッチ素子を、ＮＭＯＳトランジスタＭＮ２は第２スイッチ素子をそれぞれなす。

イネーブル信号生成回路９は、電圧制御信号Ｓｉｎが所定時間以上所定の信号レベル、例えばハイレベルにならなかった場合、イネーブル信号ＥＮをハイレベルにする。このため、ＰＭＯＳトランジスタＭＰ３はオフして遮断状態になると共に、ＮＭＯＳトランジスタＭＮ２がオンして導通状態になることから、整流トランジスタＢＮ１のコレクタとベースとの接続を遮断すると共に、整流トランジスタＢＮ１のベースが接地電圧に接続される。これによって、整流トランジスタＢＮ１はオフして遮断状態になり、電源電圧Ｖｃｃと出力端子ＯＵＴとを分離することができる。

また、電圧制御信号Ｓｉｎが所定時間以上ハイレベルにならなかった状態は、スイッチングレギュレータ１の動作を停止させるスタンバイ状態にすることをも意味しており、イネーブル信号生成回路９からのイネーブル信号ＥＮは、スイッチングレギュレータ１の駆動制御を行う信号をなしており、電圧制御信号Ｓｉｎは、スイッチングレギュレータ１に対するイネーブル信号をもなしている。このようなことから、図１では省略しているが、イネーブル信号ＥＮは、イネーブル信号生成回路９を除くスイッチングレギュレータ１の各回路にもそれぞれ入力されており、イネーブル信号ＥＮがハイレベルになると、スイッチングレギュレータ１は動作を停止する。

一方、電圧制御信号Ｓｉｎが前記所定時間の間にハイレベルになる、すなわちスイッチングレギュレータ１を作動させるように電圧制御信号Ｓｉｎが入力されている場合、イネーブル信号生成回路９は、イネーブル信号ＥＮをローレベルにする。このため、ＰＭＯＳトランジスタＭＰ３はオンして導通状態になると共に、ＮＭＯＳトランジスタＭＮ２がオフして遮断状態になることから、整流トランジスタＢＮ１のコレクタとベースをショートさせた状態になる。これによって、スイッチングレギュレータ１が作動中に、スイッチングトランジスタＭＮ１がオフして接続部Ｘの電圧ＶＸが上昇した際に、整流トランジスタＢＮ１のベース‐エミッタ間にしきい値電圧Ｖｆ以上の電圧が印加されることから、整流トランジスタＢＮ１のベースからエミッタへ電流が注入されることにより、整流トランジスタＢＮ１のコレクタからエミッタ方向にも電流が流れる。このような整流トランジスタＢＮ１の動作は、ダイオードを使用して整流している場合と同様であり、かつ、バイポーラとして動作させていることで、電流の駆動能力を向上させることができ、省スペース化を図ることができ小型化に繋げることができる。

このように、本第１の実施の形態におけるスイッチングレギュレータは、スイッチングトランジスタＭＮ１がオフしてインダクタＬ１への充電が停止すると、インダクタＬ１の放電を行う整流トランジスタＢＮ１としてバイポーラトランジスタを使用し、スタンバイ状態になることを示すイネーブル信号ＥＮが入力されると、整流トランジスタＢＮ１をオフさせて遮断状態にし、通常動作を行うことを示すイネーブル信号ＥＮが入力されると、ダイオードを形成するように整流トランジスタＢＮ１のベースとコレクタを接続するようにした。このようなことから、インダクタ電流の逆流を防ぐと共に、簡易な回路構成で整流用素子を制御することができ、シャットダウン時に電源電圧が出力端子に出力されることなく、負荷回路の動作を適切に制御することができる。

第２の実施の形態．
前記第１の実施の形態で示した整流トランジスタ制御回路２が、イネーブル信号ＥＮに応じて出力端子ＯＵＴを接地電圧に接続するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
なお、本第２の実施の形態におけるスイッチングレギュレータの回路構成例を示した図は、整流トランジスタ制御回路２を整流トランジスタ制御回路２ａにし、スイッチングレギュレータ１をスイッチングレギュレータ１ａにする以外は図１と同じであるので省略する。
図３は、本第２の実施の形態におけるスイッチングレギュレータにおける整流トランジスタ制御回路の回路例を示した図である。なお、図３では、図２と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。

図３における図２との相違点は、イネーブル信号ＥＮに応じて出力端子ＯＵＴを接地電圧に接続するためのＮＭＯＳトランジスタＭＮ３を追加したことにあり、これに伴って整流トランジスタ制御回路２を整流トランジスタ制御回路２ａにした。なお、整流トランジスタ制御回路２ａは整流トランジスタ制御回路部をなす。また、スイッチングレギュレータ１ａにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭＮ１及び整流トランジスタＢＮ１の少なくとも１つ、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。

図３において、整流トランジスタ制御回路２ａは、ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ２，ＭＮ３で構成されており、出力端子ＯＵＴと接地電圧との間にＮＭＯＳトランジスタＭＮ３が接続されている。ＮＭＯＳトランジスタＭＮ３のゲートにはイネーブル信号生成回路９からのイネーブル信号ＥＮが入力されている。なお、ＮＭＯＳトランジスタＭＮ３は第３スイッチ素子をなす。
イネーブル信号ＥＮがハイレベルになってスイッチングレギュレータ１ａがスタンバイ状態になると、ＮＭＯＳトランジスタＭＮ３がオンして導通状態になり、出力端子ＯＵＴを接地電圧に接続する。また、イネーブル信号ＥＮがローレベルになると、ＮＭＯＳトランジスタＭＮ３はオフして遮断状態になり、整流トランジスタ制御回路２ａは、図２の整流トランジスタ制御回路２と同じ動作を行う。

このようにすることにより、前記第１の実施の形態と同様の効果を得ることができると共に、スタンバイ状態時に、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔを直ちに接地電圧に引き下げることができる。

第３の実施の形態．
前記第１の実施の形態では、スイッチングトランジスタＭＮ１がオフすると同時に整流トランジスタＢＮ１もオフするが、整流トランジスタＢＮ１がオフすると、インダクタＬ１に蓄えられているエネルギーを放出する電流パスがなくなるため、接続部Ｘの寄生容量が充電されて接続部Ｘの電圧ＶＸが上昇してスイッチングトランジスタＭＮ１の耐圧以上になると、スイッチングトランジスタＭＮ１に不具合が生じる可能性がある。そこで、イネーブル信号ＥＮを遅延させてＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ２の各ゲートに入力するようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
なお、本第３の実施の形態におけるスイッチングレギュレータの回路構成例を示した図は、整流トランジスタ制御回路２を整流トランジスタ制御回路２ｂにし、スイッチングレギュレータ１をスイッチングレギュレータ１ｂにする以外は図１と同じであるので省略する。

図４は、本第３の実施の形態におけるスイッチングレギュレータにおける整流トランジスタ制御回路の回路例を示した図である。なお、図４では、図２と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。
図４における図２との相違点は、イネーブル信号ＥＮを所定時間遅延させてＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ２の各ゲートに出力する遅延回路１１を設けたことにあり、これに伴って整流トランジスタ制御回路２を整流トランジスタ制御回路２ｂにした。なお、整流トランジスタ制御回路２ｂは整流トランジスタ制御回路部をなす。また、スイッチングレギュレータ１ｂにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭＮ１及び整流トランジスタＢＮ１の少なくとも１つ、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。

図４において、整流トランジスタ制御回路２ｂは、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ２及び遅延回路１１で構成されており、遅延回路１１にはイネーブル信号ＥＮが入力されており、遅延回路１１は入力されたイネーブル信号ＥＮを所定時間遅延させてＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ２の各ゲートにそれぞれ出力する。
イネーブル信号ＥＮがハイレベルになってスイッチングレギュレータ１ｂがスタンバイ状態になると、イネーブル信号ＥＮがハイレベルになってから所定の時間経過後にＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ２の各ゲートがそれぞれハイレベルになる。また、イネーブル信号ＥＮがローレベルになると、所定時間経過後にＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ２の各ゲートがそれぞれローレベルになる。

このようにすることにより、前記第１の実施の形態と同様の効果を得ることができると共に、スタンバイ状態になったときに、スイッチングトランジスタＭＮ１を先にオフさせ、スイッチングトランジスタＭＮ１がオフしてから所定時間経過するまでは整流トランジスタＢＮ１をオンさせることができ、インダクタＬ１に蓄えられているエネルギーを出力端子ＯＵＴ側へ送り、該エネルギーを放出し終えた後に、整流トランジスタＢＮ１をオフさせることができ、スタンバイ状態に移行した際に、接続部Ｘの電圧ＶＸの急な上昇を防ぐことができ、スイッチングトランジスタＭＮ１に不具合が発生することを防止できる。

第４の実施の形態．
前記第１の実施の形態において、整流トランジスタ制御回路２が、制御信号ＳＧ１に応じて整流トランジスタＢＮ１のベースに充電されている電荷を放電させるようにしてもよく、このようにしたものを本発明の第４の実施の形態とする。
図５は、本発明の第４の実施の形態におけるスイッチングレギュレータの回路構成例を示した図である。なお、図５では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略する共に図１との相違点のみ説明する。

図５における図１との相違点は、図１の整流トランジスタ制御回路２が、制御信号ＳＧ１に応じて整流トランジスタＢＮ１のベースに充電されている電荷を放電させるようにしたことにあり、これに伴って、図１の整流トランジスタ制御回路２を整流トランジスタ制御回路２ｃにし、図１のスイッチングレギュレータ１をスイッチングレギュレータ１ｃにした。
図５のスイッチングレギュレータ１ｃは、入力電圧として入力端子ＩＮに入力された電源電圧Ｖｃｃを所定の電圧に昇圧して、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する昇圧型スイッチングレギュレータであり、外部から入力された電圧制御信号Ｓｉｎによって出力電圧Ｖｏｕｔの電圧値を任意に変えることができる。

図５において、スイッチングレギュレータ１ｃは、インダクタＬ１と、スイッチングトランジスタＭＮ１と、整流トランジスタＢＮ１と、整流トランジスタＢＮ１の動作制御を行う整流トランジスタ制御回路２ｃと、基準電圧発生回路３と、ＰＷＭ信号変換回路４と、抵抗Ｒ１，Ｒ２と、コンデンサＣ１と、誤差増幅回路５と、発振回路６と、ＤＵＴＹ制御回路７と、出力バッファ回路８と、イネーブル信号生成回路９とを備えている。スイッチングレギュレータ１ｃは、電圧制御信号Ｓｉｎに応じてスタンバイ状態になり動作を停止するものであり、具体的には、イネーブル信号生成回路９で生成されたイネーブル信号ＥＮに応じてスタンバイ状態になり動作を停止する。

なお、整流トランジスタ制御回路２ｃは整流トランジスタ制御回路部をなす。また、スイッチングレギュレータ１ｃにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭＮ１及び整流トランジスタＢＮ１の少なくとも１つ、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。また、図５では、図１と同様、整流トランジスタ制御回路２ｃ以外の回路へのイネーブル信号ＥＮの入力を省略して示している。

整流トランジスタ制御回路２ｃは、接続部Ｘの電圧Ｖｘと接地電圧との間に接続されており、イネーブル信号生成回路９から出力されたイネーブル信号ＥＮに応じて整流トランジスタＢＮ１の動作制御を行うと共に、制御信号ＳＧ１に応じて整流トランジスタＢＮ１のベースに充電されている電荷を接地電圧に放電させる。
図６は、図５の整流トランジスタ制御回路２ｃの回路例を示した図である。
図６において、整流トランジスタ制御回路２ｃは、ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ２，ＭＮ４で構成されており、整流トランジスタＢＮ１のベースと接地電圧との間にＮＭＯＳトランジスタＭＮ４が接続されている。また、ＮＭＯＳトランジスタＭＮ４のゲートには制御信号ＳＧ１が入力されている。

イネーブル信号ＥＮがローレベルでスイッチングレギュレータ１ｃが作動しているときに、制御信号ＳＧ１がハイレベルになると、接続部ＸはスイッチングトランジスタＭＮ１によって、ローレベルに相当する電圧まで引き下げられ、同時に、ＮＭＯＳトランジスタＭＮ４によって整流トランジスタＢＮ１のベース電圧もローレベルに相当する電圧まで引き下げられる。このとき、ＰＭＯＳトランジスタＭＰ３の抵抗値が大きいと、整流トランジスタＢＮ１のベース‐コレクタ間にしきい値電圧Ｖｆ以上の電圧が発生して、整流トランジスタＢＮ１のベースからコレクタに電流が流れ、更に、整流トランジスタＢＮ１のエミッタからコレクタの方向に電流が流れてしまい、スイッチングレギュレータ１ｃの効率の低下を引き起こす可能性がある。

このようなことを防ぐため、制御信号ＳＧ１がハイレベルになったときに、ＮＭＯＳトランジスタＭＮ４によって整流トランジスタＢＮ１のベースに充電されている電荷を抜くことにより、整流トランジスタＢＮ１のベースから、ＰＭＯＳトランジスタＭＰ３、接続部Ｘ及びスイッチングトランジスタＭＮ１を介して電流が流れないようにして、整流トランジスタＢＮ１のベース‐コレクタ間にしきい値電圧Ｖｆ以上の電圧が発生しないようにすることができる。
このように、本第４の実施の形態におけるスイッチングレギュレータは、前記第１の実施の形態と同様の効果を得ることができると共に、整流トランジスタＢＮ１のエミッタからコレクタの方向に電流が流れることを防止でき、効率の低下が生じないようにすることができる。

なお、図６では、整流トランジスタ制御回路が図２の回路構成をなす場合を例にして説明したが、本発明はこれに限定するものではなく、整流トランジスタ制御回路が図３及び／又は図４の回路構成をなす場合にも適用することができ、例えば、整流トランジスタ制御回路が図３及び図４の回路構成をなす場合は、図６の整流トランジスタ制御回路２ｃは図７で示した整流トランジスタ制御回路２ｄのようになる。なお、整流トランジスタ制御回路２ｄは整流トランジスタ制御回路部をなす。

図７のようにすると、前記第１から第４の各実施の形態で示したそれぞれの効果を得ることができ、すなわち、スタンバイ時に、電源電圧Ｖｃｃと出力電圧Ｖｏｕｔを切り離すことができ、出力端子ＯＵＴを接地電圧に引き下げることができ、スタンバイ時に移行した際の接続部Ｘの電圧上昇による、スイッチングトランジスタＭＮ１の不具合の発生を防止することができ、スイッチングレギュレータのアクティブ時に制御信号ＳＧ１がハイレベルになったときに、整流トランジスタＢＮ１のエミッタからコレクタに電流が流れることを防止でき、スイッチングレギュレータの効率低下を防止できる。

また、前記第１から第４の各実施の形態では、イネーブル信号生成回路９によって電圧制御信号Ｓｉｎからイネーブル信号ＥＮを生成するようにしたが、イネーブル信号生成回路９をなくし、イネーブル信号ＥＮが外部から整流トランジスタ制御回路に直接入力されるようにしてもよい。

１，１ｃスイッチングレギュレータ
２，２ａ，２ｂ，２ｃ，２ｄ整流トランジスタ制御回路
３基準電圧発生回路
４ＰＷＭ信号変換回路
５誤差増幅回路
６発振回路
７ＤＵＴＹ制御回路
８出力バッファ回路
９イネーブル信号生成回路
１１遅延回路
ＭＮ１スイッチングトランジスタ
ＢＮ１整流トランジスタ
ＭＮ２〜ＭＮ４ＮＭＯＳトランジスタ
ＭＰ３ＰＭＯＳトランジスタ
Ｌ１インダクタ
Ｒ１，Ｒ２抵抗
Ｃ１コンデンサ

特開２００９−１７８０３３号公報

Claims

入力端子に入力された入力電圧を、所定の電圧に変換して出力電圧として出力端子から出力する、所定のイネーブル信号によってスタンバイ状態になり動作を停止するスイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチングトランジスタと、
該スイッチングトランジスタのスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチングトランジスタがオフして該インダクタへの充電が停止すると、該インダクタの放電を行うバイポーラトランジスタからなる整流トランジスタと、
前記出力電圧に比例した比例電圧が、設定された参照電圧になるように前記スイッチングトランジスタのスイッチング制御を行う制御回路部と、
前記イネーブル信号に応じて前記整流トランジスタの動作制御を行う整流トランジスタ制御回路部と、
を備え、
前記整流トランジスタ制御回路部は、スタンバイ状態になることを示す前記イネーブル信号が入力されると、前記整流トランジスタをオフさせて遮断状態にし、通常動作を行うことを示す前記イネーブル信号が入力されると、整流用素子をなすダイオードを形成するように前記整流トランジスタのベースとコレクタを接続することを特徴とするスイッチングレギュレータ。
前記整流トランジスタ制御回路部は、
通常動作を行うことを示す前記イネーブル信号が入力されると、前記整流トランジスタのベースとコレクタを接続する第１スイッチ素子と、
スタンバイ状態になることを示す前記イネーブル信号が入力されると、前記整流トランジスタのベースを、該整流トランジスタがオフして遮断状態になる所定の電圧に接続する第２スイッチ素子と、
を備えることを特徴とする請求項１記載のスイッチングレギュレータ。
前記整流トランジスタ制御回路部は、スタンバイ状態になることを示す前記イネーブル信号が入力されると、前記出力端子を接地電圧に接続することを特徴とする請求項１又は２記載のスイッチングレギュレータ。
前記整流トランジスタ制御回路部は、スタンバイ状態になることを示す前記イネーブル信号が入力されると、前記出力端子を接地電圧に接続する第３スイッチ素子を備えることを特徴とする請求項３記載のスイッチングレギュレータ。
前記整流トランジスタ制御回路部は、スタンバイ状態になることを示す前記イネーブル信号が入力されると、所定時間経過後に前記整流トランジスタをオフさせて遮断状態にし、通常動作を行うことを示す前記イネーブル信号が入力されると、所定時間経過後に、ダイオードを形成するように前記整流トランジスタのベースとコレクタを接続することを特徴とする請求項１、２、３又は４記載のスイッチングレギュレータ。
前記整流トランジスタ制御回路部は、前記イネーブル信号を前記所定時間遅延させて出力する遅延回路を備えることを特徴とする請求項５記載のスイッチングレギュレータ。
前記整流トランジスタ制御回路部は、前記スイッチングトランジスタがオンして導通状態になるときに、前記整流トランジスタがオフして遮断状態になるように前記整流トランジスタのベースを所定の電圧に接続することを特徴とする請求項１、２、３、４、５又は６記載のスイッチングレギュレータ。
前記整流トランジスタ制御回路部は、前記スイッチングトランジスタに入力された前記制御信号に応じて、前記整流トランジスタのベースを、該整流トランジスタがオフして遮断状態になる所定の電圧に接続する第４スイッチ素子を備えることを特徴とする請求項７記載のスイッチングレギュレータ。
前記制御回路部は、外部から入力された電圧制御信号に応じた電圧値の前記参照電圧を生成することを特徴とする請求項１、２、３、４、５、６、７又は８記載のスイッチングレギュレータ。
前記電圧制御信号はパルス信号をなし、前記制御回路部は、該パルス信号のデューティサイクルに応じた電圧値の前記参照電圧を生成することを特徴とする請求項９記載のスイッチングレギュレータ。
前記電圧制御信号はパルス信号をなし、前記制御回路部は、所定時間の間に入力された、該パルス信号における所定の信号レベルのパルス数をカウントし、該パルス数に応じた電圧値の前記参照電圧を生成することを特徴とする請求項９記載のスイッチングレギュレータ。
前記電圧制御信号から前記イネーブル信号を生成するイネーブル信号生成回路部を備えることを特徴とする請求項９、１０又は１１記載のスイッチングレギュレータ。
前記イネーブル信号生成回路部は、前記電圧制御信号をなすパルス信号が所定の信号レベルになると、前記通常動作を行うことを示す前記イネーブル信号を生成し、前記電圧制御信号をなすパルス信号が前記所定の信号レベルと相反する信号レベルに所定時間以上なると、前記スタンバイ状態になることを示す前記イネーブル信号を生成することを特徴とする請求項１２記載のスイッチングレギュレータ。