JP5865028B2 - Ｄｃーｄｃコンバータ - Google Patents
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Description
本発明は、ＤＣ−ＤＣコンバータに関する。
デジタルカメラセット等の電気機器では、モータ、メモリ、スピーカ、及びバックライト等を駆動するために、様々な電源電圧が必要とされる。入力電圧を所望する電圧に変換するために、同期整流型のＤＣ−ＤＣコンバータが用いられる。現在のデジタルカメラ等の市場では、低消費電力及び長時間動作が要求されている。長時間動作を実現するために、ＤＣ−ＤＣコンバータに対して、電力効率の向上が求められている。その結果、従来は問題にされていなかった無負荷時若しくは軽負荷時においても、高い電力効率が求められるようになっている。
関連技術として、特許文献１（特開２０１０−２３９７７８号公報）に記載されたスイッチング電源装置が挙げられる。図１は、特許文献１に記載された降圧型同期整流方式のスイッチング電源装置を示す構成図である。このスイッチング電源装置は、メイントランジスタＭＰ１１、同期整流トランジスタＭＮ１１、インダクタＬ１、キャパシタＣ１、電源制御回路１１４、Ｐｃｈドライバ１１５及びＮｃｈドライバ１１６Ａを備えている。このスイッチング電源装置では、Ｐｃｈドライバ１１５によってメイントランジスタＭＰ１１がオンになったとき（同期整流トランジスタＭＮ１１がオフになったとき）、電流が、電源１１から、メイントランジスタＭＰ１１及びインダクタＬ１を介して、キャパシタＣ１へ流れ、キャパシタＣ１が充電される。また、Ｎｃｈドライバ１６Ａによって同期整流トランジスタＭＮ１１がオン状態になったとき（メイントランジスタＭＰ１１がオフ）、インダクタＬ１に蓄積されたエネルギーにより、電流が、同期整流トランジスタＭＮ１１から、インダクタＬ１を介してキャパシタＣ１に流れ、キャパシタＣ１が充電される。後者のとき、負荷電流が小さいと、インダクタＬ１を流れる電流の方向が逆転する（逆流する）ことがある。逆流により、エネルギーが失われ、電力効率が低下する。そこで、ノードＬＸ１の電圧Ｖ＿ＬＸ１の変化が、Ｎｃｈドライバ１１６Ａによって検出され、電流の方向が逆転するとき、同期整流トランジスタＭＮ１１がオフにされる。
図２は、上述のＮｃｈドライバ１１６Ａの動作波形を示す図である。電源制御回路１１４が、制御信号ＰＲＤＲＶ＿Ｎを「Ｌ」から「Ｈ」に切り換えると（制御信号ＰＲＤＲＶ＿Ｐが「Ｌ」から「Ｈ」に変化してメイントランジスタＭＰ１１がオフになると）、駆動信号ＤＲＶ＿Ｎが「Ｌ」から「Ｈ」に変化し、同期整流トランジスタＭＮ１１がオフ状態からオン状態に変化し、同期整流トランジスタＭＮ１１からインダクタＬ１を介してキャパシタＣ１に電流が流れる。これにより、ノードＬＸ１の電圧Ｖ＿ＬＸ１は、接地電位（ＧＮＤ）よりも低い負の電位になる。この後、時間経過により、インダクタＬ１の電流は減少し、ノードＬＸ１の電位は上昇する。インダクタＬ１の電流がゼロになると、ノードＬＸ１の電圧Ｖ＿ＬＸ１もゼロになる。その後インダクタＬ１から同期整流トランジスタＭＮ１１の方向に逆電流が流れ始める。この逆電流を防止するため、電圧Ｖ＿ＬＸ１が０になると、Ｎｃｈドライバ１１６Ａにより、同期整流トランジスタＭＮ１１がオフ状態になるように制御される。これにより、逆電流による電力効率の低下を防ぐことができる。
引用文献１に記載されたスイッチング電源装置によれば、軽負荷時において、逆電流の発生を防止することにより、電力効率の低下が抑制される。しかしながら、通常、メイントランジスタＭＰ１１及び同期整流トランジスタの状態（オン状態又はオフ状態）は、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御により切り換えられる。軽負荷時には、メイントランジスタＭＰ１１のオン時間が短くなる。その結果、一度のスイッチングによる出力電圧の上昇も少なくなる。出力電圧を保つ為には、絶えずスイッチングを行わなければならない。しかし、絶えずスイッチングが行なわれると、回路の動作割合が上がることになる。電力効率は、入力電力に対する出力電力の割合（出力電力／入力電力）により求めることができる。入力電力は、回路動作電流の全体に入力電圧をかけて導くことができる。回路の動作割合が上がることにより、入力電力の値が大きくなり、電力効率が小さくなってしまう。
従って、本発明の課題は、軽負荷時における電力効率を高めることができる、ＤＣ−ＤＣコンバータを提供することにある。
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明に係る降圧ＤＣ−ＤＣコンバータ（１）は、電源と第１ノードとを接続するように設けられた、第１スイッチング素子（ＭＰ１）と、前記第１ノードと接地との間を接続するように設けられた、第２スイッチング素子（ＭＮ１）と、前記第１ノードと出力端との間に設けられた、インダクタンス素子（Ｌ１０１）と、前記出力端と接地との間に設けられた、コンデンサ（Ｃ１０１）と、前記出力端の出力電圧を制御する、制御回路（２）とを具備する。前記制御回路（２）は、前記出力端から負荷に流れる負荷電流が小さいほど、前記第１スイッチング素子（ＭＰ１）のオン期間が小さくなるように、前記第１スイッチング素子（ＭＰ１）のオン期間を決定し、前記決定したオン期間に対応するパルス幅を有するパルス信号を生成する、パルス信号生成回路（３）と、予め定められた最低パルス幅を有するパルス信号を最低パルス信号として生成する、最低パルス幅制限回路（２１）と、前記パルス信号と前記最低パルス信号とのうちのいずれかを選択パルス信号として選択する、セレクタ（２２）と、前記選択パルス信号に基づいて、前記第１スイッチング素子（ＭＰ１）及び前記第２スイッチング素子（ＭＮ１）を、一方のスイッチング素子がオン状態になっているときに他方のスイッチング素子がオフ状態になるように、切り換える、ドライバ部（５）と、前記出力端から前記第１ノードに流れる逆電流を検出する、逆電流検出回路（４）とを備える。前記ドライバ部（５）は、前記逆電流が検出された場合に、前記第２スイッチング素子をオフ状態になるように制御する。前記セレクタ（２２）は、前記逆電流が検出されない場合に、前記パルス信号を選択し、前記逆電流が検出された場合に、前記最低パルス信号と前記パルス信号とのうちのパルス幅が短い信号を選択する。
本発明に係る昇圧ＤＣ−ＤＣコンバータ（１）は、電源と第２ノード（ＬＸ）との間に設けられた、インダクタンス素子（Ｌ１０１）と、前記第２ノードと出力端との間に設けられた、第１スイッチング素子（ＭＰ１）と、前記第２ノードと接地との間を接続するように設けられた、第２スイッチング素子（ＭＮ１）と、前記出力端と接地との間に設けられた、コンデンサ（Ｃ１０１）と、前記出力端の出力電圧を制御する、制御回路（２）とを具備する。前記制御回路（２）は、前記出力端から負荷に流れる負荷電流が小さいほど、前記第１スイッチング素子のオン期間が小さくなるように、前記第１スイッチング素子のオン期間を決定し、前記決定したオン期間に対応するパルス幅を有するパルス信号を生成する、パルス信号生成回路（３）と、予め定められた最低パルス幅を有するパルス信号を最低パルス信号として生成する、最低パルス幅制限回路（２１）と、前記パルス信号と前記最低パルス信号とのうちのいずれかを選択パルス信号として選択する、セレクタ（２２）と、前記選択パルス信号に基づいて、前記第１スイッチング素子及び前記第２スイッチング素子を、一方のスイッチング素子がオン状態になっているときに他方のスイッチング素子がオフ状態になるように、切り換える、ドライバ部（５）と、前記出力端から前記第２ノードに流れる逆電流を検出する、逆電流検出回路（４）とを備える。前記ドライバ部（４）は、前記逆電流が検出された場合に、前記第１スイッチング素子をオフ状態になるように制御する。前記セレクタ（２２）は、前記逆電流が検出されない場合に、前記パルス信号を選択し、前記逆電流が検出された場合に、前記最低パルス信号と前記パルス信号とのうちのパルス幅が短い信号を選択する。
本発明によれば、軽負荷時における電力効率を高めることができる、ＤＣ−ＤＣコンバータが提供される。
以下に、図面を参照しつつ、本発明の実施形態を説明する。
（第１の実施形態）
図３は、本実施形態に係るＤＣ−ＤＣコンバータ１を示すブロック図である。本実施形態に係るＤＣ−ＤＣコンバータ１は、同期整流型の降圧コンバータである。図３に示されるように、ＤＣ−ＤＣコンバータ１は、第１トランジスタＭＰ１、第２トランジスタＭＮ１、インダクタンス素子Ｌ１０１、コンデンサＣ１０１、及び制御回路２を備えている。
図３は、本実施形態に係るＤＣ−ＤＣコンバータ１を示すブロック図である。本実施形態に係るＤＣ−ＤＣコンバータ１は、同期整流型の降圧コンバータである。図３に示されるように、ＤＣ−ＤＣコンバータ１は、第１トランジスタＭＰ１、第２トランジスタＭＮ１、インダクタンス素子Ｌ１０１、コンデンサＣ１０１、及び制御回路２を備えている。
第１トランジスタＭＰ１は、Ｐチャネル型トランジスタであり、電源ＶＤＤと第１ノードＬＸ１との間に設けられている。また、第２トランジスタＭＮ１は、Ｎチャネル型トランジスタであり、第１ノードＬＸ1とグランドＧＮＤとの間に設けられている。インダクタンス素子Ｌ１０１は、第１ノードＬＸ1と出力端ＯＵＴとの間に設けられている。コンデンサＣ１０１は、出力端ＯＵＴとグランドＧＮＤとの間に設けられている。また、出力端ＯＵＴとグランドＧＮＤとの間には、出力電圧を分圧する、抵抗素子Ｒ１０１及びＲ１０２が直列に接続されている。
制御回路２は、第１トランジスタＭＰ１及び第２トランジスタＭＮ１のオン／オフを切り換えることにより、出力電圧を制御する機能を有している。図３に示されるように、制御回路２は、パルス信号生成回路３、逆電流検出回路４、ドライバ部５、最低パルス幅制限回路２１及びセレクタ２２を備えている。
逆電流検出回路４は、出力端ＯＵＴから、第１ノードＬＸ、及び第２トランジスタＭＮ１を介してグランドＧＮＤに流れる逆電流を検出する機能を有している。逆電流検出回路４は、コンパレータ１６、及びＤ−フリップフロップ回路１７を有している。コンパレータ１６は、第１ノードＬＸにおける電圧とグランド電圧とを比較し、第１ノードＬＸにおける電圧の方がグランド電圧よりも大きい場合に、逆電流を検出し、比較結果信号ＣＯＭＰ＿ＯＵＴとしてハイレベルの信号を生成する。Ｄ−フリップフロップ回路１７は、比較結果信号ＣＯＭＰ＿ＯＵＴとしてハイレベルの信号を取得すると、後述するＰＷＭ＿Ｎ信号がローレベルになるまでの間、制御信号Ｑ＿Ｂとしてローレベルの信号を出力する。
パルス信号生成回路３は、出力端ＯＵＴから負荷に流れる負荷電流が小さいほど、第１トランジスタＭＰ１のオン期間が小さくなるように、第１トランジスタＭＰ１のオン期間を決定し、決定したオン期間に対応するパルス幅を有するパルス信号ｐｕｌｓｅを生成する回路である。パルス信号生成回路３は、基準電圧回路１１、誤差アンプ１２、及びＰＷＭ制御回路１３を有している。基準電圧回路１１は、目標電圧に対応する基準電圧Ｖｒｅｆを生成する。誤差アンプ１２は、一方の入力端で抵抗素子Ｒ１０１と抵抗素子Ｒ１０２との間に接続されており、他方の入力端で基準電圧回路１１に接続されている。誤差アンプ１２は、抵抗素子Ｒ１０１と抵抗素子Ｒ１０２との間の電圧（以下、フィードバック電圧ＦＢ）を基準電圧Ｖｒｅｆと比較し、フィードバック電圧ＦＢが基準電圧Ｖｒｅｆよりも小さい場合に、フィードバック電圧ＦＢと基準電圧Ｖｒｅｆとの差を示すエラー信号ｅｒｒを生成する。ＰＷＭ制御回路１３は、エラー信号ｅｒｒに基づいて、フィードバック電圧ＦＢと基準電圧Ｖｒｅｆとの差が大きいほど長くなるようにパルス幅を決定し、クロック信号と同期させてパルス信号ｐｕｌｓｅを生成する。
最低パルス幅制限回路は、予め定められたパルス幅を有する、最低パルス信号ＭＩＮ＿Ｗを生成する機能を有している。最低パルス幅制限回路は、パルス信号ｐｕｌｓｅを取得し、パルス信号ｐｕｌｓｅに同期させて、最低パルス信号ＭＩＮ＿Ｗを生成する。
セレクタ２２は、逆流が生じていない場合、パルス信号ｐｕｌｓｅを選択信号ＤＲＶとして選択する。また、逆流が生じている場合、最低パルス信号ＭＩＮ＿Ｗとパルス信号ｐｕｌｓｅとのうちのパルス幅が大きい信号を、選択信号ＤＲＶとして選択する機能を有している。セレクタ２２は、初期時には、パルス信号ｐｕｌｓｅを選択信号ＤＲＶとして選択する。そして、セレクタ２２は、ＣＯＭＰ＿ＯＵＴ信号がハイレベルに切り替わったとき（逆電流が検出されたとき）、後述するＰＷＭ＿Ｎ２信号がハイレベルになるまで、パルス信号ｐｕｌｓｅと最低パルス信号ＭＩＮ＿Ｗのうちのパルス幅が長い方の信号を、選択信号ＤＲＶとして選択する。
ドライバ部５は、第１トランジスタＭＰ１及び第２トランジスタＭＮ１を制御する機能を有している。ドライバ部５は、ドライバ回路１４、及びＡＮＤ回路１５を有している。ドライバ回路１４は、選択信号ＤＲＶと同じ信号を、制御信号ＰＷＭ＿Ｐとして生成し、第１トランジスタＭＰ１のゲートに供給する。また、ドライバ回路１４は、選択信号ＤＲＶと同じ信号を、制御信号ＰＷＭ＿Ｎとして生成し、ＡＮＤ回路１５に供給する。ＡＮＤ回路１５は、一方の入力端で制御信号ＰＷＭ＿Ｎを受け取り、他方の入力端で制御信号Ｑ＿Ｂを取得する。ＡＮＤ回路１５は、出力信号として、制御信号ＰＷＭ＿Ｎ２を生成し、第２トランジスタＭＮ１のゲートに供給する。このような構成によれば、逆流が起きていない場合、制御信号Ｑ＿Ｂとしてハイレベルの信号がＡＮＤ回路１５に供給されるので、ＡＮＤ回路１５は、制御信号ＰＷＭ＿Ｎ２として制御信号ＰＷＭ＿Ｎと同じ信号を、第２トランジスタＭＮ１のゲートに供給する。その結果、第２トランジスタＭＮ１のオン／オフは、制御信号ＰＷＭ＿Ｎ２（選択信号ＤＲＶ）に基づいて切り換えられる。一方、逆流が起きた場合、制御信号Ｑ＿Ｂとしてローレベルの信号がＡＮＤ回路１５に供給される。その結果、制御信号ＰＷＭ＿Ｎに関係なく、ＡＮＤ回路１５は、制御信号ＰＷＭ＿Ｎ２としてローレベルの信号を第２トランジスタＭＮ１のゲートに供給する。その結果、第２トランジスタＭＮ１は、制御信号ＰＷＭ＿Ｎ２（選択信号ＤＲＶ）に関係なく、オフ状態になるように制御される。
続いて、本実施形態に係るＤＣ−ＤＣコンバータの動作方法を説明する。
図４は、ＤＣ−ＤＣコンバータ１の動作方法を示すタイミングチャートである。図４には、フィードバック電圧ＦＢ、第１ノードＬＸ1の電圧、負荷電流Ｉ＿ｌｏａｄ、比較結果信号ＣＯＭＰ＿ＯＵＴ、制御信号Ｑ＿Ｂ、パルス信号ｐｕｌｓｅ、最低パルス信号ＭＩＮ＿Ｗ、選択信号ＤＲＶ、制御信号ＰＷＭ＿Ｐ、制御信号ＰＷＭ＿Ｎ、及び制御信号ＰＷＭ＿Ｎ２の波形が示されている。
図４に示される例では、時刻ｔ１以前において、負荷電流Ｉ＿ｌｏａｄが臨界電流よりも大きく、時刻ｔ１よりも後においては、負荷電流Ｉ＿ｌｏａｄが臨界電流よりも小さい。尚、臨界電流とは、逆流が起きるかおきないかの境目を示す電流である。
時刻ｔ１以前においては、既述のように、負荷電流Ｉ＿ｌｏａｄが臨界電流よりも大きい。負荷電流Ｉ＿ｌｏａｄが大きい為、パルス信号生成回路３は、パルス信号ｐｕｌｓｅとして、負荷電流Ｉ＿ｌｏａｄが小さいときよりもパルス幅が大きい信号を生成する。また、負荷電流Ｉ＿ｌｏａｄが臨界電流よりも大きいので、逆流は生じない。そのため、比較結果信号ＣＯＭＰ＿ＯＵＴはローレベルとなり、セレクタ２２は、選択信号ＤＲＶとして、パルス信号ｐｕｌｓｅを選択する。また、制御信号Ｑ＿Ｂとしてハイレベルの信号が出力されるため、ＡＮＤ回路１５は、制御信号ＰＷＭ＿Ｎを制御信号ＰＷＭ＿Ｎ２として第２トランジスタＭＮ１のゲートに供給する。これにより、第１トランジスタＭＰ１及び第２トランジスタＭＮ１の状態は、パルス信号ｐｕｌｓｅに基づいて、切り換えられる。すなわち、パルス信号ｐｕｌｓｅがローレベルになっているとき、第１トランジスタＭＰ１はオン状態になり、第２トランジスタＭＮ１はオフ状態になる。第１トランジスタＭＰ１がオン状態になっている間（パルス信号ｐｕｌｓｅがローレベルである間）、出力電圧は上昇し、フィードバック電圧ＦＢも上昇する。
一方、時刻ｔ１よりも後では、既述のように、負荷電流Ｉ＿ｌｏａｄが臨界電流よりも小さくなっている。負荷電流Ｉ＿ｌｏａｄが小さい為、パルス信号生成回路３は、パルス信号ｐｕｌｓｅとして、パルス幅が小さい信号を生成する。また、負荷電流は、逆流が発生するような大きさになっている。すなわち、時刻ｔ1において、選択信号ＤＲＶがローレベルからハイレベルに切り替わると、第１トランジスタＭＰ１がオン状態からオフ状態に切り替わり、第２トランジスタＭＮ１がオフ状態からオン状態に切り替わる。その結果、第１ノードＬＸ1の電圧は、グランド電圧よりも低い電圧に切り替わる。その後、第１ノードＬＸ１の電圧は上昇し、グランド電圧を超える。図４に示される例では、時刻ｔ３に、第１ノードＬＸの電圧がグランド電圧を超えている。第１ノードＬＸ1の電圧がグランド電圧を超えると、コンパレータ１６が、逆電流を検出し、比較結果信号ＣＯＭＰ＿ＯＵＴとしてハイレベルの信号を生成する。これにより、Ｄ−フリップフロップ回路１７が、制御信号ＰＷＭ＿Ｎがローレベルに切り替わるまで、制御信号Ｑ＿Ｂとしてローレベルの信号を出力する。その結果、ＡＮＤ回路１５が、ローレベルの信号を制御信号ＰＷＭ＿Ｎ２として第２トランジスタＭＮ１のゲートに供給し、第２トランジスタＭＮ１がオフ状態になるように制御される。第２トランジスタＭＮ１がオフ状態になるので、逆電流が防止される。
また、セレクタ２２は、時刻ｔ2において、比較結果信号ＣＯＭＰ＿ＯＵＴとしてハイレベルの信号を取得すると、選択信号ＤＲＶとして、最低パルス信号ＭＩＮ＿Ｗとパルス信号ｐｕｌｓｅのうち、パルス幅が大きい方の信号を選択する。図４に示される例では、最低パルス信号ＭＩＮ＿Ｗのパルス幅の方がパルス信号ｐｕｌｓｅよりも大きいので、最低パルス信号ＭＩＮ＿Ｗが選択信号ＤＲＶとして選択される。その結果、ドライバ回路１４は、最低パルス信号ＭＩＮ＿Ｗを制御信号ＰＷＭ＿Ｐとして第１トランジスタＭＰ１のゲートに供給する。これにより、第１トランジスタＭＰ１は、パルス信号ｐｕｌｓｅが選択された場合よりも長い期間、オン状態になるように制御される。図４に示される例では、時刻ｔ３〜時刻ｔ４までの間、第１トランジスタＭＰ１がオン状態になり、フィードバック電圧ＦＢが上昇している。その結果、フィードバック電圧ＦＢは、パルス信号ｐｕｌｓｅが選択された場合よりも大きく上昇する。フィードバック電圧ＦＢが大きく上昇するので、次にフィードバック電圧ＦＢが基準電圧Ｖｒｅｆを下回るまでの期間が長くなり、次に第１トランジスタＭＰ１が切り換えられるまで（時刻ｔ５）までの期間が長くなる。
以上説明したように、本実施形態によれば、逆流が生じるような軽負荷時には、セレクタ２２が、パルス信号ｐｕｌｓｅと最低パルス信号ＭＩＮ＿Ｗのうちのパルス幅が大きい方の信号を選択する。そのため、軽負荷時であっても、第１トランジスタＭＰ１は、最低パルス信号ＭＩＮ＿Ｗのパルス幅以上の期間、オン状態になる。出力電圧の増加量が大きくなり、次にフィードバック電圧ＦＢが基準電圧Ｖｒｅｆを下回るまでの期間が長くなる。スイッチング動作は、フィードバック電圧ＦＢが基準電圧Ｖｒｅｆを下回るまで行われないため、確実に間欠動作を行うことが可能となる。回路が連続動作しないので、消費電力の増加を抑えることができ、電力効率を改善することができる。
（第２の実施形態）
続いて、第２の実施形態について説明する。第１の実施形態では、降圧ＤＣ−ＤＣコンバータについて説明した。これに対し、本実施形態では、昇圧ＤＣ−ＤＣコンバータについて説明する。
続いて、第２の実施形態について説明する。第１の実施形態では、降圧ＤＣ−ＤＣコンバータについて説明した。これに対し、本実施形態では、昇圧ＤＣ−ＤＣコンバータについて説明する。
図５は、本実施形態に係る昇圧ＤＣ−ＤＣコンバータ１を示すブロック図である。本実施形態においても、第１の実施形態と同様に、ＤＣ−ＤＣコンバータ１は、第１トランジスタＭＰ１、第２トランジスタＭＮ１、インダクタンス素子Ｌ１０１、コンデンサＣ１０１、及び制御回路２を備えている。但し、インダクタンス素子Ｌ１０１は、電源ＶＤＤと第２ノードＬＸ２との間に設けられている。また、第１トランジスタＭＰ１は、第２ノードＬＸ２と出力端ＯＵＴとの間に設けられている。更に、逆電流検出回路４、及びドライバ部５の構成が変更されている。その他の点については、第１の実施形態と同様である。
図５に示されるように、逆電流検出回路４は、第１の実施形態と同様に、コンパレータ１６及びＤ−フリップフロップ回路１７を有している。但し、コンパレータ１６は、出力端ＯＵＴの電圧（出力電圧）と第２ノードＬＸ２の電圧とを比較し、出力電圧が第２ノードＬＸの電圧よりも小さい場合に、逆電流を検出し、比較結果信号ＣＯＭＰ＿ＯＵＴとしてハイレベルの信号を出力する。Ｄ−フリップフロップ回路１７は、比較結果信号ＣＯＭＰ＿ＯＵＴとしてハイレベルの信号を取得すると、制御信号ＰＷＭ＿Ｎがローレベルになるまで、制御信号Ｑとしてハイレベルの信号を出力する。
ドライバ部５は、ドライバ回路１４及びＯＲ回路１８を備えている。ドライバ回路１４は、選択信号ＤＲＶと同じ信号を制御信号ＰＷＭ＿ＰとしてＯＲ回路１８に供給する。また、ドライバ回路１４は、選択信号ＤＲＶと同じ信号を制御信号ＰＷＭ＿Ｎとして第２トランジスタＭＮ１のゲートに供給する。ＯＲ回路１８は、一方の入力端で制御信号ＰＷＭ＿Ｐを取得し、他方の入力端で制御信号Ｑを取得する。ＯＲ回路１８の出力信号は、ＰＷＭ＿Ｐ２として、第１トランジスタＭＰ１のゲートに供給される。
続いて、本実施形態に係るＤＣ−ＤＣコンバータの動作方法について説明する。図６は、本実施形態に係るＤＣ−ＤＣコンバータの動作方法を示すタイミングチャートである。図６に示されるように、時刻ｔ１以前においては、負荷電流Ｉ＿ｌｏａｄが臨界電流を超えており、時刻ｔ１より後は、負荷電流Ｉ＿ｌｏａｄが臨界電流を下回っている。
時刻ｔ１以前においては、負荷電流Ｉ＿ｌｏａｄが臨界電流を超えているので、逆流は生じない。従って、コンパレータ１６は、比較結果信号ＣＯＭＰ＿ＯＵＴとして、ローレベルの信号を生成する。そのため、セレクタ２２は、パルス信号ｐｕｌｓｅを選択信号ＤＲＶとして選択する。また、Ｄ−フリップフロップ回路１７は、制御信号Ｑとして、ローレベルの信号を出力する。その結果、ドライバ部５において、ＯＲ回路１８は、制御信号ＰＷＭ＿Ｐを制御信号ＰＷＭ＿Ｐ２として第１トランジスタＭＰ１のゲートに供給する。すなわち、時刻ｔ１以前においては、パルス信号ｐｕｌｓｅに基づいて、第１トランジスタＭＰ１及び第２トランジスタＭＮ１の状態が切り換えられる。
一方、時刻ｔ１より後では、負荷電流Ｉ＿ｌｏａｄが臨界電流よりも小さくなっている。負荷電流Ｉ＿ｌｏａｄが小さいので、パルス信号生成回路３は、パルス信号ｐｕｌｓｅとしてパルス幅が小さい信号を出力する。また、逆流が生じた段階（時刻ｔ３）において、コンパレータ１６が逆流を検出し、比較結果信号ＣＯＭＰ＿ＯＵＴとしてハイレベルの信号を出力する。Ｄ−フリップフロップ回路１７は、比較結果信号ＣＯＭＰ＿ＯＵＴとしてハイレベルの信号を取得すると、制御信号Ｑとしてハイレベルの信号を出力する。これにより、ＯＲ回路１８が制御信号ＰＷＭ＿Ｐ２としてハイレベルの信号を第１トランジスタＭＰ１のゲートに印加し、第１トランジスタＭＰ１がオフ状態になるように制御される。これにより、逆流が防止される。
また、比較結果信号ＣＯＭＰ＿ＯＵＴとしてハイレベルの信号が生成されるので、セレクタ２２は、パルス信号ｐｕｌｓｅと最低パルス信号ＭＩＮ＿Ｗのうちのパルス幅が大きい方の信号を選択信号ＤＲＶとして選択する。図６に示される例では、最低パルス信号ＭＩＮ＿Ｗが選択信号ＤＲＶとして選択されている。これにより、時刻ｔ１以降では、最低パルス信号ＭＩＮ＿Ｗのパルス幅に対応する期間、第２トランジスタＭＮ１がオン状態になり、出力電圧及びフィードバック電圧ＦＢが上昇する。図６に示される例では、時刻ｔ３から時刻ｔ4までの期間、第２トランジスタＭＮ１がオン状態になり、出力電圧及びフィードバック電圧ＦＢが上昇している。その結果、第１の実施形態と同様に、出力電圧の増加量が大きくなり、次にフィードバック電圧ＦＢが基準電圧Ｖｒｅｆを下回るまでの期間が長くなる。軽負荷時における回路の連続動作が防止され、消費電力の増加が抑制され、電力効率が改善される。
（第３の実施形態）
続いて、第３の実施形態について説明する。本実施形態では、第１の実施形態に係る降圧ＤＣ−ＤＣコンバータと第２の実施形態に係る昇圧ＤＣ−ＤＣコンバータが組み合わされた昇降圧ＤＣ−ＤＣコンバータについて説明する。図７は、本実施形態に係る昇降圧ＤＣ−ＤＣコンバータを示すブロック図である。
続いて、第３の実施形態について説明する。本実施形態では、第１の実施形態に係る降圧ＤＣ−ＤＣコンバータと第２の実施形態に係る昇圧ＤＣ−ＤＣコンバータが組み合わされた昇降圧ＤＣ−ＤＣコンバータについて説明する。図７は、本実施形態に係る昇降圧ＤＣ−ＤＣコンバータを示すブロック図である。
図７に示されるように、本実施形態に係る昇降圧ＤＣ−ＤＣコンバータは、降圧ＤＣ−ＤＣコンバータ１−１と、降圧ＤＣ−ＤＣコンバータ１−２とを備えている。昇圧ＤＣ−ＤＣコンバータ１−１の構成は、第１の実施形態と同様であり、降圧ＤＣ−ＤＣコンバータ１−２の構成は、第２の実施形態と同様である。また、降圧ＤＣ−ＤＣコンバータ１−１及び降圧ＤＣ−ＤＣコンバータ１−２において、基準電圧回路１１、誤差アンプ１２、及びインダクタンス素子Ｌ１０１は、共通に用いられている。
詳細には、降圧ＤＣ−ＤＣコンバータ１−１の第１トランジスタＭＰ１は、電源ＶＤＤと第１ノードＬＸ１との間に設けられている。また、降圧ＤＣ−ＤＣコンバータ１−１の第２トランジスタＭＮ１は、第１ノードＬＸ１とグランドＧＮＤとの間に設けられている。インダクタンス素子Ｌ１０１は、第１ノードＬＸ１と第２ノードＬＸ２との間に設けられている。昇圧ＤＣ−ＤＣコンバータ１−２の第１トランジスタＭＰ２は、第２ノードＬＸ２と出力端ＯＵＴとの間に設けられている。降圧ＤＣ−ＤＣコンバータ１−２の第２トランジスタＭＮ２は、第２ノードＬＸ２とグランドＧＮＤとの間に設けられている。
本実施形態において、降圧時には、昇圧ＤＣ−ＤＣコンバータ１−２において、第１トランジスタＭＰ１がオン状態となり、第２トランジスタＭＮ１がオフ状態になるように制御される。そして、降圧ＤＣ−ＤＣコンバータ１−１が第１の実施形態と同様に動作する。また、昇圧時には、降圧ＤＣ−ＤＣコンバータ１−１において、第１トランジスタＭＰ１がオン状態となり、第２トランジスタＭＮ１がオフ状態になるように制御される。そして、昇圧ＤＣ−ＤＣコンバータ１−２が第２の実施形態と同様に動作する。これにより、既述の実施形態と同様に、軽負荷時における回路の連続動作が防止され、消費電力の増加が抑制され、電力効率が改善される。
１ ＤＣ−ＤＣコンバータ
２ 制御回路
３ パルス信号生成回路
４ 逆電流検出回路
５ ドライバ部
１１ 基準電圧回路
１２ 誤差アンプ
１３ ＰＷＭ制御回路
１４ ドライバ回路
１５ ＡＮＤ回路
１６ コンパレータ
１７ Ｄ−フリップフロップ回路
１８ ＯＲ回路
１９ 昇降圧ＤＣ−ＤＣコンバータ
２１ 最低パルス幅制限回路
２２ セレクタ
１１１ 電源
１１２ 出力端子
１１３ 負荷
１１４ 電源制御回路
１１５ Ｐｃｈドライバ
１１６Ａ Ｎｃｈドライバ
２ 制御回路
３ パルス信号生成回路
４ 逆電流検出回路
５ ドライバ部
１１ 基準電圧回路
１２ 誤差アンプ
１３ ＰＷＭ制御回路
１４ ドライバ回路
１５ ＡＮＤ回路
１６ コンパレータ
１７ Ｄ−フリップフロップ回路
１８ ＯＲ回路
１９ 昇降圧ＤＣ−ＤＣコンバータ
２１ 最低パルス幅制限回路
２２ セレクタ
１１１ 電源
１１２ 出力端子
１１３ 負荷
１１４ 電源制御回路
１１５ Ｐｃｈドライバ
１１６Ａ Ｎｃｈドライバ
Claims (7)
- 電源と第１ノードとを接続するように設けられた、第１スイッチング素子と、
前記第１ノードと接地との間を接続するように設けられた、第２スイッチング素子と、
前記第１ノードと出力端との間に設けられた、インダクタンス素子と、
前記出力端と接地との間に設けられた、コンデンサと、
前記出力端の出力電圧を制御する、制御回路と、
を具備し、
前記制御回路は、
前記出力端から負荷に流れる負荷電流が小さいほど、前記第１スイッチング素子のオン期間が小さくなるように、前記第１スイッチング素子のオン期間を決定し、前記決定したオン期間に対応するパルス幅を有するパルス信号を生成する、パルス信号生成回路と、
予め定められた最低パルス幅を有する最低パルス信号を生成する、最低パルス幅制限回路と、
前記パルス信号と前記最低パルス信号とのうちのいずれかを選択パルス信号として選択する、セレクタと、
前記選択パルス信号に基づいて、前記第１スイッチング素子及び前記第２スイッチング素子を、一方のスイッチング素子がオン状態になっているときに他方のスイッチング素子がオフ状態になるように、切り換える、ドライバ部と、
前記出力端から前記第１ノードに流れる逆電流を検出する、逆電流検出回路とを備え、
前記ドライバ部は、前記逆電流が検出された場合に、前記第２スイッチング素子をオフ状態になるように制御し、
前記セレクタは、前記逆電流が検出されない場合に、前記パルス信号を選択し、前記逆電流が検出された場合に、前記最低パルス信号と前記パルス信号とのうちのパルス幅が大きい信号を選択する
降圧ＤＣ−ＤＣコンバータ。 - 請求項１に記載された降圧ＤＣ−ＤＣコンバータであって、
前記パルス信号生成回路は、
基準電圧を生成する基準電圧回路と、
前記出力電圧に対応する電圧を前記基準電圧と比較し、前記基準電圧と前記出力電圧との差を示すエラー信号を生成する、誤差アンプと、
前記エラー信号に基づいて、前記第１スイッチング素子のオン期間を決定し、前記パルス信号を生成する
降圧ＤＣ−ＤＣコンバータ。 - 請求項１又は２に記載された降圧ＤＣ−ＤＣコンバータであって、
前記逆電流検出回路は、前記第１ノードの電圧と接地電圧とを比較し、比較結果を示す比較結果信号を生成する、コンパレータを備えている
降圧ＤＣ−ＤＣコンバータ。 - 電源と第２ノードとの間に設けられた、インダクタンス素子と、
前記第２ノードと出力端との間に設けられた、第１スイッチング素子と、
前記第２ノードと接地との間を接続するように設けられた、第２スイッチング素子と、
前記出力端と接地との間に設けられた、コンデンサと、
前記出力端の出力電圧を制御する、制御回路と、
を具備し、
前記制御回路は、
前記出力端から負荷に流れる負荷電流が小さいほど、前記第２スイッチング素子のオン期間が小さくなるように、前記第２スイッチング素子のオン期間を決定し、前記決定したオン期間に対応するパルス幅を有するパルス信号を生成する、パルス信号生成回路と、
予め定められた最低パルス幅を有する最低パルス信号を生成する、最低パルス幅制限回路と、
前記パルス信号と前記最低パルス信号とのうちのいずれかを選択パルス信号として選択する、セレクタと、
前記選択パルス信号に基づいて、前記第１スイッチング素子及び前記第２スイッチング素子を、一方のスイッチング素子がオン状態になっているときに他方のスイッチング素子がオフ状態になるように、切り換える、ドライバ部と、
前記出力端から前記第２ノードに流れる逆電流を検出する、逆電流検出回路とを備え、
前記ドライバ部は、前記逆電流が検出された場合に、前記第１スイッチング素子をオフ状態になるように制御し、
前記セレクタは、前記逆電流が検出されない場合に、前記パルス信号を選択し、前記逆電流が検出された場合に、前記最低パルス信号と前記パルス信号とのうちのパルス幅が大きい信号を選択する
昇圧ＤＣ−ＤＣコンバータ。 - 請求項４に記載された昇圧ＤＣ−ＤＣコンバータであって、
前記パルス信号生成回路は、
基準電圧を生成する基準電圧回路と、
前記出力電圧に対応する電圧を前記基準電圧と比較し、前記基準電圧と前記出力電圧との差を示すエラー信号を生成する、誤差アンプと、
前記エラー信号に基づいて、前記第１スイッチング素子のオン期間を決定し、前記パルス信号を生成する
昇圧ＤＣ−ＤＣコンバータ。 - 請求項４又は５に記載された昇圧ＤＣ−ＤＣコンバータであって、
前記逆電流検出回路は、前記第２ノードの電圧と出力端の電圧とを比較し、比較結果を示す比較結果信号を生成する、コンパレータを備えている
昇圧ＤＣ−ＤＣコンバータ。 - 降圧ＤＣ−ＤＣコンバータと、
昇圧ＤＣ−ＤＣコンバータと、
を具備し、
前記降圧ＤＣ−ＤＣコンバータは、
電源と第１ノードとを接続するように設けられた、降圧第１スイッチング素子と、
前記第１ノードと接地との間を接続するように設けられた、降圧第２スイッチング素子と、
前記第１ノードと出力端との間に設けられた、インダクタンス素子と、
前記出力端と接地との間に設けられた、コンデンサと、
前記出力端の出力電圧を制御する、降圧制御回路と、
を備え、
前記降圧制御回路は、
前記出力端から負荷に流れる負荷電流が小さいほど、前記降圧第１スイッチング素子のオン期間が小さくなるように、前記降圧第１スイッチング素子のオン期間を決定し、前記決定したオン期間に対応する降圧パルス幅を有する降圧パルス信号を生成する、降圧パルス信号生成回路と、
予め定められた最低パルス幅を有するパルス信号を降圧最低パルス信号として生成する、降圧最低パルス幅制限回路と、
前記降圧パルス信号と前記降圧最低パルス信号とのうちのいずれかを降圧選択パルス信号として選択する、降圧セレクタと、
前記降圧選択パルス信号に基づいて、前記降圧第１スイッチング素子及び前記降圧第２スイッチング素子を、一方のスイッチング素子がオン状態になっているときに他方のスイッチング素子がオフ状態になるように、切り換える、降圧ドライバ部と、
前記出力端から前記第１ノードに流れる逆電流を検出する、降圧逆電流検出回路とを備え、
前記降圧ドライバ部は、前記逆電流が検出された場合に、前記降圧第２スイッチング素子をオフ状態になるように制御し、
前記降圧セレクタは、前記逆電流が検出されない場合に、前記降圧パルス信号を選択し、前記逆電流が検出された場合に、前記降圧最低パルス信号と前記降圧パルス信号とのうちのパルス幅が短い信号を選択し、
前記昇圧ＤＣ−ＤＣコンバータは、
電源と第２ノードとの間に設けられ、前記降圧ＤＣ−ＤＣコンバータと共通に用いられる前記インダクタンス素子と、
前記第２ノードと出力端との間に設けられた、昇圧第１スイッチング素子と、
前記第２ノードと接地との間を接続するように設けられた、昇圧第２スイッチング素子と、
前記出力端と接地との間に設けられ、前記降圧ＤＣ−ＤＣコンバータと共通に用いられるコンデンサと、
前記出力端の出力電圧を制御する、昇圧制御回路と、
を具備し、
前記昇圧制御回路は、
前記出力端から負荷に流れる負荷電流が小さいほど、前記昇圧第２スイッチング素子のオン期間が小さくなるように、前記昇圧第１スイッチング素子のオン期間を決定し、前記決定したオン期間に対応するパルス幅を有する昇圧パルス信号を生成する、昇圧パルス信号生成回路と、
予め定められた最低パルス幅を有するパルス信号を昇圧最低パルス信号として生成する、昇圧最低パルス幅制限回路と、
前記昇圧パルス信号と前記昇圧最低パルス信号とのうちのいずれかを昇圧選択パルス信号として選択する、昇圧セレクタと、
前記昇圧選択パルス信号に基づいて、前記昇圧第１スイッチング素子及び前記昇圧第２スイッチング素子を、一方のスイッチング素子がオン状態になっているときに他方のスイッチング素子がオフ状態になるように、切り換える、昇圧ドライバ部と、
前記出力端から前記第２ノードに流れる逆電流を検出する、昇圧逆電流検出回路とを備え、
前記昇圧ドライバ部は、前記逆電流が検出された場合に、前記昇圧第１スイッチング素子をオフ状態になるように制御し、
前記昇圧セレクタは、前記逆電流が検出されない場合に、前記昇圧パルス信号を選択し、前記逆電流が検出された場合に、前記昇圧最低パルス信号と前記パルス信号とのうちのパルス幅が大きい信号を選択する
昇降圧ＤＣ−ＤＣコンバータ。
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