JP5676961B2 - 電源の制御回路、電子機器及び電源の制御方法 - Google Patents

Description

本発明は、電源の制御回路、電子機器及び電源の制御方法に関するものである。

近年、各種電子機器に電源電圧を供給するスイッチング方式のＤＣ−ＤＣコンバータとして、整流素子にＭＯＳトランジスタのスイッチ素子を用いることによって整流損失を低減した同期整流方式のＤＣ−ＤＣコンバータが多用されている。このようなＤＣ−ＤＣコンバータでは、メイン側のトランジスタと同期側のトランジスタとを交互にオンオフ制御することにより、出力電圧を目標電圧に維持する。すなわち、メイン側のトランジスタをオンして入力側から出力側にエネルギーを供給し、該メイン側のトランジスタをオフしてチョークコイルに蓄積したエネルギーを放出する。このとき、チョークコイルに蓄積されたエネルギーが負荷側に放出されるタイミングに同期して同期側のトランジスタをオンする。そして、メイン側のトランジスタを駆動するパルス信号のデューティ比を、出力電圧又は出力電流に応じて制御することで、出力電圧を目標電圧に維持する。

このようなＤＣ−ＤＣコンバータでは、軽負荷時にメイン側のトランジスタをオフすると、負荷から同期側のトランジスタを介してグランドに電流が流れ、エネルギーの損失が発生する。このため、軽負荷時にはＤＣ−ＤＣコンバータの変換効率が低下する場合がある。

そこで、チョークコイルに流れるコイル電流の逆流を検出して同期側のトランジスタをオフするＤＣ−ＤＣコンバータが開示されている（例えば、特許文献１，２参照）。また、同期側のトランジスタがオフしてからメイン側のトランジスタと同期側のトランジスタとの接続点の電圧が所定のしきい値に達するまでの時間に基づいて、その後の周期における同期側のトランジスタのオフ時間を制御するＤＣ−ＤＣコンバータが開示されている（例えば、特許文献３参照）

米国特許出願公開第２００８／０２４６４５５号公報 米国特許出願公開第２００８／０２９８１０６号公報 国際公開第２００６／１２３７３８号公報

ところが、コイル電流の逆流を検出するための構成のプロセスばらつき等に起因して逆流の検出精度が悪化して、軽負荷時における変換効率が低下するという場合がある。
また、同期側のトランジスタがオフしてからメイン側のトランジスタと同期側のトランジスタとの接続点の電圧が所定のしきい値に達するまでの時間内に容量に蓄積した電位に基づいて同期側のトランジスタのオフ時間を制御してコイル電流が逆流した場合に、毎周期ごとにワンショットパルスによる上記容量からの電荷の引き抜きが行われると、同期側のトランジスタのオフ状態への立ち下がり時点が時間的に変動する。このようなＤＣ−ＤＣコンバータでは、上記容量への充電と放電とが平衡する時点において、同期側のトランジスタのオン時間が安定状態となる。このため、同期側のトランジスタのオフタイミングは、上記容量への充電量とワンショットパルスによる電荷の引き抜き量が釣り合う時間分だけ、コイル電流が０となるタイミングに対して必ずオフセット時間を持つことになる。したがって、このようなＤＣ−ＤＣコンバータでは、このオフセット時間が存在する分だけ逆流の検出精度が悪く、軽負荷時における変換効率が低下する場合がある。

本発明の一観点によれば、第１電位と第２電位との間に直列に接続された第１スイッチ及び第２スイッチの接続点の電圧値と基準値との大小関係を前記第１スイッチ及び前記第２スイッチがオフである期間に検出し、前記大小関係に対応する制御信号を出力する検出回路と、前記制御信号に応答して、前記第２スイッチのスイッチングタイミングを、前記接続点の電圧値と基準値との差を小さくするスイッチングタイミングに調整する調整回路とを有する。

本発明の一観点によれば、変換効率を向上させることができるという効果を奏する。

第１実施形態のＤＣ−ＤＣコンバータを示すブロック回路図。 メイン側タイマの内部構成例を示す回路図。 同期側タイマ及び同期整流期間調整回路の内部構成例を示す回路図。 電圧源の内部構成例を示す回路図。 （ａ）〜（ｃ）は、電圧ＶＬＸの挙動を説明するための波形図。 第１実施形態のＤＣ−ＤＣコンバータの動作を示す波形図。 第１実施形態のＤＣ−ＤＣコンバータの動作を示す波形図。 第１実施形態のＤＣ−ＤＣコンバータの動作を示す波形図。 変形例のメイン側タイマ及び同期整流期間調整回路の内部構成例を示す回路図。 変形例の同期側タイマの内部構成例を示す回路図。 変形例のＤＣ−ＤＣコンバータの動作を示す波形図。 第２実施形態のＤＣ−ＤＣコンバータを示すブロック回路図。 タイマ回路の内部構成例を示す回路図。 補正回路の内部構成例を示すブロック回路図。 第２実施形態のＤＣ−ＤＣコンバータの動作を示す波形図。 第２実施形態のＤＣ−ＤＣコンバータの動作を示す波形図。 変形例のＤＣ−ＤＣコンバータを示すブロック回路図。 変形例のＤＣ−ＤＣコンバータを示すブロック回路図。 電子機器を示す概略構成図。

（第１実施形態）
以下、第１実施形態を図１〜図８に従って説明する。
図１に示すように、ＤＣ−ＤＣコンバータ１は、入力電圧Ｖｉ（第１電位）に基づいて出力電圧Ｖｏを生成するコンバータ部２と、コンバータ部２を制御する制御回路３とを含む。

コンバータ部２は、メイン側のトランジスタＴ１と、同期側のトランジスタＴ２と、コイルＬ１と、コンデンサＣ１とを含む。
メイン側のトランジスタＴ１及び同期側のトランジスタＴ２は、ＮチャネルＭＯＳトランジスタである。トランジスタＴ１は、その第１端子（ドレイン）が入力電圧Ｖｉの供給される入力端子Ｐｉに接続されるとともに、第２端子（ソース）がトランジスタＴ２の第１端子（ドレイン）に接続されている。このトランジスタＴ２の第２端子（ソース）は、入力電圧Ｖｉよりも低い電位の電源線（ここでは、グランド）に接続されている。このように、入力端子Ｐｉとグランド（第２電位）との間には、トランジスタＴ１とトランジスタＴ２とが直列に接続されている。

また、トランジスタＴ１の制御端子（ゲート）には制御回路３から制御信号ＤＨが供給されるのに対し、トランジスタＴ２の制御端子（ゲート）には制御回路３から制御信号ＤＬが供給される。これらトランジスタＴ１，Ｔ２は、制御信号ＤＨ，ＤＬに応答してオンオフする。制御回路３は、トランジスタＴ１，Ｔ２を相補的にオンオフするように制御信号ＤＨ，ＤＬを生成する。すなわち、トランジスタＴ１，Ｔ２はスイッチ回路の一例として挙げられる。なお、図１には、トランジスタＴ２のボディダイオードを示している。

両トランジスタＴ１，Ｔ２間のノードＬＸは、コイルＬ１の第１端子（入力側端子）に接続されている。このコイルＬ１の第２端子（出力側端子）は、出力電圧Ｖｏを出力する出力端子Ｐｏに接続されている。このように、入力端子Ｐｉと出力端子Ｐｏとの間には、メイン側のトランジスタＴ１とコイルＬ１とが直列に接続されている。また、上記コイルＬ１の第２端子は平滑用コンデンサＣ１の第１端子に接続されるとともに、そのコンデンサＣ１の第２端子はグランドに接続されている。なお、このコンデンサＣ１は、出力電圧Ｖｏを平滑化する平滑回路に含まれる。

このようなコンバータ部２では、メイン側のトランジスタＴ１がオンし同期側のトランジスタＴ２がオフした場合に、コイルＬ１に入力電圧Ｖｉと出力電圧Ｖｏとの差に応じたコイル電流ＩＬが流れる。これにより、コイルＬ１にはエネルギー（電力）が蓄積される。一方、メイン側のトランジスタＴ１がオフし同期側のトランジスタＴ２がオンすると、コイルＬ１が蓄えたエネルギーを放出するため、そのコイルＬ１に誘導電流（コイル電流ＩＬ）が流れる。このような動作により、入力電圧Ｖｉよりも降圧された出力電圧Ｖｏが生成される。そして、その出力電圧Ｖｏが出力端子Ｐｏに接続される負荷（図示略）に出力される。また、負荷には出力電流Ｉｏが供給される。

次に、制御回路３の内部構成を説明する。
制御回路３は、抵抗Ｒ１，Ｒ２と、比較器１０と、メイン側タイマ２０と、同期側タイマ３０と、同期整流期間調整回路（調整回路）４０と、アンチシュートスルー（ＡＳＴ）５０と、ドライバ回路５１，５２とを含む。

比較器１０の反転入力端子には、出力電圧Ｖｏに基づく電圧が供給される。本実施形態では、抵抗Ｒ１，Ｒ２により生成された電圧が供給される。抵抗Ｒ１の第１端子に出力電圧Ｖｏが帰還され、抵抗Ｒ１の第２端子は抵抗Ｒ２の第１端子に接続され、抵抗Ｒ２の第２端子はグランドに接続されている。抵抗Ｒ１と抵抗Ｒ２の間の接続点は比較器１０の非反転入力端子に接続されている。これら抵抗Ｒ１，Ｒ２は、それぞれの抵抗値に応じて、出力電圧Ｖｏを分圧した電圧（分圧電圧、フィードバック電圧）ＶＦＢを生成する。このフィードバック電圧ＶＦＢの値は、抵抗Ｒ１，Ｒ２の抵抗値の比と、出力電圧Ｖｏとグランドの電位差に対応する。したがって、抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏに比例したフィードバック電圧ＶＦＢを生成する。

比較器１０の非反転入力端子には、基準電圧Ｖｒが供給される。比較器１０は、フィードバック電圧ＶＦＢと基準電圧Ｖｒとを比較し、その比較結果に応じた信号Ｓ１を生成する。本実施形態において、比較器１０は、フィードバック電圧ＶＦＢが基準電圧Ｖｒよりも高いときにＬレベルの信号Ｓ１を生成し、フィードバック電圧ＶＦＢが基準電圧Ｖｒよりも低いときにＨレベルの信号Ｓ１を生成する。この信号Ｓ１は、メイン側タイマ２０と、同期側タイマ３０と、調整回路４０とに供給される。なお、上記基準電圧Ｖｒは、出力電圧Ｖｏの目標電圧に応じて設定される。

メイン側タイマ２０は、Ｈレベルの信号Ｓ１に応答して、その信号Ｓ１の立ち上がりタイミングから所定時間だけＨレベルとなるメイン側パルス信号ＰＨを生成する。ここで、所定時間は、例えば入力電圧Ｖｉと出力電圧Ｖｏに依存する時間である。すなわち、メイン側タイマ２０は信号Ｓ１の立ち上がりタイミングから、入力電圧Ｖｉと出力電圧Ｖｏに依存した時間だけＨレベルとなるメイン側パルス信号ＰＨを生成する。そして、このメイン側パルス信号ＰＨは、同期側タイマ３０とＡＳＴ５０とに供給される。

同期側タイマ３０は、コイル電流ＩＬが連続的に変化する電流連続モード（ＣＣＭ）では、メイン側パルス信号ＰＨの立ち下がりに応答してＨレベルの同期側パルス信号ＰＬを生成し、信号Ｓ１の立ち上がりに応答してＬレベルの同期側パルス信号ＰＬを生成する。また、同期側タイマ３０は、コイル電流ＩＬの変化が不連続となる電流不連続モード（ＤＣＭ）では、Ｌレベルのメイン側パルス信号ＰＨに応答して、そのパルス信号ＰＨの立ち下がりタイミングから所定時間だけＨレベルとなる同期側パルス信号ＰＬを生成する。ここで、所定時間は、例えば入力電圧Ｖｉと出力電圧Ｖｏに依存する時間であって、調整回路４０によって調整された時間である。そして、この同期側パルス信号ＰＬは、調整回路４０とＡＳＴ５０とに供給される。

調整回路４０には、メイン側のトランジスタＴ１と同期側のトランジスタＴ２との間のノードＬＸが接続されている。この調整回路４０は、同期側のトランジスタＴ２がオフした時のノードＬＸの電圧ＶＬＸに応じて、同期側のトランジスタＴ２のオン時間（オフタイミング）を最適化するように調整信号ＳＧ１を同期側タイマ３０に出力する。ここで「トランジスタＴ２のオン時間（オフタイミング）を最適化する」というのは、コイル電流ＩＬが０Ａの時にトランジスタＴ２がオフされるようにトランジスタＴ２のオン時間（オフタイミング）を調整することである。なお、以下の説明でも同様である。

すなわち、調整回路４０は、コイル電流ＩＬの逆流が発生する前に同期側のトランジスタＴ２がオフしている場合、つまりトランジスタＴ２のオフタイミングが早い場合には、トランジスタＴ２のオフタイミングを遅らせるように調整信号ＳＧ１を生成する。一方、調整回路４０は、コイル電流ＩＬの逆流が発生した後に同期側のトランジスタＴ２がオフしている場合、つまりトランジスタＴ２のオフタイミングが遅い場合には、トランジスタＴ２のオフタイミングを速くするように調整信号ＳＧ１を生成する。

ＡＳＴ５０は、メイン側パルス信号ＰＨと同期側パルス信号ＰＬとに基づいて、コンバータ部２のトランジスタＴ１，Ｔ２を相補的にオンオフするように、且つ両トランジスタＴ１，Ｔ２が同時にオンしないように、制御信号ＳＨ，ＳＬを生成する。

ドライバ回路５１は、Ｈレベルの制御信号ＳＨに応答してＨレベルの制御信号ＤＨをメイン側のトランジスタＴ１に出力するとともに、Ｌレベルの制御信号ＳＨに応答してＬレベルの制御信号ＤＨをトランジスタＴ１に出力する。なお、トランジスタＴ１は、Ｈレベルの制御信号ＤＨに応答してオンするとともに、Ｌレベルの制御信号ＤＨに応答してオフする。

ドライバ回路５２は、Ｈレベルの制御信号ＳＬに応答してＬレベルの制御信号ＤＬを同期側のトランジスタＴ２に出力するとともに、Ｌレベルの制御信号ＳＬに応答してＬレベルの制御信号ＤＬをトランジスタＴ２に出力する。なお、トランジスタＴ２は、Ｈレベルの制御信号ＤＬに応答してオンするとともに、Ｌレベルの制御信号ＤＬに応答してオフする。

本実施形態において、メイン側のトランジスタＴ１は、Ｈレベルのメイン側パルス信号ＰＨに基づくＨレベルの制御信号ＤＨに応答してオンし、Ｌレベルのメイン側パルス信号ＰＨに基づくＬレベルの制御信号ＤＨに応答してオフする。すなわち、メイン側パルス信号ＰＨを生成するメイン側タイマ２０は、メイン側のトランジスタＴ１のオン期間を決定する。同様に、同期側のトランジスタＴ２は、Ｈレベルの同期側パルス信号ＰＬに基づくＨレベルの制御信号ＤＬに応答してオンし、Ｌレベルの同期側パルス信号ＰＬに基づくＬレベルの制御信号ＤＬに応答してオフする。すなわち、同期側パルス信号ＰＬを生成する同期側タイマ３０は、同期側のトランジスタＴ２のオン期間を決定する。

次に、メイン側タイマ２０の一例を図２に従って説明する。
図２に示すように、メイン側タイマ２０は、オペアンプ２１，２２と、抵抗Ｒ２１と、コンデンサＣ２１と、トランジスタＴ２１〜Ｔ２４と、ＲＳ−フリップフロップ回路（ＲＳ−ＦＦ回路）２３とを含む。

オペアンプ２１の非反転入力端子には入力電圧Ｖｉが供給される。オペアンプ２１の反転入力端子は抵抗Ｒ２１の第１端子に接続されるとともに、その抵抗Ｒ２１の第２端子はグランドに接続されている。また、抵抗Ｒ２１の第１端子はＮチャネルＭＯＳトランジスタＴ２１のソースに接続されている。このトランジスタＴ２１は、そのゲートがオペアンプ２１の出力端子に接続されるとともに、ドレインがＰチャネルＭＯＳトランジスタＴ２２のドレインに接続されている。

抵抗Ｒ２１の両端子間には、この抵抗Ｒ２１に流れる電流と抵抗値に応じた電位差が生じる。オペアンプ２１は、抵抗Ｒ２１とトランジスタＴ２１の間のノードの電位を、入力電圧Ｖｉと等しくするように、トランジスタＴ２１のゲート電圧を生成する。すなわち、抵抗Ｒ２１の第１端子の電圧が入力電圧Ｖｉになるように制御される。したがって、抵抗Ｒ２１の両端子間には、この抵抗Ｒ２１の抵抗値と、両端子間の電位差（入力電圧Ｖｉ）とに応じた電流Ｉ２１ａが流れる。このため、電流Ｉ２１ａは、

と表わすことができる。

上記トランジスタＴ２２のソースにはバイアス電圧ＶＢが供給される。また、トランジスタＴ２２のゲートは、同トランジスタＴ２２のドレインとＰチャネルＭＯＳトランジスタＴ２３のゲートとに接続されている。なお、バイアス電圧ＶＢは、入力電圧Ｖｉ、または図示しない電源回路により生成された電圧である。上記トランジスタＴ２３のソースには、バイアス電圧ＶＢが供給される。したがって、これらトランジスタＴ２２とトランジスタＴ２３とはカレントミラー回路に含まれる。ここで、トランジスタＴ２２とトランジスタＴ２３とは、同一の電気的特性を持つ。このため、このカレントミラー回路は、トランジスタＴ２２に流れる電流と同一の電流値の電流Ｉ２１（＝Ｖｉ／Ｒ２１）をトランジスタＴ２３に流す。

トランジスタＴ２３のドレインは、コンデンサＣ２１の第１端子とＮチャネルＭＯＳトランジスタＴ２４のドレインとに接続されている。コンデンサＣ１１の第２端子及びトランジスタＴ２４のソースはグランドに接続されている。このように、トランジスタＴ２４は、コンデンサＣ２１に並列に接続されている。なお、コンデンサＣ２１には、トランジスタＴ２３から入力電圧Ｖｉに依存した電流Ｉ２１が流れる。

トランジスタＴ２３，Ｔ２４間のノードＮ２は、オペアンプ２２の非反転入力端子に接続されている。このオペアンプ２２の反転入力端子には、出力電圧Ｖｏが供給される。このオペアンプ２２は、ノードＮ２の電圧ＶＮ２と出力電圧Ｖｏとの比較結果に応じた信号Ｓ２をＲＳ−ＦＦ回路２３のリセット端子に出力する。具体的には、オペアンプ２２は、電圧ＶＮ２が出力電圧Ｖｏよりも低いときにＬレベルの信号Ｓ２を出力する一方、電圧ＶＮ２が出力電圧Ｖｏよりも高くなるとＨレベルの信号Ｓ２を出力する。

ＲＳ−ＦＦ回路２３のセット端子には、比較器１０から信号Ｓ１が供給される。このＲＳ−ＦＦ回路２３は、Ｈレベルの信号Ｓ１に応答してＨレベルのメイン側パルス信号ＰＨを出力する一方、Ｈレベルの信号Ｓ２に応答してＬレベルのメイン側パルス信号ＰＨを出力する。すなわち、ＲＳ−ＦＦ回路２３に対して、Ｈレベルの信号Ｓ１はセット信号であるとともに、Ｈレベルの信号Ｓ２はリセット信号である。そして、ＲＳ−ＦＦ回路２３の出力端子から出力されるメイン側パルス信号ＰＨは、同期側タイマ３０とＡＳＴ５０とに供給される。

また、ＲＳ−ＦＦ回路２３は、Ｈレベルの信号Ｓ１に応答してＬレベルの反転信号ＰＨｘを出力する一方、Ｈレベルの信号Ｓ２に応答してＨレベルの反転信号ＰＨｘを出力する。そして、ＲＳ−ＦＦ回路２３の反転出力端子から出力される反転信号ＰＨｘは、トランジスタＴ２４のゲートに供給される。

ここで、メイン側パルス信号ＰＨがＨレベルであるときにメイン側のトランジスタＴ１（図１参照）がオンする一方、メイン側パルス信号ＰＨがＬレベルであるときにトランジスタＴ１がオフする。これに対し、トランジスタＴ２４は、反転信号ＰＨｘがＨレベルであるとき、つまりメイン側パルス信号ＰＨがＬレベルであるときに（トランジスタＴ１がオフのときに）オンする。このようにトランジスタＴ２４がオンすると、コンデンサＣ２１の両端子が互いに接続されるため、コンデンサＣ２１の第１端子（ノードＮ２）の電圧ＶＮ２はグランドレベルになる。一方、トランジスタＴ２４は、反転信号ＰＨｘがＬレベルであるとき、つまりメイン側パルス信号ＰＨがＨレベルであるときに（トランジスタＴ１がオンのときに）オフする。このようにトランジスタＴ２４がオフすると、コンデンサＣ２１は、トランジスタＴ２３から供給される電流Ｉ２１（入力電圧Ｖｉに依存した電流）により充電される。この結果、ノードＮ２の電圧ＶＮ２は、グランドレベルから入力電圧Ｖｉに応じて上昇する。

すなわち、メイン側タイマ２０は、メイン側のトランジスタＴ１がオフしているときにコンデンサＣ２１の両端子間を短絡することにより、ノードＮ２の電圧ＶＮ２をグランドレベルにリセットする。次に、メイン側タイマ２０は、トランジスタＴ１がオンすると、コンデンサＣ２１の充電を開始する。その結果、ノードＮ２の電圧ＶＮ２が入力電圧Ｖｉに応じて上昇する。そして、この電圧ＶＮ２が出力電圧Ｖｏよりも高くなると、オペアンプ２２からＨレベルの信号Ｓ２（リセット信号）が出力される。すると、メイン側パルス信号ＰＨがＬレベルに立ち下がり、メイン側のトランジスタＴ１がオフする。したがって、メイン側パルス信号ＰＨがＨレベルに立ち上がってからＨレベルの信号Ｓ２（リセット信号）が出力されるまでの期間（メイン側パルス信号ＰＨのパルス幅）は、入力電圧Ｖｉと出力電圧Ｖｏに依存する。具体的には、メイン側のトランジスタＴ１がオンしている時間、つまりオン時間Ｔｏｎは、

と表わすことができる。

ところで、入力電圧Ｖｉと出力電圧Ｖｏが安定している場合、出力電圧Ｖｏは、入力電圧Ｖｉと、メイン側のトランジスタＴ１のオンデューティとに応じた電圧になる。トランジスタＴ１のオンデューティは、トランジスタＴ１をオンする周期、すなわちスイッチング周期Ｔと、トランジスタＴ１のオン時間Ｔｏｎとの比で表わされる。したがって、出力電圧Ｖｏは、

となる。

スイッチング周期Ｔは、オン時間Ｔｏｎと、トランジスタＴ１がオフしている時間（オフ時間Ｔｏｆｆ）との合計値である。したがって、オン時間Ｔｏｎは、

と表わすこともでき、オフ時間Ｔｏｆｆは、

と表わすことができる。上記式（２）及び式（４）から、

という関係が成り立つ。

次に、同期側タイマ３０の一例を図３に従って説明する。
図３に示すように、同期側タイマ３０は、オペアンプ３１，３２と、抵抗Ｒ３１と、コンデンサＣ３１と、トランジスタＴ３１〜Ｔ３４と、オア回路３３と、Ｄ−フリップフロップ回路（Ｄ−ＦＦ回路）３４とを含む。

オペアンプ３１の非反転入力端子には入力電圧Ｖｉが供給される。オペアンプ３１の反転入力端子は抵抗Ｒ３１の第１端子に接続されるとともに、その抵抗Ｒ３１の第２端子はグランドに接続されている。また、抵抗Ｒ３１の第１端子はＮチャネルＭＯＳトランジスタＴ３１のソースに接続されている。このトランジスタＴ３１は、そのゲートがオペアンプ３１の出力端子に接続されるとともに、ドレインがＰチャネルＭＯＳトランジスタＴ３２のドレインに接続されている。

抵抗Ｒ３１の両端子間には、この抵抗Ｒ３１に流れる電流と抵抗値に応じた電位差が生じる。オペアンプ３１は、抵抗Ｒ３１とトランジスタＴ３１の間のノードの電位を、入力電圧Ｖｉと等しくするように、トランジスタＴ３１のゲート電圧を生成する。すなわち、抵抗Ｒ３１の第１端子の電圧が入力電圧Ｖｉになるように制御される。したがって、抵抗Ｒ３１の両端子間には、この抵抗Ｒ３１の抵抗値と、両端子間の電位差（入力電圧Ｖｉ）とに応じた電流Ｉ３１ａが流れる。このため、電流Ｉ３１ａは、

と表わすことができる。

上記トランジスタＴ３２のソースにはバイアス電圧ＶＢが供給される。また、トランジスタＴ３２のゲートは、同トランジスタＴ３２のドレインとＰチャネルＭＯＳトランジスタＴ３３のゲートとに接続されている。上記トランジスタＴ３２のソースには、バイアス電圧ＶＢが供給される。したがって、これらトランジスタＴ３２とトランジスタＴ３３とはカレントミラー回路に含まれる。ここで、トランジスタＴ３２とトランジスタＴ３３とは、同一の電気的特性を持つ。このため、このカレントミラー回路は、トランジスタＴ３２に流れる電流と同一の電流値の電流Ｉ３１（＝Ｖｉ／Ｒ３１）をトランジスタＴ３３に流す。

トランジスタＴ３３のドレインは、コンデンサＣ３１の第１端子とＮチャネルＭＯＳトランジスタＴ３４のドレインとに接続されている。コンデンサＣ３１の第２端子及びトランジスタＴ３４のソースはグランドに接続されている。このように、トランジスタＴ３４は、コンデンサＣ３１に並列に接続されている。なお、コンデンサＣ３１には、上記電流Ｉ３１に応じた電流Ｉｃ１が流れる。

トランジスタＴ３３，Ｔ３４間のノードＮ３は、オペアンプ３２の非反転入力端子に接続されている。このオペアンプ３２の反転入力端子には、入力電圧Ｖｉ及び出力電圧Ｖｏに依存した第１電圧Ｖ１（＝Ｖｉ−Ｖｏ）が供給される。このオペアンプ３２は、ノードＮ３の電圧ＶＮ３と第１電圧Ｖ１との比較結果に応じた信号Ｓ３をオア回路３３に出力する。具体的には、オペアンプ３２は、電圧ＶＮ３が第１電圧Ｖ１よりも低いときにＬレベルの信号Ｓ３を出力する一方、電圧ＶＮ３が第１電圧Ｖ１よりも高くなるとＨレベルの信号Ｓ３を出力する。

オア回路３３には、オペアンプ３２からの信号Ｓ３と併せて、比較器１０（図１参照）からの信号Ｓ１が供給される。オア回路３３は、オペアンプ３２からの信号Ｓ３と比較器１０からの信号Ｓ１とを論理和演算して信号Ｓ４を生成する。具体的には、オア回路３３は、信号Ｓ１，Ｓ３のいずれか一方がＨレベルである場合には、Ｈレベルの信号Ｓ４（リセット信号）を生成する。また、オア回路３３は、信号Ｓ１，Ｓ３の両方がＬレベルである場合には、Ｌレベルの信号Ｓ４を生成する。この信号Ｓ４は、Ｄ−ＦＦ回路３４のリセット端子に入力される。

Ｄ−ＦＦ回路３４の入力端子には、高電位側電源電圧ＶＤＤが供給される。また、Ｄ−ＦＦ回路３４の反転クロック端子には、メイン側パルス信号ＰＨが供給される。このＤ−ＦＦ回路３４は、メイン側パルス信号ＰＨの立ち下がりエッジに同期して、入力端子に入力される電源電圧ＶＤＤのレベルを持つ同期側パルス信号ＰＬ、すなわちＨレベルの同期側パルス信号ＰＬを出力する。また、Ｄ−ＦＦ回路３４は、Ｈレベルの信号Ｓ４（リセット信号）に応答して、Ｌレベルの同期側パルス信号ＰＬを出力する。そして、Ｄ−ＦＦ回路３４の出力端子から出力される同期側パルス信号ＰＬは、調整回路４０とＡＳＴ５０とに供給される。

また、Ｄ−ＦＦ回路３４は、メイン側パルス信号ＰＨの立ち下がりエッジに同期してＬレベルの反転信号ＰＬｘを出力する一方、Ｈレベルの信号Ｓ４に応答してＨレベルの反転信号ＰＬｘを出力する。そして、Ｄ−ＦＦ回路３４の反転出力端子から出力される反転信号ＰＬｘは、トランジスタＴ３４のゲートに供給される。

ここで、同期側パルス信号ＰＬがＨレベルであるときに同期側のトランジスタＴ２（図１参照）がオンする一方、同期側パルス信号ＰＬがＬレベルであるときにトランジスタＴ２がオフする。これに対し、トランジスタＴ３４は、反転信号ＰＬｘがＨレベルであるとき、つまり同期側パルス信号ＰＬがＬレベルであるときに（トランジスタＴ２がオフのときに）オンする。このようにトランジスタＴ３４がオンすると、コンデンサＣ３１の両端子が互いに接続されるため、コンデンサＣ３１の第１端子（ノードＮ３）の電圧ＶＮ３はグランドレベルになる。一方、トランジスタＴ３４は、反転信号ＰＬｘがＬレベルであるとき、つまり同期側パルス信号ＰＬがＨレベルであるときに（トランジスタＴ２がオンのときに）オフする。このようにトランジスタＴ３４がオフすると、コンデンサＣ３１は、トランジスタＴ３３から供給される電流Ｉ３１に応じた電流Ｉｃ１により充電される。この結果、ノードＮ３の電圧ＶＮ３は、グランドレベルから入力電圧Ｖｉに応じて上昇する。

すなわち、同期側タイマ３０は、同期側のトランジスタＴ２がオフしているときにコンデンサＣ３１の両端子間を短絡することにより、ノードＮ３の電圧ＶＮ３をグランドレベルにリセットする。次に、同期側タイマ３０は、トランジスタＴ２がオンすると、コンデンサＣ３１の充電を開始する。その結果、ノードＮ３の電圧ＶＮ３が入力電圧Ｖｉに応じて上昇する。そして、この電圧ＶＮ３が第１電圧Ｖ１（＝Ｖｉ−Ｖｏ）よりも高くなると、オペアンプ３２からＨレベルの信号Ｓ３が出力され、オア回路３３からＨレベルの信号Ｓ４（リセット信号）が出力される。すると、同期側パルス信号ＰＬがＬレベルに立ち下がり、メイン側のトランジスタＴ１がオフする。したがって、同期側パルス信号ＰＬがＨレベルに立ち上がってからＨレベルの信号Ｓ３が出力されるまでの期間（同期側パルス信号ＰＬのパルス幅）は、入力電圧Ｖｉと出力電圧Ｖｏに依存する。具体的には、同期側パルス信号ＰＬがＨレベルに立ち上がってからＨレベルの信号Ｓ３が出力されるまでの時間Ｔｓ１は、

と表わすことができる。ここで、本実施形態では、抵抗Ｒ２１，Ｒ３１の抵抗値を同一値に設定しており、コンデンサＣ２１，Ｃ３１の容量値を同一値に設定している。このため、上記時間Ｔｓ１は、

と表わすことができる。

さらに、同期側パルス信号ＰＬのパルス幅、つまり同期側のトランジスタＴ２のオン期間は、調整回路４０から入力される調整信号ＳＧ１に応じて微調整される。すなわち、上記式（９）で表わされる時間Ｔｓ１は、調整信号ＳＧ１によって調整されず、同期側タイマ３０のみによって設定される時間である。

一方、オペアンプ３２からＨレベルの信号Ｓ３が出力される前に、比較器１０からＨレベルの信号Ｓ１が出力される場合（例えば、ＣＣＭの場合）には、そのＨレベルの信号Ｓ１に応答して同期側パルス信号ＰＬが立ち下がる。

ここで、第１電圧Ｖ１を生成する回路の一例を図４に従って説明する。
図４に示すように、オペアンプ３５の非反転入力端子には、入力電圧Ｖｉが抵抗Ｒ３２を介して供給される。また、オペアンプ３５の反転入力端子には、出力電圧Ｖｏが抵抗Ｒ３３を介して供給される。このオペアンプ３５の出力端子は、ＮチャネルＭＯＳトランジスタＴ３５，Ｔ３６のゲートに接続されている。これらトランジスタＴ３５，Ｔ３６のソースはグランドに接続されている。

トランジスタＴ３５のドレインはオペアンプ３５の非反転入力端子に接続されている。また、トランジスタＴ３６のドレインは、ＰチャネルＭＯＳトランジスタＴ３７のドレインに接続されている。

上記トランジスタＴ３７のソースにはバイアス電圧ＶＢが供給される。また、トランジスタＴ３７のゲートは、同トランジスタＴ３７のドレインとＰチャネルＭＯＳトランジスタＴ３８のゲートとに接続されている。上記トランジスタＴ３８のソースには、バイアス電圧ＶＢが供給される。したがって、これらトランジスタＴ３７とトランジスタＴ３８とはカレントミラー回路に含まれる。ここで、トランジスタＴ３７とトランジスタＴ３８とは、同一の電気的特性を持つ。このため、このカレントミラー回路は、トランジスタＴ３７に流れる電流と同一の電流値の電流をトランジスタＴ３８に流す。

トランジスタＴ３８のドレインが抵抗Ｒ３４の第１端子に接続されるとともに、その抵抗Ｒ３４の第２端子がグランドに接続されている。ここで、抵抗Ｒ３２〜Ｒ３４の抵抗値は同一値に設定されている。そして、トランジスタＴ３８と抵抗Ｒ３４との間のノードからは、トランジスタＴ３８のドレイン電流が抵抗Ｒ３４によって電流電圧変換されて上記第１電圧Ｖ１（＝Ｖｉ−Ｖｏ）として出力される。

次に、同期整流期間調整回路４０の一例を図３に従って説明する。
図３に示すように、調整回路４０は、比較器４１，４２と、アンド回路４３，４４と、オア回路４５と、Ｄ−ＦＦ回路４６と、ワンショット回路４７，４８と、スイッチＳＷ１，ＳＷ２と、電流源Ａ１，Ａ２と、コンデンサＣ４１と、トランスコンダクタンスアンプ４９とを含む。

ここで、ノードＬＸの電圧ＶＬＸは、同期側のトランジスタＴ２のオフするタイミングによってその挙動が図５（ａ）〜（ｃ）に示されるように変化する。すなわち、理想的な場合、つまりコイル電流ＩＬがゼロのときにトランジスタＴ２がオフされる場合には、図５（ａ）に示すように、トランジスタＴ２がオフした時のノードＬＸの電圧ＶＬＸがほぼ０（ゼロ）Ｖとなる。また、同期側のトランジスタＴ２のオフタイミングが速い場合、つまりコイル電流ＩＬの逆流が発生する前にトランジスタＴ２がオフされる場合には、図５（ｂ）に示すように、トランジスタＴ２がオフした時のノードＬＸの電圧ＶＬＸは０Ｖよりも低い電圧値となる。逆に、同期側のトランジスタＴ２のオフタイミングが遅い場合、つまりコイル電流ＩＬの逆流が発生した後にトランジスタＴ２がオフされる場合には、図５（ｃ）に示すように、トランジスタＴ２がオフした時のノードＬＸの電圧ＶＬＸは０Ｖよりも高い電圧値となる。このため、トランジスタＴ２がオフした時のノードＬＸの電圧ＶＬＸの電圧値を監視することで、トランジスタＴ２のオフタイミングが速いか遅いかを判断することができる。

比較器４１の非反転入力端子には、トランジスタＴ１，Ｔ２間のノードＬＸの電圧ＶＬＸが供給される。また、比較器４１の反転入力端子には、第１基準電圧Ｖｒ１が供給される。ここで、この第１基準電圧Ｖｒ１は、正の電位（例えば、＋０．２Ｖ）に設定されている。この比較器４１は、ノードＬＸの電圧ＶＬＸと第１基準電圧Ｖｒ１との比較結果に応じた信号Ｓ５をアンド回路４３に出力する。具体的には、比較器４１は、電圧ＶＬＸが第１基準電圧Ｖｒ１よりも低いときにＬレベルの信号Ｓ５を出力する一方、電圧ＶＬＸが第１基準電圧Ｖｒ１よりも高いときにＨレベルの信号Ｓ５を出力する。すなわち、トランジスタＴ２のオフタイミングが遅いことに起因して電圧ＶＬＸが第１基準電圧Ｖｒ１よりも高くなると、Ｈレベルの信号Ｓ５が出力される。

比較器４２の反転入力端子は、トランジスタＴ１，Ｔ２間のノードＬＸの電圧ＶＬＸが供給される。また、比較器４２の非反転入力端子には、第２基準電圧Ｖｒ２が供給される。ここで、この第２基準電圧Ｖｒ２は、負の電位（例えば、−０．２Ｖ）に設定されている。この比較器４２は、ノードＬＸの電圧ＶＬＸと第２基準電圧Ｖｒ２との比較結果に応じた信号Ｓ６をアンド回路４４に出力する。具体的には、比較器４２は、電圧ＶＬＸが第２基準電圧Ｖｒ２よりも高いときにＬレベルの信号Ｓ６を出力する一方、電圧ＶＬＸが第２基準電圧Ｖｒ２よりも低いときにＨレベルの信号Ｓ６を出力する。すなわち、トランジスタＴ２のオフタイミングが速いことに起因して電圧ＶＬＸが第２基準電圧Ｖｒ２よりも低くなると、Ｈレベルの信号Ｓ６が出力される。

アンド回路４３，４４には、Ｄ−ＦＦ回路４６から出力される出力信号が供給される。アンド回路４３は、比較器４１からの信号Ｓ５とＤ−ＦＦ回路４６の出力信号とを論理積演算した結果を持つ出力信号を、オア回路４５とワンショット回路４７とに出力する。アンド回路４４は、比較器４２からの信号Ｓ６とＤ−ＦＦ回路４６の出力信号とを論理積演算した結果を持つ出力信号を、オア回路４５とワンショット回路４７とに出力する。

オア回路４５には、比較器１０（図１参照）から信号Ｓ１が供給される。このオア回路４５は、アンド回路４３，４４の出力信号と比較器１０からの信号Ｓ１とを論理和演算して信号Ｓ７を生成する。具体的には、オア回路４５は、入力される信号のいずれか一つがＨレベルである場合には、Ｈレベルの信号Ｓ７（リセット信号）を生成する。また、オア回路４５は、入力される信号の全てがＬレベルである場合には、Ｌレベルの信号Ｓ７を生成する。この信号Ｓ７は、Ｄ−ＦＦ回路４６のリセット端子に供給される。

Ｄ−ＦＦ回路４６の入力端子には、高電位側電源電圧ＶＤＤが供給される。また、Ｄ−ＦＦ回路４６の反転クロック端子には、同期側パルス信号ＰＬが供給される。このＤ−ＦＦ回路４６は、同期側パルス信号ＰＬの立ち下がりエッジに同期して、入力端子に入力される電源電圧ＶＤＤのレベルを持つ出力信号、すなわちＨレベルの出力信号を出力する。このように、Ｄ−ＦＦ回路４６は、同期側のトランジスタＴ２がオフされるときにＨレベルの出力信号をアンド回路４３，４４に出力する。

このとき、比較器４１からＨレベルの信号Ｓ５が出力されると（トランジスタＴ２のオフタイミングが速い場合）、アンド回路４３からＨレベルの出力信号が出力される。また、比較器４２からＨレベルの信号Ｓ６が出力されると（トランジスタＴ２のオフタイミングが遅い場合）、アンド回路４４からＨレベルの出力信号が出力される。また、フィードバック電圧ＶＦＢが基準電圧Ｖｒよりも低くなると、比較器１０からＨレベルの信号Ｓ１が出力される。上記いずれの場合であっても、オア回路４５からＨレベルの信号Ｓ７が出力されることになる。このＨレベルの信号Ｓ７（リセット信号）に応答して、Ｄ−ＦＦ回路４６は、Ｌレベルの出力信号をアンド回路４３，４４に出力する。すると、アンド回路４３，４４は、比較器４１，４２から出力される信号Ｓ５，Ｓ６に関わらず、常にＬレベルの出力信号を出力する。すなわち、この場合のアンド回路４３，４４はそれぞれ、比較器４１，４２の信号Ｓ５，Ｓ６を無効にする無効回路として機能する。

ワンショット回路４７は、アンド回路４３から出力されるＨレベルの出力信号に応答して、固定時間だけＨレベルとなる制御信号Ｓ８をスイッチＳＷ１に出力する。ワンショット回路４８は、アンド回路４４から出力されるＨレベルの出力信号に応答して、固定時間だけＨレベルとなる制御信号Ｓ９をスイッチＳＷ２に出力する。

本実施形態では、比較器４１，４２、アンド回路４３，４４、オア回路４５、Ｄ−ＦＦ回路４６及びワンショット回路４７，４８が、電圧ＶＬＸと第１及び第２基準電圧Ｖｒ１，Ｖｒ２との大小関係に対応する制御信号Ｓ８，Ｓ９を生成する検出回路として機能する。

スイッチＳＷ１の第１端子は電流源Ａ１の第１端子に接続され、スイッチＳＷ１の第２端子はスイッチＳＷ２の第１端子に接続されている。電流源Ａ１の第２端子には、バイアス電圧ＶＢが供給される。スイッチＳＷ２の第２端子は電流源Ａ２の第１端子に接続され、その電流源Ａ２の第２端子はグランドに接続されている。スイッチＳＷ１は、Ｈレベルの制御信号Ｓ８に応答してオンし、Ｌレベルの制御信号Ｓ８に応答してオフする。また、スイッチＳＷ２は、Ｈレベルの制御信号Ｓ９に応答してオンし、Ｌレベルの制御信号Ｓ９に応答してオフする。これらスイッチＳＷ１，ＳＷ２間のノードＮ４はコンデンサＣ４１の第１端子に接続されるとともに、そのコンデンサＣ４１の第２端子はグランドに接続されている。また、上記ノードＮ４は、トランスコンダクタンスアンプ（ｇｍアンプ）４９の非反転入力端子に接続されている。なお、電流源Ａ１，Ａ２は、それぞれ所定の電流を流す。

ｇｍアンプ４９の非反転入力端子には、基準電圧Ｖｒ３が供給される。このｇｍアンプ４９の出力端子は、上記同期側タイマ３０のノードＮ３に接続されている。ｇｍアンプ４９は、コンデンサＣ４１の第１端子（上記ノードＮ４）の電圧ＶＮ４と基準電圧Ｖｒ３との電位差に応じた電流信号を調整信号ＳＧ１として同期側タイマ３０のノードＮ３に供給する。

本実施形態では、スイッチＳＷ１，ＳＷ２、電流源Ａ１，Ａ２、コンデンサＣ４１及びｇｍアンプ４９が、制御信号Ｓ８，Ｓ９に応じて、電圧ＶＬＸと第１及び第２基準電圧Ｖｒ１，Ｖｒ２との差が小さくなるようにトランジスタＴ２のオン期間を調整する調整回路として機能する。

このように構成された同期整流期間調整回路４０では、同期側のトランジスタＴ２がオフした時のノードＬＸの電圧ＶＬＸが第１基準電圧Ｖｒ１よりも高い場合（トランジスタＴ２のオフタイミングが遅い場合）に、比較器４１からＨレベルの信号Ｓ５が出力される。すると、ワンショット回路４７からＨレベルの制御信号Ｓ８が出力されるため、スイッチＳＷ１がオンされ、電流源Ａ１が流す電流によってコンデンサＣ４１が充電される。これにより、コンデンサＣ４１の第１端子（上記ノードＮ４）の電圧ＶＮ４は、電流源Ａ１が流す電流に応じて上昇する。このとき、電圧ＶＮ４が基準電圧Ｖｒ３よりも高くなると、ｇｍアンプ４９から吐き出される調整信号ＳＧ１の電流値が増大する。すると、同期側タイマ３０のコンデンサＣ３１に流れる電流Ｉｃ１が増大することになるため、ノードＮ３の電圧ＶＮ３の上昇が急峻となる。これにより、オペアンプ３２からＨレベルの信号Ｓ３（リセット信号）が出力されるタイミングが速くなるため、同期側のトランジスタＴ２のオフタイミングを速くすることができる。

一方、同期側のトランジスタＴ２がオフした時のノードＬＸの電圧ＶＬＸが第２基準電圧Ｖｒ２よりも低い場合（トランジスタＴ２のオフタイミングが速い場合）に、比較器４２からＨレベルの信号Ｓ６が出力される。すると、ワンショット回路４８からＨレベルの制御信号Ｓ９が出力されるため、スイッチＳＷ２がオンされ、電流源Ａ２が流す電流に応じてコンデンサＣ４１に蓄えられた電荷が放電される。これにより、コンデンサＣ４１の第１端子（上記ノードＮ４）の電圧ＶＮ４は、電流源Ａ２が流す電流に応じて低下する。このとき、電圧ＶＮ４が基準電圧Ｖｒ３よりも低くなると、ｇｍアンプ４９に流入する調整信号ＳＧ１の電流値が増大する。すると、同期側タイマ３０のコンデンサＣ３１に流れる電流Ｉｃ１が減少することになるため、ノードＮ３の電圧ＶＮ３の上昇が緩やかになる。これにより、オペアンプ３２からＨレベルの信号Ｓ３（リセット信号）が出力されるタイミングが遅くなるため、同期側のトランジスタＴ２のオフタイミングを遅くすることができる。

次に、このように構成されたＤＣ−ＤＣコンバータ１の動作を図６〜図８に従って説明する。なお、図６〜図８において、横軸及び縦軸は、説明の簡便化のため、適宜拡大、縮小して示している。

まず、出力電流Ｉｏのピーク値が高くなる重負荷時（具体的には、電流連続モード時）におけるＤＣ−ＤＣコンバータ１の動作について説明する。
今、時刻ｔ０において、フィードバック電圧ＶＦＢが基準電圧Ｖｒよりも低くなると、比較器１０からＨレベルの信号Ｓ１が出力される。このＨレベルの信号Ｓ１に応答して、メイン側タイマ２０からＨレベルのメイン側パルス信号ＰＨが出力されるとともに、同期側タイマ３０からＬレベルの同期側パルス信号ＰＬが出力される。続いて、Ｌレベルの同期側パルス信号ＰＬに応答して制御信号ＤＬがＨレベルからＬレベルに遷移した後に、Ｈレベルのメイン側パルス信号ＰＨに応答して制御信号ＤＨがＬレベルからＨレベルに遷移する（時刻ｔ１）。そして、Ｈレベルの制御信号ＤＨに応答してメイン側のトランジスタＴ１がオンされ、Ｌレベルの制御信号ＤＬに応答して同期側のトランジスタＴ２がオフされる。すると、入力電圧ＶｉからコイルＬ１を介して出力端子Ｐｏに至る電流経路が形成され、コイルＬ１に流れるコイル電流ＩＬが増大してコイルＬ１にエネルギーが蓄積される。これにより、出力電圧Ｖｏ（フィードバック電圧ＶＦＢ）が徐々に上昇する（時刻ｔ１〜ｔ２）。

次に、上記Ｈレベルの信号Ｓ１が出力されてから所定時間が経過すると、メイン側タイマ２０からＬレベルのメイン側パルス信号ＰＨが出力される（時刻ｔ２）。このＬレベルのメイン側パルス信号ＰＨに応答して、Ｌレベルの制御信号ＤＨが出力されるとともに、Ｈレベルの同期側パルス信号ＰＬが出力される。その後、Ｈレベルの同期側パルス信号ＰＬに応答してＨレベルの制御信号ＤＬが出力される。このとき、Ｌレベルの制御信号ＤＨに応答してメイン側のトランジスタＴ１がオフされ、Ｈレベルの制御信号ＤＬに応答して同期側のトランジスタＴ２がオンされる。すると、グランドから出力端子Ｐｏに至る電流経路が形成され、この電流経路に流れるコイル電流ＩＬが減少してコイルＬ１に蓄積されたエネルギーが出力端子Ｐｏに向けて放出される。これにより、出力電圧Ｖｏ（フィードバック電圧ＶＦＢ）が徐々に減少する。そして、フィードバック電圧ＶＦＢが基準電圧Ｖｒよりも低くなると（時刻ｔ３）、再度、メイン側のトランジスタＴ１がオンされ、同期側のトランジスタＴ２がオフされる。

このような電流連続モード時においては、図６に示すように、メイン側のトランジスタＴ１がオフしているオフ時間Ｔｏｆｆと、同期側のトランジスタＴ２がオンしている時間Ｔｓ２との長さが略等しくなる。ここで、トランジスタＴ１のオフ時間Ｔｏｆｆは、上述したように、

と表わすことができ、さらに上記式（６）より、

と表わすことができる。したがって、同期側のトランジスタＴ２がオンしているオン時間Ｔｓ２は、

となる。上式より明らかなように、同期側のトランジスタＴ２がオンしている時間Ｔｓ２は、同期側パルス信号ＰＬがＨレベルに立ち上がってからＨレベルの信号Ｓ３が出力されるまでの時間Ｔｓ１と略等しくなる。

次に、出力電流Ｉｏのピーク値が低くなる軽負荷時（具体的には、電流不連続モード時）におけるＤＣ−ＤＣコンバータ１の動作について説明する。
今、時刻ｔ４において、フィードバック電圧ＶＦＢが基準電圧Ｖｒよりも低くなると、比較器１０からＨレベルの信号Ｓ１が出力される。このＨレベルの信号Ｓ１に応答して、重負荷時と同様に、メイン側のトランジスタＴ１がオンされ、同期側のトランジスタＴ２がオフされる。このようにトランジスタＴ１がオンされると、コイル電流ＩＬが徐々に増加するとともに、出力電圧Ｖｏが徐々に上昇する。次に、上記Ｈレベルの信号Ｓ１が出力されてから所定時間が経過すると、メイン側タイマ２０からＬレベルのメイン側パルス信号ＰＨが出力される（時刻ｔ５）。このＬレベルのメイン側パルス信号ＰＨに応答して、重負荷時と同様に、メイン側のトランジスタＴ１がオフされ、同期側のトランジスタＴ２がオンされる。このようにトランジスタＴ１がオフされると、コイル電流ＩＬが徐々に減少するとともに、出力電圧Ｖｏが徐々に低下する。

次に、Ｌレベルのメイン側パルス信号ＰＨが出力されてから所定時間Ｔｓ３が経過すると、同期側タイマ３０からＬレベルの同期側パルス信号ＰＬが出力される（時刻ｔ６）。このＬレベルの同期側パルス信号ＰＬに応答して同期側のトランジスタＴ２がオフされる。これにより、メイン側のトランジスタＴ１のオフ期間において、同期側のトランジスタＴ２がオフされ、両トランジスタＴ１，Ｔ２がオフされる。すると、コイル電流ＩＬが０Ａに維持されコイル電流ＩＬの変化が不連続となる（電流不連続モード）。その後、フィードバック電圧ＶＦＢが基準電圧Ｖｒよりも低くなると（時刻ｔ７）、再度、メイン側のトランジスタＴ１がオンされる。なお、同期側パルス信号ＰＬは、メイン側パルス信号ＰＨが立ち下がるまでＬレベルが維持される。

このように、電流不連続モードでは、同期側のトランジスタＴ２が所定時間Ｔｓ３だけオンされる。ここで、上記所定時間Ｔｓ３は、同期側パルス信号ＰＬがＨレベルに立ち上がってからＨレベルの信号Ｓ３が出力されるまでの時間Ｔｓ１を基準にした時間である。また、上述したように、電流連続モード時におけるトランジスタＴ２がオンしている時間Ｔｓ２は、上記時間Ｔｓ１に略等しい。このため、電流連続モード時におけるトランジスタＴ２のオン時間Ｔｓ２と、電流不連続モード時におけるトランジスタＴ２のオン時間Ｔｓ３とは、略等しいと言える。これにより、負荷が軽負荷に急変したとしても、上記時間Ｔｓ１（重負荷時におけるオン時間Ｔｓ２）を基準にして、その時間Ｔｓ１を微調整するだけによって、トランジスタＴ２のオン時間（オフタイミング）を最適化することができる。したがって、負荷急変後から短時間に同期側のトランジスタＴ２のオフタイミングを最適化することができる。

次に、調整回路４０によってトランジスタＴ２のオン時間（オフタイミング）を微調整する際のＤＣ−ＤＣコンバータ１の動作について図７及び図８に従って説明する。
まず、トランジスタＴ２のオフタイミングが速い場合の動作について図７に従って説明する。

今、時刻ｔ８において、Ｌレベルの同期側パルス信号ＰＬが出力されると、そのＬレベルの同期側パルス信号ＰＬに応答して、Ｌレベルの制御信号ＤＬが出力され、同期側のトランジスタＴ２がオフされる。この時のトランジスタＴ１，Ｔ２間のノードＬＸの電圧ＶＬＸが第２基準電圧Ｖｒ２よりも低い。このため、調整回路４０の比較器４２からＨレベルの信号Ｓ６が出力される。なお、このように電圧ＶＬＸが第２基準電圧Ｖｒ２（負の電位）よりも低い場合には、上述したように、トランジスタＴ２のオフタイミングが速い、すなわちトランジスタＴ２のオン時間が不足していると言える。そこで、以下に説明する動作によって、当該サイクルＰ１の次のサイクルＰ２におけるトランジスタＴ２のオフタイミングが遅くなるように、すなわちトランジスタＴ２のオン時間が長くなるように調整される。

上記Ｈレベルの信号Ｓ６が出力されると、ワンショット回路４８からＨレベルの制御信号Ｓ９が出力され、スイッチＳＷ２がオンされるため、電流源Ａ２が流す電流に応じてコンデンサＣ４１に蓄えられた電荷が放電される。これにより、コンデンサＣ４１の第１端子（ノードＮ４）の電圧ＶＮ４は、電流源Ａ２が流す電流に応じて低下する。このため、ｇｍアンプ４９から出力される調整信号ＳＧ１の電流値が減少する。具体的には、図７に示すように、電圧ＶＮ４が基準電圧Ｖｒ３よりも低くなると、ｇｍアンプ４９に流入する調整信号ＳＧ１の電流値が増大する。ここで設定された調整信号ＳＧ１は、次のサイクルＰ２のトランジスタＴ２のオン時間（オフタイミング）を設定する際に利用される。

その後、時刻ｔ９において、フィードバック電圧ＶＦＢが基準電圧Ｖｒよりも低くなると、比較器１０からＨレベルの信号Ｓ１が出力される。このＨレベルの信号Ｓ１に応答して、トランジスタＴ１がオンされ、トランジスタＴ２がオフされる。続いて、上記Ｈレベルの信号Ｓ１の出力から所定時間経過した時刻ｔ１０において、Ｌレベルのメイン側パルス信号ＰＨが出力され、そのＬレベルのメイン側パルス信号ＰＨに応答してＬレベルの制御信号ＤＨが出力される。また、上記Ｌレベルのメイン側パルス信号ＰＨに応答してＨレベルの同期側パルス信号ＰＬ及びＬレベルの反転信号ＰＬｘが出力される。これにより、この時刻ｔ１０から同期側タイマ３０内のコンデンサＣ３１の充電が開始される。このとき、前のサイクルＰ１において設定された調整信号ＳＧ１は、ｇｍアンプ４９に流入する電流である。このため、この調整信号ＳＧ１の電流値をＩｓｇとすると、コンデンサＣ３１に流れる電流Ｉｃ１は、

となる。したがって、Ｉｓｇ＝０（調整なし）の場合に比べて電流Ｉｃ１の電流値が小さくなる。この結果、ノードＮ３の電圧ＶＮ３が緩やかに上昇することになる。これにより、オペアンプ３２からＨレベルの信号Ｓ３（リセット信号）が出力されるタイミングが遅くなり、同期側パルス信号ＰＬの立ち下がりタイミングが前のサイクルＰ１よりも遅くなる。すなわち、時刻ｔ１０から同期側パルス信号ＰＬが立ち下がる時刻ｔ１１までの時間、つまり同期側パルス信号ＰＬのパルス幅ＰＬ２（トランジスタＴ２のオン時間）が前のサイクルＰ１における同期側パルス信号ＰＬのパルス幅ＰＬ１よりも長くなる。換言すると、同期側のトランジスタＴ２のオフタイミングを前のサイクルよりも遅くすることができる。

なお、図７の例では、時刻ｔ１１におけるノードＬＸの電圧ＶＬＸも第２基準電圧Ｖｒ２よりも低いため、上述した動作が再度繰り返し実行され、時刻ｔ１２においてトランジスタＴ２のオフタイミングが最適化されている。

次に、トランジスタＴ２のオフタイミングが遅い場合の動作について図８に従って説明する。
今、時刻ｔ１３において、Ｌレベルの同期側パルス信号ＰＬが出力されると、そのＬレベルの同期側パルス信号ＰＬに応答して、Ｌレベルの制御信号ＤＬが出力され、同期側のトランジスタＴ２がオフされる。この時のトランジスタＴ１，Ｔ２間のノードＬＸの電圧ＶＬＸが第１基準電圧Ｖｒ１よりも高い。このため、調整回路４０の比較器４１からＨレベルの信号Ｓ５が出力される。なお、このように電圧ＶＬＸが第１基準電圧Ｖｒ１（正の電位）よりも高い場合には、上述したように、トランジスタＴ２のオフタイミングが遅い、すなわちトランジスタＴ２のオン時間が長いと言える。そこで、以下に説明する動作によって、当該サイクルＰ３の次のサイクルＰ４におけるトランジスタＴ２のオフタイミングが速くなるように、すなわちトランジスタＴ２のオン時間が短くなるように調整される。

上記Ｈレベルの信号Ｓ５が出力されると、ワンショット回路４７からＨレベルの制御信号Ｓ８が出力され、スイッチＳＷ１がオンされるため、電流源Ａ１が流す電流によってコンデンサＣ４１が充電される。これにより、コンデンサＣ４１の第１端子（ノードＮ４）の電圧ＶＮ４は、電流源Ａ１が流す電流に応じて上昇する。このため、ｇｍアンプ４９から出力される調整信号ＳＧ１の電流値が増加する。具体的には、電圧ＶＮ４が基準電圧Ｖｒ３よりも高くなると、ｇｍアンプ４９から吐き出される調整信号ＳＧ１の電流値が増加する。すると、同期側タイマ３０のコンデンサＣ３１に流れる電流Ｉｃ１が増加することになるため、ノードＮ３の電圧ＶＮ３の上昇が急峻になる。これにより、次のサイクルＰ４において、オペアンプ３２からＨレベルの信号Ｓ３（リセット信号）が出力されるタイミングを速くすることができる。具体的には、次のサイクルＰ４における同期側パルス信号ＰＬのパルス幅ＰＬ４を、当該サイクルＰ３における同期側パルス信号ＰＬのパルス幅ＰＬ３よりも短くすることができる。換言すると、次のサイクルにおいて、同期側のトランジスタＴ２のオフタイミングを速くすることができる。

このように図７及び図８に従って説明した動作が繰り返し実行されることにより、トランジスタＴ２のオン時間（オフタイミング）を最適化することができる。
以上説明したように、本実施形態によれば、以下の効果を奏することができる。

（１）同期側のトランジスタＴ２がオフした時のノードＬＸの電圧ＶＬＸと第１及び第２基準電圧Ｖｒ１，Ｖｒ２との大小関係に基づいて、これら電圧ＶＬＸと基準電圧Ｖｒ１，Ｖｒ２との差を小さくするようにトランジスタＴ２のオフタイミングを調整するようにした。これにより、同期側のトランジスタＴ２がオフした時のノードＬＸの電圧ＶＬＸと第１及び第２基準電圧Ｖｒ１，Ｖｒ２との大小関係の判定のみで、トランジスタＴ２のオフタイミング（オン時間）を調整することができる。このため、従来技術のように容量への充電量とその容量からの電荷の引き抜き量とを釣り合わせる必要がないため、従来技術で発生するようなオフセット時間をなくすことができる。すなわち、本実施形態のＤＣ−ＤＣコンバータ１では、コイル電流ＩＬが０Ａになるタイミング（もしくはそのタイミングに限りなく近いタイミング）でトランジスタＴ２をオフさせることができる。したがって、ＤＣ−ＤＣコンバータ１では、その変換効率を向上させることができる。

また、コイル電流ＩＬの逆流を検出する構成が必要ないため、その構成のプロセスばらつき等に起因してＤＣ−ＤＣコンバータの変換効率が悪化するという問題の発生を未然に防止することができる。

さらに、同期整流期間調整回路４０等の回路構成にプロセスばらつき等が発生したとしても、そのばらつき等が発生した状態においてトランジスタＴ２のオフタイミングが最適化されるため、上記ばらつき等に起因して変換効率が低下することを好適に抑制することができる。

（２）トランジスタＴ２がオフした時の電圧ＶＬＸが正の電位であるか負の電位であるかに基づいて、その電圧ＶＬＸが０ＶになるようにトランジスタＴ２のオフタイミングを調整するようにした。具体的には、トランジスタＴ２がオフした時の電圧ＶＬＸが正の電位であるときには、トランジスタＴ２のオフタイミングが遅い場合であるため、そのトランジスタＴ２のオフタイミングを速くするように（電圧ＶＬＸが低くなるように）調整する。また、トランジスタＴ２がオフした時の電圧ＶＬＸが負の電位であるときには、トランジスタＴ２のオフタイミングが速い場合であるため、そのトランジスタＴ２のオフタイミングを遅くするように（電圧ＶＬＸが高くなるように）調整する。このような動作により、トランジスタＴ２がオフした時の電圧ＶＬＸが０Ｖになると、コイル電流ＩＬが０ＡになるタイミングでトランジスタＴ２がオフされたことになる。したがって、このような動作により、トランジスタＴ２のオフタイミングを最適なタイミングに確実に収束させることができる。

（３）メイン側のトランジスタＴ１のオン時間を設定するメイン側パルス信号ＰＨを生成するメイン側タイマ２０と、同期側のトランジスタＴ２のオン時間を設定する同期側パルス信号ＰＬを生成する同期側タイマ３０と、同期側パルス信号ＰＬのパルス幅を調整する調整回路４０とを設けるようにした。この構成では、メイン側のトランジスタＴ１のオン時間がメイン側パルス信号ＰＨによって固定時間に設定されているため、負荷急変等に関係なく、トランジスタＴ２のオフタイミングの最適化については、同期側タイマ３０で設定される時間Ｔｓ１からの微調整によって行われる。したがって、負荷が軽負荷に急変したとしても、その負荷急変後から短時間にトランジスタＴ２のオフタイミングを最適化することができる。

なお、上記第１実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第１実施形態では、同期側のトランジスタＴ２がオフした時のノードＬＸの電圧ＶＬＸと第１及び第２基準電圧Ｖｒ１，Ｖｒ２との大小関係に基づいて、トランジスタＴ２のオン時間を調整することで、トランジスタＴ２のオフタイミングを最適化するようにした。これに限らず、例えば同期側のトランジスタＴ２がオフした時のノードＬＸの電圧ＶＬＸと第１及び第２基準電圧Ｖｒ１，Ｖｒ２との大小関係に基づいて、トランジスタＴ１のオン時間を調整することで、トランジスタＴ２のオフタイミングを最適化するようにしてもよい。この場合、例えばメイン側タイマ２０、同期側タイマ３０及び調整回路４０を図９及び図１０に示されるメイン側タイマ２０ａ、同期側タイマ３０ａ及び調整回路４０ａに変更してもよい。すなわち、調整回路４０ａ内のｇｍアンプ４９ａの出力端子を、同期側タイマ３０ａのノードＮ３ではなく、メイン側タイマ２０ａのノードＮ２に接続する。詳述すると、ｇｍアンプ４９ａの反転入力端子には、スイッチＳＷ１，ＳＷ２間のノードＮ４の電圧ＶＮ４が供給される。そして、ｇｍアンプ４９ａの非反転入力端子には、基準電圧Ｖｒ３が供給される。このｇｍアンプ４９ａは、ノードＮ４の電圧ＶＮ４と基準電圧Ｖｒ３との電位差に応じた電流信号を調整信号ＳＧ２としてメイン側タイマ２０ａのノードＮ２に供給する。

このように構成されたメイン側タイマ２０ａ及び同期整流期間調整回路４０ａでは、同期側のトランジスタＴ２がオフした時のノードＬＸの電圧ＶＬＸが第１基準電圧Ｖｒ１よりも高い場合（図１１の時刻ｔ１５参照）、つまりトランジスタＴ２のオフタイミングが遅い場合に、比較器４１からＨレベルの信号Ｓ５が出力される。すると、ワンショット回路４７からＨレベルの制御信号Ｓ８が出力されるため、スイッチＳＷ１がオンされ、電流源Ａ１が流す電流によってコンデンサＣ４１が充電される。このとき、電圧ＶＮ４が基準電圧Ｖｒ３よりも高くなると、ｇｍアンプ４９ａに流入する調整信号ＳＧ２の電流値が増大する。すると、メイン側タイマ２０ａのコンデンサＣ２１に流れる電流Ｉｃ２が減少することになるため、ノードＮ２の電圧ＶＮ２の上昇が緩やかになる。これにより、オペアンプ２２からＨレベルの信号Ｓ２（リセット信号）が出力されるタイミングが遅くなり、メイン側パルス信号ＰＨの立ち下がりタイミングが遅くなる。この結果、当該サイクルＰ５の次のサイクルＰ６において、メイン側のトランジスタＴ１のオン時間Ｔｏｎが長くなる。具体的には、当該サイクルＰ５におけるトランジスタＴ１のオン時間Ｔｏｎ１よりも、次のサイクルＰ６におけるトランジスタＴ１のオン時間Ｔｏｎ２の方が長くなる。これにより、トランジスタＴ２がオフする時の電圧ＶＬＸを０Ｖに近づけることができ、同期側のトランジスタＴ２のオフタイミングを最適なタイミングに近づけることができる。なお、電流不連続モードでは、同期側タイマ３０ａによって生成される同期側パルス信号ＰＬのパルス幅（＝上記時間Ｔｓ１）は固定である。

・上記第１実施形態において、メイン側タイマ２０，２０ａを、信号Ｓ１の立ち上がりタイミングから、入力電圧Ｖｉと出力電圧Ｖｏに依存した時間だけＨレベルとなるメイン側パルス信号ＰＨを出力するように構成した。このメイン側タイマ２０，２０ａの構成を適宜変更してもよい。例えば、メイン側タイマ２０を固定された時間だけＨレベルのメイン側パルス信号ＰＨを出力するように構成してもよい。

・上記第１実施形態における同期側タイマ３０，３０ａの構成を適宜変更してもよい。
・上記第１実施形態における同期整流期間調整回路４０，４０ａの構成を適宜変更してもよい。

・上記第１実施形態では、コンパレータ方式のＤＣ−ＤＣコンバータ１に具体化したが、これに制限されない。例えばエラーアンプを用いたＤＣ−ＤＣコンバータに具体化してもよい。

・上記第１実施形態では、出力電圧Ｖｏを抵抗Ｒ１，Ｒ２にて分圧した分圧電圧をフィードバック電圧ＶＦＢとしたが、これに限らず、例えば出力電圧Ｖｏそのものをフィードバック電圧ＶＦＢとしてもよい。

・上記第１実施形態では、スイッチ回路の一例としてＮチャネルＭＯＳトランジスタを開示したが、ＰチャネルＭＯＳトランジスタを用いてもよい。また、スイッチ回路としてバイポーラトランジスタを用いてもよい。あるいは、複数のトランジスタを含むスイッチ回路を用いてもよい。

・上記第１実施形態におけるトランジスタＴ１，Ｔ２を制御回路３に含めるようにしてもよい。また、コンバータ部２を制御回路３に含めるようにしてもよい。
（第２実施形態）
以下、第２実施形態を図１２〜図１６に従って説明する。

図１２に示すように、ＤＣ−ＤＣコンバータ４は、入力電圧Ｖｉに基づいて出力電圧Ｖｏを生成するコンバータ部５と、コンバータ部５を制御する制御回路６とを含む。
コンバータ部５は、メイン側のトランジスタＴ１１と、同期側のトランジスタＴ１２と、コイルＬ１１と、コンデンサＣ１１と、抵抗Ｒｓと、コンデンサＣｓとを含む。

メイン側のトランジスタＴ１１及び同期側のトランジスタＴ１２は、ＮチャネルＭＯＳトランジスタである。トランジスタＴ１１は、その第１端子（ドレイン）が入力電圧Ｖｉの供給される入力端子Ｐｉに接続されるとともに、第２端子（ソース）がトランジスタＴ１２の第１端子（ドレイン）に接続されている。このトランジスタＴ１２の第２端子（ソース）は、入力電圧Ｖｉよりも低い電位の電源線（ここでは、グランド）に接続されている。このように、入力端子Ｐｉとグランドとの間には、トランジスタＴ１１とトランジスタＴ１２とが直列に接続されている。

また、トランジスタＴ１１の制御端子（ゲート）には制御回路６から制御信号ＤＨが供給されるのに対し、トランジスタＴ１２の制御端子（ゲート）には制御回路６から制御信号ＤＬが供給される。これらトランジスタＴ１１，Ｔ１２は、制御信号ＤＨ，ＤＬに応答してオンオフする。制御回路６は、トランジスタＴ１１，Ｔ１２を相補的にオンオフするように制御信号ＤＨ，ＤＬを生成する。すなわち、トランジスタＴ１１，Ｔ１２はスイッチ回路の一例として挙げられる。

両トランジスタＴ１１，Ｔ１２間のノードＬＸは、コイルＬ１１の第１端子（入力側端子）に接続されている。このコイルＬ１１の第２端子（出力側端子）は、出力電圧Ｖｏを出力する出力端子Ｐｏに接続されている。このように、入力端子Ｐｉと出力端子Ｐｏとの間には、メイン側のトランジスタＴ１１とコイルＬ１１とが直列に接続されている。

また、コイルＬ１１の第１端子は抵抗Ｒｓの第１端子に接続されるとともに、その抵抗Ｒｓの第２端子はコンデンサＣｓの第１端子に接続されている。コンデンサＣｓの第２端子は、コイルＬ１１の第２端子に接続されている。このように、コイルＬ１１には、抵抗ＲｓとコンデンサＣｓが並列に接続されている。なお、コイルＬ１１に直列に接続される抵抗は、コイルＬ１１に含まれる等化直流抵抗ＤＣＲである。ここで、抵抗ＲｓとコンデンサＣｓの時定数は、コイルＬ１１と等化直流抵抗ＤＣＲの時定数と等しくなるように設定されている。これにより、コンデンサＣｓの両端子間の電位差を検出することにより、コイルＬ１１の等化直流抵抗ＤＣＲの電圧降下を擬似的に検出することができ、コイルＬ１１に流れるコイル電流ＩＬを検出することができる。

また、上記コイルＬ１１の第２端子は平滑用コンデンサＣ１１の第１端子に接続されるとともに、そのコンデンサＣ１１の第２端子はグランドに接続されている。なお、このコンデンサＣ１１は、出力電圧Ｖｏを平滑化する平滑回路に含まれる。

このようなコンバータ部５では、メイン側のトランジスタＴ１１がオンし同期側のトランジスタＴ１２がオフした場合に、コイルＬ１１に入力電圧Ｖｉと出力電圧Ｖｏとの差に応じたコイル電流ＩＬが流れる。これにより、コイルＬ１１にはエネルギー（電力）が蓄積される。一方、メイン側のトランジスタＴ１１がオフし同期側のトランジスタＴ１２がオンすると、コイルＬ１１が蓄えたエネルギーを放出するため、そのコイルＬ１１に誘導電流（コイル電流ＩＬ）が流れる。このような動作により、入力電圧Ｖｉよりも降圧された出力電圧Ｖｏが生成される。そして、その出力電圧Ｖｏが出力端子Ｐｏに接続される負荷（図示略）に出力される。また、負荷には出力電流Ｉｏが供給される。

制御回路６は、コンバータ部５から帰還される出力電圧Ｖｏに基づいて、制御信号ＤＨ，ＤＬのパルス幅を調整する。この制御回路６は、抵抗Ｒ１１，Ｒ１２と、比較器６０と、ＲＳ−ＦＦ回路６１と、タイマ回路６２と、アンチシュートスルー（ＡＳＴ）７０と、ドライバ回路７１，７２とを含む。また、制御回路６は、ＲＳ−ＦＦ回路７３と、ナンド回路７４と、逆流検出コンパレータ７５（逆流検出回路）と、インバータ回路７６と、補正回路８０とを含む。

比較器６０の反転入力端子には、出力電圧Ｖｏに基づく電圧が供給される。本実施形態では、比較器６０の反転入力端子に、抵抗Ｒ１１，Ｒ１２により生成された電圧が供給される。具体的には、抵抗Ｒ１１の第１端子には、出力端子Ｐｏが接続されることにより、出力電圧Ｖｏが帰還される。また、抵抗Ｒ１１の第２端子が抵抗Ｒ１２の第１端子に接続されるとともに、その抵抗Ｒ１２の第２端子がグランドに接続されている。これら抵抗Ｒ１１，Ｒ１２間の接続点は比較器６０の反転入力端子に接続されている。ここで、抵抗Ｒ１１，Ｒ１２は、それぞれの抵抗値に応じて、出力電圧Ｖｏを分圧した分圧電圧（フィードバック電圧）ＶＦＢを生成する。このフィードバック電圧ＶＦＢの値は、抵抗Ｒ１１，Ｒ１２の抵抗値の比と、出力電圧Ｖｏとグランドの電位差とに対応する。このため、抵抗Ｒ１１，Ｒ１２は、出力電圧Ｖｏに比例したフィードバック電圧ＶＦＢを生成することになる。

比較器６０の非反転端子には、基準電圧Ｖｒが供給される。ここで、基準電圧Ｖｒは、出力電圧Ｖｏの目標値に応じて設定される電圧である。比較器６０は、フィードバック電圧ＶＦＢと基準電圧Ｖｒとの比較結果に応じた信号Ｓ１１を生成する。本実施形態において、比較器６０は、フィードバック電圧ＶＦＢが基準電圧Ｖｒよりも高いときにＬレベルの信号Ｓ１１を生成する一方、フィードバック電圧ＶＦＢが基準電圧Ｖｒよりも低いときにＨレベルの信号Ｓ１１を生成する。そして、この信号Ｓ１１は、ＲＳ−ＦＦ回路６１のリセット端子に供給される。

ＲＳ−ＦＦ回路６１のセット端子には、タイマ回路６２から出力される信号Ｓ１３が供給される。このＲＳ−ＦＦ回路６１は、Ｈレベルの信号Ｓ１１に応答してＨレベルの信号Ｓ１２を出力する一方、Ｈレベルの信号Ｓ１３に応答してＬレベルの信号Ｓ１２を出力する。すなわち、ＲＳ−ＦＦ回路６１に対して、Ｈレベルの信号Ｓ１１はセット信号であるとともに、Ｈレベルの信号Ｓ１３はリセット信号である。そして、ＲＳ−ＦＦ回路６１から出力される信号Ｓ１２は、タイマ回路６２とＡＳＴ７０とに供給される。

タイマ回路６２は、Ｈレベルの信号Ｓ１２に応答して、その信号Ｓ１２の立ち上がりタイミングから所定時間経過後にＨレベルのパルス信号Ｓ１３を出力する。ここで、この所定時間は、例えば入力電圧Ｖｉと出力電圧Ｖｏに依存する時間である。つまり、タイマ回路６２は、出力信号Ｓ１２の立ち上がりタイミングから、入力電圧Ｖｉと出力電圧Ｖｏに依存した時間経過後にＨレベルのパルス信号Ｓ１３を出力する。

ＡＳＴ７０は、ＲＳ−ＦＦ回路６１から出力される信号Ｓ１２に基づいて、コンバータ部２のトランジスタＴ１１，Ｔ１２を相補的にオンオフするように、且つ両トランジスタＴ１１，Ｔ１２が同時しないように制御信号ＳＨ，ＳＬを生成する。具体的には、ＡＳＴ７０は、Ｈレベルの信号Ｓ１２に応答してＨレベルの制御信号ＳＨとＬレベルの制御信号ＳＬを生成する。また、ＡＳＴ７０は、Ｌレベルの信号Ｓ１２に応答してＬレベルの制御信号ＳＨとＨレベルの制御信号ＳＨを生成する。そして、ＡＳＴ７０は、制御信号ＳＨをドライバ回路７１に出力するとともに、制御信号ＳＬをＲＳ−ＦＦ回路７３とナンド回路７４に出力する。

ドライバ回路７１は、Ｈレベルの制御信号ＳＨに応答してＨレベルの制御信号ＤＨをメイン側のトランジスタＴ１１に出力するとともに、Ｌレベルの制御信号ＳＨに応答してＬレベルの制御信号ＤＨをトランジスタＴ１１に出力する。なお、トランジスタＴ１１は、Ｈレベルの制御信号ＤＨに応答してオンするとともに、Ｌレベルの制御信号ＤＨに応答してオフする。

ＲＳ−ＦＦ回路７３のセット端子には、ＡＳＴ７０からの制御信号ＳＬが供給される。また、ＲＳ−ＦＦ回路７３のリセット端子には、ナンド回路７４の出力信号Ｓ１４が供給される。

ここで、ナンド回路７４には、逆流検出コンパレータ（コンパレータ）７５から出力される検出信号ＳＤがインバータ回路７６を介して反転信号ＳＤｘとして供給される。このコンパレータ７５の反転入力端子には、コンバータ部５のコンデンサＣｓの第１端子（抵抗ＲｓとコンデンサＣｓ間のノード）が接続されている。また、コンパレータ７５の非反転入力端子には、コンデンサＣｓの第２端子（コイルＬ１１とコンデンサＣｓ間のノード）が接続されている。このコンパレータ７５は、コンデンサＣｓの第１端子の電圧ＶＣ１と第２端子の電圧ＶＣ２との電位差に基づいて、コイルＬ１１に流れるコイル電流ＩＬを検出し、該検出結果に応じてＨレベル又はＬレベルの検出信号ＳＤをインバータ回路７６に出力する。具体的には、コンパレータ７５は、電圧ＶＣ１が電圧ＶＣ２よりも高いとき、つまりグランドから出力端子Ｐｏに向かってコイル電流ＩＬが流れるときに、同期側のトランジスタＴ１２をオンするためのＬレベルの検出信号ＳＤを出力する。また、コンパレータ７５は、電圧ＶＣ１が電圧ＶＣ２よりも低いとき、つまり出力端子Ｐｏからグランドに向かって逆流電流が流れるときに、同期側のトランジスタＴ１２をオフするためのＨレベルの検出信号ＳＤを出力する。

インバータ回路７６は、Ｈレベルの検出信号ＳＤに応答してＬレベルの反転信号ＳＤｘをナンド回路７４に出力するとともに、Ｌレベルの検出信号ＳＤに応答してＨレベルの反転信号ＳＤｘをナンド回路７４に出力する。

ナンド回路７４は、制御信号ＳＬとインバータ回路７６からの反転信号ＳＤｘとを排他的論理積演算した結果を持つ信号Ｓ１４を上記ＲＳ−ＦＦ回路７３のリセット端子に出力する。詳述すると、ナンド回路７４は、コンパレータ７５からＨレベルの検出信号ＳＤが出力された場合にはインバータ回路７６からＬレベルの反転信号ＳＤｘが入力されるため、制御信号ＳＬに関わらず、Ｈレベルの信号Ｓ１４（リセット信号）を出力する。

上記ＲＳ−ＦＦ回路７３は、Ｈレベルの制御信号ＳＬに応答してＨレベルの出力信号を出力する一方、Ｈレベルの信号Ｓ１４に応答してＬレベルの出力信号を出力する。すなわち、ＲＳ−ＦＦ回路７３に対して、Ｈレベルの制御信号ＳＬはセット信号であるとともに、Ｈレベルの信号Ｓ１４はリセット信号である。さらに詳述すると、このＲＳ−ＦＦ回路７３は、Ｈレベルの制御信号ＳＬ（セット信号）がセット端子に入力されている状態であっても、コンパレータ７５からＨレベルの検出信号ＳＤが出力されてナンド回路７４からＨレベルの信号Ｓ１４（リセット信号）に入力されると、Ｌレベルの出力信号を出力する。すなわち、このＲＳ−ＦＦ回路７３では、リセット動作（Ｌレベルの出力信号の出力）が優先される。

ドライバ回路７２は、ＲＳ−ＦＦ回路７３から入力するＨレベルの出力信号に応答してＨレベルの制御信号ＤＬを同期側のトランジスタＴ１２に出力する。また、ドライバ回路７２は、ＲＳ−ＦＦ回路７３から入力するＬレベルの出力信号に応答してＬレベルの制御信号ＤＬをトランジスタＴ１２に出力する。なお、トランジスタＴ１２は、Ｈレベルの制御信号ＤＬに応答してオンするとともに、Ｌレベルの制御信号ＤＬに応答してオフする。

本実施形態では、コイル電流ＩＬの逆流を検出してコンパレータ７５からＨレベルの検出信号ＳＤが出力されると、ＲＳ−ＦＦ回路７３からＬレベルの出力信号が出力され、ドライバ回路７２からＬレベルの制御信号ＤＬが出力される。これにより、同期側のトランジスタＴ１２がオフされる。

補正回路８０には、メイン側のトランジスタＴ１１と同期側のトランジスタＴ１２との間のノードＬＸが接続されている。この補正回路８０は、同期側のトランジスタＴ１２がオフした時のノードＬＸの電圧ＶＬＸに応じて、コンパレータ７５における逆流検出のタイミングを補正（最適化）するように補正信号ＳＧ１１を生成する。具体的には、補正回路８０は、逆流検出のタイミングが速い場合、つまりトランジスタＴ１２のオフタイミングが速い場合には、コンパレータ７５の検出速度（動作速度）を低下させるように補正信号ＳＧ１１を生成する。具体的には、補正回路８０は、コイル電流ＩＬの逆流が発生する前にコンパレータ７５からＨレベルの検出信号ＳＤが出力されている場合には、コンパレータ７５の検出速度（動作速度）を低下させるように補正信号ＳＧ１１を生成する。また、補正回路８０は、逆流検出のタイミングが遅い場合、つまりトランジスタＴ１２のオフタイミングが遅い場合、コンパレータ７５の検出速度（動作速度）を上昇させるように補正信号ＳＧ１１を生成する。具体的には、補正回路８０は、コイル電流ＩＬの逆流が発生した後にコンパレータ７５からＨレベルの検出信号ＳＤが出力されている場合には、コンパレータ７５の検出速度（動作速度）を上昇させるように補正信号ＳＧ１１を生成する。

本実施形態において、上記比較器６０は、出力電圧Ｖｏに応じたフィードバック電圧ＶＦＢが基準電圧Ｖｒより低いときにＨレベルの信号Ｓ１１を出力する。このＨレベルの信号Ｓ１１に応答して、ＲＳ−ＦＦ回路６１は、Ｈレベルの信号Ｓ１２を出力する。そして、ＡＳＴ７０は、そのＨレベルの信号Ｓ１２に応答してＨレベルの制御信号ＳＨとＬレベルの制御信号ＳＬを生成する。このため、ドライバ回路７１からはＨレベルの制御信号ＤＨが出力され、ドライバ回路７２からはＬレベルの制御信号ＤＬが出力される。したがって、制御回路６は、フィードバック電圧ＶＦＢが基準電圧Ｖｒよりも低くなると（フィードバック電圧ＶＦＢが基準電圧Ｖｒを横切ると）、メイン側のトランジスタＴ１１をオンするとともに、同期側のトランジスタＴ１２をオフする。

一方、上記Ｈレベルの信号Ｓ１２に応答して、タイマ回路６２は、信号Ｓ１２の立ち上がりタイミングから所定時間経過後にＨレベルのパルス信号Ｓ１３を出力する。すると、ＲＳ−ＦＦ回路６１は、そのＨレベルの信号Ｓ１３に応答してＬレベルの信号Ｓ１２を出力する。そして、ＡＳＴ７０は、Ｌレベルの信号Ｓ１２に応答してＬレベルの制御信号ＤＨとＨレベルの制御信号ＤＬを生成する。このため、ドライバ回路７１からＬレベルの制御信号ＤＨが出力され、ドライバ回路７２からＨレベルの制御信号ＤＬが出力される。したがって、制御回路６は、メイン側のトランジスタＴ１１をオンしてからタイマ回路６２によって設定される所定時間経過後に、メイン側のトランジスタＴ１１をオフするとともに、同期側のトランジスタＴ１２をオンする。すなわち、タイマ回路６２によって、ＲＳ−ＦＦ回路６１から出力される信号Ｓ１２のパルス幅、つまりメイン側のトランジスタＴ１１のオン時間Ｔｏｎが決定される。

このようにトランジスタＴ１１がオフされトランジスタＴ１２がオンされた状態において、コンパレータ７５においてコイル電流ＩＬの逆流が検出されＨレベルの検出信号ＳＤが出力されると、ドライバ回路７２からＬレベルの制御信号ＤＬが出力される。すると、トランジスタＴ１２がオフされる。これにより、メイン側のトランジスタＴ１１のオフ期間において、コンバータ部５の両トランジスタＴ１１，Ｔ１２がオフされる。

次に、上記タイマ回路６２の一例を図１３に従って説明する。
図１３に示すように、タイマ回路６２は、オペアンプ６３，６４と、インバータ回路６５と、コンデンサＣ６１と、抵抗Ｒ６１と、トランジスタＴ６１〜Ｔ６４とを含む。

オペアンプ６３の非反転入力端子には入力電圧Ｖｉが供給される。オペアンプ６３の反転入力端子は抵抗Ｒ６１の第１端子に接続されるとともに、その抵抗Ｒ６１の第２端子はグランドに接続されている。また、抵抗Ｒ６１の第１端子はＮチャネルＭＯＳトランジスタＴ６１のソースに接続されている。このトランジスタＴ６１は、そのゲートがオペアンプ６３の出力端子に接続されるとともに、ドレインがＰチャネルＭＯＳトランジスタＴ６２のドレインに接続されている。

抵抗Ｒ６１の両端子間には、この抵抗Ｒ６１に流れる電流と抵抗値に応じた電位差が生じる。オペアンプ６３は、抵抗Ｒ６１とトランジスタＴ６１の間のノードの電位を、入力電圧Ｖｉと等しくするように、トランジスタＴ６１のゲート電圧を生成する。従って、トランジスタＴ６１には、入力電圧Ｖｉに応じた電流が流れる。

上記トランジスタＴ６２のソースにはバイアス電圧ＶＢが供給される。また、トランジスタＴ６２のゲートは、同トランジスタＴ６２のドレインとＰチャネルＭＯＳトランジスタＴ６３のゲートとに接続されている。なお、バイアス電圧ＶＢは、入力電圧Ｖｉ、または図示しない電源回路により生成された電圧である。上記トランジスタＴ６３のソースには、バイアス電圧ＶＢが供給される。したがって、これらトランジスタＴ６２とトランジスタＴ６３とはカレントミラー回路に含まれる。このカレントミラー回路は、両トランジスタＴ６２，Ｔ６３の電気的特性に応じて、トランジスタＴ６２に流れる電流に比例した電流（入力電圧Ｖｉに依存した電流）をトランジスタＴ６３に流す。

トランジスタＴ６３のドレインは、コンデンサＣ６１の第１端子とＮチャネルＭＯＳトランジスタＴ６４のドレインとに接続されている。コンデンサＣ６１の第２端子及びトランジスタＴ６４のソースはグランドに接続されている。このように、トランジスタＴ６４は、コンデンサＣ６１に並列に接続されている。なお、コンデンサＣ６１には、トランジスタＴ６３から入力電圧Ｖｉに依存した電流が流れる。

トランジスタＴ６４のゲートには、上記ＲＳ−ＦＦ回路６１から出力される信号Ｓ１２をインバータ回路６５によって論理反転させた信号Ｓ１２ｘが供給される。ここで、信号Ｓ１２がＨレベルであるときにメイン側のトランジスタＴ１１（図１２参照）がオンする一方、信号Ｓ１２がＬレベルであるときにトランジスタＴ１１がオフする。これに対し、トランジスタＴ６４は、信号Ｓ１２ｘがＨレベルであるとき、つまり信号Ｓ１２がＬレベルであるときに（トランジスタＴ１１がオフのときに）オンする。このようにトランジスタＴ６４がオンすると、コンデンサＣ６１の両端子が互いに接続されるため、コンデンサＣ６１の第１端子（ノードＮ１２）の電圧ＶＮ１２はグランドレベルになる。

一方、トランジスタＴ６４は、信号Ｓ１２ｘがＬレベルであるとき、つまり信号Ｓ１２がＨレベルであるときに（トランジスタＴ１１がオンのときに）オフする。このようにトランジスタＴ６４がオフすると、コンデンサＣ６１は、トランジスタＴ６３から供給される電流（入力電圧Ｖｉに依存した電流）により充電される。この結果、ノードＮ１２の電圧ＶＮ１２は、グランドレベルから入力電圧Ｖｉに応じて上昇する。すなわち、タイマ回路６２は、メイン側のトランジスタＴ１１がオフしているときにコンデンサＣ６１の両端子間を短絡することにより、ノードＮ１２の電圧ＶＮ１２をグランドレベルにリセットする。そして、タイマ回路６２は、トランジスタＴ１１がオンすると、コンデンサＣ６１の充電を開始する。その結果、ノードＮ１２の電圧ＶＮ１２が入力電圧Ｖｉに応じて上昇する。

ノードＮ１２はオペアンプ６４の非反転入力端子に接続されている。また、オペアンプ６４の反転入力端子には、出力電圧Ｖｏが供給される。このオペアンプ６４は、ノードＮ１２の電圧ＶＮ１２と出力電圧Ｖｏとの比較結果に応じた信号Ｓ１３を出力する。具体的には、オペアンプ６４は、電圧ＶＮ１２が出力電圧Ｖｏよりも低いときにＬレベルの信号Ｓ１３を出力する一方、電圧ＶＮ１２が出力電圧Ｖｏよりも高くなるとＨレベルの信号Ｓ１３を出力する。ここで、上述のように、ノードＮ１２の電圧ＶＮ１２は、メイン側のトランジスタＴ１１がオンしたとき、入力電圧Ｖｉに応じて上昇する。したがって、トランジスタＴ１１がオンしてからＨレベルの信号Ｓ１３が出力されるまでの期間（トランジスタＴ１１のオン期間）は、入力電圧Ｖｉと出力電圧Ｖｏに依存する。

次に、上記補正回路８０の一例を図１４に従って説明する。
図１４に示すように、補正回路８０は、比較器８１，８２と、アンド回路８３，８４と、オア回路８５と、Ｄ−ＦＦ回路８６と、ワンショット回路８７，８８と、スイッチＳＷ１１，ＳＷ１２と、電流源Ａ１１，Ａ１２，Ａ１３とを含む。また、補正回路８０は、コンデンサＣ８１と、トランスコンダクタンスアンプ（ｇｍアンプ）８９と、ＰチャネルＭＯＳトランジスタＴ８１，Ｔ８２とを含む。

比較器８１の非反転入力端子は、トランジスタＴ１１，Ｔ１２間のノードＬＸの電圧ＶＬＸが供給される。また、比較器８１の反転入力端子には、第１基準電圧Ｖｒ１１が供給される。ここで、この第１基準電圧Ｖｒ１１は、正の電位（例えば、＋０．２Ｖ）に設定されている。この比較器８１は、ノードＬＸの電圧ＶＬＸと第１基準電圧Ｖｒ１１との比較結果に応じた信号Ｓ１５をアンド回路８３に出力する。具体的には、比較器８１は、電圧ＶＬＸが第１基準電圧Ｖｒ１１よりも低いときにＬレベルの信号Ｓ１５を出力する一方、電圧ＶＬＸが第１基準電圧Ｖｒ１１よりも高いときにＨレベルの信号Ｓ１５を出力する。すなわち、トランジスタＴ１２のオフタイミングが遅い（逆流検出のタイミングが遅い）ことに起因して電圧ＶＬＸが第１基準電圧Ｖｒ１１よりも高くなると、Ｈレベルの信号Ｓ１５が出力される。

比較器８２の反転入力端子は、トランジスタＴ１１，Ｔ１２間のノードＬＸの電圧ＶＬＸが供給される。また、比較器８２の非反転入力端子には、第２基準電圧Ｖｒ１２が供給される。ここで、この第２基準電圧Ｖｒ１２は、負の電位（例えば、−０．２Ｖ）に設定されている。この比較器８２は、ノードＬＸの電圧ＶＬＸと第２基準電圧Ｖｒ１２との比較結果に応じた信号Ｓ１６をアンド回路８４に出力する。具体的には、比較器８２は、電圧ＶＬＸが第２基準電圧Ｖｒ１２よりも高いときにＬレベルの信号Ｓ１６を出力する一方、電圧ＶＬＸが第２基準電圧Ｖｒ１２よりも低いときにＨレベルの信号Ｓ１６を出力する。すなわち、トランジスタＴ１２のオフタイミングが速い（逆流検出のタイミングが速い）ことに起因して電圧ＶＬＸが第２基準電圧Ｖｒ１２よりも低くなると、Ｈレベルの信号Ｓ１６が出力される。

アンド回路８３，８４には、Ｄ−ＦＦ回路８６から出力される出力信号が供給される。アンド回路８３は、比較器８１からの信号Ｓ１５とＤ−ＦＦ回路８６の出力信号とを論理積演算した結果を持つ出力信号を、オア回路８５とワンショット回路８７とに出力する。アンド回路８４は、比較器８２からの信号Ｓ１６とＤ−ＦＦ回路８６の出力信号とを論理積演算した結果を持つ出力信号を、オア回路８５とワンショット回路８７とに出力する。

オア回路８５には、比較器６０（図１２参照）から信号Ｓ１１が供給される。このオア回路８５は、アンド回路８３，８４の出力信号と比較器６０からの信号Ｓ１１とを論理和演算して信号Ｓ１７を生成する。具体的には、オア回路８５は、入力される信号のいずれか一つがＨレベルである場合には、Ｈレベルの信号Ｓ１７（リセット信号）を生成する。また、オア回路８５は、入力される信号の全てがＬレベルである場合には、Ｌレベルの信号Ｓ１７を生成する。この信号Ｓ１７は、Ｄ−ＦＦ回路８６のリセット端子に供給される。

Ｄ−ＦＦ回路８６の入力端子には、高電位側電源電圧ＶＤＤが供給される。また、Ｄ−ＦＦ回路８６の反転クロック端子には、制御信号ＤＬが供給される。このＤ−ＦＦ回路８６は、制御信号ＤＬの立ち下がりエッジに同期して、入力端子に入力される電源電圧ＶＤＤのレベルを持つ出力信号、すなわちＨレベルの出力信号を出力する。このように、Ｄ−ＦＦ回路８６は、同期側のトランジスタＴ１２がオフされるときにＨレベルの出力信号をアンド回路８３，８４に出力する。

このとき、比較器８１からＨレベルの信号Ｓ１５が出力されると（逆流検出のタイミングが速い場合）、アンド回路８３からＨレベルの出力信号が出力される。また、比較器８２からＨレベルの信号Ｓ１６が出力されると（逆流検出のタイミングが遅い場合）、アンド回路８４からＨレベルの出力信号が出力される。また、フィードバック電圧ＶＦＢが基準電圧Ｖｒよりも低くなると、比較器６０からＨレベルの信号Ｓ１１が出力される。上記いずれの場合であっても、オア回路８５からＨレベルの信号Ｓ１７が出力されることになる。このＨレベルの信号Ｓ１７（リセット信号）に応答して、Ｄ−ＦＦ回路８６は、Ｌレベルの出力信号をアンド回路８３，８４に出力する。すると、アンド回路８３，８４は、比較器８１，８２から出力される信号Ｓ１５，Ｓ１６に関わらず、常にＬレベルの出力信号を出力する。すなわち、この場合のアンド回路８３，８４はそれぞれ、比較器８１，８２の信号Ｓ１５，Ｓ１６を無効にする無効回路として機能する。

ワンショット回路８７は、アンド回路８３から出力されるＨレベルの出力信号に応答して、固定時間だけＨレベルとなる制御信号Ｓ１８をスイッチＳＷ１１に出力する。ワンショット回路８８は、アンド回路８４から出力されるＨレベルの出力信号に応答して、固定時間だけＨレベルとなる制御信号Ｓ１９をスイッチＳＷ１２に出力する。

本実施形態では、比較器８１，８２、アンド回路８３，８４、オア回路８５、Ｄ−ＦＦ回路８６及びワンショット回路８７，８８が、電圧ＶＬＸと第１及び第２基準電圧Ｖｒ１１，Ｖｒ１２との大小関係に対応する制御信号Ｓ１８，Ｓ１９を生成する検出回路として機能する。

スイッチＳＷ１１の第１端子は電流源Ａ１１の第１端子に接続され、スイッチＳＷ１１の第２端子はスイッチＳＷ１２の第１端子に接続されている。電流源Ａ１１の第２端子には、バイアス電圧ＶＢが供給される。スイッチＳＷ１２の第２端子は電流源Ａ１２の第１端子に接続され、その電流源Ａ１２の第２端子はグランドに接続されている。スイッチＳＷ１１は、Ｈレベルの制御信号Ｓ１８に応答してオンし、Ｌレベルの制御信号Ｓ１８に応答してオフする。また、スイッチＳＷ１２は、Ｈレベルの制御信号Ｓ１９に応答してオンし、Ｌレベルの制御信号Ｓ１９に応答してオフする。これらスイッチＳＷ１１，ＳＷ１２間のノードＮ１３はコンデンサＣ８１の第１端子に接続されるとともに、そのコンデンサＣ８１の第２端子はグランドに接続されている。また、上記ノードＮ１３は、ｇｍアンプ８９の非反転入力端子に接続されている。なお、電流源Ａ１１，Ａ１２は、それぞれ所定の電流を流す。

ｇｍアンプ８９の非反転入力端子には、基準電圧Ｖｒ１３が供給される。このｇｍアンプ８９は、ノードＮ１３の電圧ＶＮ１３と基準電圧Ｖｒ１３との電位差に応じた電流信号を補正信号ＳＧ１１として生成する。ｇｍアンプ８９の出力端子は、電流源Ａ１３の第１端子とトランジスタＴ８１のドレインとに接続されている。電流源Ａ１３の第２端子はグランドに接続されている。この電流源Ａ１３は、所定の電流を流す。

上記トランジスタＴ８１のソースにはバイアス電圧ＶＢが供給される。また、トランジスタＴ８１のゲートは、同トランジスタＴ８１のドレインとトランジスタＴ８２のゲートとに接続されている。上記トランジスタＴ８２のソースには、バイアス電圧ＶＢが供給される。したがって、これらトランジスタＴ８１とトランジスタＴ８２とはカレントミラー回路に含まれる。このカレントミラー回路は、両トランジスタＴ８１，Ｔ８２の電気的特性に応じて、トランジスタＴ８１に流れる電流に比例した電流を補正信号ＳＧ１１として上記コンパレータ７５に供給する。

なお、コンパレータ７５では、例えばコンパレータ７５内の差動入力回路等に補正信号ＳＧ１１が供給され、その補正信号ＳＧ１１の電流量に応じて上記差動入力回路等の動作速度が変更され、コンパレータ７５全体の動作速度が変更される。すなわち、補正信号ＳＧ１１の電流値が増加するとコンパレータ７５の動作速度が上昇するのに対し、補正信号ＳＧ１１の電流値が減少するとコンパレータ７５の動作速度が低下する。

本実施形態では、スイッチＳＷ１１，ＳＷ１２、電流源Ａ１１，Ａ１２，Ａ１３、コンデンサＣ８１、ｇｍアンプ８９及びトランジスタＴ８１，Ｔ８２が、制御信号Ｓ１８，Ｓ１９に応じて、電圧ＶＬＸと第１及び第２基準電圧Ｖｒ１１，Ｖｒ１２との差が小さくなるようにコンパレータ７５の動作速度を補正する補正回路として機能する。

次に、このように構成されたＤＣ−ＤＣコンバータ４（特に、補正回路８０）の動作を図１５及び図１６に従って説明する。具体的には、電流不連続モード時におけるＤＣ−ＤＣコンバータ４の動作を説明する。なお、図１５及び図１６において、横軸及び縦軸は、説明の簡便化のため、適宜拡大、縮小して示している。

まず、コンパレータ７５においてコイル電流ＩＬの逆流を検出するタイミングが速い場合のＤＣ−ＤＣコンバータ４の動作について図１５に従って説明する。
メイン側のトランジスタＴ１１のオフ期間中の時刻ｔ２１において、コンパレータ７５に入力される電圧ＶＣ２が電圧ＶＣ１よりも高くなってＨレベルの検出信号ＳＤが出力されると、Ｌレベルの制御信号ＤＬが出力される。このＬレベルの制御信号ＤＬに応答して同期側のトランジスタＴ１２がオフされる。これにより、両トランジスタＴ１１，Ｔ１２がオフされる。図１５に示すように、上記トランジスタＴ１２がオフした時（時刻ｔ２１）のトランジスタＴ１１，Ｔ１２間のノードＬＸの電圧ＶＬＸは、第２基準電圧Ｖｒ１２よりも低い。このため、補正回路８０の比較器８２からＨレベルの信号Ｓ１６が出力される。なお、このように電圧ＶＬＸが第２基準電圧Ｖｒ１２（負の電位）よりも低い場合には、コンパレータ７５における逆流検出のタイミングが速いと言える。そこで、以下に説明する動作によって、次のサイクルにおけるコンパレータ７５の動作速度（逆流検出タイミング）が遅くなるように補正（調整）される。

上記Ｈレベルの信号Ｓ１６が出力されると、ワンショット回路８８からＨレベルの制御信号Ｓ１９が出力され、スイッチＳＷ１２がオンされるため、電流源Ａ１２が流す電流に応じてコンデンサＣ８１に蓄えられた電荷が放電される（時刻ｔ２１〜ｔ２２）。これにより、コンデンサＣ８１の第１端子（ノードＮ１３）の電圧ＶＮ１３は、電流源Ａ１２が流す電流に応じて低下する。このため、ｇｍアンプ８９から出力される出力信号の電流値が減少する。具体的には、電圧ＶＮ１３が基準電圧Ｖｒ１３よりも低くなると、ｇｍアンプ８９から吐き出される電流が増加する。すると、コンパレータ７５に供給される補正信号ＳＧ１１の電流値が減少する。これにより、当該サイクルＰ１１の次のサイクルＰ１２において、コンパレータ７５の動作速度を遅くすることができ、コンパレータ７５における逆流検出タイミングを遅くすることができる。この結果、次のサイクルＰ１２において、同期側のトランジスタＴ１２のオン時間が長くなる。具体的には、当該サイクルＰ１１におけるトランジスタＴ１２のオン時間Ｔｓ１１よりも、次のサイクルＰ１２におけるトランジスタＴ１２のオン時間Ｔｓ１２の方が長くなる。

次に、コンパレータ７５においてコイル電流ＩＬの逆流を検出するタイミングが遅い場合のＤＣ−ＤＣコンバータ４の動作について図１６に従って説明する。
図１６に示すように、同期側のトランジスタＴ１２がオフした時（時刻ｔ２３）のノードＬＸの電圧ＶＬＸが第１基準電圧Ｖｒ１１よりも高い場合には、補正回路８０の比較器８１からＨレベルの制御信号Ｓ１８が出力される。なお、このように電圧ＶＬＸが第１基準電圧Ｖｒ１１（正の電位）よりも高い場合には、コンパレータ７５における逆流検出のタイミングが遅いと言える。そこで、以下に説明する動作によって、次のサイクルにおけるコンパレータ７５の動作速度（逆流検出タイミング）が速くなるように補正（調整）される。

上記Ｈレベルの信号Ｓ１５が出力されると、ワンショット回路８７からＨレベルの制御信号Ｓ１８が出力され、スイッチＳＷ１１がオンされるため、電流源Ａ１１が流す電流によってコンデンサＣ８１が充電される（時刻ｔ２３〜ｔ２４）。これにより、コンデンサＣ８１の第１端子（ノードＮ１３）の電圧ＶＮ１３は、電流源Ａ１１が流す電流に応じて上昇する。このため、ｇｍアンプ８９から出力される出力信号の電流値が増加する。具体的には、電圧ＶＮ１３が基準電圧Ｖｒ１３よりも高くなると、ｇｍアンプ８９に流入する出力信号の電流値が増加する。すると、コンパレータ７５に供給される補正信号ＳＧ１１の電流値が増加する。これにより、当該サイクルＰ１３の次のサイクルＰ１４において、コンパレータ７５の動作速度を速くすることができ、コンパレータ７５における逆流検出タイミングを速くすることができる。この結果、次のサイクルＰ１４において、同期側のトランジスタＴ１２のオン時間が短くなる。具体的には、当該サイクルＰ１３におけるトランジスタＴ１２のオン時間Ｔｓ１３よりも、次のサイクルＰ１４におけるトランジスタＴ１２のオン時間Ｔｓ１４の方が短くなる。

このように図１５及び図１６に従って説明した動作が繰り返し実行されることにより、コンパレータ７５における逆流検出タイミングを最適化することができ、トランジスタＴ２のオン時間（オフタイミング）を最適化することができる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）同期側のトランジスタＴ１２がオフした時のノードＬＸの電圧ＶＬＸと第１及び第２基準電圧Ｖｒ１１，Ｖｒ１２との大小関係に基づいて、これら電圧ＶＬＸと基準電圧Ｖｒ１１，Ｖｒ１２との差を小さくするようにコンパレータ７５の動作速度を補正する補正回路８０を設けるようにした。これにより、コイルＬ１のインダクタ値や等化直流抵抗ＤＣＲのばらつき、直流重畳特性や温度特性等に起因して、コンパレータ７５におけるコイル電流ＩＬの逆流検出のタイミングがずれたとしても、上記補正回路８０によってそのずれを補正することができる。したがって、コイル電流ＩＬの逆流の検出精度を向上させることができ、ひいては当該ＤＣ−ＤＣコンバータ４における変換効率を向上させることができる。

（２）さらに、抵抗Ｒｓ及びコンデンサＣｓで見立てるコイルＬ１１の等化直流抵抗ＤＣＲと、実際のコイルＬ１１の等化直流抵抗ＤＣＲとが異なることに起因して、コンパレータ７５におけるコイル電流ＩＬの逆流検出のタイミングがずれたとしても、上記補正回路８０によってそのずれを補正することができる。

（３）コイルＬ１１に抵抗Ｒｓ及びコンデンサＣｓを並列に接続し、ＤＣＲセンスによりコイル電流ＩＬを検出するようにした。この構成によれば、等化直流抵抗ＤＣＲの抵抗値が低い場合であっても、抵抗Ｒｓの抵抗値及びコンデンサＣｓの容量値を調整することにより、等化直流抵抗ＤＣＲを比較的大きくセンスすることができる。これにより、コンパレータ７５の入力電圧スルーレートを大きくすることができるため、コイル電流ＩＬの逆流を高速に検出することが可能となる。

なお、上記第２実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第２実施形態では、コイルＬ１１に抵抗Ｒｓ及びコンデンサＣｓを並列に接続し、ＤＣＲセンスによりコイル電流ＩＬを検出するようにした。これに限らず、例えば図１７に示されるように、コイルＬ１１と出力端子Ｐｏとの間にセンス抵抗Ｒｓ１を挿入接続し、そのセンス抵抗Ｒｓ１の両端の電位差に基づいてコイル電流ＩＬを検出するようにしてもよい。なお、この場合のコンパレータ７５は、その反転入力端子にセンス抵抗Ｒｓ１の第１端子（入力側端子）の電圧ＶＲ１が供給され、非反転入力端子にセンス抵抗Ｒｓ１の第２端子（出力側端子）の電圧ＶＲ２が供給される。

また、図１８に示されるように、同期側のトランジスタＴ１２のオン抵抗をセンス抵抗としてコイル電流ＩＬを検出するようにしてもよい。なお、この場合のコンパレータ７５は、その非反転入力端子にトランジスタＴ１２のドレイン（ノードＬＸ）の電圧ＶＬＸが供給され、反転入力端子にトランジスタＴ１２のソース電圧、すなわちグランド電圧ＧＮＤが供給される。

・上記第２実施形態において、タイマ回路６２を、信号Ｓ１２の立ち上がりタイミングから、入力電圧Ｖｉと出力電圧Ｖｏに依存した時間経過後にＨレベルとなるパルス信号Ｓ１３を出力するように構成した。このタイマ回路６２の構成を適宜変更してもよい。例えば、タイマ回路６２を固定された時間経過後にＨレベルのパルス信号Ｓ１３を出力するように構成してもよい。また、タイマ回路６２を、入力電圧Ｖｉのみ（もしくは出力電圧Ｖｏのみ）に依存したタイミングでＨレベルのパルス信号Ｓ１３を出力するように構成してもよい。

・上記第２実施形態における補正回路８０の構成を適宜変更してもよい。
・上記第２実施形態では、コンパレータ方式のＤＣ−ＤＣコンバータ４に具体化したが、これに制限されない。例えばエラーアンプを用いたＤＣ−ＤＣコンバータに具体化してもよい。

・上記第２実施形態では、出力電圧Ｖｏを抵抗Ｒ１１，Ｒ１２にて分圧した分圧電圧をフィードバック電圧ＶＦＢとしたが、これに限らず、例えば出力電圧Ｖｏそのものをフィードバック電圧ＶＦＢとしてもよい。

・上記第２実施形態では、スイッチ回路の一例としてＮチャネルＭＯＳトランジスタを開示したが、ＰチャネルＭＯＳトランジスタを用いてもよい。また、スイッチ回路としてバイポーラトランジスタを用いてもよい。あるいは、複数のトランジスタを含むスイッチ回路を用いてもよい。

・上記第２実施形態におけるトランジスタＴ１１，Ｔ１２を制御回路６に含めるようにしてもよい。また、コンバータ部５を制御回路６に含めるようにしてもよい。
（他の実施形態）
図１９に、上記ＤＣ−ＤＣコンバータ１又はＤＣ−ＤＣコンバータ４を備える電子機器１００の一例を示す。電子機器１００は、本体部１１０（内部回路）と、電源部１３０とを有する。

本体部１１０は、プログラムを実行するＣＰＵ１１１と、そのＣＰＵ１１１で実行されるプログラム又はＣＰＵ１１１が処理するデータを記憶するメモリ１１２とを有する。また、本体部１１０は、インタフェース（Ｉ／Ｆ）１１３を介してＣＰＵ１１１に接続されるキーボード１１４Ａ及びポインティングデバイス１１４Ｂを有する。ポインティングデバイス１１４Ｂは、例えばマウス、トラックボール、タッチパネルや静電センサを有するフラットデバイス等である。

また、本体部１１０は、インタフェース１１５を介してＣＰＵ１１１に接続されるディスプレイ１１６を有する。ディスプレイ１１６は、例えば液晶ディスプレイやＥＬ（エレクトロルミネッセンス）パネル等である。

また、本体部１１０は、インタフェース１１７を介してＣＰＵ１１１に接続される通信部１１８を有する。通信部１１８は、例えばＬＡＮ（ローカルエリアネットワーク）ボード等である。

また、本体部１１０は、インタフェース１１９を介してＣＰＵ１１１に接続される外部記憶装置１２０を有する。外部記憶装置１２０は、例えばハードディスクである。
また、本体部１１０は、インタフェース１２１を介してＣＰＵ１１１に接続される着脱可能記録媒体アクセス装置１２２を有する。ここで、着脱可能な記録媒体としては、例えばＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disk）、フラッシュメモリカード等が挙げられる。

この本体部１１０には、電源部１３０から電力が供給される。電源部１３０は、スイッチＳＷを介して、ＤＣ−ＤＣコンバータ１（又はＤＣ−ＤＣコンバータ４）と交流アダプタ１３１に接続されている。これらＤＣ−ＤＣコンバータ１（又はＤＣ−ＤＣコンバータ４）及び交流アダプタ１３１のいずれか一方から電力が本体部１１０に供給される。ＤＣ−ＤＣコンバータ１（又はＤＣ−ＤＣコンバータ４）は、図１９の例では、例えば電池１３２からの電圧（入力電圧Ｖｉ）を出力電圧Ｖｏに変換し、その出力電圧Ｖｏを本体部１１０に供給する。

このような電子機器としては、ノート型のパーソナルコンピュータ、携帯電話等の通信機器、携帯情報端末（ＰＤＡ）等の情報処理装置、デジタルカメラやビデオカメラ等の映像機器、テレビジョン装置等の受信機などが挙げられる。

以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
電源の制御回路であって、
第１電位と第２電位との間に直列に接続された第１スイッチ及び第２スイッチの接続点の電圧値と基準値との大小関係を前記第１スイッチ及び前記第２スイッチがオフである期間に検出し、前記大小関係に対応する制御信号を出力する検出回路と、
前記制御信号に応答して、前記第２スイッチのスイッチングタイミングを、前記接続点の電圧値と基準値との差を小さくするスイッチングタイミングに調整する調整回路と
を有することを特徴とする電源の制御回路。
（付記２）
前記検出回路は、
前記接続点の電圧値と正値である第１基準値とを比較する第１比較器と、
前記接続点の電圧値と負値である第２基準値とを比較する第２比較器と、を含み、
前記第１及び第２比較器の比較結果に応じて、前記接続点の電圧値と前記第１及び第２基準値との大小関係に対応する前記制御信号を生成することを特徴とする付記１に記載の電源の制御回路。
（付記３）
前記調整回路は、
前記制御信号に応答して、前記第２のスイッチがオフした時の前記接続点の電圧値が前記基準値に近づくように、前記第２スイッチのスイッチングタイミングを調整することを特徴とする付記２に記載の電源の制御回路。
（付記４）
前記第１スイッチをオンさせるための所定パルス幅の第１パルス信号を生成する第１のタイマ回路と、
前記第２スイッチをオンさせるための所定パルス幅の第２パルス信号を生成する第２のタイマ回路と、を有し、
前記調整回路は、前記制御信号に応じて前記第２パルス信号の所定パルス幅を調整することを特徴とする付記１〜３のいずれか１つに記載の電源の制御回路。
（付記５）
前記第１スイッチをオンさせるための所定パルス幅の第１パルス信号を生成する第１のタイマ回路と、
前記第２スイッチをオンさせるための所定パルス幅の第２パルス信号を生成する第２のタイマ回路と、を有し、
前記調整回路は、前記制御信号に応じて前記第１パルス信号の所定パルス幅を調整することを特徴とする付記１〜３のいずれか１つに記載の電源の制御回路。
（付記６）
第１電位と第２電位との間に直列に接続された第１スイッチ及び第２スイッチを含むコンバータ部と、
前記第１スイッチ及び前記第２スイッチをオンオフ制御する制御回路と、を有し、
前記制御回路は、
前記第１スイッチ及び前記第２スイッチの接続点の電圧値と基準値との大小関係を前記第１スイッチ及び前記第２スイッチがオフである期間に検出し、前記大小関係に対応する制御信号を出力する検出回路と、
前記制御信号に応答して、前記第２スイッチのスイッチングタイミングを、前記接続点の電圧値と基準値との差を小さくするスイッチングタイミングに調整する調整回路と、を含むことを特徴とする電源装置。
（付記７）
第１電位と第２電位との間に直列に接続された第１スイッチ及び第２スイッチの接続点の電圧値と基準値との大小関係を前記第１スイッチ及び前記第２スイッチがオフである期間に検出し、前記大小関係に対応する制御信号を出力する検出回路と、
前記制御信号に応答して、前記第２スイッチのスイッチングタイミングを、前記接続点の電圧値と基準値との差を小さくするスイッチングタイミングに調整する調整回路と、を含む制御回路を有する電源装置と、
前記電源装置にて生成された電圧が供給される内部回路と、
を含むことを特徴とする電子機器。
（付記８）
電源の制御方法であって、
第１電位と第２電位との間に直列に接続された第１スイッチ及び第２スイッチの接続点の電圧値と基準値との大小関係を前記第１スイッチ及び前記第２スイッチがオフである期間に検出し、
前記大小関係に対応する制御信号を生成し、
前記制御信号に応答して、前記第２スイッチのスイッチングタイミングを、前記接続点の電圧値と基準値との差を小さくするスイッチングタイミングに調整する
ことを特徴とする電源の制御方法。
（付記９）
前記制御信号は、前記接続点の電圧値と正値である第１基準値との比較結果と、前記接続点の電圧値と負値である第２基準値との比較結果とに応じて生成されることを特徴とする付記８に記載の電源の制御方法。
（付記１０）
前記接続点の電圧値が前記第１基準値よりも高い場合に、前記第２スイッチのオフタイミングを速くするように調整する一方で、前記接続点の電圧値が前記第２基準値よりも低い場合に、前記第２スイッチのオフタイミングを遅くするように調整することを特徴とする付記９に記載の電源の制御方法。
（付記１１）
電源の制御回路であって、
チョークコイルに流れるコイル電流の逆流を検出する逆流検出回路と、
第１電位と第２電位との間に直列に接続された第１スイッチ及び第２スイッチの接続点の電圧値と基準値との大小関係を前記第１スイッチ及び前記第２スイッチがオフである期間に検出し、前記大小関係に対応する制御信号を出力する検出回路と、
前記制御信号に応答して、前記接続点の電圧値と基準値との差が小さくなるように、前記逆流検出回路の動作速度を補正する補正回路と
を有することを特徴とする電源の制御回路。

１，４ ＤＣ−ＤＣコンバータ（電源装置）
２，５ コンバータ部
３，６ 制御回路
２０ メイン側タイマ（第１のタイマ回路）
３０ 同期側タイマ（第２のタイマ回路）
４０ 同期整流期間調整回路
４１ 比較器（第１比較器）
４２ 比較器（第２比較器）
４３，４４ アンド回路
４５ オア回路
４６ Ｄ−ＦＦ回路
４７，４８ ワンショット回路
４９ トランスコンダクタンスアンプ
７５ 逆流検出コンパレータ（逆流検出回路）
８０ 補正回路
１００ 電子機器
１１０ 本体部（内部回路）
Ｔ１ メイン側のトランジスタ（第１のスイッチ）
Ｔ２ 同期側のトランジスタ（第２のスイッチ）
ＳＷ１，ＳＷ２ スイッチ
Ａ１，Ａ２ 電流源
Ｃ４１ コンデンサ
Ｌ１ コイル（チョークコイル）
Ｖｒ１ 第１基準電圧（基準値、第１基準値、正値）
Ｖｒ２ 第２基準電圧（基準値、第２基準値、負値）
Ｓ８，Ｓ９ 制御信号
ＰＨ メイン側パルス信号（第１パルス信号）
ＰＬ 同期側パルス信号（第２パルス信号）

Claims (8)

1. 電源の制御回路であって、
   第１電位と第２電位との間に直列に接続された第１スイッチ及び第２スイッチの接続点の電圧値と基準値との大小関係を前記第１スイッチ及び前記第２スイッチがオフである期間に検出し、前記大小関係に対応する制御信号を出力する検出回路と、
   前記第１スイッチをオンするための所定パルス幅の第１パルス信号を生成する第１のタイマ回路と、
   前記第２スイッチをオンするための所定パルス幅の第２パルス信号を生成する第２のタイマ回路と、
   前記制御信号に応答して、前記第２スイッチのスイッチングタイミングを、前記接続点の電圧値と基準値との差を小さくするスイッチングタイミングに調整し、前記制御信号に応じて前記第１パルス信号又は前記第２パルス信号の所定パルス幅を調整する調整回路とを有することを特徴とする電源の制御回路。
2. 前記検出回路は、
   前記接続点の電圧値と正値である第１基準値とを比較する第１比較器と、
   前記接続点の電圧値と負値である第２基準値とを比較する第２比較器と、を含み、
   前記第１及び第２比較器の比較結果に応じて、前記接続点の電圧値と前記第１及び第２基準値との大小関係に対応する前記制御信号を生成することを特徴とする請求項１に記載の電源の制御回路。
3. 前記調整回路は、
   前記制御信号に応答して、前記第２のスイッチがオフした時の前記接続点の電圧値が前記基準値に近づくように、前記第２スイッチのスイッチングタイミングを調整することを特徴とする請求項１又は２に記載の電源の制御回路。
4. 第１電位と第２電位との間に直列に接続された第１スイッチ及び第２スイッチの接続点の電圧値と基準値との大小関係を前記第１スイッチ及び前記第２スイッチがオフである期間に検出し、前記大小関係に対応する制御信号を出力する検出回路と、
   前記第１スイッチをオンするための所定パルス幅の第１パルス信号を生成する第１のタイマ回路と、
   前記第２スイッチをオンするための所定パルス幅の第２パルス信号を生成する第２のタイマ回路と、
   前記制御信号に応答して、前記第２スイッチのスイッチングタイミングを、前記接続点の電圧値と基準値との差を小さくするスイッチングタイミングに調整し、前記制御信号に応じて前記第１パルス信号又は前記第２パルス信号の所定パルス幅を調整する調整回路と、を含む制御回路を有する電源装置と、
   前記電源装置にて生成された電圧が供給される内部回路と、
   を含むことを特徴とする電子機器。
5. 電源の制御方法であって、
   第１電位と第２電位との間に直列に接続された第１スイッチ及び第２スイッチの接続点の電圧値と基準値との大小関係を前記第１スイッチ及び前記第２スイッチがオフである期間に検出し、
   前記大小関係に対応する制御信号を生成し、
   前記第１スイッチをオンするための所定パルス幅の第１パルス信号を生成し、
   前記第２スイッチをオンするための所定パルス幅の第２パルス信号を生成し、
   前記制御信号に応答して、前記第２スイッチのスイッチングタイミングを、前記接続点の電圧値と基準値との差を小さくするスイッチングタイミングに調整し、前記制御信号に応じて前記第１パルス信号又は前記第２パルス信号の所定パルス幅を調整する
   ことを特徴とする電源の制御方法。
6. 前記制御信号は、前記接続点の電圧値と正値である第１基準値との比較結果と、前記接続点の電圧値と負値である第２基準値との比較結果とに応じて生成されることを特徴とする請求項５に記載の電源の制御方法。
7. 前記接続点の電圧値が前記第１基準値よりも高い場合に、前記第２スイッチのオフタイミングを速くするように調整する一方で、前記接続点の電圧値が前記第２基準値よりも低い場合に、前記第２スイッチのオフタイミングを遅くするように調整することを特徴とする請求項５又は６に記載の電源の制御方法。
8. 電源の制御回路であって、
   チョークコイルに流れるコイル電流の逆流を検出する逆流検出回路と、
   第１電位と第２電位との間に直列に接続された第１スイッチ及び第２スイッチの接続点の電圧値と基準値との大小関係を前記第１スイッチ及び前記第２スイッチがオフである期間に検出し、前記大小関係に対応する制御信号を出力する検出回路と、
   前記第１スイッチ又は前記第２スイッチをオンするための所定パルス幅のパルス信号を生成するタイマ回路と、
   前記制御信号に応答して、前記接続点の電圧値と基準値との差が小さくなるように、前記逆流検出回路の動作速度を補正し、前記制御信号に応じて前記パルス信号の所定パルス幅を調整する補正回路と
   を有することを特徴とする電源の制御回路。

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