JP5165344B2

JP5165344B2 - スイッチング電源装置

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Publication number: JP5165344B2
Application number: JP2007295545A
Authority: JP
Inventors: 康彦鴻上; 洋黒岩; 秀明田中
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-11-14
Filing date: 2007-11-14
Publication date: 2013-03-21
Anticipated expiration: 2027-11-14
Also published as: JP2009124844A

Description

本発明は、スイッチング電源装置に関し、例えばリチュウムイオン電池で要求される昇降圧コンバータに適用して有効な技術に関するものである。

特許第３５５６６５２号公報においては、コイル（インダクタンス）の両端が電源及びＧＮＤに相補接続されるスイッチをそれぞれ持ち、且つ、一方のコイル端が相補スイッチを介して入力電圧Ｖｉｎに接続されており、他方のコイル端が他の相補スイッチを介して出力電圧端Ｖｏｕｔに接続されている昇降圧動作可能なコンバータにおいて、入力側および出力側がそれぞれ独立にＰＷＭ制御される昇降圧モードを有する。入力側は、Ｖｉｎ×Ｄｉｎ( 入力側ＰＷＭ制御デューティ）＝一定電圧が得られるようにフィードフォワード制御される。出力側は、所望の一定電圧が得られるようにフィードバック制御される。

特開２００５−３１８６６２号公報においては、昇圧と降圧を切り替えて使用するコンバータにおいて出力電圧変動を抑制する為の方法が開示されている。上記特許第３５５６６５２号公報の構成において、フィードフォワード制御側をフィードバック制御に変更したものであり、常に出力電圧を制御するフィードバック手段のデューティが動作モードに因らず一定となるように第２の制御手段で調整する。降圧モードの場合はフィードフォワード制御が出力側、昇圧ではフィードフォワード制御が入力側で行われる。
特許第３５５６６５２号公報特開２００５−３１８６６２号公報

上記特許文献１に開示されている技術は、一般的に知られている昇降圧コンバータ（入出力の２つの相補スイッチを同時に切り替える）に対して変換効率の向上を行える半面、入力電圧に応じてデューティ制御するためＰＷＭ周波数程度の高周波の入力電圧変動又は出力電圧の急瞬な負荷変動に対する出力電圧の変動が比較的大きいと言う課題がある。また、同開示技術では昇降圧モードしか持たないため、入力電圧が比較的出力電圧よりも高い際の変換効率が降圧コンバータに劣り、入力電圧が比較的出力電圧よりも低い際の変換効率が昇圧コンバータに劣るので、入力電圧と出力電圧の差に応じて最適な変換効率を得るために、一般的にはモード切替で対応する方法が採用される場合が多い。但し、モード切替時には比較的大きな出力電圧の変動が生じるという課題がある。

上記特許文献２には昇圧モードと降圧モードの切替の際にモード変動を抑制する技術が開示されているが、同開示技術は電圧帰還方式に関する内容であり、負荷変動応答或いは入力電圧変動の影響が大きい。そこで、本願発明者においては、降圧型コンバータにおいて負荷変動応答或いは入力電圧変動に対して有効とされている電流検出方式を採用することを検討した。この電流検出方式の採用により、コンバータ全体の制御帯域に比べて電流制御帯域が広帯域である為に、モード切替時の出力変動の抑制は期待される。しかしながら、ピーク検出型の電流帰還方式では、サブハーモニック発振防止の為のスロープ補償による制御オフセットが発生し、モード切替時の変動を大きくなるという問題を有する。

この発明の目的は、入力電圧と負荷変動に対する応答性の改善と、高効率化を実現したスイッチング電源装置を提供することにある。この発明の他の目的は、半導体集積回路に適合したスイッチング電源装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願における実施例の１つは下記の通りである。入力電圧と接地電位との間に設けられた相補スイッチとしての第１出力回路と、出力電圧と接地電位との間に設けられた相補スイッチとしての第２出力回路の両出力端子間にインダクタンスが設けられる。制御回路は、第１出力回路の第１入力信号と、第２出力回路の第２入力信号を形成する。入力電圧が所望の出力電圧よりも大きな第１電圧範囲の第１モード時、第１入力信号は上記出力電圧が所望電圧となるようなＰＷＭパルスにされ、第２入力信号は第２出力回路の出力側スイッチをオン状態に接地側スイッチをオフ状態にする。入力電圧が第１電圧範囲よりも小さく、所望の出力電圧とほぼ同じ第２電圧範囲のとき、第１入力信号は固定dutyのＰＷＭパルスにされ、第２入力信号は出力電圧が所望電圧となるようなＰＷＭパルスにされる。入力電圧が第２電圧範囲よりも小さく、所望の出力電圧よりも小さな第３電圧範囲のとき、第１入力信号は第１出力回路の入力電圧側スイッチをオン状態に接地側スイッチをオフ状態にし、第２入力信号は出力電圧が所望の電圧となるようなＰＷＭパルスにされる。上記ＰＷＭパルスは、上記出力電圧の分圧電圧と基準電圧とを受けるエラーアンプの出力電圧と、上記インダクタンス手段に流れる電流検出信号で形成された電流帰還信号とをコンパレータで比較して形成される。

入力電圧と負荷変動に対する応答性の改善と高効率化を実現することができる。

図１には、この発明に係る昇降圧スイッチング電源装置の一実施例の回路図が示されている。同図に示された回路素子及び回路ブロックは、１つの半導体集積回路装置と外部部品とで構成される。外部部品は、図面に○で示された外部端子を介して接続されるインダクタンス（又はコイル）Ｌと、このインダクタンスＬに流れる電流を検出する抵抗Ｒｆ１、Ｒｆ２及びキャパシタＣｆと、出力電圧Ｖｏを形成する出力容量ＣＬ及び出力電圧Ｖｏを分圧する分圧抵抗Ｒ１，Ｒ２とからなる。上記インダクタンスＬに直列に接続された抵抗Ｒｄは、インダクタンスＬの寄生抵抗を表し、上記出力容量ＣＬに直列に接続された抵抗Ｒｅは、出力容量ＣＬの寄生抵抗を表している。他の回路素子及び回路ブロックは、１つの半導体集積回路で形成される。

この実施例のスイッチング電源装置は、ピーク電流制御型のクロスコンバータに向けられている。出力段は、相補スイッチとしての出力ＭＯＳＦＥＴＭ１とＭ２からなる第１出力回路と、相補スイッチとしての出力ＭＯＳＦＥＴＭ３とＭ４からなる第２出力回路で構成される。コイルＬの両端は、上記第１及び第２出力回路の出力端子に接続される。コイルＬの一端側Ｖｄ１は、出力ＭＯＳＦＥＴＭ１を介して入力電圧Ｖｉｎが供給され、出力ＭＯＳＦＥＴＭ２を介して回路の接地電位が供給される。上記コイルＬの他端側Ｖｄ２は、出力ＭＯＳＦＥＴＭ３を介して出力電圧Ｖｏとして出力され、出力ＭＯＳＦＥＴＭ４を介して回路の接地電位が供給される。

出力制御系として次の回路が設けられる。出力電圧Ｖｏは、分圧抵抗Ｒ１とＲ２で分圧されて帰還電圧ＶＦＢとされる。エラーアンプＥＡは、基準電圧Ｖｒｅｆと上記帰還電圧ＶＦＢの差電位を増幅し、位相補償器Ｒｃ，Ｃｃ１，Ｃｃ２にて誤差積分を行い駆動電流指示信号Ｖｃｔｌを形成する。この駆動電流指示信号Ｖｃｔｌは、サブハーモニック発振抑制の為のスロープ補償回路を通して、ＰＷＭコンパレータＰＷＭＣＰでセンスアンプＳＡで形成された電流検出結果と比較されてＰＷＭ制御デューティを決定する。

センスアンプＳＡの入力信号を形成する電流検出手段は、コイルＬと並列に接続されたＣＲネットワーク回路（Ｒｆ１，Ｃｆ，Ｒｆ２）で構成される。基本的にはコイルＬに流れる電流ＩＬに比例した電圧が、同ネットワーク回路の容量（キャパシタ）Ｃｆの両端電圧に発生するので、キャパシタＣｆ両端の電圧をセンスアンプＳＡにより差動増幅して、電流検出値としている。同電流帰還ループは数１００ＫＨｚ以上の帯域が得られるため、負荷変動応答、入力変動応答特性が改善される。

ＣＲネットワーク回路には、入力側とされる第１出力回路の出力ＭＯＳＦＥＴＭ１，Ｍ２および出力側とされる第２出力回路の出力ＭＯＳＦＥＴＭ３，Ｍ４共にＰＷＭ動作を行う昇降圧動作を行った際に同相電圧の変位が最小となるように容量Ｃｆの両端に抵抗Ｒｆ１およびＲｆ２を直列接続した回路としている。なお、電流センスアンプＳＡの動作については、図４を用いて後に説明する。

ゲート回路Ｇ１とＧ２の一方の入力端子が互いに他方の出力と交差されてフリップフロップ（ラッチ）回路が構成される。上記ゲート回路Ｇ２の他方の入力は、セット端子とされて、三角波発生回路ＴＷＧとタイミングコントローラＴＣで形成されたＰＷＭ周波数信号ｆｐｗｍが供給されて、ＰＷＭ周期でセットされる。上記ゲート回路Ｇ１の他方の入力は、リセット端子とされて、上記ＰＷＭコンパレータＰＷＭＣＰの出力信号が供給される。つまり、スロープ補償回路を通した駆動電流指示信号Ｖｃｔｌと電流検出結果とがＰＷＭコンパレータＰＷＭＣＰで比較されて、上記駆動電流指示と電流検出結果とが一致すると上記フリップフロップ回路（Ｇ１，Ｇ２）がリセットされてＰＷＭ信号（ＰＷＭパルス）Ｄｃｔｌが形成される。

上記タイミングコントローラＴＣは、一定の固定デューティにされたＰＷＭパルスＤｆｉｘを形成する。マルチプレクサＭＰＸは、上記ＰＷＭパルスＤｃｔｌとＤｆｉｘと、モード切替検出回路で形成された検出信号ＳＥＬ１，ＳＥＬ２とを受けて、上記第１出力回路と上記第２出力回路の入力端子に供給される第１入力信号Ｖ１と第２入力信号Ｖ２を形成する。上記第１入力信号Ｖ１は、ドライバＤＶ１を介して同相信号が出力ＭＯＳＦＥＴＭ１のゲートに伝えられ、ドライバＤＶ２を介して逆相信号が出力ＭＯＳＦＥＴＭ２のゲートに伝えられる。これにより、出力ＭＯＳＦＥＴＭ１とＭ２は、上記入力信号Ｖ１に対応して相補スイッチ動作を行う。上記第２入力信号Ｖ２は、ドライバＤＶ３を介して逆相信号が出力ＭＯＳＦＥＴＭ３のゲートに伝えられ、ドライバＤＶ４を介して同相信号が出力ＭＯＳＦＥＴＭ４のゲートに伝えられる。これにより、出力ＭＯＳＦＥＴＭ３とＭ４は、上記入力信号Ｖ２に対応して相補スイッチ動作を行う。上記出力ＭＯＳＦＥＴＭ１〜Ｍ４は、特に制限されないが、ＮチャネルＭＯＳＦＥＴにより構成される。

モード切替検出回路は、入力電圧Ｖｉｎと出力電圧Ｖｏとを受ける電圧比較回路ＶＣ１と、上記電圧比較回路ＶＣ１で形成された両電圧の差電圧と第１検出電圧Ｖｔｈｈとを受ける電圧比較回路ＶＣ２及び上記電圧比較回路ＶＣ１で形成された両電圧の差電圧と第２検出電圧Ｖｔｈｌとを受ける電圧比較回路ＶＣ３で構成される。上記電圧比較回路ＶＣ２は、ヒステリシス特性を持つようにされ、上記差電圧と第１検出電圧Ｖｔｈｈとほぼ同じときに検出信号ＳＥＬ１が不安定（発振）に変化するのを防止している。このことは、上記差電圧と第２検出電圧Ｖｔｈｌとを比較して検出信号ＳＥＬ２を形成する電圧比較回路ＶＣ３も同様である。

この実施例の昇降圧スイッチング電源装置は、図２の波形図に示すように３つのモード即ち、降圧モード、拡張昇圧モード、昇圧モードで動作する。降圧モードでは、図２に示した降圧モードのように、第２入力信号Ｖ２がハイレベルにされて、出力ＭＯＳＦＥＴＭ３は常にオンし、出力ＭＯＳＦＥＴＭ４は常にオフしており、ＰＷＭパルスＤｃｔｌに対応して第１入力信号Ｖ１が変化して出力ＭＯＳＦＥＴＭ１，Ｍ２がオン／オフし、出力電圧Ｖｄ１が形成されてコイルＬに流れる電流ＩＬが調整されて、出力電圧Ｖｏが所望の電圧になるように降圧動作を行う。

昇圧モードでは、図２に示した昇圧モードのように、上記第１入力信号Ｖ１のハイレベルにより、出力ＭＯＳＦＥＴＭ１は常にオンし、出力ＭＯＳＦＥＴＭ２は常にオフしており、出力電圧Ｖｄ１がハイレベルに固定される。ＰＷＭパルスＤｃｔｌに対応して第２入力信号Ｖ２が変化して出力ＭＯＳＦＥＴＭ３，Ｍ４がオン／オフし、出力電圧Ｖｄ２が形成されてコイルＬに流れる電流ＩＬを調整して出力電圧Ｖｏが所望の電圧となるような昇圧動作を行う。

この実施例では、上記降圧モードと昇圧モードの他に、更に、拡張昇圧モードが設けられる。この拡張昇圧モードは、図２に示した拡張昇圧モードのように、上記昇圧モードと基本動作は同じであるが、昇圧モードと異なるのはＭＯＳＦＥＴＭ１とＭ２も一定デューティのＰＷＭパルスＤｆｉｘに対応した第１入力信号Ｖ１でスイッチ制御される。これにより、等価的に入力電圧Ｖｉｎを降圧して上記昇圧モードの動作範囲を拡大する。

マルチプレクサＭＰＸは、上記モード指令信号である第１検出信号ＳＥＬ１、第２検出信号ＳＥＬ２により各モードの判定と、上記ＰＷＭパルスＤｄｃｔｌ，Ｄｆｉｘ及び固定レベルを上記第１、第２入力信号として伝える論理回路や信号選択回路で構成される。

上記３つの動作モードは、入力電圧Ｖｉｎと出力電圧Ｖｏとの差電位に応じて、入力電圧Ｖｉｎが所望の出力電圧より高いときには降圧モード、入力電圧Ｖｉｎと出力電圧Ｖｏが所望の出力電圧に近いときには拡張昇圧モード、入力電圧Ｖｉｎが所望の出力電圧より低い時には昇圧モードがそれぞれ選択されてトータルで広い入力電圧範囲を確保する。

この実施例では、入力電圧Ｖｉｎと出力電圧Ｖｏの差電位によってモードを選択しているのは、この実施例の昇降圧スイッチング電源装置の起動時に、必ず降圧モードから始めるようにするためである。これにより、昇圧回路の起動時に問題となる入力電源Ｖｉｎのラッシュ電流対策を不要にできる。各モードの動作範囲は、次式（１）〜（３）で表され、モード切替しきい値（検出電圧）Ｖｔｈｈ，Ｖｔｈｌは、各モードの動作範囲はオーバラップしており、オーバラップの範囲内にしきい値が設定される。また、モード切り替時に、変換効率の変化によって入力電圧Ｖｉｎの電源電流遷移とラインインピーダンスによって入力電圧Ｖｉｎに負帰還がかかりモード発振することを防止するために、前記のようにモード切替用コンパレータＶＣ２，ＶＣ３にはヒステリシスが設けられている。

降圧モード
Ｖｉｎ（Ｌ）＞〔Ｖｏ＋Ｉｏ・（２・Ｒｏｎ＋Ｒｄ）〕／Ｄｍａｘ …… （１）
Ｖｉｎ（Ｌ）は、入力電圧Ｖｉｎの動作下限電圧を示している。

拡張昇圧モード
Ｖｉｎ（Ｈ１）＜Ｖｏ・（１−Ｄｍｉｎ）／Ｄｏｎ …… （２）
Ｖｉｎ（Ｈ１）は、入力電圧Ｖｉｎの動作上限電圧を示している。

昇圧モード
Ｖｉｎ（Ｈ２）＜Ｖｏ・（１−Ｄｍｉｎ） …… （３）
Ｖｉｎ（Ｈ２）は、入力電圧Ｖｉｎの動作上限電圧を示している。
上記（１）〜（３）において、ＤｍａｘはＰＷＭパルス（Ｄｃｔｌ）の最大デューティ、ＤｍｉｎはＰＷＭパルス（Ｄｃｔｌ）の最小デューティ、Ｄｏｎ（Ｄｆｉｘ）は、固定ＰＷＭデューティをそれぞれ表している。

図３には、この発明に係るセンスアンプＳＡの動作を説明するための波形図が示されている。この実施例のセンスアンプＳＡは、リセット付きセンスアンプであり、サブハーモニック発振対策に向けられている。図３は、前記拡張昇圧モードにおいて、センスアンプＳＡにリセット期間を設けた場合の電流制御の波形図が示されている。

センスアンプＳＡにリセット期間が無い場合は、同図の最下段に点線で示すようにコイル電流に比例した電圧Ｖｓが、センスアンプＳＡの出力に現れる。本センスアンプＳＡの出力Ｖｓ’は、スロープ補償後のエラーアンプＥＡの出力Ｖｃｔｌ’とＰＷＭコンパレータＰＷＭＣＰにて比較されＰＷＭのオン期間が決定される。また、ＰＷＭのオフ期間は、ＰＷＭオン信号ＰＷＭＯＮがロウレベル→ハイレベルになるエッジまで継続する。しかしながら、現実の回路動作では、ＰＷＭオフ期間中に入力側コイル駆動端Ｖｄ１がスイッチングするために、電圧Ｖｄ１が変化するタイミングで電流検出容量Ｃｆの同相電圧が変わり、その影響で、電流センスアンプ出力Ｖｓに変動を生じ、ＰＷＭオン信号ＰＷＭＯＮがロウレベル→ハイレベルになるタイミングにおいて、電流センスアンプ出力電位Ｖｓ’の方がスロープ補償後のエラーアンプ出力電位Ｖｃｔｌ’より高くなる可能性がある。この場合、ＰＷＭオン信号ＰＷＭＯＮがロウレベル→ハイレベルになるタイミングでＰＷＭオフ→ＰＷＭオンとならずＰＷＭオフを継続してサブハーモニック発振を生じる可能性が生じる。

この実施例では、ＰＷＭオフ期間の開始からＰＷＭオフの終了＋ｔｄの間は、確実にエラーアンプ出力Ｖｃｔｌが高くなるように、センスアンプリセット期間として電流センスアンプ出力電圧Ｖｓを一定出力電圧Ｖ０にクランプする。これにより、図３の最下段実線に示したような電流センスアンプ出力電圧Ｖｓが得られる。このようなセンスアンプＳＡのリセット動作により、キャパシタＣｆ両端の同相電位の変動に関係なく、常に確実なコイル電流の検出が行われ、サブハーモニック発振も抑制される。

図４には、図１のリセット付きセンスアンプの一実施例の回路図が示されている。入力端子ＩＮ−から供給される入力信号は、ＰチャネルＭＯＳＦＥＴＭ１１と、ソースと電源電圧Ｖｄｄとの間に設けられた電流源負荷としてのＰチャネルＭＯＳＦＥＴＭ１３からなるソースフォロワ入力回路を介してトランジスタＱ１のべースに供給される。入力端子ＩＮ＋から供給される入力信号は、ＰチャネルＭＯＳＦＥＴＭ１２と、ソースと電源電圧Ｖｄｄとの間に設けられた電流源負荷としてのＰチャネルＭＯＳＦＥＴＭ１４からなるソースフォロワ入力回路を介してトランジスタＱ２のべースに供給される。

トランジスタＱ１とＱ２は、エミッタが共通化されて差動形態とされる。上記共通化されたエミッタと回路の接地電位との間には、固定バイアス電流を流すＮチャネルＭＯＳＦＥＴＭ２５、Ｍ２６の直列回路が設けられる。上記共通化されたエミッタと回路の接地電位との間には、利得切替制御のためのバイアス電流を流すＮチャネルＭＯＳＦＥＴＭ２７、Ｍ２８が設けられる。上記ＭＯＳＦＥＭ２８のゲートは、利得制御端子ＧＡＩＮに接続される。

上記ＭＯＳＦＥＴＭ２８は、利得制御端子ＧＡＩＮの信号によってオン／オフするスイッチとして働き図４アンプの利得を切り替える。尚、上記ＭＯＳＦＥＴＭ２６とＭ２２は、ＭＯＳＦＥＴＭ２８のオン抵抗によってＭＯＳＦＥＴＭ２１、Ｍ２５とＭ２７の電流ミラー回路のペア精度ズレを防ぐ為に付加された素子で、ゲートに電源電圧Ｖｄｄが供給されることにより抵抗素子として動作させられる。

上記差動トランジスタＱ１およびＱ２はＧｍアンプを形成する。即ち、入力端子ＩＮ＋とＩＮ−の差電圧を電流出力に変換する。変換された上記差動トランジスタＱ１のコレクタ出力電流は、ＰチャネルＭＯＳＦＥＴＭ１５とＭ１６からなる電流ミラー回路を介してＮチャネルＭＯＳＦＥＴＭ１９とＭ２０からなる電流ミラー回路に入力される。同様に、上記差動トランジスタＱ２のコレクタ出力電流は、ＰチャネルＭＯＳＦＥＴＭ１７とＭ１８からなる電流ミラー回路に供給される。上記２つの電流ミラー回路の出力側ＰチャネルＭＯＳＦＥＴＭ１８とＮチャネルＭＯＳＦＥＴＭ２０のドレイン同士が共通接続されて、上記差動ＭＯＳＦＥＴＱ１とＱ２のコレクタ出力電流の差電流Ｉｓｅｎｓが負荷抵抗ＲＬによって電圧変換され出力端子ＯＵＴから取り出される。

この実施例では、上記出力端子ＯＵＴと回路の接地電位との間に、負荷抵抗ＲＬとダイオード接続のトランジスタＱ３が負荷として設けられる。このトランジスタＱ３には、上記ＭＯＳＦＥＴＭ２３と電流ミラー形態にされたＰチャネルＭＯＳＦＥＴＭ２４からバイアス電流が供給されて、トランジスタＱ３のベース−エミッタ間電圧が前記固定電圧Ｖ０とされる。上記トランジスタＱ３のベース，コレクタと出力端子ＯＵＴの間にＮチャネルＭＯＳＦＥＴＭ３１が設けられる。このＭＯＳＦＥＴＭ３１のゲートは、リセット端子ＲＥＳＥＴに接続される。上記リセット端子ＰＥＳＥＴにハイレベルのリセット信号を供給することにより、上記ＭＯＳＦＥＴＭ３１がオン状態となり、負荷抵抗ＲＬを短絡して出力端子ＯＵＴを上記電圧Ｖ０のような固定レベルにする。上記リセット端子ＲＥＳＥＴにロウレベルのリセット信号を供給することにより、ＭＯＳＦＥＴＭ３１オフ状態となり通常の差動アンプとして動作する。

この実施例では、上記出力端子ＯＵＴの回路の接地電位との間に、オフセット調整回路を構成するＭＯＳＦＥＴＭ２９及びＭ３０が設けられる。上記ＭＯＳＦＥＴＭ２９は、上記電源電圧Ｖｄｄが供給されることにより抵抗素子として動作する。上記ＭＯＳＦＥＴＭ３０のゲートは、オフセット端子ＯＦＦＳＥＴに接続される。このオフセット端子ＯＦＦＳＥＴをハイレベルにすると、上記ＭＯＳＦＥＴＭ３０がオン状態となり、オフセット電流Ｉｏｆｆが流れるようにされる。つまり、出力電流Ｉｓｅｎｓは、オフセット電流Ｉｏｆｆ分だけ減少させられる。

図５には、上記拡張昇圧モードを説明するための波形図が示されている。この実施例は、拡張昇圧モードでの駆動能力の最適化対策に向けられている。前記実施例では、基本的には、拡張昇圧モードでの入力側デューティ（Ｖｄ１のデューティ）は固定値として制御される。しかしながら、拡張昇圧モードで矢印により示されているように駆動電流が増加し、（１）（２）から（３）のように出力側（Ｖｄ２）のロウレベルデューティが増加して、入力側の固定ハイレベル期間を超えた場合には、かかる出力側のロウレベルに対応して、入力側の固定ハイレベル部分を→のように拡大させる。これにより、（１）（２）のように入力側の固定ハイレベル期間を固定デューティのままにするよりは、（３）のように最大のコイル電流を増加させる分、上記拡張昇圧モードでの駆動能力を大きくすることができる。

図６には、モード切替時（降圧→拡張昇圧）を説明するための波形図が示されている。降圧モード時から拡張昇圧モードへ切り替わる直前は、ＰＷＭの制御デューティ（充電デューティ）が動作限界近くまで大きい。逆にモード切替直後では、ＰＷＭの制御デューティ（充電デューティ）が動作限界近くまで小さいという関係にある。この実施例の昇降圧スイッチング電源装置では、前記のようにＰＷＭデューティが大きいほどスロープ補償によってエラーアンプ出力は低下するので、モード切替前後のＰＷＭデューティの差によって、図６（Ａ）に示したように電流指示であるスロープ補償後のエラーアンプ出力は等価的にオフセット電圧が発生して大きな出力変動を生じる。

この実施例では、降圧モード時のみ、オフセット電圧をセンスアンプ出力から減算して、モード切替にて変動を生じないようにしている。つまり、図６（Ｂ）に示すようにセンスアンプの出力は、Ｖｓｌｏｐｅに対応したオフセット電圧を発生さて上記降圧モードのときに減算させるものである。図１においては、検出信号ＳＥＬ１のハイレベルによりＭＯＳＦＥＴＭ７がオン状態となり、センスアンプＳＡの出力電流が電流Ｉ３だけ減少させられて上記減算が行われる。図４においては、上記降圧モードのときにオフセット端子ＯＦＦＳＥＴにハイレベルが供給されて、ＭＯＳＦＥＴＭ３０がオン状態となり、抵抗手段としてのＭＯＳＦＥＴＭ２９にオフセット電流Ｉｏｆｆが流れるようにされる。この電流Ｉｏｆｆは、前記図１の電流Ｉ３に対応している。したがって、ＭＯＳＦＥＴＭ２９は、上記電流源Ｉ３を構成する。同様に、図４内の負荷抵抗ＲＬは前記図１のＲ３に相当する。

図７には、昇圧モードと拡張昇圧モードの切替を説明する特性図が示されている。図７においては、昇圧モード及び拡張昇圧モードにおける入力電圧と全体の相対ループ利得の推移が示されている。昇圧系モードの場合、出力側（Ｖｄ２）のデューティに応じてループ利得が変化する為、同図のようになる。このままでは、拡張昇圧と昇圧モードの切り替わり電圧２．６Ｖにおいて利得差が８７％−７０％＝１７％有り大きく、モード切替時の変出力動要因になる。これを防止するため、拡張昇圧モードにおいては、電流センスアンプＳＡの利得を０．８倍即ちループ利得では１／０．８倍して、切り替わり電圧２．６Ｖ時におけるモード切替時のループ利得変動を８７％−７０％／０．８＝−０．５％に抑制し、出力変動を最小にしている。

上記センスアンプの利得制御は、前記図４の利得制御端子ＧＡＩＮを用いて実現することができる。上記利得制御端子ＧＡＩＮをハイレベルにすると、ＭＯＳＦＥＴＭ２８がオン状態となり、抵抗手段としてのＭＯＳＦＥＴＭ２７に電流が流れて差動増幅トランジスタＱ１とＱ２のバイアス電流を増加させて図７に点線で示したように利得を高くするものである。図１では、このようなセンスアンプＳＡの利得制御のために検出信号ＳＥＬ２が用いられる。このように電流センスアンプＳＡの利得を各モード毎に設定可能とし、モード切替時の各モード間のループ利得を同一に合わせことにより、各モード切替における出力変動が抑制される。

図１では、ＣＲ電流検出回路が外付け素子により構成される。ＣＲ電流検出をモノリシック半導体上に集積化する際には電流検出の為の容量Ｃｆの寄生容量Ｃｐに対する配慮が必要である。図８〜図１１は、スイッチング電源装置の電流検出にＣＲ電流検出回路を適用し、半導体集積回路に内蔵する際に取りうる４つの代表的な回路例が示されている。

図８は、駆動電圧Ｖｄ１側に対応した出力ＭＯＳＦＥＴＭ１とＭ２側に抵抗Ｒｆがあり容量Ｃｆの寄生容量Ｃｐが固定電位となる駆動電圧Ｖｄ２側に見える。つまり、容量Ｃｆは、図１７に示したようにＭＯＳ容量が用いられてゲート側Ｇが抵抗Ｒｆに接続され、Ｎ＋拡散層（ソース，ドレイン）及びＮ型ウェルＮ−Ｗｅｌｌ側がコイルＬの駆動電圧Ｖｄ２側に接続される。このため、上記Ｎ型ウェルＮ−Ｗｅｌｌ側と基板Ｐ−ｓｕｎに寄生容量Ｃｐが存在する。図８において、ｒｄはコイルＬの寄生抵抗、ｒｉｎとｒｏは配線抵抗およびＶｄ１とＶｄ２のレベル調整に用いられるブリーダ抵抗等の等価直列抵抗である。この場合、コイルＬの駆動端Ｖｄ１がＰＷＭ動作しても容量Ｃｆ両端の同相電位および上記寄生容量Ｃｐの電位は駆動電圧Ｖｄ２に固定され、センスアンプＳＡの出力には殆んど電流検出誤差が生じない。

図９は、図８とＰＷＭ側と固定電位側が入れ替わり、駆動電圧Ｖｄ１側に対応した出力ＭＯＳＦＥＴＭ１とＭ２側に容量Ｃｆがあり、寄生容量ＣｐがＰＷＭ側に見えるような接続である。この場合、寄生容量Ｃｐの充放電はコイル駆動端電圧Ｖｄ１を通じて行われる為、容量Ｃｆ両端電位には影響しない為、電流検出誤差は生じない。但し、容量Ｃｆの同相電圧はＰＷＭのスィッチングに併せて変動するのでかなり高周波まで大きな同相電圧除去比を持つセンスアンプが必要となって、現実的な解には適さない。

図１０は、図９と同様に駆動電圧Ｖｄ１側に対応した出力ＭＯＳＦＥＴＭ１とＭ２側に容量Ｃｆがあるが、且つ抵抗Ｒｆ側に前記図１７のようなＮ＋拡散層側が抵抗Ｒｆに接続されて寄生容量Ｃｐが見えるような接続である。この場合は、駆動電圧Ｖｄ１のＰＷＭに伴なうスイッチングに併せて、容量Ｃｆを通じて寄生容量Ｃｐを充放電する為に、寄生容量Ｃｐが無い場合に比べてかなり大きな脈動が容量Ｃｆ両端電位に現れる。場合によっては、容量Ｃｆ両端の同相電圧よりも大きな脈動電圧を生じて電流検出には適さない。

図１１は、図１０におけるＰＷＭ側と固定電位側が入れ替わった接続を示している。この場合は、配線抵抗ｒｏの影響でＣｆ両端の脈動が減少し、脈動波形全体に遅延を生じる傾向にあり、容量Ｃｆ両端電位を用いてピーク電流検出を行う方法ではＳ／Ｎが劣化し好ましくない。

上記図１０、図１１の様に容量Ｃｆと抵抗Ｒｆの接続ノードに容量Ｃｆの寄生容量Ｃｐが見えるような接続は、容量Ｃｆ両端電位を用いた電流検出には適さない。また、これら２つの回路の場合は、図１７に示した基板Ｐ−ｓｕｂのノイズが寄生容量Ｃｐを介して容量Ｃｆと抵抗Ｒｆの接続ノードに注入され、電流検出にかなり悪影響を及ぼすと考えられる。

前記図１の昇降圧スイッチング電源装置では、センスアンプＳＡの同相電圧変動に対する対策として、ＣＲ電流検出の容量Ｃｆ両端にＲｆを配置しているが、図８〜図１１のＣＲ電流検出回路を内蔵すると、必ずどちらかのＣｆとＲｆの間に寄生容量が付く為に、駆動電圧Ｖｄ１およびＶｄ２双方がスイッチングする拡張昇圧モードでは、図１０と図１１と同様の電流検出誤差を生じる。

図１２には、この発明に係る昇降圧スイッチング電源装置に用いられるＣＲ電流検出回路の一実施例の回路図が示されている。同図には、上記ＣＲ電流検出回路に関連する出力回路、センスアンプＳＡも合わせて示されている。この実施例では、図面に○で示された外部端子を介してコイルＬが接続される。コイルＬに直列接続された抵抗ｒｄは前記のような寄生抵抗を示している。

上記コイルＬを除いて他の回路素子は、半導体集積回路に内蔵される。この実施例のＣＲ回路は、コイルＬに流れる電流検出に必要な容量Ｃｆが１／２の容量Ｃｆ１とＣｆ２に分割される。これらの容量Ｃｆ１とＣｆ２は、前記図１７に示したような極性を反転して並列接続される。つまり、容量Ｃｆ１の拡散層側は電極に○が付された容量Ｃｆ２のゲート側に接続され、容量Ｃｆ２の拡散層側は電極に○が付されて容量Ｃｆ１のゲート側に接続される。これら容量Ｃｆ１／Ｃｆ２の両端に抵抗Ｒｆの１／２の抵抗値に分割された抵抗Ｒｆ１とＲｆ２が配置されて、上記駆動電圧Ｖｄ１側とＶｄ２側に接続される。

この実施例回路の場合、容量Ｃｆ両端が低インピーダンスで駆動されることは無く、前記図１０に示した容量Ｃｆ両端の脈動の拡大問題は生じにくい。また、前記図１１に示した遅延の問題点についても容量Ｃｆが１／２に分割して配置されることから改善可能である。更には、寄生容量Ｃｐを介して伝わるサブストレートノイズについても同相成分として伝わる為、電流検出に必要な容量Ｃｆの両端電圧には影響しにくいものとなる。

抵抗Ｒ１１とＲ１２及びＲ１３とＲ１４は、レベルシフト回路を構成し、センスアンプＳＡの入力ダイナミックレンジに上記検出信号を適合させる。つまり、前記のように入力電圧Ｖｉｎは、大きな電圧範囲で変動するので駆動電圧Ｖｄ１，Ｖｄ２もそれに対応して変動する。そこで、上記抵抗Ｒ１１とＲ１２及びＲ１３とＲ１４で分圧して実質的な変動幅を小さくし、センスアンプＳＡの同相入力電圧範囲の設計自由度を高めるために付加されている。

図１３には、この発明に係る昇降圧スイッチング電源装置に用いられるＣＲ電流検出回路の他の一実施例の回路図が示されている。この実施例では、抵抗Ｒｆ１とＲｆ２の両端にＭＯＳＦＥＴＭ４１とＭ４２が設けられる。また、容量Ｃｆはゲート側が駆動電圧Ｖｄ１側に接続される。上記容量Ｃｆのゲート側と回路の接地電位との間に容量Ｃｐ’とＭＯＳＦＥＴＭ４３が直列に設けられる。上記容量Ｃｐ’は、上記容量Ｃｆの寄生容量Ｃｐに相当するものとされる。

この実施例回路において、降圧モード時には、ＭＯＳＦＥＴＭ４１はオフ状態に、ＭＯＳＦＥＴＭ４２はオン状態に、ＭＯＳＦＥＴＭ４３はオフ状態にすることで等価的に前記図８の状態として電流検出誤差を抑制する。昇圧モードでは、ＭＯＳＦＥＴＭ４１はオン状態に、ＭＯＳＦＥＴＭ４２はオフ状態に、ＭＯＳＦＥＴＭ４３をオン状態にすることで、等価的に図１１の状態にする。この場合、多少容量Ｃｆ両端波形に遅延は発生するが、一般的に昇圧モード時は、右半平面零の制約から制御帯域を抑えた設計がなされる為、遅延に関しては余裕があり問題ない。拡張昇圧モードでは、ＭＯＳＦＥＴＭ４１はオン状態に、ＭＯＳＦＥＴＭ４２はオフ状態に、ＭＯＳＦＥＴＭ４３はオン状態とすることで、駆動電圧Ｖｄ２側のスイッチングに対しては昇圧モードと同様である。駆動電圧Ｖｄ１側については、図１１で示した容量Ｃｆ両端の脈動拡大を生じるが、それをＭＯＳＦＥＴＭ４１と容量Ｃｆ間ノードと接地電位間に容量Ｃｐ’を接続して、同ノードの同相電圧のゆれを抑制することによって改善した回路である。

このようにＣＲ電流検出回路の抵抗Ｒｆ１及びＲｆ２と並列にそれぞれスイッチＭＯＳＦＥＴＭ４１、Ｍ４２を設けて、前記のように降圧モード動作の際には出力側（Ｖｄ２）の抵抗Ｒｆ２を短絡し、昇圧モード動作時には入力側（Ｖｄ１）の抵抗Ｒｆ１を短絡するようにし、コイルＬの両端の出力ＭＯＳＦＥＴＭ１〜Ｍ４がスイッチングする側には大きな入力抵抗が見えるようにして、電流検出用ＣＲの容量Ｃｆの同相電圧が変動しないようにする。これによって、同相ノイズに対する電流検出誤差が抑制される。

図１４には、この発明に係る昇降圧スイッチング電源装置の他の一実施例の回路図が示されている。この実施例は、前記図１３に示したＣＲ電流検出回路が用いられる。この実施例のスイッチング電源装置においては、外部素子としてはコイルＬと出力容量ＣＬ及び分圧抵抗Ｒ１，Ｒ２となる。

図１５には、この発明に係る昇降圧スイッチング電源装置の更に他の一実施例の回路図が示されている。この実施例は、前記図１２に示したＣＲ電流検出回路が用いられる。この実施例のスイッチング電源装置においては、外部素子としてはコイルＬと出力容量ＣＬ及び分圧抵抗Ｒ１，Ｒ２となる。

図１６には、この発明に係る昇降圧スイッチング電源装置の更に他の一実施例の回路図が示されている。この実施例は、前記図１５と同様なＣＲ電流検出回路が用いられる。この実施例の昇降圧スイッチング電源装置は平均電流制御のクロスコンバータとされる。電流帰還の対象は、容量Ｃｆ両端の差電位からＰＷＭに同期した脈動成分を除去した低周波成分となる。このためセンスアンプの出力にロウパスフィルタＬＰＦを配置し、同アンプのリセット機能は不要となる。

図１８には、この発明に係る降圧スイッチング電源装置の一実施例の回路図が示されている。本実施例は、図１の昇降圧スイッチング電源を簡素化し、降圧スイッチング電源装置とした例であり、図１と同様に、コイルインダクタと並列に接続されたＣＲ電流検出回路のキャパシタの両端をセンスアンプで増幅して、電流帰還型の電源装置を構成している。その際に、図３で説明済みのアンプのリセット機能を用いており、ＣＲ電流検出回路では図８で説明したように、コイルのＰＷＭ駆動端側に抵抗手段を接続し、固定電位側である出力端子Ｖｏにキャパシタの拡散側を接続している。尚、キャパシタ手段はＭＯＳ容量である。本実施例により、従来の電流帰還型電源装置に必要であった電流センス抵抗を不要にできるので変換効率が上昇し、且つＣＲ電流検出回路が集積回路に内蔵できるので外付けコストも低減できる。

図１９には、この発明に係る昇圧スイッチング電源装置の一実施例の回路図が示されている。本実施例は、図１の昇降圧スイッチング電源を簡素化し、昇圧スイッチング電源装置とした例であり、図１と同様に、コイルインダクタと並列に接続されたＣＲ電流検出回路のキャパシタの両端をセンスアンプで増幅して、電流帰還型の電源装置を構成している。その際に、図３で説明済みのアンプのリセット機能を用いており、ＣＲ電流検出回路では図８で説明したように、コイルのＰＷＭ駆動端側に抵抗手段を接続し、固定電位側である入力端子Ｖinにキャパシタの拡散側を接続している。尚、キャパシタ手段はＭＯＳ容量である。本実施例により、従来の電流帰還型電源装置に必要であった電流センス抵抗を不要にできるので変換効率が上昇し、且つＣＲ電流検出回路が集積回路に内蔵できるので外付けコストも低減できる。

以上のような昇降圧スイッチング電源装置では、各モードで前記のような出力ＭＯＳＦＥＴのスイッチ制御によって、これら出力ＭＯＳＦＥＴのスイッチ動作による損失を小さくすることができる。例えば、リチュウムイオン電池は、４．６〜１．８Ｖのように大きく変化する。このような電池電圧を本願発明に係る昇降圧スイッチング電源装置の入力電圧Ｖｉｎとして用いて３Ｖ程度の動作電圧を形成することにより、かかるリチュウムイオン電池で駆動される電子装置の電池寿命を長くすることができる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記３つのモード切替のためのモード検出回路での具体的な電圧設定は、目的とする出力電圧付近を中心にして前記のように３つの電圧範囲を設定するものであればよい。ＰＷＭパルスを形成するＰＷＭ制御回路は、前記のような出力電圧の帰還信号と、出力電流の帰還信号とを用いて形成するものであればよい。

この発明は、リチュウムイオン電池で要求される昇降圧スイッチング電源装置を含めたＤＣ−ＤＣコンバータとして広く利用することができる。

この発明に係る昇降圧スイッチング電源装置の一実施例を示す回路図である。図１の昇降圧スイッチング電源装置における動作波形図である。この発明に係るセンスアンプの動作を説明するための波形図である。図１のリセット付きセンスアンプの一実施例を示す回路図である。この発明に係る昇降圧スイッチング電源装置の拡張昇圧モードを説明するための波形図である。この発明に係る昇降圧スイッチング電源装置のモード切替時（降圧→拡張昇圧）の動作を説明するための波形図である。この発明に係る昇降圧スイッチング電源装置における昇圧モードと拡張昇圧モードの切替を説明するための特性図である。この発明に用いられるＣＲ電流検出回路を半導体集積回路に内蔵する際に検討された１つの代表的回路例である。この発明に用いられるＣＲ電流検出回路を半導体集積回路に内蔵する際に検討された他の１つの代表的回路例である。この発明に用いられるＣＲ電流検出回路を半導体集積回路に内蔵する際に検討された他の１つの代表的回路例である。この発明に用いられるＣＲ電流検出回路を半導体集積回路に内蔵する際に検討された他の１つの代表的回路例である。この発明に係る昇降圧スイッチング電源装置に用いられるＣＲ電流検出回路の一実施例の回路図である。この発明に係る昇降圧スイッチング電源装置に用いられるＣＲ電流検出回路の他の一実施例の回路図である。この発明に係る昇降圧スイッチング電源装置の他の一実施例の回路図である。この発明に係る昇降圧スイッチング電源装置の更に他の一実施例の回路図である。この発明に係る昇降圧スイッチング電源装置の更に他の一実施例の回路図である。この発明に係るスイッチング電源装置のＣＲ電流検出回路に用いられる容量の一実施例を示す素子構造断面図である。この発明に係る降圧スイッチング電源装置の一実施例の回路図である。この発明に係る昇圧スイッチング電源装置の一実施例の回路図である。

符号の説明

Ｍ１〜Ｍ７，Ｍ２１〜Ｍ３１，Ｍ４１〜Ｍ４３…ＭＯＳＦＥＴ、Ｑ１〜Ｑ３…トランジスタ、Ｌ…インダクタ（コイル）、Ｒ１〜Ｒ３，Ｒｆ１，Ｒｆ２，Ｒｃ…抵抗、Ｃｆ，Ｃｆ１，Ｃｆ２，ＣＬ，Ｃｃ１，Ｃｃ２…容量、ＶＣ１〜ＶＣ３…電圧比較回路、ＳＡ…センスアンプ、ＥＡ…エラーアンプ、ＰＷＭＣＰ…ＰＷＭコンパレータ、ＤＶ１〜ＤＶ４…駆動回路、Ｇ１，Ｇ２…ゲート回路、ＭＰＸ…マルチプレクサ、Ｉ１〜Ｉ３…電流源、ＬＰＦ…ロウパスフィルタ、Ｇ…ゲート、ＳＤ…ソース，ドレイン。

Claims

第１入力信号に対応して相補的にスイッチ動作を行う第１出力ＭＯＳＦＥＴ及び第２出力ＭＯＳＦＥＴを有する第１出力回路と、
第２入力信号に対応して相補的にスイッチ動作を行う第３出力ＭＯＳＦＥＴ及び第４出力ＭＯＳＦＥＴを有する第２出力回路と、
上記第１出力回路の第１出力端子と上記第２出力回路の第２出力端子との間に設けられたインダクタンス手段と、
上記第１入力信号及び第２入力信号を形成する制御回路と、
入力電圧が供給される入力端子と、
出力電圧が出力される出力端子とを備え、
上記出力電圧と接地電位間に平滑用のキャパシタ手段が接続され、
上記第１出力ＭＯＳＦＥＴは、上記入力電圧を上記第１出力端子に伝え、
上記第２出力ＭＯＳＦＥＴは、回路の接地電位を上記第１出力端子に伝え、
上記第３出力ＭＯＳＦＥＴは、上記第２出力端子の電圧を上記出力電圧端子に伝え、
上記第４出力ＭＯＳＦＥＴは、回路の接地電位を上記第２出力端子に伝え、
上記制御回路は、
上記入力電圧が所望の出力電圧よりも大きな第１電圧範囲のときには、上記出力電圧が所望電圧となるようなＰＷＭパルスにされた上記第１入力信号を形成し、上記第３ＭＯＳＦＥＴをオン状態に上記第４ＭＯＳＦＥＴをオフ状態にする上記第２入力信号を形成する第１モードで動作し、
上記入力電圧が、上記第１電圧範囲よりも小さく、上記所望の出力電圧とほぼ同じ第２電圧範囲のときには、固定デューティのＰＷＭパルスにされた上記第１入力信号を形成し、上記出力電圧が所望電圧となるようなＰＷＭパルスにされた上記第２入力信号を形成する第２モードで動作し、
上記入力電圧が上記第２電圧範囲よりも小さく、上記所望の出力電圧よりも小さな第３電圧範囲のときには、上記第１ＭＯＳＦＥＴをオン状態に上記第２ＭＯＳＦＥＴをオフ状態にする上記第１入力信号を形成し、上記出力電圧が所望の電圧となるようなＰＷＭパルスにされた上記第２入力信号を形成する第３モードで動作し、
上記ＰＷＭパルスは、上記出力電圧の分圧電圧と基準電圧とを受けるエラーアンプの出力電圧と、上記インダクタンス手段に流れる電流検出信号で形成された電流帰還信号とをコンパレータで比較して形成される昇降圧スイッチング電源装置。
請求項１において、
上記制御回路は、
上記第２モードで動作するとき、上記固定デューティのＰＷＭパルスのデューティよりも上記所望の出力電圧を得るための上記インダクタンスへの電流供給動作に必要なデューティが大きくなったときには、かかるデューティに対応して上記第１入力信号のデューティを増加させる論理機能を有するスイッチング電源装置。
請求項１において、
上記第１電圧範囲、第２電圧範囲及び第３電圧範囲を設定するモード切替検出回路を有し、
上記モード切替検出回路は、
上記入力電圧と上記出力電圧との差電圧を形成する第１電圧比較回路と、
上記第１電圧比較回路で形成された差電圧と第１基準電圧とを受けて、上記差電圧が上記第１基準電圧よりも大きい第１検出信号を形成する第２電圧比較回路と、
上記第１電圧比較回路で形成された差電圧と第２基準電圧とを受けて、上記差電圧が上記第２基準電圧よりも大きい第２検出信号を形成する第３電圧比較回路とを有し、
上記制御回路は、
上記第１検出信号と第２検出信号を受けて、上記第１から第３モードに対応した上記第１入力信号及び第２入力信号を選択的に形成するスイッチング電源装置。
請求項１において、
上記制御回路は、
上記出力電圧を分圧する分圧回路と、
上記分圧電圧と所定の基準電圧とを受けるエラーアンプと、
上記インダクタンス手段に並列形態に設けられ電流検出を行うＣＲ回路と、
上記ＣＲ回路の電流検出信号をセンスするセンスアンプと、
上記エラーアンプの出力信号と上記センスアンプの出力信号に基づいて上記ＰＷＭパルスを形成するＰＷＭ制御回路を有するスイッチング電源装置。
請求項４において、
上記制御回路は、上記センスアンプの出力側にオフセット電圧を付加するオフセット調整回路を更に有し、
上記第１モードから上記第２モードへの切替の際の出力電圧変動を上記オフセット調整の動作によって抑制するスイッチング電源装置。
請求項４において、
上記ＣＲ回路は、
インダクタンスの両端に一端が接続され、同等の抵抗値に設定された第１及び第２抵抗手段と、
上記第１及び第２抵抗手段の他端に両電極がそれぞれ接続されたキャパシタとを有し、
上記キャパシタの両電極間の差電圧を以って上記電流検出信号の検出値とするスイッチング電源装置。
請求項４において、
上記センスアンプは、上記インダクタンスへの電流供給期間以外がリセット状態にされるスイッチング電源装置。
請求項６において、
上記第１及び第２抵抗手段の両端には、それぞれ第１及び第２スイッチＭＯＳＦＥＴが設けられ、
上記第１モードのとき、上記第１スイッチＭＯＳＦＥＴをオフ状態にし、上記第２スイッチＭＯＳＦＥＴをオン状態にし、
上記第２及び第３モードのとき、上記第１スイッチＭＯＳＦＥＴをオン状態にし、上記第２スイッチＭＯＳＦＥＴをオフ状態にするスイッチング電源装置。
請求項６において、
上記キャパシタは、
並列接続された第１と第２ＭＯＳ容量からなり、
上記第１ＭＯ容量のゲート側は、第２ＭＯＳ容量の拡散層側と接続され、
上記第２ＭＯ容量のゲート側は、第１ＭＯＳ容量の拡散層側と接続される上記ＣＲ電流検出回路を有するスイッチング電源装置。
請求項６において、
上記キャパシタは、
第１ＭＯＳ容量からなり、
上記第１ＭＯＳ容量のゲート側が上記第１出力端子側に対応した第１抵抗手段の他端側に接続され、
上記第１ＭＯＳ容量の拡散層側が上記第２出力端子側に対応した第２抵抗手段の他端側に接続され、
上記第１抵抗手段の両端には、第１スイッチＭＯＳＦＥＴが設けられ、
上記第２抵抗手段の両端には、第２スイッチＭＯＳＦＥＴが設けられ、
更に上記第１ＭＯＳ容量と上記第１抵抗手段の接続ノードに第２のＭＯＳ容量が接続され、
上記第２ＭＯＳ容量の拡散層側と回路の接地電位に第３スイッチＭＯＳＦＥＴが設けられ、
上記第１モードのときには、上記第１と第３スイッチＭＯＳＦＥＴがオフ状態に、第２スイッチＭＯＳＦＥＴがオン状態にされ、
上記第２及び第３モードのときには、上記第１と第３スイッチＭＯＳＦＥＴがオン状態に、第２スイッチＭＯＳＦＥＴがオフ状態にされるスイッチング電源装置。
請求項４において、
上記センスアンプの利得切替回路を更に有し、
上記第２モードから上記第３モードへの切替の際の出力電圧変動を上記利得切替の動作によって抑制するスイッチング電源装置
入力信号に対応して相補的にスイッチ動作を行う第１出力ＭＯＳＦＥＴ及び第２出力ＭＯＳＦＥＴを有する第１出力回路と
上記第１出力回路の出力端子にインダクタンス手段の一方が接続され、
上記インダクタンス手段の他方と接地電圧の間に平滑用のキャパシタ手段が接続され、上記第１入力信号を形成する制御回路と、
入力電圧が供給される入力端子と、
出力電圧が出力される出力端子とを備え、
上記第１出力ＭＯＳＦＥＴは、上記入力電圧を上記第１出力回路の出力端子に伝え、
上記第２出力ＭＯＳＦＥＴは、回路の接地電位を上記第１出力回路の出力端子に伝え、上記制御回路は、
上記出力電圧を分圧する分圧回路と、
上記分圧電圧と所定の基準電圧とを受けるエラーアンプと、
上記インダクタンス手段に並列形態に設けられ電流検出を行うＣＲ回路と、
上記ＣＲ回路の電流検出信号をセンスするセンスアンプと、
上記エラーアンプの出力信号と上記センスアンプの出力信号に基づいて上記ＰＷＭパルスを形成するＰＷＭ制御回路とを有し、
上記出力電圧が所望電圧となるようなＰＷＭパルスにされた第１入力信号を形成し、
上記ＣＲ回路は、
上記第１出力回路の出力端子に抵抗手段が接続され、
上記抵抗手段の他方にＭＯＳ容量のゲート側が接続され、
上記ＭＯＳ容量の拡散側が上記出力端子に接続され、
上記ＭＯＳ容量の両電極間の差電圧を以って上記電流検出信号の検出値とし、
上記センスアンプは、上記インダクタンスへの電流供給期間以外がリセット状態にされるスイッチング電源装置。
入力信号に対応して相補的にスイッチ動作を行う第１出力ＭＯＳＦＥＴ及び第２出力ＭＯＳＦＥＴを有する第１出力回路と
上記第１出力回路の出力端子にインダクタンス手段の一方が接続され、
上記インダクタンス手段の他方を入力電圧が供給される入力端子とし、
上記第２出力ＭＯＳＦＥＴのドレイン端子と接地電圧の間に平滑用のキャパシタ手段が接続され、
上記キャパシタンス手段と上記第２出力ＭＯＳＦＥＴのドレイン端子との接続ノードを出力電圧が出力される出力端子とし、
上記第１入力信号を形成する制御回路と、
上記第１出力ＭＯＳＦＥＴは、回路の接地電位を上記第１出力回路の出力端子に伝え、上記第２出力ＭＯＳＦＥＴは、上記出力電圧を上記第１出力回路の出力端子に伝え、
上記制御回路は、
上記出力電圧を分圧する分圧回路と、
上記分圧電圧と所定の基準電圧とを受けるエラーアンプと、
上記インダクタンス手段に並列形態に設けられ電流検出を行うＣＲ回路と、
上記ＣＲ回路の電流検出信号をセンスするセンスアンプと、
上記エラーアンプの出力信号と上記センスアンプの出力信号に基づいて上記ＰＷＭパルスを形成するＰＷＭ制御回路とを有し、
上記出力電圧が所望電圧となるようなＰＷＭパルスにされた第１入力信号を形成し、
上記ＣＲ回路は、
上記第１出力回路の出力端子に抵抗手段が接続され、
上記抵抗手段の他方にＭＯＳ容量のゲート側が接続され、
上記ＭＯＳ容量の拡散側が上記入力端子に接続され、
上記ＭＯＳ容量の両電極間の差電圧を以って上記電流検出信号の検出値とし、
上記センスアンプは、上記インダクタンスへの電流供給期間以外がリセット状態にされるスイッチング電源装置。