JP5802638B2 - 昇降圧型電源回路 - Google Patents
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Description
図1は、第1の実施形態の昇降圧型電源回路の構成を示す回路図である。第1の端子(100)には、入力電圧(VIN)が印加され、第2の端子(102)には、所定の基準電圧(VSS)が印加される。第1の端子(100)と第2の端子(102)間には、降圧用スイッチング回路(103)が接続される。降圧用スイッチング回路(103)は、ソースが第1の端子(100)に接続され、そのドレインがインダクタンス素子(111)の一端に接続される第1のPMOSトランジスタ(112)と、ソースが第2の端子(102)に接続され、そのドレインがインダクタンス素子(111)の一端に接続される第1のNMOSトランジスタ(113)を含む。出力端子(101)と第2の端子(102)間には、昇圧用スイッチング回路(104)が接続される。昇圧用スイッチング回路(104)は、ソースが出力端子(101)に接続され、ドレインがインダクタンス素子(111)の他端に接続される第2のPMOSトランジスタ(114)と、ソースが第2の端子(102)に接続され、ドレインがインダクタンス素子(111)の他端に接続される第2のNMOSトランジスタ(115)を含む。出力端子(101)には、出力キャパシタ(7)が接続される。
図4に昇降圧型電源回路の第2の実施形態を示す。第1の実施形態を示す図1の構成要素に対応する構成要素については、同一の符号を付し、説明の重複を避ける。本実施形態においては、入出力電圧ギャップアンプ(13)のギャップ信号(Igap)が、スイッチ(20)を介して、第1のアナログ加算器(14)に供給される。スイッチ(20)は、制御論理回路(18)からの制御信号(T2VLDp)に応じて制御される。第1のアナログ加算器(14)の出力信号は、第1のコンパレータ(15)に供給される。第1のコンパレータ(15)の出力信号は、切替スイッチ(21)を介して、RSラッチ回路(181)と(182)に供給される。RSラッチ回路(181)の非反転出力が、遅延回路(190)を介して、スイッチ(20)の制御信号(T2VLDp)として、スイッチ(20)に供給される。遅延回路(190)の出力は、更に、遅延回路(191)を経て、切替信号として、切替スイッチ(21)に供給される。遅延回路(190)、並びに、遅延回路(191)の遅延時間は、動作タイミングの制御の為、適宜設定される。
Claims (5)
- 入力電圧が印加される第1の端子と、
基準電圧が印加される第2の端子と、
出力電圧を出力する出力端子と、
前記第1、第2の端子間に接続される降圧用スイッチング回路と、
前記出力端子と第2の端子間に接続される昇圧用スイッチング回路と、
前記降圧用スイッチング回路と昇圧用スイッチング回路間に接続されるインダクタンス素子と、
前記出力電圧に比例した電圧と所定の参照電圧とを比較し、その差分信号を出力する手段と、
前記インダクタンス素子に流れる電流に比例した参照電流信号を出力する手段と、
クロック信号を生成するクロック信号発生手段と、
前記クロック信号に同期し、所定の傾きを持った鋸波信号を発生する手段と、
前記入力電圧と出力電圧の差分に比例した電圧差信号を出力する手段と、
前記参照電流信号に前記鋸波信号と前記電圧差信号を加算した第1の加算信号を出力する手段と、
前記参照電流信号に前記鋸波信号を加算した第2の加算信号を出力する手段と、
前記差分信号と前記第1の加算信号を比較し、前記第1の加算信号が前記差分信号より大きくなった時に第1のタイミング信号を出力する手段と、
前記差分信号と前記第2の加算信号を比較し、前記第2の加算信号が前記差分信号より大きくなった時に第2のタイミング信号を出力する手段と、
前記クロック信号と前記第1のタイミング信号によりパルス幅が定まる第1の駆動用パルス信号を生成して前記昇圧用スイッチング回路に供給し、前記クロック信号と前記第2のタイミング信号によりパルス幅が定まる第2の駆動用パルス信号を生成して前記降圧用スイッチング回路に供給する制御論理回路とを具備することを特徴とする昇降圧型電源回路。 - 前記降圧用スイッチング回路は、前記第1の端子にソースが接続され、そのドレインが前記インダクタンス素子の一端に接続される第1のMOSトランジスタと、前記第2の端子にソースが接続され、そのドレインが前記インダクタンス素子の一端に接続される第2のMOSトランジスタを具備し、
前記昇圧用スイッチング回路は、前記出力端子にソースが接続され、ドレインが前記インダクタンス素子の他端に接続される第3のMOSトランジスタと、前記第2の端子にソースが接続され、ドレインが前記インダクタンス素子の他端に接続される第4のMOSトランジスタとを具備することを特徴とする請求項1に記載の昇降圧型電源回路。 - 昇降圧動作の時に、前記第1と第4のMOSトランジスタがONで、前記第2と第3のMOSトランジスタがOFFとなる第1状態と、前記第1と第3のMOSトランジスタがONで前記第2と第4のMOSトランジスタがOFFとなる第2状態と、前記第2と第3のMOSトランジスタがONで、前記第1と第4のMOSトランジスタがOFFとなる第3状態を有することを特徴とする請求項2に記載の昇降圧型電源回路。
- 前記第1の加算信号を出力する手段と前記第2の加算信号を出力する手段は、共通の加算手段であり、最初に第1の加算信号を出力し、所定のタイミングの後に第2の加算信号を出力することを特徴とする請求項1乃至3のいずれか一項に記載の昇降圧型電源回路。
- 前記第1のタイミング信号を出力する手段と前記第2のタイミング信号を出力する手段は、共通のタイミング信号出力手段であり、前記差分信号と前記第1の加算信号の比較結果により第1のタイミング信号を出力し、前記差分信号と前記第2の加算信号の比較結果により第2のタイミング信号を出力することを特徴とする請求項1乃至4のいずれか一項に記載の昇降圧型電源回路。
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