JP2010158116A - Dc−dcコンバータ - Google Patents
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Abstract
【課題】高周波ノイズの発生期間を削減させ、周辺電気機器又は駆動させる負荷の誤動作を低減させ得るDC−DCコンバータを提供する。
【解決手段】スイッチング回路10では、制御回路50の指令によって複数の制御モードを実施させる。昇圧モード及び降圧モードでは、高周波数でスイッチング素子をオンオフ駆動させる。一方、非変圧モードでは、スイッチング動作を伴わない制御が実施される。従って、非変圧モードを伴う電源回路では、高周波ノイズの発生期間が解消され、周辺機器又は電源ラインに接続された負荷の安定動作が実現される。
【選択図】図2
【解決手段】スイッチング回路10では、制御回路50の指令によって複数の制御モードを実施させる。昇圧モード及び降圧モードでは、高周波数でスイッチング素子をオンオフ駆動させる。一方、非変圧モードでは、スイッチング動作を伴わない制御が実施される。従って、非変圧モードを伴う電源回路では、高周波ノイズの発生期間が解消され、周辺機器又は電源ラインに接続された負荷の安定動作が実現される。
【選択図】図2
Description
本発明は、変動する入力電圧を一定範囲において安定化させるDC−DCコンバータに関する。
従来より、直流電源を利用する装置では、バッテリを用いる場合、其のバッテリ電圧が経時的に低下するため、又は、負荷変動によってバッテリ電圧が変動するため、バッテリ電圧の電圧値を所定値に調整させるDC−DCコンバータが用いられている。
かかるDC−DCコンバータは、用途に応じて昇圧型、降圧型、昇降圧型等が適宜選択され、昇降圧型のDC−DCコンバータにあっては、半導体スイッチング素子をH型に配列させたHブリッジ型と呼ばれるDC−DCコンバータが広く知られている。
特開2004−120940号公報(特許文献1)では、Hブリッジ型のDC−DCコンバータが紹介されている。かかるDC−DCコンバータは、第1のスイッチング素子乃至第4のスイッチング素子とインダクタンス素子と制御回路とから構成される。ここで、第1のスイッチング素子は、一端が電圧入力端子に接続され、他端がインダクタンス素子の一端へ接続される。また、第2のスイッチング素子は、一端がインダクタンス素子の一端へ接続され、他端がグランドへ接続される。また、第3のスイッチング素子は、一端が電圧出力端子に接続され、他端がインダクタンス端子の他端へ接続される。また、第4のスイッチング素子は、一端がインダクタンス素子の他端へ接続され、他端がグランドへと接続されている。
そして、DC−DCコンバータに設けられた制御回路では、入力電圧の電圧値に応じて、昇圧モードと降圧モードと昇降圧モードとを適宜に実施させる。ここで、制御回路が実施する降圧モードとは、第1のスイッチング素子及び第2のスイッチング素子を交互周期にオンオフさせ、同時に、第3のスイッチング素子をON状態に保持させ、第4のスイッチング素子をオフ状態に保持させ、これにより、入力電圧を所定電圧値に降圧させる制御をいう。また、昇圧モードとは、第1のスイッチング素子をON状態に保持させ、第2のスイッチング素子をオフ状態に保持させ、同時に、第3のスイッチング素子及び第4のスイッチング素子を交互周期にオンオフさせ、これにより、入力電圧を所定電圧値に昇圧させる制御をいう。更に、昇降圧モードとは、昇圧モードと降圧モードとを複合させた制御を行い、これにより、入力電圧を所定電圧値に制御させる。
しかしながら、特許文献1に記載の技術では、第1のスイッチング素子乃至第4のスイッチング素子の何れかを常に駆動させることとされるので、スイッチング動作を実施させる際に生じる高周波ノイズが常に出力電圧に重畳され、これにより、周辺の電気機器又は電源ラインに接続された負荷に対して誤動作を招来させるとの問題が発生する。
本発明は上記課題に鑑み、高周波ノイズの発生期間を削減させ、周辺電気機器又は駆動させる負荷の誤動作を低減させ得るDC−DCコンバータの提供を目的とする。
上記課題を解決するため、本発明では次のようなDC−DCコンバータの構成とする。即ち、バッテリから供給される入力電圧が印加される電圧入力端子と、前記入力電圧を変換させて得られた電圧が出力される電圧出力端子と、前記電圧出力端子から出力された電圧を平滑させる平滑コンデンサと、基準電位に接続された基準電位端子と、インダクタンス素子と、一端が前記電圧入力端子に接続され且つ他端が前記インダクタンス素子の一端に接続される第1のスイッチング素子と、一端が前記インダクタンス素子の一端に接続され且つ他端が前記基準電位端子に接続される第2のスイッチング素子と、一端が前記インダクタンス素子の他端に接続され且つ他端が前記電圧出力端子に接続される第3のスイッチング素子と、一端が前記インダクタンス素子の他端に接続され且つ他端が前記基準電位端子に接続される第4のスイッチング素子と、前記第1のスイッチング素子乃至前記第4のスイッチング素子を制御させる制御回路とを備えるDC−DCコンバータにおいて、前記制御回路は、前記出力電圧を制御するための設定電圧がメモリ回路に格納され、前記入力電圧の電圧値が前記設定電圧の電圧値又は前記設定電圧の電圧範囲を満たすとき、前記第1のスイッチング素子及び前記第3のスイッチング素子をオン状態に保持させ且つ前記第2のスイッチング素子及び前記第4のスイッチング素子をオフ状態に保持させる非変圧モードを実施させることとする。
このとき、好ましくは、前記制御回路は、更に、前記第1のスイッチング素子及び前記第2のスイッチング素子を交互周期にオンオフさせ且つ前記第3のスイッチング素子をオン状態に保持させ且つ前記第4のスイッチング素子をオフ状態に保持させる降圧モードと、前記第1のスイッチング素子をオン状態に保持させ且つ前記第2のスイッチング素子をオフ状態に保持させ且つ前記第3のスイッチング素子及び前記第4のスイッチング素子を交互周期にオンオフさせる昇圧モードとを実施させることとする。
このとき、好ましくは、前記制御回路は、前記入力電圧が前記設定電圧の電圧値を下回る場合、前記昇圧モードによる制御を実施させることとしても良い。また、前記制御回路は、前記入力電圧が前記設定電圧の電圧値を上回る場合、前記降圧モードによる制御を実施させることとしても良い。また、前記制御回路は、前記入力電圧が前記設定電圧の電圧値を下回る場合、前記昇圧モードによる制御を実施させ、前記入力電圧が前記設定電圧の電圧値を上回る場合、前記降圧モードによる制御を実施させることとしても良い。
また、前記制御回路は、前記入力電圧が前記設定電圧の電圧範囲の下限値を下回る場合、前記昇圧モードによる制御を実施させることとしても良い。また、前記制御回路は、前記入力電圧が前記設定電圧の電圧範囲の上限値を上回る場合、前記降圧モードによる制御を実施させることとしても良い。また、前記制御回路は、前記入力電圧が前記設定電圧の電圧範囲の下限値を下回る場合、前記昇圧モードによる制御を実施させ、前記入力電圧が前記設定電圧の電圧範囲の上限値を上回る場合、前記降圧モードによる制御を実施させることとしても良い。
本発明に係るDC−DCコンバータによれば、スイッチング動作を伴わない非変圧モードを所定期間実施させるので、これに応じて、高周波ノイズの発生期間が削減され、周辺機器又は電源ラインに接続された負荷の安定動作が実現される。
以下、本発明に係る実施の形態につき図面を参照して説明する。図1(a)に示す如く、本実施の形態に係るDC−DCコンバータ100は、スイッチング回路10と平滑コンデンサ14と図示されない制御回路とから構成される。図示の如く、スイッチング回路10は、第1のスイッチング素子11aと第2のスイッチング素子11bと第3のスイッチング素子11cと第4のスイッチング素子11dとインダクタンス素子12と電圧入力端子13aと電圧出力端子13bと基準電位端子13cとから構成されている。尚、同図で示される端子、即ち、電圧入力端子13a及び電圧出力端子13b及び基準電位端子13cは、構造上の端子、及び、機能ブロック図を表現したときに現われる概念上の端子、の双方を含むこととする。
スイッチング素子は、入力端子及び出力端子及び信号端子を備え、信号端子に駆動信号が入力されると、入力端子から出力端子へ電流を通過させ、一方、信号端子に停止信号が入力されると、通過電流が遮断される。かかるスイッチング素子は、MOSFETでも良く、バイポーラトランジスタ、IGBT、サイリスタ等の半導体素子が用いられる。但し、本実施の形態では、MOSFETが採用されることとする。尚、MOSFETにはNチャンネルMOSFET(以下、nMOSと呼ぶ)とPチャンネルMOSFET(以下、pMOSと呼ぶ)とが存在し、nMOSは、High値とされた正電位(駆動信号)が入力されると、電界効果によって電流を通過させる。また、pMOSは、Low値とされた負電位(駆動信号)が入力されると、電界効果によって電流を通過させる。
平滑コンデンサ14は、電解コンデンサ又はセラミックコンデンサ又はフィルムコンデンサ等が広く用いられ、電圧出力端子13bの後段に接続される。当該平滑コンデンサ14は、電圧出力端子13bから出力されたパルス状の電圧を平均化させ、これによって所定値に安定した出力電圧を負荷02へ供給させる。
図1(a)を参照すると、第1のスイッチング素子11a乃至第4のスイッチング素子11dの全てがnMOSとされる。また、スイッチング素子の構成例は、これに限定されるものでなく、例えば、全てのスイッチング素子をpMOSとしても良い。
更に、図1(b)に示す如く、第1のスイッチング素子11a及び第4のスイッチング素子11dをpMOSとし、第2のスイッチング素子11b及び第3のスイッチング素子11cをnMOSとしても良い。また、第1のスイッチング素子11a及び第4のスイッチング素子11dをnMOSとし、第2のスイッチング素子11b及び第3のスイッチング素子11cをpMOSとしても良い。
更に、図1(c)に示す如く、第1のスイッチング素子11a及び第3のスイッチング素子11cをpMOSとし、第2のスイッチング素子11b及び第4のスイッチング素子11dをnMOSとしても良い。また、第1のスイッチング素子11a及び第3のスイッチング素子11cをnMOSとし、第2のスイッチング素子11b及び第4のスイッチング素子11dをpMOSとしても良い。
更に、図1(d)に示す如く、第1のスイッチング素子11a及び第2のスイッチング素子11bをpMOSとし、第3のスイッチング素子11c及び第4のスイッチング素子11dをnMOSとしても良い。また、第1のスイッチング素子11a及び第2のスイッチング素子11bをnMOSとし、第3のスイッチング素子11c及び第4のスイッチング素子11dをpMOSとしても良い。
図2には、制御回路によって制御されたスイッチング回路10の動作状態が3種類示されている。尚、図中に記される「ON」とは、ONと記されたスイッチング素子に駆動信号が入力され、当該スイッチング素子に通過電流が流れている状態を示している。また、図中に示される「OFF」とは、OFFと記されたスイッチング素子に停止信号が入力され、当該スイッチング素子の通過電流が遮断された状態を示している。更に、図中に示される「断続」とは、上段のスイッチング素子と下段のスイッチング素子とを交互にON状態に切り換え、且つ、其の断続動作が数十KHz〜数MHz程度の高周波数で行われる状態を示している。
先ず、図2(a)を参照して、降圧モードについて説明する。降圧モードの場合、第1のスイッチング素子11a及び第2のスイッチング素子11bは、図示の如く、断続動作の状態とされるので、交互周期に、高い周波数でオンオフ駆動される。また、第3のスイッチング素子11cでは、オン動作の状態で保持されるので、通過電流が流れることとなる。更に、第4のスイッチング素子11dでは、オフ動作の状態で保持されるので、通過電流が遮断されることとなる。降圧モードの場合、断続動作の或るタイミングでは、スイッチング素子11aがオン状態とされ、スイッチング素子11bがオフ状態とされる。このとき、スイッチング回路10内では、電流が実線に沿って流れることとなる。一方、かかる断続動作が移行すると、スイッチング素子11aがオフ状態とされ、スイッチング素子11bがオン状態とされる。このとき、スイッチング回路10内では、スイッチング素子11aからの通過電流が遮断される。従って、かかる降圧モードに制御される場合、スイッチング回路10では、電圧出力端子13bの出力電圧が周期的に遮断されるので、電圧出力端子13bから出力される電圧は、其の平均値が低下し、これにより、降圧されることとなる。
次に、図2(b)を参照して、昇圧モードについて説明する。昇圧モードの場合、第3のスイッチング素子11c及び第4のスイッチング素子11dは、図示の如く、断続動作の状態とされるので、交互周期に、高い周波数でオンオフ駆動される。また、第1のスイッチング素子11aでは、オン動作の状態で保持されるので、通過電流が流れることとなる。更に、第2のスイッチング素子11bでは、オフ動作の状態で保持されるので、通過電流が遮断されることとなる。昇圧モードの場合、断続動作の或るタイミングでは、スイッチング素子11cがオフ状態とされ、スイッチング素子11dがオン状態とされる。このとき、通過電流が破線に沿って流れ、インダクタンス素子12には通過電流によるエネルギーが蓄積される。その後、スイッチング素子11cがオン状態とされ、スイッチング素子11dがオフ状態とされると、出力電圧端子13bからは、入力電圧と誘導起電力による電圧とを加えた昇圧電圧が生じることとなり、このとき、スイッチング回路10内では、当該昇圧電圧に応じた電流が実線に沿って流れることとなる。
また、図2(c)を参照して、非変圧モードについて説明する。非変圧モードの場合、第1のスイッチング素子11a及び第3のスイッチング素子11cは、図示の如く、オン動作の状態で保持されるので、通過電流が流れることとなる。更に、第2のスイッチング素子11b及び第4のスイッチング素子11dでは、オフ動作の状態で保持されるので、通過電流が遮断されることとなる。このとき、電圧出力端子13bから出力される電圧は、非変圧モードに切替えられた時点でインダクタンス素子12の作用を受けるが、所定時間後に入力電圧と一致することとなる。
かかるDC−DCコンバータによると、入力電圧を制御させる際、非変圧モードによる制御が含まれるので、少なくとも当該非変圧モードで制御される期間では、高周波ノイズの発生が抑えられる。
図3には、実施例1に係るDC−DCコンバータ100の構成例が示されている。図示の如く、DC−DCコンバータ100は、スイッチング回路10とレギュレータ40と制御回路50とドライブ回路Dr1〜Dr4とから構成される。
スイッチング回路10は、上述した実施の形態における何れのスイッチング回路を用いることが可能である。本実施例では、図1(a)に示されるスイッチング回路を用いることとする。本実施例に係るスイッチング回路10は、上述の如く、電圧入力端子13aと電圧出力端子13bと基準電位端子13cとインダクタンス素子12とスイッチング素子11a〜11dと平滑コンデンサ14と分圧抵抗Rdとから構成される。ここで、電圧入力端子13aは、バッテリ01から供給される入力電圧が印加される。電圧出力端子13bは、入力電圧を変換させて得られた電圧が出力される。基準電位端子13cは、グランド等の基準電位に接続される。また、第1のスイッチング素子11aは、一端が電圧入力端子13aに接続され、他端がインダクタンス素子12の一端に接続される。第2のスイッチング素子11bは、一端がインダクタンス素子12の一端に接続され、他端が基準電位端子13cに接続される。第3のスイッチング素子11cは、一端がインダクタンス素子12の他端に接続され、他端が電圧出力端子13bに接続される。スイッチング素子11cは、一端がインダクタンス素子12の他端に接続され、他端が基準電位端子11cに接続される。平滑コンデンサ14は、電圧出力端子13bから出力されたパルス状の電圧波形を平均化させ、負荷02へ供給させる。尚、バッテリー01と電圧入力端子13aとの接点に入力用コンデンサ(図示なし)の一端を接続させ、スイッチング回路10へ供給する電力量を保障させても良い。また、分圧抵抗Rdは、出力電圧Voutを適宜な値に調整させ、これによって得られた分圧値を制御回路50へ供給させる。
レギュレータ40は、入力端子が検出信号ラインLi1に接続され、出力端子が制御回路50の電源端子又はドライブ回路Dr1〜Dr4等へと接続される。当該レギュレータ40では、入力された電圧値を所定値へ安定化させて出力端子から出力させる。ここで、検出信号ラインLi1は、他端がバッテリ01の電源ラインに接続されるので、レギュレータ40では、バッテリ電圧を所定値に変圧させ、これにより得られた安定電圧を制御回路50等へ供給させている。
制御回路50は、マイコン又はDSP(Digital Signal Processor)等から成り、図示の如く、PWM信号生成回路51とCPU52とメモリ回路53とAD変換回路54等から構成される。メモリ回路53には、制御プログラム及び適宜な演算データが記録されている。かかるメモリ回路53には、出力電圧を制御するために用いられる設定電圧も記録されている。AD変換回路54は、入力された信号に基づいてデジタル情報を生成させ、当該デジタル情報をADタイミング毎にCPU52へ出力させる。図示の如く、かかるAD変換回路54は、検出信号ラインLi1及び検出信号ラインLi2に接続されているので、バッテリ01からの入力電圧及び平滑コンデンサ14からの出力電圧をデジタル情報へと変換させる。そして、CPU52では、制御プログラムに応じて入力電圧及び出力電圧の情報を順次処理し、所定の信号を生成出力させる。その後、PWM信号生成回路51では、CPU52から受信した信号に基づき、PWM信号をドライブ回路Dr1〜Dr4へ出力させる。
また、本実施例では、スイッチング素子11a〜11dに対応させて4個のドライブ回路Dr1〜Dr4が設けられている。かかるドライブ回路Dr1〜Dr4は、各々が信号ラインを介してスイッチング素子11a〜11d及びPWM信号生成回路51に接続される。例えば、ドライブ回路Dr1は、PWM信号生成回路51からPWM信号を受信すると、当該信号を変換させてスイッチング素子11aの駆動信号を出力させる。また、他のドライブ回路Dr2〜Dr4にあっても、同様の動作を行う。
かかる構成を具備するDC−DCコンバータ100では、出力電圧Voutが以下の如く制御される。即ち、制御回路50では、AD変換回路54にて入力電圧及び出力電圧の電圧値を検出し、双方の電圧値をCPU52へと供給する。その後、CPU52では、制御プログラムに基づいて演算処理を実施させ、入力電圧と設定電圧との差分値(入力電圧−設定電圧)を演算させる。そして、制御回路50では、当該差分値に基づいて降圧モード又は昇圧モード又は非変圧モードを適宜に実施させ、当該出力電圧が設定電圧に近づく様にスイッチング素子のデューティー比を調整させる。その後、平滑コンデンサ14では、電圧出力端子13bから出力されたパルス状の電圧波形を平均化させ、これによって成形された出力電圧Voutを、後段の負荷02へ供給させる。
本実施の形態に係るDC−DCコンバータ100では、スイッチング動作を伴わない非変圧モードを所定期間実施させるので、これに応じて、高周波ノイズの発生期間が削減され、周辺機器又は電源ラインに接続された負荷の安定動作が実現される。
本実施例では、各制御モードの実施時期について説明する。図4(a)には、バッテリ電源01からスイッチング回路10へ印加される入力電圧Vinと、制御回路50にて予め規定されている設定電圧Vthとの関係が示されている。
図示の如く、入力電圧Vinは、経時的に電圧値が低下し、初期電圧値Vfから消費後の電圧値Vtに至る状態が示されている。尚、ここで実施される制御は、出力電圧Voutが設定電圧Vthを下回らない調整を行うことを目的とする。
かかる場合、図示の如く、バッテリを使用し始めてから時刻taに至るまでは、入力電圧Vinが設定電圧Vthより大きい電圧値とされるので、制御回路50では非変圧モードを実施させる。また、時刻ta以後では、入力電圧Vinが設定電圧Vthより低い電圧値とされるので、制御回路50では昇圧モードを実施させる。
図4(b)には、かかる制御によって生成された出力電圧Voutの波形が示されている。当該出力電圧Voutの波形は、入力電圧Vinの波形と設定電圧Vthに一致する波形との合成波形とされている。具体的に説明すると、制御回路50では非変圧モードにて制御を開始させる。このとき、出力電圧Voutの波形は、使用開始当初では初期電圧値Vfとされ、電力の消費に応じて減少を開始する。そして、時刻taでは、設定電圧Vthと入力電圧Vinが一致し、これに応じて、制御回路50では昇圧モードに切替えた動作を実施させる。これ以後、出力電圧Voutは、スイッチング動作によって電圧値が強制的に引き上げられ、設定電圧Vthと一致するように制御される。
かかる如く、非変圧モードと昇圧モードとを組合せることにより、出力電圧Voutは、設定電圧Vthを下回らない電圧値を維持できるので、負荷を駆動させるため必要な要求電圧を確保することが可能となる。尚、負荷に設けられた回路素子の保護を目的とする場合、非変圧モードと降圧モードとを組合せることで、出力電圧Voutが当該回路素子の定格電圧以下と成るように制御させることも可能である。
本実施例に係るDC−DCコンバータによれば、スイッチング動作を伴わない非変圧モードを所定期間実施させるので、これに応じて、高周波ノイズの発生期間が削減され、周辺機器又は電源ラインに接続された負荷の安定動作が実現される。
尚、上述した制御動作では、入力電圧Vinと設定電圧Vthとが反転すると直ちに制御モードを変更させることとしているが、是に限らず、制御モードの切り換え動作に所定の条件を設けることも可能である。図5には、かかる条件制御を追加させた場合における制御モードの実施時期が示されている。図5(a)には、入力電圧Vinと設定電圧Vthとの関係が示されており、更に、当該設定電圧Vthより低い下限閾値Vsdが追加図示されている。かかる場合の制御回路50では、メモリ回路53に下限閾値Vdsが記録されており、当該下限閾値Vsdと入力電圧Vinとを比較させる。そして、入力電圧Vinが下限閾値Vsdを下回ったとき、非変圧モードから昇圧モードへと切替える制御を実施させる。尚、当該下限閾値Vsdとは、特許請求の範囲における「設定電圧の電圧範囲の下限値」を指す。
図5(b)には、かかる制御によって生成された出力電圧Voutの波形が示されている。当該出力電圧Voutの波形は、入力電圧Vinの波形と設定電圧Vthに一致する波形との合成波形とされている。具体的に説明すると、制御回路50では非変圧モードにて制御を開始させる。このとき、出力電圧Voutの波形は、使用開始当初では初期電圧値Vfとされ、電力の消費に応じて減少を開始する。そして、設定電圧Vthと入力電圧Vinとが一致しても制御モードを変更させることなく、入力電圧Vinが設定電圧Vthより低値になる迄は、出力電圧Voutは入力電圧Vinに沿って低下する。その後、時刻tdでは、閾値電圧Vsdと入力電圧Vinが一致し、これに応じて、制御回路50では昇圧モードに切替える。これ以後、出力電圧Voutは、スイッチング動作によって電圧値が強制的に引き上げられ、設定電圧Vthと一致するように制御される。尚、検出される電圧にはノイズが重畳されていると、制御回路50では閾値の近傍でチャタリングを起こす惧れがあるので、制御回路50では、モードの切換動作を行う際にヒステリシス幅を持たせる制御を行うのが好ましい。また、他の実施例にあっても、かかるヒステリシス幅を持たせる制御を行うのが好ましい。
本実施例に係るDC−DCコンバータによれば、入力電圧Vinが設定電圧Vthの値周辺を変動する場合であっても、制御回路50では、制御モードの切り換えを頻発させることが無くなる。また、下限閾値Vsdを下回るまで非変圧モードが維持されるので、是に応じて、スイッチング回路が高周波で駆動される期間が少なくなり、出力電圧Voutの安定化が図られる。
図6では更に詳細な制御が実施されている。図6(a)に示す如く、かかる場合の制御回路50では、メモリ回路53に下限閾値Vsd及び上限閾値Vsuが記録されている。そして、当該上限閾値Vsuと入力電圧Vinとを比較させ、入力電圧Vinが上限閾値Vsuを下回るまでは、制御回路50において降圧モードを実施させる。また、制御回路50では、当該上限閾値Vsuと入力電圧Vinとを比較させ、入力電圧Vinが上限閾値Vsuを下回ったとき、降圧モードから非変圧モードへと切替える。そして、更に入力電圧Vinの低下が進行し、入力電圧Vinが下限閾値Vsdを下回ったとき、このとき初めて、制御回路50では、非変圧モードから昇圧モードへと切替える。
図6(b)には、かかる制御によって生成された出力電圧Voutの波形が示されている。具体的に説明すると、制御回路50では降圧モードにて制御を開始させる。このとき、出力電圧Voutは、入力電圧Vinが強制的に引き下げられて、設定電圧Vthに制御される。その後、時刻tcに至ると、非変圧モードに切換わり、出力電圧Voutは、入力電圧Vinと同等の波形を辿ることとなる。更に後、時刻tdでは、閾値電圧Vsdと入力電圧Vinが一致し、これに応じて、制御回路50では昇圧モードに切替える。この後、出力電圧Voutは、スイッチング動作によって電圧値が強制的に引き上げられ、設定電圧Vthと一致するように制御される。尚、かかる制御の場合、特許請求の範囲における「設定電圧の電圧範囲」とは、上限閾値Vsuから下限閾値Vsdまでの範囲を指すものである。また、当該上限閾値Vsuとは、特許請求の範囲における「設定電圧の電圧範囲の上限値」を指す。
本実施例に係るDC−DCコンバータによれば、出力電圧Voutは、全ての期間において設定電圧Vth近傍の電圧値に制御されると共に、非変圧モードの期間も一定期間確保される。従って、出力電圧Voutは高周波ノイズの少ない定電圧とされるので、負荷02は、安定的に駆動されることとなる。
本実施例では、車両に搭載されるDC−DCコンバータの入力電圧Vin及び出力電圧Voutが示されている。図7(a)には、車載バッテリからDC−DCコンバータへ印加される入力電圧Vinの波形が示されている。尚、負荷02が安定駆動されている場合、車載バッテリ01からは、少なくとも設定電圧Vthが出力されることとなる。
DC−DCコンバータから電力を受ける負荷02は、図7(a)に示す如く、IGオン時において定常運転に入っていないため、入力電圧Vinは、設定電圧Vthより低下する。かかる入力電圧Vinは、図示の如く、不安定な状態がtc秒間継続され、その後、設定電圧Vthに収束する。
かかる場合、先の実施例にて説明した如く、メモリ回路53に設定電圧Vthが記録されている。そして、制御回路50では、入力電圧Vinが設定電圧Vthを下回る際、昇圧モードを実施させる。また、入力電圧Vinが設定電圧Vthに略一致する際、非変圧モードを実施させる。尚、先の実施例にて説明した如く、制御回路50では、設定電圧に関する閾値を用いた制御を実施させても良い。併せて、上述したヒステリシス幅を持たせる制御を実施させても良い。
図7(b)には、かかる制御によって生成された出力電圧Voutの波形が示されている。具体的に説明すると、制御回路50では、図示の如く、バッテリの出力不安定期間(時刻0〜tc)において、昇圧モードにて制御を実施させる。このとき、入力電圧Vinが強制的に昇圧されて設定電圧Vthに制御される。そして、時刻tc以後では、入力電圧Vinは設定電圧Vthに一致しているので、制御回路50では昇圧モードから非変圧モードに切替える。
本実施例に係るDC−DCコンバータによれば、負荷が安定的に駆動されるようになると、非変圧制御モードによる制御を維持できるので、高周波ノイズの発生が解消され、制御回路50及び負荷02の安定動作が実現される。
01 バッテリ
02 負荷
11a 第1のスイッチング素子
11b 第2のスイッチング素子
11c 第3のスイッチング素子
11d 第4のスイッチング素子
13a 電圧入力端子
13b 電圧出力端子
14 平滑コンデンサ
50 制御回路
100 DC−DCコンバータ
02 負荷
11a 第1のスイッチング素子
11b 第2のスイッチング素子
11c 第3のスイッチング素子
11d 第4のスイッチング素子
13a 電圧入力端子
13b 電圧出力端子
14 平滑コンデンサ
50 制御回路
100 DC−DCコンバータ
Claims (8)
- バッテリから供給される入力電圧が印加される電圧入力端子と、前記入力電圧を変換させて得られた電圧が出力される電圧出力端子と、前記電圧出力端子から出力された電圧を平滑させる平滑コンデンサと、基準電位に接続された基準電位端子と、インダクタンス素子と、一端が前記電圧入力端子に接続され且つ他端が前記インダクタンス素子の一端に接続される第1のスイッチング素子と、一端が前記インダクタンス素子の一端に接続され且つ他端が前記基準電位端子に接続される第2のスイッチング素子と、一端が前記インダクタンス素子の他端に接続され且つ他端が前記電圧出力端子に接続される第3のスイッチング素子と、一端が前記インダクタンス素子の他端に接続され且つ他端が前記基準電位端子に接続される第4のスイッチング素子と、前記第1のスイッチング素子乃至前記第4のスイッチング素子を制御させる制御回路とを備えるDC−DCコンバータにおいて、
前記制御回路は、前記出力電圧を制御するための設定電圧がメモリ回路に格納され、前記入力電圧の電圧値が前記設定電圧の電圧値又は前記設定電圧の電圧範囲を満たすとき、前記第1のスイッチング素子及び前記第3のスイッチング素子をオン状態に保持させ且つ前記第2のスイッチング素子及び前記第4のスイッチング素子をオフ状態に保持させる非変圧モードを実施させることを特徴とするDC−DCコンバータ。 - 前記制御回路は、更に、
前記第1のスイッチング素子及び前記第2のスイッチング素子を交互周期にオンオフさせ且つ前記第3のスイッチング素子をオン状態に保持させ且つ前記第4のスイッチング素子をオフ状態に保持させる降圧モードと、
前記第1のスイッチング素子をオン状態に保持させ且つ前記第2のスイッチング素子をオフ状態に保持させ且つ前記第3のスイッチング素子及び前記第4のスイッチング素子を交互周期にオンオフさせる昇圧モードとを実施させることを特徴とする請求項1に記載のDC−DCコンバータ。 - 前記制御回路は、
前記入力電圧が前記設定電圧の電圧値を下回る場合、前記昇圧モードによる制御を実施させることを特徴とする請求項2に記載のDC−DCコンバータ。 - 前記制御回路は、
前記入力電圧が前記設定電圧の電圧値を上回る場合、前記降圧モードによる制御を実施させることを特徴とする請求項2に記載のDC−DCコンバータ。 - 前記制御回路は、
前記入力電圧が前記設定電圧の電圧値を下回る場合、前記昇圧モードによる制御を実施させ、
前記入力電圧が前記設定電圧の電圧値を上回る場合、前記降圧モードによる制御を実施させることを特徴とする請求項2に記載のDC−DCコンバータ。 - 前記制御回路は、
前記入力電圧が前記設定電圧の電圧範囲の下限値を下回る場合、前記昇圧モードによる制御を実施させることを特徴とする請求項2に記載のDC−DCコンバータ。 - 前記制御回路は、
前記入力電圧が前記設定電圧の電圧範囲の上限値を上回る場合、前記降圧モードによる制御を実施させることを特徴とする請求項2に記載のDC−DCコンバータ。 - 前記制御回路は、
前記入力電圧が前記設定電圧の電圧範囲の下限値を下回る場合、前記昇圧モードによる制御を実施させ、
前記入力電圧が前記設定電圧の電圧範囲の上限値を上回る場合、前記降圧モードによる制御を実施させることを特徴とする請求項2に記載のDC−DCコンバータ。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008335375A JP2010158116A (ja) | 2008-12-27 | 2008-12-27 | Dc−dcコンバータ |
Applications Claiming Priority (1)
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JP2008335375A JP2010158116A (ja) | 2008-12-27 | 2008-12-27 | Dc−dcコンバータ |
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JP2010158116A true JP2010158116A (ja) | 2010-07-15 |
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Application Number | Title | Priority Date | Filing Date |
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JP2008335375A Pending JP2010158116A (ja) | 2008-12-27 | 2008-12-27 | Dc−dcコンバータ |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2008
- 2008-12-27 JP JP2008335375A patent/JP2010158116A/ja active Pending
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