JP7157581B2 - パルス制御装置 - Google Patents

Description

本明細書中に開示されている発明は、パルス制御装置に関する。

従来より、様々な電気機器（家電機器、産業機器、運輸機器、及び、農業機器など）の絶縁スイッチ手段として、メカリレー（＝機械式継電器）が広く一般に用いられている。

図３４は、メカリレーを備えた電気機器の従来例を示す図である。本従来例の電気機器Ｘでは、スイッチＸ１０を用いてコイル電流をオン／オフすることにより、メカリレーＸ２０の開閉駆動が行われる。しかしながら、本従来例の構成では、直流入力電圧ＶｉがリレーコイルＸ２１に直接的に印加されているので、直流入力電圧Ｖｉの電圧値（例えば、ＤＣ６Ｖ、ＤＣ１２Ｖ、ＤＣ２４Ｖ、ＤＣ４８Ｖ）に応じて、リレーコイルＸ２１の径や巻数を変えなければならず、コスト面や管理面に課題があった。

なお、上記に関連する従来技術の一例としては、特許文献１～特許文献６を挙げることができる。

特許文献１の制御フローを要約すると、次のようになる。（１）パルス電圧を生成してスイッチング素子に入力する。（２）各周期毎に、コイル電流の最大値が動作電流値を上回り、かつ、最小値が復帰電流値を下回らないように、パルス電圧のパルス幅と周期を予め設定している。（３）回生ダイオードを設けることにより、パルス電圧がオフ期間となってもコイル電流は徐々に減少していく。

なお、本技術は、オープン制御であり、パルス電圧のパルス幅や周期は一定である。そのため、スイッチング制御回路やスイッチング素子の特性ばらつきに起因して、パルス電圧にもばらつきが生じやすい。

特許文献２の制御フローを要約すると、次のようになる。（１）入力電圧を上げていきこれをモニタする。（２）入力電圧が上昇して下側基準電圧に達するとスイッチング素子をオンしてアナログ制御を開始する。（３）入力電圧がさらに上昇して上側基準電圧に達するとＰＷＭ［pulse width modulation］制御に移行して消費電力を抑える。（４）アナログ制御であってもＰＷＭ制御であっても、入力電圧が過励磁電圧値を超えていれば、これが復帰電圧値付近となるまで出力を抑える。

本技術では、駆動回路内に２つの出力端子を備えており、入力電圧（直流電圧）のモニタ結果に応じて出力端子を択一することにより、アナログ制御とＰＷＭ制御の切替を行っている。なお、本技術でも回生ダイオードが設けられている。

特許文献３の制御フローを要約すると、次のようになる。（１）リレー制御回路によりスイッチング素子をオンさせてコイル電流を流す。（２）コイル電流が過励磁電流値に達し、リレーが閉じてオン状態に切り替わると、コイル電流が保持電流値を下回らないようにＰＷＭ制御を始める。なお、スイッチング素子のオフ期間には、回生ダイオードによりコイル電流が緩やかに減少する。（３）コイル電流が保持電流値を下回ると、リレーが開放されてオフ状態となる。

本技術では、駆動信号のＰＷＭ制御（パルス印加）により、リレーのオン状態におけるコイル電流を削減している。ただし、スイッチング周波数を上げ過ぎると、発熱が問題となり、逆に、スイッチング周波数を下げ過ぎると、人間の可聴周波数帯域に入って音鳴りが生じる。

特許文献４の制御フローを要約すると、次のようになる。（１）可変電圧レギュレータの直流出力電圧を過励磁電圧値に設定する。（２）リレー制御回路によりスイッチング素子をオンさせて、リレーコイルに過励磁電流を流すことによりリレーをオン状態とする。（３）可変電圧レギュレータの直流出力電圧を保持電圧値まで低下させる。（４）スイッチング素子をオフさせて、コイル電流を遮断することによりリレーをオフ状態とする。

本技術では、リレーコイルの前段に設けられた可変電圧レギュレータによってコイル電流を制御することにより、高周波数駆動による発熱を抑えている。なお、本技術では、回生ダイオードが不要となる。ただし、直流出力電圧の帰還入力を受け付けて出力帰還制御を行う可変電圧レギュレータには、平滑フィルタを設ける必要があるので、その分だけ部品点数が多くなっていた。

また、特許文献５及び６には、電磁接触器の操作コイル駆動装置において、コイル電流設定値とコイル電流測定値との電流偏差に基づいてＰＷＭデューティ比を算出し、これを用いて半導体スイッチング素子をオン・オフ駆動することにより、操作コイルにコイル電流を流す技術が開示されている。

特開２００６－１１４４４６号公報 特開２０１５－１５３５５６号公報 特開２００３－３２９１９号公報 特開２０１１－２１６２２９号公報 国際公開第２０１７／１５９０６９号 国際公開第２０１７／１５９０７０号

上記したように、リレーコイルに直流入力電圧を直接印加する構成では、リレーコイルの統一が難しいという課題があり、リレーコイルの前段にＤＣ／ＤＣコンバータを追加する構成では、平滑フィルタが必要になるという課題があった。また、リレーコイルに印加する電圧をＰＷＭ制御する構成についても、オープン制御時の出力ばらつき、高周波駆動時の発熱、ないしは、低周波駆動時の音鳴りなど、様々な課題があった。

また、特許文献５及び６の従来技術は、あくまで、コイルのインダクタンスばらつき及び温度特性を検出してコイル電流を制御する回路技術であり、上記の課題を解決し得るものではなかった。

なお、上記に挙げた種々の課題は、リレーコイルを駆動するときだけでなく、その他の誘導性負荷（モータコイルやソレノイドなど）、或いは、自身に印加される電圧のスイッチング周波数が十分に高ければ、その動作に支障を生じない負荷（発光ダイオードや誘起ＥＬ［electro-luminescence］素子など）を駆動するときにも当てはまる。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、負荷の駆動に適したパルス制御装置を提供することを目的とする。

本明細書中に開示されているパルス制御装置は、スイッチング素子としてＭＯＳＦＥＴを含み、直流入力電圧から前記ＭＯＳＦＥＴのオン／オフによりパルス出力電圧を生成して負荷に供給するスイッチ出力部と、前記負荷に流れる出力電流を検出して電流検出信号を生成する電流検出部と、前記電流検出信号の帰還入力を受け付けて前記出力電流が一定となるように前記スイッチ出力部を制御する出力帰還制御部を有し、前記ＭＯＳＦＥＴを含む前記スイッチ出力部、前記電流検出部、及び、前記出力帰還制御部は、１つのチップに集積化されている。

なお、本発明のその他の特徴、要素、ステップ、利点、及び、特性については、以下に続く、発明を実施するための形態やこれに関する添付の図面によりさらに明らかとなる。

本明細書中に開示されている発明によれば、負荷の駆動に適したパルス制御装置を提供することが可能となる。

メカリレーを備えた電気機器の比較例を示す図 メカリレーを備えた電気機器の第１実施形態を示す図 メカリレーの一構成例を示す図 ローパスフィルタ部の一構成例を示す図 オン時間設定部の一構成例を示す図 ゲート制御部の一構成例を示す図 出力帰還制御動作の一例を示すタイミングチャート メカリレーを備えた電気機器の第２実施形態を示す図 基準電圧切替動作の一例を示すタイミングチャート メカリレーを備えた電気機器の第３実施形態を示す図 メカリレーを備えた電気機器の第４実施形態を示す図 ＬＥＤを備えたメカリレーの一例を示す図 ＬＥＤを備えたメカリレーの別の一例を示す図 メカリレーを備えた電気機器の第５実施形態を示す図 ＬＥＤ駆動部の一例を示す図 メカリレーを備えた電気機器の第６実施形態を示す図 メカリレーを備えた電気機器の第７実施形態を示す図 メカリレーを備えた電気機器の第８実施形態を示す図 パルス制御装置の実装例を示す図 パルス制御装置のパッケージ例を示す図 パルス制御装置の別の実装例を示す図 メカリレーを備えた電気機器の第９実施形態を示す図 電流検出部の一構成例を示す図 メカリレーを備えた電気機器の第１０実施形態を示す図 サンプル／ホールド回路（ローサイド検出型）の一構成例を示す図 スロープ信号生成部の一構成例を示す図 電流モード制御方式（ローサイド検出型）による出力帰還制御動作を示すタイミングチャート メカリレーを備えた電気機器の第１１実施形態を示す図 メカリレーを備えた電気機器の第１２実施形態を示す図 メカリレーを備えた電気機器の第１３実施形態を示す図 サンプル／ホールド回路（ハイサイド検出型）の一構成例を示す図 電流モード制御方式（ハイサイド検出型）による出力帰還制御動作を示すタイミングチャート スイッチ出力部の変形例を示す図 メカリレーを備えた電気機器の従来例を示す図

＜比較例＞
以下では、メカリレーを備えた電気機器の新規な構成を説明する前に、これと対比される比較例について簡単に説明しておく。

図１は、メカリレーを備えた電気機器の比較例を示す図である。本比較例の電気機器Ｘでは、先出の従来例（図３４）をベースとしつつ、直流入力電圧Ｖｉから所望の直流出力電圧Ｖｏ（例えばＤＣ５Ｖ）を生成してリレーコイルＸ２１に供給するＤＣ／ＤＣコンバータＸ３０が追加されている。

本比較例の構成であれば、直流入力電圧Ｖｉの電圧値に依ることなく、常に一定の直流出力電圧ＶｏがリレーコイルＸ２１に印加されるので、リレーコイルＸ２１の径や巻数を統一することができる。しかしながら、本比較例の構成では、直流出力電圧Ｖｏの平滑手段として、ＤＣ／ＤＣコンバータＸ３０のコントローラＩＣＸ３１にコイルＸ３２とキャパシタＸ３３を外付けしなければならず、部品点数が増えてしまう。

＜第１実施形態＞
図２は、メカリレーを備えた電気機器の第１実施形態を示す図である。本実施形態の電気機器１は、パルス制御装置１０とメカリレー２０を有する。

パルス制御装置１０は、直流入力電圧Ｖｉ（例えば、ＤＣ６Ｖ、ＤＣ１２Ｖ、ＤＣ２４Ｖ、ＤＣ４８Ｖ、ＤＣ６０Ｖ）からパルス出力電圧Ｖｏを生成して負荷に供給する半導体集積回路装置である。なお、本実施形態の電気機器１において、パルス制御装置１０は、負荷としてメカリレー２０の電磁部２１（特に、これに含まれるリレーコイル）が接続されることにより、メカリレー２０の開閉駆動を行うリレー駆動装置として機能する。

メカリレー２０は、電磁部２１と、電磁部２１から電気的に絶縁された接点機構部２２とを含み、電磁部２１の励磁／非励磁に応じて接点機構部２２の開閉駆動を行う。このように、電気機器１のスイッチ手段としてメカリレー２０を用いることにより、入力側（電磁部２１側）と出力側（接点機構部２２側）との絶縁性を確保したまま、スイッチを切り替えることが可能となる。なお、メカリレー２０の種類や用途については、制御リレー、ラッチングリレー（キープリレー）、ラチェットリレー、Ｉ／Ｏ用リレー、ターミナルリレー／リレーターミナル、または、高容量リレー（交流負荷用／直流負荷用）などを挙げることができる。

＜メカリレー＞
図３は、メカリレー２０の一構成例を示す図である。本構成例のメカリレー２０において、電磁部２１は、リレーコイル２１ａと、鉄心２１ｂと、接極子２１ｃと、カード２１ｄと、を含む。一方、接点機構部２２は、固定接点２２ａ及び２２ｂと、可動バネ２２ｃと、可動接点２２ｄと、を含む。また、メカリレー２０は、外部との電気的な接続を確立するために、外部端子Ｔ２１～Ｔ２４を備えている。

リレーコイル２１ａは、鉄心２１ｂ（または、鉄心２１ｂを軸とするコイルボビン（不図示））に捲回されており、その両端は外部端子Ｔ２１及びＴ２２に接続されている。パルス制御装置１０からリレーコイル２１ａへの通電が行われると、リレーコイル２１ａに磁界が生じて鉄心２１ｂが磁化されるので、ヒンジを回転軸として接極子２１ｃが鉄心２１ｂに引き寄せられる。

このとき、接極子２１ｃに連結されたカード２１ｄは、これと接触している可動バネ２２ｃを固定接点２２ｂ側へ付勢するように押し込む。その結果、可動バネ２２ｃの先端に設けられている可動接点２２ｄが固定接点２２ｂと接触するので、外部端子Ｔ２３と外部端子Ｔ２４との間が、固定接点２２ｂ、可動接点２２ｄ、可動バネ２２ｃ、及び、固定接点２２ａを介して電気的に導通された状態（＝メカリレー２０のオン状態）となる。

一方、パルス制御装置１０からリレーコイル２１ａへの通電が停止されると、リレーコイル２１ａに生じていた磁界がなくなるので、接極子２１ｃを引き寄せていた鉄心２１ｂの磁力が消失する。その結果、可動バネ２２ｃの復元力により、接極子２１ｃ及びカード２１ｄが元の位置に戻り、可動接点２２ｄが固定接点２２ｂから離間される。その結果、外部端子Ｔ２３と外部端子Ｔ２４との間が電気的に絶縁された状態（＝メカリレー２０のオフ状態）に戻る。

なお、本図では、ヒンジ形のメカリレー２０を例に挙げたが、メカリレー２０の構造については、これ以外の形式（例えばプランジャ形）を採用しても構わない。

＜パルス制御装置＞
図２に戻り、パルス制御装置１０の構成及び動作について述べる。本実施形態のパルス制御装置１０には、スイッチ出力部１００と、出力帰還制御部２００と、ローパスフィルタ部３００が集積化されている。また、パルス制御装置１０は、外部との電気的な接続を確立するために、外部端子Ｔ１１～Ｔ１４を備えている。

パルス制御装置１０の外部において、外部端子Ｔ１１は、直流入力電圧Ｖｉの印加端に接続されている。外部端子Ｔ１２は、メカリレー２０の外部端子Ｔ２１（＝電磁部２１に含まれるリレーコイル２１ａの第１端）に接続されている。外部端子Ｔ１３は、メカリレー２０の外部端子Ｔ２２（＝電磁部２１に含まれるリレーコイル２１ａの第２端）に接続されている。なお、外部端子Ｔ１３は、接地端（＝接地電圧ＧＮＤの印加端）にも接続されている。外部端子Ｔ１４は、イネーブル信号ＥＮ（＝メカリレー２０のオン／オフ制御信号に相当）の印加端に接続されている。

スイッチ出力部１００は、上側スイッチ１１０（例えば、ＰＭＯＳＦＥＴ［P-channel type metal oxide semiconductor field effect transistor］）と、下側スイッチ１２０（例えば、ＮＭＯＳＦＥＴ［N-channel type MOSFET］）を含み、直流入力電圧Ｖｉからパルス出力電圧Ｖｏを生成してメカリレー２０の電磁部２１（特にこれに含まれるリレーコイル２１ａ）に供給する。

スイッチ出力部１００の接続関係について述べる。上側スイッチ１１０のソースとバックゲートは、いずれも外部端子Ｔ１１に接続されている。上側スイッチ１１０のドレインと下側スイッチ１２０のドレインは、いずれも外部端子Ｔ１２に接続されている。下側スイッチ１２０のソースとバックゲートは、いずれも外部端子Ｔ１３に接続されている。

上側スイッチ１１０のゲートには、上側ゲート信号Ｇ１が入力されている。上側スイッチ１１０は、上側ゲート信号Ｇ１がハイレベル（＝Ｖｉ）であるときにオフし、上側ゲート信号Ｇ１がローレベル（＝ＶｒｅｇＢ＝Ｖｉ－Ｖｒｅｇ、ただし、Ｖｒｅｇは所定の内部電源電圧）であるときにオンする。

下側スイッチ１２０のゲートには、下側ゲート信号Ｇ２が入力されている。下側スイッチ１２０は、下側ゲート信号Ｇ１がハイレベル（＝Ｖｒｅｇ）であるときにオンし、下側ゲート信号Ｇ２がローレベル（＝ＧＮＤ）であるときにオフする。

上側スイッチ１１０がオンして下側スイッチ１２０がオフしているときには、パルス出力電圧Ｖｏがハイレベル（＝Ｖｉ）となる。一方、上側スイッチ１１０がオフして下側スイッチ１２０がオンしているときには、パルス出力電圧Ｖｏがローレベル（＝ＧＮＤ）となる。このように、パルス出力電圧Ｖｏは、直流入力電圧Ｖｉと接地電圧ＧＮＤとの間でパルス駆動される矩形波電圧となる。

ローパスフィルタ部３００は、パルス制御装置１０の内部において、スイッチ出力部１００からパルス出力電圧Ｖｏの帰還入力を受け付けており、これを鈍らせた帰還電圧Ｖｆｂを生成する。なお、ローパスフィルタ部３００の入力端は、上側スイッチ１１０と下側スイッチ１２０との接続ノード（＝外部端子Ｔ１２）に接続されている。

出力帰還制御部２００は、帰還電圧生成部３００から帰還電圧Ｖｆｂの入力を受け付けており、パルス出力電圧Ｖｏの平均値が所定の目標平均値Ｖｏａｖｅ（例えばＤＣ５Ｖ）となるように、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２をそれぞれ生成してスイッチ出力部１００を制御する。なお、出力帰還制御部２００は、コンパレータ２２０と、オン時間設定部２３０と、ゲート制御部２４０と、を含む。なお、目標平均値Ｖｏａｖｅは５Ｖに限られないが、入力電圧（６Ｖ～６０Ｖ）よりも小さい電圧であることが好ましい。

コンパレータ２２０は、反転入力端（－）に入力される帰還電圧Ｖｆｂと非反転入力端（＋）に入力される基準電圧Ｖｒｅｆ（＝例えば電源変動や温度変動に依存しないバンドギャップ基準電圧）とを比較してセット信号Ｓ１を生成する。セット信号Ｓ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときにハイレベル（＝Ｖｒｅｇ）となり、逆に、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときにローレベル（＝ＧＮＤ）となる。

オン時間設定部２３０は、ゲート制御部２４０からゲート制御信号Ｓ３（詳細は後述）の入力を受け付けており、上側スイッチ１１０がオンされてから所定のオン時間Ｔｏｎが経過した後、リセット信号Ｓ２にトリガパルスを発生させる。

ゲート制御部２４０は、セット信号Ｓ１とリセット信号Ｓ２に応じて上側ゲート信号Ｇ１と下側ゲート信号Ｇ２を生成する。

なお、本実施形態における出力帰還制御部２００は、帰還電圧Ｖｆｂに基づいて、ヒステリシス制御方式（本図の例では、ボトム検出オン時間固定方式）により、スイッチ出力部１００を制御する。この出力帰還制御動作については、後ほど詳細に説明する。

また、出力帰還制御部２００は、外部端子Ｔ１４に入力されるイネーブル信号ＥＮに応じてパルス出力電圧Ｖｏの生成可否が制御される。より具体的に述べると、出力帰還制御部２００は、イネーブル信号ＥＮがハイレベル（＝コイル通電時の論理レベル）であるときにアクティブ状態（＝パルス出力電圧Ｖｏの生成が許可された状態）となり、イネーブル信号ＥＮがローレベル（＝コイル非通電時の論理レベル）であるときにシャットダウン状態（＝パルス出力電圧の生成が禁止された状態）となる。なお、イネーブル信号ＥＮがローレベルからハイレベルに立ち上げられたとき、ゲート制御部２４０は、上側スイッチ１１０をオンして下側スイッチ１２０をオフする状態から起動する。

上記したように、本実施形態のパルス制御装置１０であれば、リレーコイル２１ａに印加されるパルス出力電圧Ｖｏの平均値を所定の目標平均値Ｖｏａｖｅに保つことが可能となる。従って、直流入力電圧Ｖｉの電圧値に依ることなく、リレーコイル２１ａを統一することが可能となるので、コスト面や管理面で非常に有利となる。

また、本実施形態のパルス制御装置１０は、パルス出力電圧Ｖｏを平滑せずにそのままリレーコイル２１ａに供給する。従って、パルス制御装置１０に外付けされる平滑フィルタ（コイルやキャパシタなどのディスクリート部品）を削減することができるので、回路面積の縮小やコストダウンを実現することが可能となる。

なお、リレーコイル２１ａに対してパルス出力電圧Ｖｏを直接供給する構成であれば、一般的なＤＣ／ＤＣコンバータほど高周波駆動を行う必要がなくなる。従って、パルス出力電圧Ｖｏのスイッチング周波数Ｆｓｗを引き下げることにより、発熱の問題を解消することが可能となる。また、一般的なＤＣ／ＤＣコンバータと比べて、パルス制御装置１０に集積化されるチップを大幅にシュリンクすることも可能となる。

さらに、パルス制御装置１０では、パルス出力電圧Ｖｏの帰還入力を受け付けて、その出力帰還制御が行われている。従って、従来のオープン制御（特許文献１など）と比べてパルス出力電圧Ｖｏのばらつきを抑えることが可能となる。

以下では、パルス制御装置１０の各部構成について、具体例を挙げながら詳述する。

＜ローパスフィルタ部＞
図４は、ローパスフィルタ部３００の一構成例を示す図である。本構成例のローパスフィルタ部３００は、抵抗３０１及び３０２（抵抗値：Ｒ３０１及びＲ３０２）と、キャパシタ３０３と、を含む。抵抗３０１は、パルス出力電圧Ｖｏの帰還入力端（＝外部端子Ｔ１２）と帰還電圧Ｖｆｂの出力端との間に接続されている。抵抗３０２とキャパシタ３０３は、帰還電圧Ｖｆｂの出力端と接地端との間に並列接続されている。

なお、抵抗３０１及び３０２は、パルス出力電圧Ｖｏの分圧電圧（＝｛Ｒ３０２／（Ｒ３０１＋Ｒ３０２）｝×Ｖｏ）を生成する分圧手段として機能し、キャパシタ３０３は、上記分圧電圧を鈍らせて三角波状の帰還電圧Ｖｆｂを生成する平滑手段として機能する。このように、帰還電圧Ｖｆｂは、パルス出力電圧Ｖｏの分圧電圧をキャパシタ３０３で鈍らせたものであり、ローパスフィルタ部３００には、平滑用のコイルが含まれていない。

また、パルス出力電圧Ｖｏのハイレベル（＝Ｖｉ）がコンパレータ２２０の入力ダイナミックレンジに収まっている場合には、抵抗３０１及び３０２を割愛し、パルス出力電圧Ｖｏそのものをキャパシタ３０３で鈍らせてもよい。

＜オン時間設定部＞
図５は、オン時間設定部２３０の一構成例を示す図である。本構成例のオン時間設定部２３０は、抵抗２３１と、キャパシタ２３２と、スイッチ２３３と、コンパレータ２３４と、を含む。

抵抗２３１は、直流入力電圧Ｖｉの印加端（＝外部端子Ｔ１１）と充電電圧Ｖｃｈｇの出力端との間に接続されている。キャパシタ２３２とスイッチ２３３は、充電電圧Ｖｃｈｇの出力端と接地端との間に並列接続されている。スイッチ２３３の制御端は、ゲート制御信号Ｓ３の印加端に接続されている。

スイッチ２３３は、ゲート制御信号Ｓ３（延いては上側スイッチ１１０と下側スイッチ１２０それぞれのオン／オフ状態）に応じてキャパシタ２３２の充放電を切り替える充放電スイッチとして機能する。具体的に述べると、スイッチ２３３は、ゲート制御信号Ｓ３がハイレベル（＝上側スイッチ１１０をオンして下側スイッチ１２０をオフするときの論理レベル）であるときにオフし、ゲート制御信号Ｓ３がローレベル（＝上側スイッチ１１０をオフして下側スイッチ１２０をオンするときの論理レベル）であるときにオンする。

スイッチ２３３がオフされているときには、直流入力電圧Ｖｉの印加端から抵抗２３１を介して流れる充電電流Ｉｃｈｇによりキャパシタ２３２が充電されるので、充電電圧Ｖｃｈｇが上昇する。このとき、充電電圧Ｖｃｈｇは、直流入力電圧Ｖｉに応じた傾きを持って上昇する。一方、スイッチ２３３がオンされているときには、スイッチ２３３を介してキャパシタ２３２が放電されるので、充電電圧Ｖｃｈｇが接地電圧ＧＮＤまで速やかに低下する。

コンパレータ２３４は、非反転入力端（＋）に入力される充電電圧Ｖｃｈｇと、反転入力端（－）に入力される基準電圧ＶＲＥＦ（＝例えば、電源変動や温度変動に依存しないバンドギャップ基準電圧）とを比較してリセット信号Ｓ２を生成する。リセット信号Ｓ２は、充電電圧Ｖｃｈｇが基準電圧ＶＲＥＦよりも高いときにハイレベル（＝Ｖｒｅｇ）となり、逆に、充電電圧Ｖｃｈｇが基準電圧ＶＲＥＦよりも低いときにローレベル（＝ＧＮＤ）となる。なお、基準電圧ＶＲＥＦは、先出の基準電圧Ｖｒｅｆ（図２）と同電圧であってもよいし、異電圧であってもよい。

＜ゲート制御部＞
図６は、ゲート制御部２４０の一構成例を示す図である。本構成例のゲート制御部２４０は、Ｄフリップフロップ２４１と、レベルシフタ２４２と、ドライバ２４３及び２４４と、を含む。

Ｄフリップフロップ２４１は、クロック端に入力されるセット信号Ｓ１（例えばその立上りエッジ）に応じて、出力端Ｑのゲート制御信号Ｓ３をハイレベル（＝データ端Ｄに印加されている内部電源電圧Ｖｒｅｇ）にセットし、リセット端に入力されるリセット信号Ｓ２（例えばその立上りエッジ）に応じて、出力端Ｑのゲート制御信号Ｓ３をローレベル（＝ＧＮＤ）にリセットする。なお、Ｄフリップフロップ２４１に代えてＲＳフリップフロップを用いることも可能である。

レベルシフタ２４２は、Ｖｒｅｇ－ＧＮＤ間でパルス駆動されるゲート制御信号Ｓ３の入力を受けて、Ｖｉ－ＶｒｅｇＢ間でパルス駆動されるレベルシフト済みのゲート制御信号Ｓ３Ｈを出力する。

ドライバ２４３は、ゲート制御信号Ｓ３Ｈの入力を受けて上側ゲート信号Ｇ１を生成する。本図の例では、ドライバ２４３が３段のインバータから成る。従って、上側ゲート信号Ｇ１は、ゲート制御信号Ｓ３Ｈがハイレベルであるときにローレベル（＝ＶｒｅｇＢ）となり、ゲート制御信号Ｓ３Ｈがローレベルであるときにハイレベル（＝Ｖｉ）となる。

一方、ドライバ２４４は、ゲート制御信号Ｓ３の入力を受けて下側ゲート信号Ｇ２を生成する。本図の例では、ドライバ２４４が３段のインバータから成る。従って、下側ゲート信号Ｇ２は、ゲート制御信号Ｓ３がハイレベルであるときにローレベル（＝ＧＮＤ）となり、ゲート制御信号Ｓ３がローレベルであるときにハイレベル（＝Ｖｒｅｇ）となる。

このように、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２は、いずれも同一の論理レベルとなるので、上側スイッチ１１０と下側スイッチ１２０は、相補的（排他的）にオン／オフ制御される。なお、本明細書中で用いられる「相補的（排他的）」という文言は、上側スイッチ１１０と下側スイッチ１２０のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点から上側スイッチ１１０と下側スイッチ１２０のオン／オフ遷移タイミングに所定の遅延が与えられている場合（同時オフ期間が設けられている場合）も含む。

＜出力帰還制御動作＞
図７は、パルス制御装置１０による出力帰還制御動作の一例を示すタイミングチャートであり、上から順に、帰還電圧Ｖｆｂ（実線）及び基準電圧Ｖｒｅｆ（一点鎖線）、セット信号Ｓ１、充電電圧Ｖｃｈｇ（実線）及び基準電圧ＶＲＥＦ（一点鎖線）、リセット信号Ｓ２、ゲート制御信号Ｓ３、上側ゲート信号Ｇ１、下側ゲート信号Ｇ２、並びに、パルス出力電圧Ｖｏが描写されている。

時刻ｔ１において、上側スイッチ１１０のオフ期間中（Ｇ１＝Ｇ２＝Ｈ）に、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ（＝ボトム検出閾値に相当）まで低下すると、セット信号Ｓ１がローレベル（＝ＧＮＤ）からハイレベル（＝Ｖｒｅｇ）に立ち上がるので、ゲート制御信号Ｓ３がローレベル（＝ＧＮＤ）からハイレベル（＝Ｖｒｅｇ）にセットされる。

従って、時刻ｔ１から所定の遅延時間ｄ（＝主にドライバ２４３及び２４４における信号遅延時間）が経過した時刻ｔ２において、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２がいずれもローレベル（Ｇ１＝ＶｒｅｇＢ、Ｇ２＝ＧＮＤ）となるので、上側スイッチ１１０がオンして、下側スイッチ１２０がオフする。その結果、パルス出力電圧Ｖｏがローレベル（＝ＧＮＤ）からハイレベル（＝Ｖｉ）に立ち上がるので、帰還電圧Ｖｆｂが低下から上昇に転ずる。なお、セット信号Ｓ１は、上側スイッチ１１０のオン期間中（Ｇ１＝Ｇ２＝Ｌ）に、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆまで上昇するとローレベルに復帰する。

また、時刻ｔ１では、ゲート制御信号Ｓ３のハイレベル遷移に伴い、オン時間設定部２３０のスイッチ２３３がオフとなる。従って、充電電流Ｉｃｈｇによるキャパシタ２３２の充電が開始されるので、充電電圧Ｖｃｈｇは、直流入力電圧Ｖｉに応じた傾きを持って上昇する。

その後、時刻ｔ３において、充電電圧Ｖｃｈｇが基準電圧ＶＲＥＦ（＝オン時間Ｔｏｎの満了検出閾値に相当）まで上昇すると、リセット信号Ｓ２がローレベル（＝ＧＮＤ）からハイレベル（＝Ｖｒｅｇ）に立ち上がるので、ゲート制御信号Ｓ３がハイレベルからローレベルにリセットされる。

従って、時刻ｔ３から遅延時間ｄが経過した時刻ｔ４において、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２がいずれもハイレベル（Ｇ１＝Ｖｉ、Ｇ２＝Ｖｒｅｇ）となるので、上側スイッチ１１０がオフして、下側スイッチ１２０がオンする。その結果、パルス出力電圧Ｖｏがハイレベルからローレベルに立ち下がるので、帰還電圧Ｖｆｂが再び上昇から低下に転ずる。

また、時刻ｔ３では、ゲート制御信号Ｓ３のローレベル遷移に伴い、オン時間設定部２３０のスイッチ２３３がオンとなる。従って、キャパシタ２３２がスイッチ２３３を介して放電されるので、充電電圧Ｖｃｈｇが接地電圧ＧＮＤまで速やかに低下し、リセット信号Ｓ２が遅滞なくローレベルに立ち下がる。

時刻ｔ５以降においても、上記と同様の動作が繰り返されることにより、パルス出力電圧Ｖｏの平均値が所定の目標平均値Ｖｏａｖｅとなるように、パルス出力電圧ＶｏのオンデューティＤｏｎ（＝Ｔｏｎ／Ｔ、すなわち、スイッチング周期Ｔに占めるオン時間Ｔｏｎの割合）が制御される。

ここで、オン時間設定部２３０では、オン時間Ｔｏｎ（＝充電電圧Ｖｃｈｇの上昇開始から基準電圧ＶＲＥＦを上回るまでの所要時間に相当）が固定値として設定されるのではなく、直流入力電圧Ｖｉに応じた変動値として設定されている。

具体的に述べると、オン時間設定部２３０では、直流入力電圧Ｖｉが高いほど充電電圧Ｖｃｈｇの傾きが大きくなるので、オン時間Ｔｏｎが短縮され、逆に、直流入力電圧Ｖｉが低いほど充電電圧Ｖｃｈｇの傾きが小さくなるので、オン時間Ｔｏｎが延長される。すなわち、オン時間Ｔｏｎと直流入力電圧Ｖｉとの間には、次の（１）式が成立する。

Ｔｏｎ＝α／Ｖｉ（ただしαは比例定数） … （１）

一方、パルス出力電圧ＶｏのオンデューティＤｏｎ（＝Ｔｏｎ／Ｔ）は、次の（２）式で示すように、パルス出力電圧Ｖｏの目標平均値Ｖｏａｖｅと直流入力電圧Ｖｉとの比で表すことができる。

Ｄｏｎ＝Ｔｏｎ／Ｔ＝Ｖｏａｖｅ／Ｖｉ … （２）

上記した（１）式と（２）式から、パルス出力電圧Ｖｏのスイッチング周期Ｔは、次の（３）式で表される。

Ｔ＝（α／Ｖｉ）×（Ｖｉ／Ｖｏａｖｅ）＝α／Ｖｏａｖｅ … （３）

ここで、比例定数αとパルス出力電圧Ｖｏの目標平均値Ｖｏａｖｅはいずれも固定値であることから、スイッチング周期Ｔ（延いてはスイッチング周波数Ｆｓｗ（＝１／Ｔ））が一定値となることが分かる。なお、スイッチング周波数Ｆｓｗは、人間の可聴周波数帯域（一般には２０Ｈｚ～２０ｋＨｚ）よりも高い値（例えばＦｓｗ＝１００ｋＨｚ以上）に設定することが望ましい。このような構成とすることにより、音鳴りの問題を解消することが可能となる。

このように、本実施形態では、ヒステリシス制御方式の一つであるボトム検出オン時間固定方式を採用しつつ、オン時間Ｔｏｎに直流入力電圧Ｖｉへの依存性を持たせておくことにより、パルス出力電圧ＶｏのＰＷＭ制御を行う構成を例に挙げたが、スイッチング周波数Ｆｓｗの変動がある程度許容されるのであれば、オン時間Ｔｏｎを固定値としてパルス出力電圧ＶｏのＰＦＭ［pulse frequency modulation］制御を行う構成としてもよい。また、ボトム検出オン時間固定方式に代えて、ピーク検出オフ時間設定方式を採用することも可能である。

＜第２実施形態＞
図８は、メカリレーを備えた電気機器の第２実施形態を示す図である。本実施形態の電気機器１は、先出の第１実施形態（図２）をベースとしつつ、パルス制御装置１０の出力帰還制御部２００にタイマ２５０が追加されている点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図２と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

タイマ２５０は、イネーブル信号ＥＮがハイレベル（＝コイル通電時の論理レベル）に立ち上げられたときにカウント動作を開始し、そのカウント値に応じて基準電圧Ｖｒｅｆの切替制御を行う。以下、具体例を挙げて詳細に説明する。

図９は、タイマ２５０による基準電圧切替動作の一例を示したタイミングチャートであり、上から順に、平均励磁電流Ｉｏａｖｅ（＝励磁電流Ｉｏの平均値）、イネーブル信号ＥＮ、及び、基準電圧Ｖｒｅｆが描写されている。

時刻ｔ１１において、イネーブル信号ＥＮがハイレベルに立ち上げられると、タイマ２５０は、基準電圧Ｖｒｅｆを上側電圧値ＶｒｅｆＨに設定するとともに、過励磁期間Ｔｘのカウント動作を開始する。なお、上側電圧値ＶｒｅｆＨは、平均励磁電流Ｉｏａｖｅが動作電流値ＩＨ（＝Ｖｉ×Ｄｏｎ／ＲＬ、ただし、ＲＬはリレーコイル２１ａの抵抗成分値）を上回るように設定されている。従って、イネーブル信号ＥＮがハイレベルに立ち上げられたときには、メカリレー２０を確実にオン状態に切り替えることができる。

その後、時刻ｔ１２において、過励磁期間Ｔｘが経過すると、タイマ２５０は、基準電圧Ｖｒｅｆを下側電圧値ＶｒｅｆＬ（＜ＶｒｅｆＨ）まで引き下げる。なお、下側電圧値ＶｒｅｆＬは、平均励磁電流Ｉｏａｖｅが復帰電流値ＩＬを下回らないように設定されている。従って、イネーブル信号ＥＮがハイレベルとされている間、メカリレー２０をオン状態に維持するための消費電力を削減することが可能となる。

なお、本実施形態では、タイマ２５０を用いて基準電圧Ｖｒｅｆの切替制御を行う構成を例示したが、例えば、励磁電流Ｉｏの検出手段を用意しておき、平均励磁電流Ｉｏａｖｅが動作電流値ＩＨを上回るまで、基準電圧Ｖｒｅｆを上側電圧値ＶｒｅｆＨに設定し、その後、基準電圧Ｖｒｅｆを下側電圧値ＶｒｅｆＬに引き下げる構成としてもよい。

また、基準電圧Ｖｒｅｆを切り替えるということは、パルス出力電圧Ｖｏの目標平均値Ｖｏａｖｅを切り替えるということに他ならない。これを鑑みると、出力帰還制御部２００については、パルス出力電圧Ｖｏの生成動作を開始してから平均励磁電流Ｉｏａｖｅが少なくとも動作電流値ＩＨを上回るまで、パルス出力電圧Ｖｏの目標平均値Ｖｏａｖｅを第１レベルに設定し、その後、平均励磁電流Ｉｏａｖｅが復帰電流値ＩＬを下回らない範囲で、パルス出力電圧Ｖｏの目標平均値Ｖｏａｖｅを第１レベルよりも低い第２レベルに引き下げることができる限り、いかなる構成を採用してもよいと言える。

＜第３実施形態＞
図１０は、メカリレーを備えた電気機器の第３実施形態を示す図である。本実施形態の電気機器１は、先出の第２実施形態（図８）をベースとしつつ、パルス制御装置１０に外付けされるディスクリート部品として、回生ダイオード３０とフィルタ４０が追加されている点に特徴を有する。そこで、第２実施形態と同様の構成要素については、図８と同一の符号を付すことにより重複した説明を割愛し、以下では、第３実施形態の特徴部分について重点的な説明を行う。

メカリレー２０（特にリレーコイル２１ａ）に対して並列に回生ダイオード３０が接続されている場合には、本図で示したように、パルス出力電圧Ｖｏのスパイクノイズを除去するためのフィルタ４０を設けておくことが望ましい。フィルタ４０としては、コイル４１とキャパシタ４２を含むＬＣフィルタを用いればよい。このような構成とすることにより、回生ダイオード３０の耐圧を不必要に高めずに済むので、電気機器１のコストダウンを図ることが可能となる。

また、フィルタ４０は、パルス出力電圧Ｖｏのノイズ除去を目的とするものであり、パルス出力電圧Ｖｏの平滑化を目的とするものではない。従って、フィルタ４０のＬ値及びＣ値は、ＤＣ／ＤＣコンバータにおける出力平滑フィルタのそれと比べて、１／１０以下の大きさで済む。

具体的に述べると、メカリレー２０の定数にも依るが、スイッチング周波数Ｆｓｗ＝１００ｋＨｚ、リップル電圧ΔＶｏ／２＝１Ｖでの試算において、ＤＣ／ＤＣコンバータの出力平滑フィルタでは、（Ｌ，Ｃ）＝（３３μＨ，３３０μＦ）程度に設定する必要がある。これに対して、本実施形態のフィルタ４０であれば、（Ｌ，Ｃ）＝（３．３μＨ，２２μＦ）、（５μＨ，１０μＦ）、（８μＨ，５μＦ）程度に設定すれば足りる。リップル電圧の許容量の増大、高周波数化によって、フィルタ４０の（Ｌ，Ｃ）をさらに小さく設定することも可能である。

また、ＤＣ／ＤＣコンバータの出力平滑フィルタでは、そのＬＣ値が位相設計に関わってくるので、これを自由に変更をすることは難しい。一方、本実施形態のフィルタ４０であれば、そのＬＣ値が系の安定性に影響を与えないほどの小さい値となる。従って、メカリレー２０の用途（延いてはユーザの意思）に応じて、フィルタ４０のＬＣ値を自由に変更することが可能である。

なお、本実施形態では、第２実施形態（図８）をベースとした例を挙げたが、第１実施形態（図２）をベースとしつつ、回生ダイオード３０とフィルタ４０を追加することも当然に可能である。

＜第４実施形態＞
図１１は、メカリレーを備えた電気機器の第４実施形態を示す図である。本実施形態の電気機器１は、先の第１実施形態（図２）をベースとしつつ、出力帰還制御部２００における出力帰還制御方式として、ヒステリシス制御方式（ボトム検出オン時間固定方式）ではなく電圧モード制御方式が採用されている点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図２と同一の符号を付すことにより重複した説明を割愛し、以下では、第４実施形態の特徴部分について重点的な説明を行う。

本実施形態のパルス制御装置１０において、出力帰還制御部２００は、電圧モード制御方式の採用に伴い、先出のコンパレータ２２０とオン時間設定部２３０に代えて、エラーアンプ２６０と、オシレータ２７０と、コンパレータ２８０と、を含む。

エラーアンプ２６０は、反転入力端（－）に入力される帰還電圧Ｖｆｂと非反転入力端（＋）に入力される基準電圧Ｖｒｅｆ（＝例えば電源変動や温度変動に依存しないバンドギャップ基準電圧）との差分に応じた誤差信号Ｓａを生成する。誤差信号Ｓａは、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分が大きいほど高くなり、逆に、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分が小さいほど低くなる。

オシレータ２７０は、所定のスイッチング周波数Ｆｓｗで、矩形波状のセット信号Ｓ１と三角波状、鋸波状、または、ｎ次スロープ波状のスロープ信号Ｓｂを生成する。

コンパレータ２８０は、反転入力端（－）に入力される誤差信号Ｓａと、非反転入力端（＋）に入力されるスロープ信号Ｓｂとを比較してリセット信号Ｓ２を生成する。リセット信号Ｓ２は、スロープ信号Ｓｂが誤差信号Ｓａよりも高いときにハイレベル（＝Ｖｒｅｇ）となり、逆に、スロープ信号Ｓｂが誤差信号Ｓａよりも低いときにローレベル（＝ＧＮＤ）となる。

このような回路構成を採用することにより、出力帰還制御部２００では、パルス出力電圧Ｖｏの平均値が所定の目標平均値Ｖｏａｖｅとなるように、電圧モード制御方式によるパルス出力電圧ＶｏのＰＷＭ制御が行われる。

なお、本実施形態では、第１実施形態（図２）をベースとした例を挙げたが、第２実施形態（図８）と同様、基準電圧Ｖｒｅｆの切替機能を持たせてもよい。

また、本実施形態では、電圧モード制御方式の採用例を挙げたが、電流モード制御方式を採用しても構わない。その場合には、例えば、励磁電流Ｉｏに応じた電流検出信号を用いて、誤差信号Ｓａまたはスロープ信号Ｓｂにオフセットを与えてやればよい。

このように、平滑されていないパルス出力電圧Ｖｏの帰還入力を受け付けて出力帰還制御を実施することができるのであれば、その出力帰還制御方式については、一切不問であり、例えば、ヒステリシス制御方式、電圧モード制御方式、または、電流モード制御方式のいずれであってもよい。

＜第５実施形態＞
図１２は、発光ダイオード（以下では、ＬＥＤ［light emitting diode］と呼ぶ）を備えたメカリレーの一例を示す図である。本構成例のメカリレー２０は、先に説明した電磁部２１及び接点機構部２２（本図ではリレーコイル２１ａのみを明示）のほかに、抵抗２３とＬＥＤ２４を含んでいる。なお、抵抗２３の第１端は、リレーコイル２１ａの第１端とともに、外部端子Ｔ２１に接続されている。抵抗２３の第２端は、ＬＥＤ２４のアノードに接続されている。ＬＥＤ２４のカソードは、リレーコイル２１ａの第２端とともに、外部端子Ｔ２２に接続されている。

図１３は、ＬＥＤを備えたメカリレーの別の一例を示す図である。本構成例のメカリレー２０も、先出の図１２と同じく、抵抗２３とＬＥＤ２４を備えている。ただし、本構成例のメカリレー２０では、リレーコイル２１ａがリレーコイル２１ａ１及び２１ａ２に分割されており、リレーコイル２１ａ２に抵抗２３とＬＥＤ２４が並列接続されている。

上記いずれの構成を採用するにせよ、ＬＥＤ２４を備えたメカリレー２０であれば、リレーコイル２１ａへの通電時にＬＥＤ２４が点灯する。従って、ＬＥＤ２４の点消灯状態を視認することにより、メカリレー２０の動作確認や故障判定を行うことが可能となる。

しかしながら、このようなＬＥＤ搭載型のメカリレー２０にパルス出力電圧Ｖｏを直接印加すると、パルス出力電圧Ｖｏがローレベル（＝ＧＮＤ）からハイレベル（＝Ｖｉ）に立ち上がる毎に過大な電流がＬＥＤ２４に流れるので、ＬＥＤ２４を壊してしまうおそれがある。以下では、メカリレー２０のパルス駆動を行いつつ、ＬＥＤ２４を安全に点灯することのできる新規な実施形態を提案する。

図１４は、メカリレーを備えた電気機器の第５実施形態を示す図である。本実施形態の電気機器１は、パルス制御装置１０とメカリレー２０を有する。この点については、これまでに説明してきた第１～第４実施形態と何ら変わるところはない。なお、既出構成要素の一部（出力帰還制御部２００、ローパスフィルタ部３００、接点機構部２２など）については、その図示が適宜省略されている。

一方、メカリレー２０は、先出の図１２や図１３と同じく、抵抗２３とＬＥＤ２４を備えており、パルス制御装置１０には、ＬＥＤ２４を安全に点灯するための手段として、ＬＥＤ駆動部４００が追加されている。また、パルス制御装置１０とメカリレー２０には、ＬＥＤ駆動部４００からＬＥＤ２４に駆動電流ＩＬＥＤを供給するための外部端子Ｔ１５及びＴ２５が新たに設けられている。以下、これらの変更点について重点的に説明する。

ＬＥＤ駆動部４００（＝発光素子駆動部に相当）は、スイッチ出力部１００からリレーコイル２１ａに対してパルス出力電圧Ｖｏが供給されている間、一定の駆動電流ＩＬＥＤを生成する。なお、駆動電流ＩＬＥＤは、パルス制御装置１０の外部端子Ｔ１５からメカリレー２０の外部端子Ｔ２５に向けて供給される。

抵抗２３の第１端は、リレーコイル２１ａの第１端が接続されている外部端子Ｔ２１ではなく、新たに設けられた外部端子Ｔ２５に接続されている。抵抗２３の第２端は、ＬＥＤ２４のアノードに接続されている。ＬＥＤ２４のカソードは、リレーコイル２１ａの第２端とともに、外部端子Ｔ２２に接続されている。

このように、ＬＥＤ２４をパルス出力電圧Ｖｏの印加端（＝外部端子Ｔ２１）から切り離し、別の経路で一定の駆動電流ＩＬＥＤを供給する構成であれば、パルス出力電圧Ｖｏの立上り毎に過大な電流がＬＥＤ２４に流れることはないので、ＬＥＤ２４を壊してしまうおそれがなくなる。従って、メカリレー２０のパルス駆動を行いつつ、ＬＥＤ２４を安全に点灯することが可能となる。

図１５は、ＬＥＤ駆動部４００の一例を示す図である。本構成例のＬＥＤ駆動部４００は、ＮＭＯＳＦＥＴ４０１と抵抗４０２を含む。ＮＭＯＳＦＥＴ４０１のドレインは、外部端子Ｔ１５に接続されている。ＮＭＯＳＦＥＴ４０１のソースとバックゲートは、接地端に接続されている。ＮＭＯＳＦＥＴ４０１のゲートには、入力信号Ｓｉが入力されている。抵抗４０２の第１端は、電源端に接続されている。抵抗４０２の第２端は、外部端子Ｔ１５に接続されている。

入力信号Ｓｉがハイレベルであるときには、ＮＭＯＳＦＥＴ４０１がオンするので、外部端子Ｔ１５と接地端との間が導通される。従って、パルス制御装置１０からメカリレー２０に駆動電流ＩＬＥＤが供給されないので、ＬＥＤ２４が消灯する。

一方、入力信号Ｓｉがローレベルであるときには、ＮＭＯＳＦＥＴ４０１がオフするので、外部端子Ｔ１５と接地端との間が遮断される。その結果、電源端から、抵抗４０２、外部端子Ｔ１５、外部端子Ｔ２５、抵抗２３、及び、ＬＥＤ２４を介して接地端に至る電流経路に駆動電流ＩＬＥＤが流れるので、ＬＥＤ２４が点灯する。

このように、ＬＥＤ駆動部４００の出力段として、入力信号Ｓｉに応じて駆動電流ＩＬＥＤをオン／オフするオープンドレイン出力段を用いることにより、極めて簡易な回路構成でＬＥＤ２４の点消灯制御を実現することが可能となる。

なお、入力信号Ｓｉとしては、例えば、イネーブル信号ＥＮの論理反転信号を用いればよい。この場合、イネーブル信号ＥＮがハイレベル（＝コイル通電時の論理レベル）であるときには、入力信号Ｓｉがローレベルとなり、ＮＭＯＳＦＥＴ４０１がオフするので、駆動電流ＩＬＥＤの供給が行われてＬＥＤ２４が点灯する。一方、イネーブル信号ＥＮがローレベル（＝コイル非通電時の論理レベル）であるときには、入力信号Ｓｉがハイレベルとなり、ＮＭＯＳＦＥＴ４０１がオンするので、駆動電流ＩＬＥＤの供給が停止されてＬＥＤ２４が消灯する。

また、ＬＥＤ駆動部４００は、その有効／無効（＝外部端子Ｔ１５の有効／無効）をパルス制御装置１０の外部から任意に切替可能な構成にしておくとよい。なお、ＬＥＤ駆動部４００が有効であるときには、先述の通り、入力信号Ｓｉに応じて駆動電流ＩＬＥＤのオン／オフ制御が行われる。一方、ＬＥＤ駆動部４００が無効であるときには、例えば、外部端子Ｔ１５がローレベルに固定される。

このような構成とすることにより、メカリレー２０がＬＥＤ搭載型であるか否かを問わず、その適切な駆動制御を行うことができるので、パルス制御装置１０の汎用性を高めることが可能となる。

＜第６実施形態＞
図１６は、メカリレーを備えた電気機器の第６実施形態を示す図である。本実施形態の電気機器１は、先の第５実施形態（図１４）をベースとしつつ、パルス制御装置１０がメカリレー２０に内蔵されている点に特徴を有する。以下、パルス制御装置１０の外部端子Ｔ１１～Ｔ１５、並びに、メカリレー２０の外部端子Ｔ２１～Ｔ２２及び外部端子Ｔ２６（＝外部端子Ｔ２５に代えて新設）の接続関係を中心に説明する。

パルス制御装置１０の外部端子Ｔ１１は、メカリレー２０の内部において、メカリレー２０の外部端子Ｔ２１に接続されている。なお、外部端子Ｔ２１は、メカリレー２０の外部において、直流入力電圧Ｖｉの印加端に接続されている。

パルス制御装置１０の外部端子Ｔ１２は、メカリレー２０の内部において、リレーコイル２１ａの第１端に直接接続されている。

パルス制御装置１０の外部端子Ｔ１３は、メカリレー２０の内部において、メカリレー２０の外部端子Ｔ２２、リレーコイル２１ａの第２端、及び、ＬＥＤ２４のカソードに接続されている。なお、外部端子Ｔ２２は、メカリレー２０の外部において、接地端に接続されている。

パルス制御装置１０の外部端子Ｔ１４は、メカリレー２０の内部において、メカリレー２０の外部端子Ｔ２６に接続されている。なお、外部端子Ｔ２６は、メカリレー２０の外部において、イネーブル信号ＥＮの印加端に接続されている。ただし、イネーブル信号ＥＮの入力を受け付けない場合には、メカリレー２０の外部端子Ｔ２６を割愛し、メカリレー２０の内部において、パルス制御装置１０の外部端子Ｔ１１と外部端子Ｔ１４をショートしておいても構わない。このような接続を行った場合には、直流入力電圧Ｖｉが供給されている間、外部端子Ｔ１４がハイレベル（ＥＮ＝Ｈに相当）となるので、リレーコイル２１ａへの常時通電が行われることになる。

パルス制御装置１０の外部端子Ｔ１５は、メカリレー２０の内部において、抵抗２３の第１端と接続されている。抵抗２３の第２端は、先にも述べたように、ＬＥＤ２４のアノードに接続されている。

このように、メカリレー２０にパルス制御装置１０を内蔵すれば、パルス制御装置１０の分の実装面積を削減することができるので、電気機器１の小型化や軽薄化を図ることが可能となる。

なお、上記の第５実施形態（図１４）と第６実施形態（図１６）では、いずれも、メカリレー２０に搭載される発光素子としてＬＥＤを例に挙げたが、発光素子の種類はこれに限定されるものではなく、有機ＥＬ［electro-luminescence］素子などを用いてもよい。

＜第７実施形態＞
図１７は、メカリレーを備えた電気機器の第７実施形態を示す図である。本実施形態の電気機器１は、先の第１実施形態（図２）と基本的に同一の構成であるが、スイッチ出力部１００の下側スイッチ１２０に付随するボディダイオード１２０Ｂが明示されている。

本図で示したように、下側スイッチ１２０として用いられているＮＭＯＳＦＥＴ（＝同期整流トランジスタに相当）には、そのドレインをカソードとし、そのソースをアノードとするボディダイオード１２０Ｂが付随している。

このボディダイオード１２０Ｂは、上側スイッチ１１０と下側スイッチ１２０の双方がオフされたとき、例えば、メカリレー２０をオンからオフに切り替えたとき、若しくは、貫通電流防止用のデッドタイムにおいて、パルス出力電圧Ｖｏのスパイクノイズを防止する回生ダイオードとして利用することができる。

従って、先の第３実施形態（図１０）と異なり、外付けの回生ダイオード３０を割愛することができるので、部品点数の削減による低コスト化や電気機器１の簡略化を実現することが可能となる。

なお、メカリレー２０の電磁部２１（特にそのリレーコイル２１ａ）には、それほど大きな電流（数百ｍＡ）を流す必要がない。従って、ボディダイオード１２０Ｂの順方向降下電圧が外付けの回生ダイオード３０に比べて高いとしても、特段の支障は生じない。

＜第８実施形態＞
図１８は、メカリレーを備えた電気機器の第８実施形態を示す図である。本実施形態の電気機器１は、先の第７実施形態（図１７）と基本的に同一の構成であるが、スイッチ出力部１００の下側スイッチ１２０（＝同期整流トランジスタ）に代えて、整流ダイオード１３０が用いられている。すなわち、スイッチ出力部１００の整流方式が同期整流方式から非同期整流方式（ダイオード整流方式）に変更されている。

この場合には、整流ダイオード１３０が回生ダイオードとして利用されるので、先の第７実施形態（図１７）と同じく、部品点数の削減による低コスト化や電気機器１の簡略化を実現することが可能となる。

＜基板レス実装＞
図１９は、メカリレー２０にパルス制御装置１０を内蔵する場合の実装例（＝メカリレー２０の内部に敷設されたフレームに直接パルス制御装置１０を実装する基板レス実装の一例）を示す図である。

本構成例のメカリレー２０は、一般的なメカリレーと同じく、その下面から複数のソケット（外部端子Ｔ２１及びＴ２２を含む）が延出された台座２５と、台座２５の上面に固設されたボビンケース２６と、ボビンケース２６の周囲を取り囲んでこれを被覆するように台座２５の上面に着脱される上蓋２７（本図では破線で描写）と、を有する。

なお、ボビンケース２６は、リレーコイル２１ａの捲回軸となるだけでなく、その内部に接点機構部２２など（不図示）を担持している。また、ボビンケース２６の側面２６ａ～２６ｃには、各種のソケットやリレーコイル２１ａと電気的に接続されるフレームＦＲ１～ＦＲ３が敷設されている。

さらに、本構成例のメカリレー２０では、フレームＦＲ１～ＦＲ３にパルス制御装置１０が直接実装されている。以下では、パルス制御装置１０の実装形態の一例について、具体的に説明する。

フレームＦＲ１は、ボビンケース２６の側面２６ａに敷設されており、台座２５を貫通して外部端子Ｔ２１（＝直流入力電圧Ｖｉの印加端に相当）に接続されている。

フレームＦＲ２は、ボビンケース２６の側面２６ａから側面２６ｂにわたって敷設されており、リレーコイル２１ａの第１端に接続されている。このように、本構成例のメカリレー２０では、パルス制御装置１０を内蔵するために、外部端子Ｔ２１からリレーコイル２１ａの第１端に至る導電経路がフレームＦＲ１とフレームＦＲ２に分割されている。

フレームＦＲ３は、ボビンケース２６の側面２６ａから側面２６ｃにわたって敷設されており、台座２５を貫通して外部端子Ｔ２２（＝接地端に相当）に接続されるとともに、リレーコイル２１ａの第２端にも接続されている。

パルス制御装置１０は、ボビンケース２６の側面２６ａ～２６ｃのうち、フレームＦＲ１～ＦＲ３がいずれも敷設されている側面２６ａにおいて、フレームＦＲ１～ＦＲ３の隙間となる位置に実装されている。なお、フレームＦＲ１～ＦＲ３は、パルス制御装置１０から伸びる４本の外部端子Ｔ１１～Ｔ１４が届く位置まで適宜敷設されている。

パルス制御装置１０の外部端子Ｔ１１（＝電源端子に相当）と外部端子Ｔ１４（＝イネーブル端子に相当）は、いずれもフレームＦＲ１に接続されている。つまり、パルス制御装置１０の外部端子Ｔ１１と外部端子Ｔ１４は、メカリレー２０の内部において、互いにショートされている。このような接続を行った場合には、外部端子Ｔ２１（延いてはフレームＦＲ１）に直流入力電圧Ｖｉが供給されている間、外部端子Ｔ１４がハイレベル（ＥＮ＝Ｈに相当）となるので、リレーコイル２１ａへの常時通電が行われることになる。

パルス制御装置１０の外部端子Ｔ１２（＝スイッチ出力端子に相当）は、フレームＦＲ２に接続されている。従って、リレーコイル２１ａの第１端には、パルス制御装置１０の外部端子Ｔ１からパルス出力電圧Ｖｏが印加される。

パルス制御装置１０の外部端子Ｔ１３（＝接地端子に相当）は、フレームＦＲ３に接続されている。

このように、本構成例のメカリレー２０では、その構造を利用してパルス制御装置１０がフレームＦＲ１～ＦＲ３に直接実装されている。従って、パルス制御装置１０を内蔵するために別途の実装基板を必要としないので、ＩＣ内蔵メカリレーの低コスト化を実現することが可能となる。

また、実装基板を用いずにＩＣチップを実装することにより、パルス制御装置１０の導入に際して、メカリレーのピン配置変更や増加を招くことがない。従って、ＩＣ非内蔵メカリレーからＩＣ内蔵メカリレーへの載せ替えの容易化を図ることも可能となる。

なお、パルス制御装置１０の外部端子としては、これまでに説明してきたように、電源端子、スイッチ出力端子、接地端子、イネーブル端子の４本があれば足りる。そのため、本図では、４ピンパッケージのパルス制御装置１０を例に挙げたが、ピン数は４ピンに限られず、より多くのピンを有する多ピンパッケージでも構わない。しかしながら、実装のし易さや実装後の視認性を鑑みると、ＱＦＮ［quad flatpack no lead］やＢＧＡ［ball grid array］などと比較して、ピンがパッケージ樹脂から外側に張り出すタイプのパッケージが好ましい。

図２０は、パルス制御装置１０のパッケージ例を示す図であり、ここでは、互いに逆向きの２辺からそれぞれ４本ずつ、合計８本の外部端子が延出された８ピンＭＳＯＰ［mini(micro) small outline package］が示されている。

図２１は、メカリレー２０に８ピンパッケージ（例えば図２０を参照）のパルス制御装置１０を内蔵する場合の実装例を示す図である。

本図において、パルス制御装置１０の１ピン～４ピンは、いずれもフレームＦＲ１に接続されている。従って、１ピン～４ピンには、先出の外部端子Ｔ１１（＝電源端子）及びＴ１４（＝イネーブル端子）として機能するピンが含まれている。例えば、１ピンを外部端子Ｔ１１とし、４ピンを外部端子Ｔ１４とし、２ピン及び３ピンをノンコネクト端子とすればよい。もちろん、１ピンと２ピンを内部でショートして外部端子Ｔ１１とし、３ピンと４ピンを内部でショートして外部端子Ｔ１４とするなど、種々の変形が可能であることは言うまでもない。

パルス制御装置１０の５ピンと６ピンは、いずれもフレームＦＲ２に接続されている。従って、５ピンと６ピンの少なくとも一方は、先出の外部端子Ｔ１２（＝スイッチ出力端子）として機能する。

パルス制御装置１０の７ピンと８ピンは、いずれもフレームＦＲ３に接続されている。従って、７ピンと８ピンの少なくとも一方は、先出の外部端子Ｔ１３（＝接地端子）として機能する。

＜ＤＣ／ＤＣコンバータとの相違点＞
最後に、種々の実施形態で説明してきたパルス制御装置１０と、比較例のＤＣ／ＤＣコンバータＸ３０（特にそのコントローラＩＣＸ３１）との相違点について述べておく。

まず、パルス制御装置１０に接続されるリレーコイル２１ａのインダクタンス値は、最小でも１０ｍＨ以上（数十ｍＨ～数百ｍＨ）である。一方、ＤＣ／ＤＣコンバータＸ３０のコントローラＩＣＸ３１に接続されるコイルＸ３２のインダクタンス値は、最大でも１００μＨ以下（数μＨ～数十μＨ）である。このように、パルス制御装置１０とコントローラＩＣＸ３１は、それぞれに接続されるコイルのインダクタンス値が大きく異なる。

次に、パルス制御装置１０から出力されるパルス出力電圧Ｖｏのスイッチング周波数Ｆｓｗは、２０ｋＨｚ～３００ｋＨｚ（好ましくは７０ｋＨｚ～１４０ｋＨｚ）である。なお、２０ｋＨｚという下限値は、人間の可聴域を考慮して設定された値であり、３００ｋＨｚという上限値は、スイッチングノイズの影響を考慮して設定された値である。一方、ＤＣ／ＤＣコンバータＸ３０をメカリレーＸ２０に内蔵する場合には、コントローラＩＣＸ３１におけるスイッチング周波数の高周波数化（例えば２ＭＨｚ以上）が必須となる。このように、パルス制御装置１０とコントローラＩＣＸ３１は、それぞれのスイッチング周波数も大きく異なる。

＜第９実施形態＞
図２２は、メカリレーを備えた電気機器の第９実施形態を示す図である。本実施形態の電気機器１では、先出の第１実施形態（図２）をベースとしつつ、出力帰還制御部２００における出力帰還制御方式として、電流モード制御方式が採用されている。そこで、既出の構成要素については、図２と同一の符号を付すことにより重複した説明を割愛し、以下では、第９実施形態の特徴部分について重点的な説明を行う。

本実施形態のパルス制御装置１０は、ローパスフィルタ部３００に代えて電流検出部５００を有する。電流検出部５００は、メカリレー２０の電磁部２１に流れる出力電流Ｉｏ（＝リレーコイル２１ａの励磁電流）を検出して電流検出信号Ｖｓを生成し、これを出力帰還制御部２００に出力する。

なお、電流検出部５００としては、例えば、図２３で示すように、出力電流Ｉｏの流れる電流経路上に挿入されて出力電流Ｉｏに比例した電流検出信号Ｖｓ（＝Ｉｏ×Ｒｓ）を生成するセンス抵抗Ｒｓを用いればよい。また、図２３では、下側スイッチ１２０のソースと外部端子Ｔ１３との間にセンス抵抗Ｒｓを挿入しているが、その挿入位置はこれに限定されるものではなく、上側スイッチ１１０のソースと外部端子Ｔ１１との間にセンス抵抗Ｒｓを挿入してもよいし、或いは、上側スイッチ１１０または下側スイッチ１２０のドレインと外部端子Ｔ１２との間にセンス抵抗Ｒｓを挿入してもよい。

また、センス抵抗Ｒｓは、スイッチ出力部１００や出力帰還制御部２００とともに、１つの半導体チップに集積化するとよい。ただし、センス抵抗Ｒｓの集積化は必須でなく、半導体チップに外付けされるディスクリートの抵抗器を用いてもよい。

出力帰還制御部２００は、帰還電圧Ｖｆｂではなく電流検出信号Ｖｓの帰還入力を受け付けて出力電流Ｉｏが一定となるようにスイッチ出力部１００を制御する。以下では、本実施形態の出力帰還制御について詳述する。

コンパレータ２２０は、反転入力端（－）に入力される電流検出信号Ｖｓと非反転入力端（＋）に入力される基準電圧Ｖｒｅｆを比較してセット信号Ｓ１を生成する。セット信号Ｓ１は、電流検出信号Ｖｓが基準電圧Ｖｒｅｆよりも低いときにハイレベルとなり、逆に、電流検出信号Ｖｓが基準電圧Ｖｒｅｆよりも高いときにローレベルとなる。

上側スイッチ１１０のオフ期間中に電流検出信号Ｖｓが基準電圧Ｖｒｅｆ（＝ボトム検出閾値に相当）まで低下すると、セット信号Ｓ１がローレベルからハイレベルに立ち上がるので、上側スイッチ１１０がオンして下側スイッチ１２０がオフする。従って、出力電流Ｉｏが増大し始めるので、電流検出信号Ｖｓが低下から上昇に転ずる。

その後、オン時間Ｔｏｎが経過すると、リセット信号Ｓ２がローレベルからハイレベルに立ち上がるので、上側スイッチ１１０がオフして下側スイッチ１２０がオンする。従って、出力電流Ｉｏが減少し始めるので、電流検出信号Ｖｓが再び上昇から低下に転ずる。

上記と同様の動作が繰り返されることにより、出力電流Ｉｏの平均値が所定の目標平均値Ｉｏａｖｅとなるように、パルス出力電圧ＶｏのオンデューティＤｏｎが制御される。従って、直流入力電圧Ｖｉの電圧値に依ることなく、リレーコイル２１ａに流れる出力電流Ｉｏを一定値に保つことができるので、リレーコイル２１ａを統一することが可能となり、コスト面や管理面で非常に有利となる。

なお、本実施形態では、第１実施形態（図２）をベースとした例を挙げたが、例えば、第２実施形態（図８）と同様、基準電圧Ｖｒｅｆの切替機能を持たせてもよい。

＜第１０実施形態＞
図２４は、メカリレーを備えた電気機器の第１０実施形態を示す図である。本実施形態の電気機器１では、先の第９実施形態（図２２及び図２３）と同じく、出力帰還制御方式として電流モード制御方式（ローサイド検出型）を採用しているが、出力帰還制御部２００及び電流検出部５００の構成に変更が加えられている。そこで、既出の構成要素については、図２２及び図２３と同一の符号を付すことにより重複した説明を割愛し、以下では、第１０実施形態での変更点について重点的に説明する。

本実施形態のパルス制御装置１０において、電流検出部５００は、下側スイッチ１２０に流れる出力電流Ｉｏを検出するローサイド検出型のサンプル／ホールド回路５１０を含む。下側スイッチ１２０のオン抵抗値をＲｏｎとすると、パルス出力電圧Ｖｏのローレベル（＝ＧＮＤ－Ｉｏ×Ｒｏｎ）は、出力電流Ｉｏの電流値に関する情報を持つ。そこで、サンプル／ホールド回路５１０は、下側スイッチ１２０のオン期間中にパルス出力電圧Ｖｏを適切なタイミングでサンプル／ホールドすることにより、下側スイッチ１２０に流れる出力電流Ｉｏに応じた電流検出信号Ｖｓを生成する。

また、本実施形態のパルス制御装置１０において、出力帰還制御部２００は、エラーアンプ２６０と、スロープ信号生成部２９０と、オシレータ２７０と、コンパレータ２８０と、ゲート制御部２４０と、を含む。

エラーアンプ２６０は、電流検出部５００から非反転入力端（＋）に入力される電流検出信号Ｖｓと、基準電圧生成部２６１から反転入力端（－）に入力される基準電圧Ｖｒｅｆとの差分に応じた誤差信号Ｓａを生成する。Ｖｓ＜Ｖｒｅｆであるときには、両者の差分が大きいほど誤差信号Ｓａが低くなる。逆に、Ｖｓ＞Ｖｒｅｆであるときには、両者の差分が大きいほど誤差信号Ｓａが高くなる。本図では、エラーアンプ２６０として電流出力アンプ（いわゆるｇｍアンプ）が用いられており、エラーアンプ２６０の出力端に接続されたキャパシタ２６２を充放電することにより誤差信号Ｓａが生成される。

スロープ信号生成部２９０は、パルス出力電圧Ｖｏのハイレベル電圧（＝直流入力電圧Ｖｉ）に応じた傾きを持つ鋸波状のスロープ信号Ｓｂを生成する。このように、本実施形態のパルス制御装置１０では、先の第４実施形態（図１１）と異なり、オシレータ２７０から別個に独立したスロープ信号生成部２９０が設けられている。

オシレータ２７０は、所定のスイッチング周波数Ｆｓｗで矩形波状のセット信号Ｓ１を生成する。

コンパレータ２８０は、反転入力端（－）に入力される誤差信号Ｓａと、非反転入力端（＋）に入力されるスロープ信号Ｓｂとを比較してリセット信号Ｓ２を生成する。リセット信号Ｓ２は、スロープ信号Ｓｂが誤差信号Ｓａよりも高いときにハイレベルとなり、逆に、スロープ信号Ｓｂが誤差信号Ｓａよりも低いときにローレベルとなる。

ゲート制御部２４０は、セット信号Ｓ１とリセット信号Ｓ２に応じて上側ゲート信号Ｇ１と下側ゲート信号Ｇ２を生成する。

このような回路構成を採用することにより、出力帰還制御部２００では、出力電流Ｉｏが一定値となるように、電流モード制御方式による出力帰還制御が行われる。

＜サンプル／ホールド回路（ローサイド検出型）＞
図２５は、サンプル／ホールド回路５１０、並びに、その周辺回路であるゲート制御部２４０の一構成例を示す図である。

サンプル／ホールド回路５１０は、ＮＭＯＳＦＥＴ５１１及び５１２と、キャパシタ５１３と、電流源５１４と、を含む。ＮＭＯＳＦＥＴ５１１のドレインは、パルス出力電圧Ｖｏの印加端（＝外部端子Ｔ１２）に接続されている。ＮＭＯＳＦＥＴ５１１のソース及びバックゲートは、ＮＭＯＳＦＥＴ５１２のドレインに接続されている。ＮＭＯＳＦＥＴ５１２のソース及びバックゲートとキャパシタ５１３の第１端は、いずれも電流検出信号Ｖｓの出力端に接続されている。ＮＭＯＳＦＥＴ５１１のゲートは、下側ゲート信号Ｇ２の印加端に接続されている。ＮＭＯＳＦＥＴ５１２のゲートは、ゲート信号Ｇ３の印加端に接続されている。キャパシタ５１３の第２端は、接地端に接続されている。電流源５１４の第１端は、電源端に接続されている。電流源５１４の第２端は、ＮＭＯＳＦＥＴ５１２のドレインに接続されている。

なお、下側ゲート信号Ｇ２とゲート信号Ｇ３の双方がハイレベルである期間には、ＮＭＯＳＦＥＴ５１１及び５１２が共にオンするので、パルス出力電圧Ｖｏの印加端とキャパシタ５１３の第１端との間が導通された状態（＝サンプリング状態）となる。一方、下側ゲート信号Ｇ２とゲート信号Ｇ３の少なくとも一方がローレベルである期間には、ＮＭＯＳＦＥＴ５１１及び５１２の少なくとも一方がオフするので、パルス出力電圧Ｖｏの印加端とキャパシタ５１３の第１端との間が遮断された状態（＝ホールド状態）となる。

ゲート制御部２４０は、ＲＳフリップフロップ２４５と、インバータ２４６及び２４７と、を含む。

ＲＳフリップフロップ２４５は、セット端（Ｓ）に入力されるセット信号Ｓ１とリセット端（Ｒ）に入力されるリセット信号Ｓ２に応じて、出力端（Ｑ）から出力されるゲート信号Ｇ０の論理レベルを切り替える。より具体的に述べると、ＲＳフリップフロップ２４５は、セット信号Ｓ１がハイレベルに立ち上がったときにゲート信号Ｇ０をハイレベルにセットし、リセット信号Ｓ２がハイレベルに立ち上がったときにゲート信号Ｇ０をローレベルにリセットする。

インバータ２４６及び２４７は、それぞれ、ゲート信号Ｇ０の論理レベルを反転させることにより、上側ゲート信号Ｇ１及び下側ゲート信号Ｇ２を生成する。

本構成例のサンプル／ホールド回路５１０において、下側スイッチ１２０のオン抵抗値をＲｏｎとし、ＮＭＯＳＦＥＴ５１１のオン抵抗値をＲｏｎ’とすると、電流検出信号Ｖｓの期待値は、Ｖｓ＝Ｒｏｎ’×Ｉｒｅｆ＋（ＧＮＤ－Ｒｏｎ×Ｉｏ）となる。

そして、エラーアンプ２６０の非反転入力端（＋）に電流検出信号Ｖｓを入力し、エラーアンプ２６０の反転入力端（－）に接地電圧ＧＮＤを入力すると、Ｖｓ＝ＧＮＤとなるように帰還が掛かる。

具体的に述べると、Ｖｓ＞ＧＮＤであるとき（すなわち出力電流Ｉｏが目標値よりも小さいとき）には、誤差信号Ｓａが高くなる。従って、スロープ信号Ｓｂとの交差タイミング（＝リセット信号Ｓ２の立上りタイミング）が遅くなるので、スイッチ出力部１００のオンデューティが大きくなる。その結果、出力電流Ｉｏが増大するように帰還が掛かる。

一方、Ｖｓ＜ＧＮＤであるとき（すなわち出力電流Ｉｏが目標値よりも大きいとき）には、誤差信号Ｓａが低くなる。従って、スロープ信号Ｓｂとの交差タイミング（＝リセット信号Ｓ２の立上りタイミング）が早くなるので、スイッチ出力部１００のオンデューティが小さくなる。その結果、出力電流Ｉｏが減少するように帰還が掛かる。

ところで、Ｖｓ＝ＧＮＤとなる出力帰還制御は、ＧＮＤ－Ｒｏｎ×Ｉｏ＝ＧＮＤ－Ｒｏｎ’×Ｉｒｅｆとなる出力帰還制御と実質的に等価である。すなわち、上記の出力帰還制御では、パルス出力電圧Ｖｏのローレベル（＝ＧＮＤ－Ｉｏ×Ｒｏｎ）と、負の基準電圧Ｖｒｅｆ（＝ＧＮＤ－Ｒｏｎ’×Ｉｒｅｆ）とを一致させるように帰還が掛かる。

これを鑑みると、本構成例のサンプル／ホールド回路５１０には、負電源を要することなく、負の基準電圧Ｖｒｅｆ（＝ＧＮＤ－Ｒｏｎ’×Ｉｒｅｆ）を設定することのできる基準電圧生成部２６１が内包されていると言える。

なお、ＮＭＯＳＦＥＴ５１１のオン抵抗値Ｒｏｎ’と下側スイッチ１２０のオン抵抗値Ｒｏｎとを一致させておけば、基準電流Ｉｒｅｆをそのまま出力電流Ｉｏの目標値として設定することができる。

＜スロープ信号生成部＞
図２６は、スロープ信号生成部２９０の一構成例を示す図である。本構成例のスロープ信号生成部２９０は、抵抗２９１と、キャパシタ２９２と、放電スイッチ２９３（ここではＮＭＯＳＦＥＴ）を含む。

抵抗２９１は、パルス出力電圧Ｖｏの印加端（＝外部端子Ｔ１２）とスロープ信号Ｓｂの出力端との間に接続されている。キャパシタ２９２と放電スイッチ２９３は、スロープ信号Ｓｂの出力端と接地端との間に並列に接続されている。放電スイッチ２９３の制御端（＝ＮＭＯＳＦＥＴのゲート）は、ゲート信号Ｇ１の印加端に接続されている。

放電スイッチ２９３は、ゲート信号Ｇ１がローレベル（＝上側スイッチ１１０をオンするときの論理レベル）であるときにオフし、ゲート信号Ｇ１がハイレベル（＝上側スイッチ１１０をオフするときの論理レベル）であるときにオンする。

放電スイッチ２９３のオフ期間には、パルス出力電圧Ｖｏの印加端から抵抗２９１を介して流れる充電電流Ｉｓｌｐによりキャパシタ２９２が充電されるので、スロープ信号Ｓｂが上昇する。このとき、上側スイッチ１１０がオンしているので、Ｖｏ≒Ｖｉとなる。従って、スロープ信号Ｓｂは、直流入力電圧Ｖｉに応じた傾きを持って上昇する。一方、放電スイッチ２９３のオン期間には、放電スイッチ２９３を介してキャパシタ２９２が放電されるので、スロープ信号Ｓｂが接地電位まで速やかに低下する。

＜電流モード制御（ローサイド検出型）＞
図２７は、電流モード制御方式（ローサイド検出型）による出力帰還制御動作を示すタイミングチャートであり、上から順に、セット信号Ｓ１、誤差信号Ｓａ及びスロープ信号Ｓｂ、リセット信号Ｓ２、ゲート信号Ｇ０、上側ゲート信号Ｇ１、下側ゲート信号Ｇ２、ゲート信号Ｇ３、並びに、出力電流Ｉｏが描写されている。

時刻ｔ２１において、セット信号Ｓ１がハイレベルに立ち上がると、ゲート信号Ｇ０がハイレベルにセットされる。従って、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２がいずれもローレベルに立ち下がるので、上側スイッチ１１０がオンして下側スイッチ１２０がオフする。その結果、出力電流Ｉｏが減少から増大に転ずる。

また、時刻ｔ２１では、上側ゲート信号Ｇ１のローレベル遷移に伴い、スロープ信号生成部２９０の放電スイッチ２９３がオフとなる。従って、充電電流Ｉｓｌｐによるキャパシタ２９２の充電が開始されるので、スロープ信号Ｓｂは、パルス出力電圧Ｖｏのハイレベル（＝直流入力電圧Ｖｉ）に応じた傾きを持って上昇し始める。

その後、時刻ｔ２２において、スロープ信号Ｓｂが誤差信号Ｓａよりも高くなると、リセット信号Ｓ２がハイレベルに立ち上がり、ゲート信号Ｇ０がローレベルにリセットされる。従って、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２がいずれもハイレベルに立ち上がるので、上側スイッチ１１０がオフして下側スイッチ１２０がオンする。その結果、出力電流Ｉｏが増大から減少に転ずる。

また、時刻ｔ２２では、上側ゲート信号Ｇ１のハイレベル遷移に伴い、スロープ信号生成部２９０の放電スイッチ２９３がオンとなる。従って、キャパシタ２９２が放電スイッチ２９３を介して放電されるので、スロープ信号Ｓｂが接地電圧ＧＮＤまで速やかに低下し、リセット信号Ｓ２が遅滞なくローレベルに立ち下がる。

なお、先にも述べたように、出力電流Ｉｏが目標値よりも小さいときには、誤差信号Ｓａが高くなる。従って、誤差信号Ｓａとスロープ信号Ｓｂとの交差タイミング（＝リセット信号Ｓ２の立上りタイミング）が遅くなるので、スイッチ出力部１００のオンデューティが大きくなる。その結果、出力電流Ｉｏが増大するように帰還が掛かる。

反対に、出力電流Ｉｏが目標値よりも大きいときには、誤差信号Ｓａが低くなる。従って、誤差信号Ｓａとスロープ信号Ｓｂとの交差タイミング（＝リセット信号Ｓ２の立上りタイミング）が早くなるので、スイッチ出力部１００のオンデューティが小さくなる。その結果、出力電流Ｉｏが減少するように帰還が掛かる。

以降も、上記と同様の動作が繰り返されることにより、出力電流Ｉｏが一定値となるように、スイッチ出力部１００のオンデューティが制御される。

また、出力電流Ｉｏのローサイド検出を行う場合、ゲート信号Ｇ３の立上りタイミングは、下側ゲート信号Ｇ２の立上がりタイミングよりも所定の遅延時間δだけ遅いことが望ましく、かつ、ゲート信号Ｇ３の立下りタイミングは、下側ゲート信号Ｇ２の立下りタイミングよりも所定の遅延時間δだけ早いことが望ましい。

すなわち、下側スイッチ１２０がオンしてから遅延時間δが経過した後にパルス出力電圧Ｖｏのサンプリングを開始し、かつ、パルス出力電圧Ｖｏのサンプリングを終了してから遅延時間δが経過した後に下側スイッチ１２０をオフすることが望ましい。

このようなタイミング制御を行うことにより、スイッチングノイズの影響を受けることなく、出力電流Ｉｏの電流値を安定的に検出することが可能となる。

＜第１１実施形態＞
図２８は、メカリレーを備えた電気機器の第１１実施形態を示す図である。本実施形態の電気機器１において、パルス制御装置１０は、先出の第１０実施形態（図２４）をベースとしつつ、さらに、ローパスフィルタ部３００と加算部６００を有する。

ローパスフィルタ部３００は、パルス出力電圧Ｖｏを鈍らせて帰還信号Ｖｆｂを生成する。なお、ローパスフィルタ部３００の回路構成については、先出の図４で説明した通りであるので、重複した説明は割愛する。

加算部６００は、帰還信号Ｖｆｂと電流検出信号Ｖｓとを足し合わせて帰還信号Ｖｆｂ２を生成し、これを電流検出信号Ｖｓに代えてエラーアンプ２６０の非反転入力端（＋）に出力する。

このように、先出の第４実施形態（図１１）と第１０実施形態（図２４）を組み合わせて実施することも可能である。

＜第１２実施形態＞
図２９は、メカリレーを備えた電気機器の第１２実施形態を示す図である。本実施形態の電気機器１では、先の第９実施形態（図２２及び図２３）と同じく、出力帰還制御方式として電流モード制御方式を採用しているが、電流検出手法がローサイド検出型からハイサイド検出型に変更されている。そこで、既出の構成要素については、図２２及び図２３と同一の符号を付すことにより重複した説明を割愛し、以下では、第１２実施形態での変更点について重点的に説明する。

本実施形態のパルス制御装置１０において、電流検出部５００’のセンス抵抗Ｒｓは、上側スイッチ１１０のソースと外部端子Ｔ１１との間に挿入されており、電流検出信号生成部ＩＤＥＴでは、センス抵抗Ｒｓの両端間電圧（＝Ｉｏ×Ｒｓ）に応じた電流検出信号Ｖｓが生成される。従って、出力帰還制御部２００では、先述と同じく、出力電流Ｉｏが一定値となるようにスイッチ出力部１００のオンデューティを制御することができる。

ところで、上側スイッチ１１０としてＰＭＯＳＦＥＴを用いる場合、減電時（＝直流入力電圧Ｖｉの低下時）において、上側スイッチ１１０のフルオン動作が可能であるという強みがある。ただし、ローサイド検出型の電流検出部５００（例えば図２３を参照）は、上側スイッチ１１０のフルオン動作時に出力電流Ｉｏを検出することができない。そのため、ローサイド検出型の電流検出部５００を用いる場合には、たとえ上側スイッチ１１０としてＰＭＯＳＦＥＴを用いていた場合であっても、上側スイッチ１１０のフルオン動作を行うことができない。

一方、ハイサイド検出型の電流検出部５００’は、ローサイド検出型と異なり、スイッチ出力部１００のフルオン動作時（＝オンデューティ１００％）でも、出力電流Ｉｏを検出することができる。従って、上側スイッチ１１０としてＰＭＯＳＦＥＴを用いる場合には、上側スイッチ１１０のフルオン動作が可能となる。

＜第１３実施形態＞
図３０は、メカリレーを備えた電気機器の第１３実施形態を示す図である。本実施形態の電気機器１では、先の第１０実施形態（図２４）と同じく、出力帰還制御方式として電流モード制御方式を採用しているが、電流検出手法がローサイド検出型からハイサイド検出型に変更されている。そこで、既出の構成要素については、図２４と同一の符号を付すことにより重複した説明を割愛し、以下では、第１３実施形態での変更点について重点的に説明する。

本実施形態のパルス制御装置１０において、電流検出部５００’は、上側スイッチ１１０に流れる出力電流Ｉｏを検出するハイサイド検出型のサンプル／ホールド回路５２０を含む。上側スイッチ１１０のオン抵抗値をＲｏｎとすると、パルス出力電圧Ｖｏのハイレベル（＝Ｖｉ－Ｉｏ×Ｒｏｎ）は、出力電流Ｉｏの電流値に関する情報を持つ。そこで、サンプル／ホールド回路５２０は、上側スイッチ１１０のオン期間中にパルス出力電圧Ｖｏを適切なタイミングでサンプル／ホールドすることにより、上側スイッチ１１０に流れる出力電流Ｉｏに応じた電流検出信号Ｖｓを生成する。

このような回路構成を採用することにより、出力帰還制御部２００では、出力電流Ｉｏが一定値となるように、電流モード制御方式による出力帰還制御が行われる。

なお、本実施形態のパルス制御装置１０において、スロープ信号生成部２９０には、パルス出力電圧Ｖｏではなく、直流入力電圧Ｖｉが入力されている。先出の図２６を参照して具体的に述べると、抵抗２９１の第１端には、パルス出力電圧Ｖｏではなく、直流入力電圧Ｖｉが印加されている。このような回路構成によっても、先述と同様のスロープ信号Ｓｂを生成することが可能である。

また、電流検出手法をローサイド検出型からハイサイド検出型に変更した場合、基準電圧Ｖｒｅｆは、本図で示すように、直流入力電圧Ｖｉを基準電位として生成することが望ましい。以下では、サンプル／ホールド回路５２０と基準電圧生成部２６１それぞれの回路構成について具体的に説明する。

＜サンプル／ホールド回路（ハイサイド検出型）＞
図３１は、サンプル／ホールド回路５２０、並びに、その周辺回路であるゲート制御部２４０及び基準電圧生成部２６１の一構成例を示す図である。

サンプル／ホールド回路５２０は、ＰＭＯＳＦＥＴ５２１とキャパシタ５２２を含む。ＰＭＯＳＦＥＴ５２１のドレインは、パルス出力電圧Ｖｏの印加端（＝外部端子Ｔ１２）に接続されている。ＰＭＯＳＦＥＴ５２１のソース及びバックゲートとキャパシタ５２２の第１端は、いずれも、電流検出信号Ｖｓの出力端に接続されている。ＰＭＯＳＦＥＴ５２１のゲートは、ゲート信号Ｇ３の印加端に接続されている。キャパシタ５２２の第２端は、直流入力電圧Ｖｉの印加端（＝外部端子Ｔ１１）に接続されている。

なお、ゲート信号Ｇ３がローレベルである期間には、ＰＭＯＳＦＥＴ５２１がオンするので、パルス出力電圧Ｖｏの印加端とキャパシタ５２２の第１端との間が導通された状態（＝サンプリング状態）となる。一方、ゲート信号Ｇ３がハイレベルである期間には、ＰＭＯＳＦＥＴ５２１がオフするので、パルス出力電圧Ｖｏの印加端とキャパシタ５２２の第１端との間が遮断された状態（＝ホールド状態）となる。

基準電圧生成部２６１は、ＰＭＯＳＦＥＴ２６１ａ及び２６１ｂと、電流源２６１ｃとキャパシタ２６１ｄと、を含む。ＰＭＯＳＦＥＴ２６１ａのソース及びバックゲートは、直流入力電圧Ｖｉの印加端（＝外部端子Ｔ１１）に接続されている。ＰＭＯＳＦＥＴ２６１ａのゲートは、上側ゲート信号Ｇ１の印加端に接続されている。ＰＭＯＳＦＥＴ２６１ａ及び２６１ｂそれぞれのドレインは、電流源２６１ｃの第１端に接続されている。電流源２６１ｃの第２端は、接地端に接続されている。ＰＭＯＳＦＥＴ２６１ｂのソース及びバックゲートとキャパシタ２６１ｄの第１端は、いずれも基準電圧Ｖｒｅｆの出力端に接続されている。キャパシタ２６１ｄの第２端は、直流入力電圧Ｖｉの印加端（＝外部端子Ｔ１１）に接続されている。ＰＭＯＳＦＥＴ２６１ｂのゲートは、ゲート信号Ｇ３の印加端に接続されている。

なお、上側ゲート信号Ｇ１のローレベル期間には、ＰＭＯＳＦＥＴ２６１ａがオンするので、ＰＭＯＳＦＥＴ２６１ａに基準電流Ｉｒｅｆが流れる。従って、ＰＭＯＳＦＥＴ２６１ａのオン抵抗値をＲｏｎ’とすると、ＰＭＯＳＦＥＴ２６１ａのドレインには、基準電流Ｉｒｅｆに応じたドレイン電圧Ｖｄ（＝Ｖｉ－Ｉｒｅｆ×Ｒｏｎ’）が生成される。一方、上側ゲート信号Ｇ１のハイレベル期間には、ＰＭＯＳＦＥＴ２６１ａがオフするので、ＰＭＯＳＦＥＴ２６１ａに基準電流Ｉｒｅｆが流れなくなる。従って、ＰＭＯＳＦＥＴ２６１ａのドレインは、電気的にフローティング状態となる。

また、ゲート信号Ｇ３がローレベルである期間には、ＰＭＯＳＦＥＴ２６１ｂがオンするので、ドレイン電圧Ｖｄの印加端とキャパシタ２６１ｄの第１端との間が導通された状態（＝サンプリング状態）となる。一方、ゲート信号Ｇ３のハイレベル期間には、ＰＭＯＳＦＥＴ２６１ｂがオフするので、ドレイン電圧Ｖｄの印加端とキャパシタ２６１ｄの第１端との間が遮断された状態（＝ホールド状態）となる。

本構成例のサンプル／ホールド回路５１０と基準電圧生成部２６１において、上側スイッチ１１０のオン抵抗値をＲｏｎとし、ＰＭＯＳＦＥＴ２６１ａのオン抵抗値をＲｏｎ’とすると、電流検出信号Ｖｓの期待値は、Ｖｓ＝Ｖｉ－Ｒｏｎ×Ｉｏとなり、基準電圧Ｖｒｅｆの期待値は、Ｖｒｅｆ＝Ｖｉ－Ｒｏｎ’×Ｉｒｅｆとなる。

そして、エラーアンプ２６０の非反転入力端（＋）に電流検出信号Ｖｓを入力し、エラーアンプ２６０の反転入力端（－）に基準電圧Ｖｒｅｆを入力すると、Ｖｓ＝Ｖｒｅｆとなるように帰還が掛かる。

具体的に述べると、Ｖｓ＞Ｖｒｅｆであるとき（すなわち出力電流Ｉｏが目標値よりも小さいとき）には、誤差信号Ｓａが高くなる。従って、スロープ信号Ｓｂとの交差タイミング（＝リセット信号Ｓ２の立上りタイミング）が遅くなるので、スイッチ出力部１００のオンデューティが大きくなる。その結果、出力電流Ｉｏが増えるように帰還が掛かる。

一方、Ｖｓ＜Ｖｒｅｆであるとき（すなわち出力電流Ｉｏが目標値よりも大きいとき）には、誤差信号Ｓａが低くなる。従って、スロープ信号Ｓｂとの交差タイミング（＝リセット信号Ｓ２の立上りタイミング）が早くなるので、スイッチ出力部１００のオンデューティが小さくなる。その結果、出力電流Ｉｏが減少するように帰還が掛かる。

なお、ＰＭＯＳＦＥＴ２６１ａのオン抵抗値Ｒｏｎ’と上側スイッチ１１０のオン抵抗値Ｒｏｎとを一致させておけば、基準電流Ｉｒｅｆをそのまま出力電流Ｉｏの目標値として設定することができる。

＜電流モード制御（ハイサイド検出型）＞
図３２は、電流モード制御方式（ハイサイド検出型）による出力帰還制御動作を示すタイミングチャートであり、先の図２７と同じく、上から順に、セット信号Ｓ１、誤差信号Ｓａ及びスロープ信号Ｓｂ、リセット信号Ｓ２、ゲート信号Ｇ０、上側ゲート信号Ｇ１、下側ゲート信号Ｇ２、ゲート信号Ｇ３、並びに、出力電流Ｉｏが描写されている。

本図の時刻ｔ３１～ｔ３４における出力帰還制御動作は、図２７の時刻ｔ２１～ｔ２４における出力帰還制御動作と変わりがないので、重複した説明を割愛し、以下では、ゲート信号Ｇ３のタイミング制御について述べる。

出力電流Ｉｏのハイサイド検出を行う場合、ゲート信号Ｇ３の立下りタイミングは、上側ゲート信号Ｇ１の立下がりタイミングより所定の遅延時間δだけ遅いことが望ましく、かつ、ゲート信号Ｇ３の立上りタイミングは、上側ゲート信号Ｇ１の立上りタイミングよりも所定の遅延時間δだけ早いことが望ましい。

すなわち、上側スイッチ１１０がオンしてから遅延時間δが経過した後にパルス出力電圧Ｖｏ及びドレイン電圧Ｖｄのサンプリングを開始し、かつ、パルス出力電圧Ｖｏ及びドレイン電圧Ｖｄのサンプリングを終了してから遅延時間δが経過した後に上側スイッチ１１０をオフすることが望ましい。

このようなタイミング制御を行うことにより、スイッチングノイズの影響を受けることなく、出力電流Ｉｏの電流値を安定的に検出することが可能となる。

＜電流モード制御方式の適用対象＞
なお、上記の電流モード制御方式は、その電流検出手法（ローサイド検出型及びハイサイド検出型）を問わず、図１２～図１６でそれぞれ説明したＬＥＤ駆動機能を備えたパルス制御装置にも適用することが可能である。また、図１７及び図１８で示したダイオード整流方式との組み合わせも任意である。また、図１９～図２１に示したパッケージ形態および実装形態については、電流モード制御方式においても電圧モード制御方式と同様に適用可能である。

＜スイッチ出力部の変形例＞
図３３は、スイッチ出力部１００の変形例を示す図である。本変形例のスイッチ出力部１００は、上側スイッチ１１０’として、ＰＭＯＳＦＥＴではなくＮＭＯＳＦＥＴを用いている。この場合、ゲート制御部２４０では、上側スイッチ１１０’をオンするために、上側ゲート信号Ｇ１のハイレベルをパルス出力電圧Ｖｏのハイレベル（≒直流入力電圧Ｖｉ）よりも高く引き上げる必要がある。

そのため、パルス制御装置１０は、直流入力電圧Ｖｉよりも高いブースト電圧ＶＢをゲート制御部２４０に供給するための手段としてブートストラップ回路５０を備えている。より具体的に述べると、パルス制御装置１０は、ブートストラップ用のダイオード５１を内蔵すると共に、ブートストラップ用のキャパシタ５２を外付けするための外部端子Ｔ１６を備えている。ただし、ブートストラップ回路５０に代えてチャージポンプなどの内部昇圧電源を用いる場合には、外部端子Ｔ１６は不要である。

なお、本図では先の第９実施形態（図２２）をベースとしたが、スイッチ出力部１００の上記変形例は、これまでに説明したいずれの実施形態にも適用することが可能である。

＜総括＞
以下では、これまでに説明してきた種々の実施形態について総括的に述べる。

本明細書中に開示されているパルス制御装置は、直流入力電圧からパルス出力電圧を生成して負荷に供給するスイッチ出力部と、前記パルス出力電圧の帰還入力を受けて帰還電圧を生成するローパスフィルタ部と、前記帰還電圧の入力を受け付けて前記スイッチ出力部を制御する出力帰還制御部と、を有する。なお、出力帰還制御部は、前記帰還電圧の入力を受け付けて前記パルス出力電圧の平均値が一定となるように前記スイッチ出力部を制御することが好ましい。

また、前記ローパスフィルタ部は、コイルを含まない構成にするとよい。

また、前記ローパスフィルタ部は、前記パルス出力電圧の帰還入力端と前記帰還電圧の出力端の間に接続された第１抵抗と、前記帰還電圧の出力端と接地端との間に並列接続された第２抵抗及びキャパシタと、を含むとよい。

また、前記パルス出力電圧のスイッチング周波数は、人間の可聴周波数帯域よりも高い構成にするとよい。

また、上記構成から成るパルス制御装置は、半導体装置に集積化するとよい。

また、上記構成から成るパルス制御装置は、前記負荷としてリレーコイルが接続されることにより、メカリレーの駆動装置として機能するとよい。

また、前記出力帰還制御部は、前記メカリレーのオン／オフ制御信号に応じて、前記パルス出力電圧の生成可否が制御されるとよい。

また、前記出力帰還制御部は、前記パルス出力電圧の生成動作を開始してから前記コイルに流れる励磁電流が少なくとも動作電流値を上回るまで、前記パルス出力電圧の目標平均値を第１レベルに設定し、その後、前記励磁電流が復帰電流値を下回らない範囲で、前記目標平均値を前記第１レベルよりも低い第２レベルに引き下げるとよい。

また、本明細書中に開示されている電気機器は、メカリレーと、前記メカリレーのリレーコイルにパルス出力電圧を印加する上記構成から成るパルス制御装置と、を有する。

なお、上記構成から成る電気機器は、前記パルス出力電圧のスパイクノイズを除去するフィルタをさらに有するとよい。

また、前記フィルタのＬＣ値は、系の安定性に影響を与えない範囲で任意に選択可能であるとよい。

また、本明細書中に開示されているパルス制御装置は、メカリレーのリレーコイルにパルス出力電圧を供給するスイッチ出力部と、前記メカリレーの発光素子に出力電流を供給する発光素子駆動部と、を有する。なお、パルス制御装置の出力帰還方式については、電圧モード制御方式及び電流モード制御方式のいずれであってもよい。

また、前記発光素子駆動部は、入力信号に応じて前記出力電流をオン／オフするオープンドレイン出力段を含むとよい。

また、前記発光素子駆動部は、その有効／無効を切替可能であるとよい。

また、本明細書中に開示されている電気機器は、リレーコイル及び発光素子を備えたメカリレーと、上記構成から成るパルス制御装置と、を有する。

また、本明細書に開示されているメカリレーは、リレーコイルと、発光素子と、上記構成から成るパルス制御装置と、を有する。

また、本明細書中に開示されているパルス制御装置は、リレーコイルにパルス出力電圧を供給するスイッチ出力部を有し、前記スイッチ出力部は、前記リレーコイルに対して並列に接続された同期整流トランジスタまたは整流ダイオードを含み、前記同期整流トランジスタに付随するボディダイオードまたは前記整流ダイオードは、回生ダイオードとして利用される。なお、パルス制御装置の出力帰還方式については、電圧モード制御方式及び電流モード制御方式のいずれであってもよい。

また、本明細書中に開示されているメカリレーは、リレーコイルと、直流入力電圧が印加される第１フレームと、前記リレーコイルの第１端が接続される第２フレームと、前記リレーコイルの第２端が接続される第３フレームと、前記第１フレーム、前記第２フレーム、及び、前記第３フレームに直接実装されて前記リレーコイルにパルス出力電圧を供給するパルス制御装置と、を有する。なお、パルス制御装置の出力帰還方式については、電圧モード制御方式及び電流モード制御方式のいずれであってもよい。

また、前記パルス制御装置は、前記第１フレームに接続される電源端子と、前記第２フレームに接続されるスイッチ出力端子と、前記第３フレームに接続される接地端子と、前記第１フレームに接続されるイネーブル端子と、を有する半導体集積回路装置である。

また、前記リレーコイルのインダクタンス値は１０ｍＨ以上であるとよい。

また、前記パルス出力電圧のスイッチング周波数は、２０ｋＨｚ～３００ｋＨｚであるとよい。

また、上記複数の構成を適宜組み合わせた構成も本発明の構成に含まれる。さらに、組み合わせる構成は、上記複数の構成それぞれの一部であってもよい。例えば、パルス制御装置は、直流入力電圧から２０ｋＨｚ以上３００ｋＨｚ以下のスイッチング周波数のパルス出力電圧を生成して負荷に供給するスイッチ出力部と、前記パルス出力電圧の帰還入力を受けて生成される帰還電圧に基づいて前記スイッチ出力部を制御する出力帰還制御部とを有する構成としてもよい。前記帰還電圧は、前記パルス出力電圧の帰還入力を受けてローパスフィルタ部により生成されてもよい。そして、このようなパルス制御装置は、前記負荷として１０ｍＨ以上のインダクタンス値を有するリレーコイルが接続されることにより、メカリレーの駆動装置として機能する構成としてもよい。

また、本明細書中に開示されているパルス制御装置は、スイッチング素子としてＭＯＳＦＥＴを含み、直流入力電圧から前記ＭＯＳＦＥＴのオン／オフによりパルス出力電圧を生成して負荷に供給するスイッチ出力部と、前記負荷に流れる出力電流を検出して電流検出信号を生成する電流検出部と、前記電流検出信号の帰還入力を受け付けて前記出力電流が一定となるように前記スイッチ出力部を制御する出力帰還制御部と、を有し、前記ＭＯＳＦＥＴを含む前記スイッチ出力部、前記電流検出部、及び、前記出力帰還制御部は、１つのチップに集積化されている。

なお、前記出力帰還制御部は、前記電流検出信号と基準信号との差分に応じた誤差信号を生成するエラーアンプと、前記直流入力電圧に応じた傾きを持つスロープ信号を生成するスロープ信号生成部と、所定のスイッチング周波数でセット信号を生成するオシレータと、前記誤差信号と前記スロープ信号とを比較してリセット信号を生成するコンパレータと、前記セット信号と前記リセット信号に応じて前記スイッチ出力部の駆動信号を生成する制御部と、を含むとよい。

また、前記スイッチ出力部は、前記ＭＯＳＦＥＴとして、前記直流入力電圧の印加端と前記パルス出力電圧の印加端との間に接続された第１ＭＯＳＦＥＴと、前記パルス出力電圧の印加端と基準電位端との間に接続された第２ＭＯＳＦＥＴを含むとよい。

また、前記電流検出部は、前記パルス出力電圧をサンプル／ホールドすることにより前記電流検出信号を生成するサンプル／ホールド回路を含むとよい。

また、前記サンプル／ホールド回路は、前記第２ＭＯＳＦＥＴのオン期間に前記パルス出力電圧をサンプリングするとよい。

また、上記構成から成るパルス制御装置は、前記第２ＭＯＳＦＥＴがオンしてから所定時間が経過した後に前記出力電流のサンプリングを開始し、かつ、前記出力電流のサンプリングを終了してから所定時間が経過した後に前記第２ＭＯＳＦＥＴをオフするとよい。

また、前記サンプル／ホールド回路は、前記第１ＭＯＳＦＥＴのオン期間に前記パルス出力電圧をサンプリングするとよい。

また、上記構成から成るパルス制御装置は、前記第１ＭＯＳＦＥＴがオンしてから所定時間が経過した後に前記出力電流のサンプリングを開始し、かつ、前記出力電流のサンプリングを終了してから所定時間が経過した後に前記第１ＭＯＳＦＥＴをオフするとよい。

また、前記スロープ信号生成部は、第１端が前記パルス出力電圧又は前記直流入力電圧の印加端に接続されて第２端が前記スロープ信号の出力端に接続された抵抗と、第１端が前記スロープ信号の出力端に接続されて第２端が基準電位端に接続されたキャパシタと、前記第１ＭＯＳＦＥＴのオフ期間に前記キャパシタを放電する放電スイッチと、を含む構成にするとよい。

また、上記構成から成るパルス制御装置は、前記パルス出力電圧を鈍らせて第１帰還信号を生成するローパスフィルタ部と、前記第１帰還信号と前記電流検出信号を足し合わせて第２帰還信号を生成しこれを前記電流検出信号に代えて前記エラーアンプに出力する加算部と、をさらに有する構成にするとよい。

また、前記ローパスフィルタ部は、前記１つのチップに集積化されているとよい。

また、前記ローパスフィルタ部は、コイルを含まない構成にするとよい。

また、前記ローパスフィルタ部は、前記パルス出力電圧の帰還入力端と前記第１帰還信号の出力端との間に接続された第１抵抗と、前記第１帰還信号の出力端と基準電位端との間に並列接続された第２抵抗及びキャパシタと、を含む構成にするとよい。

また、前記スイッチング周波数は、人間の可聴周波数帯域より高い構成にするとよい。

また、前記スイッチング周波数は、２０ｋＨｚ～３００ｋＨｚであるとよい。

前記スイッチング周波数は、７０ｋＨｚ～１４０ｋＨｚであるとよい。

また、前記直流入力電圧は、６Ｖ以上６０Ｖ以下であるとよい。

また、上記構成から成るパルス制御装置は、前記負荷としてリレーコイルが接続されることにより、メカリレーの駆動装置として機能するとよい。

また、前記出力帰還制御部は、前記メカリレーのオン／オフ制御信号に応じて前記パルス出力電圧の生成可否が制御されるとよい。

また、前記出力帰還制御部は、前記パルス出力電圧の生成動作を開始してから、前記リレーコイルに流れる励磁電流が少なくとも動作電流値を上回るまで、前記パルス出力電圧の目標平均値を第１レベルに設定し、その後、前記励磁電流が復帰電流値を下回らない範囲で、前記目標平均値を前記第１レベルよりも低い第２レベルに引き下げるとよい。

また、本明細書中に開示されている電位機器は、メカリレーと、前記メカリレーのリレーコイルにパルス出力電圧を印加するパルス制御装置と、を有する構成とされている。

なお、上記構成から成る電気機器は、前記パルス出力電圧のスパイクノイズを除去するフィルタをさらに有するとい。

また、前記フィルタのＬＣ値は、系の安定性に影響を与えない範囲で任意に選択可能であるとよい。

また、前記パルス制御装置は、前記メカリレーの筐体に収納されているとよい。

また、本明細書中に開示されているパルス制御装置は、スイッチング素子としてＭＯＳＦＥＴを含み、直流入力電圧から前記ＭＯＳＦＥＴのオン／オフによりパルス出力電圧を生成して負荷に供給するスイッチ出力部と、前記負荷に流れる出力電流を検出して電流検出信号を生成する電流検出部と、前記電流検出信号の帰還入力を受け付けて前記出力電流が一定となるように前記スイッチ出力部を制御する出力帰還制御部と、ＬＥＤの駆動電流を生成するＬＥＤ駆動部と、を有し、前記ＬＥＤ駆動部、前記ＭＯＳＦＥＴを含む前記スイッチ出力部、前記電流検出部、及び、前記出力帰還制御部は、１つのチップに集積化されている。

なお、上記構成から成るパルス制御装置は、前記ＬＥＤ駆動部により生成された駆動電流を出力する第１出力端子と、前記スイッチ出力部により生成されたパルス出力電圧を出力する第２出力端子と、を備え、第１出力端子と第２出力端子とは分離しているとよい。

また、上記構成から成るパルス制御装置は、前記パルス出力電圧の生成可否を制御するためのイネーブル信号が入力されるイネーブル信号端子をさらに備え、前記出力帰還制御部は、前記イネーブル信号が所定のレベルの場合に前記パルス出力電圧を生成するように前記スイッチ出力部を制御し、前記イネーブル信号が前記所定のレベルの場合に前記ＬＥＤ駆動部は、前記ＬＥＤの駆動電流を生成するとよい。

また、本明細書中に開示されているパルス制御装置は、スイッチング素子としてＭＯＳＦＥＴを含み、直流入力電圧から前記ＭＯＳＦＥＴのオン／オフによりパルス出力電圧を生成して負荷に供給するスイッチ出力部と、前記負荷に流れる出力電流を検出して電流検出信号を生成する電流検出部と、前記電流検出信号の帰還入力を受け付けて前記出力電流が一定となるように前記スイッチ出力部を制御する出力帰還制御部と、を有し、前記スイッチ出力部は、前記ＭＯＳＦＥＴとして、前記直流入力電圧の印加端と前記パルス出力電圧の印加端との間に接続された第１ＭＯＳＦＥＴと、前記パルス出力電圧の印加端と基準電位端との間に接続された第２ＭＯＳＦＥＴと、を含み、前記第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴを含む前記スイッチ出力部、前記電流検出部、及び、前記出力帰還制御部は、１つのチップに集積化されている。

なお、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとは同期整流方式により制御されるとよい。

また、前記電流検出部は、前記第１ＭＯＳＦＥＴに流れる電流を検出するとよい。

また、前記電流検出部は、前記ＭＯＳＦＥＴのオン抵抗を用いて前記出力電流を検出するとよい。

また、前記電流検出部は、電流検出抵抗を用いて前記出力電流を検出するとよい。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されているパルス制御装置は、例えば、メカリレーの駆動手段として好適に利用することが可能である。

１ 電気機器
１０ パルス制御装置
２０ メカリレー
２１ 電磁部
２１ａ、２１ａ１、２１ａ２ リレーコイル
２１ｂ 鉄心
２１ｃ 接極子
２１ｄ カード
２２ 接点機構部
２２ａ、２２ｂ 固定接点
２２ｃ 可動バネ
２２ｄ 可動接点
２３ 抵抗
２４ 発光ダイオード（発光素子）
２５ 台座
２６ ボビンケース
２６ａ、２６ｂ、２６ｃ 側面
２７ 上蓋
３０ 回生ダイオード
４０ フィルタ
４１ コイル
４２ キャパシタ
５０ ブートストラップ回路
５１ ダイオード
５２ キャパシタ
１００ スイッチ出力部
１１０ 上側スイッチ（出力トランジスタ：ＰＭＯＳＦＥＴ）
１１０’ 上側スイッチ（出力トランジスタ：ＮＭＯＳＦＥＴ）
１２０ 下側スイッチ（同期整流トランジスタ：ＮＭＯＳＦＥＴ）
１２０Ｂ ボディダイオード
１３０ 整流ダイオード
２００ 出力帰還制御部
２２０ コンパレータ
２３０ オン時間設定部
２３１ 抵抗
２３２ キャパシタ
２３３ スイッチ
２３４ コンパレータ
２４０ ゲート制御部
２４１ Ｄフリップフロップ
２４２ レベルシフタ
２４３、２４４ ドライバ
２４５ ＲＳフリップフロップ
２４６、２４７ インバータ
２５０ タイマ
２６０ エラーアンプ
２６１ 基準電圧生成部
２６１ａ、２６１ｂ ＰＭＯＳＦＥＴ
２６１ｃ 電流源
２６１ｄ キャパシタ
２６２ キャパシタ
２７０ オシレータ
２８０ コンパレータ
２９０ スロープ信号生成部
２９１ 抵抗
２９２ キャパシタ
２９３ 放電スイッチ（ＮＭＯＳＦＥＴ）
３００ ローパスフィルタ部
３０１、３０２ 抵抗
３０３ キャパシタ
４００ ＬＥＤ駆動部（発光素子駆動部）
４０１ ＮＭＯＳＦＥＴ
４０２ 抵抗
５００、５００’ 電流検出部
５１０ サンプル／ホールド回路（ローサイド検出型）
５１１、５１２ ＮＭＯＳＦＥＴ
５１３ キャパシタ
５１４ 電流源
５２０ サンプル／ホールド回路（ハイサイド検出型）
５２１ ＰＭＯＳＦＥＴ
５２２ キャパシタ
６００ 加算部
ＦＲ１～ＦＲ３ フレーム
ＩＤＥＴ 電流検出信号生成部
Ｒｓ センス抵抗
Ｔ１１～Ｔ１６、Ｔ２１～Ｔ２６ 外部端子

Claims (24)

1. スイッチング素子としてＭＯＳＦＥＴを含み、直流入力電圧から前記ＭＯＳＦＥＴのオン／オフによりパルス出力電圧を生成して負荷に供給するスイッチ出力部と、
   前記負荷に流れる出力電流を検出して電流検出信号を生成する電流検出部と、
   前記電流検出信号の帰還入力を受け付けて前記出力電流が一定となるように前記スイッチ出力部を制御する出力帰還制御部と、
   を有し、
   前記ＭＯＳＦＥＴを含む前記スイッチ出力部、前記電流検出部、及び、前記出力帰還制御部は、１つのチップに集積化されており、
   前記出力帰還制御部は、
   前記電流検出信号と基準信号との差分に応じた誤差信号を生成するエラーアンプと、
   前記直流入力電圧に応じた傾きを持つスロープ信号を生成するスロープ信号生成部と、
   所定のスイッチング周波数でセット信号を生成するオシレータと、
   前記誤差信号と前記スロープ信号を比較してリセット信号を生成するコンパレータと、
   前記セット信号と前記リセット信号に応じて前記スイッチ出力部の駆動信号を生成する制御部と、
   を含む、パルス制御装置。
2. 前記電流検出部は、前記パルス出力電圧をサンプル／ホールドすることにより前記電流検出信号を生成するサンプル／ホールド回路を含む、請求項１に記載のパルス制御装置。
3. スイッチング素子としてＭＯＳＦＥＴを含み、直流入力電圧から前記ＭＯＳＦＥＴのオン／オフによりパルス出力電圧を生成して負荷に供給するスイッチ出力部と、
   前記負荷に流れる出力電流を検出して電流検出信号を生成する電流検出部と、
   前記電流検出信号の帰還入力を受け付けて前記出力電流が一定となるように前記スイッチ出力部を制御する出力帰還制御部と、
   を有し、
   前記ＭＯＳＦＥＴを含む前記スイッチ出力部、前記電流検出部、及び、前記出力帰還制御部は、１つのチップに集積化されており、
   前記電流検出部は、前記パルス出力電圧をサンプル／ホールドすることにより前記電流検出信号を生成するサンプル／ホールド回路を含む、パルス制御装置。
4. 前記スイッチ出力部は、前記ＭＯＳＦＥＴとして、前記直流入力電圧の印加端と前記パルス出力電圧の印加端との間に接続された第１ＭＯＳＦＥＴと、前記パルス出力電圧の印加端と基準電位端との間に接続された第２ＭＯＳＦＥＴと、を含む、請求項２又は請求項３に記載のパルス制御装置。
5. 前記サンプル／ホールド回路は、前記第２ＭＯＳＦＥＴのオン期間に前記パルス出力電圧をサンプリングする、請求項４に記載のパルス制御装置。
6. 前記第２ＭＯＳＦＥＴがオンしてから所定時間が経過した後に前記出力電流のサンプリングを開始し、かつ、前記出力電流のサンプリングを終了してから所定時間が経過した後に前記第２ＭＯＳＦＥＴをオフする、請求項５に記載のパルス制御装置。
7. 前記サンプル／ホールド回路は、前記第１ＭＯＳＦＥＴのオン期間に前記パルス出力電圧をサンプリングする、請求項４に記載のパルス制御装置。
8. 前記第１ＭＯＳＦＥＴがオンしてから所定時間が経過した後に前記出力電流のサンプリングを開始し、かつ、前記出力電流のサンプリングを終了してから所定時間が経過した後に前記第１ＭＯＳＦＥＴをオフする、請求項７に記載のパルス制御装置。
9. 前記スイッチ出力部は、前記ＭＯＳＦＥＴとして、前記直流入力電圧の印加端と前記パルス出力電圧の印加端との間に接続された第１ＭＯＳＦＥＴと、前記パルス出力電圧の印加端と基準電位端との間に接続された第２ＭＯＳＦＥＴと、を含み、
   前記スロープ信号生成部は、
   第１端が前記パルス出力電圧または前記直流入力電圧の印加端に接続されて第２端が前記スロープ信号の出力端に接続された抵抗と、
   第１端が前記スロープ信号の出力端に接続されて第２端が基準電位端に接続されたキャパシタと、
   前記第１ＭＯＳＦＥＴのオフ期間に前記キャパシタを放電する放電スイッチと、
   を含む、請求項１または請求項２に記載のパルス制御装置。
10. 前記パルス出力電圧を鈍らせて第１帰還信号を生成するローパスフィルタ部と、
    前記第１帰還信号と前記電流検出信号を足し合わせて第２帰還信号を生成しこれを前記電流検出信号に代えて前記エラーアンプに出力する加算部と、
    をさらに有する、請求項１、請求項２及び請求項９のいずれか一項に記載のパルス制御装置。
11. 前記ローパスフィルタ部は、前記１つのチップに集積化されている、請求項１０に記載のパルス制御装置。
12. 前記ローパスフィルタ部は、コイルを含まない、請求項１０または請求項１１に記載のパルス制御装置。
13. 前記ローパスフィルタ部は、前記パルス出力電圧の帰還入力端と前記第１帰還信号の出力端との間に接続された第１抵抗と、前記第１帰還信号の出力端と基準電位端との間に並列接続された第２抵抗及びキャパシタと、を含む、請求項１０～請求項１２のいずれか一項に記載のパルス制御装置。
14. 前記スイッチング周波数は、人間の可聴周波数帯域よりも高い、請求項１、請求項２、及び、請求項９～請求項１３のいずれか一項に記載のパルス制御装置。
15. 前記スイッチング周波数は、２０ｋＨｚ～３００ｋＨｚである、請求項１、請求項２、及び、請求項９～請求項１４のいずれか一項に記載のパルス制御装置。
16. 前記スイッチング周波数は、７０ｋＨｚ～１４０ｋＨｚである、請求項１、請求項２、及び、請求項９～請求項１５のいずれか一項に記載のパルス制御装置。
17. 前記直流入力電圧は、６Ｖ以上６０Ｖ以下である、請求項１～請求項１６のいずれか一項に記載のパルス制御装置。
18. 前記負荷としてリレーコイルが接続されることにより、メカリレーの駆動装置として機能する、請求項１～請求項１７のいずれか一項に記載のパルス制御装置。
19. 前記出力帰還制御部は、前記メカリレーのオン／オフ制御信号に応じて前記パルス出力電圧の生成可否が制御される、請求項１８に記載のパルス制御装置。
20. 前記出力帰還制御部は、前記パルス出力電圧の生成動作を開始してから、前記リレーコイルに流れる励磁電流が少なくとも動作電流値を上回るまで、前記パルス出力電圧の目標平均値を第１レベルに設定し、前記励磁電流が少なくとも前記動作電流値を上回った後、前記励磁電流が復帰電流値を下回らない範囲で、前記目標平均値を前記第１レベルよりも低い第２レベルに引き下げる、請求項１９に記載のパルス制御装置。
21. メカリレーと、
    前記メカリレーのリレーコイルにパルス出力電圧を印加する請求項１８～請求項２０のいずれか一項に記載のパルス制御装置と、
    を有する、電気機器。
22. 前記パルス出力電圧のスパイクノイズを除去するフィルタをさらに有する、請求項２１に記載の電気機器。
23. 前記フィルタのＬＣ値は、系の安定性に影響を与えない範囲で任意に選択可能である、請求項２２に記載の電気機器。
24. 前記パルス制御装置は、前記メカリレーの筐体に収納されている、請求項２１～請求項２３のいずれか一項に記載の電気機器。

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