JP2007259599A

JP2007259599A - スイッチングレギュレータ

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Publication number: JP2007259599A
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Inventors: Shotaro Soma; 将太郎相馬
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Filing date: 2006-03-23
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Abstract

【課題】出力電圧の変動を防止し、低消費電力で動作するスイッチングレギュレータを提供することを目的とするものである。
【解決手段】ＰＷＭ制御モードにおけるオンタイミングを決定する発振回路と、ＰＦＭ制御モードにおけるオン時間を決定する比較電圧源と、前記比較電圧源の電圧と誤差増幅回路の出力電圧のいずれか一方を出力するマルチプレクサとを有する。各制御モードにおいて、比較回路に入力する電圧をこのマルチプレクサにより切り換えることで、ＰＷＭ制御モードにおけるオンタイミングとＰＦＭ制御モードにおけるオン時間を決定する。
【選択図】図１

Description

本発明は、軽負荷時に効率良く動作する低消費電力化されたスイッチングレギュレータに関する。

スイッチングレギュレータにおいて、通常時における動作をＰＷＭ制御モードとし、軽負荷時における動作をＰＦＭ制御モードとする手法は従来から知られている。

ＰＷＭ制御モードでは、一定周波数により動作させ、一周期におけるオンデューティを変調させて出力電圧を制御する。ＰＦＭ制御モードでは、オン時間を一定にして、動作周波数を変調させて出力電圧を制御する。また、ＰＦＭ制御モードでは、ある固定周波数でオンタイミングが制御され、そのオンタイミングをスキップさせることによって擬似的にＰＦＭ制御モードとする手法もある。

例えば特許第３６４７８１１号公報（特許文献１）には、コンバータの出力電圧を検出し、当該出力電圧の分圧値と、基準電圧源からの基準電圧との差分により生成される誤差出力電圧に基づいて、コンバータの駆動方式をＰＷＭ方式から擬似的なＰＦＭ方式に、また擬似的なＰＦＭ方式からＰＷＭ方式に切り換える構成のＤＣ−ＤＣコンバータ回路が開示されている。
特許第３６４７８１１号公報

しかしながら、特許文献１に開示された発明では、擬似的ＰＦＭ方式を用いているため、固定周波数を出力する発振回路などの消費電力の大きな回路を常に動作させておく必要がある。また、特許文献１に記載の擬似ＰＦＭ方式では、出力電圧においてリプル電圧が大きくなるという問題点がある。

本発明は、上記のような問題点を鑑みてこれらを解決すべくなされたものであり、出力電圧の変動を防止し、低消費電力で動作するスイッチングレギュレータを提供することを目的とするものである。

上記目的を達成するために、本発明のスイッチングレギュレータは次の如き構成を採用した。

ＰＷＭ制御モードと、ＰＦＭ制御モードと、前記ＰＷＭ制御モードと前記ＰＦＭ制御モードを切り替える切替手段とを有するスイッチングレギュレータにおいて、出力電圧に比例した電圧と、第一の比較電圧との誤差を増幅する誤差増幅回路と、スロープ信号を生成するスロープ回路と、前記ＰＦＭ制御モードにおけるオン時間を決定する第二の比較電圧と、前記第二の比較電圧源と、前記誤差増幅回路の出力電圧のいずれか一方を出力するマルチプレクサと、前記スロープ回路の出力電圧と、前記マルチプレクサの出力電圧とを比較する比較回路と、前記ＰＷＭ制御モードにおけるオンタイミングを決定する発振回路とを有する構成とすることができる。

これにより、共通の前記誤差増幅回路と前記比較器により、前記ＰＷＭ制御モードと前記ＰＦＭ制御モードを実現する。

また、上記目的を達成するために、本発明のスイッチングレギュレータは、さらに、前記ＰＦＭ制御モードにおけるオン時間が、ＰＷＭ制御モードにおけるオン時間よりも長い構成とすることができる。

これにより、ＰＷＭ制御モード及びＰＦＭ制御モードの切り替える際にインダクタ電流値を安定させ、動作モードが不要な切り替えを繰り返すことを防止する。

また、前記ＰＦＭ制御モードにおけるオン時間は、前記第二の比較電圧及び／または前記スロープ信号の傾斜により決定される構成としても良い。

これにより、前記各動作モードにおけるオン時間を回路構成にあわせて適宜設定することができる。

また、上記目的を達成するために、本発明のスイッチングレギュレータは、さらに、前記ＰＦＭ動作モードにおいて、前記発振回路を停止させる構成とすることができる。

ＰＦＭ制御モード時に使用しない発振回路を停止させることで、消費電力を削減する。

また、上記目的を達成するために、本発明のスイッチングレギュレータは、さらに、当該スイッチングレギュレータは遅延手段を有し、前記遅延手段は、前記切替手段からの出力を所定の期間遅延させる構成とすることができる。

また、上記目的を達成するために、本発明のスイッチングレギュレータは、さらに、前記所定の期間は、当該スイッチングレギュレータが所定回数スイッチング動作を繰り返す期間である構成とすることができる。

これにより、前記動作モードを切り替える際に、当該スイッチングレギュレータの動作が切り替え後の動作モードにおける定常状態となってから、前記動作モードを切り替える。

本発明によれば、出力電圧の変動がなく、低消費電力のスイッチングレギュレータを提供すことができる。

本発明のスイッチングレギュレータは、ＰＷＭ（Pulse Wide Modulation）モード制御におけるオンタイミングを決定する発振回路と、ＰＦＭ（Pulse Frequency Modulation）制御モードにおけるオン時間を決定する比較電圧源と、前記比較電圧源の電圧と誤差増幅回路の出力電圧のいずれか一方を出力するマルチプレクサとを有する。各制御モードにおいて、比較回路に入力する電圧をこのマルチプレクサにより切り換えることで、ＰＷＭ制御モードにおけるオンタイミングとＰＦＭ制御モードにおけるオン時間を決定する。

以下に図面を参照して本発明の実施例１について説明する。図１は、実施例１のスイッチングレギュレータ１００の回路構成図である。

スイッチングレギュレータ１００は、負荷が通常のときの動作モードであるＰＷＭ制御モードと、負荷が軽負荷のときの動作モードであるＰＦＭ制御モードとを有する降圧型スイッチングレギュレータである。スイッチングレギュレータ１００は、分圧部１０１、誤差増幅回路１０３、スロープ回路１０５、マルチプレクサ１０６、比較回路１０７、発振回路１０８、論理回路１０９、ＰＷＭ／ＰＦＭ切替回路１１０、スイッチングトランジスタ１１１、インダクタ１１２、出力コンデンサ１１３、整流ダイオード１１５で構成されている。

スイッチングレギュレータ１００では、スイッチングトランジスタ１１１がオンのとき、出力電圧Ｖｏを出力端子から出力し、それと同時に入出力電位差に相当するエネルギーをインダクタ１１２に蓄積する。そして、スイッチングトランジスタ１１１がオフのとき、インダクタ１１２に蓄積されたエネルギーを出力電圧Ｖｏとして出力端子より出力する。これにより、スイッチングレギュレータ１００は安定した直流電圧を出力する。

分圧部１０１は、２つの抵抗が直列に接続されて構成されている。誤差増幅回路１０３は、分圧部１０１の出力電圧と比較電圧１０２の誤差を増幅して出力する。

スロープ回路１０５は、所定のスロープ信号を生成する。スロープ回路１０５では、スイッチングトランジスタ１１１がオンのとき、所定の傾きにインダクタ１１２のインダクタ電流値１１６を加えたスロープ信号を発生させ、スイッチングトランジスタ１１１がオフのとき、予め設定されたオフセット電圧を出力する。

マルチプレクサ１０６は、誤差増幅回路１０３の出力電圧と、比較電圧１０４のいずれか一方をセレクト入力信号に基づいて出力する。マルチプレクサ１０６では、セレクト入力信号がＨレベルのとき、誤差増幅回路１０３の出力電圧を出力し、セレクト入力信号がＬレベルのとき、比較電圧１０４を出力する。

比較回路１０７は、スロープ回路１０５の出力電圧とマルチプレクサ１０６の出力電圧を比較した結果を出力する。発振回路１０８は、所定の周波数のクロック信号を出力する。

論理回路１０９は、ＰＷＭ／ＰＦＭ切替回路１１０の出力信号と、発振回路１０８の出力信号と、比較回路１０７の出力信号とから、マルチプレクサ１０６のセレクト入力信号と、スイッチングトランジスタ１１１のゲートに印加されてスイッチングトランジスタのオン／オフを制御する制御信号１１４とを生成する。論理回路１０９の詳細は後述する。

ＰＷＭ／ＰＦＭ切替回路１１０は、スイッチングレギュレータ１００の動作モードをＰＷＭ制御モードからＰＦＭ制御モードへ、またはＰＦＭ制御モードからＰＷＭ制御モードへ切り替えるための信号を出力する。

ＰＷＭ／ＰＦＭ切替回路１１０は、インダクタ１１２のインダクタ電流値１１６に基づき、負荷が軽負荷の状態でありインダクタ電流が０となるインダクタ電流不連続モードと、負荷が通常の状態でありインダクタ電流が０にならないインダクタ電流連続モードとを検知する。そして、ＰＷＭ／ＰＦＭ切替回路１１０は、インダクタ電流不連続モードを検知すると、動作モードをＰＦＭ制御モードへ切り替えるローレベル（以下、Ｌレベル）の信号を出力する。そして、インダクタ電流連続モードを検知すると、動作モードをＰＷＭ制御モードへ切り替えるハイレベル（以下、Ｈレベル）の信号を出力する。

スイッチングトランジスタ１１１の一端は電源に接続されて電源電圧Ｖｉが印加され、スイッチングトランジスタ１１１の他端は、整流ダイオード１１５を介して接地されている。スイッチングトランジスタ１１１と整流ダイオード１１５の接続点には、インダクタ１１２の一端が接続され、インダクタ１１２の他端は出力端子に接続されている。そして、出力端子と接地間には出力コンデンサ１１３が配設されている。

分圧部１０１の一端は接地され、他端はスイッチングレギュレータ１００の出力端子に接続されており、分圧部１０１の出力端子からは出力電圧Ｖｏに比例した電圧が出力される。分圧部１０１の出力端子は誤差増幅回路１０３の反転入力端子に接続されている。誤差増幅回路１０３の非反転入力端子には比較電圧１０２が印加されており、誤差増幅回路１０３は、分圧部１０１の出力電圧と比較電圧１０２の誤差を増幅して出力している。

誤差増幅回路１０３の出力端子は、マルチプレクサ１０６の一方の入力端子に接続されて、誤差増幅回路１０３の出力電圧が印加される。マルチプレクサ１０６の他方の入力端子には比較電圧１０４が印加されている。マルチプレクサ１０６のセレクト入力端子には、論理回路１０９で生成されるセレクト入力信号が印加される。そして、マルチプレクサ１０６の出力端子は比較回路１０７の反転入力端子に接続されており、比較回路１０７の反転入力端子には、誤差増幅回路１０３の出力電圧か、比較電圧１０４のいずれか一方が印加される。

比較回路１０７の非反転入力端子には、スロープ回路１０５の出力端子に接続されて、スロープ回路１０５の出力電圧が印加される。比較回路１０７の出力端子は、論理回路１０９の入力端子に接続されている。

論理回路１０９は、ＯＲ回路１０９ａ、１０９ｂと、ＮＯＲ回路１０９ｃ、１０９ｄ、１０９ｅと、インバータ回路１０９ｆ、１０９ｇから構成されている。

ＯＲ回路１０９ａ、１０９ｂのそれぞれの一方の入力端子は比較回路１０７の出力端子と接続されている。そして、ＯＲ回路１０９ａの他方の入力端子は、インバータ回路１０９ｆを介してＰＷＭ／ＰＦＭ切替回路１１０の出力端子と接続され、ＯＲ回路１０９ｂの他方の入力端子はＰＷＭ／ＰＦＭ切替回路１１０の出力端子と直接接続されている。そして、ＯＲ回路１０９ａの出力端子は、ＮＯＲ回路１０９ｄの一方の入力端子に接続され、ＯＲ回路１０９ａの出力信号１１７が印加されている。

ＯＲ回路１０９ｂの出力端子はインバータ回路１０９ｇの入力端子と、マルチプレクサ１０６のセレクト入力端子に共通接続されており、それぞれの入力端子には、ＯＲ回路１０９ｂの出力信号１１８が印加されている。すなわち、ＯＲ回路１０９ｂの出力信号１１８がマルチプレクサ１０６のセレクト入力信号となる。

ＮＯＲ回路１０９ｃ、１０９ｄはラッチフリップフロップを構成している。ＮＯＲ回路１０９ｃの一方の入力端子は発振回路１０８の出力端子と接続され、発振回路１０８からのクロック信号が入力される。ＮＯＲ回路１０９ｃの出力端子は、ＮＯＲ回路１０９ｄの他方の入力端子に接続されている。そして、ＮＯＲ回路１０９ｃの他方の入力端子と、ＮＯＲ回路１０９ｄの出力端子は共通接続されて、ＮＯＲ回路１０９ｅの一方の入力端子に接続されている。ＮＯＲ回路１０９ｅの一方の入力端子には、ＮＯＲ回路１０９ｄの出力信号１１９が印加されている。ＮＯＲ回路１０９ｅの他方の入力端子にはインバータ回路１０９ｇの出力端子が接続され、インバータ回路１０９ｇの出力信号１２０が印加されている。

そして、ＮＯＲ回路１０９ｅの出力端子はスイッチングトランジスタ１１１のゲート端子と接続されており、ＮＯＲ回路１０９ｅの出力信号、すなわち論理回路１０９の出力信号がスイッチングトランジスタ１１１のオン／オフ制御を行う制御信号１１４となる。

次に、図２を参照して、ＰＷＭ制御モードにおけるスイッチングレギュレータ１００の動作を説明する。図２はＰＷＭ制御モードにおけるスイッチングレギュレータ１００の動作波形図である。図２に示す状態１とは、スイッチングトランジスタ１１１がオンの状態を示し、状態２とは、スイッチングトランジスタ１１１がオフの状態を示す。

ＰＷＭ制御モードにおいては、ＰＷＭ／ＰＦＭ切替回路１１０の出力信号はＨレベルとなる。よって、ＯＲ回路１０９ｂの一方の入力端子には常にＨレベルの信号が印加されるため、ＯＲ回路１０９ｂの出力信号１１８はＰＷＭ制御モードにおいて常にＨレベルとなる。出力信号１１８はマルチプレクサ１０６のセレクト入力信号であり、このセレクト入力信号がＨレベルであるから、ＰＷＭ制御モードにおいてマルチプレクサ１０６は常に誤差増幅回路１０３の出力電圧を出力する。

まず状態１のときのスイッチングレギュレータ１００の動作について説明する。状態１ではスイッチングトランジスタ１１１がオンであるから、スイッチングトランジスタ１１１のゲートに印加される制御信号１１４はＬレベルである。

状態１において、インダクタ１１２のインダクタ電流Ｉｌｘが増加し、平滑回路である出力コンデンサ１１３に電荷が送られて出力電圧Ｖｏが上昇する。そのため、誤差増幅回路１０３の出力電圧は下降する。また、制御信号１１４がＬレベルであるから、スロープ回路１０５によりスロープ信号が生成されて出力されている。

比較回路１０７では、誤差増幅回路１０３の出力電圧とスロープ回路１０５とから出力されるスロープ信号を比較し、スロープ信号が誤差増幅回路１０３の出力電圧を上回るとＨレベルの信号を出力する。

ここで、比較回路１０７の信号がＨレベルとなると、ＯＲ回路１０９ａには、比較回路１０７からのＨレベルの信号と、ＰＷＭ／ＰＦＭ切替回路１１０からの出力信号を反転させたＬレベルの信号が入力される。よって、ＯＲ回路１０９ａの出力信号１１７はＨレベルとなる。出力信号１１７がＨレベルになると、ＮＯＲ回路１０９ｃとＮＯＲ回路１０９ｄが構成するラッチフリップフロップの出力信号１１９はＬレベルとなる。またこのとき、ＯＲ回路１０９ｂの出力信号１１８は常にＨレベルであるから、インバータ回路１０９ｇの出力信号１２０は常にＬレベルである。

よって、ＮＯＲ回路１０９ｅには、Ｌレベルの出力信号１１９とＬレベルの出力信号１２０が入力されるため、ＮＯＲ回路１０９ｅの出力信号である制御信号１１４はＨレベルとなる。制御信号１１４がＨレベルになると、スイッチングトランジスタ１１１はオフとなり、図２に示す状態２へ移行する。

状態２において、スイッチングトランジスタ１１１はオフであるから、インダクタ電流Ｉｌｘは減少し、平滑回路である出力コンデンサ１１３から電荷が抜かれ、出力電圧Ｖｏが下降する。そのため、誤差増幅回路１０３の出力電圧は上昇する。また、制御信号１１４がＨレベルであるから、スロープ回路１０５はオフセット電圧を出力する。

比較回路１０７では、誤差増幅回路１０３の出力電圧とスロープ回路１０５とから出力されるオフセット電圧を比較する。ここで、スロープ回路１０５のオフセット電圧は、誤差増幅回路１０３の出力電圧よりも低いため、比較回路１０７はＬレベルの出力信号を出力する。

状態２において、比較回路１０７の出力信号がＬレベルとなると、論理回路１０９のＯＲ回路１０９ａとＯＲ回路１０９ｂの一方の入力端子に印加される。ここで、ＯＲ回路１０９ａには、比較回路１０７からのＬレベルの信号と、ＰＷＭ／ＰＦＭ切替回路１１０からの出力信号を反転させたＬレベルの信号が入力される。よって、ＯＲ回路１０９ａの出力信号１１７はＬレベルとなる。

しかしながら、ＮＯＲ回路１０９ｃとＮＯＲ回路１０９ｄが構成するラッチフリップフロップは、発振回路１０８からクロック信号が入力されるまではＬレベルの出力信号を維持するため、ＮＯＲ回路１０９ｄの出力信号１１９はＬレベルのままである。また、このとき出力信号１２０は常にＬレベルであるから、ＮＯＲ回路１０９ｅの出力信号、すなわち制御信号１１４はＨレベルを維持する。

そして、状態２において発振回路１０８のクロック信号が入力されると、ＮＯＲ回路１０９ｄの出力信号１１９がＨレベルとなり、ＮＯＲ回路１０９ｅの出力信号、すなわち制御信号１１４がＬレベルとなる。制御信号１１４がＬレベルになると、スイッチングトランジスタ１１１はオンとなり、再び状態１へ移行する。そして、スイッチングレギュレータ１００は、状態１と状態２の動作を繰り返す。

次に、図３を参照して、ＰＦＭ制御モードにおけるスイッチングレギュレータ１００の動作について説明する。図３はＰＦＭ制御モードにおけるスイッチングレギュレータ１００の動作波形図である。図３に示す状態３とは、スイッチングトランジスタ１１１がオンの状態を示し、状態４とは、スイッチングトランジスタ１１１がオフの状態を示す。また、図３において、比較電圧１０４を波線、スロープ回路１０５の出力信号を一点鎖線、マルチプレクサ１０６の出力信号を太い波線、誤差増幅回路１０３の出力信号を実線とした。

ＰＦＭ制御モードにおいては、ＰＷＭ／ＰＦＭ切替回路１１０の出力信号はＬレベルとなる。よって、ＯＲ回路１０９ｂの一方の入力端子には常にＬレベルの信号が印加される。そして、ＯＲ回路１０９ａの一方の入力端子には、常にＨレベルの信号が印加されるので、ＯＲ回路１０９ａの出力信号１１７は常にＨレベルとなっている。

また、ＰＦＭ制御モードでは、負荷が軽負荷であるため、出力側に過剰にエネルギーが送られる。このため、本実施例では誤差増幅回路１０３の出力電圧は、スロープ回路１０５のオフセット電圧よりも低くなる。

まず状態３のときのスイッチングレギュレータ１００の動作について説明する。状態３では、スイッチングトランジスタ１１１がオンであるから、スイッチングトランジスタ１１１のゲートに印加される制御信号１１４はＬレベルである。

状態３において、インダクタ１１２のインダクタ電流Ｉｌｘが増加し、平滑回路である出力コンデンサ１１３に電荷が送られて出力電圧Ｖｏが上昇する。そのため、誤差増幅回路１０３の出力電圧は下降する。また、制御信号１１４がＬレベルであるから、スロープ回路１０５によりスロープ信号が生成されて出力されている。

この状態において、比較回路１０７の出力信号はＬレベルであるから、ＯＲ回路１０９ａ、１０９ｂの一方の入力端子にはＬレベルの信号が印加されている。ここで、上に述べたようにＯＲ回路１０９ａの出力信号１１７は常にＨレベルとなっている。

ＯＲ回路１０９ｂには、比較回路１０７からのＬレベルの出力信号と、ＰＷＭ／ＰＦＭ切替回路１１０からのＬレベルの出力信号が入力されるため、出力信号１１８はＬレベルとなる。よって、マルチプレクサ１０６のセレクト入力端子には、Ｌレベルのセレクト入力信号が印加される。

マルチプレクサ１０６は、Ｌレベルのセレクト入力信号が印加されると比較電圧１０４を出力する。よって、比較回路１０７の反転入力端子には、比較電圧１０４が印加される。そして、比較回路１０７は、この比較電圧１０４とスロープ回路１０５とから出力されるスロープ信号を比較し、その結果を出力している。

状態３においては、スロープ信号よりも比較電圧１０４の方が大きいため、比較回路１０７はＬレベルの出力信号を出力している。比較回路１０７は、スロープ回路１０５から出力されるスロープ信号が比較電圧１０４を上回ると、Ｈレベルの出力信号を出力する。

ここで、比較回路１０７の出力信号がＨレベルとなると、論理回路１０９のＯＲ回路１０９ａとＯＲ回路１０９ｂの一方の入力端子にはこのＨレベルの信号が印加される。よって、ＯＲ回路１０９ｂには比較回路１０７からのＨレベルの出力信号と、ＰＷＭ／ＰＦＭ切替回路１１０からのＬレベルの出力信号とが入力されるため、ＯＲ回路１０９ｂの出力信号１１８はＨレベルとなる。すなわち、マルチプレクサ１０６のセレクト入力信号はＨレベルとなる。

また、ＯＲ回路１０９ａの出力信号１１７は常にＨレベルであるから、ＮＯＲ回路１０９ｃとＮＯＲ回路１０９ｄが構成するラッチフリップフロップの出力信号１１９は常にＬレベルである。よって、ＮＯＲ回路１０９ｅの一方の入力端子にはＬレベルの出力信号１１９が印加され、ＮＯＲ回路１０９ｅの他方の入力端子には、出力信号１１８の反転信号であるＬレベルの出力信号１２０が印加される。

よって、ＮＯＲ回路１０９ｅの出力信号、すなわち制御信号１１４は、Ｈレベルとなる。制御信号１１４がＨレベルになると、スイッチングトランジスタ１１１はオフとなり、図３に示す状態４へ移行する。

状態４において、スイッチングトランジスタ１１１はオフであるから、インダクタ電流Ｉｌｘは減少し、平滑回路である出力コンデンサ１１３から電荷が抜かれ、出力電圧Ｖｏが下降する。よって、誤差増幅回路１０３の出力電圧は上昇する。また、制御信号１１４がＨレベルであるから、スロープ回路１０５はオフセット電圧を出力する。そして、マルチプレクサ１０６のセレクト入力信号はＨレベルとなっているから、マルチプレクサ１０６は誤差増幅回路１０３の出力電圧を出力する。

比較回路１０７では、誤差増幅回路１０３の出力電圧とスロープ回路１０５から出力されるオフセット電圧を比較する。ここで誤差増幅回路１０３の出力電圧は、スロープ回路１０５のオフセット電圧よりも低いため、比較回路１０７はＨレベルとなっている。

状態４において、誤差増幅回路１０３の出力電圧がスロープ回路１０５のオフセット電圧を上回ると、比較回路１０７の出力信号はＬレベルとなる。

この比較回路１０７の出力信号がＬレベルとなると、論理回路１０９のＯＲ回路１０９ａとＯＲ回路１０９ｂの一方の入力端子にはこのＬレベルの信号が印加される。ここで、ＯＲ回路１０９ｂには、比較回路１０７からのＬレベルの出力信号と、ＰＷＭ／ＰＦＭ切替回路１１０からのＬレベルの出力信号が入力されるため、ＯＲ回路１０９ｂの出力信号１１８はＬレベルとなる。すなわち、マルチプレクサ１０６のセレクト入力信号は再びＬレベルとなる。

また、ＯＲ回路１０９ａの出力信号１１７は常にＨレベルであるから、ＮＯＲ回路１０９ｃとＮＯＲ回路１０９ｄが構成するラッチフリップフロップの出力信号１１９は常にＬレベルである。よって、ＮＯＲ回路１０９ｅの一方の入力端子にはＬレベルの出力信号１１９が印加され、他方の入力端子にはＬレベルの出力信号１１８をインバータ回路１０９ｇにより反転させたＨレベルの出力信号１２０が入力される。

よって、ＮＯＲ回路１０９ｅの出力信号、すなわち制御信号１１４は、Ｌレベルとなる。制御信号１１４がＬレベルになると、スイッチングトランジスタ１１１はオフとなり、再び図３に示す状態３へ移行する。そして、スイッチングレギュレータ１００は、状態３と状態４の動作を繰り返す。

以上に説明したように、本発明の実施例１では、ＰＦＭ制御モードおいて、スイッチングトランジスタ１１１がオンのとき、マルチプレクサ１０６は比較電圧１０４を出力し、スイッチングトランジスタ１１１がオフのとき、マルチプレクサ１０６は誤差増幅回路１０３の出力電圧を出力する。

また、本実施例では、ＰＦＭ制御モードにおいて、論理回路１０９の構成により、比較回路１０７の出力信号と、制御信号１１４と、マルチプレクサ１０６のセレクト入力信号とが同論理となる。

このような構成により、本発明のスイッチングレギュレータ１００では、ＰＷＭ制御モードとＰＦＭ制御モードにおいて、誤差増幅回路と比較回路を共通とすることができる。これにより、複数の誤差増幅回路や比較回路を有する場合に発生する、回路素子毎のオフセット電圧の違いによる出力電圧の変動を防止できる。また、共通の誤差増幅回路と比較回路を用いることにより、回路点数の増大を防ぎ、低消費電力のスイッチングレギュレータを提供することができる。

さらに、本実施例において、さらに消費電力を削減するために、ＰＦＭ制御モードにおいて発振回路１０８を停止させても良い。

この場合、発振回路１０８は、発振回路１０８の動作をさせるイネーブル信号が入力されるイネーブル信号入力端子（図示せず）を備えていることが好ましい。このイネーブル信号入力端子とＰＷＭ／ＰＦＭ切替回路１１０の出力端子を接続し、ＰＷＭ／ＰＦＭ切替回路１１０の出力信号を発振回路１０８のイネーブル信号とする。

例えばＰＷＭ制御モードにおいて、ＰＷＭ／ＰＦＭ切替回路１１０の出力信号はＨレベルであるから、イネーブル信号入力端子には、発振回路１０８を動作させるイルネーブル信号が印加される。そして、ＰＷＭ制御モードにおいては、このイネーブル信号はＬレベルとなるから、発振回路１０８は動作を停止する。

このような構成にすれば、スイッチングレギュレータ１００においてさらなる低消費電力化を実現することができる。

以下に図面を参照して本発明の実施例２について説明する。図４は本発明の実施例２のスイッチングレギュレータ２００の回路構成図である。

実施例２のスイッチングレギュレータ２００は、実施例１のスイッチングレギュレータ１００に遅延回路２１０を設けたものである。図４に示す実施例２のスイッチングレギュレータ２００において、図１に示したスイッチングレギュレータ１００と同一の構成または機能を有するものについては説明を省略し、図１と同一の符号を付与した。また、本実施例においては、遅延回路２１０を設けた点のみ実施例１と異なる部分であるから、以下には実施例１と異なる部分のみ説明する。

遅延回路２１０は、ＰＷＭ／ＰＦＭ切替回路１１０と論理回路１０９の間に配設されており、この遅延回路２１０は、動作モードがＰＷＭ制御モードからＰＦＭ制御モード、あるいはＰＦＭ制御モードからＰＷＭ制御モードに切り替わるときに動作する。遅延回路２１０は、インバータ回路２１１、ＮＯＲ回路２１２、ＮＡＮＤ回路２１３、カウンタ回路２１４、２１５により構成されている。

ＮＯＲ回路２１２は、ＰＷＭ／ＰＦＭ切替回路１１０の出力信号と制御信号１１４との逆論理和を出力している。このＮＯＲ回路２１２の出力信号は、カウンタ回路２１４のクロック入力信号となり、ＰＷＭ／ＰＦＭ切替回路１１０の出力信号はカウンタ回路２１４のリセット入力信号となる。そして、カウンタ回路２１４の出力信号はカウンタ回路２１５のリセット入力信号となる。

ＮＡＮＤ回路２１３は、ＰＷＭ／ＰＦＭ切替回路１１０の出力信号と、制御信号１１４をインバータ回路２１１により反転させた信号との論理積を出力している。このＮＡＮＤ回路２１３の出力信号はカウンタ回路２１５のクロック入力信号となり、カウンタ回路２１５の出力信号は、遅延回路２１０の出力信号２１６として論理回路１０９へ印加される。この出力信号２１６は、論理回路１０９を構成するＯＲ回路１０９ｂとインバータ回路１０９ｆの入力端子へ印加される。また、本実施例のカウンタ回路２１４、２１５は、一度リセットが解除された後、所定回数のクロック信号が入力された後は、再度リセットされるまでＨレベルの信号を出力するものとした。

本実施例において、ＰＷＭ制御モードおよびＰＦＭ制御モードにおけるスイッチングレギュレータ２００の動作は、実施例１のスイッチングレギュレータ１００と同様であるから説明を省略する。

本実施例では、図５、図６を参照して、動作モードがＰＷＭ制御モードからＰＦＭ制御モード、あるいはＰＦＭ制御モードからＰＷＭ制御モードに切り替わるときのスイッチングレギュレータ２００の動作について説明する。

図５は、スイッチングレギュレータ２００の動作モードがＰＷＭ制御モードからＰＦＭ制御モードに切り替わったときの状態を説明する動作波形図である。図５において、実線は誤差増幅回路１０３の出力、一点鎖線は比較電圧１０４、波線はスロープ回路１０５の出力、太い波線はマルチプレクサ１０６の出力を示している。

まず、状態Ａについて説明する。状態Ａにおいて、インダクタ電流Ｉｌｘは０にならないインダクタ電流連続モードであるから、動作モードはＰＷＭ制御モードであり、ＰＷＭ／ＰＦＭ切替回路１１０の出力信号はＨレベルとなっている。

よって、カウンタ回路２１４のリセット入力端子にはＨレベルの信号が印加され、カウンタ回路２１４はリセットされている。また、ＰＷＭ／ＰＦＭ切替回路１１０の出力信号がＨレベルのとき、ＮＡＮＤ回路２１３の出力信号は常にＨレベルであるから、カウンタ回路２１５の出力信号、すなわち遅延回路２１０の出力信号２１６はＰＷＭ制御モードにおいて常にＨレベルである。よって、論理回路１０９には常にＨレベルの信号が供給され、スイッチングレギュレータ２００は実施例１で説明したＰＷＭ制御モードにおける動作を行う。

次に、状態Ｂにおいて、インダクタ電流Ｉｌｘが０になるインダクタ電流不連続モードとなるため、ＰＷＭ／ＰＦＭ切替回路１１０はこれを検知し、動作モードをＰＷＭ制御モードからＰＦＭ制御モードに切り替える。よって、ＰＷＭ／ＰＦＭ切替回路１１０の出力信号は、ＨレベルからＬレベルへ切り替わる。

また、インダクタ電流不連続モードとなるのは、スイッチングトランジスタ１１１がオフの状態でインダクタ電流Ｉｌｘが減少しているときであるから、ＰＷＭ／ＰＦＭ切替回路１１０がインダクタ電流不連続モードを検知するとき、制御信号１１４はＨレベルの状態である。

よって、動作モードがＰＦＭ制御モードに切り替わると、ＮＯＲ回路２１２にはＨレベルの制御信号１１４と、ＬレベルのＰＷＭ／ＰＦＭ切替回路１１０の出力信号が入力され、ＮＯＲ回路２１２の出力信号はＨレベルとなる。そして、このＨレベルの信号がカウンタ回路２１４のクロック入力端子に印加されると、カウンタ回路２１４はカウントを開始する。

このとき、ＮＡＮＤ回路２１３には、インバータ回路２１１によって反転された制御信号１１４、すなわちＬレベルの信号と、ＰＷＭ／ＰＦＭ切替回路１１０のＬレベルの出力信号が入力され、ＮＡＮＤ回路２１３の出力信号はＨレベルとなっている。このＨレベルの出力信号はカウンタ回路２１５のクロック入力端子に印加されているので、カウンタ回路２１５の出力信号、すなわち遅延回路２１０の出力信号２１６はＨレベルを維持している。

状態Ｃは、カウンタ回路２１４がカウントを終了した状態である。状態Ｃにおいて、カウンタ回路２１４がカウントを終了すると、カウンタ回路２１４の出力信号がＨレベルとなる。このＨレベルの信号はカウンタ回路２１５のリセット入力端子に印加され、カウンタ回路２１５はリセットされる。よって、カウンタ回路２１５の出力信号、すなわち遅延回路２１０の出力信号２１６はＬレベルとなる。

出力信号２１６がＬレベルとなると、論理回路１０９にＬレベルの信号が供給され、スイッチングレギュレータ２００は実施例１で説明したＰＦＭ制御モードにおける動作を開始する。

このように、遅延回路２１０によれば、動作モードがＰＷＭ制御モードからＰＦＭ制御モードに遷移する際に、インダクタ電流不連続モードを検知したのち、ＰＷＭ／ＰＦＭ切替回路１１０の出力信号を所定時間遅延させる。そして、スイッチングレギュレータ２００をＰＷＭ制御モードで所定時間動作させ、軽負荷における状態が定常状態となってから動作モードをＰＦＭ制御モードに切り替えることができる。

また、動作モードをＰＷＭ制御モードからＰＦＭ制御モードに切り替わる際には、過渡現象が生じたり、出力電圧にリプルが生じたりする。また、このような過渡現象により一時的な軽負荷状態となり、インダクタ電流不連続モードとなったとき、これを検知して発振回路１０８を停止した場合、再度インダクタ電流が連続モードとなったときに発振回路１０８の再起動に時間がかかり、応答が遅くなることがある。

本実施例では、遅延回路２１０により、スイッチングレギュレータ２００の状態が定常状態になってから動作モードの切り替えを行うので、一時的な状態の変化に影響されことがなく、このような問題も解決できる。

また、本実施例のスイッチングレギュレータ２００では、ＰＷＭ制御モードからＰＦＭ制御モードに遷移する際に、ＰＷＭ制御モードにおけるオン時間が、ＰＦＭ制御モードにおけるオン時間よりも短くなるように設定した。すなわち、図５の状態Ｂにおける期間Ｔ１が、状態Ｃにおける期間Ｔ２よりも短くなるようにした。

ＰＦＭ制御モードにおけるオン時間は、比較電圧１０４の電位及び／またはスロープ回路１０５により生成されるスロープ信号の傾斜により決定されるものであり、本実施例においては、ＰＦＭ制御モードにおけるオン時間がＰＷＭ制御モードにおけるオン時間よりも長くなるように比較電圧１０４の電位を設定した。

また、インダクタ電流不連続状態を検知して動作モードをＰＷＭ制御モードからＰＦＭ制御モードに切り替える場合、動作モードの切り替え点においてＰＷＭ制御モードとＰＦＭ制御モードを繰り返す状態が発生する。

そこで、本実施例のように、ＰＦＭ制御モードにおけるオン時間をＰＷＭ制御モードにおけるオン時間に比べて十分長くした場合、ＰＷＭ制御モードからＰＦＭ制御モードに切り替わった時点で、スイッチングレギュレータ２００のスイッチングのオン時間が長くなり、一度のスイッチング動作によって、より大きなインダクタ電流Ｉｌｘ（電荷）が出力側へ送られる。このことにより、出力電圧が増加し、誤差増幅回路１０３の出力を大きくさげることができるので、ＰＦＭ制御モード移行時にカウンタ回路２１５がカウントアップされる回数を減らすことが出来、ＰＷＭ制御モードへ戻ってしまうことを避けることができる。

また、ＰＷＭ制御モードからＰＦＭ制御モードに切り替わった際には、インダクタ電流値の制御は、長いオン時間で制御から細かなデューティでの制御となる。よって、動作モードがＰＷＭ制御モードに切り替わった後に出力側に送られる平均のインダクタ電流値は変わらないが、電流不連続モードの状態にはならず、継続して電流連続モードの状態を得ることができる。

このように、各制御モードにおけるオン時間を制御することにより、動作モードの切り替え点においてＰＷＭ制御モードとＰＦＭ制御モードの不要な切り替えを繰り返すことを防止し、ヒステリシスを持ったような切り替え動作を行うことができる。

また、図５の状態Ｃにおいて、動作モードが切り替わった直後は誤差増幅回路１０３の出力電圧が高くなっている。このため、スイッチングレギュレータ２００のオフ時間が短くなりインダクタ電流Ｉｌｘが増え、一時的にインダクタ電流が連続モードになる（図５の期間Ｔ３）。するとＰＷＭ／ＰＦＭ切替回路１１０はこれを検知し、ＰＷＭ制御モードに切り替えるべくＨレベルの出力信号を出力する。

すると、カウンタ回路２１４はリセットされ、カウンタ回路２１５のクロック入力端子にクロック信号が入力されてカウンタ回路２１５がカウントを開始する。しかし、期間Ｔ３においてスイッチングレギュレータ２００はＰＦＭ制御モードであり、十分なオン時間による大きなインダクタ電流Ｉｌｘを出力している。このためカウンタ回路２１５のカウントが終了する前に、再度インダクタ電流Ｉｌｘは０となり、インダクタ電流不連続モードとなる。ＰＷＭ／ＰＦＭ切替回路１１０はこれを検知し、再びその出力信号をＬレベルとするので、出力信号２１６は遅延回路２１０の遅延時間が経過する前に再びＬレベルとなる。よって、状態Ｃにおいて遅延回路２１６の出力信号２１６はＬレベルを維持し、ＰＷＭ制御モードへの切り替え動作は行わない。

このように、本実施例の遅延回路２１０によれば、動作モードをＰＦＭ制御モードに切り替えた直後に一次的にインダクタ電流Ｉｌｘが連続モードになった場合でも、ＰＷＭ制御モードに切り替わることを防止する。

次に、図６を参照してＰＦＭ制御モードからＰＷＭ制御モードに切り替わるときのスイッチングレギュレータ２００の動作について説明する。図６はスイッチングレギュレータ２００の動作モードがＰＦＭ制御モードからＰＷＭ制御モードに切り替わったときの状態を説明する図である。図６において、実線は誤差増幅回路１０３の出力、一点鎖線は比較電圧１０４、波線はスロープ回路１０５の出力、太い波線はマルチプレクサ１０６の出力を示している。

状態Ｄにおいて、スイッチングレギュレータ２００はＰＦＭ制御モードで動作しており、ＰＷＭ／ＰＦＭ切替回路１１０の出力信号はＬレベル、遅延回路２１０の出力信号２１６もＬレベルである。

状態Ｅにおいて、インダクタ電流Ｉｌｘが０とならないインダクタ電流連続モードとなるため、ＰＷＭ／ＰＦＭ切替回路１１０はこれを検知し、動作モードをＰＦＭ制御モードからＰＷＭ制御モードに切り替える。よって、ＰＷＭ／ＰＦＭ切替回路１１０の出力信号は、ＬレベルからＨレベルへ切り替わる。

動作モードがＰＷＭ制御モードに切り替わると、カウンタ回路２１４のリセット入力信号はＨレベルとなり、カウンタ回路２１４はリセットされる。カウンタ回路２１４がリセットされると、カウンタ回路２１４の出力信号はＨレベルからＬレベルとなるため、カウンタ回路２１５のリセット状態が解除される。

ここで本実施例のカウンタ回路は、リセット状態が解除された後、所定回数のクロック信号が入力された後は、再度リセットされるまでＨレベルの信号を出力するものである。よって、カウンタ回路２１５は、状態Ｅにおいて所定回数のクロック信号が入力された後、Ｈレベルの出力信号を出力する。すなわち、遅延回路２１０の出力信号２１６はＨレベルとなり、状態Ｆに移行する。状態Ｆでは、論理回路１０９にＨレベルの信号が供給され、スイッチングレギュレータ２００は実施例１で説明したＰＷＭ制御モードでの動作を開始する。尚、ここでいうクロック信号とは、制御信号１１４を反転させた信号となる。

このように、遅延回路２１０によれば、ＰＦＭ制御モードからＰＷＭ制御モードに遷移する際に、インダクタ電流連続モードを検知したのち、ＰＷＭ／ＰＦＭ切替回路１１０の出力信号を所定時間遅延させる。そして、スイッチングレギュレータ２００をＰＦＭ制御モードで所定時間動作させ、通常負荷における状態が定常状態となってから動作モードをＰＷＭ制御モードに切り替えることができる。

また、ＰＷＭ制御モードにおいては、短いオン時間によるスイッチング動作を繰り返すため、長い周期でのスイッチング動作を行う場合に比べ、出力電圧におけるリプル電圧を低減できる。

なお、本実施例における遅延回路２１０の遅延時間は、動作モードがＰＷＭ制御モードからＰＦＭ制御モードに切り替わる場合には、負荷過渡による出力電圧のリンギングなど、出力電圧の変動により不要な動作モードの切り替えを繰り返さない程度に設定することが望ましい。また、動作モードをＰＦＭ制御モードからＰＷＭ制御モードに切り替える場合は、ＰＷＭ制御モードへの移行を妨げない程度に設定することが望ましい。

以上に説明したように、本発明では、ＰＷＭ制御モード時とＰＦＭ制御モード時において共通の誤差増幅回路と比較回路を使用しているため、回路素子のオフセット電圧の誤差により生じる出力電圧の変動をなくすことができ、さらに回路点数の増加を防止し、低消費電力で動作可能なスイッチングレギュレータを提供することができる。

さらに、ＰＦＭ制御モード時に発振回路の動作を停止させることにより、さらなる低消費電力化を実現できる。

また、本発明では遅延回路を設けたことにより、動作モードを切り替えた直後の不安定な動作を回避し、動作が定常状態となってから動作モードの切り替えを行うことができる。

さらに、本発明では、ＰＦＭ制御モード時のオン時間をＰＷＭ制御モード時のオン時間よりも長くすることにより、ＰＷＭ制御モードからＰＦＭ制御モードへ、あるいはＰＦＭ制御モードからＰＷＭ制御モードへの切り替えを不要に繰り返すことがなく、ヒステリシス特性を持ったような切り替え動作を行うことができる。

以上、各実施例に基づき本発明の説明を行ってきたが、上記実施例にあげた構成、その他の要素との組み合わせなど、ここで示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することが可能であり、その応用形態に応じて適切に定めることができる。

本発明は、ＰＷＭ制御モードとＰＦＭ制御モードを有するスイッチングレギュレータに応用することができる。

実施例１のスイッチングレギュレータ１００の回路構成図である。ＰＷＭ制御モードにおけるスイッチングレギュレータ１００の動作波形図である。ＰＦＭ制御モードにおけるスイッチングレギュレータ１００の動作波形図である。本発明の実施例２のスイッチングレギュレータ２００の回路構成図である。スイッチングレギュレータ２００の動作モードがＰＷＭ制御モードからＰＦＭ制御モードに切り替わったときの状態を説明する図である。スイッチングレギュレータ２００の動作モードがＰＦＭ制御モードからＰＷＭ制御モードに切り替わったときの状態を説明する図である。

符号の説明

１００、２００スイッチングレギュレータ
１０１分圧部
１０２、１０４比較電圧
１０３誤差増幅回路
１０５スロープ回路
１０６マルチプレクサ
１０７比較回路
１０８発振回路
１０９論理回路
１１０ＰＷＭ／ＰＦＭ切替回路
１１１スイッチングトランジスタ
１１２インダクタ
１１３出力コンデンサ
１１５整流ダイオード
２１０遅延回路
２１４、２１５カウンタ回路

Claims

ＰＷＭ制御モードと、ＰＦＭ制御モードと、前記ＰＷＭ制御モードと前記ＰＦＭ制御モードを切り替える切替手段とを有するスイッチングレギュレータにおいて、
出力電圧に比例した電圧と、第一の比較電圧との誤差を増幅する誤差増幅回路と、
スロープ信号を生成するスロープ回路と、
前記ＰＦＭ制御モードにおけるオン時間を決定する第二の比較電圧源と、
前記第二の比較電圧と、前記誤差増幅回路の出力電圧のいずれか一方を出力するマルチプレクサと、
前記スロープ回路の出力電圧と、前記マルチプレクサの出力電圧とを比較する比較回路と、
前記ＰＷＭ制御モードにおけるオンタイミングを決定する発振回路とを有するスイッチングレギュレータ。
前記ＰＦＭ制御モードにおけるオン時間が、前記ＰＷＭ制御モードにおけるオン時間よりも長いことを特徴とする請求項１に記載のスイッチングレギュレータ。
前記ＰＦＭ制御モードにおけるオン時間は、前記第二の比較電圧及び／または前記スロープ信号の傾斜により決定されることを特徴とする請求項２に記載のスイッチングレギュレータ。
前記ＰＦＭ動作モードにおいて、前記発振回路を停止させることを特徴とする請求項１ないし３のいずれか一項に記載のスイッチングレギュレータ。
当該スイッチングレギュレータは遅延手段を有し、
前記遅延手段は、前記切替手段からの出力を所定の期間遅延させることを特徴とする請求項１ないし４のいずれか一項に記載のスイッチングレギュレータ。
前記所定の期間は、当該スイッチングレギュレータが所定回数スイッチング動作を繰り返す期間であることを特徴とする請求項５に記載のスイッチングレギュレータ。