JP6932056B2 - スイッチングレギュレータ - Google Patents

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Description

本発明は、スイッチングレギュレータに関する。
図５に、従来のスイッチングレギュレータ５００の回路図を示す。
従来のスイッチングレギュレータ５００は、電源端子５０１と、接地端子５０２と、基準電圧源５１０と、誤差増幅回路５１１と、基準電圧源５１２と、ＰＦＭ比較回路５１３と、発振回路５１４と、ＰＭＯＳトランジスタ５３０と、ＮＭＯＳトランジスタ５３１と、インダクタ５４０と、容量５４１と、抵抗５４３及び５４４と、出力端子５４２と、電流電圧変換回路５２０、スロープ電圧生成回路５２１、ＰＷＭ比較回路５２２、制御回路５２３、及び逆流検出回路５２４からなるＰＷＭ変換回路５５０とを備え、これらが図示のように接続されて構成されている（例えば、特許文献１参照）。
このような構成によって負帰還ループが機能し、スイッチングレギュレータ５００は、出力端子５４２の電圧を抵抗５４３と抵抗５４４とで分圧した電圧ＶＦＢが基準電圧源５１０の基準電圧ＶＲＥＦ１と等しくなるように動作して、出力端子５４２に所定の出力電圧ＶＯＵＴを生成する。
従来のスイッチングレギュレータ５００では、ＰＦＭ比較回路５１３が誤差増幅回路５１１の出力である誤差電圧ＶＥＲＲと基準電圧源５１２の基準電圧ＶＲＥＦ２とを比較し、その出力である比較結果信号ＣＭＰＦにより発振回路５１４をイネーブル又はディスエーブルさせてＰＷＭ動作とＰＦＭ動作を切り替える方式を採用することにより、出力端子５４２に接続される外部の負荷５０に流れる負荷電流ＩＯＵＴが小さいときにＰＦＭ動作に移行し、電力変換効率を向上させることを可能としている。
特開２０１０−６８６７１号公報
しかしながら、上記のような従来のスイッチングレギュレータ５００では、ＰＦＭ動作中に負荷電流ＩＯＵＴが急増すると出力電圧ＶＯＵＴが大きく低下するという課題があった。
この原因は、一般に、スイッチングレギュレータにおける誤差増幅回路のゲインは非常に大きく設定されることから、ＰＦＭ動作中、誤差増幅回路５１１の出力である誤差電圧ＶＥＲＲが０Ｖまで低下するためである。誤差電圧ＶＥＲＲが０Ｖまで低下してしまうことから、誤差電圧ＶＥＲＲが０Ｖから基準電圧ＶＲＥＦ２を超えてＰＷＭ動作するまでに大幅な遅延が発生し、この間に出力電圧ＶＯＵＴが大きく低下することとなる。
かかる原因について、以下、図６の波形図を用いて詳細に説明する。
図６は、従来のスイッチングレギュレータ５００における負荷電流ＩＯＵＴ、ＰＭＯＳトランジスタ５３０のドレインから出力される電圧ＶＳＷ、インダクタ５４０に流れるインダクタ電流ＩＬ、出力電圧ＶＯＵＴ、電圧ＶＦＢ、誤差電圧ＶＥＲＲ、比較結果信号ＣＭＰＦの波形を示している。また、電圧ＶＦＢの波形に重ねて、基準電圧ＶＲＥＦ１を一点差線で示し、誤差電圧ＶＥＲＲの波形に重ねて、基準電圧ＶＲＥＦ２を一点差線で、０Ｖを点線で示している。
時刻ｔ０では、比較結果信号ＣＭＰＦがハイレベルとなっており、スイッチングレギュレータ５００は、ＰＦＭ動作している。よって、ＰＭＯＳトランジスタ５３０及びＮＭＯＳトランジスタ５３１は、スイッチング動作を停止してオフしている。この状態で、時刻ｔ０において負荷電流ＩＯＵＴが急増すると、これに従い、出力電圧ＶＯＵＴが低下していき、電圧ＶＦＢも低下していく。そして、電圧ＶＦＢが基準電圧ＶＲＥＦ１を下回ると、誤差電圧ＶＥＲＲが０Ｖから上昇し始める。その後、時刻ｔ１において、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ２を上回ると、比較結果信号ＣＭＰＦがローレベルに反転する。これにより、ＰＭＯＳトランジスタ５３０及びＮＭＯＳトランジスタ５３１がスイッチング動作を開始し、インダクタ電流ＩＬが流れて出力電圧ＶＯＵＴが上昇に転じる。このように、時刻ｔ０から時刻ｔ１まで、すなわち、負荷電流ＩＯＵＴが急増してからＰＭＯＳトランジスタ５３０及びＮＭＯＳトランジスタ５３１がスイッチング動作を開始するまでに遅延時間ＤＴが発生する。したがって、出力電圧ＶＯＵＴが大きく低下することとなる。
本発明は、以上のような課題を解決するためになされたものであり、ＰＦＭ動作中に負荷電流が急増しても、出力電圧の大幅な低下を抑制することが可能なスイッチングレギュレータを提供することを目的とする。
本発明のスイッチングレギュレータは、電源端子に供給される電源電圧から出力端子に所定の出力電圧を生成するスイッチングレギュレータであって、一端が前記出力端子に接続されたインダクタと、前記電源端子と前記インダクタの他端との間に接続されたスイッチング素子と、前記出力電圧に基づく電圧と第１の基準電圧との差を増幅し、第１の誤差電圧を出力する第１の誤差増幅回路と、第１の入力ノードに入力される前記第１の誤差電圧と第２の入力ノードに入力される第２の基準電圧とに基づき出力ノードに第２の誤差電圧を生成するクランプ回路と、第１の入力端子に入力される前記第２の誤差電圧と第２の入力端子に入力される前記第２の基準電圧とを比較し、第１のレベルまたは第２のレベルの比較結果信号を出力するＰＦＭ比較回路と、前記比較結果信号が前記第１のレベルのとき所定周波数のクロック信号を出力し、前記比較結果信号が前記第２のレベルのとき前記クロック信号の出力を停止する発振回路と、前記第２の誤差電圧と前記発振回路の出力とに基づいて前記スイッチング素子を所望のパルス幅でオン・オフするＰＷＭ変換回路とを備え、前記クランプ回路は、入力が前記第１の入力ノードに接続され、出力が前記出力ノードに接続されたバッファ回路と、一端が前記出力ノードに接続され、定電圧を発生する定電圧発生部と、前記定電圧発生部の他端の電圧と前記第２の基準電圧との差を増幅する第２の誤差増幅回路と、第２の電源端子と前記第１の入力ノードとの間に接続され、ゲートが前記第２の誤差増幅回路の出力に接続されたＭＯＳトランジスタとを有し、前記第２の誤差電圧の下限値を前記第２の基準電圧の電圧値から前記定電圧を減算した電圧値にクランプすることを特徴とする。
本発明のスイッチングレギュレータによれば、ＰＦＭ比較回路の第１の入力端子に入力される第２の誤差電圧の下限値が第２の基準電圧の電圧値から所定の電圧値を減算した電圧値にクランプされる。すなわち、ＰＦＭ比較回路の第１の入力端子に入力される電圧の下限値を０Ｖよりも第２の基準電圧に近い電圧に設定することができる。これにより、ＰＦＭ動作中に負荷電流が急増した場合でもＰＦＭ動作からＰＷＭ動作へ短時間で移行できる。したがって、出力電圧が大幅に低下することを抑制することが可能となる。
本発明の第１の実施形態のスイッチングレギュレータを示す回路図である。 図１に示すスイッチングレギュレータの各ノードの信号波形を示す図である。 本発明の第２の実施形態のスイッチングレギュレータを示す回路図である。 図１及び図２に示すバッファ回路の一具体例を示す回路図である。 従来のスイッチングレギュレータの回路図である。 図５のスイッチングレギュレータの各ノードの信号波形を示す図である。
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の第１の実施形態のスイッチングレギュレータ１００の回路図である。
本実施形態のスイッチングレギュレータ１００は、電源電圧ＶＤＤ１が供給される電源端子１０１と、電源電圧ＶＤＤ２が供給される電源端子１０２と、接地端子１０３と、基準電圧源１１０と、誤差増幅回路１１１と、基準電圧源１１２と、ＰＦＭ比較回路１１３と、発振回路１１４と、ＰＭＯＳトランジスタ１３０（「スイッチング素子」ともいう）と、ＮＭＯＳトランジスタ１３１（「同期整流素子」ともいう）と、インダクタ１４０と、容量１４１と、抵抗１４３及び１４４と、出力端子１４２と、電流電圧変換回路１２０、スロープ電圧生成回路１２１、ＰＷＭ比較回路１２２、制御回路１２３、及び逆流検出回路１２４からなるＰＷＭ変換回路１５０と、クランプ回路１６０とを備えている。
クランプ回路１６０は、入力が入力ノードＮＩ１に接続されたバッファ回路１６１と、一端がバッファ回路の出力及び出力ノードＮＯに接続された定電圧発生部１６２と、反転入力端子が定電圧発生部１６２の他端に接続され、非反転入力端子が入力ノードＮＩ２に接続された誤差増幅回路１６３と、ゲートが誤差増幅回路１６３の出力に接続され、ドレインが電源端子１０２に接続され、ソースが入力ノードＮＩ１に接続されたＮＭＯＳトランジスタ１６４とを有している。
基準電圧源１１０は、一端が誤差増幅回路１１１の非反転入力端子に接続され、他端が接地端子１０３に接続されている。誤差増幅回路１１１は、反転入力端子が抵抗１４３と抵抗１４４との接続点に接続され、出力がクランプ回路１６０の入力ノードＮＩ１に接続されている。クランプ回路１６０は、入力ノードＮＩ１が誤差増幅回路１１１の出力に接続され、入力ノードＮＩ２が基準電圧源１１２の一端に接続され、出力ノードＮＯがＰＦＭ比較回路１１３の反転入力端子及びＰＷＭ比較回路１２２の反転入力端子に接続されている。基準電圧源１１２の一端は、ＰＦＭ比較回路１１３の非反転入力端子に接続され、他端は接地端子１０３に接続されている。ＰＦＭ比較回路１１３は、出力が発振回路１１４の入力に接続されている。発振回路１１４は、出力が制御回路１２３の入力に接続されている。
スロープ電圧生成回路１２１は、入力が電流電圧変換回路１２０の出力に接続され、出力がＰＷＭ比較回路１２２の非反転入力端子に接続されている。ＰＷＭ比較回路１２２は、出力が制御回路１２３の入力に接続されている。ＰＭＯＳトランジスタ１３０は、ソースが電源端子１０１及び電流電圧変換回路１２０の入力に接続され、ゲートが制御回路１２３の出力に接続され、ドレインがインダクタ１４０の一端、逆流検出回路１２４の非反転入力端子、及びＮＭＯＳトランジスタ１３１のドレインに接続されている。ＮＭＯＳトランジスタ１３１は、ゲートが制御回路１２３の出力に接続され、ソースが接地端子１０３に接続されている。逆流検出回路１２４は、反転入力端子が接地端子１０３に接続され、出力が制御回路１２３の入力に接続されている。
インダクタ１４０は、他端が容量１４１の一端、抵抗１４３の一端、及び出力端子１４２に接続されている。容量１４１の他端は、接地端子１０３に接続されている。抵抗１４４の他端は、接地端子１０３に接続されている。
以下、上記のように構成されたスイッチングレギュレータ１００の動作について説明する。
誤差増幅回路１１１は、出力端子１４２の出力電圧ＶＯＵＴを抵抗１４３と抵抗１４４とで分圧した電圧ＶＦＢと基準電圧源１１０の基準電圧ＶＲＥＦ１とを比較して、誤差電圧ＶＥＲＲ１を出力する。
クランプ回路１６０は、入力ノードＮＩ１に入力される誤差電圧ＶＥＲＲ１と入力ノードＮＩ２に入力される基準電圧源１１２の基準電圧ＶＲＥＦ２とに基づき、出力ノードＮＯに誤差電圧ＶＥＲＲ２を生成する。具体的には、バッファ回路１６１の出力インピーダンスが誤差増幅回路１１１の出力インピーダンスよりも低く設定されており、バッファ回路１６１は、誤差電圧ＶＥＲＲ１に比例した誤差電圧ＶＥＲＲ２を出力ノードＮＯに生成する。定電圧発生部１６２は、定電圧ＶＯＳを生成する。誤差増幅回路１６３は、誤差電圧ＶＥＲＲ２に定電圧ＶＯＳを加算した電圧ＶＭと基準電圧ＶＲＥＦ２とを比較してＮＭＯＳトランジスタ１６４のゲートに出力電圧を入力する。これにより、クランプ回路１６０は、電圧ＶＭが基準電圧ＶＲＥＦ２よりも小さいとき、誤差電圧ＶＥＲＲ２を基準電圧ＶＲＥＦ２よりも定電圧ＶＯＳ分低い電圧にクランプする。
電流電圧変換回路１２０は、ＰＭＯＳトランジスタ１３０のソース電流を電圧に変換し、スロープ電圧生成回路１２１に出力する。スロープ電圧生成回路１２１は、電流電圧変換回路１２０の出力にノコギリ波を加算し、電圧ＶＣＳを出力する。ＰＷＭ比較回路１２２は、誤差電圧ＶＥＲＲ２と電圧ＶＣＳとを比較し、比較結果信号ＣＭＰＷを制御回路１２３に出力する。
ＰＦＭ比較回路１１３は、基準電圧源１１２の基準電圧ＶＲＥＦ２と誤差電圧ＶＥＲＲ２とを比較し、比較結果信号ＣＭＰＦを発振回路１１４に出力する。発振回路１１４は、比較結果信号ＣＭＰＦがローレベルのとき、所定の周波数で発振し（イネーブルされ）、出力信号ＣＬＫとしてクロック信号を出力する。また、発振回路１１４は、比較結果信号ＣＭＰＦがハイレベルのとき、発振を停止し（ディスエーブルされ）、出力信号ＣＬＫをローレベルに固定する。
逆流検出回路１２４は、ＮＭＯＳトランジスタ１３１のドレイン電圧とソース電圧とを比較し、ドレイン電圧がソース電圧より高くなると、逆電流検出信号を制御回路１２３に出力する。
制御回路１２３は、入力された各信号に従って、ＰＭＯＳトランジスタ１３０とＮＭＯＳトランジスタ１３１のオン・オフを制御する。
インダクタ１４０と容量１４１は、ＰＭＯＳトランジスタ１３０のドレインから出力される電圧ＶＳＷを平滑する。
このような回路構成によって負帰還ループが機能し、スイッチングレギュレータ１００は、電圧ＶＦＢが基準電圧ＶＲＥＦ１と等しくなるように動作して、出力端子１４２に出力電圧ＶＯＵＴを生成する。
スイッチングレギュレータ１００では、出力端子１４２に接続される負荷１０に流れる負荷電流ＩＯＵＴの大きさによって、以下のように、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）動作とＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）動作が切り替わる。
負荷電流が大きい場合、出力電圧ＶＯＵＴの低下を補うように誤差電圧ＶＥＲＲ１、すなわち、誤差電圧ＶＥＲＲ２が上昇する。したがって、誤差電圧ＶＥＲＲ２が基準電圧ＶＲＥＦ２よりも定常的に大きくなり、発振回路１１４は、出力信号ＣＬＫとして所定周波数のクロック信号を出力し続ける。このクロック信号の立ち上がりに同期して、ＰＷＭ変換回路１５０は、ＰＭＯＳトランジスタ１３０をオンさせ、ＮＭＯＳトランジスタ１３１をオフさせる。このとき、ＰＭＯＳトランジスタ１３０のオン時間を制御する信号のパルス幅は、ＰＷＭ変換回路１５０により決定される。このように、負荷電流ＩＯＵＴが大きい場合には、スイッチングレギュレータ１００は、ＰＷＭ動作となる。
その後、上述の状態から、負荷電流ＩＯＵＴが小さくなった場合、負荷電流ＩＯＵＴが小さくなってすぐの時点では、誤差電圧ＶＥＲＲ２が基準電圧ＶＲＥＦ２よりも定常的に大きい状態が続いている。しかし、負荷電流ＩＯＵＴが小さくなっていることから、負荷電流ＩＯＵＴによる出力電圧ＶＯＵＴの低下が少ないため、ＰＭＯＳトランジスタ１３０をオンさせることによる出力電圧ＶＯＵＴの上昇が大きくなる。したがって、この出力電圧ＶＯＵＴの上昇を補うように誤差電圧ＶＥＲＲ２が低下し、基準電圧ＶＲＥＦ２よりも低い電圧値となる。よって、ＰＭＯＳトランジスタ１３０がオフとなり、出力電圧ＶＯＵＴは、低下していく。
そして、誤差電圧ＶＥＲＲ２が上昇していき基準電圧ＶＲＥＦ２よりも大きくなると、発振回路１１４は、出力信号ＣＬＫとしてクロック信号を出力する。このクロック信号の立ち上がりに同期して、ＰＷＭ変換回路１５０は、ＰＭＯＳトランジスタ１３０をオンさせ、ＮＭＯＳトランジスタ１３１をオフさせる。このとき、負荷電流ＩＯＵＴが小さいことから、ＰＭＯＳトランジスタ１３０がオンしたことにより、出力電圧ＶＯＵＴがすぐに所望の電圧値を上回るため、誤差電圧ＶＥＲＲ２は低下する。すると、ＰＷＭ変換回路１５０は、ＰＭＯＳトランジスタ１３０をオフさせ、ＮＭＯＳトランジスタ１３１をオンさせる。また、発振回路１１４は、出力信号ＣＬＫをローレベルに固定する。このように、負荷電流ＩＯＵＴが小さい場合には、発振回路１１４は、発振と停止とを繰り返す。すなわち、スイッチングレギュレータ１００は、ＰＦＭ動作となる。
このようにして、本実施形態のスイッチングレギュレータ１００は、負荷電流ＩＯＵＴが小さいときにＰＦＭ動作に移行し、電力変換効率を向上させることができる。
かかる本実施形態のスイッチングレギュレータ１００の特徴的な構成を説明するため、以下、スイッチングレギュレータ１００がＰＦＭ動作しているときに、負荷電流ＩＯＵＴが急増した場合の回路動作について詳述する。
図２は、本実施形態のスイッチングレギュレータ１００における負荷電流ＩＯＵＴ、電圧ＶＳＷ、インダクタ１４０に流れるインダクタ電流ＩＬ、出力電圧ＶＯＵＴ、電圧ＶＦＢ、誤差電圧ＶＥＲＲ２、比較結果信号ＣＭＰＦの波形を示している。また、電圧ＶＦＢの波形に重ねて、基準電圧ＶＲＥＦ１を一点差線で示し、誤差電圧ＶＥＲＲ２の波形に重ねて、基準電圧ＶＲＥＦ２を一点差線で、０Ｖを点線で示している。
時刻ｔ０では、比較結果信号ＣＭＰＦがハイレベルとなっており、スイッチングレギュレータ１００は、ＰＦＭ動作している。よって、ＰＭＯＳトランジスタ１３０及びＮＭＯＳトランジスタ１３１は、スイッチング動作を停止してオフしている。このとき、電圧ＶＦＢが基準電圧ＶＲＥＦ１より高いことから、誤差増幅回路１１１は、誤差電圧ＶＥＲＲ１として低い電圧（０Ｖ）を出力しようとする。しかし、上述のとおり、クランプ回路１６０は、電圧ＶＭが基準電圧ＶＲＥＦ２より小さくなると、誤差電圧ＶＥＲＲ２を基準電圧ＶＲＥＦ２よりも定電圧ＶＯＳ分低い電圧にクランプするため、誤差電圧ＶＥＲＲ２（誤差電圧ＶＥＲＲ１）は、基準電圧ＶＲＥＦ２よりも低く、０Ｖよりも高い電圧となっている。
上述の状態で、時刻ｔ０において負荷電流ＩＯＵＴが急増すると、これに従い、出力電圧ＶＯＵＴが低下していき、電圧ＶＦＢも低下していく。そして、電圧ＶＦＢが基準電圧ＶＲＥＦ１を下回ると、誤差電圧ＶＥＲＲ２は、基準電圧よりも定電圧ＶＯＳ分低い電圧から上昇し始める。
その後、時刻ｔ１において、誤差電圧ＶＥＲＲ２が基準電圧ＶＲＥＦ２を上回ると、比較結果信号ＣＭＰＦがローレベルに反転する。これにより、ＰＭＯＳトランジスタ１３０及びＮＭＯＳトランジスタ１３１がスイッチング動作を開始し、インダクタ電流ＩＬが流れて出力電圧ＶＯＵＴが上昇に転じる。
このように、本実施形態のスイッチングレギュレータ１００は、誤差電圧ＶＥＲＲ２の下限値が基準電圧ＶＲＥＦ２の電圧値から定電圧ＶＯＳ分を減算した電圧値にクランプされるように動作することにより、時刻ｔ０から時刻ｔ１まで、すなわち、ＰＦＭ動作中に負荷電流ＩＯＵＴが急増してからＰＷＭ動作に移行するまでに遅延時間ＤＴを短縮することができる。したがって、出力電圧ＶＯＵＴが大きく低下することを抑制することが可能となる。
次に、図３を参照して、本発明の第２の実施形態のスイッチングレギュレータ２００について説明する。
本実施形態のスイッチングレギュレータ２００は、第１の実施形態のスイッチングレギュレータ１００のクランプ回路１６０において、誤差増幅回路１６３の反転入力端子と出力ノードＮＯとの間に接続されていた定電圧発生部１６２が削除され、代わりに、バッファ回路１６１の出力と出力ノードＮＯとの間に定電圧発生部２６２が接続された構成となっている。その他の構成については、図１のスイッチングレギュレータ１００と同一であるため、同一の構成要素には同一符号を付し、重複する説明は適宜省略する。
上述の構成により、本実施形態のスイッチングレギュレータ２００も、第１の実施形態のスイッチングレギュレータ１００と同様、誤差電圧ＶＥＲＲ２の下限値が基準電圧ＶＲＥＦ２の電圧値から定電圧ＶＯＳ分を減算した電圧値にクランプされるように動作する。これにより、ＰＦＭ動作中に負荷電流ＩＯＵＴが急増した場合でも、負荷電流ＩＯＵＴが急増してからＰＷＭ動作に移行するまでの遅延時間ＤＴを短縮し、出力電圧ＶＯＵＴが大きく低下することを抑制することができる。
図４は、第１及び第２の実施形態におけるバッファ回路１６１の位置具体例を示している。バッファ回路１６１は、ドレインが電源端子１０２に接続され、ソースがクランプ回路１６０の出力ノードＮＯに接続され、ゲートがクランプ回路１６０の入力ノードＮＩ１に接続されＮＭＯＳトランジスタ１６１ｔと、出力ノードＮＯと接地端子１０３との間に接続された定電流源１６１ｃとにより構成されている。すなわち、バッファ回路１６１は、ソースフォロワ回路で構成されている。
かかる構成によれば、少ない素子数で出力インピーダンスの低いバッファ回路を実現することができる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態において、定電圧発生部１６２、２６２は、定電圧が生成可能であれば、その構成は特に限定されない。
また、上記実施形態においては、電流モード制御方式のスイッチングレギュレータを例として説明したが、本発明は、電圧モード制御方式のスイッチングレギュレータにも適用可能である。
また、上記実施形態においては、スイッチング素子及び同期整流素子としてＭＯＳトランジスタを用いた例を説明したが、バイポーラトランジスタ等を用いてもよい。
また、上記実施形態においては、同期整流方式のスイッチングレギュレータを例として説明したが、本発明は、ダイオード整流方式のスイッチングレギュレータにも適用可能である。なお、ダイオード整流方式とした場合は、逆流検出回路は不要である。
１００、２００ スイッチングレギュレータ
１０１、１０２、５０１ 電源端子
１０３、５０２ 接地端子
１１０、１１２、５１０、５１２ 基準電圧源
１１１、１６３、５１１ 誤差増幅回路
１１３、５１３ ＰＦＭ比較回路
１１４、５１４ 発振回路
１２０、５２０ 電流電圧変換回路
１２１、５２１ スロープ電圧生成回路
１２２、５２２ ＰＷＭ比較回路
１２３、５２３ 制御回路
１２４、５２４ 逆流検出回路
１３０、５３０ ＰＭＯＳトランジスタ
１３１、１６４、５３１ ＮＭＯＳトランジスタ
１４０、５４０ インダクタ
１４１、５４１ 容量
１４２、５４２ 出力端子
１４３、１４４、５４３、５４４ 抵抗
１５０、５５０ ＰＷＭ変換回路
１６０ クランプ回路
１６１ バッファ回路
１６２、２６２ 定電圧発生部

Claims (4)

  1. 第１の電源端子に供給される電源電圧から出力端子に所定の出力電圧を生成するスイッチングレギュレータであって、
    一端が前記出力端子に接続されたインダクタと、
    前記第１の電源端子と前記インダクタの他端との間に接続されたスイッチング素子と、
    前記出力電圧に基づく電圧と第１の基準電圧との差を増幅し、第１の誤差電圧を出力する第１の誤差増幅回路と、
    第１の入力ノードに入力される前記第１の誤差電圧と第２の入力ノードに入力される第２の基準電圧とに基づき出力ノードに第２の誤差電圧を生成するクランプ回路と、
    第１の入力端子に入力される前記第２の誤差電圧と第２の入力端子に入力される前記第２の基準電圧とを比較し、第１のレベルまたは第２のレベルの比較結果信号を出力するＰＦＭ比較回路と、
    前記比較結果信号が前記第１のレベルのとき所定周波数のクロック信号を出力し、前記比較結果信号が前記第２のレベルのとき前記クロック信号の出力を停止する発振回路と、
    前記第２の誤差電圧と前記発振回路の出力とに基づいて前記スイッチング素子を所望のパルス幅でオン・オフするＰＷＭ変換回路とを備え、
    前記クランプ回路は、入力が前記第１の入力ノードに接続され、出力が前記出力ノードに接続されたバッファ回路と、
    一端が前記出力ノードに接続され、定電圧を発生する定電圧発生部と、
    前記定電圧発生部の他端の電圧と前記第２の基準電圧との差を増幅する第２の誤差増幅回路と、
    第２の電源端子と前記第１の入力ノードとの間に接続され、ゲートが前記第２の誤差増幅回路の出力に接続されたＭＯＳトランジスタとを有し、
    前記第２の誤差電圧の下限値を前記第２の基準電圧の電圧値から前記定電圧を減算した電圧値にクランプすることを特徴とするスイッチングレギュレータ。
  2. 前記定電圧発生部は、前記第２の誤差増幅回路の前記定電圧発生部の他端の電圧が入力される端子と前記出力ノードとの間に接続されていることを特徴とする請求項１に記載のスイッチングレギュレータ。
  3. 前記定電圧発生部は、前記バッファ回路の出力と前記出力ノードとの間に接続されていることを特徴とする請求項１に記載のスイッチングレギュレータ。
  4. 前記バッファ回路は、ソースフォロワ回路で構成されていることを特徴とする請求項１乃至３のいずれか一項に記載のスイッチングレギュレータ。
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