JP2010288334A - スイッチング電源装置及び半導体装置 - Google Patents

Abstract

【課題】間欠発振動作の１周期におけるスイッチング回数が１回のみの場合であっても、補助電源電圧が許容最低電圧値まで低下することを抑制する。
【解決手段】本発明に係るスイッチング電源装置５０は、１次巻線１ａ、２次巻線１ｂ、及び補助巻線１ｃを有するトランス１と、１次巻線１ａに直列に接続されたスイッチング素子８と、２次巻線１ｂに誘起される交流電圧から直流の出力電圧ＶＯＵＴを生成する出力電圧生成回路２と、補助巻線１ｃに誘起される交流電圧から補助電源電圧Ｖｃｃを生成する補助電源電圧生成回路３と、補助電源電圧Ｖｃｃを用いて動作する制御回路９Ａとを備える。制御回路９Ａは、スイッチング素子８を駆動する駆動回路１７と、間欠動作時において補助電源電圧Ｖｃｃが小さい場合、スイッチング素子８に流れる電流のピークが通常モード時より小さくなるように駆動回路１７を制御するピーク電流制御回路１５Ａとを備える。
【選択図】図１

Description

本発明は、軽負荷時にスイッチング素子を間欠発振動作させる機能を有するスイッチング電源装置、及び半導体装置に関する。

負荷に安定した直流電圧を供給するスイッチング電源装置において、一般に、軽負荷時の電源効率を向上させるために、軽負荷時にスイッチング素子のスイッチング動作を間欠的に停止させる間欠発振動作が知られている。この間欠発振動作では、スイッチング素子がスイッチング動作を行わない停止期間を間欠的に配置することにより、単位時間当たりのスイッチング回数を少なくする。これにより、スイッチング損失を低減できる。また、負荷が軽くなればなるほどこの停止期間が長くなるように制御される。

しかしながら、待機時等の負荷が軽い状態において、停止期間が長くなると、制御回路に電流を供給する補助電源電圧が、制御回路の動作を維持できる最低電圧値まで低下してしまう。これにより、制御回路の動作停止、及び制御回路における消費電力の増加等の問題を引き起こす場合がある。そのため、補助電源電圧が、制御回路の動作を維持できる最低電圧値まで低下してしまうことを防止する必要がある。

まず、従来のスイッチング電源装置における間欠発振動作について、図面を用いて説明する。

図１７は、従来例のスイッチング電源装置１００の構成例を示すブロック図である。
このスイッチング電源装置１００は、１次巻線１０１ａ、２次巻線１０１ｂ、及び補助巻線１０１ｃを有するトランス１０１を備えるフライバック型電源である。

１次巻線１０１ａにはスイッチング電源制御用の半導体装置１０６に含まれるスイッチング素子１０８が直列接続される。この１次巻線１０１ａ及びスイッチング素子１０８に入力電圧ＶＩＮｐが印加される。スイッチング素子１０８が制御回路１０９によってスイッチング制御されることにより、トランス１０１の１次巻線１０１ａから２次巻線１０１ｂへ電力が伝達される。

スイッチング素子１０８のスイッチング動作によってトランス１０１の２次巻線１０１ｂ及び補助巻線１０１ｃにそれぞれ交流電圧が誘起される。２次巻線１０１ｂに誘起された交流電圧は、ダイオード１０２ａ及びコンデンサ１０２ｂで構成される出力電圧生成回路１０２によって整流及び平滑化されることにより出力電圧ＶＯＵＴｐが生成される。この出力電圧ＶＯＵＴｐは、負荷１０７に供給される。

また、この出力電圧ＶＯＵＴｐは、出力電圧検出回路１０４によって検出される。この出力電圧検出回路１０４は、検出した出力電圧ＶＯＵＴｐのレベルに応じたフィードバック信号ＦＢ＿Ｓｐを制御回路１０９にフィードバックする。これにより、スイッチング素子１０８のスイッチング動作が制御されることにより、負荷１０７に供給するエネルギーが調整される。よって、出力電圧ＶＯＵＴｐが一定の電圧に安定化される。

また、補助巻線１０１ｃにも交流電圧が誘起される。この交流電圧を、ダイオード１０３ａ及びコンデンサ１０３ｂで構成される補助電源電圧生成回路１０３が整流及び平滑化することにより、制御回路１０９に電流を供給する補助電源電圧Ｖｃｃｐを生成する。

図１８は、図１７に示したスイッチング電源装置１００に使用される従来例の半導体装置１０６の構成例を示すブロック図である。

図１８に示す半導体装置１０６は、スイッチング素子１０８と制御回路１０９とを含む。制御回路１０９は、起動用定電流源１１０と、レギュレータ１１１と、起動制御回路１１２と、フィードバック信号制御回路１１３と、発振回路１１７ａと、ＡＮＤ回路１１７ｂと、フリップフロップ回路１１７ｃと、ＮＡＮＤ回路１１７ｄと、ゲートドライバ１１８と、素子電流検出回路１２１と、素子電流検出用比較回路１２２と、間欠発振制御用比較回路１３１と、基準電圧源１３２とを含む。

フィードバック信号制御回路１１３は、図１７に示す出力電圧検出回路１０４から出力されるフィードバック信号ＦＢ＿Ｓｐに応じた電圧信号であるフィードバック制御信号Ｖｅａｏｐを出力する。具体的には、フィードバック信号制御回路１１３は、負荷１０７が重くなったとき（出力電圧ＶＯＵＴｐの低下に応じてフィードバック信号ＦＢ＿Ｓｐが小さくなったとき）に、フィードバック制御信号Ｖｅａｏｐのレベルを高くし、逆に負荷１０７が軽くなったとき（出力電圧ＶＯＵＴｐの上昇に応じてフィードバック信号ＦＢ＿Ｓｐが大きくなったとき）にフィードバック制御信号Ｖｅａｏｐのレベルを低くする。

素子電流検出用比較回路１２２は、このフィードバック制御信号Ｖｅａｏｐと、素子電流検出回路１２１から出力される、スイッチング素子１０８に流れる素子電流ＩＤｐに応じた電圧信号である素子電流検出信号ＶＤ＿Ｓｐとを比較する。スイッチング素子１０８がターンオンした後に、素子電流検出信号ＶＤ＿Ｓｐがフィードバック制御信号Ｖｅａｏｐまで高くなると、素子電流検出用比較回路１２２はフリップフロップ回路１１７ｃのリセット端子Ｒに出力する信号Ｓ＿ｉｄｐｐのレベルをローレベルからハイレベルに切り換えることにより、スイッチング素子１０８をターンオフさせる。つまり、半導体装置１０６は、負荷１０７に応じて素子電流ＩＤｐの大きさを制御している。言い換えると、この半導体装置１０６は、スイッチング素子１０８のスイッチング動作の制御方式として、電流モードのＰＷＭ制御を採用している。

また、間欠発振制御用比較回路１３１は、フィードバック制御信号Ｖｅａｏｐと、基準電圧源１３２によって生成される基準電圧Ｖｒｐとを比較する。

基準電圧源１３２は、間欠発振制御用比較回路１３１をヒステリシス動作させるために、基準電圧Ｖｒｐとして下限基準電圧Ｖｒ１ｐと上限基準電圧Ｖｒ２ｐとを選択的に生成する。

ここで、このスイッチング電源装置１００における軽負荷時の動作について、図１９に示すタイミングチャートを用いて説明する。

図１９に示すように、時刻ｔ１ｐから負荷１０７が軽くなる。これにより、出力電圧ＶＯＵＴｐが増加することにより、フィードバック制御信号Ｖｅａｏｐが減少する。よって、素子電流検出用比較回路１２２が、信号Ｓ＿ｉｄｐｐのレベルをローレベルからハイレベルに切り換えるタイミングが早くなる。これにより、スイッチング素子１０８を流れる素子電流ＩＤｐのピーク値ＩＤＰｐが減少する。このように、従来のスイッチング電源装置１００は、連続発振動作において、出力電圧ＶＯＵＴｐが大きいほど、素子電流ＩＤｐのピーク値ＩＤＰｐが小さくなるように制御する。この制御に関する技術が、例えば、特許文献１に開示されている。

また、時刻ｔ２ｐにおいてフィードバック制御信号Ｖｅａｏｐが下限基準電圧Ｖｒ１ｐまで低くなると、間欠発振制御用比較回路１３１はＡＮＤ回路１１７ｂに出力する信号Ｓ＿ｉｎｔｐのレベルをハイレベルからローレベルに切り換える。この出力信号Ｓ＿ｉｎｔｐのレベルがローレベルである状態では、発振回路１１７ａから出力されるパルス信号ＣＬＯＣＫｐがＡＮＤ回路１１７ｂに入力されても、ＡＮＤ回路１１７ｂから出力されフリップフロップ回路１１７ｃのセット端子Ｓに入力される信号のレベルがローレベルに保持される。よって、時刻ｔ２ｐ〜ｔ３ｐの期間のように、スイッチング素子１０８がターンオンされずスイッチング動作が停止される。

その後、フィードバック制御信号Ｖｅａｏｐが上昇し、時刻ｔ３ｐにおいてフィードバック制御信号Ｖｅａｏｐが上限基準電圧Ｖｒ２ｐまで達すると、間欠発振制御用比較回路１３１の出力信号Ｓ＿ｉｎｔｐのレベルがローレベルからハイレベルに切り換わる。よって、時刻ｔ３ｐ〜ｔ４ｐの期間のように、スイッチング動作が再開される。

その後、再びフィードバック制御信号Ｖｅａｏｐが下限基準電圧Ｖｒ１ｐまで低くなると、時刻ｔ４ｐ〜ｔ５ｐの期間のように、スイッチング動作が停止される。

このように、間欠発振制御用比較回路１３１によって、スイッチング動作が停止される停止期間Ｔｏｆｆｐが間欠的に生じるように制御される。これにより、間欠発振動作が実現され、軽負荷時の電源効率が向上される。

次に、軽負荷時に間欠発振動作を行う従来のスイッチング電源装置１００において、制御回路に電流を供給する補助電源電圧の軽負荷時の挙動について説明する。

図１９に示したように、スイッチング素子１０８が間欠発振動作を行っている時の出力電圧ＶＯＵＴｐは、スイッチング動作が行われている発振期間Ｔｏｎｐには２次側へ電力が供給されるため上昇し、スイッチング動作が行われない停止期間Ｔｏｆｆｐには２次側への電力供給がストップしているため徐々に低下する。これと同様に、図１７に示す補助電源電圧生成回路１０３によって生成される補助電源電圧Ｖｃｃｐも発振期間中に上昇し、停止期間中に徐々に低下する。

ここで、待機時等の負荷１０７が軽い状態においては、スイッチング動作によって２次側に供給する電力が非常に小さいため、停止期間が長くなる。ところが、制御回路１０９における消費電力は負荷１０７が変化してもほとんど変化しないため、負荷１０７が極めて軽い状態であっても補助電源電圧Ｖｃｃｐは定常負荷時とほぼ同じ速度で低下する。そして、この停止期間中に、補助電源電圧Ｖｃｃｐが、制御回路１０９の動作を維持できる最低電圧値（以下、許容最低電圧値Ｖｃｃｕｖｐ）まで低下してしまうと、制御回路１０９によるスイッチング素子１０８の制御ができなくなり、且つ制御回路１０９の動作が停止する。これらにより、従来のスイッチング電源装置１００は、負荷１０７に必要とされる電力を供給できなくなってしまうという問題が生じる。

この問題を解決する方法として、例えば特許文献２記載のように、補助電源電圧Ｖｃｃｐが、許容最低電圧値Ｖｃｃｕｖｐまで低下したときに、制御回路への電流供給をスイッチング素子のドレインから供給するよう電流供給の経路を切り換える方法が知られている。

図２０は、特許文献２に示されたスイッチング電源装置に使用される半導体装置１０６Ａの構成例を示すブロック図である。この半導体装置１０６Ａは、レギュレータ１１１Ａの構成に特徴がある。比較回路１１９ａは、補助電源電圧Ｖｃｃｐが許容最低電圧値Ｖｃｃｕｖｐまで低下したことを検出する。半導体装置１０６は、補助電源電圧Ｖｃｃｐが許容最低電圧値Ｖｃｃｕｖｐまで低下したときに、レギュレータ１１１Ａに含まれるスイッチＳＷ＿Ａ、ＳＷ＿Ｂ、及びＳＷ＿Ｃを切り換えることにより、制御回路１０９Ａへの電流供給の経路を切り換える。この手法によって、補助電源電圧Ｖｃｃｐが、許容最低電圧値Ｖｃｃｕｖｐまで低下しても制御回路１０９Ａの動作停止を防止できる。

しかしながら、制御回路１０９Ａへの電流供給が補助電源電圧Ｖｃｃｐより高電位であるドレインから行われるため、制御回路１０９Ａにおける消費電力が大幅に悪化してしまう。

また、補助電源電圧Ｖｃｃｐの低下を抑制する方法として、トランス１０１の補助巻線１０１ｃの巻数を増やす方法、又は、図１７における補助電源電圧生成回路１０３のコンデンサ１０３ｂの容量を大きくする方法が考えられる。

しかしながら、負荷１０７がさらに軽くなり、停止期間がより長くなった場合には、同様に補助電源電圧Ｖｃｃｐが許容最低電圧値Ｖｃｃｕｖｐまで低下してしまう。これに加え、補助巻線１０１ｃの巻数を増やすと、定常動作時の補助電源電圧Ｖｃｃｐが高くなる。これにより、例えば補助電源電圧Ｖｃｃｐのレベルを利用して過電圧保護実現している場合などは、この過電圧保護の誤動作を引き起こす原因になることが考えられる。また、補助電源電圧生成回路１０３のコンデンサ１０３ｂの容量を大きくした場合は、スイッチング電源装置１００のサイズアップ及びコストアップにもつながる。

以下、上記問題に対する従来の別の防止手法について説明する。
例えば、特許文献３には、間欠発振動作における停止期間が長くなることにより、補助電源電圧が制限レベルまで低下したときに、これを検出し、停止期間を無効化する技術が開示されている。

図２１Ａは、特許文献３に示されたスイッチング電源装置に使用される半導体装置１０６Ｂの構成例を示すブロック図である。なお、図１８に示す半導体装置１０６を構成するブロックに対応するブロックには同一符号を付して、説明を省略する。

図２１Ａに示す半導体装置１０６Ｂに含まれる制御回路１０９Ｂにおいて、補助電源電圧検出用比較回路１１４Ｂは、補助電源電圧Ｖｃｃｐと、許容最低電圧値Ｖｃｃｕｖｐより予め高いレベルに設定された制限レベルＶｃｃｔｈｐとを比較し、その比較結果を示す信号Ｓ＿ＶｃｃｐをＯＲ回路１２０の一方の入力端子に出力する。また、ＯＲ回路１２０の他方の入力端子には、間欠発振制御用比較回路１３１の出力信号Ｓ＿ｉｎｔｐが入力される。

また、図２１Ｂは、図２１Ａにおける基準電圧源１３２の構成例を示す回路図である。この基準電圧源１３２は、電圧値の異なる２つの電圧源Ｖｒａ及びＶｒｂのどちらか一方を間欠発振制御用比較回路１３１の出力信号Ｓ＿ｉｎｔｐに応じて選択することにより、下限基準電圧Ｖｒ１ｐ又は上限基準電圧Ｖｒ２ｐを生成する。

図２２は、図２１Ａに示す半導体装置１０６Ｂを、例えば図１７に示したスイッチング電源装置１００に使用した場合の軽負荷時におけるタイミングチャートである。

図２２に示すように、時刻ｔ９ｐにおいて、補助電源電圧Ｖｃｃｐが下限制限レベルＶｃｃｔｈ１ｐまで低下したときに、停止期間が無効化される。これにより、時刻ｔ１０ｐ〜ｔ１１ｐの期間のように、連続発振動作に移行する。連続発振動作になると補助電源電圧Ｖｃｃｐが上昇する。また、この連続発振動作は、補助電源電圧Ｖｃｃｐが上限制限レベルＶｃｃｔｈ２ｐまで達するまで継続される。このことにより特許文献３記載の記述は、上記問題を防止している。

また、例えば、特許文献４に示されたスイッチング電源装置は、上述の特許文献３と同様に、間欠発振動作における停止期間が長くなることにより、補助電源電圧が制限レベルまで低下したときに、これを検出する。そして、特許文献４のスイッチング電源装置は、基準電圧源によって生成される下限基準電圧と上限基準電圧との電圧差を小さくする。つまり、特許文献４のスイッチング電源装置は、間欠発振制御用比較回路のヒステリシス動作の幅を小さくすることにより、間欠発振動作の周期を小さくする。これにより停止期間が短くなる。このように、特許文献４のスイッチング電源装置は、上記問題を防止している。

図２３Ａは、特許文献４に示されたスイッチング電源装置に使用される半導体装置１０６Ｃの構成例を示すブロック図である。なお、図１８に示す半導体装置１０６Ａ及び図２１Ａに示す半導体装置１０６Ｂを構成するブロックに対応するブロックには同一符号を付して、説明を省略する。

この半導体装置１０６Ｃと図２１Ａに示した半導体装置１０６Ｂとの違いは、制御回路１０９Ｃに含まれる基準電圧源１３２Ｃが図２３Ｂに示す回路図のように構成されている点と、補助電源電圧検出用比較回路１１４Ｃの出力信号Ｓ＿Ｖｃｃｐが基準電圧源１３２Ｃに入力されている点とである。

この基準電圧源１３２Ｃは、補助電源電圧検出用比較回路１１４Ｃの出力信号Ｓ＿Ｖｃｃｐに応じて下限基準電圧及び上限基準電圧のそれぞれの電圧値を抵抗分割によって切り換えることにより、下限基準電圧と上限基準電圧との電圧差が小さくなるように制御する。

つまり、半導体装置１０６Ｃは、図２１Ａに示した半導体装置１０６Ｂとは、補助電源電圧Ｖｃｃｐが制限レベルＶｃｃｔｈｐまで低下したときの制御方法が異なる。

図２４は、図２３Ａに示す半導体装置１０６Ｃを、例えば図１７に示したスイッチング電源装置１００に使用した場合の軽負荷時におけるタイミングチャートである。

図２４の時刻ｔ１４ｐにおいて、補助電源電圧Ｖｃｃｐが下限制限レベルＶｃｃｔｈ１ｐまで低下したときに、下限基準電圧はＶｒ１ｐからＶｒ３ｐに、且つ上限基準電圧はＶｒ２ｐからＶｒ４ｐに変化する。ここで、下限基準電圧はＶｒ１ｐ＜Ｖｒ３ｐ、上限基準電圧はＶｒ２ｐ＞Ｖｒ４ｐとなるよう予め設定されているため、時刻ｔ１４ｐ以前と比べ、下限基準電圧と上限基準電圧との電圧差が小さくなる。したがって、間欠発振制御用比較回路１３１のヒステリシス動作の幅が小さくなるので、ヒステリシス動作の周期が短くなる。これにより、時刻ｔ１４ｐ以降の停止期間が、時刻ｔ１４ｐ以前の停止期間と比べて短くなる。つまり、停止期間が、時刻ｔ１４ｐ以前の停止期間Ｔｏｆｆ１ｐａより短い停止期間Ｔｏｆｆ１ｐｂになる。

このように停止期間が短くなることにより、停止期間における補助電源電圧Ｖｃｃｐの最低電圧値が上昇していくため、上記問題が防止される。また、この方法では、補助電源電圧Ｖｃｃｐが下限制限レベルＶｃｃｔｈ１ｐまで低下し、これを検出した後も間欠発振動作が継続されるため、特許文献３のようにスイッチング損失が増加することはない。

特開２００４−２４２４３９号公報 特許第３６１０９６４号公報 特許第４０９６２０１号公報 特許第４２０３７６８号公報

しかしながら、特許文献３及び特許文献４に示されている従来のスイッチング電源装置における手法には、以下の課題がある。

まず、特許文献３に示されている方法では、間欠発振動作が行われない期間が存在するため、スイッチング損失が増加するので、軽負荷時の電源効率の向上が十分に図れない。

また、特許文献４に示されている方法では、間欠発振動作の１周期におけるスイッチング回数が１回のみの場合は、下限基準電圧と上限基準電圧との電圧差を小さくしても停止期間を短くすることができないため、上記問題を防止することができない。

図２５は、特許文献４記載のスイッチング電源装置における、間欠発振動作の１周期Ｔｉｎｔｐにおけるスイッチング回数が１回のみの状態で間欠発振動作が行われている場合において、停止期間Ｔｏｆｆ２ｐが長く、補助電源電圧Ｖｃｃｐが下限制限レベルＶｃｃｔｈ１ｐまで低下した場合を示すタイミングチャートである。ここで、間欠発振動作の１周期Ｔｉｎｔｐは、発振期間Ｔｏｎ２ｐと停止期間Ｔｏｆｆ２ｐとの和で示され、１周期Ｔｉｎｔｐにおけるスイッチング回数は１回である。なお、負荷は、一定の軽負荷状態に保たれている。

軽負荷時において、間欠発振動作の１周期Ｔｉｎｔｐにおけるスイッチング回数は、スイッチング電源装置の２次側からのフィードバックの応答速度、及びフィードバック制御信号Ｖｅａｏｐの変化の振幅によって決定される。このため、フィードバックの応答速度が速い場合、又はフィードバック制御信号Ｖｅａｏｐの変化の振幅が小さい場合、もしくはこれら両方の条件が組み合わさった場合は、間欠発振動作の１周期Ｔｉｎｔｐにおけるスイッチング回数が１回のみの状態で間欠発振動作が行われる。

また、間欠発振動作における単位時間Ｔｐ当たりに２次側へ供給される電力Ｐ（Ｔｐ）は、一般に、トランスの１次インダクタンスＬｐと、スイッチング素子を流れる素子電流のピーク値ＩＤＰｐと、単位時間当たりのスイッチング回数Ｎｓｗｐとを用いて次の式（１）で表される。

負荷１０７が変化せず一定の場合は、間欠発振動作における単位時間Ｔｐ当たりに２次側へ供給される電力Ｐ（Ｔｐ）は一定である。よって、発振期間Ｔｏｎ２ｐにおける素子電流のピーク値ＩＤＰｐが一定の場合は、単位時間Ｔｐ当たりのスイッチング回数Ｎｓｗｐも一定である。

図２５では、時刻ｔ２５ｐにおいて、補助電源電圧Ｖｃｃｐが下限制限レベルＶｃｃｔｈ１ｐまで低下しているため、上述した特許文献４の制御により、下限基準電圧と上限基準電圧との電圧差が小さくなる。つまり、下限基準電圧Ｖｒ１ｐはＶｒ３ｐに、上限基準電圧Ｖｒ２ｐはＶｒ４ｐに変化する。しかし、下限基準電圧と上限基準電圧との電圧差が小さくなっても素子電流のピーク値ＩＤＰｐはほとんど変化せず、且つ負荷１０７が一定に保たれているため、上記の式（１）より、単位時間Ｔｐ当たりのスイッチング回数Ｎｓｗｐも変化しない。結果として停止期間Ｔｏｆｆ２ｐも変化しない。したがって、時刻ｔ２５ｐ以降も時刻ｔ２５ｐ以前と同じ長さの停止期間Ｔｏｆｆ２ｐとなる。よって、この場合には、補助電源電圧Ｖｃｃｐが下限制限レベルＶｃｃｔｈ１ｐよりさらに低下し、時刻ｔ３０ｐのように、許容最低電圧値Ｖｃｃｕｖｐまで達してしまうことを防止できない。

よって、本発明は、以上の課題に鑑み、間欠発振動作の１周期におけるスイッチング回数が１回のみの場合であっても、補助電源電圧が許容最低電圧値まで低下することを抑制できるスイッチング電源装置及び半導体装置を提供することを目的とする。

上述した課題を解決するために、本発明のスイッチング電源装置は、１次巻線、２次巻線、及び補助巻線を有するトランスと、前記１次巻線に直列に接続されたスイッチング素子と、前記２次巻線と負荷との間に接続され、前記２次巻線に誘起される第１の交流電圧を整流及び平滑化することにより、直流の出力電圧を生成する出力電圧生成回路と、前記補助巻線に接続され、前記補助巻線に誘起される第２の交流電圧を整流及び平滑化することにより、補助電源電圧を生成する補助電源電圧生成回路と、前記補助電源電圧を用いて動作するとともに、前記スイッチング素子の動作を制御する制御回路とを備えるスイッチング電源装置であって、前記制御回路は、前記スイッチング素子を駆動する第１パルス信号を生成する駆動回路と、前記出力電圧が第１出力電圧値より大きい場合、前記出力電圧が前記第１出力電圧値より小さい場合に比べ、前記第１パルス信号を発生する頻度を下げる間欠動作を行うように、前記駆動回路を制御する間欠動作制御回路と、前記補助電源電圧の大きさを検出する補助電源電圧検出回路と、前記間欠動作時において前記補助電源電圧が第１補助電源電圧値より大きい場合、通常モードで、前記駆動回路に前記スイッチング素子を駆動させ、前記間欠動作時において前記補助電源電圧が前記第１補助電源電圧値より小さい場合、前記スイッチング素子に流れる電流のピークが前記通常モード時より小さくなる補助電源電圧低下モードで、前記駆動回路に前記スイッチング素子を駆動させるピーク電流制御回路とを備える。

この構成によれば、本発明に係るスイッチング電源装置は、軽負荷時の間欠発振動作において停止期間が長くなり、補助電源電圧が制限レベルの下限制限レベルまで低下したときに、間欠発振動作の発振期間における電流ピークを、補助電源電圧が制限レベルの下限制限レベルまで低下する前の間欠発振動作の発振期間における電流ピークより小さくする。これにより、本発明に係るスイッチング電源装置は、間欠発振動作の停止期間を短くすることができると同時に、補助電源電圧が許容最低電圧まで低下してしまうことを防止することができる。このため、本発明に係るスイッチング電源装置は、補助電源電圧が許容最低電圧まで低下することによる制御回路の動作停止、及び消費電力の大幅な増加等の問題が発生することを防止することができる。

さらに、本発明に係るスイッチング電源装置は、間欠発振動作の１周期におけるスイッチング回数が１回のみの場合であっても、発振期間における電流ピークを小さくすることで停止期間を短くすることができるため、補助電源電圧が許容最低電圧値まで低下することを抑制できる。

さらに、本発明に係るスイッチング電源装置は、補助電源電圧が制限レベルの下限制限レベルまで低下したことを検出した後も、間欠発振動作を継続できるため、電源効率向上の効果を維持することができる。

また、前記第１補助電源電圧値は、前記制御回路が動作できる最低電圧より高い値であってもよい。

また、前記スイッチング電源装置は、さらに、前記出力電圧の大きさを検出し、当該出力電圧の大きさを示すフィードバック制御信号を生成する出力電圧検出回路を備え、前記ピーク電流制御回路は、さらに、前記フィードバック制御信号を用いて、前記通常モード及び前記補助電源電圧低下モードのそれぞれにおいて、前記出力電圧が大きいほど、前記各第１パルス信号における、前記スイッチング素子に流れる電流のピークが小さくなるように、前記駆動回路を制御してもよい。

この構成によれば、本発明に係るスイッチング電源装置は、出力電圧に応じてスイッチング素子に流れる電流ピークを制御することにより、出力電圧が一定となるように制御できる。

また、前記間欠動作制御回路は、前記第１出力電圧値に相当する第１基準電圧を生成する基準電圧源と、前記フィードバック制御信号と前記第１基準電圧とを比較することにより、前記出力電圧が前記第１出力電圧値より大きいか否かを判定し、前記出力電圧が前記第１出力電圧値より大きい場合に、前記駆動回路に前記第１パルス信号を発生させず、前記出力電圧が前記第１出力電圧値より小さい場合に、前記駆動回路に前記第１パルス信号を発生させる間欠発振制御用比較回路とを備え、前記ピーク電流制御回路は、前記スイッチング素子に流れる素子電流を検出し、当該素子電流が大きくなるほど、前記出力電圧が大きくなった場合に前記フィードバック制御信号が変動する方向と逆方向に変動する素子電流検出信号を生成する素子電流検出回路と、前記フィードバック制御信号と前記素子電流検出信号とを比較し、前記素子電流検出信号と前記フィードバック制御信号とが等しくなったタイミングで前記各第１パルス信号が非アクティブになるように前記駆動回路を制御する素子電流検出用比較回路と、前記補助電源電圧低下モードにおいて、前記各第１パルス信号が非アクティブになるタイミングが、前記通常モードよりも早くなるように、前記素子電流検出用比較回路に入力される前記フィードバック制御信号及び前記素子電流検出信号のうち少なくとも一方を変換する電流ピーク変換回路とを備えてもよい。

この構成によれば、本発明に係るスイッチング電源装置は、補助電源電圧低下時にスイッチング素子に流れる電流ピークを小さくする制御と、出力電圧に応じてスイッチング素子に流れる電流ピークを変更する制御とに素子電流検出用比較回路等を共用できる。これにより、本発明に係るスイッチング電源装置は、回路面積の増加を抑制できる。

また、前記基準電圧源は、さらに、前記第１出力電圧値より大きい第２出力電圧値に相当する第２基準電圧を生成し、前記間欠発振制御用比較回路は、さらに、前記フィードバック制御信号と前記第２基準電圧とを比較することにより、前記出力電圧が前記第２出力電圧値より大きいか否かを判定し、前記出力電圧が前記第２出力電圧値より大きい場合に、前記駆動回路に前記第１パルス信号を発生させず、前記出力電圧が前記第２出力電圧値より小さい場合に、前記駆動回路に前記第１パルス信号を発生させ、前記電流ピーク変換回路は、前記通常モード時には、前記基準電圧源に前記第１基準電圧を生成させ、前記補助電源電圧低下モード時には、前記基準電圧源に前記第２基準電圧を生成させることにより、前記補助電源電圧低下モード時には、前記通常モード時より、前記素子電流検出用比較回路に入力される前記フィードバック制御信号を、前記出力電圧が大きくなった場合に当該フィードバック制御信号が変動する方向に変動させてもよい。

また、前記基準電圧源は、下限基準電圧として前記第１基準電圧及び前記第２基準電圧を生成し、上限基準電圧として、前記第１出力電圧値より大きい第３出力電圧値に相当する第３基準電圧と、前記第２出力電圧値より大きい第４出力電圧値に相当する第４基準電圧とを生成し、前記間欠発振制御用比較回路は、前記フィードバック制御信号と前記下限基準電圧及び前記上限基準電圧とを比較することにより、前記出力電圧が前記上限基準電圧に相当する出力電圧値まで増加してから、前記下限基準電圧に相当する出力電圧値に減少するまでの間、前記駆動回路に前記第１パルス信号を発生させず、前記電流ピーク変換回路は、前記通常モード時には、前記基準電圧源に前記下限基準電圧として前記第１基準電圧を生成させ、かつ前記上限基準電圧として前記第３基準電圧を生成させ、前記補助電源電圧低下モード時には、前記基準電圧源に前記下限基準電圧として前記第２基準電圧を生成させ、かつ前記上限基準電圧として前記第４基準電圧を生成させてもよい。

また、前記第２出力電圧値は、前記第３出力電圧値より大きくてもよい。
この構成によれば、本発明に係るスイッチング電源装置は、通常モード時の電流ピークと、補助電源電圧低下モード時の電流ピークとの差を大きくできる。

また、前記電流ピーク変換回路は、前記補助電源電圧低下モード時には、前記通常モード時より、前記素子電流検出用比較回路に入力される前記フィードバック制御信号を、前記出力電圧が大きくなった場合に当該フィードバック制御信号が変動する方向に変動させてもよい。

また、前記電流ピーク変換回路は、前記補助電源電圧低下モード時には、前記通常モード時より、前記素子電流検出用比較回路に入力される前記素子電流検出信号を、前記素子電流が大きくなった場合に当該素子電流検出信号が変動する方向に変動させてもよい。

また、前記素子電流検出回路は、前記スイッチング素子の両端の電圧を検出することにより、前記素子電流検出信号を生成してもよい。

この構成によれば、センス抵抗が不要なので、本発明に係るスイッチング電源装置は、センス抵抗を用いる方法に比べて、回路面積を縮小できるとともに、ロスを低減できる。

また、前記駆動回路は、セット状態の場合に前記スイッチング素子をオンし、リセット状態の場合に前記スイッチング素子をオフする前記第１パルス信号を生成するフリップフロップ回路と、一定の周波数で発生される第２パルス信号を生成する発振回路と、前記間欠発振制御用比較回路により前記出力電圧が前記第１出力電圧値より小さいと判定された場合、前記第２パルス信号を前記フリップフロップ回路のセット端子に供給し、前記間欠発振制御用比較回路により前記出力電圧が前記第１出力電圧値より大きいと判定された場合、前記フリップフロップ回路に状態を維持させる論理積回路とを備え、前記素子電流検出用比較回路は、前記素子電流検出信号と前記フィードバック制御信号とが等しくなったタイミングで前記フリップフロップをリセットしてもよい。

また、本発明に係る半導体装置は、１つの半導体チップに形成された、前記制御回路を備えてもよい。

この構成によれば、主要な回路部品を１つの半導体チップ内に設けることにより、回路を構成するための部品点数を削減することができる。よって、本発明に係る半導体装置を用いることにより、スイッチング電源装置の小型化及び軽量化、さらに低コスト化を実現することができる。

また、本発明に係る半導体装置は、１つの半導体チップに形成された、前記制御回路と前記スイッチング素子とを備えてもよい。

この構成によれば、主要な回路部品を１つの半導体チップ内に設けることにより、回路を構成するための部品点数を削減することができる。よって、本発明に係る半導体装置を用いることにより、スイッチング電源装置の小型化及び軽量化、さらに低コスト化を実現することができる。

また、本発明に係る半導体装置は、複数の半導体チップに形成された、前記制御回路を備え、前記複数の半導体チップは、１つのモジュールで構成されていてもよい。

この構成によれば、主要な回路部品を１つの半導体チップ内に設けることにより、回路を構成するための部品点数を削減することができる。よって、本発明に係る半導体装置を用いることにより、スイッチング電源装置の小型化及び軽量化、さらに低コスト化を実現することができる。

また、本発明に係る半導体装置は、複数の半導体チップに形成された、前記制御回路と前記スイッチング素子とを備え、前記複数の半導体チップは、１つのモジュールで構成されていてもよい。

この構成によれば、主要な回路部品を１つの半導体チップ内に設けることにより、回路を構成するための部品点数を削減することができる。よって、本発明に係る半導体装置を用いることにより、スイッチング電源装置の小型化及び軽量化、さらに低コスト化を実現することができる。

なお、本発明は、このようなスイッチング電源装置及び半導体装置として実現できるだけでなく、スイッチング電源装置に含まれる特徴的な手段をステップとするスイッチング電源装置の制御方法として実現できる。

以上より、本発明は、間欠発振動作の１周期におけるスイッチング回数が１回のみの場合であっても、補助電源電圧が許容最低電圧値まで低下することを抑制できるスイッチング電源装置及び半導体装置を提供できる。

本発明の実施の形態１におけるスイッチング電源装置の一構成例を示すブロック図である。 本発明の実施の形態１における半導体装置の一構成例を示すブロック図である。 本発明の実施の形態１における電流ピーク変換回路と基準電圧源との一構成例を示す回路図である。 本発明の実施の形態１におけるスイッチング電源装置の定常負荷時の動作を示すタイミングチャートである。 本発明の実施の形態１におけるスイッチング電源装置の間欠発振動作時に補助電源電圧が下限制限レベルまで低下したときの動作を示すタイミングチャートである。 本発明の実施の形態１におけるスイッチング電源装置の素子電流検出信号と電流ピークとの関係を示す図である。 本発明の実施の形態１におけるスイッチング電源装置の間欠発振動作の１周期におけるスイッチング回数が１回のみの場合に補助電源電圧が下限制限レベルまで低下したときの動作を示すタイミングチャートである。 本発明の実施の形態２における半導体装置の一構成例を示すブロック図である。 本発明の実施の形態２における電流ピーク変換回路の一構成例を示す回路図である。 本発明の実施の形態２におけるスイッチング電源装置の間欠発振動作時に補助電源電圧が下限制限レベルまで低下したときの動作を示すタイミングチャートである。 本発明の実施の形態２におけるスイッチング電源装置の素子電流検出信号と電流ピークとの関係を示す図である。 本発明の実施の形態３における半導体装置の一構成例を示すブロック図である。 本発明の実施の形態３における電流ピーク変換回路と素子電流検出回路との一構成例を示す回路図である。 本発明の実施の形態３におけるスイッチング電源装置の間欠発振動作時に補助電源電圧が下限制限レベルまで低下したときの動作を示すタイミングチャートである。 本発明の実施の形態３におけるスイッチング電源装置の素子電流検出信号と素子電流とを示す波形図である。 本発明の実施の形態３におけるスイッチング電源装置の素子電流検出回路の入力信号と素子電流検出信号との関係を示す図である。 本発明の実施の形態３におけるスイッチング電源装置の素子電流検出信号と電流ピークとの関係を示す図である。 従来例のスイッチング電源装置の一構成例を示すブロック図である。 従来例の半導体装置の一構成例を示すブロック図である。 従来例のスイッチング電源装置の間欠発振動作時を示すタイミングチャートである。 従来例の半導体装置の一構成例を示すブロック図である。 従来例の半導体装置の一構成例を示すブロック図である。 従来例の半導体装置の基準電圧源の構成例を示す回路図である。 従来例のスイッチング電源装置の間欠発振動作時に補助電源電圧が下限制限レベルまで低下したときの動作を示すタイミングチャートである。 従来例の半導体装置の一構成例を示すブロック図である。 従来例の半導体装置の基準電圧源の構成例を示す回路図である。 従来例のスイッチング電源装置の間欠発振動作時に補助電源電圧が下限制限レベルまで低下したときの動作を示すタイミングチャートである。 従来例のスイッチング電源装置の間欠発振動作の１周期におけるスイッチング回数が１回のみの場合に補助電源電圧が下限制限レベルまで低下したときの動作を示すタイミングチャートである。

以下、本発明を実施するための形態に関するいくつかの例について、図面を参照しながら説明する。図面において、実質的に同一の構成、動作、及び効果を表す要素については、同一の符号を付す。また、以下において記述される数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。さらに、以下の実施の形態は、ハードウェア及び／又はソフトウェアを用いて構成されるが、ハードウェアを用いる構成は、ソフトウェアを用いても構成可能であり、ソフトウェアを用いる構成は、ハードウェアを用いても構成可能である。

（実施の形態１）
図１は、実施の形態１に係るスイッチング電源装置５０の一構成例を示すブロック図である。

図１に示すスイッチング電源装置５０は、入力端子ＩＮ１、入力端子ＩＮ２、出力端子ＯＵＴ１、出力端子ＯＵＴ２、トランス１、出力電圧生成回路２、補助電源電圧生成回路３、出力電圧検出回路４、コンデンサ５、及び半導体装置６Ａを含む。このスイッチング電源装置５０は、入力端子ＩＮ１と入力端子ＩＮ２との間に入力される実質的に直流の入力電圧ＶＩＮに基づいて、出力端子ＯＵＴ１と出力端子ＯＵＴ２との間に接続された負荷７へ、実質的に直流の出力電圧ＶＯＵＴを供給する。

半導体装置６Ａは、スイッチング素子８、ドレイン端子ＤＲＡＩＮ、補助電源電圧入力端子ＶＣＣ、内部回路電源端子ＶＤＤ、フィードバック信号入力端子ＦＢ、接地端子ＧＮＤ、及び制御回路９Ａを含む。

トランス１は、１次巻線１ａ、２次巻線１ｂ、及び補助巻線１ｃを有する。
接地端子ＧＮＤは常に接地電位に保持され、スイッチング電源装置５０全体の接地端子として機能する。

入力端子ＩＮ２は、接地端子ＧＮＤに接続される。１次巻線１ａの一方の端子は、入力端子ＩＮ１に接続され、１次巻線１ａの他方の端子は、ドレイン端子ＤＲＡＩＮを介してスイッチング素子８のドレインに接続される。スイッチング素子８のゲートは、制御回路９Ａのゲートドライバ１８に接続され、スイッチング素子８のソースは接地端子ＧＮＤに接続される。

スイッチング素子８は、１次巻線１ａに直列に接続される。このスイッチング素子８は、制御回路９Ａが生成する、詳しくはゲートドライバ１８が出力する制御信号Ｓ１８に基づいてスイッチング制御される。すなわち、スイッチング素子８は、オン状態とオフ状態とが繰り返されることにより、スイッチング素子８のドレインとソースとの間を流れる素子電流ＩＤの導通と非導通とがスイッチングされる。

スイッチング素子８は、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｎチャネル金属酸化膜半導体）トランジスタ又は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの、トランジスタ素子により構成される。なお、スイッチング素子８は、１個のトランジスタ素子により構成されてもよいし、複数個のトランジスタ素子により構成されてもよい。

２次巻線１ｂは、ダイオード２ａとコンデンサ２ｂとから構成される出力電圧生成回路２に接続される。２次巻線１ｂの一方の端子は、ダイオード２ａのアノードに接続され、２次巻線１ｂの他方の端子はコンデンサ２ｂの負極端子を介して出力端子ＯＵＴ２に接続される。ダイオード２ａのカソードは、コンデンサ２ｂの正極端子を介して出力端子ＯＵＴ１に接続される。

この２次巻線１ｂは、１次巻線１ａとは極性が逆になっている。つまり、このスイッチング電源装置５０はフライバック型の構成となっている。スイッチング素子８がオンされている期間に、入力電圧ＶＩＮに基づいて、入力端子ＩＮ１からドレイン端子ＤＲＡＩＮの方向へ、１次巻線１ａに１次電流Ｉ１ａ（実質的に素子電流ＩＤに等しい）が流れることにより、トランス１にエネルギーが蓄積される。このとき２次電流Ｉ１ｂは、このエネルギーを打ち消す方向、すなわちダイオード２ａの導通方向とは逆方向（図１に示す２次電流Ｉ１ｂの方向とは逆方向）に流れようとするが、ダイオード２ａに阻止されて流れない。次にスイッチング素子８がオフされると、蓄積されたエネルギーに基づいて、ダイオード２ａの導通方向に２次電流Ｉ１ｂが流れる。また、この２次電流Ｉ１ｂがコンデンサ２ｂで平滑化される。

このように、トランス１は、スイッチング素子８によりスイッチングされた入力電圧を、第１の交流電圧に変換する。

出力電圧生成回路２は、２次巻線１ｂと負荷７との間に接続される。この出力電圧生成回路２は、スイッチング素子８のスイッチング動作により２次巻線１ｂに誘起される第１の交流電圧を整流及び平滑化することにより、直流の出力電圧ＶＯＵＴを生成し、出力端子ＯＵＴ１及びＯＵＴ２に接続された負荷７に、出力電圧ＶＯＵＴを供給する。

補助巻線１ｃは、ダイオード３ａとコンデンサ３ｂとから構成される補助電源電圧生成回路３に接続される。補助巻線１ｃの一方の端子は、ダイオード３ａのアノードに接続され、補助巻線１ｃの他方の端子はコンデンサ３ｂの負極端子に接続される。ダイオード３ａのカソードは、コンデンサ３ｂの正極端子に接続され、半導体装置６Ａの補助電源電圧入力端子ＶＣＣに接続される。コンデンサ３ｂの負極端子は、半導体装置６Ａの接地端子ＧＮＤに接続される。

この補助巻線１ｃは、２次巻線１ｂと極性が同じである。よって、２次巻線１ｂに２次電流Ｉ１ｂが流れた時に、ダイオード３ａの導通方向に制御電流Ｉ１ｃが流れ、この制御電流Ｉ１ｃがコンデンサ３ｂで平滑化される。

補助電源電圧生成回路３は、補助巻線１ｃに接続される。この補助電源電圧生成回路３は、スイッチング素子８のスイッチング動作により補助巻線１ｃに誘起される第２の交流電圧を整流及び平滑化することにより、補助電源電圧Ｖｃｃを生成する。また、補助電源電圧生成回路３は、半導体装置６Ａの補助電源電圧入力端子ＶＣＣを介して制御回路９Ａに電流を供給する。

出力電圧検出回路４は、出力電圧ＶＯＵＴのレベルを検出し、出力電圧ＶＯＵＴのレベルに基づいて、出力電圧ＶＯＵＴのレベルに比例するフィードバック信号ＦＢ＿Ｓを出力する。フィードバック信号ＦＢ＿Ｓは、半導体装置６Ａのフィードバック信号入力端子ＦＢを介して制御回路９Ａ内のフィードバック信号制御回路１３へ入力される。

コンデンサ５は、内部回路電源端子ＶＤＤと接地端子ＧＮＤとの間に接続される。
制御回路９Ａは、補助電源電圧Ｖｃｃを用いて動作するとともに、スイッチング素子８のスイッチング動作を制御する。具体的には、制御回路９Ａは、出力電圧ＶＯＵＴが第１出力電圧値未満の場合、所定の周期で連続的にスイッチング素子８をオン／オフする連続発振動作を行い、出力電圧ＶＯＵＴが第１出力電圧値以上の場合、スイッチング素子８のスイッチング動作を間欠的に停止させる間欠発振動作を行う。

また、制御回路９Ａは、連続発振動作及び間欠発振動作のそれぞれにおいて、出力電圧ＶＯＵＴが大きいほど、スイッチング素子８に流れる電流のピークが小さくなるように制御する。

さらに、制御回路９Ａは、間欠動作時において前記補助電源電圧Ｖｃｃが制限レベルＶｃｃｔｈより大きい場合、通常モードでスイッチング素子８を駆動し、間欠動作時において補助電源電圧Ｖｃｃが制限レベルＶｃｃｔｈより小さい場合、補助電源電圧低下モードでスイッチング素子８を駆動する。ここで、補助電源電圧低下モード時には、スイッチング素子８に流れる電流のピークが通常モード時より小さくなる。

この制御回路９Ａは、起動用定電流源１０、レギュレータ１１、起動制御回路１２、フィードバック信号制御回路１３、補助電源電圧検出回路１４、ピーク電流制御回路１５Ａ、間欠動作制御回路１６、駆動回路１７、及びゲートドライバ１８を含む。

起動用定電流源１０は、ドレイン端子ＤＲＡＩＮとレギュレータ１１との間に接続される。この起動用定電流源１０は、入力電圧ＶＩＮに基づき、レギュレータ１１及び内部回路電源端子ＶＤＤを介して、コンデンサ５へ起動用の回路電流を供給する。

レギュレータ１１は、起動用定電流源１０と補助電源電圧入力端子ＶＣＣとの間に接続される。このレギュレータ１１は、スイッチング素子８がスイッチング動作を開始する前の起動時に、起動用定電流源１０から内部回路電源端子ＶＤＤを介してコンデンサ５へ電流を供給すると同時に、補助電源電圧入力端子ＶＣＣを介して補助電源電圧生成回路３のコンデンサ３ｂにも電流を供給することにより、内部回路電源電圧Ｖｄｄ及び補助電源電圧Ｖｃｃの電圧を共に上昇させる。

その後、内部回路電源電圧Ｖｄｄが起動電圧Ｖｄｄｏｎまで達し、スイッチング素子８がスイッチング動作を開始すると、レギュレータ１１は、起動用定電流源１０からの電流供給を停止し、補助電源電圧入力端子ＶＣＣから内部回路電源端子ＶＤＤへの電流供給を開始する。そして、スイッチング素子８がスイッチング動作を行っている間は、補助電源電圧入力端子ＶＣＣから制御回路９Ａに電流が供給され、内部回路電源電圧Ｖｄｄが一定電圧に安定化される。

さらにレギュレータ１１及びコンデンサ５は、内部回路電源電圧Ｖｄｄを、制御回路９Ａに含まれる各回路に供給する。

起動制御回路１２は、内部回路電源電圧Ｖｄｄに基づいて、スイッチング素子８のスイッチング動作を可能又は停止する信号を表す起動制御信号Ｓ１２を生成する。起動制御回路１２は、内部回路電源電圧Ｖｄｄが起動電圧Ｖｄｄｏｎ未満の場合、起動制御信号Ｓ１２をローレベルにすることにより、スイッチング素子８のスイッチング動作を停止させる。さらに起動制御回路１２は、内部回路電源電圧Ｖｄｄが起動電圧Ｖｄｄｏｎ以上の場合、起動制御信号Ｓ１２をハイレベルにすることにより、スイッチング素子８のスイッチング動作を可能にする。換言すれば、起動制御回路１２は、内部回路電源電圧Ｖｄｄが起動電圧Ｖｄｄｏｎ未満の場合、スイッチング素子８をスイッチング停止状態に制御し、内部回路電源電圧Ｖｄｄが起動電圧Ｖｄｄｏｎ以上の場合、スイッチング素子８をスイッチング可能状態に制御する。

フィードバック信号制御回路１３は、その入力端子がフィードバック信号入力端子ＦＢに接続される。このフィードバック信号制御回路１３は、出力電圧検出回路４により生成されたフィードバック信号ＦＢ＿Ｓに応じた電圧信号であるフィードバック制御信号Ｖｅａｏを生成する。具体的には、フィードバック信号制御回路１３は、負荷７が重くなったときに出力電圧ＶＯＵＴの低下に応じてフィードバック信号ＦＢ＿Ｓが小さくなると、フィードバック制御信号Ｖｅａｏのレベルを高くし、逆に負荷が軽くなったときに出力電圧ＶＯＵＴの上昇に応じてフィードバック信号ＦＢ＿Ｓが大きくなると、フィードバック制御信号Ｖｅａｏのレベルを低くする。

補助電源電圧検出回路１４は、補助電源電圧Ｖｃｃのレベルを検出するとともに、補助電源電圧Ｖｃｃと制限レベルＶｃｃｔｈとを比較し、その比較結果を表す比較結果信号Ｓ＿Ｖｃｃを生成する。具体的には、補助電源電圧検出回路１４は、補助電源電圧Ｖｃｃのレベルが制限レベルＶｃｃｔｈ以下になったとき、比較結果信号Ｓ＿Ｖｃｃをローレベルからハイレベルに切り換える。制限レベルＶｃｃｔｈは、トランス１の各巻線の巻数比によって決定される電圧レベルより低く、かつ制御回路９Ａの許容最低電圧値Ｖｃｃｕｖより高いレベルに予め設定される。また、許容最低電圧値Ｖｃｃｕｖとは、制御回路９Ａの動作を維持できる最低電圧値である。

また、制限レベルＶｃｃｔｈは、下限制限レベルＶｃｃｔｈ１と上限制限レベルＶｃｃｔｈ２とを有し、この補助電源電圧検出回路１４は、補助電源電圧Ｖｃｃのレベルに応じてヒステリシス動作を行う。具体的には、補助電源電圧Ｖｃｃのレベルが下限制限レベルＶｃｃｔｈ１まで低下したときに、比較結果信号Ｓ＿Ｖｃｃをローレベルからハイレベルに切り換え、その後、補助電源電圧Ｖｃｃのレベルが上限制限レベルＶｃｃｔｈ２まで上昇したときに、比較結果信号Ｓ＿Ｖｃｃをハイレベルからローレベルに切り換える。

駆動回路１７は、起動制御回路１２、ピーク電流制御回路１５Ａ、及びゲートドライバ１８に接続される。この駆動回路１７は、スイッチング素子８を駆動する第１パルス信号である駆動信号Ｄｒｉｖｅを生成する。

ゲートドライバ１８は、駆動信号Ｄｒｉｖｅの論理否定を表す制御信号Ｓ１８を生成する。

スイッチング素子８は、制御信号Ｓ１８がハイレベルのとき、オン状態にあり、制御信号Ｓ１８がローレベルのとき、オフ状態にある。換言すれば、スイッチング素子８は、駆動信号Ｄｒｉｖｅがローレベルのとき、オン状態にあり、駆動信号Ｄｒｉｖｅがハイレベルのとき、オフ状態にある。

間欠動作制御回路１６は、フィードバック信号制御回路１３、及び駆動回路１７に接続される。この間欠動作制御回路１６は、フィードバック制御信号Ｖｅａｏのレベルに応じて、駆動回路１７が連続発振動作又は間欠発振動作を行うように制御する比較結果信号Ｓ＿ｉｎｔを生成する。具体的には、間欠動作制御回路１６は、出力電圧ＶＯＵＴが第１出力電圧値以上の場合、間欠発振動作を行うように駆動回路１７を制御し、出力電圧ＶＯＵＴが第１出力電圧値未満の場合、連続発振動作を行うように駆動回路１７を制御する。

駆動回路１７は、間欠発振動作時には、連続発振動作時に比べ、駆動信号Ｄｒｉｖｅに含まれるパルスを発生する頻度を下げる。

ピーク電流制御回路１５Ａは、フィードバック信号制御回路１３、補助電源電圧検出回路１４、間欠動作制御回路１６、駆動回路１７、及びスイッチング素子８のドレインに接続される。このピーク電流制御回路１５Ａは、比較結果信号Ｓ＿Ｖｃｃに応じて、駆動回路１７を、通常モード又は補助電源電圧低下モードで駆動させる比較結果信号Ｓ＿ｉｎｔを生成する。具体的には、ピーク電流制御回路１５Ａは、間欠発振動作時において補助電源電圧Ｖｃｃが制限レベルＶｃｃｔｈより大きい場合、通常モードで駆動回路１７にスイッチング素子８を駆動させ、間欠発振動作時において補助電源電圧Ｖｃｃが制限レベルＶｃｃｔｈより小さい場合、スイッチング素子８に流れる電流のピークが通常モード時より小さくなる補助電源電圧低下モードで駆動回路１７にスイッチング素子８を駆動させる。

また、ピーク電流制御回路１５Ａは、通常モード及び補助電源電圧低下モードのそれぞれにおいて、出力電圧ＶＯＵＴが大きいほど、駆動信号Ｄｒｉｖｅに含まれる各パルスにおける、スイッチング素子８に流れる素子電流ＩＤのピーク値ＩＤＰが小さくなるように、駆動回路１７を制御する。具体的には、ピーク電流制御回路１５Ａは、フィードバック制御信号Ｖｅａｏのレベルに応じて、駆動信号Ｄｒｉｖｅに含まれる各パルスの立ち下がりタイミングを決定する比較結果信号Ｓ＿ｉｄｐを生成し、この比較結果信号Ｓ＿ｉｄｐを、駆動回路１７へ出力する。

図２は、上記図１に示したスイッチング電源装置５０に使用され、本発明の実施の形態１に係る半導体装置６Ａのより具体的な一構成例を示すブロック図である。

図２に示すように、ピーク電流制御回路１５Ａは、素子電流検出回路２１、素子電流検出用比較回路２２、及び電流ピーク変換回路２３Ａを含む。また、補助電源電圧検出回路１４は、補助電源電圧検出用比較回路１４ａを含む。

素子電流検出回路２１は、スイッチング素子８のドレイン／ソース間を流れる素子電流ＩＤの大きさを検出する。また、素子電流検出回路２１は、素子電流ＩＤの大きさに対して単調増加する信号を表す素子電流検出信号ＶＤ＿Ｓを生成する。また、この素子電流検出信号ＶＤ＿Ｓは、素子電流ＩＤが大きくなるほど、出力電圧ＶＯＵＴが大きくなった場合にフィードバック制御信号Ｖｅａｏが変動する方向と逆方向に変動する。この素子電流検出信号ＶＤ＿Ｓは、素子電流検出用比較回路２２の非反転入力端子へ入力される。例えば、素子電流検出回路２１は、スイッチング素子８の両端の電圧を検出することにより、素子電流検出信号ＶＤ＿Ｓを生成する。

素子電流検出用比較回路２２は、素子電流検出信号ＶＤ＿Ｓが非反転入力端子に入力され、フィードバック制御信号Ｖｅａｏが反転入力端子に入力される。この素子電流検出用比較回路２２は、素子電流検出信号ＶＤ＿Ｓとフィードバック制御信号Ｖｅａｏとを比較し、その比較結果を表す比較結果信号Ｓ＿ｉｄｐを生成する。この比較結果信号Ｓ＿ｉｄｐは、素子電流検出信号ＶＤ＿Ｓとフィードバック制御信号Ｖｅａｏとが等しくなったタイミングで駆動信号Ｄｒｉｖｅに含まれる各パルスが非アクティブになるように駆動回路１７を制御する信号である。具体的には、素子電流検出信号ＶＤ＿Ｓのレベルがフィードバック制御信号Ｖｅａｏのレベル以上になったとき、比較結果信号Ｓ＿ｉｄｐをローレベルからハイレベルに切り換える。

電流ピーク変換回路２３Ａは、ピーク電流制御回路１５Ａと補助電源電圧検出用比較回路１４ａとに接続される。この電流ピーク変換回路２３Ａは、補助電源電圧検出用比較回路１４ａから出力される比較結果信号Ｓ＿Ｖｃｃで補助電源電圧低下モードが示される場合、駆動信号Ｄｒｉｖｅに含まれる各パルスが非アクティブになるタイミングが、通常モードよりも早くなるように、素子電流検出用比較回路２２に入力されるフィードバック制御信号Ｖｅａｏを変換する。つまり、電流ピーク変換回路２３Ａは、ピーク電流制御回路１５Ａから駆動回路１７に出力される比較結果信号Ｓ＿ｉｄｐの状態が変換されるように動作する。

また、図２に示すように間欠動作制御回路１６は、間欠発振制御用比較回路３１、及び基準電圧源３２を含む。

間欠発振制御用比較回路３１は、フィードバック制御信号Ｖｅａｏが非反転入力端子に入力され、基準電圧源３２から出力される基準電圧Ｖｒが反転入力端子に入力される。この間欠発振制御用比較回路３１は、フィードバック制御信号Ｖｅａｏと、第１出力電圧値に相当する基準電圧Ｖｒとを比較し、その比較結果を表す比較結果信号Ｓ＿ｉｎｔを生成する。具体的には、間欠発振制御用比較回路３１は、フィードバック制御信号Ｖｅａｏのレベルが基準電圧Ｖｒのレベル以上になったとき、比較結果信号Ｓ＿ｉｎｔをローレベルからハイレベルに切り換える。

言い換えると、間欠発振制御用比較回路３１は、出力電圧ＶＯＵＴが第１出力電圧値より大きいか否かを判定し、出力電圧ＶＯＵＴが第１出力電圧値より大きい場合に、駆動回路１７にパルスを発生させず、出力電圧ＶＯＵＴが第１出力電圧値より小さい場合に、駆動回路１７にパルスを発生させる。

基準電圧源３２は、上述のように、間欠発振制御用比較回路３１の反転入力端子に入力される基準電圧Ｖｒを生成する。また、間欠発振制御用比較回路３１から出力される比較結果信号Ｓ＿ｉｎｔのレベルに基づいて、基準電圧Ｖｒのレベルを切り換える。具体的には、基準電圧源３２は、比較結果信号Ｓ＿ｉｎｔがハイレベルのときは下限基準電圧Ｖｒ１ａを生成し、逆に比較結果信号Ｓ＿ｉｎｔがローレベルのときは、上限基準電圧Ｖｒ２ａを生成する。

また、図２に示すように駆動回路１７は、発振回路１７ａ、ＡＮＤ回路１７ｂ、フリップフロップ回路１７ｃ、及び３入力ＮＡＮＤ回路１７ｄを含む。

発振回路１７ａは、一定の周波数のパルス信号ＣＬＯＣＫと、最大デューティーサイクル信号ＭＡＸＤＣとを生成する。パルス信号ＣＬＯＣＫは、ＡＮＤ回路１７ｂの一方の入力端子に入力される。最大デューティーサイクル信号ＭＡＸＤＣは、３入力ＮＡＮＤ回路１７ｄの任意の１つの入力端子に入力され、スイッチング素子８がオンされている最大の期間を表す最大デューティーサイクルを決定する。

ＡＮＤ回路１７ｂは、発振回路１７ａのパルス信号ＣＬＯＣＫと、間欠発振制御用比較回路３１から出力される比較結果信号Ｓ＿ｉｎｔとの論理積を表す論理積信号Ｓ１７ｂを生成する。ＡＮＤ回路１７ｂは、パルス信号ＣＬＯＣＫと比較結果信号Ｓ＿ｉｎｔの両方がハイレベルのとき、論理積信号Ｓ１７ｂをハイレベルにし、それ以外のとき、論理積信号Ｓ１７ｂをローレベルにする。つまり、ＡＮＤ回路１７ｂは、間欠発振制御用比較回路３１により出力電圧ＶＯＵＴが第１出力電圧値より小さいと判定された場合、パルス信号ＣＬＯＣＫをフリップフロップ回路１７ｃのセット端子Ｓに供給し、間欠発振制御用比較回路３１により出力電圧ＶＯＵＴが第１出力電圧値より大きいと判定された場合、フリップフロップ回路１７ｃに状態を維持させる。

フリップフロップ回路１７ｃは、セット端子Ｓに論理積信号Ｓ１７ｂが入力され、リセット端子Ｒに素子電流検出用比較回路２２から出力される比較結果信号Ｓ＿ｉｄｐが入力される。言い換えると、素子電流検出用比較回路２２は、比較結果信号Ｓ＿ｉｄｐを用いて、素子電流検出信号ＶＤ＿Ｓとフィードバック制御信号Ｖｅａｏとが等しくなったタイミングでフリップフロップ回路１７ｃをリセットする。

このフリップフロップ回路１７ｃは、ＲＳフリップフロップの動作を行うことにより、非反転出力端子Ｑにフリップフロップ信号Ｓ１７ｃを生成する。このフリップフロップ回路１７ｃは、論理積信号Ｓ１７ｂがハイレベルでかつ比較結果信号Ｓ＿ｉｄｐがローレベルのとき、フリップフロップ信号Ｓ１７ｃをハイレベルにし、論理積信号Ｓ１７ｂがローレベルでかつ比較結果信号Ｓ＿ｉｄｐがハイレベルのとき、フリップフロップ信号Ｓ１７ｃをローレベルにする。換言すれば、論理積信号Ｓ１７ｂが立ち上がってから、比較結果信号Ｓ＿ｉｄｐが立ち上がるまでの間、フリップフロップ信号Ｓ１７ｃをハイレベルに保持し、比較結果信号Ｓ＿ｉｄｐが立ち上がってから、論理積信号Ｓ１７ｂが立ち上がるまでの間、フリップフロップ信号Ｓ１７ｃをローレベルに保持する。つまり、フリップフロップ回路１７ｃは、セット状態の場合にスイッチング素子８をオンし、リセット状態の場合にスイッチング素子８をオフするフリップフロップ信号Ｓ１７ｃを生成する。

３入力ＮＡＮＤ回路１７ｄは、フリップフロップ信号Ｓ１７ｃ、最大デューティーサイクル信号ＭＡＸＤＣ、及び起動制御信号Ｓ１２の３入力信号の否定論理積を表す駆動信号Ｄｒｉｖｅを生成する。３入力ＮＡＮＤ回路１７ｄは、フリップフロップ信号Ｓ１７ｃ、最大デューティーサイクル信号ＭＡＸＤＣ、及び起動制御信号Ｓ１２がすべてハイレベルのとき、駆動信号Ｄｒｉｖｅをローレベルにし、それ以外のとき、駆動信号Ｄｒｉｖｅをハイレベルにする。

また、図２に示すように電流ピーク変換回路２３Ａは、基準電圧源３２に接続されている。

図３は、図２に示す半導体装置６Ａにおける電流ピーク変換回路２３Ａと基準電圧源３２との具体的な一構成例を示す回路図である。

図３に示すように基準電圧源３２は、第１の電流Ｉ１を生成する第１の定電流源３２ａ、第２の電流Ｉ２を生成する第２の定電流源３２ｂ、第２の定電流源３２ｂに直列接続されたＰ型ＭＯＳＦＥＴ３２ｃ、及び第１の定電流源３２ａとＰ型ＭＯＳＦＥＴ３２ｃとの両方に直列接続され、かつ抵抗値Ｒ１である抵抗３２ｄを含む。Ｐ型ＭＯＳＦＥＴ３２ｃの制御端子には、間欠発振制御用比較回路３１により出力される比較結果信号Ｓ＿ｉｎｔが入力される。抵抗３２ｄには、第１の電流Ｉ１及び第２の電流Ｉ２のうち少なくとも第１の電流Ｉ１が流れ、接続点Ｐ１の電圧レベルが基準電圧Ｖｒとして生成される。

この基準電圧源３２において、間欠発振制御用比較回路３１により出力される比較結果信号Ｓ＿ｉｎｔのレベルがハイレベルのときは、Ｐ型ＭＯＳＦＥＴ３２ｃはオフ状態となっているため、抵抗３２ｄに第１の電流Ｉ１のみが流れ、基準電圧Ｖｒは下限基準電圧値Ｖｒ１ａとなる。すなわち、下限基準電圧Ｖｒ１ａは、以下の式（２）で表される。

一方、比較結果信号Ｓ＿ｉｎｔのレベルがローレベルのときは、Ｐ型ＭＯＳＦＥＴ３２ｃはオン状態となっているため、抵抗３２ｄに第１の電流Ｉ１及び第２の電流Ｉ２が同時に流れ、基準電圧Ｖｒは上限基準電圧Ｖｒ２ａとなる。すなわち、上限基準電圧Ｖｒ２ａは、以下の式（３）で表される。

このように、間欠発振制御用比較回路３１の比較結果信号Ｓ＿ｉｎｔに基づいて、基準電圧源３２が下限基準電圧Ｖｒ１ａ又は上限基準電圧Ｖｒ２ａを選択的に生成する。これにより、図１に示したスイッチング電源装置５０において、軽負荷時に、後述するような間欠発振動作を行なわせることができる。

また、図３において、電流ピーク変換回路２３Ａは、スイッチ２３Ａａ、及びスイッチ２３Ａａに直列接続され、かつ抵抗値Ｒ２の抵抗２３Ａｂを含む。このスイッチ２３Ａａと抵抗２３Ａｂとの直列回路は、基準電圧源３２における抵抗３２ｄに並列接続されている。

スイッチ２３Ａａは、補助電源電圧検出用比較回路１４ａにより出力される比較結果信号Ｓ＿Ｖｃｃに基づいて、オン状態又はオフ状態が制御される。具体的には、スイッチ２３Ａａは、比較結果信号Ｓ＿Ｖｃｃのレベルがハイレベルになるとオン状態となり、それ以外のときは、オフ状態となる。

この構成により、基準電圧源３２は、第１出力電圧値に相当する下限基準電圧Ｖｒ１ａと、第１出力電圧値より大きい第３出力電圧値に相当する上限基準電圧Ｖｒ２ａと、第１出力電圧値より大きい第２出力電圧値に相当する下限基準電圧Ｖｒ１ｂと、第２出力電圧値より大きい第４出力電圧値に相当する上限基準電圧Ｖｒ２ｂとのうちいずれかを選択的に生成する。また、電流ピーク変換回路２３Ａは、通常モード時には、基準電圧源３２に第１出力電圧値に相当する下限基準電圧Ｖｒ１ａ及び上限基準電圧Ｖｒ２ａを生成させ、補助電源電圧低下モード時には、基準電圧源３２に第２出力電圧値に相当する下限基準電圧Ｖｒ１ｂ及び上限基準電圧Ｖｒ２ｂを生成させる。これにより、電流ピーク変換回路２３Ａは、補助電源電圧低下モード時には、通常モード時より、素子電流検出用比較回路２２に入力されるフィードバック制御信号Ｖｅａｏを、出力電圧ＶＯＵＴが大きくなった場合にフィードバック制御信号Ｖｅａｏが変動する方向に変動させる。

これにより、間欠発振制御用比較回路３１は、フィードバック制御信号Ｖｅａｏと、下限基準電圧Ｖｒ１ａ、Ｖｒ１ｂ、上限基準電圧Ｖｒ２ａ及びＶｒ２ｂのいずれかとを比較することにより、出力電圧ＶＯＵＴが上限基準電圧Ｖｒ２ａ又はＶｒ２ｂに相当する出力電圧値まで増加してから、下限基準電圧Ｖｒ１ａ又はＶｒ１ｂに相当する出力電圧値に減少するまでの間、駆動回路１７に駆動信号Ｄｒｉｖｅに含まれるパルスを発生させない。

このように構成された基準電圧源３２及び電流ピーク変換回路２３Ａの動作を以下に説明する。

電流ピーク変換回路２３Ａにおいて、比較結果信号Ｓ＿Ｖｃｃのレベルがローレベルのときは、スイッチ２３Ａａがオフ状態であるため、抵抗２３Ａｂには電流が流れない。よって、上記のように、基準電圧源３２から出力される基準電圧Ｖｒは、比較結果信号Ｓ＿ｉｎｔに基づいて、下限基準電圧Ｖｒ１ａ又は上限基準電圧Ｖｒ２ａとなる。ここで、比較結果信号Ｓ＿Ｖｃｃのレベルがローレベルからハイレベルに切り換わると、スイッチ２３Ａａがオン状態になるため、抵抗３２ｄと抵抗２３Ａｂの両方に電流が流れるようになる。これにより、下限基準電圧Ｖｒ１ａはＶｒ１ｂに、また上限基準電圧Ｖｒ２ａはＶｒ２ｂに切り換わる。ここでＶｒ１ｂ及びＶｒ２ｂは、それぞれ以下の式（４）、及び（５）で表される。

このときの下限基準電圧Ｖｒ１ｂ及び上限基準電圧Ｖｒ２ｂは、それぞれＶｒ１ｂ＜Ｖｒ１ａ、及びＶｒ２ｂ＜Ｖｒ２ａである。つまり、スイッチ２３Ａａがオン状態になることで、オフ状態のときと比べ下限基準電圧及び上限基準電圧が共に低くなる。

以上のように構成されたスイッチング電源装置５０の動作を、図１〜図７を用いて説明する。

まず、入力端子ＩＮ１及びＩＮ２には、直流電圧ＶＩＮが印加される。直流電圧ＶＩＮは、例えば商用の交流電源が整流及び平滑化されて生成される。

直流電圧ＶＩＮが入力端子ＩＮ１、ＩＮ２に印加された直後のスイッチング停止状態において、レギュレータ１１は、内部回路電源端子ＶＤＤを介してコンデンサ５へ電流を供給すると同時に、補助電源電圧入力端子ＶＣＣを介して補助電源電圧生成回路３のコンデンサ３ｂにも電流を供給する。これにより、レギュレータ１１は、内部回路電源電圧Ｖｄｄ及び補助電源電圧Ｖｃｃの電圧を共に上昇させる。

その後、内部回路電源電圧Ｖｄｄが起動電圧Ｖｄｄｏｎまで達すると、起動制御回路１２は、起動制御信号Ｓ１２を、ローレベルからハイレベルに切り換える。起動電圧Ｖｄｄｏｎは、制御回路９Ａに含まれる各回路が十分に動作可能になるようなレベルに設定される。

また、内部回路電源電圧Ｖｄｄが起動電圧Ｖｄｄｏｎに達すると、発振回路１７ａは、パルス信号ＣＬＯＣＫ及び最大デューティーサイクル信号ＭＡＸＤＣを出力する。これにより、スイッチング素子８のスイッチング動作が開始される。

スイッチング素子８のスイッチング動作が開始されると同時に、レギュレータ１１は、起動用定電流源１０からの電流供給を停止する。また、補助電源電圧入力端子ＶＣＣからコンデンサ５への電流供給が開始される。そして、スイッチング素子８がスイッチング動作を行っている間は、補助電源電圧入力端子ＶＣＣからコンデンサ５に電流が供給されることにより、内部回路電源電圧Ｖｄｄが一定電圧に安定化される。さらにレギュレータ１１及びコンデンサ５は、内部回路電源電圧Ｖｄｄを、制御回路９Ａに含まれる各回路に供給する。

また、スイッチング素子８のスイッチング動作が開始されると、２次巻線１ｂに交流電圧が誘起される。出力電圧生成回路２は、この交流電圧から出力電圧ＶＯＵＴを生成し、生成した出力電圧ＶＯＵＴを、出力端子ＯＵＴ１と出力端子ＯＵＴ２との間に接続された負荷７に供給する。

また、補助巻線１ｃにも交流電圧が誘起される。補助電源電圧生成回路３は、この交流電圧から補助電源電圧Ｖｃｃを生成し、上述のように、補助電源電圧入力端子ＶＣＣを介して制御回路９Ａに電流を供給する。

スイッチング素子８のスイッチング動作が開始された後は、出力電圧ＶＯＵＴが出力電圧検出回路４によって検出される。出力電圧検出回路４は、出力電圧ＶＯＵＴのレベルに応じたフィードバック信号ＦＢ＿Ｓを制御回路９Ａにフィードバックする。これにより、スイッチング素子８のスイッチング動作が制御されることにより、出力電圧ＶＯＵＴが一定の電圧に安定化されるように、負荷７に供給されるエネルギーが調整される。

また、フィードバック信号制御回路１３は、フィードバック信号ＦＢ＿Ｓに基づいて、フィードバック制御信号Ｖｅａｏを生成する。このフィードバック制御信号Ｖｅａｏは、素子電流検出用比較回路２２の反転入力端子、及び間欠発振制御用比較回路３１の非反転入力端子に入力される。

ここで、定常負荷時の動作（連続発振動作）について、以下に説明する。
定常負荷時において、補助電源電圧Ｖｃｃは、トランス１の各巻線の巻数比によって決定される一定の電圧レベルに安定化されている。この電圧レベルは、補助電源電圧検出用比較回路１４ａの非反転入力端子に入力される制限レベルＶｃｃｔｈより高いレベルに予め設定されている。このため、補助電源電圧検出用比較回路１４ａから出力される補助電源電圧検出信号Ｓ＿Ｖｃｃのレベルはローレベルである。よって、電流ピーク変換回路２３Ａにおけるスイッチ２３Ａａはオフ状態である。

また、定常負荷時におけるフィードバック制御信号Ｖｅａｏのレベルは、基準電圧Ｖｒより高いため、定常負荷時における基準電圧源３２は、下限基準電圧Ｖｒ１ａを生成する。これにより、間欠発振制御用比較回路３１の比較結果信号Ｓ＿ｉｎｔのレベルはハイレベルに保持される。したがって、ＡＮＤ回路１７ｂは、発振回路１７ａから出力されるパルス信号ＣＬＯＣＫに応じて、周期的にハイレベルの信号をフリップフロップ回路１７ｃのセット端子Ｓに出力する。これにより、フリップフロップ回路１７ｃの非反転出力端子Ｑから周期的にハイレベルの信号が出力される。そのため、結果として、スイッチング素子８が周期的にターンオンするよう制御される。

スイッチング素子８がターンオンすると、スイッチング素子８に素子電流ＩＤが流れる。この素子電流ＩＤの大きさを素子電流検出回路２１によって検出する。また、素子電流検出回路２１は、素子電流ＩＤの大きさに応じた素子電流検出信号ＶＤ＿Ｓを生成する。

この素子電流検出信号ＶＤ＿Ｓは、素子電流検出用比較回路２２の非反転入力端子に入力される。素子電流検出用比較回路２２は、この素子電流検出信号ＶＤ＿Ｓと、反転入力端子に入力されるフィードバック制御信号Ｖｅａｏとを比較する。

ここで、スイッチング素子８がターンオンした後に、素子電流ＩＤが増加すると、これに伴って素子電流検出信号ＶＤ＿Ｓのレベルが上昇する。そして、素子電流検出信号ＶＤ＿Ｓのレベルがフィードバック制御信号Ｖｅａｏのレベルまで上昇すると、素子電流検出用比較回路２２から出力される比較結果信号Ｓ＿ｉｄｐのレベルが、ローレベルからハイレベルに切り換わる。よって、フリップフロップ回路１７ｃのリセット端子Ｒにハイレベルの信号が入力されるので、フリップフロップ回路１７ｃの非反転出力端子Ｑから出力される信号のレベルがハイレベルからローレベルに切り換わる。これにより、スイッチング素子８がターンオフする。

すなわち、スイッチング素子８のスイッチング動作において、スイッチング素子８がターンオンするタイミングは、発振回路１７ａから出力されるパルス信号ＣＬＯＣＫによって決定され、ターンオフするタイミングは、素子電流検出用比較回路２２から出力される比較結果信号Ｓ＿ｉｄｐによって決定される。

また、発振回路１７ａから出力される最大デューティー信号ＭＡＸＤＣは、パルス信号ＣＬＯＣＫと同時にローレベルからハイレベルへ立ち上がり、次のパルス信号ＣＬＯＣＫが立ち上がる前に、ローレベルへ変化する。スイッチング素子８のオン期間が長くなり、最大デューティーサイクル信号ＭＡＸＤＣがローレベルになってから、素子電流検出信号ＶＤ＿Ｓがフィードバック制御信号Ｖｅａｏ以上になる場合、スイッチング素子８は最大デューティーサイクル信号ＭＡＸＤＣがローレベルになる時点でターンオフする。これにより、スイッチング素子８のオン期間は、最大デューティーサイクル信号ＭＡＸＤＣのハイレベルの期間に制限される。

図４は、このスイッチング電源装置５０における、定常負荷時の動作を示すタイミングチャートである。

図４において、時刻ｔ１で発振回路１７ａからパルス信号ＣＬＯＣＫが出力される。これにより、スイッチング素子８がターンオンすると、素子電流ＩＤが増加していく。これに伴って、素子電流検出信号ＶＤ＿Ｓが増加する。

時刻ｔ２で素子電流検出信号ＶＤ＿Ｓがフィードバック制御信号Ｖｅａｏのレベルまで達すると、素子電流検出用比較回路２２は、比較結果信号Ｓ＿ｉｄｐのレベルをローレベルからハイレベルに切り換える。これにより、スイッチング素子８がターンオフされる。

その後、時刻ｔ３において、再び発振回路１７ａからパルス信号ＣＬＯＣＫが出力され、スイッチング素子８がターンオンし、同様の動作が繰返される。

また、時刻ｔ４以降、負荷が軽くなるように負荷変動が生じた場合、負荷７に対する電力供給が過剰となって、出力電圧ＶＯＵＴが上昇する。これに応じて、出力電圧検出回路４が生成するフィードバック信号ＦＢ＿Ｓが大きくなり、フィードバック制御信号Ｖｅａｏのレベルが低下する。

そして、時刻ｔ５において、スイッチング素子８がターンオンすると、時刻ｔ６で素子電流検出信号ＶＤ＿Ｓがフィードバック制御信号Ｖｅａｏのレベルに達する。前述のように、時刻ｔ６では、時刻ｔ４以前に比べてフィードバック制御信号Ｖｅａｏのレベルが低下しているため、素子電流ＩＤのピーク値（以下、電流ピークＩＤＰ）が、時刻ｔ４以前における電流ピークＩＤＰ１より小さくなる。

このように、このスイッチング電源装置５０は、連続発振動作時において、負荷７が小さくなるほど、電流ピークＩＤＰを小さくするように制御している。また、スイッチング電源装置５０は、スイッチング素子８のスイッチング動作の制御方式として、電流モードのＰＷＭ制御方式を用いている。

なお、上述のように、負荷７が軽くなるように負荷変動が生じた場合でも、制御回路９Ａに供給する電流は変化しないため、補助電源電圧Ｖｃｃは、一定の電圧レベルに保持される。

次に、軽負荷時の動作（間欠発振動作）について、以下に説明する。
図４における時刻ｔ７以降、さらに負荷が軽くなっていくと、出力電圧ＶＯＵＴの上昇に伴ってフィードバック制御信号Ｖｅａｏがさらに低下し、電流ピークＩＤＰもさらに小さくなる。

そして、フィードバック制御信号Ｖｅａｏが、基準電圧源３２によって生成されている下限基準電圧Ｖｒ１ａまで低下すると、間欠発振制御用比較回路３１の比較結果信号Ｓ＿ｉｎｔのレベルがハイレベルからローレベルに切り換わる。よって、ＡＮＤ回路１７ｂの一方の入力信号のレベルがローレベルとなる。

これにより、ＡＮＤ回路１７ｂにパルス信号ＣＬＯＣＫが入力されても、ＡＮＤ回路１７ｂは、フリップフロップ回路１７ｃのセット端子Ｓにローレベルの信号を出力する。よって、スイッチング素子８がターンオンされず、スイッチング動作が停止する。

また、間欠発振制御用比較回路３１の比較結果信号Ｓ＿ｉｎｔのレベルがローレベルに切り換わると、図３におけるＰ型ＭＯＳＦＥＴ３２ｃがオン状態になるため、上述したように、基準電圧源３２によって生成される基準電圧が上限基準電圧Ｖｒ２ａに切り換わる。

スイッチング動作が停止すると、２次側へエネルギーが供給されないため、出力電圧ＶＯＵＴが低下し、これに応じてフィードバック制御信号Ｖｅａｏが上昇する。その後、フィードバック制御信号Ｖｅａｏが、上限基準電圧Ｖｒ２ａまで上昇すると、間欠発振制御用比較回路３１の比較結果信号Ｓ＿ｉｎｔのレベルがローレベルからハイレベルに切り換わる。これにより、フリップフロップ回路１７ｃのセット端子Ｓにパルス信号ＣＬＯＣＫに応じたハイレベルの信号が入力され、スイッチング動作が再開される。

また、比較結果信号Ｓ＿ｉｎｔのレベルがローレベルからハイレベルに切り換わると、基準電圧Ｖｒは再び下限基準電圧Ｖｒ１ａとなる。スイッチング動作が再開された後も、軽負荷状態が継続されている間は、このスイッチング動作の停止と再開が繰り返される。

このように、このスイッチング電源装置５０は、軽負荷時に、間欠発振制御用比較回路３１によって、スイッチング素子８のスイッチング動作が間欠的に停止されるように制御される。すなわち、スイッチング素子８がスイッチング動作を行う発振期間と、スイッチング動作が停止される停止期間とが繰り返される、いわゆる間欠発振動作が行われる。また、負荷７が軽くなればなるほど、停止期間における出力電圧ＶＯＵＴの低下速度が遅くなるため、フィードバック制御信号Ｖｅａｏの上昇速度も遅くなる。よって、フィードバック制御信号Ｖｅａｏが上限基準電圧Ｖｒ２ａに上昇するまでの期間が長くなるため、停止期間が長くなる。

ここで、間欠発振動作における補助電源電圧Ｖｃｃは、間欠発振動作においても一定の電流を制御回路９Ａに供給しているため、上記出力電圧ＶＯＵＴと同様に、停止期間中に低下する。また、その低下速度は、負荷によらず一定である。

ここで、待機時等の負荷７が軽い状態になることにより、間欠発振動作における停止期間が、発振期間に比べて十分に長くなった場合、この停止期間中に、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下するようになる。停止期間において、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下する前は、基準電圧源３２は、上限基準電圧Ｖｒ２ａを生成している。補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下すると、補助電源電圧検出用比較回路１４ａから出力される補助電源電圧検出信号Ｓ＿Ｖｃｃのレベルが、ローレベルからハイレベルに切り換わる。

これにより、図３に示した電流ピーク変換回路２３Ａにおけるスイッチ２３Ａａがオン状態になり、基準電圧源３２における接続点Ｐ１の電圧レベルが上限基準電圧Ｖｒ２ａより低くなる。すなわち、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下し、補助電源電圧検出信号Ｓ＿Ｖｃｃのレベルが、ローレベルからハイレベルに切り換わると、上限基準電圧がＶｒ２ａからＶｒ２ｂに低くなる。

図５は、このスイッチング電源装置５０において、間欠発振動作における停止期間が、発振期間に比べて十分に長くなり、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下したときの動作を示すタイミングチャートである。時刻ｔ１及び時刻ｔ４は、図４における時刻ｔ１及び時刻ｔ４と同じ時刻を示している。

図５において、時刻ｔ４以降、負荷が軽くなっていくと、時刻ｔ８でフィードバック制御信号Ｖｅａｏが下限基準電圧Ｖｒ１ａまで低下し、間欠発振動作が開始される。そして、時刻ｔ１０〜ｔ１２までの期間、負荷がさらに軽くなっていくと、間欠発振動作における停止期間が長くなり、補助電源電圧Ｖｃｃが低下していく。時刻ｔ１１において、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下すると、補助電源電圧検出用比較回路１４ａから出力される補助電源電圧検出信号Ｓ＿Ｖｃｃのレベルが、ローレベルからハイレベルに切り換わり、電流ピーク変換回路２３Ａにおけるスイッチ２３Ａａがオン状態となる。これにより、基準電圧源３２が生成する基準電圧Ｖｒが低くなる。具体的には、上限基準電圧は、Ｖｒ２ａからＶｒ２ｂに、且つ下限基準電圧はＶｒ１ａからＶｒ１ｂにそれぞれ低くなる。

補助電源電圧検出信号Ｓ＿Ｖｃｃのレベルが、ローレベルからハイレベルに切り換わると、補助電源電圧検出用比較回路１４ａのヒステリシス動作により、補助電源電圧Ｖｃｃが、上限制限レベルＶｃｃｔｈ２まで上昇するまでは、補助電源電圧検出信号Ｓ＿Ｖｃｃのレベルがハイレベルに保持される。よって、電流ピーク変換回路２３Ａにおけるスイッチ２３Ａａのオン状態が保持される。

電流ピーク変換回路２３Ａにおけるスイッチ２３Ａａがオン状態となり、基準電圧Ｖｒが低くなると、間欠発振制御用比較回路３１から出力される比較結果信号Ｓ＿ｉｎｔのレベルが切り換わるときのフィードバック制御信号Ｖｅａｏのレベルが低くなる。よって、発振期間においてスイッチング素子８がターンオンしたのち、比較結果信号Ｓ＿ｉｎｔのレベルがローレベルからハイレベルに切り換わるときの素子電流ＩＤの値が小さくなる。すなわち、発振期間における電流ピークＩＤＰが、基準電圧Ｖｒが低くなる前と比べて小さくなる。

図６は、このスイッチング電源装置５０において、素子電流検出信号ＶＤ＿Ｓと電流ピークＩＤＰとの関係を示す図である。素子電流検出信号ＶＤ＿Ｓと電流ピークＩＤＰとは、正の比例関係にある。また、電流ピークＩＤＰは、素子電流検出用比較回路２２において、素子電流検出信号ＶＤ＿Ｓがフィードバック制御信号Ｖｅａｏまで上昇した時の素子電流ＩＤである。さらに、間欠発振動作時のフィードバック制御信号Ｖｅａｏのレベルは、下限基準電圧と上限基準電圧との間を周期的に変化するため、図６では、フィードバック制御信号Ｖｅａｏのレベルが基準電圧の上限値と下限値として示されており、この上限基準電圧と下限基準電圧が素子電流検出信号ＶＤ＿Ｓの任意のレベルであるように示している。

図６において、間欠発振動作における発振期間は、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下する前は、フィードバック制御信号Ｖｅａｏが上限基準電圧Ｖｒ２ａから下限基準電圧Ｖｒ１ａに低下するまでの期間であり、このときの電流ピークは、ＩＤＰａである。ここで、ＩＤＰａは、発振期間における素子電流ＩＤの全パルスに対する電流ピークの平均を示す値である。後述するＩＤＰｂに関しても、ＩＤＰａと同様に、発振期間における素子電流ＩＤの全パルスに対する電流ピークの平均を示す値である。

補助電源電圧Ｖｃｃが、下限制限レベルＶｃｃｔｈ１まで低下すると、基準電圧Ｖｒが低下し、フィードバック制御信号Ｖｅａｏは、下限基準電圧Ｖｒ１ｂと上限基準電圧Ｖｒ２ｂの間で変化するようになるため、電流ピークはＩＤＰｂになる。このように、基準電圧Ｖｒが低くなると、電流ピークＩＤＰは、基準電圧Ｖｒが低くなる前の電流ピークに比べて小さくなる。

電流ピークＩＤＰが小さくなると、発振期間中に２次側へ供給するエネルギーが減少する。すなわち、図５に示す時刻ｔ９〜ｔ１０における発振期間中に２次側へ供給されるエネルギーよりも、時刻ｔ１４〜ｔ１５における発振期間中に２次側へ供給されるエネルギーの方が小さくなる。

ここで、時刻ｔ９以降、負荷７は変化していないため、単位時間当たりに２次側へ供給するエネルギーは一定である。したがって、時刻ｔ１４〜ｔ１５の期間のように、電流ピークＩＤＰが小さくなり、発振期間中に２次側へ供給するエネルギーが小さくなると、単位時間当たりに２次側へ供給するエネルギーを一定にするために、間欠発振動作の周期が短くなる。換言すれば、負荷７が一定の状態で、発振期間中に２次側へ供給するエネルギーが小さくなると、停止期間における出力電圧ＶＯＵＴの低下速度が速くなる。これにより、停止期間におけるフィードバック制御信号Ｖｅａｏの上昇速度が速くなる。つまり、フィードバック制御信号Ｖｅａｏが下限基準電圧Ｖｒ１ｂから上限基準電圧Ｖｒ２ｂまで上昇するまでの期間が短くなるため、停止期間が短くなる。これにより、補助電源電圧Ｖｃｃが上昇していく。

その後、時刻ｔ１５において、補助電源電圧Ｖｃｃが上限制限レベルＶｃｃｔｈ２まで上昇すると、補助電源電圧検出信号Ｓ＿Ｖｃｃのレベルがハイレベルからローレベルに切り換わる。そして、電流ピーク変換回路２３Ａにおけるスイッチ２３Ａａがオフ状態に切り換わり、基準電圧Ｖｒが元のレベルに復帰する。つまり、上限基準電圧は、Ｖｒ２ｂからＶｒ２ａに、且つ下限基準電圧はＶｒ１ｂからＶｒ１ａにそれぞれ復帰する。このため、時刻ｔ１５以降の発振期間においては、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下した時刻ｔ１１以前と同じ電流ピークＩＤＰａになり、時刻ｔ８〜ｔ１１の期間と同様の動作を行う。

このように、本発明の実施の形態１に係るスイッチング電源装置５０は、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下したとき、電流ピーク変換回路２３Ａを動作させることにより、間欠発振動作の発振期間における電流ピークＩＤＰを小さくする。その結果、発振期間中に２次側へ供給するエネルギーが小さくなるため、停止期間が短くなる。これにより、スイッチング電源装置５０は、補助電源電圧Ｖｃｃが、下限制限レベルＶｃｃｔｈ１よりさらに低下してしまうことを防止できる。すなわち、本発明の実施の形態１に係るスイッチング電源装置５０は、補助電源電圧Ｖｃｃが許容最低電圧Ｖｃｃｕｖまで低下することによる制御回路９Ａの動作停止等の問題が発生することを防止できる。

また、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下したことを検出しても、間欠発振動作が継続される。よって、本発明の実施の形態１に係るスイッチング電源装置５０は、軽負荷時の間欠発振動作による電源効率向上の効果を維持したまま上記問題を解決できる。

また、間欠発振動作の１周期におけるスイッチング回数が１回のみの場合は、特許文献４に示された従来のスイッチング電源装置では、補助電源電圧が制限レベルまで低下し、これを検出しても、間欠発振動作における停止期間を短くすることができないため、上記問題を解決できない。これに対し、本発明の実施の形態１に係るスイッチング電源装置５０は、間欠発振動作の１周期におけるスイッチング回数が１回のみの場合であっても、発振期間における電流ピークＩＤＰを小さくすることにより、停止期間を短くすることができる。

図７は、このスイッチング電源装置５０において、間欠発振動作の１周期におけるスイッチング回数が１回のみの場合に、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下したときの動作を示すタイミングチャートである。

時刻ｔ２０において、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下している。また、時刻ｔ２０から補助電源電圧Ｖｃｃが上限制限レベルＶｃｃｔｈ２まで上昇する時刻ｔ２６までの期間、基準電圧Ｖｒが、時刻ｔ２０以前の基準電圧Ｖｒに比べて低くなる。これにより、時刻ｔ２３〜ｔ２４、及び時刻ｔ２５〜ｔ２６の発振期間における電流ピークＩＤＰが、時刻ｔ２０以前の発振期間における電流ピークより小さくなる。結果として、時刻ｔ２０以降の停止期間が、時刻ｔ２０以前の停止期間より短くなるため、上記問題を解決することができる。

このように、本発明の実施の形態１に係るスイッチング電源装置５０は、間欠発振動作の１周期におけるスイッチング回数が１回のみの場合を含む、全ての間欠発振動作の状態に対して上記問題の発生を防止することができる。

なお、上記説明において、下限基準電圧Ｖｒ１ａ、Ｖｒ１ｂ、上限基準電圧Ｖｒ２ａ及びＶｒ２ｂは、Ｖｒ２ａ＞Ｖｒ１ａ＞Ｖｒ２ｂ＞Ｖｒ１ｂの関係にあるが、補助電源電圧低下モード時の上限基準電圧Ｖｒ２ｂが、通常モード時の下限基準電圧Ｖｒ１ａ以上であってもよい。つまり、Ｖｒ２ａ＞Ｖｒ２ｂ≧Ｖｒ１ａ＞Ｖｒ１ｂであってもよい。

なお、補助電源電圧低下モード時の電流ピークＩＤＰを、通常モード時の電流ピークＩＤＰに比べて、より小さくするためには、上述したようにＶｒ２ａ＞Ｖｒ１ａ＞Ｖｒ２ｂ＞Ｖｒ１ｂの関係を満たすことが好ましい。

（実施の形態２）
本発明の実施の形態２に係るスイッチング電源装置５０は、上述した実施の形態１に係るスイッチング電源装置５０の変形例であり、実施の形態１に係るスイッチング電源装置５０に対して、補助電源電圧低下モード時に電流ピークＩＤＰを下げるための構成が異なる。具体的には、実施の形態２に係るスイッチング電源装置５０は、補助電源電圧低下モード時に、素子電流検出用比較回路２２に入力されるフィードバック信号Ｖｅａｏ＿Ｓを小さくすることにより、補助電源電圧低下モード時の電流ピークＩＤＰを下げる。

また、実施の形態２では、実施の形態１と異なる点を中心に説明する。その他の構成、動作、及び効果は、実施の形態１と同等であるので、説明を省略する。

本発明の実施の形態２に係るスイッチング電源装置５０は、半導体装置６Ｂに含まれる制御回路９Ｂの構成が、実施の形態１と異なる。具体的には、ピーク電流制御回路１５Ｂに含まれる電流ピーク変換回路２３Ｂの構成が異なる。

図８は、実施の形態２に係る半導体装置６Ｂの一構成例を示すブロック図である。
図８に示す電流ピーク変換回路２３Ｂは、フィードバック信号制御回路１３と素子電流検出用比較回路２２の反転入力端子との間に接続され、且つ間欠発振制御用比較回路３１の出力部にも接続されている。また、この電流ピーク変換回路２３Ｂは、フィードバック制御信号Ｖｅａｏに対して単調増加する信号Ｖｅａｏ＿Ｓを素子電流検出用比較回路２２の反転入力端子に出力する。

この電流ピーク変換回路２３Ｂは、補助電源電圧低下モードにおいて、駆動信号Ｄｒｉｖｅに含まれる各パルスが非アクティブになるタイミングが、通常モードよりも早くなるように、素子電流検出用比較回路２２に入力されるフィードバック制御信号Ｖｅｏｅを変換する。

具体的には、電流ピーク変換回路２３Ｂは、補助電源電圧低下モード時には、通常モード時より、素子電流検出用比較回路２２に入力されるフィードバック制御信号Ｖｅａｏ＿Ｓを、出力電圧ＶＯＵＴが大きくなった場合にフィードバック制御信号Ｖｅａｏが変動する方向に変動させる。つまり、電流ピーク変換回路２３Ｂは、補助電源電圧低下モード時には、通常モード時より、素子電流検出用比較回路２２に入力されるフィードバック制御信号Ｖｅａｏ＿Ｓを小さくする。

図９は、図８に示した実施の形態２に係る半導体装置６Ｂに使用される電流ピーク変換回路２３Ｂの具体的な一構成例を示す回路図である。

図９に示す電流ピーク変換回路２３Ｂは、抵抗値がＲ３、及びＲ４であり互いに直列接続された２つの抵抗２３Ｂａ及び２３Ｂｂと、一方の端子が共にこの電流ピーク変換回路２３Ｂの出力信号Ｖｅａｏ＿Ｓのラインに接続された２つのスイッチ２３Ｂｃ及び２３Ｂｄと、間欠発振制御信号Ｓ＿ｉｎｔと補助電源電圧検出信号Ｓ＿Ｖｃｃが入力されるＡＮＤ回路２３Ｂｅと、フリップフロップ回路２３Ｂｆと、３つのインバータ回路２３Ｂｇ、２３Ｂｈ及び２３Ｂｉとを含む。

抵抗２３Ｂａの一方の端子及びスイッチ２３Ｂｃの他方の端子は、フィードバック制御信号Ｖｅａｏのラインに接続される。抵抗２３Ｂａの他方の端子は抵抗２３Ｂｂの一方の端子に接続され、抵抗２３Ｂｂの他方の端子は、接地電位に接続されている。また、スイッチ２３Ｂｄの他方の端子は、抵抗２３Ｂａと抵抗２３Ｂｂとの接続点（抵抗２３Ｂａの他方の端子及び抵抗２３Ｂｂの一方の端子）に接続される。

次に、この電流ピーク変換回路２３Ｂの動作を説明する。
通常連続発振動作時、及び間欠発振動作の発振期間中は、間欠発振制御信号Ｓ＿ｉｎｔのレベルはハイレベル、かつ補助電源電圧検出信号Ｓ＿Ｖｃｃのレベルはローレベルである。つまり、ＡＮＤ回路２３Ｂｅに入力される２つの信号のレベルがローレベルであるため、フリップフロップ回路２３Ｂｆの非反転出力端子Ｑからはローレベルの信号が出力されている。そのため、スイッチ２３Ｂｃはオン状態であり、かつスイッチ２３Ｂｄはオフ状態である。すなわち、発振期間中は、フィードバック制御信号Ｖｅａｏとこの電流ピーク変換回路２３Ｂの出力信号Ｖｅａｏ＿Ｓは、同一の信号である。

ここで、間欠発振動作の停止期間になった場合、間欠発振制御信号Ｓ＿ｉｎｔのレベルがハイレベルからローレベルに切り換わり、この間欠発振制御信号Ｓ＿ｉｎｔの反転信号、すなわちハイレベルの信号がＡＮＤ回路２３Ｂｅの一方の入力端子に入力される。この状態で、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下すると、補助電源電圧検出信号Ｓ＿Ｖｃｃのレベルがローレベルからハイレベルに切り換わり、ＡＮＤ回路２３Ｂｅに入力される２つの信号のレベルがハイレベルになる。

このとき、ＡＮＤ回路２３Ｂｅは、フリップフロップ回路２３Ｂｆのセット端子Ｓにハイレベルの信号を出力する。これにより、フリップフロップ回路２３Ｂｆの非反転出力端子Ｑからハイレベルの信号が出力されると、スイッチ２３Ｂｃがオフ状態となり、かつスイッチ２３Ｂｄがオン状態になる。これにより、出力信号Ｖｅａｏ＿Ｓのレベルが、以下の式（６）に表されるように、フィードバック制御信号Ｖｅａｏのレベルを抵抗分割したレベルに低下する。

このフィードバック制御信号Ｖｅａｏのレベルが低下した状態は、フリップフロップ回路２３Ｂｆのリセット端子Ｒにハイレベルの信号が入力されるまで継続される。すなわち、補助電源電圧Ｖｃｃが上限制限レベルＶｃｃｔｈ２まで上昇し、補助電源電圧検出信号Ｓ＿Ｖｃｃのレベルがハイレベルからローレベルに切り換わると、フリップフロップ回路２３Ｂｆのリセット端子Ｒにハイレベルの信号が入力される。よって、スイッチ２３Ｂｃがオン状態になり、かつスイッチ２３Ｂｄがオフ状態になる。これにより、出力信号Ｖｅａｏ＿Ｓは、再びフィードバック制御信号Ｖｅａｏと同一の信号になる。

図１０は、実施の形態２に係る半導体装置６Ｂを、例えば図１に示したスイッチング電源装置５０に使用した場合の動作を示すタイミングチャートである。

間欠発振動作における停止期間が、発振期間に比べて十分に長くなり、時刻ｔ３１において、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下した場合、補助電源電圧検出信号Ｓ＿Ｖｃｃのレベルがローレベルからハイレベルに切り換わる。よって、図９におけるスイッチ２３Ｂｃがオフ状態となり、スイッチ２３Ｂｄがオン状態になる。これにより、電流ピーク変換回路２３Ｂの出力信号Ｖｅａｏ＿Ｓのレベルが、上記の式（６）で表されるレベルに低下する。この出力信号Ｖｅａｏ＿Ｓは、素子電流検出用比較回路２２の反転入力端子に入力される。素子電流検出用比較回路２２は、出力信号Ｖｅａｏ＿Ｓと、素子電流検出信号ＶＤ＿Ｓとを比較する。

時刻ｔ３２において、フィードバック制御信号Ｖｅａｏが上限基準電圧Ｖｒ２ａまで上昇したとすると、発振期間になる。上述のように、時刻ｔ３１以降、電流ピーク変換回路２３Ｂの出力信号Ｖｅａｏ＿Ｓのレベルが低下しているため、時刻ｔ３２〜ｔ３３の発振期間における電流ピークは、時刻ｔ３１以前の電流ピークＩＤＰａより小さいＩＤＰｃになる。

図１１は、実施の形態２における素子電流検出信号ＶＤ＿Ｓと電流ピークＩＤＰとの関係を示す図である。

補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下する前の発振期間において、電流ピーク変換回路２３Ｂの出力信号Ｖｅａｏ＿Ｓはフィードバック制御信号Ｖｅａｏと同一信号である。よって、このときの電流ピークは、実施の形態１における図６と同様に、ＩＤＰａである。

一方、補助電源電圧Ｖｃｃが、下限制限レベルＶｃｃｔｈ１まで低下すると、図６とは異なり、基準電圧Ｖｒは変化しないが、電流ピーク変換回路２３Ｂの出力信号Ｖｅａｏ＿Ｓのレベルがフィードバック制御信号Ｖｅａｏのレベルより低くなるため、電流ピークはＩＤＰａより小さいＩＤＰｃに変化する。

このように、電流ピークＩＤＰが小さくなると、実施の形態１と同様の理由により、時刻ｔ３３〜ｔ３４の停止期間が、時刻ｔ３０〜ｔ３２の停止期間より短くなり、補助電源電圧Ｖｃｃが上昇していく。

次に時刻ｔ３５において、補助電源電圧Ｖｃｃが上限制限レベルＶｃｃｔｈ２まで上昇すると、補助電源電圧検出信号Ｓ＿Ｖｃｃのレベルがハイレベルからローレベルに切り換わる。よって、フリップフロップ回路２３Ｂｆのリセット端子Ｒにハイレベルの信号が入力される。これにより、電流ピーク変換回路２３Ｂにおけるスイッチ２３Ｂｃがオン状態になり、スイッチ２３Ｂｃがオフ状態になる。よって、電流ピーク変換回路２３Ｂの出力信号Ｖｅａｏ＿Ｓの低レベル状態が解除され、出力信号Ｖｅａｏ＿Ｓがフィードバック制御信号Ｖｅａｏと同一の信号になる。したがって、時刻ｔ３６〜ｔ３７の発振期間における電流ピークは、時刻ｔ３１以前の発振期間における電流ピークと同じＩＤＰａに戻る。

このように、実施の形態２の半導体装置６Ｂは、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下したときに、素子電流検出用比較回路２２の反転入力端子に入力される電流ピーク変換回路２３Ｂの出力信号Ｖｅａｏ＿Ｓのレベルを低いレベルに切り換える。これにより、半導体装置６Ｂは、補助電源電圧低下モード時の発振期間における電流ピークＩＤＰを小さくできる。したがって、半導体装置６Ｂは、停止期間を短くすることができるため、補助電源電圧Ｖｃｃが許容最低電圧Ｖｃｃｕｖまで低下することで発生する制御回路の動作停止等の問題を防止することができる。

また、実施の形態２の半導体装置６Ｂは、間欠発振動作の１周期におけるスイッチング回数が１回のみの場合であっても、上記の動作により、発振期間における電流ピークＩＤＰを小さくすることができる。そのため、全ての間欠発振動作の状態に対して、実施の形態１と同様の効果が得られる。

（実施の形態３）
本発明の実施の形態３に係るスイッチング電源装置５０は、上述した実施の形態１に係るスイッチング電源装置５０の変形例であり、実施の形態１に係るスイッチング電源装置５０に対して、補助電源電圧低下モード時に電流ピークＩＤＰを下げるための構成が異なる。具体的には、実施の形態３に係るスイッチング電源装置５０は、補助電源電圧低下モード時に、素子電流検出用比較回路２２に入力される素子電流検出信号ＶＤ＿Ｓを大きくすることにより、補助電源電圧低下モード時の電流ピークＩＤＰを下げる。

また、実施の形態３では、実施の形態１及び２と異なる点を中心に説明する。その他の構成、動作、及び効果は、実施の形態１及び２と同等であるので、説明を省略する。

本発明の実施の形態３に係るスイッチング電源装置５０は、半導体装置６Ｃに含まれる制御回路９Ｃの構成が、実施の形態１と異なる。具体的には、ピーク電流制御回路１５Ｃに含まれる電流ピーク変換回路２３Ｃの構成が異なる。

図１２は、実施の形態３に係る半導体装置６Ｃの一構成例を示すブロック図である。
図１２に示す電流ピーク変換回路２３Ｃは、素子電流検出回路２１、及び間欠発振制御用比較回路３１の出力部と接続されている。

この電流ピーク変換回路２３Ｃは、補助電源電圧低下モードにおいて、駆動信号Ｄｒｉｖｅに含まれる各パルスが非アクティブになるタイミングが、通常モードよりも早くなるように、素子電流検出用比較回路２２に入力される素子電流検出信号ＶＤ＿Ｓを変換する。

具体的には、電流ピーク変換回路２３Ｃは、補助電源電圧低下モード時には、通常モード時より、素子電流検出用比較回路２２に入力される素子電流検出信号ＶＤ＿Ｓを、素子電流ＩＤが大きくなった場合に当該素子電流検出信号ＶＤ＿Ｓが変動する方向に変動させる。つまり、電流ピーク変換回路２３Ｃは、補助電源電圧低下モード時には、通常モード時より、素子電流検出信号ＶＤ＿Ｓを大きくする。

図１３は、図１２に示した実施の形態３に係る半導体装置６Ｃに使用される素子電流検出回路２１、及び電流ピーク変換回路２３Ｃの具体的な一構成例を示す回路図である。

図１３に示すように、この素子電流検出回路２１は、直列接続された抵抗値Ｒ５及びＲ６の２つの抵抗２１ａ及び２１ｂを含む。この素子電流検出回路２１は、この素子電流検出回路２１の入力信号である素子電流ＩＤの大きさを示す電圧信号ＶＤのレベルを抵抗分割した信号、つまり素子電流検出信号ＶＤ＿Ｓを出力している。

また、電流ピーク変換回路２３Ｃは、抵抗値Ｒ７の抵抗２３Ｃｂと、抵抗２３Ｃｂに直列接続されたスイッチ２３Ｃａとを含む。この抵抗２３Ｃｂとスイッチ２３Ｃａとの直列回路は、素子電流検出回路２１における抵抗２１ａに並列接続されている。

また、上述の実施の形態２と同様に、電流ピーク変換回路２３Ｃは、スイッチ２３Ｃａのオン状態とオフ状態とを制御する手段として、ＡＮＤ回路２３Ｃｅ、フリップフロップ回路２３Ｃｆ、及び２つのインバータ回路２３Ｃｇ、２３Ｃｈを含む。

この素子電流検出回路２１及び電流ピーク変換回路２３Ｃの動作を、以下に説明する。
間欠発振動作における発振期間中は、上述の実施の形態２における電流ピーク変換回路２３Ｂと同様に、フリップフロップ回路２３Ｃｆの非反転出力端子Ｑからはローレベルの信号が出力されている。そのため、スイッチ２３Ｃａはオフ状態である。よって、このときの素子電流検出信号ＶＤ＿Ｓａは、電圧信号ＶＤとの関係として以下の式（７）のように表される。

ここで、間欠発振動作の停止期間になり、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下すると、フリップフロップ回路２３Ｃｆの非反転出力端子Ｑからハイレベルの信号が出力される。よって、スイッチ２３Ｃａがオン状態になる。これにより、以下の式（８）に表されるように、素子電流検出信号ＶＤ＿Ｓａが、ＶＤ＿Ｓｂに変化する。

上記の式（７）及び式（８）より、ＶＤ＿ＳａとＶＤ＿Ｓｂの関係は、ＶＤ＿Ｓａ＜ＶＤ＿Ｓｂである。この素子電流検出回路２１における入力信号ＶＤと出力信号である素子電流検出信号ＶＤ＿Ｓの関係が変化した状態は、補助電源電圧Ｖｃｃが上限制限レベルＶｃｃｔｈ２に上昇するまで継続される。

図１４は、実施の形態３に係る半導体装置６Ｃを、例えば図１に示したスイッチング電源装置５０に使用した場合の動作を示すタイミングチャートである。

間欠発振動作における停止期間が長くなり、時刻ｔ４０において、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下した場合、図１３におけるスイッチ２３Ｃａがオン状態になる。これにより、素子電流検出回路２１における入力信号ＶＤと出力信号である素子電流検出信号ＶＤ＿Ｓの関係が、上記の式（７）から式（８）に変化する。つまり、素子電流検出信号ＶＤ＿Ｓのレベルが、入力信号ＶＤのレベルに対して大きくなる。

時刻ｔ４１において、フィードバック制御信号Ｖｅａｏが上限基準電圧Ｖｒ２ａまで上昇したとすると、発振期間になる。

図１５は、時刻ｔ４１において、スイッチング素子８がターンオンしたときの素子電流検出信号ＶＤ＿Ｓｂと素子電流ＩＤとを示す波形図である。また、比較波形として、時刻ｔ４０以前の発振期間における素子電流検出信号ＶＤ＿Ｓｂと素子電流ＩＤとの波形も重ねて示している。

図１５において、まず、時刻ｔ４０以前の発振期間における波形では、時刻ｔ４１においてスイッチング素子８がターンオンする。次に、時刻ｔ４１ｂで素子電流検出信号ＶＤ＿Ｓｂがフィードバック制御信号Ｖｅａｏのレベルまで上昇し、スイッチング素子８がターンオフする。よって、素子電流ＩＤの電流ピークは、ＩＤＰａとなる。

一方、時刻ｔ４１においてスイッチング素子８がターンオンし、素子電流ＩＤが増加したとき、素子電流検出信号ＶＤ＿Ｓｂの上昇速度は、ＶＤ＿Ｓａの上昇速度より速いため、ＶＤ＿Ｓｂは、時刻ｔ４１ａでフィードバック制御信号Ｖｅａｏのレベルに達する。これにより、時刻ｔ４１ａでスイッチング素子８がターンオフされる。よって、このときの電流ピークＩＤＰｄは、時刻ｔ４０以前の発振期間における電流ピークＩＤＰａより小さくなる。

図１６Ａは、素子電流検出信号ＶＤ＿Ｓと素子電流検出回路２１の入力信号ＶＤとの関係を示す図である。図１６Ｂは、素子電流検出信号ＶＤ＿Ｓと素子電流ＩＤの電流ピークＩＤＰとの関係を示す図である。

図１４の時刻ｔ４０において、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下すると、図１６Ａのように、素子電流検出信号ＶＤ＿Ｓと素子電流検出回路２１の入力信号ＶＤとの関係が変化する。素子電流検出回路２１の入力信号ＶＤは、素子電流ＩＤに基づいた信号であるため、図１６Ｂのように、素子電流検出信号ＶＤ＿Ｓと素子電流ＩＤの電流ピークＩＤＰの関係も変化する。よって、電流ピークはＩＤＰａより小さいＩＤＰｄに変化する。

したがって、時刻ｔ４０以降の発振期間における電流ピークＩＤＰｄは、時刻ｔ４０以前の発振期間における電流ピークＩＤＰａより小さくなる。これにより、実施の形態１及び２と同様の理由により、時刻ｔ４２〜ｔ４３の停止期間が、時刻ｔ３９〜ｔ４１の停止期間より短くなることにより、補助電源電圧Ｖｃｃが上昇していく。

時刻ｔ４４において、補助電源電圧Ｖｃｃが上限制限レベルＶｃｃｔｈ２まで上昇すると、補助電源電圧検出信号Ｓ＿Ｖｃｃのレベルがハイレベルからローレベルに切り換わる。これにより、電流ピーク変換回路２３Ｃにおけるスイッチ２３Ｃａがオフ状態になるため、素子電流検出信号は、ＶＤ＿Ｓａに戻る。したがって、時刻ｔ４５〜ｔ４６の発振期間における電流ピークは、時刻ｔ４０以前の発振期間における電流ピークＩＤＰａに戻る。

このように、実施の形態３の半導体装置６Ｃは、補助電源電圧Ｖｃｃが下限制限レベルＶｃｃｔｈ１まで低下したときに、素子電流検出回路２１の入力信号ＶＤと出力信号である素子電流検出信号ＶＤ＿Ｓとの関係を、電流ピーク変換回路２３Ｃの動作によって変化させる。これにより、半導体装置６Ｃは、補助電源電圧低下モード時の発振期間における電流ピークＩＤＰを小さくできる。したがって、半導体装置６Ｃは、停止期間を短くすることができるため、補助電源電圧Ｖｃｃが許容最低電圧Ｖｃｃｕｖまで低下することで発生する制御回路の動作停止等の問題を防止することができる。

また、半導体装置６Ｃは、間欠発振動作の１周期におけるスイッチング回数が１回のみの場合を含む全ての間欠発振動作の状態に対して、実施の形態１もしくは実施の形態２と同様の効果が得られる。

以上のように、本発明の実施の形態１〜３に係るスイッチング電源装置５０は、軽負荷時に間欠発振動作における停止期間が長くなり、補助電源電圧Ｖｃｃが下限制限レベルまで低下したときに、これを検出し、補助電源電圧低下モードに移行する。補助電源電圧低下モードでは、間欠発振動作の発振期間における電流ピークを、補助電源電圧Ｖｃｃが下限制限レベルまで低下する前の間欠発振動作の発振期間における電流ピークより小さくする。これにより、本発明の実施の形態１〜３に係るスイッチング電源装置５０は、間欠発振動作の停止期間を短くすることができると同時に、補助電源電圧Ｖｃｃが許容最低電圧まで低下してしまうことを防止することができる。このため、本発明の実施の形態１〜３に係るスイッチング電源装置５０は、補助電源電圧Ｖｃｃが許容最低電圧まで低下することによる制御回路の動作停止や、消費電力の大幅な増加等の問題が発生することを防止することができる。

また、本発明の実施の形態１〜３に係るスイッチング電源装置５０は、間欠発振動作の１周期におけるスイッチング回数が１回のみの場合であっても、発振期間における電流ピークを小さくすることができる。したがって、本発明の実施の形態１〜３に係るスイッチング電源装置５０は、全ての間欠発振動作の状態に対して停止期間を短くすることができるため、制御回路の動作停止や、消費電力の大幅な増加等の問題が発生することを防止することができる。

さらに、本発明の実施の形態１〜３に係るスイッチング電源装置５０は、補助電源電圧Ｖｃｃが下限制限レベルまで低下したことを検出した後も、間欠発振動作が継続されるため、電源効率向上の効果を維持することができる。

なお、実施の形態１〜３では、基準電圧源３２が下限基準電圧と上限基準電圧の２つのレベルの基準電圧を生成しており、間欠発振制御用比較回路３１がヒステリシス動作を行うように構成されているが、下限基準電圧と上限基準電圧の差がゼロの状態、すなわち、基準電圧源３２が単一レベルの基準電圧を生成し、間欠発振制御用比較回路３１がヒステリシス動作を行わない構成であっても構わない。この場合には、フィードバック制御信号Ｖｅａｏは、基準電圧より高いレベルと低いレベルとを交互に変化する動作となるが、間欠発振動作の発振期間における電流ピークを小さくすることに対する影響はないため、実施の形態１〜３と同様の効果が得られる。

また、実施の形態１〜３では、素子電流検出回路２１は、素子電流を反映したスイッチング素子８のドレイン／ソース間電圧（オン電圧）、すなわちスイッチング素子８の両端電圧を検出するように構成されているが、例えば、センス抵抗を用いてスイッチング素子８に流れる素子電流を検出するような構成であっても構わない。なお、上述したスイッチング素子８の両端電圧を検出する方法のほうが、センス抵抗を用いる方法に比べて、センス抵抗が不要であるという利点と、ロスを低減できるという利点とがあり、より好ましい。

また、実施の形態１〜３では、スイッチング素子８の制御方法をＰＷＭ制御として説明を行っているが、本発明はこの制御方法に影響を受けるものではなく、周波数を変調させるＰＦＭ制御、発振数をコントロールするバースト制御、リンギングチョークコンバータ、これらの複合制御などの制御方法でも構わない。

また、実施の形態１〜３では、出力電圧ＶＯＵＴを一定の電圧に安定化させる構成として、出力電圧検出回路４が生成するフィードバック信号ＦＢ＿Ｓを制御回路９Ａ〜９Ｃにフィードバックさせる構成を採用した。しかしながら、フィードバック構成は特に限定されず、例えばトランスの補助巻線を利用してフィードバックする巻線帰還方式のフィードバックを行う構成であっても構わない。

また、スイッチング素子８及び制御回路９Ａ〜９Ｃを含む半導体装置６Ａ〜６Ｃを、１つの半導体チップ内に設けて、容易にモノリシックＩＣ化した半導体装置を形成することができる。さらに、例えば、スイッチング素子８を１つの半導体チップ、及び制御回路９Ａ〜９Ｃを１つの半導体チップでそれぞれ構成し、これら２つの半導体チップを含めて１つのモジュールを構成することにより、半導体装置を形成することができる。このように、主要な回路部品を１つの半導体チップ内に設けることで、回路を構成するための部品点数を削減することができるため、電源装置として、容易に小型化及び軽量化さらに低コスト化を実現することができる。

このように、本発明の実施の形態１〜３に係るスイッチング電源装置５０は、補助電源電圧Ｖｃｃが許容最低電圧まで低下することによる制御回路９Ａ〜９Ｃの動作停止、及び消費電力の大幅な増加等の問題が発生することを防止することができる。また、本発明の実施の形態１〜３に係るスイッチング電源装置５０では、間欠発振動作の状態、さらにはスイッチング電源装置内の部品のバラツキ及び温度特性に依存して、これらの効果が低下することがほとんどない。このため、本発明は、スイッチング電源装置５０の信頼性を向上させることができるので、スイッチング電源を使用する装置及び機器全般、特に民生機器の組み込み電源、及び各種電子機器に有用である。

以上、実施の形態におけるこれまでの説明は、すべて本発明を具体化した一例であって、本発明はこれらの例に限定されず、本発明の技術を用いて当業者が容易に構成可能な種々の例に展開可能である。

本発明は、スイッチング電源装置に利用でき、特に民生機器の組み込み電源、及び各種電子機器に有用である。

１、１０１ トランス
１ａ、１０１ａ １次巻線
１ｂ、１０１ｂ ２次巻線
１ｃ、１０１ｃ 補助巻線
２、１０２ 出力電圧生成回路
２ａ、３ａ、１０２ａ、１０３ａ ダイオード
２ｂ、３ｂ、５、１０２ｂ、１０３ｂ コンデンサ
３、１０３ 補助電源電圧生成回路
４、１０４ 出力電圧検出回路
６Ａ、６Ｂ、６Ｃ、１０６、１０６Ａ、１０６Ｂ、１０６Ｃ 半導体装置
７、１０７ 負荷
８、１０８ スイッチング素子
９Ａ、９Ｂ、９Ｃ、１０９、１０９Ａ、１０９Ｂ、１０９Ｃ 制御回路
１０、１１０ 起動用定電流源
１１、１１１、１１１Ａ レギュレータ
１２、１１２ 起動制御回路
１３、１１３ フィードバック信号制御回路
１４ 補助電源電圧検出回路
１４ａ、１１４Ｂ、１１４Ｃ 補助電源電圧検出用比較回路
１５Ａ、１５Ｂ、１５Ｃ ピーク電流制御回路
１６ 間欠動作制御回路
１７ 駆動回路
１７ａ、１１７ａ 発振回路
１７ｄ、１１７ｄ ＮＡＮＤ回路
１８、１１８ ゲートドライバ
２１、１２１ 素子電流検出回路
２１ａ、２１ｂ、２３Ａｂ、２３Ｂａ、２３Ｂｂ、２３Ｃｂ、３２ｄ 抵抗
２２、１２２ 素子電流検出用比較回路
２３Ａ、２３Ｂ、２３Ｃ 電流ピーク変換回路
２３Ａａ、２３Ｂｃ、２３Ｂｄ、２３Ｃａ スイッチ
２３Ｂｅ、２３Ｃｅ、１７ｂ、１１７ｂ ＡＮＤ回路
２３Ｂｆ、２３Ｃｆ、１７ｃ、１１７ｃ フリップフロップ回路
２３Ｂｇ、２３Ｂｈ、２３Ｂｉ、２３Ｃｇ、２３Ｃｈ インバータ回路
３１、１３１ 間欠発振制御用比較回路
３２、１３２、１３２Ｃ 基準電圧源
３２ａ、３２ｂ 定電流源
３２ｃ Ｐ型ＭＯＳＦＥＴ
５０、１００ スイッチング電源装置
１１９ａ 比較回路
１２０ ＯＲ回路

Claims (15)

1. １次巻線、２次巻線、及び補助巻線を有するトランスと、
   前記１次巻線に直列に接続されたスイッチング素子と、
   前記２次巻線と負荷との間に接続され、前記２次巻線に誘起される第１の交流電圧を整流及び平滑化することにより、直流の出力電圧を生成する出力電圧生成回路と、
   前記補助巻線に接続され、前記補助巻線に誘起される第２の交流電圧を整流及び平滑化することにより、補助電源電圧を生成する補助電源電圧生成回路と、
   前記補助電源電圧を用いて動作するとともに、前記スイッチング素子の動作を制御する制御回路とを備えるスイッチング電源装置であって、
   前記制御回路は、
   前記スイッチング素子を駆動する第１パルス信号を生成する駆動回路と、
   前記出力電圧が第１出力電圧値より大きい場合、前記出力電圧が前記第１出力電圧値より小さい場合に比べ、前記第１パルス信号を発生する頻度を下げる間欠動作を行うように、前記駆動回路を制御する間欠動作制御回路と、
   前記補助電源電圧の大きさを検出する補助電源電圧検出回路と、
   前記間欠動作時において前記補助電源電圧が第１補助電源電圧値より大きい場合、通常モードで、前記駆動回路に前記スイッチング素子を駆動させ、前記間欠動作時において前記補助電源電圧が前記第１補助電源電圧値より小さい場合、前記スイッチング素子に流れる電流のピークが前記通常モード時より小さくなる補助電源電圧低下モードで、前記駆動回路に前記スイッチング素子を駆動させるピーク電流制御回路とを備える
   スイッチング電源装置。
2. 前記第１補助電源電圧値は、前記制御回路が動作できる最低電圧より高い値である
   請求項１に記載のスイッチング電源装置。
3. 前記スイッチング電源装置は、さらに、
   前記出力電圧の大きさを検出し、当該出力電圧の大きさを示すフィードバック制御信号を生成する出力電圧検出回路を備え、
   前記ピーク電流制御回路は、さらに、前記フィードバック制御信号を用いて、前記通常モード及び前記補助電源電圧低下モードのそれぞれにおいて、前記出力電圧が大きいほど、前記各第１パルス信号における、前記スイッチング素子に流れる電流のピークが小さくなるように、前記駆動回路を制御する
   請求項２に記載のスイッチング電源装置。
4. 前記間欠動作制御回路は、
   前記第１出力電圧値に相当する第１基準電圧を生成する基準電圧源と、
   前記フィードバック制御信号と前記第１基準電圧とを比較することにより、前記出力電圧が前記第１出力電圧値より大きいか否かを判定し、前記出力電圧が前記第１出力電圧値より大きい場合に、前記駆動回路に前記第１パルス信号を発生させず、前記出力電圧が前記第１出力電圧値より小さい場合に、前記駆動回路に前記第１パルス信号を発生させる間欠発振制御用比較回路とを備え、
   前記ピーク電流制御回路は、
   前記スイッチング素子に流れる素子電流を検出し、当該素子電流が大きくなるほど、前記出力電圧が大きくなった場合に前記フィードバック制御信号が変動する方向と逆方向に変動する素子電流検出信号を生成する素子電流検出回路と、
   前記フィードバック制御信号と前記素子電流検出信号とを比較し、前記素子電流検出信号と前記フィードバック制御信号とが等しくなったタイミングで前記各第１パルス信号が非アクティブになるように前記駆動回路を制御する素子電流検出用比較回路と、
   前記補助電源電圧低下モードにおいて、前記各第１パルス信号が非アクティブになるタイミングが、前記通常モードよりも早くなるように、前記素子電流検出用比較回路に入力される前記フィードバック制御信号及び前記素子電流検出信号のうち少なくとも一方を変換する電流ピーク変換回路とを備える
   請求項３に記載のスイッチング電源装置。
5. 前記基準電圧源は、さらに、前記第１出力電圧値より大きい第２出力電圧値に相当する第２基準電圧を生成し、
   前記間欠発振制御用比較回路は、さらに、前記フィードバック制御信号と前記第２基準電圧とを比較することにより、前記出力電圧が前記第２出力電圧値より大きいか否かを判定し、前記出力電圧が前記第２出力電圧値より大きい場合に、前記駆動回路に前記第１パルス信号を発生させず、前記出力電圧が前記第２出力電圧値より小さい場合に、前記駆動回路に前記第１パルス信号を発生させ、
   前記電流ピーク変換回路は、前記通常モード時には、前記基準電圧源に前記第１基準電圧を生成させ、前記補助電源電圧低下モード時には、前記基準電圧源に前記第２基準電圧を生成させることにより、前記補助電源電圧低下モード時には、前記通常モード時より、前記素子電流検出用比較回路に入力される前記フィードバック制御信号を、前記出力電圧が大きくなった場合に当該フィードバック制御信号が変動する方向に変動させる
   請求項４に記載のスイッチング電源装置。
6. 前記基準電圧源は、下限基準電圧として前記第１基準電圧及び前記第２基準電圧を生成し、上限基準電圧として、前記第１出力電圧値より大きい第３出力電圧値に相当する第３基準電圧と、前記第２出力電圧値より大きい第４出力電圧値に相当する第４基準電圧とを生成し、
   前記間欠発振制御用比較回路は、前記フィードバック制御信号と前記下限基準電圧及び前記上限基準電圧とを比較することにより、前記出力電圧が前記上限基準電圧に相当する出力電圧値まで増加してから、前記下限基準電圧に相当する出力電圧値に減少するまでの間、前記駆動回路に前記第１パルス信号を発生させず、
   前記電流ピーク変換回路は、前記通常モード時には、前記基準電圧源に前記下限基準電圧として前記第１基準電圧を生成させ、かつ前記上限基準電圧として前記第３基準電圧を生成させ、前記補助電源電圧低下モード時には、前記基準電圧源に前記下限基準電圧として前記第２基準電圧を生成させ、かつ前記上限基準電圧として前記第４基準電圧を生成させる
   請求項５に記載のスイッチング電源装置。
7. 前記第２出力電圧値は、前記第３出力電圧値より大きい
   請求項６に記載のスイッチング電源装置。
8. 前記電流ピーク変換回路は、前記補助電源電圧低下モード時には、前記通常モード時より、前記素子電流検出用比較回路に入力される前記フィードバック制御信号を、前記出力電圧が大きくなった場合に当該フィードバック制御信号が変動する方向に変動させる
   請求項４に記載のスイッチング電源装置。
9. 前記電流ピーク変換回路は、前記補助電源電圧低下モード時には、前記通常モード時より、前記素子電流検出用比較回路に入力される前記素子電流検出信号を、前記素子電流が大きくなった場合に当該素子電流検出信号が変動する方向に変動させる
   請求項４に記載のスイッチング電源装置。
10. 前記素子電流検出回路は、前記スイッチング素子の両端の電圧を検出することにより、前記素子電流検出信号を生成する
    請求項４に記載のスイッチング電源装置。
11. 前記駆動回路は、
    セット状態の場合に前記スイッチング素子をオンし、リセット状態の場合に前記スイッチング素子をオフする前記第１パルス信号を生成するフリップフロップ回路と、
    一定の周波数で発生される第２パルス信号を生成する発振回路と、
    前記間欠発振制御用比較回路により前記出力電圧が前記第１出力電圧値より小さいと判定された場合、前記第２パルス信号を前記フリップフロップ回路のセット端子に供給し、前記間欠発振制御用比較回路により前記出力電圧が前記第１出力電圧値より大きいと判定された場合、前記フリップフロップ回路に状態を維持させる論理積回路とを備え、
    前記素子電流検出用比較回路は、前記素子電流検出信号と前記フィードバック制御信号とが等しくなったタイミングで前記フリップフロップをリセットする
    請求項４に記載のスイッチング電源装置。
12. １つの半導体チップに形成された、請求項１から１１のいずれか１項に記載の前記制御回路を備える
    半導体装置。
13. １つの半導体チップに形成された、請求項１から１１のいずれか１項に記載の前記制御回路と前記スイッチング素子とを備える
    半導体装置。
14. 複数の半導体チップに形成された、請求項１から１１のいずれか１項に記載の前記制御回路を備え、
    前記複数の半導体チップは、１つのモジュールで構成されている
    半導体装置。
15. 複数の半導体チップに形成された、請求項１から１１のいずれか１項に記載の前記制御回路と前記スイッチング素子とを備え、
    前記複数の半導体チップは、１つのモジュールで構成されている
    半導体装置。

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