JP6991832B2 - 電源装置及び画像形成装置 - Google Patents

Description

本発明は、絶縁トランスを用いた電源装置及び画像形成装置に関し、特に入力電圧の異常時の制御に関する。

商用交流電源等から入力される交流電圧を直流電圧に変換するスイッチング電源では、商用交流電源から定格外の低電圧の交流電圧が入力された場合には、故障したり、正常に直流電圧が出力されない状態が生じる場合がある。例えば、入力電圧が所定の電圧よりも低い電圧のときにスイッチング電源が起動され、その後、スイッチング電源の出力側負荷が大きい状態になると、負荷に電力を供給することができず、再びスイッチング電源が停止してしまう状態となる場合がある。更に、スイッチング電源が起動状態と停止状態を繰り返すことにより、スイッチング電源から電力供給される負荷側のＣＰＵ等が誤動作を起こしてしまう場合がある。このような状態が発生することを防止するために、例えば特許文献１では、低電圧検知回路を用いて、入力電圧が低い場合にはスイッチング電源の出力を停止する方法が提案されている。

特開２００７－２０３９２号公報

スイッチング電源に低電圧検知回路を設けることにより、入力電圧が低いことが検知された場合にはスイッチング電源の出力を停止させることができる。しかしながら、低電圧検知回路を設けることにより、スイッチング電源の消費電力が増えてしまうという課題が生じる。また、低電圧検知回路のインピーダンスを高くすると、低電圧検知回路における消費電力を低減することはできる。ところが、インピーダンスが高くすることにより時定数が大きくなり、その結果、低電圧検知回路の電圧検知時の応答性が低下してしまうという課題が生じる。

本発明は、このような状況のもとでなされたもので、入力電圧が低い場合の故障や不具合を防ぐとともに、低電圧検知回路の消費電力を低減し、電圧検知時の応答性を改善することを目的とする。

前述の課題を解決するために、本発明は、以下の構成を備える。

（１）交流電源からの交流電圧を整流、平滑して入力電圧を生成する整流平滑手段と、一次巻線、二次巻線及び補助巻線を有するトランスと、前記入力電圧が印加される前記トランスの前記一次巻線に接続された第一のスイッチング素子と、前記トランスの前記二次巻線に誘起される出力電圧に応じたフィードバック電圧を出力するフィードバック手段と、前記トランスの前記補助巻線に誘起される電圧に基づいて、前記入力電圧を検知する電圧検知手段と、前記フィードバック電圧及び前記電圧検知手段により検知した前記交流電源の電圧値に基づいて、前記第一のスイッチング素子のオン、オフを行って前記出力電圧を制御する制御手段と、を備え、前記制御手段は、前記電圧検知手段により検知した前記交流電源の電圧値が第一の閾電圧以上の場合には、前記フィードバック電圧に基づいて前記出力電圧が第一の出力電圧となるように前記第一のスイッチング素子を制御する第一の状態に移行し、前記電圧検知手段により検知した前記交流電源の電圧値が前記第一の閾電圧よりも小さい第二の閾電圧未満の場合には、前記出力電圧が前記第一の出力電圧よりも小さい第二の出力電圧になるように前記第一のスイッチング素子を制御する第二の状態に移行することを特徴とする電源装置。

（２）記録材に画像形成を行う画像形成手段と、前記（１）に記載の電源装置と、を備えることを特徴とする画像形成装置。

本発明によれば、入力電圧が定格外の低電圧の状態において、スイッチング電源の出力電圧を、２次側ＣＰＵ等の制御部が動作しない低い電圧に制御することで、スイッチング電源や２次側制御部の故障や不具合を防ぐことができるとともに、低電圧検知回路の消費電力を低減し、且つ、電圧検知回路の応答性を改善することができる。

実施例１のスイッチング電源の構成を示す回路図、及びＣＰＵの内部構成を示すブロック図 実施例１のスイッチング電源の制御を説明するタイミングチャート 実施例１のスイッチング電源の制御シーケンスを示すフローチャート 実施例２のスイッチング電源の構成を示す回路図、及びＣＰＵの内部構成を示すブロック図 実施例２のスイッチング電源の制御を説明するタイミングチャート 実施例２のスイッチング電源の制御シーケンスを示すフローチャート 実施例３の画像形成装置を示す図

以下に、図面を参照して本発明の実施の形態について詳細に説明する。

［スイッチング電源の構成］
図１（ａ）は、実施例１のスイッチング電源１００の構成を示す回路図である。スイッチング電源１００には、商用電源である交流電源１０から交流電圧が入力され、整流平滑手段であるブリッジダイオードＢＤ１及び平滑用のコンデンサＣｉｎで整流、平滑され、入力電圧Ｖｉｎが生成される。なお、コンデンサＣｉｎの低電位側をＤＣＬ、高電位側をＤＣＨとする。スイッチング電源１００は、コンデンサＣｉｎに充電された入力電圧ＶｉｎをトランスＴ１の一次側に入力し、絶縁されたトランスＴ１の二次側に出力電圧Ｖｏｕｔを出力する。スイッチング電源１００は、出力電圧Ｖｏｕｔの電圧値が一定電圧になるように、例えば通常動作時には出力電圧Ｖｏｕｔの電圧値を所定の電圧である電圧Ｖｏｕｔ１（第一の出力電圧）になるように制御する。なお、本実施例のスイッチング電源１００の通常動作時での電圧Ｖｏｕｔ１は、一例として５Ｖとする。

スイッチング電源１００の出力電圧Ｖｏｕｔは、負荷であるスイッチング電源１００が搭載された装置（不図示）の制御部２０に供給される。制御部２０は、ＤＣ／ＤＣコンバータ２１及びＣＰＵ２２から構成され、ＣＰＵ２２は、制御信号を出力してスイッチング電源１００が搭載された装置（不図示）の制御を行う。ＤＣ／ＤＣコンバータ２１は、スイッチング電源１００から供給された出力電圧Ｖｏｕｔにより、電源電圧Ｖｏｕｔ３（出力電圧Ｖｏｕｔ３ともいう）を生成し、ＣＰＵ２２に供給するスイッチング電源である。なお、本実施例では、電源電圧Ｖｏｕｔ３の電圧の一例は、３．３Ｖとする。ＤＣ／ＤＣコンバータ２１は降圧コンバータであり、スイッチング電源１００から出力される出力電圧Ｖｏｕｔの電圧値が電源電圧Ｖｏｕｔ３以下の場合には、ＣＰＵ２２への電源電圧Ｖｏｕｔ３の出力を停止する。

次に、スイッチング電源１００の回路構成について説明をする。スイッチング電源１００は、絶縁型のトランスＴ１と、トランスＴ１の一次側には、上述したブリッジダイオードＢＤ１及び平滑用のコンデンサＣｉｎの他に、次のような部品を有している。すなわち、第一のスイッチング素子である電界効果トランジスタ（以下、ＦＥＴという）１、電源制御部１１０、電圧検知部１２０、起動回路１３０、レギュレータ１４０、フィードバック部１５０を有している。なお、トランスＴ１の一次巻線に並列に接続されているＳＫ１は、例えばダイオード等で構成される電圧クランプ回路である。一方、トランスＴ１の二次側には、トランスＴ１の出力電圧の整流、平滑を行うダイオードＤ２１及びコンデンサＣ２１を有している。

フライバック型のトランスＴ１は、一次巻線Ｐ１、補助巻線Ｐ２、二次巻線Ｓ１を備えている。二次巻線Ｓ１には、トランスＴ１の一次巻線Ｐ１から、後述するＦＥＴ１のスイッチング動作によってエネルギーが供給される。補助巻線Ｐ２に誘起されるフォワード電圧ＶＦＷＤは、電圧検知部１２０に供給される。また、フォワード電圧ＶＦＷＤは、整流平滑手段であるダイオードＤ１０及びコンデンサＣ１０によって整流、平滑され、電源電圧Ｖｃｃとして電源制御部１１０及びレギュレータ１４０に供給される。

電源制御部１１０は、ＦＥＴ１を制御するための回路であり、ＣＰＵ１１及び駆動回路１２から構成される。ＣＰＵ１１は、クロック信号で動作する演算部を備えたワンチップのマイクロコンピュータである。ＣＰＵ１１は、電圧検知部１２０からの出力電圧Ｖｄｅｔ及びフィードバック部１５０からのフィードバック電圧ＶＦＢ（以下、電圧ＶＦＢという）を検知し、検知結果に基づいて駆動回路１２にＰＷＭ信号である制御信号Ｄ０を出力する。駆動回路１２は、ＣＰＵ１１から出力された制御信号Ｄ０に応じて、ＦＥＴ１のゲート端子に出力する駆動信号Ｄ０Ｌを生成する回路である。駆動回路１２のＶＣ端子には、電源電圧Ｖｃｃが供給される。駆動回路１２は、ＣＰＵ１１からの制御信号Ｄ０がハイレベルの場合には、ＦＥＴ１のゲート端子にハイレベルの駆動信号Ｄ０Ｌを出力し、これによりＦＥＴ１はオン状態となる。また、駆動回路１２は、ＣＰＵ１１からの制御信号Ｄ０がローレベルの場合には、ＦＥＴ１のゲート端子にローレベルの駆動信号Ｄ０Ｌを出力し、これによりＦＥＴ１はオフ状態となる。

電圧検知部１２０は、補助巻線Ｐ２に誘起されるフォワード電圧ＶＦＷＤを整流、平滑し、抵抗分圧した電圧ＶｄｅｔをＣＰＵ１１に出力する回路である。電圧検知部１２０は、フォワード電圧ＶＦＷＤを整流平滑するためのダイオードＤ１２１及びコンデンサＣ１２１、フォワード電圧ＶＦＷＤを分圧する分圧抵抗Ｒ１２１、Ｒ１２２によって構成される。フォワード電圧ＶＦＷＤは、コンデンサＣｉｎの両端に生成される入力電圧Ｖｉｎと、トランスＴ１の一次巻線Ｐ１の巻数Ｎ１と、補助巻線Ｐ２の巻数Ｎ２を用いて、以下の（式１）により表すことができる。
ＶＦＷＤ＝（Ｎ２／Ｎ１）×Ｖｉｎ・・・（式１）
電圧検知部１２０は、フォワード電圧ＶＦＷＤを整流平滑した電圧を、分圧抵抗Ｒ１２１、Ｒ１２２で分圧した電圧ＶｄｅｔをＣＰＵ１１に出力する。一次巻線Ｐ１の巻数Ｎ１、補助巻線Ｐ２の巻数Ｎ２、及び分圧抵抗Ｒ１２１、Ｒ１２２の抵抗値は予め決められている。そのため、ＣＰＵ１１は、電圧Ｖｄｅｔの電圧値により、入力電圧Ｖｉｎの電圧値を検知することができる。

起動回路１３０は、３端子レギュレータ又は降圧型スイッチング電源であり、起動回路１３０のＶＣ端子に入力されたスイッチング電源１００の入力電圧Ｖｉｎから電源電圧Ｖｃｃを生成し、ＯＵＴ端子に出力する。なお、起動回路１３０は、補助巻線Ｐ２から供給されるフォワード電圧ＶＦＷＤが所定の電圧値以下の場合にのみ動作する回路であり、スイッチング電源１００の起動時のみ、電源電圧Ｖｃｃを供給する。

レギュレータ１４０は、３端子レギュレータ又は降圧型スイッチング電源であり、ＶＣ端子に入力された電源電圧Ｖｃｃから、ＣＰＵ１１を駆動する電源電圧Ｖｃｃ２を生成し、ＯＵＴ端子からＣＰＵ１１のＶＣ端子に出力する。

フィードバック手段であるフィードバック部１５０は、出力電圧Ｖｏｕｔを所定の電圧値に制御するために、トランスＴ１の二次側に出力された出力電圧Ｖｏｕｔの電圧値に応じた情報を一次側にフィードバックする。出力電圧Ｖｏｕｔの電圧は、分圧抵抗Ｒ５２、Ｒ５３により分圧され、シャントレギュレータＩＣ５のリファレンス端子ＲＥＦに入力される。出力電圧Ｖｏｕｔの電圧が高くなると、シャントレギュレータＩＣ５のカソード電流が増加し、出力電圧Ｖｏｕｔからプルアップ抵抗Ｒ５１を介してフォトカプラＰＣ１の２次側ダイオードに流れる電流が増加する。これにより、フォトカプラＰＣ５の一次側フォトトランジスタに流れる電流が増加するため、コンデンサＣ５から電荷が放電される。その結果、ＣＰＵ１１のＦＢ端子に入力される電圧ＶＦＢが低下する。一方、出力電圧Ｖｏｕｔが低くなると、シャントレギュレータＩＣ５のカソード電流が減少し、出力電圧Ｖｏｕｔからプルアップ抵抗Ｒ５１を介してフォトカプラＰＣ１の２次側ダイオードを流れる電流が減少する。これにより、フォトカプラＰＣ５の一次側フォトトランジスタに流れる電流が減少するため、電源電圧Ｖｃｃから抵抗Ｒ５０を介してコンデンサＣ５に電流が流れて、コンデンサＣ５が充電され、ＣＰＵ１１のＦＢ端子に入力される電圧ＶＦＢが上昇する。このように、フィードバック部１５０は、出力電圧Ｖｏｕｔの電圧値の変動に応じて、ＣＰＵ１１のＦＢ端子に入力される電圧ＶＦＢを変化させる。

［ＣＰＵの内部構成］
図１（ｂ）は、ＣＰＵ１１の内部構成を示す機能ブロック図である。ＣＰＵ１１は、ワンチップのマイクロコンピュータであり、ＣＰＵ１１の内部はブロック１とブロック２に分割された構成となっている。ブロック１は、クロック発振部１１５、タイマー制御部１１６、ＰＷＭ出力部１１７を備えている。一方、ブロック２は、演算制御部１１１、記憶部１１２、記憶部１１３、ＡＤ変換部１１４を備えている。

演算制御部１１１は、クロック発振部１１５から供給されるクロック信号に基づいて演算制御を行う制御部である。演算制御部１１１は、フラッシュ（ＦＬＡＳＨ）メモリやＲＯＭから構成される記憶部１１３に記憶された制御プログラム及びデータを、一旦、ＲＡＭで構成される記憶部１１２に読み込む。その後、演算制御部１１１は、記憶部１１２に設定された制御プログラム及びデータに基づいて逐次演算を行う。また、演算制御部１１１には、ＡＤ変換部１１４に入力された、電圧検知部１２０から端子ＶＡＣに入力された電圧Ｖｄｅｔ及びＦＢ端子に入力された電圧ＶＦＢをＡ／Ｄ変換したデジタル値が入力される。演算制御部１１１は、電圧Ｖｄｅｔ及び電圧ＶＦＢに基づいて、ＰＷＭ出力部１１７がＤ０端子から出力するＰＷＭ信号の設定値（制御開始タイミング、周期、デューティ）を制御し、ＦＥＴ１のスイッチング制御を行う。なお、電圧Ｖｄｅｔと制御信号Ｄ０との関係については後述する。

タイマー制御部１１６は、クロック発振部１１５から供給されるクロック信号により、後述する低電圧制御モードにおける間欠動作時のＦＥＴ１のスイッチング停止期間の長さを制御するタイマーの制御を行う。後述するスイッチング停止期間では、ＣＰＵ１１は、ＰＷＭ出力部１１７からの制御信号Ｄ０の出力を停止することにより、ＦＥＴ１のスイッチング停止状態を維持する。

ＣＰＵ１１には、レギュレータ１４０より電源電圧Ｖｃｃ２が供給されている。ブロック１には、常に電源電圧Ｖｃｃ２が供給されているが、ブロック２には、スリープ制御用のスイッチＳＷ１を介して、電源電圧Ｖｃｃ２が供給される。そのため、ブロック１のクロック発振部１１５、タイマー制御部１１６、ＰＷＭ出力部１１７は、スイッチＳＷ１がオフ状態であっても、動作を継続することができる。一方、ブロック２の演算制御部１１１、記憶部１１２、記憶部１１３、ＡＤ変換部１１４は、スイッチＳＷ１がオン状態で、電源電圧Ｖｃｃ２が供給されるときに限り、動作することができる。そのため、スイッチＳＷ１がオフ状態（後述するＣＰＵ１１のスリープ状態）のときには、ブロック２に電源電圧Ｖｃｃ２が供給されないため、演算制御部１１１、記憶部１１２、記憶部１１３、及びＡＤ変換部１１４は動作停止の状態となる。これにより、ＣＰＵ１１は、スリープ状態ではブロック２に配置された演算制御部１１１、記憶部１１２、記憶部１１３、ＡＤ変換部１１４の消費電力を低減することができる。なお、スイッチＳＷ１がオフ状態に設定され、ＣＰＵ１１がスリープ状態となる条件については後述する。ＣＰＵ１１のブロック２の消費電力を低減する方法として、上述した方法に限られるものではなく、例えば、次のような方法でもよい。クロック発振部１１５からＣＰＵ１１のブロック２に供給するクロック信号を、スイッチＳＷ１と同様のスイッチを介して供給する構成とし、ＣＰＵ１１のスリープ時には、スイッチをオフ状態に設定し、クロック信号の供給を遮断する方法でもよい。

［ＦＥＴ１のスイッチング制御］
図２は、交流電源１０の電圧値が正常な状態と、低電圧の異常状態における図１（ａ）のＦＥＴ１のスイッチング制御を説明するタイミングチャートである。図２（ａ）は、交流電源１０の電圧値が定格内の正常な電圧値の場合の制御である通常制御モード（第一の状態）を説明する図である。図２（ａ）において、（ｉ）はＦＥＴ１のゲート端子の入力電圧（ゲート電圧）の電圧波形を示しており、（ｉｉ）はＦＥＴ１のドレイン端子とソース端子間の電圧の電圧波形を示している。また、（ｉｉｉ）はＦＥＴ１のドレイン端子に流れるドレイン電流の波形を示している。なお、図２（ａ）の横軸は時間を示す。通常制御モードでは、電源制御部１１０のＣＰＵ１１がフィードバック部１５０からの電圧ＶＦＢに基づいて、ＦＥＴ１のオンデューティを制御することで、出力電圧Ｖｏｕｔを所定の出力電圧である電圧Ｖｏｕｔ１に維持する。

図２（ｂ）では、交流電源１０の電圧値が定格よりも低い低電圧状態の場合の制御である低電圧制御モード（第二の状態）を説明する図である。図２（ｂ）において、（ｉ）、（ｉｉ）、（ｉｉｉ）は、図２（ａ）と同様の電圧波形、電流波形であり、ここでの説明を省略する。なお、図２（ｂ）の横軸は時間を示す。また、括弧内の（ｉ）～（ｉｉｉ）は、図２（ｂ）（ｉ）～図２（ｂ）（ｉｉｉ）を指す。本実施例では、ＣＰＵ１１は、電圧検知部１２０の出力電圧Ｖｄｅｔに基づき、入力電圧Ｖｉｎの電圧値が定格外の低電圧状態であることを検知すると、スイッチング電源１００の制御を通常制御モードから低電圧制御モードに移行する。ＣＰＵ１１は、低電圧制御モードでは、出力電圧Ｖｏｕｔを、電圧Ｖｏｕｔ２（第二の出力電圧）を超えないように制御しつつ、電圧検知部１２０から出力される電圧Ｖｄｅｔに基づいて、交流電源１０の電圧値を監視する。

低電圧制御モードにおいて、電圧検知部１２０で入力電圧Ｖｉｎの状態を検知するため、ＣＰＵ１１は、ＦＥＴ１のスイッチング動作を行う。その際、ＣＰＵ１１は、出力電圧Ｖｏｕｔの電圧値が電圧Ｖｏｕｔ２を超えないように、ＦＥＴ１をスイッチング制御するスイッチング状態の期間と、スイッチング停止状態の期間と、を間欠動作周期（（ｉ））で繰り返す間欠動作を行う（（ｉｉｉ））。本実施例における電圧Ｖｏｕｔ２は２Ｖとする。出力電圧Ｖｏｕｔの電圧値が電圧Ｖｏｕｔ２以下のときには、電圧Ｖｏｕｔ２は上述した電圧Ｖｏｕｔ３（＝３．３Ｖ）よりも低い電圧である（Ｖｏｕｔ２＜Ｖｏｕｔ３）ため、ＤＣ／ＤＣコンバータ２１は出力電圧Ｖｏｕｔ３の出力を停止する。これにより、制御部２０のＣＰＵ２２は電源電圧Ｖｏｕｔ３が供給されないため、動作停止状態となる。出力電圧Ｖｏｕｔを電圧Ｖｏｕｔ３よりも低い電圧Ｖｏｕｔ２にしているのは、ＤＣ／ＤＣコンバータ２１からの電源電圧Ｖｏｕｔ３の出力を確実に停止させることで、低電圧状態においてＣＰＵ２２が動作することを防ぐためである。なお、低電圧制御モードでは、出力電圧Ｖｏｕｔの電圧値が、０Ｖ以上で、かつ電圧Ｖｏｕｔ２（＝２Ｖ）の電圧値を超えない範囲であれば、間欠動作中のＦＥＴ１のスイッチング回数及びスイッチング停止状態の期間は任意である。例えば、図２（ｂ）（ｉ）に示すように、間欠動作周期のうちのスイッチング状態におけるＦＥＴ１のスイッチング回数は２回であるが、スイッチング回数は任意であり、少なくとも１回以上であればよい。なお、間欠動作周期（（ｉ））は、ＦＥＴ１がスイッチング状態である期間（第一の期間）（（ｉｉｉ））と、ＦＥＴ１がスイッチング停止状態である期間（第二の期間）（（ｉｉｉ））とを加算した時間である。また、低電圧制御モードにおいて、出力電圧Ｖｏｕｔが通常制御モード時の出力電圧である電圧Ｖｏｕｔ１を超えないように、ＣＰＵ１１は、ＦＥＴ１のオンデューティ（オン時間）を通常制御モード時（図２（ａ）（ｉ））よりも小さく制御している（（ｉ））。なお、低電圧制御モードにおけるＦＥＴ１のスイッチング動作は、ＦＥＴ１のスイッチング動作により補助巻線Ｐ２に誘起される電圧ＶＦＷＤに基づいて、入力電圧Ｖｉｎを検知するために行われる。

図２（ｃ）は、入力電圧Ｖｉｎが正常な定格内の電圧状態から低電圧状態に遷移し、再び定格内の電圧状態に戻る場合の電圧検知部１２０の出力電圧Ｖｄｅｔ、ＦＥＴ１のスイッチング状態、出力電圧Ｖｏｕｔ、制御モードの遷移を説明する図である。（ｉ）はコンデンサＣｉｎの端子間電圧である入力電圧Ｖｉｎの電圧を示す電圧波形であり、（ｉｉ）は、電圧検知部１２０の出力電圧Ｖｄｅｔの電圧を示す電圧波形であり、（ｉｉｉ）は、出力電圧Ｖｏｕｔの電圧を示す電圧波形である。また、（ｉｖ）は、ＦＥＴ１のスイッチング状態（図中、パルスが立ち上がった状態は、スイッチング動作をしている状態を示す）を示す図であり、（ｖ）は、ＣＰＵ１１の制御モードを示している。なお、横軸は、時間を示す。なお、括弧内の（ｉ）～（ｖ）は、図２（ｃ）（ｉ）～図２（ｃ）（ｖ）を指す。

交流電源１０の電圧値が定格内の正常な電圧値のときは、入力電圧Ｖｉｎも正常時の電圧である（（ｉ））。このとき、電圧検知部１２０の出力電圧Ｖｄｅｔは、入力電圧Ｖｉｎが定格外の低電圧状態であることを検知するための閾値である電圧ＶＴＨ１、及び入力電圧Ｖｉｎが定格内の正常な電圧の状態であると判断する閾値である電圧ＶＴＨ２よりも高い（（ｉｉ））。そして、電圧Ｖｄｅｔが閾値ＶＴＨ１よりも高い状態の間は、ＦＥＴ１はＣＰＵ１１により、図２（ａ）で説明した通常制御モードによりスイッチング制御され（（ｉｖ））、出力電圧Ｖｏｕｔの電圧値は、所定電圧の電圧Ｖｏｕｔ１となる（（ｉｉｉ））。

次に、交流電源１０の電圧値が低下し低電圧状態になると、入力電圧Ｖｉｎ（（ｉ））及び出力電圧Ｖｄｅｔ（（ｉｉ））も低下する。出力電圧Ｖｄｅｔが閾値である電圧ＶＴＨ１未満（第二の閾電圧未満）であると、電源制御部１１０のＣＰＵ１１は低電圧状態であることを検知し、図２（ｂ）で説明した低電圧制御モード（（ｖ））に移行し、ＦＥＴ１を間欠動作させる（（ｉｖ））。これにより、ＣＰＵ１１は、出力電圧Ｖｏｕｔの電圧値が電圧Ｖｏｕｔ２を超えないように制御する（（ｉｉｉ））。

交流電源１０の低電圧状態が継続する間は、ＣＰＵ１１は低電圧制御モードを維持し（（ｖ））、電圧検知部１２０からの出力電圧Ｖｄｅｔに基づいて入力電圧Ｖｉｎの電圧検知を続ける（（ｉｉ）、（ｉｖ））。ＣＰＵ１１は、電圧検知部１２０からの出力電圧Ｖｄｅｔが閾値の電圧ＶＴＨ２以上（第一の閾電圧以上）であることを検知すると（（ｉｉ））、入力電圧Ｖｉｎが正常な電圧値であると判断し制御モードを低電圧制御モードから通常制御モードに戻す（（ｖ））。本実施例では、入力電圧Ｖｉｎが正常状態に復帰したことを検知するための閾値である電圧ＶＴＨ２を、入力電圧Ｖｉｎの低電圧状態を検知する閾値である電圧ＶＴＨ１より大きい電圧に設定している（（ｉｉ））。これにより、制御モードの切替えにヒステリシス性を持たせている。

ところで、低電圧制御モードでは、ＦＥＴ１がスイッチング停止状態の間は、トランスＴ１の補助巻線Ｐ２には電圧が誘起されないため、フォワード電圧ＶＦＷＤの電圧が０Ｖとなる。その結果、コンデンサＣ１２１に充電された電荷は放電され、電圧検知部１２０がＣＰＵ１１に出力する出力電圧Ｖｄｅｔの電圧値は低下し続ける（（ｉｉ））。そのため、ＦＥＴ１がスイッチング動作を行っていないときに、電源制御部１１０のＣＰＵ１１が電圧Ｖｄｅｔの読み込みを行うと、入力電圧Ｖｉｎの電圧値は上述した（式１）により算出される電圧値よりも低い電圧値が検知されてしまう。一方、ＦＥＴ１がスイッチング動作状態の間は、（式１）で表されるフォワード電圧ＶＦＷＤが電圧検知部１２０に供給される。そのため、ＦＥＴ１のスイッチング動作状態においては、電圧検知部１２０からＣＰＵ１１に出力される電圧Ｖｄｅｔは、入力電圧Ｖｉｎに応じた電圧値となる。そこで、低電圧制御モードでは、ＣＰＵ１１は、ＦＥＴ１を所定期間、スイッチングした後に、電圧検知部１２０から出力される電圧Ｖｄｅｔを検知すること（（ｉｖ））で、入力電圧Ｖｉｎの電圧検知の精度を上げている。なお、本実施例では、ＦＥＴ１がスイッチング動作を行う場合には、図２（ｂ）（ｉ）に示すように、複数回（２回）スイッチングを行うこととしている。図２（ｃ）（ｉｖ）に、低電圧制御モード時における電圧Ｖｄｅｔを検知するタイミングを矢印で示す。

また、ＦＥＴ１のスイッチング停止期間中は、ＦＥＴ１のスイッチング動作が行われないため、補助巻線Ｐ２に電圧が誘起されず、フォワード電圧ＶＦＷＤが０Ｖになる。そのため、レギュレータ１４０及びＣＰＵ１１の動作により電力が消費され、コンデンサＣ１０に充電された電荷は減少し続け、電源電圧Ｖｃｃは低下する。したがって、スイッチング停止期間中にＣＰＵ１１の消費電力を低減させない場合には、レギュレータ１４０がＣＰＵ１１に電源電圧Ｖｃｃ２を供給できなくなり、ＣＰＵ１１が動作停止することになる。そこで、本実施例では、ＣＰＵ１１は、スイッチＳＷ１を制御して、低電圧制御モードのスイッチング停止期間においてブロック２への電源電圧の供給を停止することで、ＣＰＵ１１の消費電力を低減させている。スイッチＳＷ１は、間欠動作のスイッチング停止期間の開始時に、演算制御部１１１によってオフ（ＯＦＦ）状態に設定される（図１（ｂ）参照）。ＣＰＵ１１は、ＦＥＴ１のスイッチング動作停止期間が終了するタイミングで、タイマー制御部１１６によってスイッチＳＷ１をオン（ＯＮ）状態に設定する（図１（ｂ）参照）。そして、演算制御部１１１がＰＷＭ出力部１１８を制御してＦＥＴ１のスイッチング動作を行い、ＣＰＵ１１が電圧検知部１２０からの出力電圧Ｖｄｅｔの検知を終了する。ＣＰＵ１１は、低電圧状態であることを検知すると、再びスイッチング停止状態に移行する際に、スイッチＳＷ１をオフ状態に設定する。ＣＰＵ１１は、低電圧制御モードの間、上述したスイッチＳＷ１の制御、及びＦＥＴ１のスイッチング制御を繰り返す。

［電圧制御モードの制御シーケンス］
図３は、本実施例の電源制御部１１０のＣＰＵ１１がスイッチング電源１００を制御するときの制御モードの制御シーケンスを示すフローチャートである。図３に示す処理は、スイッチング電源１００に交流電源１０が印加されると起動され、スイッチング電源１００を制御する電源制御部１１０のＣＰＵ１１により実行される。

ステップ（以下、Ｓとする）３０１では、ＣＰＵ１１が起動し、パラメータの初期設定等の起動時の処理を行うことで、ＣＰＵ１１がスイッチング電源１００を制御可能な状態にする。Ｓ３０２では、ＣＰＵ１１は、演算制御部１１１によりＰＷＭ出力部１１８を制御して、所定のオンデューティでＦＥＴ１のスイッチング動作を所定回数（例えば２回）行う。そして、ＣＰＵ１１は、演算制御部１１１によりＡＤ変換部１１４を経由して、電圧検知部１２０からの出力電圧Ｖｄｅｔを取得する。

Ｓ３０３では、ＣＰＵ１１は、Ｓ３０２で取得した、電圧検知部１２０からの出力電圧Ｖｄｅｔの電圧値が通常制御モードの閾値である電圧ＶＴＨ２以上かどうかを判断する。ＣＰＵ１１は、演算制御部１１１により電圧Ｖｄｅｔの電圧値が電圧ＶＴＨ２以上であると判断した場合には処理をＳ３０４に進め、電圧Ｖｄｅｔの電圧値が電圧ＶＴＨ２未満であると判断した場合には処理をＳ３０６に進める。

Ｓ３０４では、ＣＰＵ１１は、演算制御部１１１によりＡＤ変換部１１４を経由して、ＦＢ端子に入力されたフィードバック部１５０から出力される電圧ＶＦＢを取得する。そしてＣＰＵ１１は、演算制御部１１１によりＰＷＭ出力部１１８を制御して、ＦＥＴ１のスイッチング動作（ＰＷＭ制御）を行う。すなわち、演算制御部１１１は、ＰＷＭ出力部１１８を制御して、出力電圧Ｖｏｕｔの電圧値が所定の電圧である電圧Ｖｏｕｔ１になるように、電圧ＶＦＢに基づいて、ＦＥＴ１のオンデューティを制御して、ＦＥＴ１のスイッチング動作（ＰＷＭ制御）を行う。

Ｓ３０５では、ＣＰＵ１１は、演算制御部１１１によりＡＤ変換部１１４を経由して、電圧検知部１２０からの出力電圧Ｖｄｅｔを取得し、電圧Ｖｄｅｔの電圧値が通常制御モードの閾値である電圧ＶＴＨ１以上かどうかを判断する。ＣＰＵ１１は、演算制御部１１１により電圧Ｖｄｅｔの電圧値が電圧ＶＴＨ１以上であると判断した場合には処理をＳ３０４に戻す。一方、ＣＰＵ１１は、演算制御部１１１により電圧Ｖｄｅｔの電圧値が電圧ＶＴＨ１未満であると判断した場合には、入力電圧Ｖｉｎが低電圧状態であると判断し、処理をＳ３０６に進める。

Ｓ３０６では、ＣＰＵ１１は、演算制御部１１１によりスイッチＳＷ１をオフ状態に設定した後に、タイマー制御部１１６に設定した所定時間の間、処理を停止する。その後、タイマー制御部１１６に設定した所定時間が経過すると、Ｓ３０１の処理が起動される。

上述したＳ３０１、Ｓ３０２、Ｓ３０３、Ｓ３０６の処理は、低電圧制御モードの処理である。Ｓ３０１、Ｓ３０２、Ｓ３０３、Ｓ３０６の処理を繰り返すことで、図２（ｃ）（ｉｉｉ）で説明したように、出力電圧Ｖｏｕｔの電圧値を０Ｖ以上で、かつ電圧Ｖｏｕｔ２以下の、ＣＰＵ２２が起動しない電圧に制御することができる。また、上述したＳ３０４、Ｓ３０５の処理は、通常制御モード時の制御シーケンスである。以上説明した制御シーケンスにより、スイッチング電源１００のＣＰＵ１１は、トランスＴ１の補助巻線Ｐ２を利用して入力電圧Ｖｉｎの電圧値検知を行う。そして、定格外の低電圧入力時には、ＣＰＵ１１は、出力電圧Ｖｏｕｔの電圧値を電圧Ｖｏｕｔ２以下の電圧に制御することで、スイッチング電源１００の負荷であるＣＰＵ２２の動作を停止させる。

ところで、本実施例のスイッチング電源１００では、補助巻線Ｐ２に誘起されるフォワード電圧ＶＦＷＤを利用して、入力電圧Ｖｉｎの電圧値を検知している。入力電圧Ｖｉｎの電圧値を検知する方法には、例えば入力電圧Ｖｉｎを抵抗分圧することで、ＣＰＵ１１で入力電圧Ｖｉｎを検知する方法もある。しかしながら、入力電圧Ｖｉｎは、電圧検知部１２０に入力されるフォワード電圧ＶＦＷＤと比べて、電圧値が大きい。そのため、入力電圧Ｖｉｎを抵抗分圧で直接検知する方法を用いた場合には、分圧抵抗に求められる電力定格が大きくなり、その結果、電圧検知回路の回路規模、及び消費電力が大きくなってしまうことになる。また、電圧検知回路の消費電力を低減するために、入力電圧Ｖｉｎを抵抗分圧で検知する電圧検知回路の抵抗値を高くすると、時定数が大きくなり、電圧検知回路の応答性が下がる。その結果、入力電圧Ｖｉｎを抵抗分圧で直接検知する場合には、交流電源１０からの交流電圧が低電圧状態になってから、スイッチング電源１００の出力電圧Ｖｏｕｔの電圧値を電圧Ｖｏｕｔ２以下に低下させるまでに要する時間が長くなってしまうことになる。

一方、本実施例のスイッチング電源１００は、トランスＴ１の補助巻線Ｐ２に誘起されたフォワード電圧ＶＦＷＤに基づいて、入力電圧Ｖｉｎの電圧検知を行っている。フォワード電圧ＶＦＷＤは、前述した（式１）に示すように、トランスＴ１の補助巻線Ｐ２の巻数Ｎ２を、トランスＴ１の一次巻線Ｐ１の巻数Ｎ１よりも小さくすることで、フォワード電圧ＶＦＷＤを入力電圧Ｖｉｎよりも小さくすることができる。そのため、電圧検知部１２０の分圧抵抗Ｒ１２１、Ｒ１２２に必要な電力定格も小さくすることができ、電圧検知回路の回路規模も小さくすることができる。その結果、本実施例では、電圧検知部１２０の消費電力の低減と、電圧検知応答性の両立を実現することができる。

以上説明したように、本実施例によれば、低入力電圧状態において、スイッチング電源の出力電圧を低く制御でき、且つ、低電圧検知回路の消費電力を低減し、電圧検知時の応答性を改善することができる。

実施例１では、フライバック型のトランスを備えたスイッチング電源を用いた実施例について説明した。実施例２では、フライバック型のトランスにアクティブクランプ回路が実装されたスイッチング電源を用いた実施例について説明する。

［スイッチング電源の構成］
図４（ａ）は、実施例２のスイッチング電源４００の構成を示す回路図である。本実施例のスイッチング電源４００は、実施例１で説明したスイッチング電源１００に対して、ＦＥＴ２（第二のスイッチング素子）及び電圧共振用のコンデンサＣ２を用いたアクティブクランプ回路を追加した点が異なる。また、本実施例では、電源制御部１１０の代わりに電源制御部４１０を用いており、ＦＥＴ（ＦＥＴ１及びＦＥＴ２）の制御方法が、スイッチング電源１００とは異なる。以下では、実施例１のスイッチング電源１００と異なる構成のアクティブクランプ回路、及び電源制御部４１０について説明することとし、実施例１と同様の回路構成については、同一の符号を用いることにより、ここでの説明を省略する。なお、図４（ａ）では、交流電源１０及びスイッチング電源４００のブリッジダイオードＢＤ１を省略している。また、スイッチング電源４００の出力電圧Ｖｏｕｔは、負荷であるスイッチング電源４００が搭載された装置（不図示）の制御部２０に供給されることとし、制御部２０の構成については、実施例１と同様とし、ここでの説明は省略する。

トランスＴ１の一次巻線Ｐ１には、一次巻線Ｐ１に直列に接続されたＦＥＴ１と、一次巻線Ｐ１に並列に接続され、コンデンサＣ２とＦＥＴ２が直列に接続されたアクティブクランプ回路と、が設けられている。スイッチング電源４００はアクティブクランプ回路により、ＦＥＴ１がオフする際にＦＥＴ１のドレイン端子とソース端子間に生じるサージ電圧を抑えることができるため、一般に、スイッチング電源１００と比べて、大電力を出力することが可能である。なお、ＦＥＴ１と並列に接続された電圧共振用コンデンサＣ１は、ＦＥＴ１及びＦＥＴ２のオフ時の損失を低減するために設けられている。また、ダイオードＤ１１はＦＥＴ１のボディダイオードであり、ダイオードＤ１２はＦＥＴ２のボディダイオードである。

電源制御部４１０は、ＦＥＴ１及びＦＥＴ２を制御するための回路であり、ＣＰＵ１３及び駆動回路１４から構成される。ＣＰＵ１３は、実施例１のＣＰＵ１１と同様に、クロック信号で動作する演算部を備えたワンチップのマイクロコンピュータである。ＣＰＵ１３は、電圧検知部１２０からの電圧Ｖｄｅｔ及びフィードバック部１５０からの電圧ＶＦＢを検知し、検知結果に基づいて駆動回路１４にＰＷＭ信号である制御信号Ｄ１、Ｄ２を出力する。ＣＰＵ１３は、ＦＥＴ１に加えてＦＥＴ２の制御を行っている点が、実施例１のＣＰＵ１１と異なる。駆動回路１４は、実施例１の駆動回路１２と同様に、ＣＰＵ１３から出力された制御信号Ｄ１、Ｄ２に応じて、ＦＥＴ１、ＦＥＴ２のゲート端子に出力する駆動信号ＤＬ、ＤＨを生成する回路である。駆動回路１４には、ＦＥＴ１に加えてＦＥＴ２も駆動するために、コンデンサＣ３及びダイオードＤ３で構成されるチャージポンプ回路によって、ＶＨ端子に電源電圧が供給されている。

［ＣＰＵの内部構成］
図４（ｂ）は、ＣＰＵ１３の内部構成を示す機能ブロック図である。ＣＰＵ１３は、ワンチップのマイクロコンピュータであり、ＣＰＵ１３の内部は、実施例１のＣＰＵ１１と同様に、ブロック１とブロック２に分割された構成となっている。ブロック１は、クロック発振部１１５、タイマー制御部１１６、ＰＷＭ出力部１１８を備えている。一方、ブロック２は、演算制御部１１１、記憶部１１２、記憶部１１３、ＡＤ変換部１１４を備えている。なお、ＣＰＵ１３では、実施例１のＣＰＵ１１のＰＷＭ出力部１１７の代わりに、ＰＷＭ出力部１１８を用いている。ＰＷＭ出力部１１８は、ＦＥＴ１の制御信号Ｄ１に加え、ＦＥＴ２の制御信号Ｄ２を出力する。ＣＰＵ１３のその他の構成については、実施例１のＣＰＵ１１と同様であり、同じ構成には同じ符号を付すことで、ここでの説明を省略する。

［ＦＥＴ１のスイッチング制御］
図５は、交流電源１０の電圧値が正常な状態と、低電圧の異常状態における図４（ａ）のＦＥＴ１及びＦＥＴ２のスイッチング制御を説明するタイミングチャートである。図５（ａ）は、交流電源１０の電圧値が定格内の正常な電圧値の場合の制御である通常制御モードを説明する図である。図５（ａ）では、（ｉ）はＦＥＴ１のゲート端子の入力電圧（ゲート電圧）の電圧波形を示し、（ｉｉ）はＦＥＴ２のゲート端子の入力電圧（ゲート電圧）の電圧波形を示し、（ｉｉｉ）はＦＥＴ１のドレイン端子とソース端子間の電圧の電圧波形を示している。また、図５（ａ）において、（ｉｖ）はＦＥＴ１のドレイン端子に流れるドレイン電流の波形を示している。なお、図５（ａ）の横軸は時間を示す。

次に、スイッチング電源４００の通常制御モード時のスイッチング動作について説明する。スイッチング電源４００では、電源制御部４１０がＦＥＴ１とＦＥＴ２を、ＦＥＴ１及びＦＥＴ２がオフ状態となるデッドタイムＴＤを設けて交互にオン、オフさせる制御を行う。スイッチング電源４００の出力電圧Ｖｏｕｔは、ＦＥＴ１のオンデューティによって制御される。スイッチング電源４００では、出力電圧Ｖｏｕｔは、次の（式２）のように表すことができる。
出力電圧Ｖｏｕｔ＝Ｖｉｎ×（Ｎ２／Ｎ１）×（ＴＯＮ１／Ｔ）・・・（式２）

ここで、Ｖｉｎは入力電圧、Ｎ１はトランスＴ１の一次巻線Ｐ１の巻数、Ｎ２はトランスＴ１の二次巻線Ｓ１の巻数、ＴＯＮ１はＦＥＴ１のオン時間、ＴはＦＥＴ１のスイッチング動作周期（ＦＥＴ２のスイッチング動作周期でもある）である。

図５（ａ）の通常制御モードでは、電源制御部４１０のＣＰＵ１３は、ＦＥＴ２を一定のオン時間ＴＯＮ２でスイッチングし、ＦＢ端子に入力される電圧ＶＦＢに基づいてＦＥＴ１のオン時間ＴＯＮ１を変えることで、ＦＥＴ１のオンデューティを制御している。これにより、ＣＰＵ１３は、フィードバック部１５０の電圧ＶＦＢに基づいて、出力電圧Ｖｏｕｔを所定の電圧値である電圧Ｖｏｕｔ１となるように制御する。

図５（ｂ）では、交流電源１０の電圧値が定格よりも低い低電圧状態の場合の制御である低電圧制御モードを説明する図である。図２（ｂ）において、（ｉ）、（ｉｉ）、（ｉｉｉ）、（ｉｖ）は、図５（ａ）と同様の電圧波形、電流波形であり、ここでの説明を省略する。なお、図５（ｂ）の横軸は時間を示す。また、括弧内の（ｉ）～（ｉｖ）は、図５（ｂ）（ｉ）～図５（ｂ）（ｉｖ）を指す。

本実施例では、ＣＰＵ１３は、電圧検知部１２０の出力電圧Ｖｄｅｔに基づき、入力電圧Ｖｉｎの電圧値が定格外の低電圧状態であることを検知すると、スイッチング電源４００の制御を通常制御モードから低電圧制御モードに移行する。ＣＰＵ１３は、低電圧制御モードにおいて、電圧Ｖｄｅｔに基づき、ＦＥＴ１のオン時間ＴＯＮ１を変えることでＦＥＴ１のオンデューティを制御し、出力電圧Ｖｏｕｔが電圧Ｖｏｕｔ２を超えないように制御している。

ＣＰＵ１３は、フィードバック部１５０の出力電圧ＶＦＢに基づき、ＦＥＴ１のオンデューティを制御することで、出力電圧Ｖｏｕｔを、設定された所定の電圧に制御することが可能である。更に、ＣＰＵ１３は電圧Ｖｄｅｔに基づき入力電圧Ｖｉｎを検知することで、（式２）に示すように出力電圧に応じたＦＥＴ１のオンデューティを算出することができ、入力電圧Ｖｉｎに応じた適切なオン時間ＴＯＮ１でＦＥＴ１をスイッチングすることができる。また、低電圧制御モードにおいて、電源制御部４１０は、ＦＥＴ１及びＦＥＴ２を間欠動作させている（（ｉｖ）） 本実施例における電圧Ｖｏｕｔ２は、一例として、２Ｖとする。出力電圧Ｖｏｕｔの電圧値が電圧Ｖｏｕｔ２以下のときには、電圧Ｖｏｕｔ２は上述した電圧Ｖｏｕｔ３（＝３．３Ｖ）よりも低い電圧である（Ｖｏｕｔ２＜Ｖｏｕｔ３）ため、ＤＣ／ＤＣコンバータ２１は出力電圧Ｖｏｕｔ３の出力を停止する。これにより、ＣＰＵ２２は電源電圧Ｖｏｕｔ３が供給されないため、動作停止状態となる。なお、低電圧制御モードにおいて、間欠動作中のＦＥＴ１及びＦＥＴ２のスイッチング回数とスイッチング停止状態の期間は任意である。例えば、図５（ｂ）（ｉ）、（ｉｉ）に示すように、間欠動作周期のうちのスイッチング状態におけるＦＥＴ１及びＦＥＴ２のスイッチング回数は３回である。なお、間欠動作周期は、ＦＥＴ１及びＦＥＴ２がスイッチング状態である期間と、ＦＥＴ１及びＦＥＴ２がスイッチング停止状態である期間とを加えた時間である（（ｉｖ））。なお、低電圧制御モードにおけるＦＥＴ１のスイッチング動作は、ＦＥＴ１のスイッチング動作により電圧検知部１２０から出力される電圧Ｖｄｅｔに基づいて入力電圧Ｖｉｎを検知するためである。

以上説明したように、電源制御部４１０のＣＰＵ１３は、低電圧制御モードにおいて、電圧Ｖｄｅｔに基づいてＦＥＴ１のオン時間ＴＯＮ１を変えることで、ＦＥＴ１のオンデューティを制御し出力電圧Ｖｏｕｔが電圧Ｖｏｕｔ２を超えないように制御している。 図５（ｃ）は、入力電圧Ｖｉｎが定格内の電圧状態から低電圧状態に遷移し、再び定格内の電圧状態に戻る場合の電圧検知部１２０の出力電圧Ｖｄｅｔ、ＦＥＴ１及びＦＥＴ２のスイッチング状態、出力電圧Ｖｏｕｔ、制御モードの遷移を説明する図である。（ｉ）はコンデンサＣｉｎの端子間電圧である入力電圧Ｖｉｎの電圧を示す電圧波形であり、（ｉｉ）は、電圧検知部１２０の出力電圧Ｖｄｅｔの電圧を示す電圧波形であり、（ｉｉｉ）は、出力電圧Ｖｏｕｔの電圧を示す電圧波形である。また、（ｉｖ）は、ＦＥＴ１及びＦＥＴ２のスイッチング状態（図中、パルスが立ち上がった状態はスイッチング動作している状態を示す）を示す図であり、（ｖ）は、ＣＰＵ１３の制御モードを示している。なお、横軸は、時間を示す。低電圧制御モードでは、ＣＰＵ１３は、ＦＥＴ１及びＦＥＴ２を所定期間、スイッチングした後に、電圧検知部１２０から出力される電圧Ｖｄｅｔを検知すること（ｉｖ）で、入力電圧Ｖｉｎの電圧検知の精度を上げている。なお、制御モードの遷移は、実施例１の図２（ｃ）で説明したスイッチング電源１００の制御モードの遷移と同様のため、詳細な説明は省略する。

［電圧制御モードの制御シーケンス］
図６は、本実施例の電源制御部４１０のＣＰＵ１３がスイッチング電源４００を制御するときの制御モードの制御シーケンスを示すフローチャートである。図６に示す処理は、スイッチング電源４００がオンされると起動され、スイッチング電源４００を制御する電源制御部４１０のＣＰＵ１３により実行される。

Ｓ６０１では、ＣＰＵ１３が起動し、パラメータの初期設定等の起動時の処理を行うことで、スイッチング電源４００の制御が可能な状態にする。Ｓ６０２では、ＣＰＵ１３は、演算制御部１１１によりＦＥＴ１のオン時間ＴＯＮ１を所定の最小値に設定し、ＦＥＴ２のオン時間ＴＯＮ２を所定の固定値に設定する。ＣＰＵ１３は、ＦＥＴ１のオン時間ＴＯＮ１を最小値に設定することで、入力電圧Ｖｉｎの電圧値が高い場合においても、出力電圧Ｖｏｕｔの電圧値が電圧Ｖｏｕｔ２より大きい電圧値になることを防止することができる。

Ｓ６０３では、ＣＰＵ１３は、演算制御部１１１によりＰＷＭ出力部１１８を制御して、Ｓ６０２で設定されたＦＥＴ１の最小のオン時間ＴＯＮ１及びＦＥＴ２の所定のオン時間ＴＯＮ２に基づき、ＦＥＴ１及びＦＥＴ２のスイッチング制御を開始する。そして、ＣＰＵ１３は、演算制御部１１１によりＡＤ変換部１１４を経由して、電圧検知部１２０からの出力電圧Ｖｄｅｔを取得する。ＣＰＵ１３は、ＦＥＴ１のオンデューティが、取得した電圧Ｖｄｅｔに基づいて算出した入力電圧Ｖｉｎの値に反比例するように、ＦＥＴ１のオン時間ＴＯＮ１を制御しつつ、所定回数、ＦＥＴ１及びＦＥＴ２のスイッチング制御を継続する。

Ｓ６０４では、ＣＰＵ１３は、演算制御部１１１によりＡＤ変換部１１４を経由して、ＦＥＴ１の所定回数の最後のスイッチング動作時の電圧検知部１２０から取得した電圧Ｖｄｅｔの電圧値が電圧ＶＴＨ２以上かどうかを判断する。ＣＰＵ１３は、演算制御部１１１により電圧Ｖｄｅｔの電圧値が電圧ＶＴＨ２以上であると判断した場合には処理をＳ６０５に進め、電圧Ｖｄｅｔの電圧値が電圧ＶＴＨ２未満であると判断した場合には処理をＳ６０７に進める。

Ｓ６０５では、ＣＰＵ１３は、演算制御部１１１によりＡＤ変換部１１４を経由して、ＦＢ端子に入力されたフィードバック部１５０から出力される電圧ＶＦＢを取得する。そしてＣＰＵ１３は、演算制御部１１１によりＰＷＭ出力部１１８を制御して、ＦＥＴ１及びＦＥＴ２のスイッチング制御を行う。すなわち、演算制御部１１１は、ＰＷＭ出力部１１８を制御して、出力電圧Ｖｏｕｔの電圧値が所定の電圧である電圧Ｖｏｕｔ１になるように、電圧ＶＦＢに基づいて、ＦＥＴ１のオン時間ＴＯＮ１を制御しＦＥＴ１及びＦＥＴ２のスイッチング制御を行う。

Ｓ６０６では、ＣＰＵ１３は、演算制御部１１１によりＡＤ変換部１１４を経由して、電圧検知部１２０からの出力電圧Ｖｄｅｔを取得し、電圧Ｖｄｅｔの電圧値が通常制御モードの閾値である電圧ＶＴＨ１以上かどうかを判断する。ＣＰＵ１３は、演算制御部１１１により電圧Ｖｄｅｔの電圧値が電圧ＶＴＨ１以上であると判断した場合には処理をＳ６０５に戻す。一方、ＣＰＵ１３は、演算制御部１１１により電圧Ｖｄｅｔの電圧値が電圧ＶＴＨ１未満であると判断した場合には、入力電圧Ｖｉｎが低電圧状態であると判断し、処理をＳ６０７に進める。

Ｓ６０７では、ＣＰＵ１３は、演算制御部１１１によりスイッチＳＷ１をオフ状態に設定した後に、タイマー制御部１１６に設定した所定時間の間、処理を停止する。その後、タイマー制御部１１６により設定された所定時間が経過すると、Ｓ６０１の処理が起動される。

上述したＳ６０１、Ｓ６０２、Ｓ６０３、Ｓ６０４、Ｓ６０７の処理は、低電圧制御モードの処理である。Ｓ６０１、Ｓ６０２、Ｓ６０３、Ｓ６０４、Ｓ６０７の処理を繰り返すことで、図５（ｃ）（ｉｉｉ）に示すように、出力電圧Ｖｏｕｔの電圧値を０Ｖ以上で、かつ電圧Ｖｏｕｔ２以下の、ＣＰＵ２２が起動されない電圧に制御することができる。また、上述したＳ６０５、Ｓ６０６の処理は、通常制御モード時の制御シーケンスである。

ところで、本実施例のスイッチング電源４００において、ＦＥＴ１のオン時間ＴＯＮ１が短すぎると、トランスＴ１に供給されるエネルギーが不足する。そのため、ＦＥＴ１のオン時間ＴＯＮ１が短すぎると、補助巻線Ｐ２から出力されるフォワード電圧ＶＦＷＤは、上述した（式１）で表される電圧値より小さい電圧値になり、入力電圧Ｖｉｎの検知精度が下がってしまう。一方、ＦＥＴ１のオン時間ＴＯＮ１が長すぎると、低電圧制御モード時の出力電圧Ｖｏｕｔの電圧値が電圧Ｖｏｕｔ２以上の電圧値になる。その結果、負荷側の制御部２０のＤＣ／ＤＣコンバータ２１から電源電圧Ｖｏｕｔ３がＣＰＵ２２に供給され、ＣＰＵ２２が動作してしまう。したがって、低電圧制御モードでは、入力電圧Ｖｉｎに応じてＦＥＴ１のオン時間ＴＯＮ１を適切な値に制御することで、ＣＰＵ２２を動作させてしまうことなく、且つ、精度の高い入力電圧Ｖｉｎの電圧検知が可能となる。

本実施例のスイッチング電源４００は、入力電圧Ｖｉｎと、ＦＥＴ１のオンデューティによって出力電圧Ｖｏｕｔが決まるため、低電圧制御モードにおいても同様に、出力電圧Ｖｏｕｔの電圧値が電圧Ｖｏｕｔ２を超えないように予測して制御することができる。その結果、ＦＥＴ１のオンデューティが入力電圧Ｖｉｎに反比例するように、ＦＥＴ１のオン時間ＴＯＮ１を電圧Ｖｄｅｔに基づいて制御することで、低電圧制御モードから通常制御モードに復帰する際に、入力電圧Ｖｉｎの電圧検知精度を高めることができる。

以上説明したように、本実施例によれば、低入力電圧状態において、スイッチング電源の出力電圧を低く制御でき、且つ、低電圧検知回路の消費電力を低減し、電圧検知時の応答性を改善することができる。

実施例１、２で説明した電源装置であるスイッチング電源回路は、例えば画像形成装置の低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１、２の電源装置が適用される画像形成装置の構成を説明する。

［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例に挙げて説明する。図７に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ３００は、静電潜像が形成される像担持体としての感光ドラム３１１、感光ドラム３１１を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１１に形成された静電潜像をトナーで現像する現像部３１２（現像手段）を備えている。そして、感光ドラム３１１に現像されたトナー像をカセット３１６から供給された記録材としてのシート（不図示）に転写部３１８（転写手段）によって転写して、シートに転写したトナー像を定着器３１４で定着してトレイ３１５に排出する。この感光ドラム３１１、帯電部３１７、現像部３１２、転写部３１８が画像形成部である。また、レーザビームプリンタ３００は、実施例１、２で説明したスイッチング電源１００、４００に対応する電源装置５００を備えている。なお、実施例１、２の電源装置５００を適用可能な画像形成装置は、図７に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。

レーザビームプリンタ３００は、画像形成部による画像形成動作や、シートの搬送動作を制御する、実施例１、２の制御部２０のＣＰＵ２２に相当するコントローラ３２０を備えている。コントローラ３２０は、実施例１、２に記載のスイッチング電源１００、４００である電源装置５００から、実施例１、２の制御部２０のＤＣ／ＤＣコンバータ２１を経由して電力を供給される。また、実施例１、２に記載のスイッチング電源１００、４００である電源装置５００は、感光ドラム３１１を回転するため、又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。更に、実施例１、２に記載のスイッチング電源１００、４００である電源装置５００は、交流電源からの交流電圧が下がり、入力電圧Ｖｉｎが所定の電圧よりも低い定電圧状態になると、制御モードが通常制御モードから低電圧制御モードに移行する。そして、電源装置５００は、低電圧制御モードでは、実施例１、２の制御部２０のＤＣ／ＤＣコンバータ２１が電源電圧Ｖｏｕｔ３の出力を停止し、その結果、コントローラ３２０が動作停止する出力電圧Ｖｏｕｔが電圧Ｖｏｕｔ２となる制御を行う。また、電源装置５００は、交流電源からの交流電圧が正常な通常時の電圧に戻り、入力電圧Ｖｉｎが所定の電圧よりも高い通常の電圧状態になると、制御モードを低電圧制御モードから通常制御モードに移行する。そして、電源装置５００は、通常制御モードでは、実施例１、２の制御部２０のＤＣ／ＤＣコンバータ２１が電源電圧Ｖｏｕｔ３を出力し、その結果、コントローラ３２０が動作可能となる出力電圧Ｖｏｕｔの電圧Ｖｏｕｔ１となる制御を行う。

以上説明したように、本実施例によれば、低入力電圧状態において、スイッチング電源の出力電圧を低く制御でき、且つ、低電圧検知回路の消費電力を低減し、電圧検知時の応答性を改善することができる。

Ｔ１ トランス
１ ＦＥＴ
１１ ＣＰＵ
１２０ 電圧検知部
１５０ フィードバック部

Claims (10)

1. 交流電源からの交流電圧を整流、平滑して入力電圧を生成する整流平滑手段と、
   一次巻線、二次巻線及び補助巻線を有するトランスと、
   前記入力電圧が印加される前記トランスの前記一次巻線に接続された第一のスイッチング素子と、
   前記トランスの前記二次巻線に誘起される出力電圧に応じたフィードバック電圧を出力するフィードバック手段と、
   前記トランスの前記補助巻線に誘起される電圧に基づいて、前記入力電圧を検知する電圧検知手段と、
   前記フィードバック電圧及び前記電圧検知手段により検知した前記交流電源の電圧値に基づいて、前記第一のスイッチング素子のオン、オフを行って前記出力電圧を制御する制御手段と、
   を備え、
   前記制御手段は、前記電圧検知手段により検知した前記交流電源の電圧値が第一の閾電圧以上の場合には、前記フィードバック電圧に基づいて前記出力電圧が第一の出力電圧となるように前記第一のスイッチング素子を制御する第一の状態に移行し、前記電圧検知手段により検知した前記交流電源の電圧値が前記第一の閾電圧よりも小さい第二の閾電圧未満の場合には、前記出力電圧が前記第一の出力電圧よりも小さい第二の出力電圧になるように前記第一のスイッチング素子を制御する第二の状態に移行することを特徴とする電源装置。
2. 前記制御手段は、前記第二の状態のときには、前記第一のスイッチング素子のスイッチング動作を行う第一の期間と、前記第一のスイッチング素子のスイッチング動作を停止する第二の期間と、を交互に繰り返す間欠動作を行うことで、前記出力電圧を前記第二の出力電圧に制御することを特徴とする請求項１に記載の電源装置。
3. 前記制御手段は、前記第一の期間では、前記第一のスイッチング素子のオン、オフを少なくとも１回以上、行うことを特徴とする請求項２に記載の電源装置。
4. 前記制御手段は、前記第二の状態において、前記第一の期間に、前記電圧検知手段により前記交流電源の電圧値の検知を行うことを特徴とする請求項３に記載の電源装置。
5. 前記制御手段は、前記第一の状態のときには、前記フィードバック電圧に基づいて前記第一のスイッチング素子のオンデューティを制御することを特徴とする請求項１から請求項４のいずれか１項に記載の電源装置。
6. 前記電源装置は、前記第一のスイッチング素子のオンデューティに比例して、前記出力電圧を制御可能な電源装置であり、
   前記制御手段は、前記第二の状態において、前記第一のスイッチング素子のオンデューティを低く制御することで、前記出力電圧を前記第二の出力電圧にすることを特徴とする請求項２から請求項５のいずれか１項に記載の電源装置。
7. 前記制御手段は、前記第二の状態の前記第一の期間において、前記電圧検知手段の検知結果に基づき、前記第一のスイッチング素子のオンデューティを制御した後に、前記電圧検知手段によって前記交流電源の電圧値を検知することを特徴とする請求項６に記載の電源装置
8. 前記第一のスイッチング素子は、前記トランスの一次巻線に直列に接続され、
   前記制御手段は、前記第一の状態において、前記出力電圧が前記第一の出力電圧になるように、前記第一のスイッチング素子のオンデューティを制御することを特徴とする請求項６又は請求項７記載の電源装置。
9. 前記トランスの一次巻線に並列に接続された第二のスイッチング素子と、
   前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの一次巻線に並列に接続されるコンデンサと、
   を有し、
   前記制御手段は、前記第一のスイッチング素子及び前記第二のスイッチング素子がともにオフ状態となる期間を介して、前記第一のスイッチング素子及び前記第二のスイッチング素子を交互にオン状態又はオフ状態に設定し、
   前記第一の状態のときには前記出力電圧が前記第一の出力電圧となり、前記第二の状態のときには前記出力電圧が前記第二の出力電圧となるように、前記第一のスイッチング素子のオンデューティを制御することを特徴とする請求項８に記載の電源装置。
10. 記録材に画像形成を行う画像形成手段と、
    請求項１から請求項９のいずれか１項に記載の電源装置と、
    を備えることを特徴とする画像形成装置。

Images