JP2007129841A - 電源回路および半導体集積装置 - Google Patents

Abstract

【課題】 安定したデッドタイムが得られる電源回路および半導体集積装置を提供する。
【解決手段】 入力電源電圧ＶＩＮと基準電位ＰＧＮＤ間に接続された第１および第２トランジスタ１１、１２を有する出力回路１３と、繰り返し信号Ｖｏｓｃを出力する信号発生回路と１４、所定のオフセット信号Ｖｓを出力するオフセット信号発生回路１６と、繰り返し信号Ｖｏｓｃと所定の基準信号Ｖｅｒとを比較し、繰り返し信号Ｖｏｓｃが基準信号Ｖｅｒより高くなる期間に第１トランジスタ１１をオフさせる第１制御信号を出力する第１コンパレータ１７と、繰り返し信号Ｖｏｓｃをオフセット信号Ｖｓによりレベルシフトした信号と基準信号Ｖｅｒとを比較し、レベルシフトした信号が基準信号Ｖｅｒより高くなる期間に第２トランジスタをオンさせる第２制御信号を出力する第２コンパレータ１８とを具備する。
【選択図】 図１

Description

本発明は、電源回路および半導体集積装置に関する。

近年、携帯電話などのモバイル機器の普及に伴い、負荷となる回路を電池で駆動するために、低電圧で消費電流か小さく、且つ負荷変動に対して高速に応答する電源回路が要求されている。

この要求に適した電源回路として、電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを交互にオン・オフし、負荷および入力電圧の変動に合わせてトランジスタのオン期間を変化させることによりＰＷＭ（Pulse Width Modulation）制御された直流電圧を出力する同期整流型のＤＣ−ＤＣコンバータがある。

このオン・オフの切り替えタイミングにおいて、上位トランジスタと下位トランジスタが同時にオンする期間があると貫通電流が流れて変換効率が低下するので、上位トランジスタと下位トランジスタの切り替えタイミングを遅延させて、同時にオフする期間（デッドタイム）が設けられている。

従来のコンデンサＣと抵抗ＲのＣＲ時定数を利用し遅延回路により、上位トランジスタと下位トランジスタの切替えタイミングを遅延させる方法では、コンデンサＣの充放電時間に時間を要するため、高速なスイッチングが困難になるという問題がある。
また、遅延回路に用いるインバータやバッファの閾値のばらつきにより、デッドタイムがばらつくという問題がある。

これに対して、三角波信号をレベルの異なる２の基準電圧と比較して、切替えタイミングを遅延させる方法が知られている（例えば、特許文献１参照）。

特許文献１に開示された負荷駆動回路は、ほぼ三角波信号と第１のバイアス電圧とを比較し、三角波信号のレベルが第１のバイアス電圧より低くなる期間に所定の出力回路駆動信号を出力する第１の差動増幅器と、第１のバイアス信号より高レベルの第２のバイアス信号と三角波信号とを比較し、三角波信号のレベルが第２のバイアス電圧より高くなる期間に所定の出力回路駆動信号を出力する第２の差動増幅器とを有し、電源電圧と基準電位間に並列接続された負荷を駆動している。

然しながら、特許文献１に開示された負荷駆動回路は、電源電圧を抵抗で分割して第１および第２のバイアス電圧を得ているので、電源電圧の変動に応じて第１および第２のバイアス電圧も変動し、デッドタイムがばらつくという問題がある。

また、電源電圧と基準電位間に直列接続された第１および第２トランジスタを有する出力回路を駆動する場合については、何ら開示さていない。
特開平３−１５５３９４号公報

本発明は、安定したデッドタイムが得られる電源回路および半導体集積装置を提供する。

本発明の一態様の電源回路は、電源電圧と基準電位間に接続された第１および第２トランジスタと、繰り返し信号を出力する信号発生回路と、所定のオフセット信号を出力するオフセット信号発生回路と、前記繰り返し信号と所定の基準信号とを比較し、前記繰り返し信号が前記基準信号より高くなる期間に前記第１トランジスタをオフさせる第１制御信号を出力する第１コンパレータと、前記オフセット信号により、前記繰り返し信号をレベルシフトした信号と前記基準信号とを比較し、前記レベルシフトした繰り返し信号が前記基準信号より高くなる期間に前記第２トランジスタをオンさせる第２制御信号を出力する第２コンパレータと、を具備することを特徴としている。

本発明の他態様の電源回路は、電源電圧と基準電位間に接続された第１および第２トランジスタと、繰り返し信号を出力する信号発生回路と、所定のオフセット信号を出力するオフセット信号発生回路と、前記繰り返し信号と所定の基準信号とを比較し、前記繰り返し信号が前記基準信号より高くなる期間に前記第１トランジスタをオフさせる第１制御信号を出力する第１コンパレータと、前記オフセット信号により、前記基準信号をレベルシフトした信号と前記繰り返し信号とを比較し、前記繰り返し信号が前記レベルシフトした基準信号より高くなる期間に前記第２トランジスタをオンさせる第２制御信号を出力する第２コンパレータと、を具備することを特徴としている。

本発明によれば、安定したデッドタイムが得られる電源回路および半導体集積装置が得られる。

以下、本発明の実施例について図面を参照しながら説明する。

本発明の実施例１に係る電源回路について図１乃至図３を用いて説明する。図１は実施例１に係る電源回路を示す回路図、図２は信号発生回路を示す回路図、図３は電源回路の動作を示すタイミングチャートである。

図１に示すように、本実施例の電源回路１０は、入力電源Ｖｉｎと基準電位ＰＧＮＤとの間に直列接続された第１トランジスタ１１と第２トランジスタ１２とを有する出力回路１３と、所定の繰り返し信号Ｖｏｓｃを出力する信号発生回路１４と、所定の基準信号Ｖｅｒを出力する基準信号発生回路１５と、所定のオフセット信号Ｖｓを出力するオフセット信号発生回路１６と、繰り返し信号Ｖｏｓｃと基準信号Ｖｅｒとを比較し、比較結果に応じて出力回路１３を駆動する制御信号を出力する第１および第２コンパレータ１７、１８を有する制御回路１９と、を具備している。

出力回路１３は、第１トランジスタ１１が、例えばｐ型絶縁ゲート電界効果トランジスタ（以下、ｐ−ＭＯＳトランジスタと言う）であり、第２トランジスタ１２が、例えばｎ型絶縁ゲート電界効果トランジスタ（以下、ｎ−ＭＯＳトランジスタと言う）であり、所謂トーテンポール型に接続されている。

即ち、第１トランジスタ１１のソースＳ１が入力電源端子ＶＩＮに接続され、第１トランジスタ１１のドレインＤ１が第２トランジスタ１２のドレインＤ２に接続され、第１トランジスタ１１のドレインＤ１と第２トランジスタ１２のドレインＤ２の接続点ａが出力端子ＬＸに接続され、第２トランジスタ１２のソースＳ２が基準電位端子ＰＧＮＤに接続されている。

第１および第２トランジスタ１１、１２のゲートＧ１、Ｇ２がバッフア２０、２１を介して、制御回路１９の第１および第２コンパレータ１７、１８の出力端にそれぞれ接続されている。

出力端子ＬＸには、出力回路１３のＰＷＭ制御された直流電圧を平滑化するインダクタＬとコンデンサＣとの平滑回路が接続され、例えば入力電源Ｖｉｎの電圧が３〜５Ｖに対して１．２〜３．３Ｖ程度の平滑化された出力電圧Ｖｏｕｔが負荷２２に供給される。

負荷２２には抵抗Ｒ１、Ｒ２の直列回路が並列接続され、抵抗Ｒ１、Ｒ２の接続点ｂが帰還端子ＦＢに接続されている。
電源回路１０の出力電圧Ｖｏｕｔは抵抗Ｒ１、Ｒ２によって分圧され、帰還端子ＦＢを通って基準信号発生回路１５に入力される。

基準信号発生回路１５は、出力電圧Ｖｏｕｔの所定の値からのずれ量を検出し、出力電圧Ｖｏｕｔが所定の値に一致するように帰還制御するために設けられている。

具体的には、基準信号発生回路１５は、正入力端が基準電源Ｖｒｅｆに接続され、負入力端が帰還端子ＦＢに接続された演算増幅器２３を有し、基準電源Ｖｒｅｆの電圧と抵抗Ｒ１、Ｒ２によって分圧された電圧とが等しくなるように帰還制御するための基準信号Ｖｅｒを出力する。

演算増幅器２３の出力端に接続された位相補償回路２４は、例えば抵抗とコンデンサのＣＲ進相回路を有し、電源回路１０の発振を防止するために設けられている。

オフセット信号発生回路１６は、定電流源２５と抵抗Ｒ０との直列回路を有し、抵抗Ｒ０の一端がバッフア２６を介して信号発生回路１４に接続され、定電流源２５の一端が接地されている。定電流源２５の電流をＩ０とすると、オフセット電圧としてＶｓ＝Ｉ０×Ｒ０が得られる。

第１コンパレータ１７の正入力端はバッファ２６を介して信号発生回路１４に接続され、負入力端は基準信号発生回路１５に接続されている。
第２コンパレータ１８の正入力端は抵抗Ｒ０と定電流源２５との接続点ｃに接続され、負入力端は基準信号発生回路１５に接続されている。

これにより、第１コンパレータ１７の正入力端には繰り返し信号Ｖｏｓｃに等しい信号Ｐ０が入力され、第２コンパレータ１８の正力端には繰り返し信号Ｖｏｓｃからオフセット信号Ｖｓが減算された信号Ｐ１＝Ｖｏｓｃ−Ｖｓが入力される。

第１コンパレータ１７は、繰り返し信号Ｖｏｓｃと基準信号Ｖｅｒとを比較し、繰り返し信号Ｖｏｓｃが基準信号Ｖｅｒより高くなる期間に第１トランジスタ１１をオフさせる第１制御信号Ｐ２を出力する。

第２コンパレータ１８は、繰り返し信号Ｖｏｓｃ−Ｖｓと基準信号Ｖｅｒとを比較し、繰り返し信号Ｖｏｓｃ−Ｖｓが基準信号Ｖｅｒより高くなる期間に第２トランジスタ１２をオンさせる第２制御信号Ｐ３を出力する。

図２（ａ）に示すように、信号発生回路１４は、コンパレータ３０、３１と、定電流源３２、３３と、ＮＯＲ回路３４、３５を有するフリップフロップ３６と、基準電源Ｖｒｅｆ１、Ｖｒｅｆ２と、コンデンサＣ１、スイッチ３７とを具備している。

定電流源３３の電流Ｉ３３は定電流源３２の電流Ｉ３２の２倍に設定され、基準電源Ｖｒｅｆ１の電圧は基準電源Ｖｒｅｆ２の電圧より大きく設定され、フリップフロップ３６の出力ＶｆｆがＬのときにスイッチ３７はオフとなるように設定されている。

始に、時刻ｔ０で電源Ｖｃｃが供給されると、コンパレータ３０の出力がＬ、コンパレータ３１の出力がＨ、フリップフロップ３６の出力ＶｆｆがＬとなり、スイッチ３７がオフとなる。

次に、定電流源３２によりコンデンサＣ１の充電が始まり、コンデンサＣ１の電位は０Ｖから、Ｖｏｓｃ＝Ｉ３２×ｔ／Ｃ１に従って上昇する。ここで、ｔは時間、Ｃ１はコンデンサＣ１の容量である。

繰り返し信号ＶｏｓｃがＶｒｅｆ２を超えると、コンパレータ３１の出力は反転してＬとなるが、フリップフロップ３６の出力ＶｆｆがＬを保持しているため、スイッチ３７はオフの状態を維持し、コンデンサＣ１の充電が継続される。

繰り返し信号ＶｏｓｃがＶｒｅｆ１に達すると、コンパレータ３０の出力は反転してＨとなり、フリップフロップ３６の出力ＶｆｆはＨに反転してスイッチ３７はオンとなる。電流Ｉ３３と電流Ｉ３２の差が電流Ｉ３２と同電流量であり、コンデンサＣ１から放電が始まると、コンデンサＣ１の電位はＶｏｓｃ＝−Ｉ３２×ｔ／Ｃ１に従って下降する。

繰り返し信号ＶｏｓｃはすぐにＶｒｅｆ１より低下し、コンパレータ３０の出力はＬとなるがフリップフロップ３６の出力ＶｆｆはＨを保持しているため、スイッチ３７はオン状態を維持し、コンデンサＣ１の放電が継続される。この切り替わりポイントを時刻ｔ１とする。

繰り返し信号ＶｏｓｃがＶｒｅｆ２に達し、コンパレータ３１の出力が反転してＨになると、フリップフロップ３６の出力ＶｆｆはＬとなりスイッチ３７がオフとなる。これにより、再びコンデンサＣ１への充電が始まる。この切り替わりポイントを時刻ｔ２とする。

図２（ｂ）に示すように、上述した動作が繰り返されて、三角波の繰り返し信号Ｖｏｓｃが出力され、繰り返し周期ＴはＴ＝２×（ｔ２−ｔ１）で表わされる。

図３に示すように、時刻ｔ１で三角波の繰り返し信号Ｐ０が基準信号Ｖｅｒより高くなると、第１制御信号Ｐ２がＬからＨとなり、第１トランジスタ１１がオフされ、時刻ｔ４で繰り返し信号Ｐ０が基準信号Ｖｅｒより低くなると、第１トランジスタ１１がオンされる。τ１＝ｔ４−ｔ１が、繰り返し信号Ｐ０が基準信号Ｖｅｒより高くなる期間である。

同様に、時刻ｔ２で繰り返し信号Ｐ１が基準信号Ｖｅｒより高くなると、第２制御信号Ｐ３がＬからＨとなり、第２トランジスタ１２がオンされ、時刻ｔ３で繰り返し信号Ｐ１が基準信号Ｖｅｒより低くなると、第２トランジスタ１２がオンされる。τ２＝ｔ３−ｔ２が、繰り返し信号Ｐ１が基準信号Ｖｅｒより高くなる期間である。

第２トランジスタ１２のオンタイミングｔ２は第１トランジスタ１１のオフタイミングｔ１から遅れ位相となるため、時刻ｔ１とｔ２の間に第１トランジスタ１１の立下り時間ａを除いて第１および第２トランジスタが共にオフされているデットタイムｔｄ１が得られる。

同様に、第２トランジスタ１２のオフタイミングｔ３は第１トランジスタ１１のオンタイミングｔ４より進み位相となるため、時刻ｔ３とｔ４の間に第２トランジスタ１２の立下り時間ｂを除いて第１および第２トランジスタが共にオフされているデットタイムｔｄ２が得られる。

出力信号ＬＸは、第１トランジスタ１１がオンされ、第２トランジスタ１２がオフされている期間は、入力電源Ｖｉｎの電圧から第１トランジスタ１１のオン電圧を引いた電圧（Ｖｉｎ−Ｖｄｓ１）を示し、第１トランジスタ１１かオフされ、第２トランジスタ１２がオフされている期間は第２トランジスタ１２のオン電圧（Ｖｄｓ２）を示す。

第１および第２トランジスタ１１、１２が共にオフされているデッドタイムでは、インダクタＬに蓄えられたエネルギーが第２トランジスタ１２の寄生ダイオードを介して回生電流として流れるため、寄生ダイオードの順方向電圧（−Ｖｆ）を示す。

これにより、出力回路１３の出力信号ＬＸの遅延時間は、制御回路１９のゲート遅延時間と第１および第２トランジスタ１１、１２の遅延時間で定まるので、第１および第２トランジスタ１１、１２のオンタイミングをＣＲ時定数回路により遅延させる場合に比べて、出力信号ＬＸの応答時間を小さくすることができる。

従って、デッドタイムｔｄ１、ｔｄ２のばらつきが防止され、且つ繰り返し信号Ｖｏｓｃとして対称な三角波を用いているので等しい値のデッドタイムｔｄ１、ｔｄ２を得ることが可能である。

次に、本実施例の半導体集積装置について図４を用いて説明する。
図４に示すように、本実施例の半導体集積装置４０は、第１トランジスタ１１と第２トランジスタ１２が直列接続された出力回路１３と、所定の繰り返し信号Ｖｏｓｃを出力する信号発生回路１４と、所定の基準信号Ｖｅｒを出力する基準信号発生回路１５と、所定のオフセット信号Ｖｓを出力するオフセット信号発生回路１６と、繰り返し信号Ｖｏｓｃと基準信号Ｖｅｒとを比較し、比較結果に応じて出力回路１３を駆動する制御信号を出力する第１および第２コンパレータ１７、１８を有する制御回路１９が同一チップ４１上にモノリシックに集積して形成されている。

出力回路１３の第１トランジスタ１１と第２トランジスタ１２は、例えばｐ―ＭＯＳトランジスタとｎ−ＭＯＳトランジスタのＣＭＯＳ回路で構成され、スイッチングノイズが周辺回路に影響を及ぼさないように、ガードリングでシールドされた領域に形成するのが好ましい。

また、半導体チップ４１上に出力回路１３のＰＷＭ制御された出力電圧を外部に出力するために必要なボンディングパッド４２ａ〜４２ｅが形成されている。

以上説明したように、本実施例では、定電流源２５と抵抗Ｒ０により安定したオフセット電圧Ｖｓを発生させ、繰り返し信号Ｖｏｓｃをオフセット信号Ｖｓでレベルシフトしているので、安定したデッドタイムｔｄ１、ｔｄ２が得られる。

更に、等しいデッドタイムｔｄ１、ｔｄ２が得られるので、デッドタイムを小さくして変換効率を向上させることができる。
その結果、高速動作が可能な電源回路および半導体集積装置が得られる。

ここでは、オフセット信号発生部１６が、定電流源２５と抵抗Ｒ０の直列回路を有する場合について説明したが、定電圧ダイオードを用いた回路で構成することもできる。

また、繰り返し信号Ｖｏｓｃが三角波の場合について説明したが、他の繰り返し信号、例えば台形波であっても構わない。

更に、出力回路１３の第１および第２トランジスタ１１、１２がＭＯＳトランジスタの場合について説明したが、バイポーラトランジスタや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）で構成することもできる。
バイポーラトランジスタやＩＧＢＴを用いる場合には、ＭＯＳトランジスタと異なり寄生ダイオードを有していないので、回生電流を逃がすためのダイオードを外付けする必要がある。

半導体集積装置４０においては、出力回路１３の第１、第２トランジスタ１１、１２が同一チップ４１上にモノリシックに集積して形成されている場合について説明したが、出力回路１３を外付けの個別ＭＯＳトランジスタとしても良い。

図１３に示すように、半導体集積装置８０は所定の繰り返し信号Ｖｏｓｃを出力する信号発生回路１４と、所定の基準信号Ｖｅｒを出力する基準信号発生回路１５と、所定のオフセット信号Ｖｓを出力するオフセット信号発生回路１６と、繰り返し信号Ｖｏｓｃと基準信号Ｖｅｒとを比較し、比較結果に応じて出力回路１３を駆動する制御信号を出力する第１および第２コンパレータ１７、１８を有する制御回路１９までが同一チップ８１上にモノリシックに集積して形成されている。

半導体チップ８１上に形成されたボンディングパッド８２ａ〜８２ｄを介して個別の第１、第２トランジスタ８３、８４を有する出力回路１３が外付けされている。

出力回路１３を外付けすることにより、出力回路１３の発熱やスイッチングノイズの影響を受けることがなく、より消費電力の大きなＤＣ−ＤＣコンバータとして適する利点がある。
また、第１、第２トランジスタとして、バイポーラトランジスタやＩＧＢＴを用いることももちろん可能である。

本発明の実施例２に係る電源回路について、図５および図６を用いて説明する。図５は電源回路の構成を示す回路図、図６は電源回路の動作を示すタイミングチャートである。

本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。

本実施例が実施例１と異なる点は、基準信号Ｖｅｒをオフセット信号Ｖｓでレベルシフトするようにしたことにある。

即ち、図５に示すように、電源回路５０のオフセット信号発生回路５１は定電流源５２と抵抗Ｒ０との直列回路を有し、定電流源５２の一端が入力電源Ｖｉｎに接続され、抵抗Ｒ０の一端がバッフア５３を介して基準信号発生回路１５に接続されている。定電流源５２の電流をＩ０とすると、オフセット電圧Ｖｓ＝Ｉ０×Ｒ０が得られる。

第１コンパレータ１７の正入力端は信号発生回路１４に接続され、負入力端はバッフア５３の出力端に接続されている。

第２コンパレータ１８の正入力端は信号発生回路１４に接続され、負入力端は定電流源５２と抵抗Ｒ０の接続点ｄに接続されている。

これにより、第１コンパレータ１７の負入力端には基準信号Ｖｅｒと等しい基準信号Ｖｅｒ１が与えられ、第２コンパレータ１８の負入力端には、基準信号Ｖｅｒにオフセット信号が加算され、基準信号Ｖｅｒ１より大きい基準信号Ｖｅｒ２が与えられる。

図６に示すように、基準信号Ｖｅｒ２は基準信号Ｖｅｒ１にオフセット信号Ｖｓが加算されてレベルシフトされているので、繰り返し信号Ｐ０が基準信号Ｖｅｒ２より高くなる時刻ｔ２で第２制御信号Ｐ３がＨになり、繰り返し信号Ｐ０が基準信号Ｖｅｒ２より低くなる時刻ｔ３で第２制御信号Ｐ３がＬになる。

これにより、第１および第２トランジスタ１１、１２が共にオフされているデッドタイムｔｄ１、ｔｄ２を安定して得ることが可能である。

以上説明したように、本実施例の電源回路５０では、直流信号である基準信号Ｖｅｒをオフセット信号Ｖｓでレベルシフトしているので、オフセット信号発生回路５１の抵抗Ｒ０により繰り返し信号Ｖｏｓｃの帯域が制限されることがなく、より高速動作、例えばスイッチング周波数が数ＭＨｚでの動作に適するという利点がある。

本発明の実施例３に係る電源回路について、図７乃至図９を用いて説明する。図７は電源回路の要部を示す回路図、図８は可変定電流源を示す回路図、図９は電源回路の動作を示すタイミングチャートである。

本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。

本実施例が実施例１と異なる点は、オフセット信号Ｖｓを可変して、繰り返し信号のレベルシフト量を可変できるようにしたことにある。

即ち、図７に示すように、電源回路６０のオフセット信号発生回路６１は抵抗Ｒ０と可変定電流源６２との直列回路を有している。可変定電流源６２により電流Ｉ０を可変し、オフセット信号Ｖｓを変化させることができる。

図８に示すように、可変定電流源６２は、電流制御回路６３を有し、演算増幅器６４と、演算増幅器６４の正入力端に接続された基準電源Ｖｒｅｆ３と、演算増幅器６４の出力端にゲートが接続されたｐ−ＭＯＳトランジスタＭ０と、ｐ−ＭＯＳトランジスタＭ１、Ｍ２およびｎ−ＭＯＳトランジスタＭ３、Ｍ４で構成されるカレントミラー回路を具備している。

基準電源Ｖｒｅｆ３と、演算増幅器６４と、ＭＯＳトランジスタＭ０で構成される帰還型の定電圧源において、演算増幅器６４は基準電源Ｖｒｅｆ３と可変抵抗ＶＲ１の端子電圧ＶＲが等しくなるように動作するので、この端子と接地間に接続された可変抵抗ＶＲ１により電流を制御することができる。
即ち、可変抵抗ＶＲ１に流れる電流ＩＲは、ＩＲ＝ＶＲ／ＶＲ１となるので可変抵抗ＶＲ１を可変することで電流ＩＲが変化する。

電流ＩＲはｐ−ＭＯＳトランジスタＭ１、Ｍ２で構成されるカレントミラー回路およびｎ−ＭＯＳトランジスタＭ３、Ｍ４で構成されるカレントミラー回路により可変定電流Ｉｏｕｔとして出力される。

図９に示すように、オフセット信号ＶｓをＶｓ１からＶｓ１ａに可変することにより、繰り返し信号Ｐ１がＰ１ａへとレベルシフトする。
その結果、第２トランジスタ１２がオンする時間がτ２からτ３へと短くなり、デットタイムがｔｄ１、ｔｄ２からそれぞれｔｄ３、ｔｄ４と長くなる。

従って、オフセット信号Ｖｓのレベルを可変することにより、繰り返し信号のレベルシフト量が変化し、デッドタイムを可変することが可能である。

以上説明したように、本実施例の電源回路６０は、オフセット信号Ｖｓのレベルを可変できるようにしたので、デットタイムを使用者の要求に応じて自由に設定できる利点がある。

本発明の実施例４に係る電源回路について、図１０乃至図１２を用いて説明する。図１０は電源回路の要部を示す回路図、図１１は可変定電流源を示す回路図、図１２は電源回路の動作を示すタイミングチャートである。

本実施例において、上記実施例２と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。

本実施例が実施例２と異なる点は、オフセット信号Ｖｓを外部から可変して、基準信号Ｖｅｒのレベルシフト量を可変できるようにしたことにある。

即ち、図１０に示すように、電源回路７０のオフセット信号発生回路７１は抵抗Ｒ０と可変定電流源７２との直列回路を有している。可変定電流源７２により電流Ｉ０を可変し、オフセット信号Ｖｓを変化させることができる。

図１１に示すように、可変定電流源７２は、電流制御回路７３を有し、電源Ｖｃｃ側に接続される可変定電流源である。電流ＩＲはｐ−ＭＯＳトランジスタＭ１、Ｍ２で構成されるカレントミラーにより可変定電流Ｉｏｕｔとして出力される。

図１２に示すように、オフセット電圧ＶｓをＶｓ１からＶｓ１ａに可変することにより、基準信号ＶｅｒがＶｅｒ１からＶｅｒ２にレベルシフトする。
その結果、第２トランジスタ１２がオンする時間がτ２からτ３へと短くなり、デットタイムがｔｄ１、ｔｄ２からそれぞれｔｄ３、ｔｄ４と長くなる。

従って、オフセット信号Ｖｓのレベルを可変することにより、基準信号Ｖｅｒのレベルシフト量が変化し、デッドタイムを可変することが可能である。

以上説明したように、本実施例の電源回路７０は、基準信号Ｖｅｒの信号レベルを可変できるようにしたので、デットタイムを使用者の要求に応じて自由に設定できるとともに、高速動作に適するという利点がある。

上述した各実施例においては、基準信号発生回路１５を有しなくても外部基準信号を用いて電源回路として動作させることもできる。
即ち、図１４に示すように、電源回路９０はコンパレータ１７、１８の負入力端に外部入力端子ＥＸを介して外部基準信号発生回路９１が接続されている。

外部基準信号発生回路９１の外部基準信号Ｖｅｒｅｘを可変することにより、出力電圧Ｖｏｕｔを自由に設定することができる。
例えば、外部基準信号Ｖｅｒｅｘを大きくすると第１トランジスタ１１がオフされている期間τ２が短くなるので出力電圧Ｖｏｕｔが高くなり、外部基準信号Ｖｅｒｅｘを小さくすると第１トランジスタ１１がオフされている期間τ２が長くなるので出力電圧Ｖｏｕｔが低くなる。

本発明の実施例１に係る電源回路の構成を示す回路図。 本発明の実施例１に係る信号発生回路を示す回路図。 本発明の実施例１に係る電源回路の動作を示すタイミングチャート。 本発明の実施例１に係る半導体集積装置を示す図。 本発明の実施例２に係る電源回路の構成を示す回路図。 本発明の実施例２に係る電源回路の動作を示すタイミングチャート。 本発明の実施例３電源回路の要部を示す回路図。 本発明の実施例３に係る可変定電流源を示す回路図。 本発明の実施例３に係る電源回路の動作を示すタイミングチャート。 本発明の実施例４に係る電源回路の要部を示す回路図。 本発明の実施例４に係る可変定電流源を示す回路図。 本発明の実施例４に係る電源回路の動作を示すタイミングチャート。 本発明に係る別の半導体集積装置を示す図。 本発明に係る別の電源回路の構成を示す回路図。

符号の説明

１０、５０、６０、７０、９０ 電源回路
１１、８３ 第１トランジスタ
１２、８４ 第２トランジスタ
１３ 出力回路
１４ 信号発生回路
１５ 基準信号発生回路
１６、５１、６１、７１ オフセット信号発生回路
１７ 第１コンパレータ
１８ 第２コンパレータ
１９ 制御部
２０、２１、２６、５３ バッファ
２２ 負荷
２３、６４ 演算増幅器
２４ 位相補償回路
２５、３２、３３５２ 定電流源
３０、３１ コンパレータ
３４、３５ ＮＯＲ回路
３６ フリップフロップ
３７ スイッチ
４０、８０ 半導体集積装置
４１、８１ 半導体チップ
４２ａ〜４２ｅ、８２ａ〜８２ｄ ボンディングパッド
６２、７２ 可変定電流源
６３、７３ 電流制御回路
９１ 外部基準信号発生回路
Ｖｒｅｆ、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３ 基準電源
Ｒ１、Ｒ２、Ｒ３ 抵抗
ＶＲ１ 可変抵抗
Ｌ インダクタ
Ｃ、Ｃ１ コンデンサ
Ｍ０〜Ｍ４ ＭＯＳトランジスタ

Claims (5)

1. 電源電圧と基準電位間に接続された第１および第２トランジスタと、
   繰り返し信号を出力する信号発生回路と、
   所定のオフセット信号を出力するオフセット信号発生回路と、
   前記繰り返し信号と所定の基準信号とを比較し、前記繰り返し信号が前記基準信号より高くなる期間に前記第１トランジスタをオフさせる第１制御信号を出力する第１コンパレータと、
   前記オフセット信号により、前記繰り返し信号をレベルシフトした信号と前記基準信号とを比較し、前記レベルシフトした繰り返し信号が前記基準信号より高くなる期間に前記第２トランジスタをオンさせる第２制御信号を出力する第２コンパレータと、
   を具備することを特徴とする電源回路。
2. 電源電圧と基準電位間に接続された第１および第２トランジスタと、
   繰り返し信号を出力する信号発生回路と、
   所定のオフセット信号を出力するオフセット信号発生回路と、
   前記繰り返し信号と所定の基準信号とを比較し、前記繰り返し信号が前記基準信号より高くなる期間に前記第１トランジスタをオフさせる第１制御信号を出力する第１コンパレータと、
   前記オフセット信号により、前記基準信号をレベルシフトした信号と前記繰り返し信号とを比較し、前記繰り返し信号が前記レベルシフトした基準信号より高くなる期間に前記第２トランジスタをオンさせる第２制御信号を出力する第２コンパレータと、
   を具備することを特徴とする電源回路。
3. 前記オフセット信号発生回路が、前記オフセット信号のレベルシフト量を可変する制御回路を具備することを特徴とする請求項１または請求項２に記載の電源回路。
4. 前記第１制御信号が出力された後に前記第１および第２トランジスタが同時にオフされている期間と、前記第２制御信号が出力された後に前記第１および第２トランジスタが同時にオフされている期間とが、等しいことを特徴とする請求項１または請求項２に記載の電源回路。
5. 少なくとも、
   繰り返し信号を出力する信号発生回路と、
   所定のオフセット信号を出力するオフセット信号発生回路と、
   前記繰り返し信号と所定の基準信号とを比較し、前記繰り返し信号が前記基準信号より高くなる期間に電源電圧と基準電位間に接続された第１トランジスタをオフさせる第１制御信号を出力する第１コンパレータと、
   前記オフセット信号により、前記繰り返し信号をレベルシフトした信号と前記基準信号とを比較し、前記レベルシフトした繰り返し信号が前記基準信号より高くなる期間に電源電圧と基準電位間に接続された第２トランジスタをオンさせる第２制御信号を出力する第２コンパレータと、
   が同一チップ上に集積して形成されていることを特徴とする半導体集積装置。

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