JP2011166917A - スイッチング電源装置 - Google Patents
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Abstract
【課題】端子オープン時における、スイッチング電源装置及び2次側に接続されている負荷の破壊を防止する。
【解決手段】本発明に係るスイッチング電源装置100は、補助巻線T3の電圧信号の低下に応じてトランスリセットパルス信号Vresetを生成するトランスリセット検出回路4と、スイッチング素子1がターンオフしてから、トランスリセットパルス信号Vresetが生成されるまでの2次側オン時間T2onを示す2次側オン時間信号V2onを生成する2次側オン時間信号生成回路14と、2次側オン時間T2onが、過電圧検出2次側オン時間T2onlim1よりも小さくなると過電圧検出信号Vfaultを生成する過電圧検出回路6と、過電圧検出信号Vfaultが生成された場合、出力電圧Voが過電圧規定値以下になるようにスイッチング素子1のスイッチング動作を制御するスイッチング制御回路5とを備える。
【選択図】図1
【解決手段】本発明に係るスイッチング電源装置100は、補助巻線T3の電圧信号の低下に応じてトランスリセットパルス信号Vresetを生成するトランスリセット検出回路4と、スイッチング素子1がターンオフしてから、トランスリセットパルス信号Vresetが生成されるまでの2次側オン時間T2onを示す2次側オン時間信号V2onを生成する2次側オン時間信号生成回路14と、2次側オン時間T2onが、過電圧検出2次側オン時間T2onlim1よりも小さくなると過電圧検出信号Vfaultを生成する過電圧検出回路6と、過電圧検出信号Vfaultが生成された場合、出力電圧Voが過電圧規定値以下になるようにスイッチング素子1のスイッチング動作を制御するスイッチング制御回路5とを備える。
【選択図】図1
Description
本発明は、過電圧保護機能を有するスイッチング電源装置に関するものである。
従来の電力変換トランスを用いたスイッチング電源装置は、2次側の出力電圧を2次側に配置された制御IC等をもちいて検出し、検出した2次側の出力電圧の情報を、フォトカプラを用いて1次側にフィードバックするのが一般的であった。
しかし、高価な2次側制御IC及びフォトカプラは、スイッチング電源装置におけるコストの比重も大きく、またスイッチング電源装置の小型化の妨げにもなっていた。
そこで、2次側制御IC及びフォトカプラを用いずに、1次側で、2次側出力電圧を検出し、2次側出力電圧が一定になるように制御するスイッチング電源装置が提案されている。
さらには、特許文献1に示すようにフォトカプラ等を用いずに1次側で2次側出力電流を一定に制御する技術が提案されている。
特許文献1では、トランスの補助巻線電圧が、2次側出力電圧に応じて変動することを利用して、2次側出力電圧が一定になるように制御する補助巻線フィードバック制御による定電圧制御と、補助巻線電圧波形のパルス幅から2次側出力電流を検出して2次側出力電流が一定になるように制御する2次電流オンデューティ固定制御による定電流制御とを組み合わせたスイッチング電源装置が提案されている。
このようなスイッチング電源装置は大電流及び高電圧を扱うため、さまざまな安全規格が設けられている。また、多くの電源メーカーは、独自に設定した異常試験においても安全であることを量産開始の条件としている。そのような異常試験の一つに端子オープン試験がある。この端子オープン試験により、制御IC、トランス及びその他の各部品が脱落したり、接着不良が発生したりした場合でも出力の上昇を抑えることができ、安全であることが確かめられる。
しかしながら、特許文献1のスイッチング電源装置において、補助巻線電圧を検出する端子(TR端子)又はトランスの補助巻線の端子オープンとなる異常試験を実施した場合に、オープン直後に、TR端子の電圧波形のピークレベルは小さくなり、パルス幅の狭い信号が入力される。
このような端子オープンの状態が発生した場合、理想回路であれば、TR端子には信号が入力されなくなるはずだが、スイッチング電源装置のパターン、回路素子の配置、及び寄生素子等の影響に加え、TR端子がハイインピーダンスであるために、オープン後にもTR端子には、微小な電圧波形信号が入力されることがある。
スイッチング電源装置がこのような微小信号を検出してしまい、スイッチング素子の発振が継続されると、出力電圧が上昇する。これにより、従来の技術では、スイッチング電源装置又は2次側の負荷を破壊してしまうという課題があった。特に特許文献1の技術では、TR端子の入力波形のパルス幅が小さくなるほどに周波数が高くなるという制御であるため、出力電圧が急激に上昇してしまう。
このような現象の対策としては、TR端子に容量を接続し、端子オープン時のこのような微小波形を減衰させることなどが有効である。しかしながら、この容量の追加が、通常動作時のTR端子入力波形にも影響を与えることにより、2次側出力の定電流制御精度及び定電圧制御精度を劣化させてしまう。
また、他の対策として、2次側出力電圧の過電圧を補助巻線電圧パルスの電圧レベルで検出する技術が特許文献2に紹介されている。
特許文献2では、擬似共振制御方式のスイッチング電源装置において、補助巻線電圧パルスの電圧レベルを監視し、2次側出力電圧が上昇したときに、この補助巻線電圧パルスの電圧レベルが上昇することを検出して、保護回路を動作させる。
しかし、TR端子、又は補助巻線の端子オープンの場合、補助巻線電圧パルスの電圧レベルは、オープン直後に低下してしまうので、特許文献2の技術では、2次側出力電圧の過電圧を検出することができない。
本発明は、上記問題点に鑑み、端子オープン時における、スイッチング電源装置及び2次側出力に接続されている負荷の破壊を防止できるスイッチング電源装置を提供することを目的とする。
上記課題を解決するために、本発明の一形態に係るスイッチング電源装置は、1次巻線と2次巻線と補助巻線とを有する電力変換トランスと、前記1次巻線に接続され、前記1次巻線に供給される第1の直流電圧をスイッチングするスイッチング素子と、前記スイッチング素子のスイッチング動作によって前記2次巻線に発生する交流電圧を第2の直流電圧に変換し、変換した前記第2の直流電圧を負荷に供給する出力電圧生成回路と、前記補助巻線の電圧信号を監視し、当該電圧信号の低下に応じてトランスリセット信号を生成するトランスリセット検出回路と、前記スイッチング素子がターンオフしてから、前記トランスリセット信号が生成されるまでの2次側オン時間を示す2次側オン時間信号を生成する2次側オン時間信号生成回路と、前記第2の直流電圧の電圧レベルに対応したフィードバック信号を生成するフィードバック制御回路と、前記フィードバック信号に応じて前記第2の直流電圧が正常動作時規定値以内になるように前記スイッチング素子のスイッチング動作を制御するスイッチング制御回路とを備えるスイッチング電源装置であって、前記2次側オン時間信号で示される前記2次側オン時間が、設定値よりも小さくなると過電圧検出信号を生成する過電圧検出回路を備え、前記設定値は、前記第2の直流電圧が前記正常動作時規定値以内に制御されているときの2次側オン時間よりも小さく、前記スイッチング制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記第2の直流電圧が過電圧規定値以下になるように前記スイッチング素子のスイッチング動作を制御する。
この構成によれば、補助巻線の電圧レベルを検出する端子、又は電力変換トランスの補助巻線の端子がオープンとなる異常が発生した場合、過電圧検出回路が、2次側オン時間が、設定値よりも小さくなったことを検出し、過電圧検出信号を生成する。この過電圧検出信号が生成されると、スイッチング制御回路は、第2の直流電圧が過電圧規定値以下になるようにスイッチング素子のスイッチング動作を制御する。これにより、本発明の一形態に係るスイッチング電源装置は、端子オープンが発生した際に、第2の直流電圧を低下させることができる。このように、本発明の一形態に係るスイッチング電源装置は、端子オープン時における、当該スイッチング電源装置又は2次側出力に接続されている負荷の破壊を防止できる。
また、前記設定値は、前記第2の直流電圧が前記正常動作時規定値以内に制御されているときの2次側オン時間の最小値よりも小さくてもよい。
この構成によれば、本発明の一形態に係るスイッチング電源装置は、通常動作時の過電圧検出回路による誤検出を防止できる。
また、前記設定値は一定値であってもよい。
また、前記フィードバック制御回路は、前記補助巻線に接続され、前記補助巻線の電圧レベルに応じて前記フィードバック信号を生成し、前記フィードバック制御回路は、前記補助巻線の電圧レベルが予め設定された重負荷検出電圧よりも小さくなると、重負荷検出信号を生成する重負荷検出回路を備え、前記過電圧検出回路は、前記重負荷検出回路により前記重負荷検出信号が生成され、かつ、前記2次側オン時間信号で示される前記2次側オン時間が、前記設定値よりも小さくなったときに前記過電圧検出信号を生成し、前記設定値は、前記補助巻線の電圧レベルが重負荷検出電圧よりも小さいときに得られる最小の2次側オン時間よりも小さくてもよい。
また、前記フィードバック制御回路は、前記補助巻線に接続され、前記補助巻線の電圧レベルに応じて前記フィードバック信号を生成し、前記フィードバック制御回路は、前記補助巻線の電圧レベルが予め設定された重負荷検出電圧よりも小さくなると、重負荷検出信号を生成する重負荷検出回路を備え、前記過電圧検出回路は、前記重負荷検出回路により前記重負荷検出信号が生成され、かつ、前記2次側オン時間信号で示される前記2次側オン時間が、前記設定値よりも小さくなったときに前記過電圧検出信号を生成し、前記設定値は、前記補助巻線の電圧レベルが重負荷検出電圧よりも小さいときに得られる最小の2次側オン時間よりも小さくてもよい。
この構成によれば、本発明の一形態に係るスイッチング電源装置では、過電圧検出回路は、補助巻線の電圧レベルが重負荷検出電圧より小さい場合にのみ、過電圧検出信号を生成する。これにより、本発明の一形態に係るスイッチング電源装置は、通常動作時の過電圧検出回路による誤検出を防止するとともに、設定値を高くすることができるので、より早期に端子オープンを検出できる。
また、前記フィードバック制御回路は、前記補助巻線に接続され、前記補助巻線の電圧レベルに応じて前記フィードバック信号を生成し、前記スイッチング制御回路は、2以上の制御方式で、前記負荷の大きさに応じて前記スイッチング素子のスイッチング動作を制御することにより当該負荷に供給する電力を調整するともに、当該2以上の制御方式を前記フィードバック信号に応じて切り替え、前記過電圧検出回路は、前記2以上の制御方式毎に、前記設定値を変化させてもよい。
この構成によれば、本発明の一形態に係るスイッチング電源装置は、通常動作時の過電圧検出回路による誤検出を防止するとともに、設定値を高くすることができるので、より早期に端子オープンを検出できる。
また、前記2以上の制御方式は、前記フィードバック信号に応じて前記第2の直流電圧が前記正常動作時規定値以内になるように前記スイッチング素子に流れる電流のピーク値を制御するPWM制御方式と、前記前記フィードバック信号に応じて前記第2の直流電圧が前記正常動作時規定値以内になるように前記スイッチング素子のスイッチング周波数を制御するPFM制御方式とを含み、前記スイッチング制御回路は、前記第2の直流電圧が予め設定された第1電圧レベルより高い場合、前記PWM制御方式を用い、前記第2の直流電圧が前記第1電圧レベルより低い場合、前記PFM制御方式を用い、前記過電圧検出回路は、前記第2の直流電圧が予め設定された第1電圧レベルより高い場合、前記設定値として第1の値を用い、前記第2の直流電圧が前記第1電圧レベルより低い場合、前記設定値として、前記第1の値より高い第2の値を用いてもよい。
また、前記フィードバック制御回路は、前記補助巻線に接続され、前記補助巻線の電圧レベルに応じて前記フィードバック信号を生成し、前記スイッチング制御回路は、前記フィードバック信号に応じて、前記第2の直流電圧が前記正常動作時規定値以内になるように前記スイッチング素子に流れる電流のピーク値を制御し、前記過電圧検出回路は、前記ピーク値が増加すると、前記設定値を増加させてもよい。
この構成によれば、本発明の一形態に係るスイッチング電源装置は、通常動作時の過電圧検出回路による誤検出を防止するとともに、設定値を高くすることができるので、より早期に端子オープンを検出できる。
また、前記フィードバック制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記スイッチング素子のスイッチング周波数を低下させてもよい。
また、前記フィードバック制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記スイッチング素子に流れる電流のピーク値を低下させてもよい。
また、前記フィードバック制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記フィードバック信号を、前記第2の直流電圧の電圧レベルが増加した場合に当該フィードバック信号が変動する方向に変動させ、前記スイッチング制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記変動された前記フィードバック信号に応じて、前記第2の直流電圧が前記過電圧規定値以下になるように前記スイッチング素子のスイッチング動作を制御してもよい。
なお、本発明は、このようなスイッチング装置として実現できるだけでなく、スイッチング電源装置に含まれる特徴的な手段をステップとするスイッチング電源装置の制御方法として実現したり、そのような特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、CD−ROM等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
さらに、本発明は、このようなスイッチング電源装置の機能の一部又は全てを実現する半導体集積回路(LSI)として実現できる。
以上のように本発明は、端子オープン時における、スイッチング電源装置及び2次側出力に接続されている負荷の破壊を防止できるスイッチング電源装置を提供できる。
以下、本発明の実施の形態を示すスイッチング電源装置について、図面を参照しながら具体的に説明する。
(実施の形態1)
本発明の実施の形態1に係るスイッチング電源装置は、補助巻線の電圧レベルを検出する端子、又は電力変換トランスの補助巻線の端子がオープンとなる異常が発生した場合、2次側オン時間が、設定値よりも小さくなったことを検出し、出力電圧を低下させる。これにより、本発明の実施の形態1に係るスイッチング電源装置は、端子オープン時における、スイッチング電源装置及び2次側出力に接続されている負荷の破壊を防止できる。
本発明の実施の形態1に係るスイッチング電源装置は、補助巻線の電圧レベルを検出する端子、又は電力変換トランスの補助巻線の端子がオープンとなる異常が発生した場合、2次側オン時間が、設定値よりも小さくなったことを検出し、出力電圧を低下させる。これにより、本発明の実施の形態1に係るスイッチング電源装置は、端子オープン時における、スイッチング電源装置及び2次側出力に接続されている負荷の破壊を防止できる。
図1は、本発明の実施の形態1に係るスイッチング電源装置100の構成を示すブロック図である。
本発明の実施の形態1に係るスイッチング電源装置100は、半導体装置23と、電力変換トランス21と、出力電圧生成回路22と、負荷26と、補助電源生成回路125と、抵抗29及び30とを備える。また、半導体装置23は、スイッチング素子1と、制御回路20とを備える。
図1に示すように、電力変換トランス21は、1次巻線T1と、2次巻線T2と、補助巻線T3とを有する。2次巻線T2の極性は1次巻線T1の極性と逆になっている。つまり、当該スイッチング電源装置100はフライバック型である。
電力変換トランス21の1次巻線T1の一方の端子は、当該スイッチング電源装置100の入力側(1次側)の正端子に接続され、他方の端子は、高耐圧の半導体素子であるスイッチング素子1を介して、当該スイッチング電源装置100の入力側(1次側)の負端子に接続されている。
スイッチング素子1は、1次巻線T1に供給される直流電圧(第1の直流電圧)VINをスイッチングする。このスイッチング素子1は入力端子と、出力端子と、制御端子とを有する。このスイッチング素子1の入力端子は1次巻線T1に接続され、出力端子は当該スイッチング電源装置100の入力側の負端子に接続されている。また、スイッチング素子1は、制御端子に印加される制御信号VGATEに応答して入力端子と出力端子とを電気的に接続、又は分離するようにスイッチング(発振)する。スイッチング素子1には、例えばパワーMOSFETを使用する。
このスイッチング素子1のスイッチング動作(発振動作)により、当該スイッチング電源装置100の入力側の端子から1次巻線T1へ供給される直流電圧VINがパルス電圧(高周波電圧)に変換される。また、変換されたパルス電圧が2次巻線T2及び補助巻線T3へ転送される。補助巻線T3の極性は2次巻線T2の極性と同一となっている。よって、補助巻線T3に発生するパルス電圧Vbiasは、2次巻線T2に発生するパルス電圧に比例する。
このように、直流電圧VINが供給される1次巻線T1に接続されているスイッチング素子1のスイッチング動作により、電力変換トランス21の2次巻線T2及び補助巻線T3に、それぞれの1次巻線T1と2次巻線T2及び補助巻線T3との巻き数比に応じた電圧が発生する。
電力変換トランス21の2次巻線T2は、出力電圧生成回路22に接続されている。この出力電圧生成回路22は、2次巻線T2に発生する交流電圧を2次側の出力電圧(第2の直流電圧)Voに変換する。具体的には、出力電圧生成回路22は、整流ダイオード221と平滑コンデンサ222とを備える。出力電圧生成回路22は、それら整流ダイオード221及び平滑コンデンサ222により、2次巻線T2に発生するパルス電圧を整流且つ平滑化することにより出力電圧Voを生成する。この出力電圧Voは、当該スイッチング電源装置100の出力側(2次側)の端子に接続されている負荷26へ供給される。
電力変換トランス21の補助巻線T3は、補助電源生成回路125に接続されている。この補助電源生成回路125は、整流ダイオード27と、平滑コンデンサ28とを備える。補助電源生成回路125は、補助巻線T3の発生電圧から補助電源電圧VCCを生成して、VCC端子から制御回路20の回路電流を供給する。具体的には、補助電源生成回路125は、整流ダイオード27及び平滑コンデンサ28により、補助巻線T3に発生する発生電圧を整流且つ平滑化することにより補助電源電圧VCCを生成する。
半導体装置23は、同一半導体基板上に形成された半導体装置(スイッチング電源用半導体装置)である。また、半導体装置23は、外部接続端子として、DRAIN端子、VCC端子、TR端子、及びSOURCE端子の4端子を有する。
DRAIN端子は電力変換トランス21の1次巻線T1に接続されており、スイッチング素子1の入力端子はDRAIN端子を介して1次巻線T1に接続されている。
VCC端子は補助電源生成回路125に接続されており、補助電源電圧VCCが印加される。SOURCE端子は当該スイッチング電源装置100の入力側の負端子に接続されており、スイッチング素子1の出力端子は、SOURCE端子を介して当該スイッチング電源装置100の入力側の負端子に接続されている。
制御回路20は、TR端子の電圧波形を基に、スイッチング素子1の制御端子に印加される制御信号VGATEを生成して、スイッチング素子1のスイッチング動作を制御する。
以下、制御回路20の内部構成について説明する。
制御回路20は、レギュレータ7と、スイッチング制御回路5と、フィードバック制御回路3と、過電圧検出回路6と、2次側オン時間信号生成回路14と、トランスリセット検出回路4とを備える。
制御回路20は、レギュレータ7と、スイッチング制御回路5と、フィードバック制御回路3と、過電圧検出回路6と、2次側オン時間信号生成回路14と、トランスリセット検出回路4とを備える。
レギュレータ7は、VCC端子及びDRAIN端子に接続されている。このレギュレータ7は、DRAIN端子及びVCC端子のいずれか一方の端子から制御回路20の内部回路用電源端子VDDへ電流を供給し、内部回路用電源端子VDDの電圧を一定値に安定化する。
フィードバック制御回路3は、出力電圧Voの電圧レベルに対応したフィードバック信号VEAOを生成する。具体的には、フィードバック制御回路3は、TR端子、抵抗29及び30を介して補助巻線T3に接続され、補助巻線T3の電圧レベルに応じたフィードバック信号VEAOを生成する。
トランスリセット検出回路4は、補助巻線T3の電圧信号を監視し、当該電圧信号の低下に応じてトランスリセットパルス信号Vresetを生成する。
具体的には、トランスリセット検出回路4は、TR端子に接続されている。また、トランスリセット検出回路4は、TR端子、直列抵抗29及び30を介して、補助巻線T3に接続されている。
このトランスリセット検出回路4は、TR端子に入力された、補助巻線T3に発生するパルス電圧Vbiasの抵抗分割信号をモニタし、スイッチング素子1がターンオフした後、2次巻線T2に流れる2次側電流Isecがほぼゼロになり、補助巻線T3のパルス電圧Vbiasが低下したことを検出する。また、トランスリセット検出回路4は、パルス電圧Vbiasの低下を検出したことを示すトランスリセットパルス信号Vresetを生成する。
なお、補助巻線T3のパルス電圧Vbiasの低下を検出する手段としては、図1のトランスリセット検出回路4に示すようなコンパレータを用いて補助巻線T3のパルス電圧Vbiasが低下して、閾値を下回るタイミングを検出する方法と、微分回路を用いて、補助巻線T3のパルス電圧Vbiasの傾きが変化するポイントを検出する方法とがあるが、本発明においてはどちらの方法を用いてもよい。
また、図1では、TR端子は、抵抗29及び30を介して補助巻線T3に接続されているが、トランスリセット検出回路4の入力に高耐圧素子を用いて、TR端子と直接補助巻線T3とを直接接続してもよい。
2次側オン時間信号生成回路14は、ドライブ回路11と、トランスリセット検出回路4とに接続されている。この2次側オン時間信号生成回路14は、制御信号VGATE及びトランスリセットパルス信号Vresetに応じて、2次側電流Isecが流れている期間(2次側オン時間T2on)だけハイレベルとなる2次側オン時間信号V2onを生成する。具体的には、2次側オン時間信号生成回路14は、スイッチング素子1がターンオフしてから、トランスリセットパルス信号Vresetが生成されるまで期間、ハイレベルとなる2次側オン時間信号V2onを生成する。言い換えると、2次側オン時間信号V2onは、2次側オン時間T2onを示す。
スイッチング制御回路5は、フィードバック信号VEAOに応じて出力電圧Voが正常動作時規定値以内になるように、スイッチング素子1のスイッチング動作を制御する。また、スイッチング制御回路5は、3つの制御方式で、負荷26の大きさに応じてスイッチング素子1のスイッチング動作を制御することにより当該負荷26に供給する電力を調整する。
具体的には、スイッチング制御回路5は、PWM(パルス幅変調)制御方式と、PFM(パルス周波数変調)制御方式と、22次電流オンデューティ固定制御方式とを用いて、スイッチング素子1のスイッチング動作を制御する。
ここでPWM制御方式とは、フィードバック信号VEAOに応じて出力電圧Voが正常動作時規定値以内になるようにスイッチング素子1に流れるスイッチング素子電流Idsのピーク値であるスイッチング素子電流ピークIDPを制御する制御方式である。また、PFM制御方式は、フィードバック信号VEAOに応じて出力電圧Voが正常動作時規定値以内になるようにスイッチング素子1のスイッチング周波数FOSCを制御する制御方式である。また、2次電流オンデューティ固定制御方式は、2次側オン時間信号V2onで示される2次側オン時間T2onに応じて、出力電流Ioを一定に制御する制御方式である。
また、スイッチング制御回路5は、PWM制御方式とPFM制御方式とをフィードバック信号VEAOに応じて切り替える。
具体的には、スイッチング制御回路5は、フィードバック信号VEAOが素子電流リファレンスレベルVLIMITよりも小さい場合、つまり、出力電圧Voが、素子電流リファレンスレベルVLIMITに相当する第1電圧レベルより大きい場合、PWM制御を行う。また、スイッチング制御回路5は、フィードバック信号VEAOが素子電流リファレンスレベルVLIMITよりも大きい場合、つまり、出力電圧Voが、素子電流リファレンスレベルVLIMITに相当する第1電圧レベルより小さい場合、PFM制御を行う。
このスイッチング制御回路5は、ドレイン電流検出回路2と、ドレイン電流制御回路8と、RSラッチ回路9と、発振器10と、ドライブ回路11と、クロック信号選択回路12と、2次電流オンデューティ制御回路13とを備える。
ドレイン電流検出回路2は、スイッチング素子1に流れるスイッチング素子電流Idsをモニタし、当該スイッチング素子電流Idsの大きさを示す素子電流検出信号VCLを生成する。また、ドレイン電流検出回路2は、ドレイン電流制御回路8に、生成した素子電流検出信号VCLを供給する。
発振器10は、フィードバック制御回路3と、クロック信号選択回路12とに接続されている。この発振器10は、負荷26が大きくなり、フィードバック信号VEAOが、素子電流リファレンスレベルVLIMITよりも大きくなった場合、フィードバック信号VEAOが大きくなるほどスイッチング周期Tが小さくなるように、フィードバック信号VEAOと素子電流リファレンスレベルVLIMITとの差分に応じてスイッチング周期Tを調整した第1のクロック信号set1を生成する。また発振器10は、生成した第1のクロック信号set1をクロック信号選択回路12へ出力する。
2次電流オンデューティ制御回路13は、2次側オン時間信号生成回路14の出力信号である2次側オン時間信号V2onを入力とする。この2次電流オンデューティ制御回路13は、スイッチング素子1がターンオフしてから2次側電流Isecが流れ終わるタイミングまでの期間(2次側オン時間T2on)と、スイッチング素子1のスイッチング周期Tとの比である2次電流のオンデューティ(以下、2次電流オンデューティと称す。)が所定値で一定となるタイミングで、スイッチング素子1をターンオンするための第2のクロック信号set2を生成し、生成した第2のクロック信号set2をクロック信号選択回路12へ出力する。
ドレイン電流制御回路8は、ドレイン電流検出回路2と、フィードバック制御回路3と、RSラッチ回路9とに接続されている。このドレイン電流制御回路8は、素子電流検出信号VCLと、フィードバック信号VEAO及び素子電流リファレンスレベルVLIMITのどちらか小さい方とを比較し、比較結果をRSラッチ回路9のリセット端子に出力する。つまり、ドレイン電流制御回路8は、フィードバック信号VEAOが素子電流リファレンスレベルVLIMITより小さい場合、素子電流検出信号VCLとフィードバック信号VEAOとが一致するタイミングで変換する信号を出力する。また、ドレイン電流制御回路8は、フィードバック信号VEAOが素子電流リファレンスレベルVLIMITより大きい場合、素子電流検出信号VCLと素子電流リファレンスレベルVLIMITとが一致するタイミングで変換する信号を出力する。
ドライブ回路11は、RSラッチ回路9に接続されている。このドライブ回路11は、RSラッチ回路9の出力信号をスイッチング素子1の制御端子を制御するために十分な電流信号又は電圧信号に変換することにより、スイッチング素子1を駆動する制御信号VGATEを生成する。
したがって、RSラッチ回路9のセット端子の入力信号に応じて、スイッチング素子1のターンオンのタイミングが制御される。また、RSラッチ回路9のリセット端子の入力信号に応じて、スイッチング素子1のターンオフのタイミングが制御される。
クロック信号選択回路12は、発振器10が出力する第1のクロック信号set1と2次電流オンデューティ制御回路13が出力する第2のクロック信号set2とのうち、周波数の低い方の信号を選択し、選択した信号をドライブ回路11へ出力する。
ここで、出力電流Ioは、下記(式1)で表され、2次電流オンデューティD2onは、下記(式2)で表され、出力電圧Voは、下記(式3)で表される。
Io=(1/2)×n×IDP×D2on ・・・(式1)
D2on=T2on/T ・・・(式2)
Vo=L×n×IDP/T2on ・・・(式3)
D2on=T2on/T ・・・(式2)
Vo=L×n×IDP/T2on ・・・(式3)
ここで、nは1次巻線T1と2次巻線T2との巻き数比である。また、IDPはスイッチング素子電流のピークであり、Tはスイッチング周期であり、Lは電力変換トランス21の1次巻線T1におけるインダクタンス値である。
前述の様に、発振器10は、負荷が大きくなるとスイッチング周期Tを小さくする。よって、出力電圧Voが一定で、かつスイッチング素子電流ピークIDPが一定であるならば、上記(式1)、(式2)及び(式3)より、負荷が大きくなるほど2次電流オンデューティD2onが大きくなる。
したがって、負荷が小さく2次電流オンデューティD2onが所定値以下である場合には、発振器10が出力する第1のクロック信号set1の周波数の方が、第2のクロック信号set2の周波数よりも小さくなる。また、負荷が大きくなり、2次電流オンデューティD2onが所定値に達すると、第2のクロック信号set2の周波数の方が、第1のクロック信号set1の周波数よりも小さくなる。この結果、クロック信号選択回路12は、負荷が軽く、2次電流オンデューティD2onが所定値以下であるときは、第1のクロック信号set1をRSラッチ回路9のセット端子に出力し、負荷が大きくなり、2次電流オンデューティD2onが所定値に達すると、第2のクロック信号set2をRSラッチ回路9のセット端子に出力する。
したがって、無負荷から2次電流オンデューティD2onが所定値に達するまでの負荷の軽い領域において、フィードバック信号VEAOに応じて調整される発振器10の第1のクロック信号set1が、2次側出力電圧を一定に制御する定電圧制御領域におけるスイッチング周波数FOSCを決める。また、2次電流オンデューティD2onが所定値に達すると、2次電流オンデューティ制御回路13の第2のクロック信号set2が、上記(式1)に基づいて2次側出力電流Ioが一定になるように、スイッチング周波数FOSCを制御する。
図2は、フィードバック信号VEAOと、スイッチング周波数FOSC及びスイッチング素子電流ピークIDPとの関係を示す図である。
ここで、2次側出力に接続されている負荷26が大きくなるほど、フィードバック信号VEAOが大きくなる。
本発明の実施の形態1に係るスイッチング電源装置100では、ドレイン電流制御回路8及び発振器10がフィードバック信号VEAOを入力として制御されている。具体的には、図2に示すように、フィードバック信号VEAOが素子電流リファレンスレベルVLIMITよりも小さい負荷領域においては、スイッチング制御回路5は、フィードバック信号VEAOに応じてスイッチング素子電流ピークIDPを制御するPWM制御を行う。また、フィードバック信号VEAOが素子電流リファレンスレベルVLIMITよりも大きい負荷領域においては、スイッチング制御回路5は、フィードバック信号VEAOに応じてスイッチング周波数FOSCを制御するPFM制御を行う。
このように、本発明の実施の形態1に係るスイッチング電源装置100では、フィードバック信号VEAOに応じてPWM制御とPFM制御とを使い分けて、2次側出力電圧の定電圧制御を行う。また、スイッチング電源装置100は、負荷が大きくなり、2次電流オンデューティが所定値に達すると、2次電流オンデューティを所定値で維持するように制御する2次電流オンデューティ固定制御により、2次側出力電流Ioの定電流制御を行う。
ここで、スイッチング電源装置100のPWM制御の方法としては、スイッチング素子1のオン時間を制御する電圧モードのPWM制御と、スイッチング素子1のスイッチング素子電流ピークを制御する電流モードのPWM制御とがあるが、本発明においてはどちらのPWM制御を用いてもよい。
過電圧検出回路6は、2次側オン時間信号生成回路14とフィードバック制御回路3とに接続されている。この過電圧検出回路6は、2次側オン時間信号V2onに応じて、過電圧検出信号Vfaultを生成する。
具体的には、過電圧検出回路6は、2次側オン時間信号V2onで示される2次側オン時間T2onが、設定値(過電圧検出2次側オン時間T2onlim1)よりも小さくなると過電圧検出信号Vfaultを生成する。つまり、過電圧検出回路6は、2次側オン時間T2onを用いて、TR端子等のオープンを検出する。
また、スイッチング制御回路5は、過電圧検出回路6により過電圧検出信号Vfaultが生成された場合、出力電圧Voが過電圧規定値以下になるようにスイッチング素子1のスイッチング動作を制御する。
具体的には、フィードバック制御回路3は、過電圧検出回路6により過電圧検出信号Vfaultが生成された場合、フィードバック信号VEAOを低下させる。つまり、フィードバック制御回路3は、過電圧検出回路6により過電圧検出信号Vfaultが生成された場合、フィードバック信号VEAOを、出力電圧Voが増加した場合に当該フィードバック信号VEAOが変動する方向に変動させる。
これにより、スイッチング制御回路5は、過電圧検出回路6により過電圧検出信号Vfaultが生成された場合、変動されたフィードバック信号VEAOに応じて、出力電圧Voが過電圧規定値以下になるようにスイッチング素子1のスイッチング動作を制御する。具体的には、スイッチング制御回路5は、スイッチング周波数FOSCを低下させるとともに、スイッチング素子電流ピークIDPを低下させる。
以下、フィードバック制御回路3及び過電圧検出回路6について詳細に説明する。
図3Aは、本発明の実施の形態1に係るスイッチング電源装置100におけるフィードバック制御回路3の一構成例を示す図である。
図3Aは、本発明の実施の形態1に係るスイッチング電源装置100におけるフィードバック制御回路3の一構成例を示す図である。
図3Aに示すように、フィードバック制御回路3は、サンプルホールド回路101と、エラーアンプ102と、VEAO低下回路103とを備える。
サンプルホールド回路101は、スイッチング素子1がターンオフした後、電力変換トランス21の2次巻線T2に流れる2次側電流IsecがほぼゼロになるタイミングでTR端子電圧VTRをサンプルホールドすることにより、出力電圧検出信号となるTR端子サンプル信号VSHを生成する。
エラーアンプ102は、TR端子サンプル信号VSHを、内蔵されたリファレンスレベルと比較するとともに増幅することによりフィードバック信号VEAOを生成する。
VEAO低下回路103は、エラーアンプ102に接続されている。このVEAO低下回路103は、フィードバック信号VEAOと、過電圧検出回路6から出力される過電圧検出信号Vfaultとを入力とする。VEAO低下回路103は、ハイレベルの過電圧検出信号Vfaultが入力されるとフィードバック信号VEAOを低下させる。
図3Bは、過電圧検出回路6の一構成例を示す図である。
過電圧検出回路6は、パルス発生回路106と、定電流源104と、スイッチ98及び99と、容量97と、比較器108と、演算回路109とを備える。
過電圧検出回路6は、パルス発生回路106と、定電流源104と、スイッチ98及び99と、容量97と、比較器108と、演算回路109とを備える。
スイッチ99は、定電流源104と容量97との間に接続され、2次側オン時間信号V2onによってオン及びオフが制御される。具体的には、スイッチ99は、2次側オン時間T2onの間、オンされる。これにより、定電流源104によって容量97が充電される。
パルス発生回路106は、2次側オン時間信号V2onの立ち上がり時のみパルスを生成する。
スイッチ98は、パルス発生回路106に接続され、パルス発生回路106により生成されたパルスに応じて、2次側オン時間信号V2onの立ち上がり毎に導通する。また、スイッチ98が導通することにより容量97の電荷が放電される。
このようにして、過電圧検出回路6は、定電流源104の電流値に応じた傾きで上昇し、2次側オン時間信号V2onの立ち上がり毎にリセットされるレート信号VRAMPを生成する。
比較器108は、容量97に接続され、過電圧検出レベルVref1とレート信号VRAMPとを比較し、比較結果を示す比較信号Vcompを出力する。
演算回路109は、2次側オン時間信号V2onと比較信号Vcompとを入力とする。この演算回路109は、スイッチング素子1のスイッチング周期内で、レート信号VRAMPが、過電圧検出レベルVref1を超えなかった場合に、ハイレベルの過電圧検出信号Vfaultを出力する。
図4は、本発明の実施の形態1に係るスイッチング電源装置100におけるTR端子又は補助巻線端子のオープン前後の各部動作波形のタイミングチャートである。
通常動作中(時刻t1)にTR端子オープン、又は、補助巻線端子オープンが発生すると、オープン後にもTR端子には、微小な電圧波形信号が入力される。
TR端子電圧VTRの電圧レベルは、オープン前の通常動作時は、出力電圧Voに比例した値を示すが、オープン後は、補助巻線T3との正常な電流パスがあるわけではないので、電圧レベルが急激に小さくなる。
VTRの電圧レベルが小さくなると、フィードバック制御回路3は、通常動作時の重負荷時と同じように、フィードバック信号VEAOが大きくなるように制御する。
その結果、スイッチング素子電流ピークIDPが最大となることにより、スイッチング周波数FOSCも最大となる。これにより、出力には過剰なエネルギーが供給され、2次側の出力電圧Voが急激に上昇する。
一方、TR端子電圧VTRの2次側オン時間T2onを示すパルス幅は、上記(式3)に従って、出力電圧Voが上昇するほどに小さくなるという特性があり、TR端子オープン、又は、補助巻線端子オープンの状態であってもその特性が維持される。
レート信号VRAMPは、通常動作時、毎周期、過電圧検出レベルVref2を超えるため、比較信号Vcompは毎周期出力される。
オープン後、2次側オン時間T2onが小さくなると、レート信号VRAMPのピーク値が小さくなり、ついには、過電圧検出レベルVref1に達しなくなる。演算回路109は、これを検出し、ハイレベルの過電圧検出信号Vfaultを出力する。
演算回路109によりハイレベルの過電圧検出信号Vfaultが出力されると、VEAO低下回路103は、フィードバック信号VEAOを低下させる。その結果、スイッチング制御回路5は、スイッチング素子電流ピークIDPとスイッチング周波数FOSCとを軽負荷時と同様に最小値にする。これにより、出力に供給するエネルギーが最小となることにより、出力電圧Voが低下する。
図5は、フィードバック信号VEAOと2次側オン時間T2onとの関係を示す図である。
また、過電圧検出レベルVref1は、過電圧検出2次側オン時間T2onlim1を設定する閾値である。また、図5に示す第1過電圧検出領域151は、スイッチング電源装置100により過電圧と検出される領域である。
ここで、過電圧検出2次側オン時間T2onlim1が大きいと通常動作において誤検出してしまい、出力を制限してしまう恐れがある。よって、過電圧検出2次側オン時間T2onlim1を、通常動作の全負荷領域で取りうる2次側オン時間T2onよりも十分に小さい値に設定する。つまり、過電圧検出2次側オン時間T2onlim1は、出力電圧Voが正常動作時規定値以内に制御されているときの2次側オン時間T2onの最小値よりも小さい。また、過電圧検出2次側オン時間T2onlim1は、全負荷領域において一定値である。
このようにして、本発明の実施の形態1に係るスイッチング電源装置100は、TR端子オープン、又は補助巻線T3の端子オープン時における出力電圧Voの異常上昇を抑制できる。これにより、スイッチング電源装置100は、当該スイッチング電源装置100、及び、2次側の負荷の破壊を防ぐことができる。
(実施の形態2)
図6は、本発明の実施の形態2に係るスイッチング電源装置100aの構成を示すブロック図である。
図6は、本発明の実施の形態2に係るスイッチング電源装置100aの構成を示すブロック図である。
本発明の実施の形態1に係るスイッチング電源装置100では、2次電流オンデューティ制御回路13を備え、定電圧制御に加え、定電流制御も補助巻線T3を用いて制御していたが、本発明の実施の形態2に係るスイッチング電源装置100aでは、2次電流オンデューティ制御回路13を備えず、定電圧制御のみを行う。
また、前述した実施の形態1において説明した要素に対応する要素には同一の符号を付しており、重複する説明は省略し、主に相違点を説明する。
本発明の実施の形態2に係るスイッチング電源装置100aは、半導体装置23aと、電力変換トランス21と、出力電圧生成回路22と、負荷26と、補助電源生成回路125と、抵抗29及び30とを備える。また、半導体装置23aは、スイッチング素子1と、制御回路20aとを備える。
制御回路20aは、TR端子の電圧波形を基に、スイッチング素子1の制御端子に印加される制御信号VGATEを生成して、スイッチング素子1のスイッチング動作を制御する。
制御回路20aは、図1に示すスイッチング制御回路5の代わりにスイッチング制御回路5aを備える。
スイッチング制御回路5aは、スイッチング制御回路5の構成に対して、クロック信号選択回路12及び2次電流オンデューティ制御回路13を備えない点がことなる。
また、発振器10は、フィードバック制御回路3と、RSラッチ回路9とに接続されている。この発振器10は、生成した第1のクロック信号set1をRSラッチ回路9のセット端子へ出力する。
以上により、本発明の実施の形態2に係るスイッチング電源装置100aは、本発明の実施の形態1に係るスイッチング電源装置100と同様に、TR端子オープン、又は補助巻線T3の端子オープン時における出力電圧Voの異常上昇を抑制できる。これにより、スイッチング電源装置100aは、当該スイッチング電源装置100a、及び、2次側の負荷の破壊を防ぐことができる。
(実施の形態3)
本発明の実施の形態3では、上述した実施の形態2に係るスイッチング電源装置100aの変形例について説明する。
本発明の実施の形態3では、上述した実施の形態2に係るスイッチング電源装置100aの変形例について説明する。
図7は、本発明の実施の形態3に係るスイッチング電源装置100bの構成を示すブロック図である。
以下、本発明の実施の形態3に係るスイッチング電源装置100bについて図面を基に説明する。
ただし、前述した実施の形態1、及び実施の形態2において説明した要素に対応する要素には同一の符号を付しており、重複する説明は省略し、主に相違点を説明する。
本発明の実施の形態2に係るスイッチング電源装置100aでは、フィードバック制御回路3が、TR端子、抵抗29及び30を介して補助巻線T3に接続されていたが、本発明の実施の形態3に係るスイッチング電源装置100bでは、フィードバック制御回路3bは、新たに設けられたFB端子を介して、出力電圧検出回路40に接続されている。
本発明の実施の形態3に係るスイッチング電源装置100bは、実施の形態2に係るスイッチング電源装置100aの構成に加え、さらに、出力電圧検出回路40を備える。また、半導体装置23bに含まれる制御回路20bの構成が実施の形態2と異なる。具体的には、半導体装置23bは、さらに、FB端子を備える。また、フィードバック制御回路3bの構成が実施の形態2と異なる。
出力電圧検出回路40は、2次側の出力電圧を直接検出する。具体的には、出力電圧検出回路40は、フォトカプラ等を用いて出力電圧Voに応じて変化する電流信号IFBを生成し、生成した電流信号IFBをFB端子に伝達する。
本発明の実施の形態3に係るスイッチング電源装置100bは、半導体装置23bと、電力変換トランス21と、出力電圧生成回路22と、負荷26と、補助電源生成回路125と、抵抗29及び30と、出力電圧検出回路40とを備える。また、半導体装置23bは、スイッチング素子1と、制御回路20bとを備える。
半導体装置23bは、同一半導体基板上に形成された半導体装置(スイッチング電源用半導体装置)である。また、半導体装置23bは、外部接続端子として、DRAIN端子、VCC端子、TR端子、FB端子、及びSOURCE端子の5端子を有する。
出力電圧検出回路40は、FB端子と、2次側の出力電圧生成回路22とに接続されている。
制御回路20bは、TR端子の電圧波形、及び出力電圧検出回路40よりFB端子に入力される電流信号IFBを基に、スイッチング素子1の制御端子に印加される制御信号VGATEを生成して、スイッチング素子1のスイッチング動作を制御する。
制御回路20bは、レギュレータ7と、スイッチング制御回路5aと、フィードバック制御回路3bと、過電圧検出回路6と、2次側オン時間信号生成回路14と、トランスリセット検出回路4とを備える。
フィードバック制御回路3bは、FT端子に接続されている。このフィードバック制御回路3bは、出力電圧Voの電圧レベルに対応したフィードバック信号VEAOを生成する。具体的には、フィードバック制御回路3は、FB端子に入力された電流信号IFBをフィードバック信号VEAOに変換する。
図8は、本発明の実施の形態3に係るスイッチング電源装置100bにおけるフィードバック制御回路3bのブロック図である。
図8に示すように、フィードバック制御回路3bは、I−Vコンバータ120と、エラーアンプ102と、VEAO低下回路103とを備える。
I−Vコンバータ120は、FB端子に接続されている。このI−Vコンバータ120は、出力電圧検出回路40より検出された出力電圧Voに応じて変化する電流信号IFBを電圧信号VFBに変換し、変換した電圧信号VFBをエラーアンプ102に出力する。
エラーアンプ102は、電圧信号VFBを内蔵されたリファレンスレベルと比較するとともに増幅することによりフィードバック信号VEAOを生成する。
VEAO低下回路103は、エラーアンプ102に接続されている。このVEAO低下回路103は、フィードバック信号VEAOと、過電圧検出回路6から出力される過電圧検出信号Vfaultとを入力とする。VEAO低下回路103は、ハイレベルの過電圧検出信号Vfaultが入力されるとフィードバック信号VEAOを低下させる。
以上より、本発明の実施の形態3に係るスイッチング電源装置100bは、実施の形態1及び2と同様に、TR端子オープン、又は補助巻線T3の端子オープン時における出力電圧Voの異常上昇を抑制できる。これにより、スイッチング電源装置100aは、当該スイッチング電源装置100b、及び、2次側の負荷の破壊を防ぐことができる。
(実施の形態4)
本発明の実施の形態4では、上述した実施の形態3に係るスイッチング電源装置100bの変形例について説明する。
本発明の実施の形態4では、上述した実施の形態3に係るスイッチング電源装置100bの変形例について説明する。
図9は、本発明の実施の形態4に係るスイッチング電源装置100cの構成を示すブロック図である。
以下、本発明の実施の形態4に係るスイッチング電源装置100cについて図面を基に説明する。
ただし、前述した実施の形態1、実施の形態2及び実施の形態3において説明した要素に対応する要素には同一の符号を付しており、重複する説明は省略し、主に相違点を説明する。
本発明の実施の形態4に係るスイッチング電源装置100cは、実施の形態3に係るスイッチング電源装置100bの構成に加え、さらに、容量42を備える。また、制御回路20cに含まれるスイッチング制御回路5cの構成が実施の形態3と異なる。具体的には、スイッチング制御回路5cは、スイッチング制御回路5aに対して、発振器10の代わりにオン信号生成回路41を備える。
このスイッチング電源装置100cは、半導体装置23cと、電力変換トランス21と、出力電圧生成回路22と、負荷26と、補助電源生成回路125と、抵抗29及び30と、出力電圧検出回路40とを備える。また、半導体装置23cは、スイッチング素子1と、制御回路20cとを備える。
半導体装置23cは、同一半導体基板上に形成された半導体装置(スイッチング電源用半導体装置)である。また、半導体装置23cは、外部接続端子として、DRAIN端子、VCC端子、TR端子、FB端子、及びSOURCE端子の5端子を有する。
制御回路20cは、TR端子の電圧波形、及び出力電圧検出回路40よりFB端子に入力される電流信号IFBに基づいて、スイッチング素子1の制御端子に印加される制御信号VGATEを生成して、スイッチング素子1のスイッチング動作を制御する。
制御回路20cは、レギュレータ7と、スイッチング制御回路5cと、フィードバック制御回路3bと、過電圧検出回路6と、2次側オン時間信号生成回路14と、トランスリセット検出回路4とを備える。
スイッチング制御回路5cは、ドレイン電流検出回路2と、ドレイン電流制御回路8と、RSラッチ回路9と、オン信号生成回路41と、ドライブ回路11とを備える。
ここでTR端子には、容量42が接続されている。これにより、TR端子の電圧波形は、補助巻線T3に発生するパルス電圧Vbiasに対し、抵抗29及び容量42によって決まる遅延時間をもつ。
トランスリセット検出回路4は、TR端子の電圧波形をモニタし、スイッチング素子1がターンオフした後、TR端子の電圧が低下して予め設定された閾値以下になったタイミングでトランスリセットパルス信号Vresetを生成する。
オン信号生成回路41は、トランスリセット検出回路4とRSラッチ回路9とに接続されている。このオン信号生成回路41は、トランスリセットパルス信号Vresetに応じて、RSラッチ回路9のセット端子にパルス信号を出力する。
以上より、本発明の実施の形態4に係るスイッチング電源装置100cは、TR端子に接続されている容量42と抵抗29とを調整することにより、スイッチング素子1のターンオンのタイミングを、スイッチング素子1がターンオフした後、補助巻線T3のパルス電圧Vbiasが最も低下するポイントに設定することによりゼロボルトスイッチングを実現する擬似共振型のスイッチング電源装置となっている。
また、本発明の実施の形態4に係るスイッチング電源装置100cは、実施の形態1〜3と同様に、出力電圧Voの異常上昇を抑制できる。これにより、スイッチング電源装置100cは、当該スイッチング電源装置100c、及び、2次側の負荷の破壊を防ぐことができる。
(実施の形態5)
本発明の実施の形態5では、上述した実施の形態1に係るスイッチング電源装置100の変形例について説明する。
本発明の実施の形態5では、上述した実施の形態1に係るスイッチング電源装置100の変形例について説明する。
図10は、本発明の実施の形態5に係るスイッチング電源装置100dの構成を示すブロック図である。
以下、本発明の実施の形態5に係るスイッチング電源装置100dについて図面を基に説明する。
ただし、前述した実施の形態1、実施の形態2、実施の形態3及び実施の形態4において説明した要素に対応する要素には同一の符号を付しており、重複する説明は省略し、主に相違点を説明する。
本発明の実施の形態5に係るスイッチング電源装置100dは、実施の形態1に係るスイッチング電源装置100に対して、制御回路20dの構成が異なる。具体的には、フィードバック制御回路3d及び過電圧検出回路6dの構成が実施の形態1と異なる。
本発明の実施の形態5に係るスイッチング電源装置100dは、半導体装置23dと、電力変換トランス21と、出力電圧生成回路22と、負荷26と、補助電源生成回路125と、抵抗29及び30とを備える。また、半導体装置23dは、スイッチング素子1と、制御回路20dとを備える。
半導体装置23dは、同一半導体基板上に形成された半導体装置(スイッチング電源用半導体装置)である。また、半導体装置23dは、外部接続端子として、DRAIN端子、VCC端子、TR端子、及びSOURCE端子の4端子を有する。
この制御回路20dは、TR端子の電圧波形を基に、スイッチング素子1の制御端子に印加される制御信号VGATEを生成して、スイッチング素子1のスイッチング動作を制御する。
制御回路20dは、レギュレータ7と、スイッチング制御回路5と、フィードバック制御回路3dと、過電圧検出回路6dと、2次側オン時間信号生成回路14と、トランスリセット検出回路4とを備える。
以下、フィードバック制御回路3d及び過電圧検出回路6dについて詳細に説明する。
図11は、本発明の実施の形態5に係るスイッチング電源装置100dにおけるフィードバック制御回路3dと、過電圧検出回路6dとの一構成例を示す図である。
図11は、本発明の実施の形態5に係るスイッチング電源装置100dにおけるフィードバック制御回路3dと、過電圧検出回路6dとの一構成例を示す図である。
図11に示すフィードバック制御回路3dは、図3Aに示すフィードバック制御回路3の構成に加え、さらに、重負荷検出回路110を備える。
重負荷検出回路110は、エラーアンプ102に接続されている。この重負荷検出回路110は、フィードバック信号VEAOが、設定された重負荷検出レベルVxよりも大きくなると、ハイレベルの重負荷検出信号VEAO_lowを生成する。つまり、重負荷検出回路110は、補助巻線T3の電圧レベル(TR端子電圧VTR)が、重負荷検出レベルVxに対応する重負荷検出電圧よりも小さくなると、ハイレベルの重負荷検出信号VEAO_lowを生成する。
過電圧検出回路6dは、重負荷検出回路110により重負荷検出信号VEAO_lowが生成され、かつ、2次側オン時間信号V2onで示される2次側オン時間T2onが、設定値(過電圧検出2次側オン時間T2onlim1)よりも小さくなったときにハイレベルの過電圧検出信号を生成する。
この過電圧検出回路6dは、パルス発生回路106と、定電流源104と、スイッチ98、99と、容量97と、比較器108と、演算回路109dとを備える。また、図11に示す過電圧検出回路6dは、図3Bに示す過電圧検出回路6に対して、演算回路109dの構成と、比較器108に入力される過電圧検出レベルVref2とが異なる。
比較器108は、容量97に接続され、過電圧検出レベルVref2とレート信号VRAMPとを比較し、比較結果を示す比較信号Vcompを出力する。
演算回路109dは、2次側オン時間信号V2onと、比較信号Vcompと、重負荷検出信号VEAO_lowとを入力とする。この演算回路109dは、重負荷検出信号VEAO_lowがハイレベルかつ、スイッチング素子1のスイッチング周期内で、レート信号VRAMPが、過電圧検出レベルVref2を超えなかった場合に、ハイレベルの過電圧検出信号Vfaultを出力する。
また、過電圧検出レベルVref2は、過電圧検出2次側オン時間T2onlim2を設定する閾値である。
前述のように、TR端子電圧VTRの電圧レベルは、通常動作時には出力電圧Voに比例した値を示すが、TR端子オープン、又は、補助巻線端子オープンが発生したオープン後には、補助巻線T3との正常な電流パスがあるわけではないので、電圧レベルが急激に小さくなる。
TR端子電圧VTRの電圧レベルが小さくなると、通常動作時の重負荷時と同様に、フィードバック信号VEAOが大きくなるので、重負荷検出信号VEAO_lowがハイレベルとなる。
図5に示すように、本発明の実施の形態1では、フィードバック信号VEAOにかかわらずオープン時の過電圧検出を行うので、通常動作時における過電圧検出回路の誤検出を防ぐため、過電圧検出2次側オン時間T2onlim1は、少なくとも全負荷条件においてスイッチング電源装置がとりうる2次側オン時間の最小値よりも低く設定する必要があった。
一方、本発明の実施の形態5においては、過電圧検出回路6dが、フィードバック信号VEAOが重負荷検出レベル以上のときのみ、過電圧検出信号Vfaultを生成する。
つまり、過電圧検出2次側オン時間T2onlim2は、重負荷時においてスイッチング電源装置100dがとりうる2次側オン時間の最小値よりも低く設定するだけでよくなる。つまり、過電圧検出2次側オン時間T2onlim2は、補助巻線T3の電圧レベルが、過電圧検出2次側オン時間T2onlim2に相当する重負荷検出電圧よりも小さいときに得られる最小の2次側オン時間T2onよりも小さい。
よって、図5のように、過電圧検出2次側オン時間T2onlim2は、過電圧検出2次側オン時間T2onlim1よりも大きく設定することができる。これにより、本発明の実施の形態4に係るスイッチング電源装置100は、TR端子オープン、又は補助巻線の端子オープンによる出力電圧Voの異常上昇を早期に検出して抑制できる。よって、スイッチング電源装置100dは、当該スイッチング電源装置100d、及び、2次側の負荷の破壊をより防ぐことができる。
また、図5に示す第1過電圧検出領域151は、実施の形態1に係るスイッチング電源装置100により過電圧と検出される領域であり、第2過電圧検出領域152は、実施の形態5に係るスイッチング電源装置100dにより過電圧と検出される領域である。
また、本発明の実施の形態5では、スイッチング電源装置100dは、2次電流オンデューティ制御回路13を備え、補助巻線T3の電圧パルスを用いて2次側出力電流Ioを一定にする制御機能を有しているが、本発明の実施の形態2のスイッチング制御回路5aのように、スイッチング電源装置100dは、2次電流オンデューティ制御回路13を備えなくてもよい。
(実施の形態6)
本発明の実施の形態6では、上述した実施の形態1に係るスイッチング電源装置100の変形例について説明する。
本発明の実施の形態6では、上述した実施の形態1に係るスイッチング電源装置100の変形例について説明する。
図12は、本発明の実施の形態6に係るスイッチング電源装置100eの構成を示すブロック図である。
以下、本発明の実施の形態6に係るスイッチング電源装置100eについて図面を基に説明する。
ただし、前述した実施の形態1、実施の形態2、実施の形態3、実施の形態4、及び実施の形態5において説明した要素に対応する要素には同一の符号を付しており、重複する説明は省略し、相違点を主に説明する。
本発明の実施の形態6に係るスイッチング電源装置100eは、実施の形態1に係るスイッチング電源装置100に対して、制御回路20eの構成が異なる。具体的には、フィードバック制御回路3e及び過電圧検出回路6eの構成が実施の形態1と異なる。
本発明の実施の形態6に係るスイッチング電源装置100eは、半導体装置23eと、電力変換トランス21と、出力電圧生成回路22と、負荷26と、補助電源生成回路125と、抵抗29及び30とを備える。また、半導体装置23eは、スイッチング素子1と、制御回路20eとを備える。
半導体装置23eは、同一半導体基板上に形成された半導体装置(スイッチング電源用半導体装置)である。また、半導体装置23eは、外部接続端子として、DRAIN端子、VCC端子、TR端子、及びSOURCE端子の4端子を有する。
制御回路20eは、TR端子の電圧波形を基に、スイッチング素子1の制御端子に印加される制御信号VGATEを生成して、スイッチング素子1のスイッチング動作を制御する。
制御回路20eは、レギュレータ7と、スイッチング制御回路5と、フィードバック制御回路3eと、過電圧検出回路6eと、2次側オン時間信号生成回路14と、トランスリセット検出回路4とを備える。
過電圧検出回路6eは、制御方式(PWM制御方式及びPFM制御方式)毎に、設定値(過電圧検出2次側オン時間T2onlimV)を変化させる。なお、過電圧検出回路6eは、PWM制御方式と、PFM制御方式と、2次電流オンデューティ制御とで設定値を変化させてもよい。
以下、フィードバック制御回路3e及び過電圧検出回路6eについて詳細に説明する。
図13Aは、本発明の実施の形態6に係るスイッチング電源装置におけるフィードバック制御回路3eの一構成例を示す図である。
図13Aは、本発明の実施の形態6に係るスイッチング電源装置におけるフィードバック制御回路3eの一構成例を示す図である。
図13Aに示すフィードバック制御回路3eは、図3Aに示すフィードバック制御回路3の構成に加え、さらに、制御モード検出回路111を備える。
制御モード検出回路111は、エラーアンプ102に接続されている。この制御モード検出回路111は、フィードバック信号VEAOと、ドレイン電流制御回路8の素子電流リファレンスレベルVLIMITとを比較して、比較結果を示す制御モード信号Vmodeを生成する。
図13Bは、本発明の実施の形態6に係るスイッチング電源装置における過電圧検出回路6eの一構成例を示す図である。
図13Bに示す過電圧検出回路6eは、図3Bに示す過電圧検出回路6の構成に加え、可変リファレンス回路130を備える。
可変リファレンス回路130は、制御モード検出回路111と、比較器108とに接続されている。この可変リファレンス回路130は、制御モード信号Vmodeに応じて変化する可変過電圧検出レベルVrefmを生成する。
比較器108は、容量97と、可変リファレンス回路130とに接続されている。この比較器108は、可変過電圧検出レベルVrefmとレート信号VRAMPとを比較し、比較結果を示す比較信号Vcompを出力する。
図14は、本発明の実施の形態6に係るスイッチング電源装置100eのフィードバック信号VEAOと2次側オン時間T2onとの関係を示す図である。
過電圧検出2次側オン時間T2onlimVは、可変過電圧検出レベルVrefmによって設定される閾値である。図14に示すように、過電圧検出2次側オン時間T2onlimVは、PFM制御領域と、PWM制御領域とで不連続に切り替わる。また、図14に示す第3過電圧検出領域153は、実施の形態6に係るスイッチング電源装置100にeより過電圧と検出される領域である。
具体的には、過電圧検出回路6eは、PWM制御方式を用いる場合(出力電圧Voが予め設定された第1電圧レベルより高い場合)、過電圧検出2次側オン時間T2onlimVとして第1の値を用いる。また、過電圧検出回路6eは、PFM制御方式を用いる場合(出力電圧Voが第1電圧レベルより低い場合)、過電圧検出2次側オン時間T2onlimVとして、第1の値より高い第2の値を用いる。
図15は、本発明の実施の形態6に係るスイッチング電源装置100eのフィードバック信号VEAOと2次側オン時間T2onとの関係の別の例を示す図である。
過電圧検出2次側オン時間T2onlimVは、図15に示すように、2次側オン時間T2onがフィードバック信号VEAOに応じて変化するPWM制御領域では、フィードバック信号VEAOに応じて、通常動作時の2次側オン時間よりも低い値をとりながら、連続的に変化する。つまり、過電圧検出回路6eは、スイッチング素子電流ピークIDPが増加すると、過電圧検出2次側オン時間T2onlimVを増加させる。
また、図15に示す第4過電圧検出領域154は、この場合の、実施の形態6に係るスイッチング電源装置100にeより過電圧と検出される領域である。
このようにして、本発明の実施の形態6に係るスイッチング電源装置100eは、TR端子オープン、又は補助巻線T3の端子オープン時における出力電圧Voの異常上昇を抑制できる。これにより、スイッチング電源装置100は、当該スイッチング電源装置100、及び、2次側の負荷の破壊を防ぐことができる。
また、本発明の実施の形態6では、スイッチング電源装置100eは、2次電流オンデューティ制御回路13を備え、補助巻線T3の電圧パルスを用いて2次側出力電流Ioを一定にする制御機能を有しているが、本発明の実施の形態2のスイッチング制御回路5aのように、スイッチング電源装置100eは、2次電流オンデューティ制御回路13を備えなくてもよい。
以上、本発明の実施の形態に係るスイッチング電源装置について説明したが、本発明は、この実施の形態に限定されるものではない。
例えば、上記説明では、負荷に応じてPFM制御とPWM制御とを切り替えるようなスイッチング電源装置について説明したが、PFM制御、又はPWM制御どちらか一方の制御機構のみを備えたスイッチング電源装置に本発明を適用してもよい。
また、上記説明では、補助巻線T3に発生するパルス電圧Vbiasを、TR端子を介して、2次側出力電圧を検出するのに最適なポイントでサンプリングしてフィードバック制御するスイッチング電源装置について説明したが、補助電源生成回路125が生成する補助電源電圧VCCを監視してフィードバック制御するスイッチング電源装置に本発明を適用してもよい。
また、上記説明では、VEAO低下回路103は、過電圧検出信号Vfaultが入力された場合、スイッチング素子電流ピークIDPとスイッチング周波数FOSCとが最小値となりつつ発振が継続されるような制御を行っているが、例えば、VEAO低下回路103は、ラッチ回路を備え、過電圧検出信号Vfaultが入力された場合、発振を停止させてもよい。
また、上記実施の形態1〜5に係るスイッチング電源装置に含まれる各処理部は典型的には集積回路であるLSIとして実現される。これらは個別に1チップ化されてもよいし、一部又はすべてを含むように1チップ化されてもよい。
また、集積回路化はLSIに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。LSI製造後にプログラムすることが可能なFPGA(Field Programmable Gate Array)、又はLSI内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
また、本発明の実施の形態1〜5に係る、スイッチング電源装置の機能の一部又は全てを、CPU等のプロセッサがプログラムを実行することにより実現してもよい。
さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
また、上記実施の形態1〜5に係る、スイッチング電源装置、及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
また、上記で用いた数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ/ローにより表される論理レベル又はオン/オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本発明を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、トランジスタ等のn型及びp型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
本発明は、スイッチング電源装置、及びスイッチング電源装置を内蔵した各種電子機器に利用可能であり、特に、スイッチング電源装置に接続されている様々な負荷(装置等含む)に、過電圧がかかることを防止する過電圧保護を必要とする電子機器に有用である。
1 スイッチング素子
2 ドレイン電流検出回路
3、3b、3d、3e フィードバック制御回路
4 トランスリセット検出回路
5、5a、5c スイッチング制御回路
6、6d、6e 過電圧検出回路
7 レギュレータ
8 ドレイン電流制御回路
9 RSラッチ回路
10 発振器
11 ドライブ回路
12 クロック信号選択回路
13 2次電流オンデューティ制御回路
14 2次側オン時間信号生成回路
20、20a、20b、20c、20d、20e 制御回路
21 電力変換トランス
22 出力電圧生成回路
23、23a、23b、23c、23d、23e 半導体装置
26 負荷
27、221 整流ダイオード
28、222 平滑コンデンサ
29、30 抵抗
40 出力電圧検出回路
41 オン信号生成回路
42、97 容量
98、99 スイッチ
100、100a、100b、100c、100d、100e スイッチング電源装置
101 サンプルホールド回路
102 エラーアンプ
103 VEAO低下回路
104 定電流源
106 パルス発生回路
108 比較器
109、109d 演算回路
110 重負荷検出回路
111 制御モード検出回路
120 I−Vコンバータ
125 補助電源生成回路
130 可変リファレンス回路
151 第1過電圧検出領域
152 第2過電圧検出領域
153 第3過電圧検出領域
154 第4過電圧検出領域
D2on 2次電流オンデューティ
FOSC スイッチング周波数
IDP スイッチング素子電流ピーク
Ids スイッチング素子電流
IFB 電流信号
Io 出力電流
Isec 2次側電流
set1 第1のクロック信号
set2 第2のクロック信号
T スイッチング周期
T1 1次巻線
T2 2次巻線
T2on 2次側オン時間
T2onlim1、T2onlim2、T2onlimV 過電圧検出2次側オン時間
T3 補助巻線
Vbias パルス電圧
VCC 補助電源電圧
VCL 素子電流検出信号
Vcomp 比較信号
VDD 内部回路用電源端子
VEAO フィードバック信号
VEAO_low 重負荷検出信号
Vfault 過電圧検出信号
VFB 電圧信号
VGATE 制御信号
VIN 直流電圧
VLIMIT 素子電流リファレンスレベル
Vo 出力電圧
VRAMP レート信号
Vrefm 可変過電圧検出レベル
Vref1、Vref2 過電圧検出レベル
Vreset トランスリセットパルス信号
VSH TR端子サンプル信号
VTR TR端子電圧
Vx 重負荷検出レベル
V2on 2次側オン時間信号
2 ドレイン電流検出回路
3、3b、3d、3e フィードバック制御回路
4 トランスリセット検出回路
5、5a、5c スイッチング制御回路
6、6d、6e 過電圧検出回路
7 レギュレータ
8 ドレイン電流制御回路
9 RSラッチ回路
10 発振器
11 ドライブ回路
12 クロック信号選択回路
13 2次電流オンデューティ制御回路
14 2次側オン時間信号生成回路
20、20a、20b、20c、20d、20e 制御回路
21 電力変換トランス
22 出力電圧生成回路
23、23a、23b、23c、23d、23e 半導体装置
26 負荷
27、221 整流ダイオード
28、222 平滑コンデンサ
29、30 抵抗
40 出力電圧検出回路
41 オン信号生成回路
42、97 容量
98、99 スイッチ
100、100a、100b、100c、100d、100e スイッチング電源装置
101 サンプルホールド回路
102 エラーアンプ
103 VEAO低下回路
104 定電流源
106 パルス発生回路
108 比較器
109、109d 演算回路
110 重負荷検出回路
111 制御モード検出回路
120 I−Vコンバータ
125 補助電源生成回路
130 可変リファレンス回路
151 第1過電圧検出領域
152 第2過電圧検出領域
153 第3過電圧検出領域
154 第4過電圧検出領域
D2on 2次電流オンデューティ
FOSC スイッチング周波数
IDP スイッチング素子電流ピーク
Ids スイッチング素子電流
IFB 電流信号
Io 出力電流
Isec 2次側電流
set1 第1のクロック信号
set2 第2のクロック信号
T スイッチング周期
T1 1次巻線
T2 2次巻線
T2on 2次側オン時間
T2onlim1、T2onlim2、T2onlimV 過電圧検出2次側オン時間
T3 補助巻線
Vbias パルス電圧
VCC 補助電源電圧
VCL 素子電流検出信号
Vcomp 比較信号
VDD 内部回路用電源端子
VEAO フィードバック信号
VEAO_low 重負荷検出信号
Vfault 過電圧検出信号
VFB 電圧信号
VGATE 制御信号
VIN 直流電圧
VLIMIT 素子電流リファレンスレベル
Vo 出力電圧
VRAMP レート信号
Vrefm 可変過電圧検出レベル
Vref1、Vref2 過電圧検出レベル
Vreset トランスリセットパルス信号
VSH TR端子サンプル信号
VTR TR端子電圧
Vx 重負荷検出レベル
V2on 2次側オン時間信号
Claims (10)
- 1次巻線と2次巻線と補助巻線とを有する電力変換トランスと、
前記1次巻線に接続され、前記1次巻線に供給される第1の直流電圧をスイッチングするスイッチング素子と、
前記スイッチング素子のスイッチング動作によって前記2次巻線に発生する交流電圧を第2の直流電圧に変換し、変換した前記第2の直流電圧を負荷に供給する出力電圧生成回路と、
前記補助巻線の電圧信号を監視し、当該電圧信号の低下に応じてトランスリセット信号を生成するトランスリセット検出回路と、
前記スイッチング素子がターンオフしてから、前記トランスリセット信号が生成されるまでの2次側オン時間を示す2次側オン時間信号を生成する2次側オン時間信号生成回路と、
前記第2の直流電圧の電圧レベルに対応したフィードバック信号を生成するフィードバック制御回路と、
前記フィードバック信号に応じて前記第2の直流電圧が正常動作時規定値以内になるように前記スイッチング素子のスイッチング動作を制御するスイッチング制御回路とを備えるスイッチング電源装置であって、
前記2次側オン時間信号で示される前記2次側オン時間が、設定値よりも小さくなると過電圧検出信号を生成する過電圧検出回路を備え、
前記設定値は、前記第2の直流電圧が前記正常動作時規定値以内に制御されているときの2次側オン時間よりも小さく、
前記スイッチング制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記第2の直流電圧が過電圧規定値以下になるように前記スイッチング素子のスイッチング動作を制御する
スイッチング電源装置。 - 前記設定値は、前記第2の直流電圧が前記正常動作時規定値以内に制御されているときの2次側オン時間の最小値よりも小さい
請求項1記載のスイッチング電源装置。 - 前記設定値は一定値である
請求項1又は2記載のスイッチング電源装置。 - 前記フィードバック制御回路は、前記補助巻線に接続され、前記補助巻線の電圧レベルに応じて前記フィードバック信号を生成し、
前記フィードバック制御回路は、前記補助巻線の電圧レベルが予め設定された重負荷検出電圧よりも小さくなると、重負荷検出信号を生成する重負荷検出回路を備え、
前記過電圧検出回路は、前記重負荷検出回路により前記重負荷検出信号が生成され、かつ、前記2次側オン時間信号で示される前記2次側オン時間が、前記設定値よりも小さくなったときに前記過電圧検出信号を生成し、
前記設定値は、前記補助巻線の電圧レベルが重負荷検出電圧よりも小さいときに得られる最小の2次側オン時間よりも小さい
請求項1記載のスイッチング電源装置。 - 前記フィードバック制御回路は、前記補助巻線に接続され、前記補助巻線の電圧レベルに応じて前記フィードバック信号を生成し、
前記スイッチング制御回路は、2以上の制御方式で、前記負荷の大きさに応じて前記スイッチング素子のスイッチング動作を制御することにより当該負荷に供給する電力を調整するともに、当該2以上の制御方式を前記フィードバック信号に応じて切り替え、
前記過電圧検出回路は、前記2以上の制御方式毎に、前記設定値を変化させる
請求項1記載のスイッチング電源装置。 - 前記2以上の制御方式は、
前記フィードバック信号に応じて前記第2の直流電圧が前記正常動作時規定値以内になるように前記スイッチング素子に流れる電流のピーク値を制御するPWM制御方式と、
前記前記フィードバック信号に応じて前記第2の直流電圧が前記正常動作時規定値以内になるように前記スイッチング素子のスイッチング周波数を制御するPFM制御方式とを含み、
前記スイッチング制御回路は、前記第2の直流電圧が予め設定された第1電圧レベルより高い場合、前記PWM制御方式を用い、前記第2の直流電圧が前記第1電圧レベルより低い場合、前記PFM制御方式を用い、
前記過電圧検出回路は、前記第2の直流電圧が予め設定された第1電圧レベルより高い場合、前記設定値として第1の値を用い、前記第2の直流電圧が前記第1電圧レベルより低い場合、前記設定値として、前記第1の値より高い第2の値を用いる
請求項5記載のスイッチング電源装置。 - 前記フィードバック制御回路は、前記補助巻線に接続され、前記補助巻線の電圧レベルに応じて前記フィードバック信号を生成し、
前記スイッチング制御回路は、前記フィードバック信号に応じて、前記第2の直流電圧が前記正常動作時規定値以内になるように前記スイッチング素子に流れる電流のピーク値を制御し、
前記過電圧検出回路は、前記ピーク値が増加すると、前記設定値を増加させる
請求項1記載のスイッチング電源装置。 - 前記フィードバック制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記スイッチング素子のスイッチング周波数を低下させる
請求項1記載のスイッチング電源装置。 - 前記フィードバック制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記スイッチング素子に流れる電流のピーク値を低下させる
請求項1記載のスイッチング電源装置。 - 前記フィードバック制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記フィードバック信号を、前記第2の直流電圧の電圧レベルが増加した場合に当該フィードバック信号が変動する方向に変動させ、
前記スイッチング制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記変動された前記フィードバック信号に応じて、前記第2の直流電圧が前記過電圧規定値以下になるように前記スイッチング素子のスイッチング動作を制御する
請求項1記載のスイッチング電源装置。
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JP2020150610A (ja) * | 2019-03-12 | 2020-09-17 | 株式会社富士通ゼネラル | 電源装置及びこれを備えた空気調和機 |
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