JP2011166917A - スイッチング電源装置 - Google Patents

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Abstract

【課題】端子オープン時における、スイッチング電源装置及び２次側に接続されている負荷の破壊を防止する。
【解決手段】本発明に係るスイッチング電源装置１００は、補助巻線Ｔ３の電圧信号の低下に応じてトランスリセットパルス信号Ｖｒｅｓｅｔを生成するトランスリセット検出回路４と、スイッチング素子１がターンオフしてから、トランスリセットパルス信号Ｖｒｅｓｅｔが生成されるまでの２次側オン時間Ｔ２ｏｎを示す２次側オン時間信号Ｖ２ｏｎを生成する２次側オン時間信号生成回路１４と、２次側オン時間Ｔ２ｏｎが、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍ１よりも小さくなると過電圧検出信号Ｖｆａｕｌｔを生成する過電圧検出回路６と、過電圧検出信号Ｖｆａｕｌｔが生成された場合、出力電圧Ｖｏが過電圧規定値以下になるようにスイッチング素子１のスイッチング動作を制御するスイッチング制御回路５とを備える。
【選択図】図１

Description

本発明は、過電圧保護機能を有するスイッチング電源装置に関するものである。
従来の電力変換トランスを用いたスイッチング電源装置は、２次側の出力電圧を２次側に配置された制御ＩＣ等をもちいて検出し、検出した２次側の出力電圧の情報を、フォトカプラを用いて１次側にフィードバックするのが一般的であった。
しかし、高価な２次側制御ＩＣ及びフォトカプラは、スイッチング電源装置におけるコストの比重も大きく、またスイッチング電源装置の小型化の妨げにもなっていた。
そこで、２次側制御ＩＣ及びフォトカプラを用いずに、１次側で、２次側出力電圧を検出し、２次側出力電圧が一定になるように制御するスイッチング電源装置が提案されている。
さらには、特許文献１に示すようにフォトカプラ等を用いずに１次側で２次側出力電流を一定に制御する技術が提案されている。
特許文献１では、トランスの補助巻線電圧が、２次側出力電圧に応じて変動することを利用して、２次側出力電圧が一定になるように制御する補助巻線フィードバック制御による定電圧制御と、補助巻線電圧波形のパルス幅から２次側出力電流を検出して２次側出力電流が一定になるように制御する２次電流オンデューティ固定制御による定電流制御とを組み合わせたスイッチング電源装置が提案されている。
このようなスイッチング電源装置は大電流及び高電圧を扱うため、さまざまな安全規格が設けられている。また、多くの電源メーカーは、独自に設定した異常試験においても安全であることを量産開始の条件としている。そのような異常試験の一つに端子オープン試験がある。この端子オープン試験により、制御ＩＣ、トランス及びその他の各部品が脱落したり、接着不良が発生したりした場合でも出力の上昇を抑えることができ、安全であることが確かめられる。
特許第３９７３６５２号公報 特開２００９−１６５３１６号公報
しかしながら、特許文献１のスイッチング電源装置において、補助巻線電圧を検出する端子（ＴＲ端子）又はトランスの補助巻線の端子オープンとなる異常試験を実施した場合に、オープン直後に、ＴＲ端子の電圧波形のピークレベルは小さくなり、パルス幅の狭い信号が入力される。
このような端子オープンの状態が発生した場合、理想回路であれば、ＴＲ端子には信号が入力されなくなるはずだが、スイッチング電源装置のパターン、回路素子の配置、及び寄生素子等の影響に加え、ＴＲ端子がハイインピーダンスであるために、オープン後にもＴＲ端子には、微小な電圧波形信号が入力されることがある。
スイッチング電源装置がこのような微小信号を検出してしまい、スイッチング素子の発振が継続されると、出力電圧が上昇する。これにより、従来の技術では、スイッチング電源装置又は２次側の負荷を破壊してしまうという課題があった。特に特許文献１の技術では、ＴＲ端子の入力波形のパルス幅が小さくなるほどに周波数が高くなるという制御であるため、出力電圧が急激に上昇してしまう。
このような現象の対策としては、ＴＲ端子に容量を接続し、端子オープン時のこのような微小波形を減衰させることなどが有効である。しかしながら、この容量の追加が、通常動作時のＴＲ端子入力波形にも影響を与えることにより、２次側出力の定電流制御精度及び定電圧制御精度を劣化させてしまう。
また、他の対策として、２次側出力電圧の過電圧を補助巻線電圧パルスの電圧レベルで検出する技術が特許文献２に紹介されている。
特許文献２では、擬似共振制御方式のスイッチング電源装置において、補助巻線電圧パルスの電圧レベルを監視し、２次側出力電圧が上昇したときに、この補助巻線電圧パルスの電圧レベルが上昇することを検出して、保護回路を動作させる。
しかし、ＴＲ端子、又は補助巻線の端子オープンの場合、補助巻線電圧パルスの電圧レベルは、オープン直後に低下してしまうので、特許文献２の技術では、２次側出力電圧の過電圧を検出することができない。
本発明は、上記問題点に鑑み、端子オープン時における、スイッチング電源装置及び２次側出力に接続されている負荷の破壊を防止できるスイッチング電源装置を提供することを目的とする。
上記課題を解決するために、本発明の一形態に係るスイッチング電源装置は、１次巻線と２次巻線と補助巻線とを有する電力変換トランスと、前記１次巻線に接続され、前記１次巻線に供給される第１の直流電圧をスイッチングするスイッチング素子と、前記スイッチング素子のスイッチング動作によって前記２次巻線に発生する交流電圧を第２の直流電圧に変換し、変換した前記第２の直流電圧を負荷に供給する出力電圧生成回路と、前記補助巻線の電圧信号を監視し、当該電圧信号の低下に応じてトランスリセット信号を生成するトランスリセット検出回路と、前記スイッチング素子がターンオフしてから、前記トランスリセット信号が生成されるまでの２次側オン時間を示す２次側オン時間信号を生成する２次側オン時間信号生成回路と、前記第２の直流電圧の電圧レベルに対応したフィードバック信号を生成するフィードバック制御回路と、前記フィードバック信号に応じて前記第２の直流電圧が正常動作時規定値以内になるように前記スイッチング素子のスイッチング動作を制御するスイッチング制御回路とを備えるスイッチング電源装置であって、前記２次側オン時間信号で示される前記２次側オン時間が、設定値よりも小さくなると過電圧検出信号を生成する過電圧検出回路を備え、前記設定値は、前記第２の直流電圧が前記正常動作時規定値以内に制御されているときの２次側オン時間よりも小さく、前記スイッチング制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記第２の直流電圧が過電圧規定値以下になるように前記スイッチング素子のスイッチング動作を制御する。
この構成によれば、補助巻線の電圧レベルを検出する端子、又は電力変換トランスの補助巻線の端子がオープンとなる異常が発生した場合、過電圧検出回路が、２次側オン時間が、設定値よりも小さくなったことを検出し、過電圧検出信号を生成する。この過電圧検出信号が生成されると、スイッチング制御回路は、第２の直流電圧が過電圧規定値以下になるようにスイッチング素子のスイッチング動作を制御する。これにより、本発明の一形態に係るスイッチング電源装置は、端子オープンが発生した際に、第２の直流電圧を低下させることができる。このように、本発明の一形態に係るスイッチング電源装置は、端子オープン時における、当該スイッチング電源装置又は２次側出力に接続されている負荷の破壊を防止できる。
また、前記設定値は、前記第２の直流電圧が前記正常動作時規定値以内に制御されているときの２次側オン時間の最小値よりも小さくてもよい。
この構成によれば、本発明の一形態に係るスイッチング電源装置は、通常動作時の過電圧検出回路による誤検出を防止できる。
また、前記設定値は一定値であってもよい。
また、前記フィードバック制御回路は、前記補助巻線に接続され、前記補助巻線の電圧レベルに応じて前記フィードバック信号を生成し、前記フィードバック制御回路は、前記補助巻線の電圧レベルが予め設定された重負荷検出電圧よりも小さくなると、重負荷検出信号を生成する重負荷検出回路を備え、前記過電圧検出回路は、前記重負荷検出回路により前記重負荷検出信号が生成され、かつ、前記２次側オン時間信号で示される前記２次側オン時間が、前記設定値よりも小さくなったときに前記過電圧検出信号を生成し、前記設定値は、前記補助巻線の電圧レベルが重負荷検出電圧よりも小さいときに得られる最小の２次側オン時間よりも小さくてもよい。
この構成によれば、本発明の一形態に係るスイッチング電源装置では、過電圧検出回路は、補助巻線の電圧レベルが重負荷検出電圧より小さい場合にのみ、過電圧検出信号を生成する。これにより、本発明の一形態に係るスイッチング電源装置は、通常動作時の過電圧検出回路による誤検出を防止するとともに、設定値を高くすることができるので、より早期に端子オープンを検出できる。
また、前記フィードバック制御回路は、前記補助巻線に接続され、前記補助巻線の電圧レベルに応じて前記フィードバック信号を生成し、前記スイッチング制御回路は、２以上の制御方式で、前記負荷の大きさに応じて前記スイッチング素子のスイッチング動作を制御することにより当該負荷に供給する電力を調整するともに、当該２以上の制御方式を前記フィードバック信号に応じて切り替え、前記過電圧検出回路は、前記２以上の制御方式毎に、前記設定値を変化させてもよい。
この構成によれば、本発明の一形態に係るスイッチング電源装置は、通常動作時の過電圧検出回路による誤検出を防止するとともに、設定値を高くすることができるので、より早期に端子オープンを検出できる。
また、前記２以上の制御方式は、前記フィードバック信号に応じて前記第２の直流電圧が前記正常動作時規定値以内になるように前記スイッチング素子に流れる電流のピーク値を制御するＰＷＭ制御方式と、前記前記フィードバック信号に応じて前記第２の直流電圧が前記正常動作時規定値以内になるように前記スイッチング素子のスイッチング周波数を制御するＰＦＭ制御方式とを含み、前記スイッチング制御回路は、前記第２の直流電圧が予め設定された第１電圧レベルより高い場合、前記ＰＷＭ制御方式を用い、前記第２の直流電圧が前記第１電圧レベルより低い場合、前記ＰＦＭ制御方式を用い、前記過電圧検出回路は、前記第２の直流電圧が予め設定された第１電圧レベルより高い場合、前記設定値として第１の値を用い、前記第２の直流電圧が前記第１電圧レベルより低い場合、前記設定値として、前記第１の値より高い第２の値を用いてもよい。
また、前記フィードバック制御回路は、前記補助巻線に接続され、前記補助巻線の電圧レベルに応じて前記フィードバック信号を生成し、前記スイッチング制御回路は、前記フィードバック信号に応じて、前記第２の直流電圧が前記正常動作時規定値以内になるように前記スイッチング素子に流れる電流のピーク値を制御し、前記過電圧検出回路は、前記ピーク値が増加すると、前記設定値を増加させてもよい。
この構成によれば、本発明の一形態に係るスイッチング電源装置は、通常動作時の過電圧検出回路による誤検出を防止するとともに、設定値を高くすることができるので、より早期に端子オープンを検出できる。
また、前記フィードバック制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記スイッチング素子のスイッチング周波数を低下させてもよい。
また、前記フィードバック制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記スイッチング素子に流れる電流のピーク値を低下させてもよい。
また、前記フィードバック制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記フィードバック信号を、前記第２の直流電圧の電圧レベルが増加した場合に当該フィードバック信号が変動する方向に変動させ、前記スイッチング制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記変動された前記フィードバック信号に応じて、前記第２の直流電圧が前記過電圧規定値以下になるように前記スイッチング素子のスイッチング動作を制御してもよい。
なお、本発明は、このようなスイッチング装置として実現できるだけでなく、スイッチング電源装置に含まれる特徴的な手段をステップとするスイッチング電源装置の制御方法として実現したり、そのような特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ−ＲＯＭ等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
さらに、本発明は、このようなスイッチング電源装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現できる。
以上のように本発明は、端子オープン時における、スイッチング電源装置及び２次側出力に接続されている負荷の破壊を防止できるスイッチング電源装置を提供できる。
本発明の実施の形態１に係るスイッチング電源装置の構成を示すブロック図である。 本発明の実施の形態１に係るスイッチング電源装置におけるフィードバック信号ＶＥＡＯ及びスイッチング周波数ＦＯＳＣと、スイッチング素子電流ピークＩＤＰとの関係を示す図である。 本発明の実施の形態１に係るフィードバック制御回路の構成例を示すブロック図である。 本発明の実施の形態１に係る過電圧検出回路の構成例を示すブロック図である。 本発明の実施の形態１に係るスイッチング電源装置のタイミングチャートである。 本発明の実施の形態１に係るスイッチング電源装置の過電圧検出領域を示すフィードバック信号ＶＥＡＯと、２次側オン時間Ｔ２ｏｎとの関係を示す図である。 本発明の実施の形態２に係るスイッチング電源装置の構成を示すブロック図である。 本発明の実施の形態３に係るスイッチング電源装置の構成を示すブロック図である。 本発明の実施の形態３に係るフィードバック制御回路の構成例を示すブロック図である。 本発明の実施の形態４に係るスイッチング電源装置の構成を示すブロック図である。 本発明の実施の形態５に係るスイッチング電源装置の構成を示すブロック図である。 本発明の実施の形態５に係るフィードバック制御回路及び過電圧検出回路の構成例を示すブロック図である。 本発明の実施の形態６に係るスイッチング電源装置の構成を示すブロック図である。 本発明の実施の形態６に係るフィードバック制御回路の構成例を示すブロック図である。 本発明の実施の形態６に係る過電圧検出回路の構成例を示すブロック図である。 本発明の実施の形態６に係るスイッチング電源装置の過電圧検出領域を示すフィードバック信号ＶＥＡＯと、２次側オン時間Ｔ２ｏｎとの関係を示す図である。 本発明の実施の形態６に係るスイッチング電源装置の過電圧検出領域を示すフィードバック信号ＶＥＡＯと、２次側オン時間Ｔ２ｏｎとの関係を示す図である。
以下、本発明の実施の形態を示すスイッチング電源装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１に係るスイッチング電源装置は、補助巻線の電圧レベルを検出する端子、又は電力変換トランスの補助巻線の端子がオープンとなる異常が発生した場合、２次側オン時間が、設定値よりも小さくなったことを検出し、出力電圧を低下させる。これにより、本発明の実施の形態１に係るスイッチング電源装置は、端子オープン時における、スイッチング電源装置及び２次側出力に接続されている負荷の破壊を防止できる。
図１は、本発明の実施の形態１に係るスイッチング電源装置１００の構成を示すブロック図である。
本発明の実施の形態１に係るスイッチング電源装置１００は、半導体装置２３と、電力変換トランス２１と、出力電圧生成回路２２と、負荷２６と、補助電源生成回路１２５と、抵抗２９及び３０とを備える。また、半導体装置２３は、スイッチング素子１と、制御回路２０とを備える。
図１に示すように、電力変換トランス２１は、１次巻線Ｔ１と、２次巻線Ｔ２と、補助巻線Ｔ３とを有する。２次巻線Ｔ２の極性は１次巻線Ｔ１の極性と逆になっている。つまり、当該スイッチング電源装置１００はフライバック型である。
電力変換トランス２１の１次巻線Ｔ１の一方の端子は、当該スイッチング電源装置１００の入力側（１次側）の正端子に接続され、他方の端子は、高耐圧の半導体素子であるスイッチング素子１を介して、当該スイッチング電源装置１００の入力側（１次側）の負端子に接続されている。
スイッチング素子１は、１次巻線Ｔ１に供給される直流電圧（第１の直流電圧）ＶＩＮをスイッチングする。このスイッチング素子１は入力端子と、出力端子と、制御端子とを有する。このスイッチング素子１の入力端子は１次巻線Ｔ１に接続され、出力端子は当該スイッチング電源装置１００の入力側の負端子に接続されている。また、スイッチング素子１は、制御端子に印加される制御信号ＶＧＡＴＥに応答して入力端子と出力端子とを電気的に接続、又は分離するようにスイッチング（発振）する。スイッチング素子１には、例えばパワーＭＯＳＦＥＴを使用する。
このスイッチング素子１のスイッチング動作（発振動作）により、当該スイッチング電源装置１００の入力側の端子から１次巻線Ｔ１へ供給される直流電圧ＶＩＮがパルス電圧（高周波電圧）に変換される。また、変換されたパルス電圧が２次巻線Ｔ２及び補助巻線Ｔ３へ転送される。補助巻線Ｔ３の極性は２次巻線Ｔ２の極性と同一となっている。よって、補助巻線Ｔ３に発生するパルス電圧Ｖｂｉａｓは、２次巻線Ｔ２に発生するパルス電圧に比例する。
このように、直流電圧ＶＩＮが供給される１次巻線Ｔ１に接続されているスイッチング素子１のスイッチング動作により、電力変換トランス２１の２次巻線Ｔ２及び補助巻線Ｔ３に、それぞれの１次巻線Ｔ１と２次巻線Ｔ２及び補助巻線Ｔ３との巻き数比に応じた電圧が発生する。
電力変換トランス２１の２次巻線Ｔ２は、出力電圧生成回路２２に接続されている。この出力電圧生成回路２２は、２次巻線Ｔ２に発生する交流電圧を２次側の出力電圧（第２の直流電圧）Ｖｏに変換する。具体的には、出力電圧生成回路２２は、整流ダイオード２２１と平滑コンデンサ２２２とを備える。出力電圧生成回路２２は、それら整流ダイオード２２１及び平滑コンデンサ２２２により、２次巻線Ｔ２に発生するパルス電圧を整流且つ平滑化することにより出力電圧Ｖｏを生成する。この出力電圧Ｖｏは、当該スイッチング電源装置１００の出力側（２次側）の端子に接続されている負荷２６へ供給される。
電力変換トランス２１の補助巻線Ｔ３は、補助電源生成回路１２５に接続されている。この補助電源生成回路１２５は、整流ダイオード２７と、平滑コンデンサ２８とを備える。補助電源生成回路１２５は、補助巻線Ｔ３の発生電圧から補助電源電圧ＶＣＣを生成して、ＶＣＣ端子から制御回路２０の回路電流を供給する。具体的には、補助電源生成回路１２５は、整流ダイオード２７及び平滑コンデンサ２８により、補助巻線Ｔ３に発生する発生電圧を整流且つ平滑化することにより補助電源電圧ＶＣＣを生成する。
半導体装置２３は、同一半導体基板上に形成された半導体装置（スイッチング電源用半導体装置）である。また、半導体装置２３は、外部接続端子として、ＤＲＡＩＮ端子、ＶＣＣ端子、ＴＲ端子、及びＳＯＵＲＣＥ端子の４端子を有する。
ＤＲＡＩＮ端子は電力変換トランス２１の１次巻線Ｔ１に接続されており、スイッチング素子１の入力端子はＤＲＡＩＮ端子を介して１次巻線Ｔ１に接続されている。
ＶＣＣ端子は補助電源生成回路１２５に接続されており、補助電源電圧ＶＣＣが印加される。ＳＯＵＲＣＥ端子は当該スイッチング電源装置１００の入力側の負端子に接続されており、スイッチング素子１の出力端子は、ＳＯＵＲＣＥ端子を介して当該スイッチング電源装置１００の入力側の負端子に接続されている。
制御回路２０は、ＴＲ端子の電圧波形を基に、スイッチング素子１の制御端子に印加される制御信号ＶＧＡＴＥを生成して、スイッチング素子１のスイッチング動作を制御する。
以下、制御回路２０の内部構成について説明する。
制御回路２０は、レギュレータ７と、スイッチング制御回路５と、フィードバック制御回路３と、過電圧検出回路６と、２次側オン時間信号生成回路１４と、トランスリセット検出回路４とを備える。
レギュレータ７は、ＶＣＣ端子及びＤＲＡＩＮ端子に接続されている。このレギュレータ７は、ＤＲＡＩＮ端子及びＶＣＣ端子のいずれか一方の端子から制御回路２０の内部回路用電源端子ＶＤＤへ電流を供給し、内部回路用電源端子ＶＤＤの電圧を一定値に安定化する。
フィードバック制御回路３は、出力電圧Ｖｏの電圧レベルに対応したフィードバック信号ＶＥＡＯを生成する。具体的には、フィードバック制御回路３は、ＴＲ端子、抵抗２９及び３０を介して補助巻線Ｔ３に接続され、補助巻線Ｔ３の電圧レベルに応じたフィードバック信号ＶＥＡＯを生成する。
トランスリセット検出回路４は、補助巻線Ｔ３の電圧信号を監視し、当該電圧信号の低下に応じてトランスリセットパルス信号Ｖｒｅｓｅｔを生成する。
具体的には、トランスリセット検出回路４は、ＴＲ端子に接続されている。また、トランスリセット検出回路４は、ＴＲ端子、直列抵抗２９及び３０を介して、補助巻線Ｔ３に接続されている。
このトランスリセット検出回路４は、ＴＲ端子に入力された、補助巻線Ｔ３に発生するパルス電圧Ｖｂｉａｓの抵抗分割信号をモニタし、スイッチング素子１がターンオフした後、２次巻線Ｔ２に流れる２次側電流Ｉｓｅｃがほぼゼロになり、補助巻線Ｔ３のパルス電圧Ｖｂｉａｓが低下したことを検出する。また、トランスリセット検出回路４は、パルス電圧Ｖｂｉａｓの低下を検出したことを示すトランスリセットパルス信号Ｖｒｅｓｅｔを生成する。
なお、補助巻線Ｔ３のパルス電圧Ｖｂｉａｓの低下を検出する手段としては、図１のトランスリセット検出回路４に示すようなコンパレータを用いて補助巻線Ｔ３のパルス電圧Ｖｂｉａｓが低下して、閾値を下回るタイミングを検出する方法と、微分回路を用いて、補助巻線Ｔ３のパルス電圧Ｖｂｉａｓの傾きが変化するポイントを検出する方法とがあるが、本発明においてはどちらの方法を用いてもよい。
また、図１では、ＴＲ端子は、抵抗２９及び３０を介して補助巻線Ｔ３に接続されているが、トランスリセット検出回路４の入力に高耐圧素子を用いて、ＴＲ端子と直接補助巻線Ｔ３とを直接接続してもよい。
２次側オン時間信号生成回路１４は、ドライブ回路１１と、トランスリセット検出回路４とに接続されている。この２次側オン時間信号生成回路１４は、制御信号ＶＧＡＴＥ及びトランスリセットパルス信号Ｖｒｅｓｅｔに応じて、２次側電流Ｉｓｅｃが流れている期間（２次側オン時間Ｔ２ｏｎ）だけハイレベルとなる２次側オン時間信号Ｖ２ｏｎを生成する。具体的には、２次側オン時間信号生成回路１４は、スイッチング素子１がターンオフしてから、トランスリセットパルス信号Ｖｒｅｓｅｔが生成されるまで期間、ハイレベルとなる２次側オン時間信号Ｖ２ｏｎを生成する。言い換えると、２次側オン時間信号Ｖ２ｏｎは、２次側オン時間Ｔ２ｏｎを示す。
スイッチング制御回路５は、フィードバック信号ＶＥＡＯに応じて出力電圧Ｖｏが正常動作時規定値以内になるように、スイッチング素子１のスイッチング動作を制御する。また、スイッチング制御回路５は、３つの制御方式で、負荷２６の大きさに応じてスイッチング素子１のスイッチング動作を制御することにより当該負荷２６に供給する電力を調整する。
具体的には、スイッチング制御回路５は、ＰＷＭ（パルス幅変調）制御方式と、ＰＦＭ（パルス周波数変調）制御方式と、２２次電流オンデューティ固定制御方式とを用いて、スイッチング素子１のスイッチング動作を制御する。
ここでＰＷＭ制御方式とは、フィードバック信号ＶＥＡＯに応じて出力電圧Ｖｏが正常動作時規定値以内になるようにスイッチング素子１に流れるスイッチング素子電流Ｉｄｓのピーク値であるスイッチング素子電流ピークＩＤＰを制御する制御方式である。また、ＰＦＭ制御方式は、フィードバック信号ＶＥＡＯに応じて出力電圧Ｖｏが正常動作時規定値以内になるようにスイッチング素子１のスイッチング周波数ＦＯＳＣを制御する制御方式である。また、２次電流オンデューティ固定制御方式は、２次側オン時間信号Ｖ２ｏｎで示される２次側オン時間Ｔ２ｏｎに応じて、出力電流Ｉｏを一定に制御する制御方式である。
また、スイッチング制御回路５は、ＰＷＭ制御方式とＰＦＭ制御方式とをフィードバック信号ＶＥＡＯに応じて切り替える。
具体的には、スイッチング制御回路５は、フィードバック信号ＶＥＡＯが素子電流リファレンスレベルＶＬＩＭＩＴよりも小さい場合、つまり、出力電圧Ｖｏが、素子電流リファレンスレベルＶＬＩＭＩＴに相当する第１電圧レベルより大きい場合、ＰＷＭ制御を行う。また、スイッチング制御回路５は、フィードバック信号ＶＥＡＯが素子電流リファレンスレベルＶＬＩＭＩＴよりも大きい場合、つまり、出力電圧Ｖｏが、素子電流リファレンスレベルＶＬＩＭＩＴに相当する第１電圧レベルより小さい場合、ＰＦＭ制御を行う。
このスイッチング制御回路５は、ドレイン電流検出回路２と、ドレイン電流制御回路８と、ＲＳラッチ回路９と、発振器１０と、ドライブ回路１１と、クロック信号選択回路１２と、２次電流オンデューティ制御回路１３とを備える。
ドレイン電流検出回路２は、スイッチング素子１に流れるスイッチング素子電流Ｉｄｓをモニタし、当該スイッチング素子電流Ｉｄｓの大きさを示す素子電流検出信号ＶＣＬを生成する。また、ドレイン電流検出回路２は、ドレイン電流制御回路８に、生成した素子電流検出信号ＶＣＬを供給する。
発振器１０は、フィードバック制御回路３と、クロック信号選択回路１２とに接続されている。この発振器１０は、負荷２６が大きくなり、フィードバック信号ＶＥＡＯが、素子電流リファレンスレベルＶＬＩＭＩＴよりも大きくなった場合、フィードバック信号ＶＥＡＯが大きくなるほどスイッチング周期Ｔが小さくなるように、フィードバック信号ＶＥＡＯと素子電流リファレンスレベルＶＬＩＭＩＴとの差分に応じてスイッチング周期Ｔを調整した第１のクロック信号ｓｅｔ１を生成する。また発振器１０は、生成した第１のクロック信号ｓｅｔ１をクロック信号選択回路１２へ出力する。
２次電流オンデューティ制御回路１３は、２次側オン時間信号生成回路１４の出力信号である２次側オン時間信号Ｖ２ｏｎを入力とする。この２次電流オンデューティ制御回路１３は、スイッチング素子１がターンオフしてから２次側電流Ｉｓｅｃが流れ終わるタイミングまでの期間（２次側オン時間Ｔ２ｏｎ）と、スイッチング素子１のスイッチング周期Ｔとの比である２次電流のオンデューティ（以下、２次電流オンデューティと称す。）が所定値で一定となるタイミングで、スイッチング素子１をターンオンするための第２のクロック信号ｓｅｔ２を生成し、生成した第２のクロック信号ｓｅｔ２をクロック信号選択回路１２へ出力する。
ドレイン電流制御回路８は、ドレイン電流検出回路２と、フィードバック制御回路３と、ＲＳラッチ回路９とに接続されている。このドレイン電流制御回路８は、素子電流検出信号ＶＣＬと、フィードバック信号ＶＥＡＯ及び素子電流リファレンスレベルＶＬＩＭＩＴのどちらか小さい方とを比較し、比較結果をＲＳラッチ回路９のリセット端子に出力する。つまり、ドレイン電流制御回路８は、フィードバック信号ＶＥＡＯが素子電流リファレンスレベルＶＬＩＭＩＴより小さい場合、素子電流検出信号ＶＣＬとフィードバック信号ＶＥＡＯとが一致するタイミングで変換する信号を出力する。また、ドレイン電流制御回路８は、フィードバック信号ＶＥＡＯが素子電流リファレンスレベルＶＬＩＭＩＴより大きい場合、素子電流検出信号ＶＣＬと素子電流リファレンスレベルＶＬＩＭＩＴとが一致するタイミングで変換する信号を出力する。
ドライブ回路１１は、ＲＳラッチ回路９に接続されている。このドライブ回路１１は、ＲＳラッチ回路９の出力信号をスイッチング素子１の制御端子を制御するために十分な電流信号又は電圧信号に変換することにより、スイッチング素子１を駆動する制御信号ＶＧＡＴＥを生成する。
したがって、ＲＳラッチ回路９のセット端子の入力信号に応じて、スイッチング素子１のターンオンのタイミングが制御される。また、ＲＳラッチ回路９のリセット端子の入力信号に応じて、スイッチング素子１のターンオフのタイミングが制御される。
クロック信号選択回路１２は、発振器１０が出力する第１のクロック信号ｓｅｔ１と２次電流オンデューティ制御回路１３が出力する第２のクロック信号ｓｅｔ２とのうち、周波数の低い方の信号を選択し、選択した信号をドライブ回路１１へ出力する。
ここで、出力電流Ｉｏは、下記（式１）で表され、２次電流オンデューティＤ２ｏｎは、下記（式２）で表され、出力電圧Ｖｏは、下記（式３）で表される。
Ｉｏ＝（１／２）×ｎ×ＩＤＰ×Ｄ２ｏｎ ・・・（式１）
Ｄ２ｏｎ＝Ｔ２ｏｎ／Ｔ ・・・（式２）
Ｖｏ＝Ｌ×ｎ×ＩＤＰ／Ｔ２ｏｎ ・・・（式３）
ここで、ｎは１次巻線Ｔ１と２次巻線Ｔ２との巻き数比である。また、ＩＤＰはスイッチング素子電流のピークであり、Ｔはスイッチング周期であり、Ｌは電力変換トランス２１の１次巻線Ｔ１におけるインダクタンス値である。
前述の様に、発振器１０は、負荷が大きくなるとスイッチング周期Ｔを小さくする。よって、出力電圧Ｖｏが一定で、かつスイッチング素子電流ピークＩＤＰが一定であるならば、上記（式１）、（式２）及び（式３）より、負荷が大きくなるほど２次電流オンデューティＤ２ｏｎが大きくなる。
したがって、負荷が小さく２次電流オンデューティＤ２ｏｎが所定値以下である場合には、発振器１０が出力する第１のクロック信号ｓｅｔ１の周波数の方が、第２のクロック信号ｓｅｔ２の周波数よりも小さくなる。また、負荷が大きくなり、２次電流オンデューティＤ２ｏｎが所定値に達すると、第２のクロック信号ｓｅｔ２の周波数の方が、第１のクロック信号ｓｅｔ１の周波数よりも小さくなる。この結果、クロック信号選択回路１２は、負荷が軽く、２次電流オンデューティＤ２ｏｎが所定値以下であるときは、第１のクロック信号ｓｅｔ１をＲＳラッチ回路９のセット端子に出力し、負荷が大きくなり、２次電流オンデューティＤ２ｏｎが所定値に達すると、第２のクロック信号ｓｅｔ２をＲＳラッチ回路９のセット端子に出力する。
したがって、無負荷から２次電流オンデューティＤ２ｏｎが所定値に達するまでの負荷の軽い領域において、フィードバック信号ＶＥＡＯに応じて調整される発振器１０の第１のクロック信号ｓｅｔ１が、２次側出力電圧を一定に制御する定電圧制御領域におけるスイッチング周波数ＦＯＳＣを決める。また、２次電流オンデューティＤ２ｏｎが所定値に達すると、２次電流オンデューティ制御回路１３の第２のクロック信号ｓｅｔ２が、上記（式１）に基づいて２次側出力電流Ｉｏが一定になるように、スイッチング周波数ＦＯＳＣを制御する。
図２は、フィードバック信号ＶＥＡＯと、スイッチング周波数ＦＯＳＣ及びスイッチング素子電流ピークＩＤＰとの関係を示す図である。
ここで、２次側出力に接続されている負荷２６が大きくなるほど、フィードバック信号ＶＥＡＯが大きくなる。
本発明の実施の形態１に係るスイッチング電源装置１００では、ドレイン電流制御回路８及び発振器１０がフィードバック信号ＶＥＡＯを入力として制御されている。具体的には、図２に示すように、フィードバック信号ＶＥＡＯが素子電流リファレンスレベルＶＬＩＭＩＴよりも小さい負荷領域においては、スイッチング制御回路５は、フィードバック信号ＶＥＡＯに応じてスイッチング素子電流ピークＩＤＰを制御するＰＷＭ制御を行う。また、フィードバック信号ＶＥＡＯが素子電流リファレンスレベルＶＬＩＭＩＴよりも大きい負荷領域においては、スイッチング制御回路５は、フィードバック信号ＶＥＡＯに応じてスイッチング周波数ＦＯＳＣを制御するＰＦＭ制御を行う。
このように、本発明の実施の形態１に係るスイッチング電源装置１００では、フィードバック信号ＶＥＡＯに応じてＰＷＭ制御とＰＦＭ制御とを使い分けて、２次側出力電圧の定電圧制御を行う。また、スイッチング電源装置１００は、負荷が大きくなり、２次電流オンデューティが所定値に達すると、２次電流オンデューティを所定値で維持するように制御する２次電流オンデューティ固定制御により、２次側出力電流Ｉｏの定電流制御を行う。
ここで、スイッチング電源装置１００のＰＷＭ制御の方法としては、スイッチング素子１のオン時間を制御する電圧モードのＰＷＭ制御と、スイッチング素子１のスイッチング素子電流ピークを制御する電流モードのＰＷＭ制御とがあるが、本発明においてはどちらのＰＷＭ制御を用いてもよい。
過電圧検出回路６は、２次側オン時間信号生成回路１４とフィードバック制御回路３とに接続されている。この過電圧検出回路６は、２次側オン時間信号Ｖ２ｏｎに応じて、過電圧検出信号Ｖｆａｕｌｔを生成する。
具体的には、過電圧検出回路６は、２次側オン時間信号Ｖ２ｏｎで示される２次側オン時間Ｔ２ｏｎが、設定値（過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍ１）よりも小さくなると過電圧検出信号Ｖｆａｕｌｔを生成する。つまり、過電圧検出回路６は、２次側オン時間Ｔ２ｏｎを用いて、ＴＲ端子等のオープンを検出する。
また、スイッチング制御回路５は、過電圧検出回路６により過電圧検出信号Ｖｆａｕｌｔが生成された場合、出力電圧Ｖｏが過電圧規定値以下になるようにスイッチング素子１のスイッチング動作を制御する。
具体的には、フィードバック制御回路３は、過電圧検出回路６により過電圧検出信号Ｖｆａｕｌｔが生成された場合、フィードバック信号ＶＥＡＯを低下させる。つまり、フィードバック制御回路３は、過電圧検出回路６により過電圧検出信号Ｖｆａｕｌｔが生成された場合、フィードバック信号ＶＥＡＯを、出力電圧Ｖｏが増加した場合に当該フィードバック信号ＶＥＡＯが変動する方向に変動させる。
これにより、スイッチング制御回路５は、過電圧検出回路６により過電圧検出信号Ｖｆａｕｌｔが生成された場合、変動されたフィードバック信号ＶＥＡＯに応じて、出力電圧Ｖｏが過電圧規定値以下になるようにスイッチング素子１のスイッチング動作を制御する。具体的には、スイッチング制御回路５は、スイッチング周波数ＦＯＳＣを低下させるとともに、スイッチング素子電流ピークＩＤＰを低下させる。
以下、フィードバック制御回路３及び過電圧検出回路６について詳細に説明する。
図３Ａは、本発明の実施の形態１に係るスイッチング電源装置１００におけるフィードバック制御回路３の一構成例を示す図である。
図３Ａに示すように、フィードバック制御回路３は、サンプルホールド回路１０１と、エラーアンプ１０２と、ＶＥＡＯ低下回路１０３とを備える。
サンプルホールド回路１０１は、スイッチング素子１がターンオフした後、電力変換トランス２１の２次巻線Ｔ２に流れる２次側電流ＩｓｅｃがほぼゼロになるタイミングでＴＲ端子電圧ＶＴＲをサンプルホールドすることにより、出力電圧検出信号となるＴＲ端子サンプル信号ＶＳＨを生成する。
エラーアンプ１０２は、ＴＲ端子サンプル信号ＶＳＨを、内蔵されたリファレンスレベルと比較するとともに増幅することによりフィードバック信号ＶＥＡＯを生成する。
ＶＥＡＯ低下回路１０３は、エラーアンプ１０２に接続されている。このＶＥＡＯ低下回路１０３は、フィードバック信号ＶＥＡＯと、過電圧検出回路６から出力される過電圧検出信号Ｖｆａｕｌｔとを入力とする。ＶＥＡＯ低下回路１０３は、ハイレベルの過電圧検出信号Ｖｆａｕｌｔが入力されるとフィードバック信号ＶＥＡＯを低下させる。
図３Ｂは、過電圧検出回路６の一構成例を示す図である。
過電圧検出回路６は、パルス発生回路１０６と、定電流源１０４と、スイッチ９８及び９９と、容量９７と、比較器１０８と、演算回路１０９とを備える。
スイッチ９９は、定電流源１０４と容量９７との間に接続され、２次側オン時間信号Ｖ２ｏｎによってオン及びオフが制御される。具体的には、スイッチ９９は、２次側オン時間Ｔ２ｏｎの間、オンされる。これにより、定電流源１０４によって容量９７が充電される。
パルス発生回路１０６は、２次側オン時間信号Ｖ２ｏｎの立ち上がり時のみパルスを生成する。
スイッチ９８は、パルス発生回路１０６に接続され、パルス発生回路１０６により生成されたパルスに応じて、２次側オン時間信号Ｖ２ｏｎの立ち上がり毎に導通する。また、スイッチ９８が導通することにより容量９７の電荷が放電される。
このようにして、過電圧検出回路６は、定電流源１０４の電流値に応じた傾きで上昇し、２次側オン時間信号Ｖ２ｏｎの立ち上がり毎にリセットされるレート信号ＶＲＡＭＰを生成する。
比較器１０８は、容量９７に接続され、過電圧検出レベルＶｒｅｆ１とレート信号ＶＲＡＭＰとを比較し、比較結果を示す比較信号Ｖｃｏｍｐを出力する。
演算回路１０９は、２次側オン時間信号Ｖ２ｏｎと比較信号Ｖｃｏｍｐとを入力とする。この演算回路１０９は、スイッチング素子１のスイッチング周期内で、レート信号ＶＲＡＭＰが、過電圧検出レベルＶｒｅｆ１を超えなかった場合に、ハイレベルの過電圧検出信号Ｖｆａｕｌｔを出力する。
図４は、本発明の実施の形態１に係るスイッチング電源装置１００におけるＴＲ端子又は補助巻線端子のオープン前後の各部動作波形のタイミングチャートである。
通常動作中（時刻ｔ１）にＴＲ端子オープン、又は、補助巻線端子オープンが発生すると、オープン後にもＴＲ端子には、微小な電圧波形信号が入力される。
ＴＲ端子電圧ＶＴＲの電圧レベルは、オープン前の通常動作時は、出力電圧Ｖｏに比例した値を示すが、オープン後は、補助巻線Ｔ３との正常な電流パスがあるわけではないので、電圧レベルが急激に小さくなる。
ＶＴＲの電圧レベルが小さくなると、フィードバック制御回路３は、通常動作時の重負荷時と同じように、フィードバック信号ＶＥＡＯが大きくなるように制御する。
その結果、スイッチング素子電流ピークＩＤＰが最大となることにより、スイッチング周波数ＦＯＳＣも最大となる。これにより、出力には過剰なエネルギーが供給され、２次側の出力電圧Ｖｏが急激に上昇する。
一方、ＴＲ端子電圧ＶＴＲの２次側オン時間Ｔ２ｏｎを示すパルス幅は、上記（式３）に従って、出力電圧Ｖｏが上昇するほどに小さくなるという特性があり、ＴＲ端子オープン、又は、補助巻線端子オープンの状態であってもその特性が維持される。
レート信号ＶＲＡＭＰは、通常動作時、毎周期、過電圧検出レベルＶｒｅｆ２を超えるため、比較信号Ｖｃｏｍｐは毎周期出力される。
オープン後、２次側オン時間Ｔ２ｏｎが小さくなると、レート信号ＶＲＡＭＰのピーク値が小さくなり、ついには、過電圧検出レベルＶｒｅｆ１に達しなくなる。演算回路１０９は、これを検出し、ハイレベルの過電圧検出信号Ｖｆａｕｌｔを出力する。
演算回路１０９によりハイレベルの過電圧検出信号Ｖｆａｕｌｔが出力されると、ＶＥＡＯ低下回路１０３は、フィードバック信号ＶＥＡＯを低下させる。その結果、スイッチング制御回路５は、スイッチング素子電流ピークＩＤＰとスイッチング周波数ＦＯＳＣとを軽負荷時と同様に最小値にする。これにより、出力に供給するエネルギーが最小となることにより、出力電圧Ｖｏが低下する。
図５は、フィードバック信号ＶＥＡＯと２次側オン時間Ｔ２ｏｎとの関係を示す図である。
また、過電圧検出レベルＶｒｅｆ１は、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍ１を設定する閾値である。また、図５に示す第１過電圧検出領域１５１は、スイッチング電源装置１００により過電圧と検出される領域である。
ここで、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍ１が大きいと通常動作において誤検出してしまい、出力を制限してしまう恐れがある。よって、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍ１を、通常動作の全負荷領域で取りうる２次側オン時間Ｔ２ｏｎよりも十分に小さい値に設定する。つまり、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍ１は、出力電圧Ｖｏが正常動作時規定値以内に制御されているときの２次側オン時間Ｔ２ｏｎの最小値よりも小さい。また、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍ１は、全負荷領域において一定値である。
このようにして、本発明の実施の形態１に係るスイッチング電源装置１００は、ＴＲ端子オープン、又は補助巻線Ｔ３の端子オープン時における出力電圧Ｖｏの異常上昇を抑制できる。これにより、スイッチング電源装置１００は、当該スイッチング電源装置１００、及び、２次側の負荷の破壊を防ぐことができる。
（実施の形態２）
図６は、本発明の実施の形態２に係るスイッチング電源装置１００ａの構成を示すブロック図である。
本発明の実施の形態１に係るスイッチング電源装置１００では、２次電流オンデューティ制御回路１３を備え、定電圧制御に加え、定電流制御も補助巻線Ｔ３を用いて制御していたが、本発明の実施の形態２に係るスイッチング電源装置１００ａでは、２次電流オンデューティ制御回路１３を備えず、定電圧制御のみを行う。
また、前述した実施の形態１において説明した要素に対応する要素には同一の符号を付しており、重複する説明は省略し、主に相違点を説明する。
本発明の実施の形態２に係るスイッチング電源装置１００ａは、半導体装置２３ａと、電力変換トランス２１と、出力電圧生成回路２２と、負荷２６と、補助電源生成回路１２５と、抵抗２９及び３０とを備える。また、半導体装置２３ａは、スイッチング素子１と、制御回路２０ａとを備える。
制御回路２０ａは、ＴＲ端子の電圧波形を基に、スイッチング素子１の制御端子に印加される制御信号ＶＧＡＴＥを生成して、スイッチング素子１のスイッチング動作を制御する。
制御回路２０ａは、図１に示すスイッチング制御回路５の代わりにスイッチング制御回路５ａを備える。
スイッチング制御回路５ａは、スイッチング制御回路５の構成に対して、クロック信号選択回路１２及び２次電流オンデューティ制御回路１３を備えない点がことなる。
また、発振器１０は、フィードバック制御回路３と、ＲＳラッチ回路９とに接続されている。この発振器１０は、生成した第１のクロック信号ｓｅｔ１をＲＳラッチ回路９のセット端子へ出力する。
以上により、本発明の実施の形態２に係るスイッチング電源装置１００ａは、本発明の実施の形態１に係るスイッチング電源装置１００と同様に、ＴＲ端子オープン、又は補助巻線Ｔ３の端子オープン時における出力電圧Ｖｏの異常上昇を抑制できる。これにより、スイッチング電源装置１００ａは、当該スイッチング電源装置１００ａ、及び、２次側の負荷の破壊を防ぐことができる。
（実施の形態３）
本発明の実施の形態３では、上述した実施の形態２に係るスイッチング電源装置１００ａの変形例について説明する。
図７は、本発明の実施の形態３に係るスイッチング電源装置１００ｂの構成を示すブロック図である。
以下、本発明の実施の形態３に係るスイッチング電源装置１００ｂについて図面を基に説明する。
ただし、前述した実施の形態１、及び実施の形態２において説明した要素に対応する要素には同一の符号を付しており、重複する説明は省略し、主に相違点を説明する。
本発明の実施の形態２に係るスイッチング電源装置１００ａでは、フィードバック制御回路３が、ＴＲ端子、抵抗２９及び３０を介して補助巻線Ｔ３に接続されていたが、本発明の実施の形態３に係るスイッチング電源装置１００ｂでは、フィードバック制御回路３ｂは、新たに設けられたＦＢ端子を介して、出力電圧検出回路４０に接続されている。
本発明の実施の形態３に係るスイッチング電源装置１００ｂは、実施の形態２に係るスイッチング電源装置１００ａの構成に加え、さらに、出力電圧検出回路４０を備える。また、半導体装置２３ｂに含まれる制御回路２０ｂの構成が実施の形態２と異なる。具体的には、半導体装置２３ｂは、さらに、ＦＢ端子を備える。また、フィードバック制御回路３ｂの構成が実施の形態２と異なる。
出力電圧検出回路４０は、２次側の出力電圧を直接検出する。具体的には、出力電圧検出回路４０は、フォトカプラ等を用いて出力電圧Ｖｏに応じて変化する電流信号ＩＦＢを生成し、生成した電流信号ＩＦＢをＦＢ端子に伝達する。
本発明の実施の形態３に係るスイッチング電源装置１００ｂは、半導体装置２３ｂと、電力変換トランス２１と、出力電圧生成回路２２と、負荷２６と、補助電源生成回路１２５と、抵抗２９及び３０と、出力電圧検出回路４０とを備える。また、半導体装置２３ｂは、スイッチング素子１と、制御回路２０ｂとを備える。
半導体装置２３ｂは、同一半導体基板上に形成された半導体装置（スイッチング電源用半導体装置）である。また、半導体装置２３ｂは、外部接続端子として、ＤＲＡＩＮ端子、ＶＣＣ端子、ＴＲ端子、ＦＢ端子、及びＳＯＵＲＣＥ端子の５端子を有する。
出力電圧検出回路４０は、ＦＢ端子と、２次側の出力電圧生成回路２２とに接続されている。
制御回路２０ｂは、ＴＲ端子の電圧波形、及び出力電圧検出回路４０よりＦＢ端子に入力される電流信号ＩＦＢを基に、スイッチング素子１の制御端子に印加される制御信号ＶＧＡＴＥを生成して、スイッチング素子１のスイッチング動作を制御する。
制御回路２０ｂは、レギュレータ７と、スイッチング制御回路５ａと、フィードバック制御回路３ｂと、過電圧検出回路６と、２次側オン時間信号生成回路１４と、トランスリセット検出回路４とを備える。
フィードバック制御回路３ｂは、ＦＴ端子に接続されている。このフィードバック制御回路３ｂは、出力電圧Ｖｏの電圧レベルに対応したフィードバック信号ＶＥＡＯを生成する。具体的には、フィードバック制御回路３は、ＦＢ端子に入力された電流信号ＩＦＢをフィードバック信号ＶＥＡＯに変換する。
図８は、本発明の実施の形態３に係るスイッチング電源装置１００ｂにおけるフィードバック制御回路３ｂのブロック図である。
図８に示すように、フィードバック制御回路３ｂは、Ｉ−Ｖコンバータ１２０と、エラーアンプ１０２と、ＶＥＡＯ低下回路１０３とを備える。
Ｉ−Ｖコンバータ１２０は、ＦＢ端子に接続されている。このＩ−Ｖコンバータ１２０は、出力電圧検出回路４０より検出された出力電圧Ｖｏに応じて変化する電流信号ＩＦＢを電圧信号ＶＦＢに変換し、変換した電圧信号ＶＦＢをエラーアンプ１０２に出力する。
エラーアンプ１０２は、電圧信号ＶＦＢを内蔵されたリファレンスレベルと比較するとともに増幅することによりフィードバック信号ＶＥＡＯを生成する。
ＶＥＡＯ低下回路１０３は、エラーアンプ１０２に接続されている。このＶＥＡＯ低下回路１０３は、フィードバック信号ＶＥＡＯと、過電圧検出回路６から出力される過電圧検出信号Ｖｆａｕｌｔとを入力とする。ＶＥＡＯ低下回路１０３は、ハイレベルの過電圧検出信号Ｖｆａｕｌｔが入力されるとフィードバック信号ＶＥＡＯを低下させる。
以上より、本発明の実施の形態３に係るスイッチング電源装置１００ｂは、実施の形態１及び２と同様に、ＴＲ端子オープン、又は補助巻線Ｔ３の端子オープン時における出力電圧Ｖｏの異常上昇を抑制できる。これにより、スイッチング電源装置１００ａは、当該スイッチング電源装置１００ｂ、及び、２次側の負荷の破壊を防ぐことができる。
（実施の形態４）
本発明の実施の形態４では、上述した実施の形態３に係るスイッチング電源装置１００ｂの変形例について説明する。
図９は、本発明の実施の形態４に係るスイッチング電源装置１００ｃの構成を示すブロック図である。
以下、本発明の実施の形態４に係るスイッチング電源装置１００ｃについて図面を基に説明する。
ただし、前述した実施の形態１、実施の形態２及び実施の形態３において説明した要素に対応する要素には同一の符号を付しており、重複する説明は省略し、主に相違点を説明する。
本発明の実施の形態４に係るスイッチング電源装置１００ｃは、実施の形態３に係るスイッチング電源装置１００ｂの構成に加え、さらに、容量４２を備える。また、制御回路２０ｃに含まれるスイッチング制御回路５ｃの構成が実施の形態３と異なる。具体的には、スイッチング制御回路５ｃは、スイッチング制御回路５ａに対して、発振器１０の代わりにオン信号生成回路４１を備える。
このスイッチング電源装置１００ｃは、半導体装置２３ｃと、電力変換トランス２１と、出力電圧生成回路２２と、負荷２６と、補助電源生成回路１２５と、抵抗２９及び３０と、出力電圧検出回路４０とを備える。また、半導体装置２３ｃは、スイッチング素子１と、制御回路２０ｃとを備える。
半導体装置２３ｃは、同一半導体基板上に形成された半導体装置（スイッチング電源用半導体装置）である。また、半導体装置２３ｃは、外部接続端子として、ＤＲＡＩＮ端子、ＶＣＣ端子、ＴＲ端子、ＦＢ端子、及びＳＯＵＲＣＥ端子の５端子を有する。
制御回路２０ｃは、ＴＲ端子の電圧波形、及び出力電圧検出回路４０よりＦＢ端子に入力される電流信号ＩＦＢに基づいて、スイッチング素子１の制御端子に印加される制御信号ＶＧＡＴＥを生成して、スイッチング素子１のスイッチング動作を制御する。
制御回路２０ｃは、レギュレータ７と、スイッチング制御回路５ｃと、フィードバック制御回路３ｂと、過電圧検出回路６と、２次側オン時間信号生成回路１４と、トランスリセット検出回路４とを備える。
スイッチング制御回路５ｃは、ドレイン電流検出回路２と、ドレイン電流制御回路８と、ＲＳラッチ回路９と、オン信号生成回路４１と、ドライブ回路１１とを備える。
ここでＴＲ端子には、容量４２が接続されている。これにより、ＴＲ端子の電圧波形は、補助巻線Ｔ３に発生するパルス電圧Ｖｂｉａｓに対し、抵抗２９及び容量４２によって決まる遅延時間をもつ。
トランスリセット検出回路４は、ＴＲ端子の電圧波形をモニタし、スイッチング素子１がターンオフした後、ＴＲ端子の電圧が低下して予め設定された閾値以下になったタイミングでトランスリセットパルス信号Ｖｒｅｓｅｔを生成する。
オン信号生成回路４１は、トランスリセット検出回路４とＲＳラッチ回路９とに接続されている。このオン信号生成回路４１は、トランスリセットパルス信号Ｖｒｅｓｅｔに応じて、ＲＳラッチ回路９のセット端子にパルス信号を出力する。
以上より、本発明の実施の形態４に係るスイッチング電源装置１００ｃは、ＴＲ端子に接続されている容量４２と抵抗２９とを調整することにより、スイッチング素子１のターンオンのタイミングを、スイッチング素子１がターンオフした後、補助巻線Ｔ３のパルス電圧Ｖｂｉａｓが最も低下するポイントに設定することによりゼロボルトスイッチングを実現する擬似共振型のスイッチング電源装置となっている。
また、本発明の実施の形態４に係るスイッチング電源装置１００ｃは、実施の形態１〜３と同様に、出力電圧Ｖｏの異常上昇を抑制できる。これにより、スイッチング電源装置１００ｃは、当該スイッチング電源装置１００ｃ、及び、２次側の負荷の破壊を防ぐことができる。
（実施の形態５）
本発明の実施の形態５では、上述した実施の形態１に係るスイッチング電源装置１００の変形例について説明する。
図１０は、本発明の実施の形態５に係るスイッチング電源装置１００ｄの構成を示すブロック図である。
以下、本発明の実施の形態５に係るスイッチング電源装置１００ｄについて図面を基に説明する。
ただし、前述した実施の形態１、実施の形態２、実施の形態３及び実施の形態４において説明した要素に対応する要素には同一の符号を付しており、重複する説明は省略し、主に相違点を説明する。
本発明の実施の形態５に係るスイッチング電源装置１００ｄは、実施の形態１に係るスイッチング電源装置１００に対して、制御回路２０ｄの構成が異なる。具体的には、フィードバック制御回路３ｄ及び過電圧検出回路６ｄの構成が実施の形態１と異なる。
本発明の実施の形態５に係るスイッチング電源装置１００ｄは、半導体装置２３ｄと、電力変換トランス２１と、出力電圧生成回路２２と、負荷２６と、補助電源生成回路１２５と、抵抗２９及び３０とを備える。また、半導体装置２３ｄは、スイッチング素子１と、制御回路２０ｄとを備える。
半導体装置２３ｄは、同一半導体基板上に形成された半導体装置（スイッチング電源用半導体装置）である。また、半導体装置２３ｄは、外部接続端子として、ＤＲＡＩＮ端子、ＶＣＣ端子、ＴＲ端子、及びＳＯＵＲＣＥ端子の４端子を有する。
この制御回路２０ｄは、ＴＲ端子の電圧波形を基に、スイッチング素子１の制御端子に印加される制御信号ＶＧＡＴＥを生成して、スイッチング素子１のスイッチング動作を制御する。
制御回路２０ｄは、レギュレータ７と、スイッチング制御回路５と、フィードバック制御回路３ｄと、過電圧検出回路６ｄと、２次側オン時間信号生成回路１４と、トランスリセット検出回路４とを備える。
以下、フィードバック制御回路３ｄ及び過電圧検出回路６ｄについて詳細に説明する。
図１１は、本発明の実施の形態５に係るスイッチング電源装置１００ｄにおけるフィードバック制御回路３ｄと、過電圧検出回路６ｄとの一構成例を示す図である。
図１１に示すフィードバック制御回路３ｄは、図３Ａに示すフィードバック制御回路３の構成に加え、さらに、重負荷検出回路１１０を備える。
重負荷検出回路１１０は、エラーアンプ１０２に接続されている。この重負荷検出回路１１０は、フィードバック信号ＶＥＡＯが、設定された重負荷検出レベルＶｘよりも大きくなると、ハイレベルの重負荷検出信号ＶＥＡＯ＿ｌｏｗを生成する。つまり、重負荷検出回路１１０は、補助巻線Ｔ３の電圧レベル（ＴＲ端子電圧ＶＴＲ）が、重負荷検出レベルＶｘに対応する重負荷検出電圧よりも小さくなると、ハイレベルの重負荷検出信号ＶＥＡＯ＿ｌｏｗを生成する。
過電圧検出回路６ｄは、重負荷検出回路１１０により重負荷検出信号ＶＥＡＯ＿ｌｏｗが生成され、かつ、２次側オン時間信号Ｖ２ｏｎで示される２次側オン時間Ｔ２ｏｎが、設定値（過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍ１）よりも小さくなったときにハイレベルの過電圧検出信号を生成する。
この過電圧検出回路６ｄは、パルス発生回路１０６と、定電流源１０４と、スイッチ９８、９９と、容量９７と、比較器１０８と、演算回路１０９ｄとを備える。また、図１１に示す過電圧検出回路６ｄは、図３Ｂに示す過電圧検出回路６に対して、演算回路１０９ｄの構成と、比較器１０８に入力される過電圧検出レベルＶｒｅｆ２とが異なる。
比較器１０８は、容量９７に接続され、過電圧検出レベルＶｒｅｆ２とレート信号ＶＲＡＭＰとを比較し、比較結果を示す比較信号Ｖｃｏｍｐを出力する。
演算回路１０９ｄは、２次側オン時間信号Ｖ２ｏｎと、比較信号Ｖｃｏｍｐと、重負荷検出信号ＶＥＡＯ＿ｌｏｗとを入力とする。この演算回路１０９ｄは、重負荷検出信号ＶＥＡＯ＿ｌｏｗがハイレベルかつ、スイッチング素子１のスイッチング周期内で、レート信号ＶＲＡＭＰが、過電圧検出レベルＶｒｅｆ２を超えなかった場合に、ハイレベルの過電圧検出信号Ｖｆａｕｌｔを出力する。
また、過電圧検出レベルＶｒｅｆ２は、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍ２を設定する閾値である。
前述のように、ＴＲ端子電圧ＶＴＲの電圧レベルは、通常動作時には出力電圧Ｖｏに比例した値を示すが、ＴＲ端子オープン、又は、補助巻線端子オープンが発生したオープン後には、補助巻線Ｔ３との正常な電流パスがあるわけではないので、電圧レベルが急激に小さくなる。
ＴＲ端子電圧ＶＴＲの電圧レベルが小さくなると、通常動作時の重負荷時と同様に、フィードバック信号ＶＥＡＯが大きくなるので、重負荷検出信号ＶＥＡＯ＿ｌｏｗがハイレベルとなる。
図５に示すように、本発明の実施の形態１では、フィードバック信号ＶＥＡＯにかかわらずオープン時の過電圧検出を行うので、通常動作時における過電圧検出回路の誤検出を防ぐため、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍ１は、少なくとも全負荷条件においてスイッチング電源装置がとりうる２次側オン時間の最小値よりも低く設定する必要があった。
一方、本発明の実施の形態５においては、過電圧検出回路６ｄが、フィードバック信号ＶＥＡＯが重負荷検出レベル以上のときのみ、過電圧検出信号Ｖｆａｕｌｔを生成する。
つまり、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍ２は、重負荷時においてスイッチング電源装置１００ｄがとりうる２次側オン時間の最小値よりも低く設定するだけでよくなる。つまり、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍ２は、補助巻線Ｔ３の電圧レベルが、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍ２に相当する重負荷検出電圧よりも小さいときに得られる最小の２次側オン時間Ｔ２ｏｎよりも小さい。
よって、図５のように、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍ２は、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍ１よりも大きく設定することができる。これにより、本発明の実施の形態４に係るスイッチング電源装置１００は、ＴＲ端子オープン、又は補助巻線の端子オープンによる出力電圧Ｖｏの異常上昇を早期に検出して抑制できる。よって、スイッチング電源装置１００ｄは、当該スイッチング電源装置１００ｄ、及び、２次側の負荷の破壊をより防ぐことができる。
また、図５に示す第１過電圧検出領域１５１は、実施の形態１に係るスイッチング電源装置１００により過電圧と検出される領域であり、第２過電圧検出領域１５２は、実施の形態５に係るスイッチング電源装置１００ｄにより過電圧と検出される領域である。
また、本発明の実施の形態５では、スイッチング電源装置１００ｄは、２次電流オンデューティ制御回路１３を備え、補助巻線Ｔ３の電圧パルスを用いて２次側出力電流Ｉｏを一定にする制御機能を有しているが、本発明の実施の形態２のスイッチング制御回路５ａのように、スイッチング電源装置１００ｄは、２次電流オンデューティ制御回路１３を備えなくてもよい。
（実施の形態６）
本発明の実施の形態６では、上述した実施の形態１に係るスイッチング電源装置１００の変形例について説明する。
図１２は、本発明の実施の形態６に係るスイッチング電源装置１００ｅの構成を示すブロック図である。
以下、本発明の実施の形態６に係るスイッチング電源装置１００ｅについて図面を基に説明する。
ただし、前述した実施の形態１、実施の形態２、実施の形態３、実施の形態４、及び実施の形態５において説明した要素に対応する要素には同一の符号を付しており、重複する説明は省略し、相違点を主に説明する。
本発明の実施の形態６に係るスイッチング電源装置１００ｅは、実施の形態１に係るスイッチング電源装置１００に対して、制御回路２０ｅの構成が異なる。具体的には、フィードバック制御回路３ｅ及び過電圧検出回路６ｅの構成が実施の形態１と異なる。
本発明の実施の形態６に係るスイッチング電源装置１００ｅは、半導体装置２３ｅと、電力変換トランス２１と、出力電圧生成回路２２と、負荷２６と、補助電源生成回路１２５と、抵抗２９及び３０とを備える。また、半導体装置２３ｅは、スイッチング素子１と、制御回路２０ｅとを備える。
半導体装置２３ｅは、同一半導体基板上に形成された半導体装置（スイッチング電源用半導体装置）である。また、半導体装置２３ｅは、外部接続端子として、ＤＲＡＩＮ端子、ＶＣＣ端子、ＴＲ端子、及びＳＯＵＲＣＥ端子の４端子を有する。
制御回路２０ｅは、ＴＲ端子の電圧波形を基に、スイッチング素子１の制御端子に印加される制御信号ＶＧＡＴＥを生成して、スイッチング素子１のスイッチング動作を制御する。
制御回路２０ｅは、レギュレータ７と、スイッチング制御回路５と、フィードバック制御回路３ｅと、過電圧検出回路６ｅと、２次側オン時間信号生成回路１４と、トランスリセット検出回路４とを備える。
過電圧検出回路６ｅは、制御方式（ＰＷＭ制御方式及びＰＦＭ制御方式）毎に、設定値（過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍＶ）を変化させる。なお、過電圧検出回路６ｅは、ＰＷＭ制御方式と、ＰＦＭ制御方式と、２次電流オンデューティ制御とで設定値を変化させてもよい。
以下、フィードバック制御回路３ｅ及び過電圧検出回路６ｅについて詳細に説明する。
図１３Ａは、本発明の実施の形態６に係るスイッチング電源装置におけるフィードバック制御回路３ｅの一構成例を示す図である。
図１３Ａに示すフィードバック制御回路３ｅは、図３Ａに示すフィードバック制御回路３の構成に加え、さらに、制御モード検出回路１１１を備える。
制御モード検出回路１１１は、エラーアンプ１０２に接続されている。この制御モード検出回路１１１は、フィードバック信号ＶＥＡＯと、ドレイン電流制御回路８の素子電流リファレンスレベルＶＬＩＭＩＴとを比較して、比較結果を示す制御モード信号Ｖｍｏｄｅを生成する。
図１３Ｂは、本発明の実施の形態６に係るスイッチング電源装置における過電圧検出回路６ｅの一構成例を示す図である。
図１３Ｂに示す過電圧検出回路６ｅは、図３Ｂに示す過電圧検出回路６の構成に加え、可変リファレンス回路１３０を備える。
可変リファレンス回路１３０は、制御モード検出回路１１１と、比較器１０８とに接続されている。この可変リファレンス回路１３０は、制御モード信号Ｖｍｏｄｅに応じて変化する可変過電圧検出レベルＶｒｅｆｍを生成する。
比較器１０８は、容量９７と、可変リファレンス回路１３０とに接続されている。この比較器１０８は、可変過電圧検出レベルＶｒｅｆｍとレート信号ＶＲＡＭＰとを比較し、比較結果を示す比較信号Ｖｃｏｍｐを出力する。
図１４は、本発明の実施の形態６に係るスイッチング電源装置１００ｅのフィードバック信号ＶＥＡＯと２次側オン時間Ｔ２ｏｎとの関係を示す図である。
過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍＶは、可変過電圧検出レベルＶｒｅｆｍによって設定される閾値である。図１４に示すように、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍＶは、ＰＦＭ制御領域と、ＰＷＭ制御領域とで不連続に切り替わる。また、図１４に示す第３過電圧検出領域１５３は、実施の形態６に係るスイッチング電源装置１００にｅより過電圧と検出される領域である。
具体的には、過電圧検出回路６ｅは、ＰＷＭ制御方式を用いる場合（出力電圧Ｖｏが予め設定された第１電圧レベルより高い場合）、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍＶとして第１の値を用いる。また、過電圧検出回路６ｅは、ＰＦＭ制御方式を用いる場合（出力電圧Ｖｏが第１電圧レベルより低い場合）、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍＶとして、第１の値より高い第２の値を用いる。
図１５は、本発明の実施の形態６に係るスイッチング電源装置１００ｅのフィードバック信号ＶＥＡＯと２次側オン時間Ｔ２ｏｎとの関係の別の例を示す図である。
過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍＶは、図１５に示すように、２次側オン時間Ｔ２ｏｎがフィードバック信号ＶＥＡＯに応じて変化するＰＷＭ制御領域では、フィードバック信号ＶＥＡＯに応じて、通常動作時の２次側オン時間よりも低い値をとりながら、連続的に変化する。つまり、過電圧検出回路６ｅは、スイッチング素子電流ピークＩＤＰが増加すると、過電圧検出２次側オン時間Ｔ２ｏｎｌｉｍＶを増加させる。
また、図１５に示す第４過電圧検出領域１５４は、この場合の、実施の形態６に係るスイッチング電源装置１００にｅより過電圧と検出される領域である。
このようにして、本発明の実施の形態６に係るスイッチング電源装置１００ｅは、ＴＲ端子オープン、又は補助巻線Ｔ３の端子オープン時における出力電圧Ｖｏの異常上昇を抑制できる。これにより、スイッチング電源装置１００は、当該スイッチング電源装置１００、及び、２次側の負荷の破壊を防ぐことができる。
また、本発明の実施の形態６では、スイッチング電源装置１００ｅは、２次電流オンデューティ制御回路１３を備え、補助巻線Ｔ３の電圧パルスを用いて２次側出力電流Ｉｏを一定にする制御機能を有しているが、本発明の実施の形態２のスイッチング制御回路５ａのように、スイッチング電源装置１００ｅは、２次電流オンデューティ制御回路１３を備えなくてもよい。
以上、本発明の実施の形態に係るスイッチング電源装置について説明したが、本発明は、この実施の形態に限定されるものではない。
例えば、上記説明では、負荷に応じてＰＦＭ制御とＰＷＭ制御とを切り替えるようなスイッチング電源装置について説明したが、ＰＦＭ制御、又はＰＷＭ制御どちらか一方の制御機構のみを備えたスイッチング電源装置に本発明を適用してもよい。
また、上記説明では、補助巻線Ｔ３に発生するパルス電圧Ｖｂｉａｓを、ＴＲ端子を介して、２次側出力電圧を検出するのに最適なポイントでサンプリングしてフィードバック制御するスイッチング電源装置について説明したが、補助電源生成回路１２５が生成する補助電源電圧ＶＣＣを監視してフィードバック制御するスイッチング電源装置に本発明を適用してもよい。
また、上記説明では、ＶＥＡＯ低下回路１０３は、過電圧検出信号Ｖｆａｕｌｔが入力された場合、スイッチング素子電流ピークＩＤＰとスイッチング周波数ＦＯＳＣとが最小値となりつつ発振が継続されるような制御を行っているが、例えば、ＶＥＡＯ低下回路１０３は、ラッチ回路を備え、過電圧検出信号Ｖｆａｕｌｔが入力された場合、発振を停止させてもよい。
また、上記実施の形態１〜５に係るスイッチング電源装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又はすべてを含むように１チップ化されてもよい。
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
また、本発明の実施の形態１〜５に係る、スイッチング電源装置の機能の一部又は全てを、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
また、上記実施の形態１〜５に係る、スイッチング電源装置、及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
また、上記で用いた数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本発明を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
本発明は、スイッチング電源装置、及びスイッチング電源装置を内蔵した各種電子機器に利用可能であり、特に、スイッチング電源装置に接続されている様々な負荷（装置等含む）に、過電圧がかかることを防止する過電圧保護を必要とする電子機器に有用である。
１ スイッチング素子
２ ドレイン電流検出回路
３、３ｂ、３ｄ、３ｅ フィードバック制御回路
４ トランスリセット検出回路
５、５ａ、５ｃ スイッチング制御回路
６、６ｄ、６ｅ 過電圧検出回路
７ レギュレータ
８ ドレイン電流制御回路
９ ＲＳラッチ回路
１０ 発振器
１１ ドライブ回路
１２ クロック信号選択回路
１３ ２次電流オンデューティ制御回路
１４ ２次側オン時間信号生成回路
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ 制御回路
２１ 電力変換トランス
２２ 出力電圧生成回路
２３、２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ 半導体装置
２６ 負荷
２７、２２１ 整流ダイオード
２８、２２２ 平滑コンデンサ
２９、３０ 抵抗
４０ 出力電圧検出回路
４１ オン信号生成回路
４２、９７ 容量
９８、９９ スイッチ
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ スイッチング電源装置
１０１ サンプルホールド回路
１０２ エラーアンプ
１０３ ＶＥＡＯ低下回路
１０４ 定電流源
１０６ パルス発生回路
１０８ 比較器
１０９、１０９ｄ 演算回路
１１０ 重負荷検出回路
１１１ 制御モード検出回路
１２０ Ｉ−Ｖコンバータ
１２５ 補助電源生成回路
１３０ 可変リファレンス回路
１５１ 第１過電圧検出領域
１５２ 第２過電圧検出領域
１５３ 第３過電圧検出領域
１５４ 第４過電圧検出領域
Ｄ２ｏｎ ２次電流オンデューティ
ＦＯＳＣ スイッチング周波数
ＩＤＰ スイッチング素子電流ピーク
Ｉｄｓ スイッチング素子電流
ＩＦＢ 電流信号
Ｉｏ 出力電流
Ｉｓｅｃ ２次側電流
ｓｅｔ１ 第１のクロック信号
ｓｅｔ２ 第２のクロック信号
Ｔ スイッチング周期
Ｔ１ １次巻線
Ｔ２ ２次巻線
Ｔ２ｏｎ ２次側オン時間
Ｔ２ｏｎｌｉｍ１、Ｔ２ｏｎｌｉｍ２、Ｔ２ｏｎｌｉｍＶ 過電圧検出２次側オン時間
Ｔ３ 補助巻線
Ｖｂｉａｓ パルス電圧
ＶＣＣ 補助電源電圧
ＶＣＬ 素子電流検出信号
Ｖｃｏｍｐ 比較信号
ＶＤＤ 内部回路用電源端子
ＶＥＡＯ フィードバック信号
ＶＥＡＯ＿ｌｏｗ 重負荷検出信号
Ｖｆａｕｌｔ 過電圧検出信号
ＶＦＢ 電圧信号
ＶＧＡＴＥ 制御信号
ＶＩＮ 直流電圧
ＶＬＩＭＩＴ 素子電流リファレンスレベル
Ｖｏ 出力電圧
ＶＲＡＭＰ レート信号
Ｖｒｅｆｍ 可変過電圧検出レベル
Ｖｒｅｆ１、Ｖｒｅｆ２ 過電圧検出レベル
Ｖｒｅｓｅｔ トランスリセットパルス信号
ＶＳＨ ＴＲ端子サンプル信号
ＶＴＲ ＴＲ端子電圧
Ｖｘ 重負荷検出レベル
Ｖ２ｏｎ ２次側オン時間信号

Claims (10)

  1. １次巻線と２次巻線と補助巻線とを有する電力変換トランスと、
    前記１次巻線に接続され、前記１次巻線に供給される第１の直流電圧をスイッチングするスイッチング素子と、
    前記スイッチング素子のスイッチング動作によって前記２次巻線に発生する交流電圧を第２の直流電圧に変換し、変換した前記第２の直流電圧を負荷に供給する出力電圧生成回路と、
    前記補助巻線の電圧信号を監視し、当該電圧信号の低下に応じてトランスリセット信号を生成するトランスリセット検出回路と、
    前記スイッチング素子がターンオフしてから、前記トランスリセット信号が生成されるまでの２次側オン時間を示す２次側オン時間信号を生成する２次側オン時間信号生成回路と、
    前記第２の直流電圧の電圧レベルに対応したフィードバック信号を生成するフィードバック制御回路と、
    前記フィードバック信号に応じて前記第２の直流電圧が正常動作時規定値以内になるように前記スイッチング素子のスイッチング動作を制御するスイッチング制御回路とを備えるスイッチング電源装置であって、
    前記２次側オン時間信号で示される前記２次側オン時間が、設定値よりも小さくなると過電圧検出信号を生成する過電圧検出回路を備え、
    前記設定値は、前記第２の直流電圧が前記正常動作時規定値以内に制御されているときの２次側オン時間よりも小さく、
    前記スイッチング制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記第２の直流電圧が過電圧規定値以下になるように前記スイッチング素子のスイッチング動作を制御する
    スイッチング電源装置。
  2. 前記設定値は、前記第２の直流電圧が前記正常動作時規定値以内に制御されているときの２次側オン時間の最小値よりも小さい
    請求項１記載のスイッチング電源装置。
  3. 前記設定値は一定値である
    請求項１又は２記載のスイッチング電源装置。
  4. 前記フィードバック制御回路は、前記補助巻線に接続され、前記補助巻線の電圧レベルに応じて前記フィードバック信号を生成し、
    前記フィードバック制御回路は、前記補助巻線の電圧レベルが予め設定された重負荷検出電圧よりも小さくなると、重負荷検出信号を生成する重負荷検出回路を備え、
    前記過電圧検出回路は、前記重負荷検出回路により前記重負荷検出信号が生成され、かつ、前記２次側オン時間信号で示される前記２次側オン時間が、前記設定値よりも小さくなったときに前記過電圧検出信号を生成し、
    前記設定値は、前記補助巻線の電圧レベルが重負荷検出電圧よりも小さいときに得られる最小の２次側オン時間よりも小さい
    請求項１記載のスイッチング電源装置。
  5. 前記フィードバック制御回路は、前記補助巻線に接続され、前記補助巻線の電圧レベルに応じて前記フィードバック信号を生成し、
    前記スイッチング制御回路は、２以上の制御方式で、前記負荷の大きさに応じて前記スイッチング素子のスイッチング動作を制御することにより当該負荷に供給する電力を調整するともに、当該２以上の制御方式を前記フィードバック信号に応じて切り替え、
    前記過電圧検出回路は、前記２以上の制御方式毎に、前記設定値を変化させる
    請求項１記載のスイッチング電源装置。
  6. 前記２以上の制御方式は、
    前記フィードバック信号に応じて前記第２の直流電圧が前記正常動作時規定値以内になるように前記スイッチング素子に流れる電流のピーク値を制御するＰＷＭ制御方式と、
    前記前記フィードバック信号に応じて前記第２の直流電圧が前記正常動作時規定値以内になるように前記スイッチング素子のスイッチング周波数を制御するＰＦＭ制御方式とを含み、
    前記スイッチング制御回路は、前記第２の直流電圧が予め設定された第１電圧レベルより高い場合、前記ＰＷＭ制御方式を用い、前記第２の直流電圧が前記第１電圧レベルより低い場合、前記ＰＦＭ制御方式を用い、
    前記過電圧検出回路は、前記第２の直流電圧が予め設定された第１電圧レベルより高い場合、前記設定値として第１の値を用い、前記第２の直流電圧が前記第１電圧レベルより低い場合、前記設定値として、前記第１の値より高い第２の値を用いる
    請求項５記載のスイッチング電源装置。
  7. 前記フィードバック制御回路は、前記補助巻線に接続され、前記補助巻線の電圧レベルに応じて前記フィードバック信号を生成し、
    前記スイッチング制御回路は、前記フィードバック信号に応じて、前記第２の直流電圧が前記正常動作時規定値以内になるように前記スイッチング素子に流れる電流のピーク値を制御し、
    前記過電圧検出回路は、前記ピーク値が増加すると、前記設定値を増加させる
    請求項１記載のスイッチング電源装置。
  8. 前記フィードバック制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記スイッチング素子のスイッチング周波数を低下させる
    請求項１記載のスイッチング電源装置。
  9. 前記フィードバック制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記スイッチング素子に流れる電流のピーク値を低下させる
    請求項１記載のスイッチング電源装置。
  10. 前記フィードバック制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記フィードバック信号を、前記第２の直流電圧の電圧レベルが増加した場合に当該フィードバック信号が変動する方向に変動させ、
    前記スイッチング制御回路は、前記過電圧検出回路により前記過電圧検出信号が生成された場合、前記変動された前記フィードバック信号に応じて、前記第２の直流電圧が前記過電圧規定値以下になるように前記スイッチング素子のスイッチング動作を制御する
    請求項１記載のスイッチング電源装置。
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