WO2007080777A1

WO2007080777A1 - 電源装置及びこれを備えた電子機器

Info

Publication number: WO2007080777A1
Application number: PCT/JP2006/325836
Authority: WO
Inventors: Masaki Omi; Toru Takahashi
Original assignee: Rohm Co., Ltd.
Priority date: 2006-01-10
Filing date: 2006-12-26
Publication date: 2007-07-19
Also published as: TW200733532A; US7868602B2; US20090278521A1

Abstract

　本発明に係る電源装置において、クランプ回路は、装置が起動されて以後、誤差電圧の上限値を段階的に高めていく構成とされている。このような構成とすることにより、出力電圧の立上り時間を短縮するとともに、起動時の最大電流を低減することが可能となる。

Description

明細書

電源装置及びこれを備えた電子機器

技術分野

[0001] 本発明は、入力電圧から所望の出力電圧を生成する電源装置、及び、これを備えた電子機器に関するものである。

背景技術

[0002] 従来より、熱損失が少なぐかつ、入出力較差が大きい場合に比較的効率が良い安定化電源手段の一つとして、出力トランジスタのオン Zオフ制御（デューティ制御）によってエネルギ貯蔵素子 (コンデンサやインダクタなど）を駆動することで、入力電圧力も所望の出力電圧を生成するスイッチングレギユレータが広く用いられている。

[0003] 従来の一般的なスイッチングレギユレータは、出力電圧 Voutに応じて変動する帰還電圧 Vfbと所定の参照電圧 Vrefとの差電圧を増幅する誤差増幅器を有して成り、当該誤差増幅器の出力信号 (誤差電圧 Verr)を用いて出力トランジスタのオン Zォフ制御を行う構成とされていた。より具体的に述べると、このようなスイッチングレギュレータは、上記の誤差電圧 Verrと所定のスロープ電圧 Vslp (三角波或いはランプ波 )との比較結果に応じたデューティの PWM [Pulse Width Modulation]信号を生成し、当該 PWM信号を用いて出力トランジスタのオン Zオフを制御する構成とされていた (例えば、本願出願人による特許文献 1を参照)。

[0004] また、上記従来のスイッチングレギユレータは、装置の起動時（出力電圧 Voutの過小時）における負荷への過大電流を防止する手段として、ソフトスタート回路を備えた構成とされていた。より具体的に述べると、上記ソフトスタート回路は、装置の起動後、パワーオン信号 EN (動作許可信号)のィネーブル遷移に応じて緩やかに上昇を開始するソフトスタート電圧 Vss (ソフトスタート用の比較電圧）を生成する構成とされており、 PWMコンパレータは、誤差電圧 Verr及びソフトスタート電圧 Vssのいずれか低い方と、スロープ電圧 Vslpとを比較することで、その比較結果に応じたデューティの P WM信号を生成する構成とされてヽた (図 7を参照)。

[0005] なお、本願発明に関連するその他の従来技術として、特許文献 2には、スィッチング電源制御用 ICの端子の 1つを過負荷保護用の CL端子とし、従来のソフトスタート用の CS端子に接続されていた過負荷保護回路の接続を CL端子側へ移して、内部ノィァス源のオフ（つまり OUT端子出力停止）によるラッチモードの過負荷保護を行うようにするほか、 CL端子に間欠発振モード生成用のコンパレータ等を付加し、 PW Mコンパレータに接続されているソフトスタート用の CS端子と過負荷保護用の CL端子のピン間を短絡したとき、 CL端子の前記付カ卩回路により CL端子と CS端子の電位が周期的に昇降して主スイッチング素子がスイッチング後に停止する動作を繰り返す間欠発振動作を行うようにしたスイッチング電源制御回路が開示 *提案されている。

[0006] また、特許文献 3には、入力電源と、該入力電源と出力端子との間に接続されたォンオフ可能な主スィッチと、抵抗分割回路と、一方の入力端子に基準電圧が入力され、他方の入力端子に前記抵抗分割回路によって分割された電圧が入力される差動アンプ兼コンパレータと、前記出力端子からの出力電圧または前記入力電源からの入力電圧のいずれか一方を前記抵抗分割回路に接続する切替回路と、一方の入力端子に前記差動アンプ兼コンパレータの出力が接続され、他方の入力端子に三角波発生回路の出力がそれぞれ接続された PWMコンパレータと、該 PWMコンパレータの出力に接続され、前記主スィッチにオンオフを制御する信号を出力する制御回路と、前記入力電源の電圧が所定の電圧以下の場合に前記切替回路を前記入力電源からの入力電圧を前記抵抗分割回路に接続させ、前記入力電源の電圧が所定の電圧を超えた場合に前記切替回路を前記出力端子からの出力電圧を前記抵抗分割回路に接続させる手段とを有することを特徴とする保護機能付き DC— DCコンバータが開示'提案されている。

[0007] なお、上記以外のソフトスタート技術を用いた電源装置の従来技術としては、特許文献 4などを挙げることができる。

[0008] また、従来より、高い変換効率が要求されるスイッチングレギユレータについては、整流素子のオン抵抗を極力低減すベぐ整流素子として同期整流トランジスタを用い、これを出力トランジスタに対して相補的にオン Zオフ制御する同期整流方式が採用されていた力このような同期整流方式のスイッチングレギユレータに関する従来技術としては、特許文献 5〜6などを挙げることができる。特許文献 1：特開平 7- 336999号公報

特許文献 2：特開平 9 9616号公報

特許文献 3 :特開 2004— 15881号公報

特許文献 4：特開 2003 - 324941号公報

特許文献 5：特開 2003 - 299348号公報

特許文献 6：特開 2003 - 70238号公報

発明の開示

発明が解決しょうとする課題

[0009] 確力に、上記従来のスイッチングレギユレータであれば、ソフトスタート回路を設けたことで、装置起動時における負荷への過大電流を防止することができる（図 7を参照）

[0010] し力しながら、上記従来のスイッチングレギユレータでは、装置起動後から出力トランジスタのオンデューティを徐々に増すことでスィッチ電流 Iswを抑制して!/ヽたため、負荷への過大電流を抑制し得る反面、出力電圧 Voutの立上がり時間が遅くなつていた。

[0011] また、上記従来のスイッチングレギユレータでは、起動時の最大電流（出力電圧 Vo utが安定する直前の最大電流）と安定電流（出力電圧 Voutが安定した後の定常電流)との差が大きぐ装置の起動時に不要な電力が浪費されていた。

[0012] さらに、上記したィネーブル信号 ENのィネーブル Zディセーブルを高頻度に切り替えるアプリケーション (例えば、液晶パネルを構成するバックライトの PWM輝度調整ユニット）に同期整流方式のスイッチングレギユレータを用いた場合には、先述したソフトスタート回路の動作に起因して、出力電圧 Voutの応答速度（上記の例では、 L EDバックライトのオン Zオフ周波数）が低減されるおそれもあった。

[0013] 上記課題について、図 8を参照しながら詳細に説明する。図 8は、従来のソフトスタート動作に起因する出力電圧 Voutの応答速度低減を説明するための図である。なお、図 8の縦軸には、それぞれ、ィネーブル信号 EN、出力電圧 Vout、スィッチ電圧 Vsw (出力トランジスタと同期整流トランジスタとの接続ノードに現れる電圧）、並びに、スィッチ電流 Isw (上記接続ノードに流れる電流）の挙動（電圧波形或いは電流波形)を模式的に示しており、横軸には、時間 tの経過を示している。

[0014] 先述してきたように、ソフトスタート動作とは、出力トランジスタのオン時間を短ぐォフ時間を長くすることで、装置の起動時における過大電流を抑制する機能である。逆に言えば、ソフトスタート期間中、出力トランジスタに対して相補的に駆動される同期整流トランジスタのオフ時間は短くなり、オン時間は長くなる。

[0015] ここで、出力電圧 Voutがスィッチ電圧 Vswよりも低い初回起動時には、負荷からの逆流電流が問題となることはない。しかし、出力電圧 Voutがスィッチ電圧 Vswよりも高くなつているときの起動時については、負荷からの逆流電流が生じて、出力電圧 V outがー且スィッチ電圧 Vsw付近までドロップするおそれがある。その結果、出力電圧 Voutが所望値に復帰するまでの立上がり時間が長くなり、延いては、ィネーブル信号 ENに対する出力電圧 Voutの応答速度低下が招かれていた。

[0016] 本発明は、上記の問題点に鑑み、出力電圧の立上がり時間を短縮するとともに、起動時の最大電流を低減することが可能な電源装置、及び、これを備えた電子機器を提供することを目的とする。

課題を解決するための手段

[0017] 上記目的を達成するために、本発明に係る電源装置は、そのオン Zオフ制御に応じて入力電圧から出力電圧を生成する出力トランジスタと;前記出力電圧に応じた帰還電圧と所定の参照電圧との差分を増幅して誤差電圧を生成する誤差増幅器と；前記誤差電圧の上限値を設定するクランプ回路と;装置の起動とともに上昇を開始するソフトスタート用の比較電圧を生成するソフトスタート回路と;前記誤差電圧及び前記ソフトスタート用の比較電圧のいずれか低い方と、所定のスロープ電圧とを比較することで、その比較結果に応じたデューティの PWM信号を生成する PWMコンパレータと；前記 PWM信号を用いて前記出力トランジスタのオン Zオフ制御を行う手段と；を有して成る電源装置であって、前記クランプ回路は、装置が起動されて以後、前記誤差電圧の上限値を段階的に高めていく構成 (第 1の構成)とされている。

[0018] なお、上記第 1の構成から成る電源装置において、前記クランプ回路は、前記ソフトスタート用の比較電圧を監視し、その電圧値が上昇するにつれて、前記誤差電圧の上限値を段階的に高めていく構成 (第 2の構成）にするとよい。 [0019] また、上記第 1の構成力も成る電源装置において、前記クランプ回路は、ソフトスタート開始力もの経過時間を監視し、所定の時間に達すると、前記誤差電圧の上限値を段階的に高めて、く構成 (第 3の構成）にしてもょ、。

[0020] また、上記第 1〜第 3いずれかの構成から成る電源装置は、一端が前記入力電圧の印加端に接続され、他端が前記出力トランジスタの一端に接続されるインダクタと；アノードが前記出力トランジスタの一端に接続され、力ソードが前記出力電圧の引出端に接続されるダイオードと;一端が前記出力電圧の引出端に接続され、他端が基準電圧の印加端に接続される容量と;を有して成り、前記入力電圧を昇圧して前記出力電圧を生成する構成 (第 4の構成）にするとよい。

[0021] また、上記目的を達成すベぐ本発明に係る電源装置は、互いに相補的なオン Z オフ制御に応じて入力電圧力所望の出力電圧を生成する出力トランジスタ及び同期整流トランジスタと;前記出力電圧に応じた帰還電圧と所定の参照電圧との差分を増幅して誤差電圧を生成する誤差増幅器と;ィネーブル信号の遷移に応じて上昇を開始するソフトスタート用比較電圧を生成するソフトスタート回路と;前記誤差電圧及び前記ソフトスタート用比較電圧の、ずれか低!、方と、所定のスロープ電圧とを比較することで、その比較結果に応じたデューティの PWM信号を生成する PWMコンパレータと;前記 PWM信号を用いて前記出力トランジスタ及び前記同期整流トランジスタのオン Zオフ制御を行う手段と；を有して成る構成 (第 5の構成）とされて、る。

[0022] なお、上記第 5の構成力も成る電源装置は、前記イネ一ブル信号の遷移毎に、前記参照電圧が立ち上がっているか否かを検出する参照電圧検出回路と;前記参照電圧検出回路にて前記参照電圧が立ち上がつている旨の検出結果が得られる毎に、前記出力電圧が所定の閾値に達しているか否かを検出する出力電圧検出回路と；前記出力電圧検出回路にて前記出力電圧が所定の閾値に達している旨の検出結果が得られたときには、前記ソフトスタート回路から前記 PWMコンパレータに対する前記ソフトスタート用比較電圧の伝達経路を遮断するソフトスタート遮断回路と;を有して成る構成 (第 6の構成）にするとよ、。

[0023] また、上記第 5または第 6の構成力も成る電源装置は、前記誤差電圧の上限値を設定する手段であって、前記イネ一ブル信号が遷移されて以後に、前記誤差電圧の上限値を段階的に高めて、くクランプ回路を有して成る構成 (第 7の構成）にするとよヽ

[0024] また、上記第 7の構成力も成る電源装置において、前記クランプ回路は、前記ソフトスタート用比較電圧を監視し、その電圧値が上昇するにつれて、前記誤差電圧の上限値を段階的に高めていく構成 (第 8の構成）にするとよい。

[0025] 或いは、上記第 7の構成から成る電源装置において、前記クランプ回路は、ソフトスタート開始からの経過時間を監視し、所定の時間に達すると、前記誤差電圧の上限値を段階的に高めていく構成 (第 9の構成）にするとよい。

[0026] また、上記第 5〜第 9 、ずれかの構成から成る電源装置は、一端が前記入力電圧の印加端に接続され、他端が前記出力トランジスタと前記同期整流トランジスタとの接続ノードに接続されるインダクタと;一端が前記出力電圧の引出端に接続され、他端が基準電圧の印加端に接続される容量と；を有して成り、前記入力電圧を昇圧して前記出力電圧を生成する構成 (第 10の構成）にするとよい。

[0027] また、上記目的を達成すベぐ本発明に係る電源装置は、そのオン Zオフ制御に応じて入力電圧から所望の出力電圧を生成する出力トランジスタと;前記出力電圧に応じた帰還電圧と所定の参照電圧との差分を増幅して誤差電圧を生成する誤差増幅器と;ィネーブル信号の遷移に応じて上昇を開始するソフトスタート用比較電圧を生成するソフトスタート回路と；前記誤差電圧及び前記ソフトスタート用比較電圧のヽずれか低!、方と所定のスロープ電圧とを比較することで、その比較結果に応じたデュ一ティの PWM信号を生成する PWMコンパレータと；前記 PWM信号を用いて前記出力トランジスタのオン Zオフ制御を行う手段と；を有して成る構成 (第 11の構成）とされている。

[0028] なお、上記第 11の構成力成る電源装置は、前記イネ一ブル信号の遷移毎に、前記参照電圧が立ち上がっているか否かを検出する参照電圧検出回路と;前記参照電圧検出回路にて前記参照電圧が立ち上がつている旨の検出結果が得られる毎に、前記出力電圧が所定の閾値に達しているか否かを検出する出力電圧検出回路と；前記出力電圧検出回路にて前記出力電圧が所定の閾値に達している旨の検出結果が得られたときには前記ソフトスタート回路力前記 PWMコンパレータに対する前記ソフトスタート用比較電圧の伝達経路を遮断するソフトスタート遮断回路と;を有して成る構成 (第 12の構成）にするとよい。

[0029] また、上記第 11または第 12の構成から成る電源装置は、前記誤差電圧の上限値を設定する手段であって、前記イネ一ブル信号が遷移されて以後に、前記誤差電圧の上限値を段階的に高めていくクランプ回路を有して成る構成 (第 13の構成）にするとよい。

[0030] また、上記第 13の構成力も成る電源装置において、前記クランプ回路は、前記ソフトスタート用比較電圧を監視し、その電圧値が上昇するにつれて、前記誤差電圧の上限値を段階的に高めていく構成 (第 14の構成）にするとよい。

[0031] 或いは、上記第 13の構成力も成る電源装置において、前記クランプ回路は、ソフトスタート開始力の経過時間を監視し、所定の時間に達すると、前記誤差電圧の上限値を段階的に高めていく構成 (第 15の構成）にするとよい。

[0032] また、上記第 11〜第 15いずれかの構成から成る電源装置は、一端が前記入力電圧の印加端に接続され、他端が前記出力トランジスタの一端に接続されるインダクタと;アノードが前記出力トランジスタの一端に接続され、力ソードが前記出力電圧の引出端に接続されるダイオードと;一端が前記出力電圧の引出端に接続され、他端が基準電圧の印加端に接続される容量と;を有して成り、前記入力電圧を昇圧して前記出力電圧を生成する構成 (第 16の構成）にするとよい。

[0033] また、本発明に係る電子機器は、機器の電源であるバッテリと、前記バッテリの出力変換手段である電源装置と、前記電源装置により駆動される負荷回路と、を有して成る電子機器であって、前記電源装置として、上記第 1〜第 16いずれかの構成から成る電源装置を備えた構成 (第 17の構成)とされている。

発明の効果

[0034] 本発明によれば、出力電圧の立上がり時間を短縮するとともに、起動時の最大電流を低減することが可能となる。

図面の簡単な説明

[0035] [図 1]は、本発明に係る携帯電話端末の一実施形態を示すブロック図である。

[図 2]は、 DCZDCコンバータ 20の第 1構成例を示す回路図である。 [図 3]は、起動電流抑制制御を説明するための図である。

[図 4]は、 DC/DCコンバータ 20の第 2構成例を示す回路図である。

[図 5]は、ソフトスタート遮断制御を説明するための図である。

圆 6A]は、クランプ回路 214の一変形例を説明するための図である。

圆 6B]は、クランプ回路 214の一変形例の動作を説明するための図である。

[図 7]は、従来のソフトスタート動作を説明するための図である。

[図 8]は、出力電圧 Voutの応答速度低減を説明するための図である。符号の説明

10 バッテリ

20 DCZDCコンバータ（スイッチングレギユレータ）

30 TFT液晶パネル

21、 21 ' スイッチング電源 IC

211、 211 ' スィッチ駆動回路

212 出力帰還回路

213 位相補償回路

214 クランプ回路

215 ソフトスタート回路

216 参照電圧検出回路

217 出力電圧検出回路

218 ソフトスタート遮断回路

N1〜N6 Nチャネル型電界効果トランジスタ

PI Pチャネル型電界効果トランジスタ

Ql pnp型バイポーラトランジスタ

R1〜R11 抵抗

C1〜C3 容量

AMP 増幅器

OSC 発振器

ADD 加算器 PCMP PWMコンパレータ

FF、 FF1 RSフリップフロップ

FF2 Dフリップフロップ

ERR 誤差増幅器

El 直流電圧源

II 定電流源

BUF1〜： BUF2 ノッファ

INV、 INV1〜INV3 インバータ

SW スィッチ

Tl、Tla、Tlb、T2 外部端子

Lex インダクタ (外付け）

Dex ダイオード（外付け）

Cex コンデンサ（外付け）

Rex 抵抗 (外付け）

発明を実施するための最良の形態

[0037] 以下では、携帯電話端末に搭載され、ノッテリの出力電圧を変換して端末各部 (例えば TFT[Thin Film Transistor]液晶パネル）の駆動電圧を生成する DCZDCコンバータに本発明を適用した場合を例に挙げて説明を行う。

[0038] 図 1は、本発明に係る携帯電話端末の一実施形態を示すブロック図（特に、 TFT液晶パネルへの電源系部分)である。本図に示すように、本実施形態の携帯電話端末は、装置電源であるノッテリ 10と、ノッテリ 10の出力変換手段である DCZDCコンパータ 20と、携帯電話端末の表示手段である TFT液晶パネル 30と、を有して成る。なお、本図には明示されていないが、本実施形態の携帯電話端末は、上記構成要素のほか、その本質機能 (通信機能など)を実現する手段として、送受信回路部、スピ一力部、マイク部、表示部、操作部、メモリ部など、を当然に有して成る。

[0039] DCZDCコンバータ 20は、バッテリ 10から印加される入力電圧 Vinから一定の出力電圧 Voutを生成し、該出力電圧 Voutを TFT液晶パネル 30 (特に、そのバックライト）に供給する。 [0040] まず、 DCZDCコンバータ 20の第 1構成例について図 2を参照しながら説明する。

[0041] 図 2は、 DCZDCコンバータ 20の第 1構成例を示す回路図（一部にブロック図を含む)である。

[0042] 本図に示すように、本構成例の DCZDCコンバータ 20は、スイッチング電源 IC21 のほか、外付けのインダクタ Lex、ダイオード Dex (ショットキーバリアダイオード）、容量 Cex、及び、抵抗 Rexを有して成る昇圧型スイッチングレギユレータ（チヨッパ型レギユレータ）であり、 TFT液晶パネル 30のバックライトを構成する発光ダイオード列（以下、 LED [Light Emitting Diode]列と呼ぶ）の駆動電圧として、出力電圧 Voutを供給する手段である。

[0043] スイッチング電源 IC21は、回路ブロック的に見ると、スィッチ駆動回路 211と、出力帰還回路 212と、位相補償回路 213と、クランプ回路 214と、ソフトスタート回路 215と、を有するほか、外部との電気的な接続手段として、外部端子 T1〜T2を有して成る。なお、スイッチング電源 IC21には、上記した回路ブロックのほ力、その他の保護回路ブロック (低入力誤動作防止回路や熱保護回路など)を適宜組み込んでも構わない。

[0044] スィッチ駆動回路 211は、 Νチャネル型電界効果トランジスタ N1と、抵抗 R1と、増幅器 AMPと、発振器 OSCと、加算器 ADDと、 PWMコンパレータ PCMPと、リセット優先型 RSフリップフロップ FFと、ノッファ BUF1と、を有して成る。

[0045] 出力帰還回路 212は、誤差増幅器 ERRと、直流電圧源 E1 (周囲温度の変化に依らないバンドギャップ電源回路など）と、を有して成る。

[0046] 位相補償回路 213は、容量 C1と、抵抗 R2と、を有して成る。

[0047] クランプ回路 214は、 Nチャネル型電界効果トランジスタ N2〜N3と、抵抗 R3〜R6 と、ノッファ BUF2と、を有して成る。

[0048] ソフトスタート回路 215は、 Nチャネル型電界効果トランジスタ N4と、定電流源 IIと、容量 C2と、インバータ INVと、を有して成る。

[0049] 次に、上記した各回路要素間の接続関係について説明する。

[0050] スィッチ駆動回路 211において、トランジスタ N1のドレインは、外部端子 T1に接続されている。トランジスタ N1のソースは、抵抗 R1 (数十 [πι Ω ])を介して接地される一方、増幅器 AMPの入力端にも接続されている。加算器 ADDの一入力端は、増幅器 AMPの出力端に接続されており、他入力端は、発振器 OSCの第 1出力端 (三角波電圧出力端）に接続されている。 PWMコンパレータ PCMPの非反転入力端（+ )は、加算器 ADDの出力端に接続されている。 RSフリップフロップ FFのセット入力端 (S )は、発振器 OSCの第 2出力端 (クロック出力端）に接続されている。 RSフリップフロップ FFのリセット入力端 (R)は、 PWMコンパレータ PCMPの出力端に接続されている。 RSフリップフロップ FFの出力端（Q)は、バッファ BUF1を介して、トランジスタ N1のゲートに接続されている。

[0051] 出力帰還回路 212において、誤差増幅器 ERRの反転入力端（一）は、外部端子 T 2に接続されている。誤差増幅器 ERRの非反転入力端（+ )は、直流電圧源 E1の正極端に接続されている。直流電圧源 E1の負極端は接地されている。誤差増幅器 ER Rの出力端は、 PWMコンパレータ PCMPの第 1反転入力端（一）に接続されている。

[0052] 位相補償回路 213において、容量 C1の一端は、誤差増幅器 ERRの出力端に接続されている。容量 C1の他端は、抵抗 R2を介して接地されている。

[0053] クランプ回路 214にお、て、抵抗 R3の一端は、電源ラインに接続されて、る。抵抗 R3の他端は、ノッファ BUF2を介して誤差増幅器 ERRの出力端に接続される一方、抵抗 R4、 R5の各一端にも接続されている。抵抗 R4の他端は接地されている。抵抗 R5の他端は、トランジスタ N2のドレインに接続されている。トランジスタ N2のソースは接地されている。トランジスタ N2のゲートは、抵抗 R6を介して電源ラインに接続される一方、トランジスタ N3のドレインにも接続されている。トランジスタ N3のソースは接地されている。

[0054] ソフトスタート回路 215において、定電流源 IIの一端は、電源ラインに接続されている。定電流源 IIの他端は、 PWMコンパレータ PCMPの第 2反転入力端（一）に接続される一方、容量 C2の一端、トランジスタ N3のゲート、及び、トランジスタ N4のドレインにも各々接続されてヽる。容量 C2の他端とトランジスタ N4のソースは、ずれも接地されている。トランジスタ N4のゲートは、インバータ INVを介して、パワーオン信号 ENの印加端に接続されてヽる。

[0055] 外部端子 T1は、スイッチング電源 IC21の外部において、インダクタ Lex (数十 [ H])を介してバッテリ 10の出力端 (入力電圧 Vin)に接続される一方、ダイオード Dex のアノードにも接続されている。ダイオード Dexの力ソードは、容量 Cex (数 [ /z F])を介して接地される一方、出力電圧 Voutの引出端として、 TFT液晶パネル 30のバックライトを構成する LED列のアノードにも接続されている。 LED列の力ソードは、抵抗 R exを介して接地される一方、スイッチング電源 IC21の外部端子 T2にも接続されてヽる。

[0056] 上記構成から成る DCZDCコンバータ 20の基本動作 (直流 Z直流変換動作）について、詳細な説明を行う。

[0057] スィッチ駆動回路 211において、トランジスタ N1は、 RSフリップフロップ FFの出力信号 (ゲート信号 Sg)に応じてオン Zオフ制御される出力トランジスタである。

[0058] トランジスタ N1がオン状態にされると、インダクタ Lexにはトランジスタ N1を介して接地端に向けたスィッチ電流 Iswが流れ、その電気工ネルギが蓄えられる。なお、トランジスタ N1のオン期間において、すでに容量 Cexに電荷が蓄積されていた場合、負荷である LED列には、容量 Cex力もの電流が流れることになる。また、このとき、外部端子 T1の電位は、トランジスタ N1を介して、ほぼ接地電位まで低下するため、ダイォード Dexは逆バイアス状態となり、容量 Cexからトランジスタ N 1に向けて電流が流れ込むことはない。

[0059] 一方、トランジスタ N1がオフ状態にされると、インダクタ Lexに生じた逆起電圧によつて、そこに蓄積されていた電気工ネルギが放出される。このとき、ダイオード Dexは順バイアス状態となるため、ダイオード Dexを介して流れる電流は、負荷である LED 列に流れ込むとともに、容量 Cexを介して接地端にも流れ込み、容量 Cexを充電することになる。上記の動作が繰り返されることによって、負荷である LED列には、容量 Cexによって昇圧され、かつ、平滑された直流出力が供給される。

[0060] このように、本実施形態のスイッチング電源 IC21は、トランジスタ N1のオン Zオフ制御によってエネルギ貯蔵素子であるインダクタ Lexを駆動することにより、入力電圧 Vinを昇圧して出力電圧 Voutを生成するチヨツバ型昇圧回路の一構成要素として機能するものである。

[0061] なお、本実施形態のスイッチング電源 IC21は、 LED列の PWM輝度調整を実現すベぐパワーオン信号 EN (昇圧動作許可信号)のィネーブル Zディセーブルに応じて、昇圧動作の可否が制御される構成とされている。

[0062] 次に、上記構成力成る DCZDCコンバータ 20の出力帰還制御について、詳細な説明を行う。

[0063] 出力帰還回路 212において、誤差増幅器 ERRは、抵抗 Rexの一端から引き出される帰還電圧 Vfb (出力電圧 Voutの実際値に相当）と、直流電圧源 E1で生成される参照電圧 Vref (出力電圧 Voutの目標設定値に相当）との差分を増幅して誤差電圧 Verrを生成する。すなわち、誤差電圧 Verrの電圧レベルは、出力電圧 Voutがその目標設定値よりも低いほど高レベルとなる。

[0064] 一方、スィッチ駆動回路 211において、 PWMコンパレータ PCMPは、第 1反転入力端（一）に印加される誤差電圧 Verr及び第 2反転入力端（一）に印加されるソフトスタート電圧 Vssのいずれか低い方と、非反転入力端子（+ )に印加されるスロープ電圧 Vslp (発振器 OSCの基準三角波電圧（三角波或、はランプ波）と増幅器 AMPの出力電圧とを足し合わせた加算器 ADDの出力電圧）と、を比較することで、その比較結果に応じたデューティの PWM信号を生成する。すなわち、 PWM信号の論理は、誤差電圧 Verr及びソフトスタート電圧 Vssの!、ずれか低!、方がスロープ電圧 Vslp よりも高ければローレベルとなり、低ければハイレベルとなる。

[0065] なお、 PWM信号のオンデューティ（単位期間に占めるトランジスタ N1のオン期間の比）は、誤差電圧 Verr及びソフトスタート電圧 Vssのいずれか低い方とスロープ電圧 Vslpとの相対的な高低に応じて逐次変動する。

[0066] 上記の PWM信号（RSフリップフロップ FFのリセット信号）がローレベルとされて!/、る間、トランジスタ N1のゲート信号 Sgは、 RSフリップフロップ FFのセット端子（S)に印加されるクロック信号 CLK (数百 [kHz]〜数 [MHz] )の立上がりでハイレベルに保持される。従って、トランジスタ N1はオン状態とされる。一方、 PWM信号がハイレべルとされている間は、クロック信号 CLKに関係なくゲート信号 Sgがローレベルに保持される。従って、トランジスタ N1はオフ状態とされる。

[0067] このように、ピークカレントモード制御方式の DCZDCコンバータ 20では、出力電圧 Voutのモニタ結果だけでなぐトランジスタ N1に流れるスィッチ電流 Iswのモニタ結果に基づいて、トランジスタ N1の駆動制御が行われる。従って、本実施形態の DC ZDCコンバータ 20であれば、急峻な負荷変動に誤差電圧 Verrが追従できなくても、トランジスタ N1に流れるスィッチ電流 Iswのモニタ結果に応じてトランジスタ N1を直接駆動制御することができるので、出力電圧 Voutの変動を効果的に抑えることが可能となる。すなわち、本実施形態の DCZDCコンバータ 20であれば、容量 Cexを大容量化する必要がな、ので、不要なコストアップや容量 Cexの大型化を回避することちでさる。

[0068] 次に、上記構成から成る DCZDCコンバータ 20のソフトスタート制御について、詳細な説明を行う。

[0069] DCZDCコンバータ 20の起動直後には、出力電圧 Voutがゼロであるため、誤差電圧 Verrが極めて大きくなる。従って、当該誤差電圧 Verrとスロープ電圧 Vslpとの比較結果に応じて PWM信号を生成すると、そのデューティが過大となって、負荷やインダクタ Lexに過大な電流が流れてしまうことになる。

[0070] そこで、本実施形態の DCZDCコンバータ 20は、先述したように、誤差電圧 Verrとは別に、ソフトスタート電圧 Vssを PWMコンパレータ PCMPに入力しておき、ソフトスタート電圧 Vssが誤差電圧 Verrよりも低いときには、誤差電圧 Verrに依ることなぐより低いソフトスタート電圧 Vssとスロープ電圧 Vslpとの比較結果に応じて PWM信号のデューティを決定する構成とされて、る。

[0071] なお、本実施形態のソフトスタート回路 215は、パワーオン信号 ENのィネーブル遷移 (ノヽィレベル遷移）に応じて容量 C2の放電手段であるトランジスタ N4をオフとし、定電流源 Πから容量 C2に所定の定電流を流し込むことで、装置の起動後から緩やかに上昇を開始するソフトスタート電圧 Vssを生成する構成とされている。

[0072] このように、ソフトスタート回路 215を備えた構成であれば、装置の起動時における負荷やインダクタ Lexへの過大電流を防止することが可能となる。

[0073] 次に、本発明の特徴的動作であるソフトスタート期間中の起動電流抑制制御 (誤差電圧 Verrの多段クランプ制御）について、先出の図 2に加えて、図 3を参照しながら、詳細な説明を行う。

[0074] 図 3は、起動電流抑制制御を説明するための図である。なお、図 3の縦軸には、それぞれ、パワーオン信号 EN、誤差電圧 Verr、スロープ電圧 Vslp、ソフトスタート電圧 Vss、ゲート信号 Sg、出力電圧 Vout、並びに、スィッチ電流 Iswの挙動（電圧波形或いは電流波形)を模式的に示しており、横軸には、時間 tの経過を示している。また、図 3において、実線は本発明適用時における挙動を示しており、一点鎖線は従来の挙動 (すなわち、先出の図 7と同様に、多段クランプ制御を行わない場合の挙動)を参考までに示している。

[0075] 時刻 tlにお!/、て、パワーオン信号 ENがィネーブル（ノヽィレベル）に遷移されると、ソフトスタート回路 215では、トランジスタ N4がオフとされ、ソフトスタート電圧 Vssの上昇が開始される。一方、クランプ回路 214では、ソフトスタート電圧 Vssがトランジスタ N3のオン電圧（トランジスタ N3をオフ状態力オン状態へ遷移するために必要な閾値電圧）に達するまで、トランジスタ N3がオフ状態に維持され、延いては、トランジスタ N2がオン状態に維持される。

[0076] 従って、誤差電圧 Verrの上限値 Vlmtは、抵抗 R3と抵抗 R4、 R5から成る抵抗分割回路によって、通常時の第 1上限値 Vlmtlよりも低い第 2上限値 Vlmt2に設定され、誤差電圧 Verrは、ソフトスタート電圧 Vssがトランジスタ N3のオン電圧に達するまでの間、第 2上限値 Vlmt2に維持されることになる。

[0077] なお、時刻 tlにてパワーオン信号 ENがイネ一ブルに遷移されて以後、時刻 t2にてソフトスタート電圧 Vssが第 2上限値 Vlmt2に維持された誤差電圧 Verrに達するまでの間、 PWMコンパレータ PCMPは、誤差電圧 Verrに依ることなぐより低いソフトスタート電圧 Vssとスロープ電圧 Vslpとの比較結果に応じて PWM信号のデューティを決定する。

[0078] また、時刻 t2において、ソフトスタート電圧 Vssが第 2上限値 Vlmt2に維持された誤差電圧 Verrに達すると、それ以後、時刻 t3にて再び誤差電圧 Verr力 Sソフトスタート電圧 Vssを上回るまでの間、 PWMコンパレータ PCMPは、ソフトスタート電圧 Vssに依ることなぐより低、第 2上限値 Vlmt2に維持された誤差電圧 Verrとスロープ電圧 Vslpとの比較結果に応じて PWM信号のデューティを決定する。

[0079] 従って、時刻 t2〜t3の期間中における PWM信号のデューティは、多段クランプ制御を行わない構成に比べて小さくなり、延いては、スィッチ電流 Iswも低減される。 [0080] 一方、時刻 tlにて、ソフトスタート電圧 Vssの上昇が開始されて以後、ソフトスタート電圧 Vssがトランジスタ N3のオン電圧に達すると、クランプ回路 214では、トランジスタ N3がオン状態に遷移され、延いては、トランジスタ N2がオフ状態に遷移される。従つて、その時点で第 2上限値 Vlmt2によるクランプは解除され、誤差電圧 Verrの上限値 Vlmtは、抵抗 R3、 R4のみ力も成る抵抗分割回路によって、第 1上限値 Vlmtl に設定される。これにより、誤差電圧 Verrは、帰還電圧 Vfbに応じた電圧値まで、再び上昇を開始することになる。

[0081] そして、時刻 t3にて、誤差電圧 Verrがソフトスタート電圧 Vssに達すると、 PWMコンパレータ PCMPは、誤差電圧 Verrに依ることなぐより低いソフトスタート電圧 Vssとスロープ電圧 Vslpとの比較結果に応じて PWM信号のデューティを決定することになる。

[0082] その後、出力電圧 Voutがその目標設定値に近付いて、誤差電圧 Verrが下降に転じ、時刻 t4においてソフトスタート電圧 Vssを下回ると、 PWMコンパレータ PCMPは、ソフトスタート電圧 Vssに依ることなぐより低い誤差電圧 Verrとスロープ電圧 Vslpとの比較結果に応じて PWM信号のデューティを決定することになる。すなわち、この時点において、ソフトスタート期間が終了される。

[0083] 上記したように、本実施形態のクランプ回路 214は、装置が起動されて以後、誤差電圧 Verrの上限値 Vlmtを段階的に高めて、く構成とされて！/、る。

[0084] このような構成とすることにより、誤差電圧 Verrの上限値 Vlmtに応じてスィッチ電流 Iswの過電流リミット値を適宜制御することができるので、図 3に示すように、起動時の最大電流（出力電圧 Voutが安定する直前の最大電流）と安定電流（出力電圧 Vo utが安定した後の定常電流）との差を縮小することが可能となる。

[0085] 従って、本実施形態の DCZDCコンバータ 20であれば、装置起動時の不要な電力の浪費を低減することが可能となる。また、本実施形態の DCZDCコンバータ 20 であれば、ソフトスタート電圧 Vssの立上がりを早めて、出力電圧 Voutの立上がり時間を短縮することも可能となる。

[0086] また、本実施形態のクランプ回路 214は、ソフトスタート電圧 Vssを監視し、その電圧値が上昇するにつれて、誤差電圧 Verrの上限値 Vlmtを段階的に高めていく構成とされている。このような構成とすることにより、回路規模の増大を最小限に抑えながら、上記した多段クランプ制御を実現することが可能となる。

[0087] 次に、 DC/DCコンバータ 20の第 2構成例について図 4を参照しながら説明する。

[0088] 図 4は、 DCZDCコンバータ 20の第 2構成例を示す回路図（一部にブロック図を含む)である。

[0089] 本図に示すように、本実施形態の DCZDCコンバータ 20は、スイッチング電源 IC2 1 'のほか、外付けのインダクタ Lex、容量 Cex、及び、抵抗 Rexを有して成る昇圧型スイッチングレギユレータ（チヨッパ型レギユレータ）であり、 TFT液晶パネル 30のバックライトを構成する LED列の駆動電圧として、出力電圧 Voutを供給する手段である

[0090] スイッチング電源 IC21 'は、回路ブロック的に見ると、スィッチ駆動回路 211 'と、出力帰還回路 212と、位相補償回路 213と、クランプ回路 214と、ソフトスタート回路 21 5と、参照電圧検出回路 216と、出力電圧検出回路 217と、ソフトスタート遮断回路 2 18と、を有するほか、外部との電気的な接続手段として、外部端子 Tla、 Tlb、 T2を有して成る。なお、スイッチング電源 IC21 'には、上記した回路ブロックのほ力その他の保護回路ブロック (低入力誤動作防止回路や熱保護回路など)を適宜組み込んでも構わない。

[0091] スィッチ駆動回路 211，は、 Ρチャネル型電界効果トランジスタ P1と、 Νチャネル型電界効果トランジスタ N1と、抵抗 R1と、増幅器 AMPと、発振器 OSCと、加算器 AD Dと、 PWMコンパレータ PCMPと、リセット優先型の RSフリップフロップ FF

1と、インバータ INV1と、ノッファ BUF1と、を有して成る。

[0092] 出力帰還回路 212、位相補償回路 213、クランプ回路 214、及び、ソフトスタート回路 215の各回路要素は、先述の第 1構成例と同様である。

[0093] 参照電圧検出回路 216は、 Nチャネル型電界効果トランジスタ N5と、 pnp型バイポーラトランジスタ Q1と、抵抗 R7〜R8と、容量 C3と、インバータ INV2と、を有して成る

[0094] 出力電圧検出回路 217は、 Nチャネル型電界効果トランジスタ N6と、抵抗 R9〜R1 1と、 Dフリップフロップ FF2と、インバータ INV3と、を有して成る。 [0095] ソフトスタート遮断回路 218は、ソフトスタート電圧 Vssの遮断手段として、スィッチ S Wを有して成る。

[0096] 次に、上記した各回路要素間の接続関係について説明する。

[0097] スィッチ駆動回路 211 'において、トランジスタ P1のドレインは、外部端子 Tibに接続されている。トランジスタ P1のソースは、外部端子 Tlaに接続されている。トランジスタ N1のドレインは、外部端子 Tlaに接続されている。トランジスタ N1のソースは、抵抗 R1 (数十 [m Ω ] )を介して接地される一方、増幅器 AMPの入力端にも接続されている。加算器 ADDの一入力端は、増幅器 AMPの出力端に接続されており、他入力端は、発振器 OSCの第 1出力端 (三角波電圧出力端）に接続されている。 PWMコンパレータ PCMPの非反転入力端（ + )は加算器 ADDの出力端に接続されて、る。 RSフリップフロップ FF1のセット入力端 (S)は、発振器 OSCの第 2出力端 (クロック出力端）に接続されている。 RSフリップフロップ FF1のリセット入力端 (R)は PWMコンパレータ PCMPの出力端に接続されている。 RSフリップフロップ FF1の反転出力端 ( QB)は、インバータ INV1を介してトランジスタ P1のゲートに接続されている。 RSフリップフロップ FF1の出力端（Q)は、バッファ BUF1を介してトランジスタ N1のゲートに接続されている。

[0098] 出力帰還回路 212、位相補償回路 213、クランプ回路 214、及び、ソフトスタート回路 215における各回路要素間の接続関係は、先述の第 1構成例と同様である。

[0099] 参照電圧検出回路 216において、抵抗 R7の一端は、電源ラインに接続されている。抵抗 R7の他端は、トランジスタ Q1のェミッタに接続されている。トランジスタ Q1のコレクタは接地されている。トランジスタ Q1のベースは、トランジスタ N5のドレインと、容量 C3の一端と、抵抗 R8の一端と、に各々接続されている。トランジスタ N5のソースと容量 C3の他端はいずれも接地されている。トランジスタ N5のゲートは、インバータ IN V2を介して、ィネーブル信号 ENの印加端に接続されている。抵抗 R8の他端は、参照電圧 Vrefの印加端に接続されて、る。

[0100] 出力電圧検出回路 217において、抵抗 R9の一端は、外部端子 Tibに接続されている。抵抗 R9の他端は、抵抗 R10を介して接地される一方、トランジスタ N6のゲートにも接続されている。トランジスタ N6のソースは接地されている。トランジスタ N6のドレインは、抵抗 R11を介して電源ラインに接続される一方、インバータ INV3を介して Dフリップフロップ FF2のデータ入力端（D)にも接続されている。 Dフリップフロップ F F2のクロック入力端は、参照電圧検出回路 216を構成するトランジスタ Q1のェミッタに接続されている。 Dフリップフロップ FF2のリセット入力端は、ィネーブル信号 ENの印加端に接続されている。 Dフリップフロップ FF2の出力端 (Q)は、ソフトスタート遮断回路 218を構成するスィッチ SWの制御端に接続されている。

[0101] ソフトスタート遮断回路 218において、スィッチ SWの一端は、ソフトスタート回路 21 5を構成する容量 C2の一端に接続されている。スィッチ SWの他端は、スィッチ駆動回路 211，を構成する PWMコンパレータ PCMPの第 2反転入力端（一）に接続されている。

[0102] 外部端子 Tlaは、スイッチング電源 IC21 'の外部にて、インダクタ Lex (数十 [ H] )を介してバッテリ 10の出力端 (入力電圧 Vin)に接続されている。外部端子 Tibは、容量 Cex (数 [ F])を介して接地される一方、出力電圧 Voutの引出端として、 TFT 液晶パネル 30のバックライトを構成する LED列のアノードにも接続されて!、る。 LED 列の力ソードは、抵抗 Rexを介して接地される一方、スイッチング電源 IC21 'の外部端子 T2にも接続されている。

[0103] 上記構成力成る DCZDCコンバータ 20の基本動作 (直流 Z直流変換動作）について、詳細な説明を行う。

[0104] スィッチ駆動回路 211 'において、トランジスタ N1は、バッファ BUF1の出力信号（出力信号 Q)に応じてオン Zオフ制御される出力トランジスタであり、トランジスタ P1は、インバータ INV1の出力信号 (反転出力信号 QBの反転信号）に応じてオン Zオフ制御される同期整流トランジスタである。 RSフリップフロップ FF1は、入力電圧 Vinを昇圧して出力電圧 Voutを得るに際し、トランジスタ Nl、 PIを相補的にスイッチング制御する手段である。

[0105] 具体的に述べると、 PWM信号（RSフリップフロップ FF1のリセット信号）がローレべルとされている間、トランジスタ Nl、 PIのゲート信号は、 RSフリップフロップ FF1のセット端子（S)に印加されるクロック信号 CLK (数百 [kHz]〜数 [MHz] )の立ち上がりで、いずれもハイレベルに保持される。従って、トランジスタ N1はオン状態とされ、トランジスタ PIはオフ状態とされる。一方、 PWM信号がハイレベルとされている間は、クロック信号 CLKに関係なぐトランジスタ Nl、 PIのゲート信号がいずれもローレベルに保持される。従って、トランジスタ N1はオフ状態とされ、トランジスタ P1はオン状態とされる。すなわち、トランジスタ Nl、 PIは、入力電圧 Vinを昇圧して出力電圧 Vout を得る際、上記の PWM信号に応じて相補的にオン Zオフ制御される。

[0106] なお、本明細書中で用いている「相補的」という文言は、トランジスタ Nl、 PIのオン Zオフが完全に逆転して、る場合のほか、貫通電流防止の観点からトランジスタ N1 、 P1のオン/オフ遷移タイミングに所定の遅延を与えて、る場合をも含むものとする

[0107] トランジスタ N1がオン状態にされると、インダクタ Lexにはトランジスタ N1を介して接地端に向けたスィッチ電流 Iswが流れ、その電気工ネルギが蓄えられる。なお、トランジスタ N1のオン期間において、すでに容量 Cexに電荷が蓄積されていた場合、 LE D列には、容量 Cexからの電流が流れることになる。また、このとき、同期整流素子であるトランジスタ P1は、トランジスタ N1のオン状態に対して相補的にオフ状態とされるため、容量 Cexからトランジスタ N1に向けて電流が流れ込むことはない。

[0108] 一方、トランジスタ N1がオフ状態にされると、インダクタ Lexに生じた逆起電圧によつて、そこに蓄積されていた電気工ネルギが放出される。このとき、トランジスタ P1は、トランジスタ N1のオフ状態に対して相補的にオン状態とされるため、外部端子 Tlaからトランジスタ P1を介して流れる電流は、負荷である LED列に流れ込むと共に、容量 Cexを介して接地端にも流れ込み、該容量 Cexを充電することになる。上記の動作が繰り返されることで、負荷である LED列には、容量 Cexにより平滑された直流出力が供給される。

[0109] このように、本実施形態のスイッチング電源 IC21 'は、トランジスタ Nl、 PIのオン Z オフ制御によってエネルギ貯蔵素子であるインダクタ Lexを駆動することで、入力電圧 Vinを昇圧して出力電圧 Voutを生成するチヨツバ型昇圧回路の一構成要素として機能するものである。

[0110] また、本実施形態のスイッチング電源 IC21 'は、 LED列の PWM輝度調整を実現すべぐィネーブル信号 EN (昇圧動作許可信号）のィネーブル Zディセーブルに応じて昇圧動作の可否が制御される構成とされて!/ヽる。

[0111] なお、上記構成力成る DCZDCコンバータ 20の出力帰還制御、ソフトスタート制御、並びに、ソフトスタート期間中の起動電流抑制制御 (誤差電圧 Verrの多段クランプ制御）については、先述の第 1構成例と同様であるため、重複した説明を省略し、以下では、本発明のもう 1つの特徴的動作であるソフトスタート遮断制御について、先出の図 4に加えて、図 5を参照しながら、詳細な説明を行う。

[0112] 図 5は、ソフトスタート遮断制御を説明するための図である。なお、図 5の縦軸には、それぞれ、ィネーブル信号 EN、出力電圧 Vout、スィッチ電圧 Vsw (出力トランジスタ N1と同期整流トランジスタ P1との接続ノードに現れる電圧）、第 1モニタ信号 Ml、第 2モニタ信号 M2、スィッチ SWの制御信号、トランジスタ Nl、 PIの各ゲート信号、並びに、スィッチ電流 Iswの挙動（電圧波形或いは電流波形)を模式的に示しており、横軸には、時間 tの経過を示している。なお、図 5において、横軸に示した時刻 tl〜t 4は、図 3の横軸に示した時刻 tl〜t4と同一である。また、図 5において、実線は本発明適用時の挙動を示しており、一点鎖線は従来の挙動 (すなわち、先出の図 8と同様に、ソフトスタート遮断制御を行わな、場合の挙動）を参考までに示して、る。

[0113] 装置の初回起動時、時刻 tl前において、ィネーブル信号 ENがイネ一ブルに遷移されると、参照電圧検出回路 216では、トランジスタ N5がオン状態力もオフ状態へと遷移される。従って、参照電圧 Vrefが十分に立ち上がった後には、容量 C3の充電が開始され、その充電電圧がトランジスタ Q1のオフ電圧に達した時点で、トランジスタ Q1がオン状態力もオフ状態に遷移されることになる。このとき、第 1モニタ信号 Ml (トランジスタ Q1のェミッタ電圧）は、ローレベルからハイレベルに立ち上がる。

[0114] 一方、出力電圧検出回路 217において、トランジスタ N6は、そのゲート電圧（出力電圧 Voutの分圧電圧）がトランジスタ N6のオン電圧に達するまでオフ状態に維持され、これに達した時点でオン状態に遷移される。すなわち、トランジスタ N6のドレイン力引き出される電圧信号を論理反転することによって得られる第 2モニタ信号 M2 は、出力電圧 Voutが所定の閾値電圧 Vthに達するまでローレベルに維持され、これに達した時点でノ、ィレベルに遷移される 2値論理信号となる。

[0115] また、出力電圧検出回路 217において、 Dフリップフロップ FF2は、第 1モニタ信号 Mlをクロック信号とし、その立上がりエッジをトリガとして、データ信号である第 2モ- タ信号 M2のラッチ出力を行う構成とされている。

[0116] ここで、時刻 tlにて、ィネーブル信号 ENがイネ一ブルに遷移され、第 1モニタ信号 Mlがハイレベルに立ち上がった時点では、出力電圧 Voutが閾値電圧 Vthに達して！ヽな、ため、第 2モニタ信号 M2はローレベルに維持されて!、る。

[0117] 従って、ソフトスタート遮断回路 218を構成するスィッチ SWの制御端には、ローレベルの制御信号が印加されることになり、スィッチ SWは、当該制御信号に基づいて、ソフトスタート回路 215から PWMコンパレータ PCMPに対するソフトスタート電圧 V ssの伝達経路を導通させた状態 (オン状態）となる。これにより、装置の初回起動時には、先述したソフトスタート動作が行われることになる。なお、装置の初回起動時には、出力電圧 Voutがスィッチ電圧 Vswよりも低いため、先述したソフトスタート動作を行つても、 LED列力の逆流電流が問題となることはない。

[0118] その後、時刻 t2、 t3、 t4を経て、時刻 t5に至り、ィネーブル信号 ENがディセーブルに遷移されると、参照電圧検出回路 216では、トランジスタ N5がオフ状態力もオン状態へと遷移される。従って、容量 C3の充電電圧が放電され、トランジスタ Q1がオフ状態からオン状態に遷移されることになる。このとき、第 1モニタ信号 Mlは、ハイレべルからローレベルに立ち下がる。

[0119] また、ィネーブル信号 ENがディセーブルに遷移されると、ソフトスタート回路 215では、トランジスタ N4がオフ状態力オン状態へと遷移される。従って、容量 C2の充電電圧が放電され、ソフトスタート電圧 Vssがゼロレベルにまで引き下げられる。その結果、トランジスタ Nl、 PIの駆動が停止され、出力電圧 Voutが徐々に低下し始める。ただし、出力電圧 Voutが先述の閾値電圧 Vthを下回らない限り、出力電圧検出回路 217のトランジスタ N6はオン状態に維持されるため、第 2モニタ信号 M2はハイレベルに維持される。

[0120] その後、時刻 t6にて、再びィネーブル信号 ENがイネ一ブルに遷移されると、参照電圧検出回路 216では、トランジスタ N5がオン状態力もオフ状態に遷移され、先述と同様、第 1モニタ信号 Mlがローレべルカもハイレベルに立ち上がる。

[0121] この時点で、図 5に示すように出力電圧 Voutが閾値電圧 Vthを下回っていない場合、出力電圧検出回路 217では、ハイレベルに維持された第 2モニタ信号 M2がラッチ出力されることになる。従って、スィッチ SWの制御端には、ハイレベルの制御信号が印加されることになり、スィッチ SWは、当該制御信号に基づいて、ソフトスタート回路 215から PWMコンパレータ PCMPに対するソフトスタート電圧 Vssの伝達経路を遮断した状態 (オフ状態)となる。

[0122] これにより、 2回目以降の起動時など、出力電圧 Voutが充分に低下していないときの起動時には、先述のソフトスタート動作が遮断され、スィッチ駆動回路 211 'の PW Mコンパレータ PCMPでは、ソフトスタート電圧 Vssに依ることなぐ誤差電圧 Verrとスロープ電圧 Vslpとの比較結果に応じて PWM信号のデューティが決定されることになる。

[0123] 上記したように、本実施形態の DCZDCコンバータ 20は、ィネーブル信号 ENのィネーブル遷移毎に、参照電圧 Vrefが立ち上がっているか否かを検出する参照電圧検出回路 216と;参照電圧検出回路 216にて参照電圧 Vrefが立ち上がつている旨の検出結果が得られる毎に、出力電圧 Voutが所定の閾値電圧 Vthに達して、るか否かを検出する出力電圧検出回路 217と；出力電圧検出回路 217にて出力電圧 V。 utが所定の閾値電圧 Vthに達している旨の検出結果が得られたときには、ソフトスタート回路 215から PWMコンパレータ PCMPに対するソフトスタート電圧 Vssの伝達経路を遮断するソフトスタート遮断回路 218と；を有して成る構成とされて!/ヽる。

[0124] このような構成とすること〖こより、出力電圧 Voutがスィッチ電圧 Vswよりも高くなつている 2回目以降の起動時などについては、そのソフトスタート動作を遮断して、同期整流トランジスタ P1のオン時間を短縮することができる。すなわち、当該構成によれば、スィッチ電流 Iswの逆流量を低減し、出力電圧 Voutのドロップを抑制することが可能となるので、出力電圧 Voutが所望値に復帰するまでの立上がり時間を短縮し、延ぃては、ィネーブル信号 ENに対する出力電圧 Voutの応答速度向上 (本実施形態では、 LED列のオン Zオフ周波数向上）を実現することが可能となる。

[0125] なお、ソフトスタート動作の遮断により、 2回目以降の起動時などについては、起動電流が増大する危険を伴うが、これについては、先に述べた起動電流抑制制御（多段クランプ制御）により、その危険を未然に回避することが可能である。 [0126] また、上記実施形態のように、参照電圧検出信号である第 1モニタ信号 Mlをトリガとしたタイミングでソフトスタート動作の可否を決定する構成であれば、ィネーブル信号 ENを直接トリガとする構成に比べて、初回起動時における動作の安定性を高めることが可能となる。

[0127] また、上記の第 2構成例では、同期整流型の電源装置に本発明を適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなぐ先述の第 1構成例と同様、同期整流トランジスタに代えてダイオードを用いた電源装置にも適用することが可能である。その際には、ダイオードのアノードを出カトランジスタ N1のドレインに接続し、力ソードを出力電圧 Voutの引出端に接続すればよい。

[0128] また、上記の実施形態では、携帯電話端末に搭載され、バッテリの出力電圧を変換して端末各部の駆動電圧を生成する DCZDCコンバータに本発明を適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなぐ入力電圧から所望の出力電圧を生成する電源装置、及び、これを備えた電子機器全般に広く適用することが可能である。

[0129] また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更をカ卩えることが可能である。

[0130] 例えば、上記実施形態では、誤差電圧 Verrの上限値 Vlmtを 2段階に可変制御する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなぐ 3段以上の多段クランプ制御を行う構成としてもよい。

[0131] 図 6A、図 6Bは、それぞれ、クランプ回路 214の一変形例と、その動作を説明するための図である。

[0132] 図 6Aに示す通り、本変形例のクランプ回路 214は、抵抗 R4に複数の抵抗 R5a、 R 5bを並列接続しておき、各々に直列接続されるトランジスタ N2a、 N2bのオン Zオフ状態に応じて、図 6Bに示すように、多段クランプ制御 (本図では、 3段クランプ制御）を行う構成とされている。

[0133] このような構成とすることにより、各段クランプ動作の解除時に流れるスィッチ電流 Is wを抑えて、装置起動時の不要な電力浪費をより一層低減することが可能となる。

[0134] なお、トランジスタ N2a、 N2bのオン Zオフ制御については、各々のゲート電位を決定するためのトランジスタ N3a、 N3bの素子定数 (WZL)を適宜調整することでそのオン電圧に差を設ければよい。また、素子定数を調整する代わりに、トランジスタ N3a 、 N3bのソースと接地ラインとの間にダイオード等を挿入することで、各ソース電位に差を設けても構わない。

[0135] 或いは、トランジスタ N3a、 N3bに代えて、ソフトスタート電圧 Vssと所定の閾値との高低に応じて出力論理が変遷するコンパレータを設け、その比較出力に応じてトランジスタ N2a、 N2bのオン Zオフ制御を行う構成としてもよ、。

[0136] また、上記実施形態では、ソフトスタート電圧 Vssを監視し、その電圧値が上昇するにつれて、誤差電圧 Verrの上限値 Vlmtを段階的に高めてヽく構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなぐタイマ回路等の計時手段を別途設け、そのカウント値に応じて誤差電圧 Verrの上限値 Vlmtを段階的に高めていく構成としても構わない。特に、図 6A、図 6Bで示したように、クランプ回路 2 14にて、多段クランプ制御を行う場合には、タイマ回路等の計時手段を用いて高精度の制御を行う方が望ま、。

産業上の利用可能性

[0137] 本発明は、電源装置を搭載する電子機器の応答性向上や消費電力低減を実現する上で有用な技術であり、ノッテリ仕様の電子機器など、電源装置を搭載するあらゆる電子機器に好適な技術である。

Claims

請求の範囲

[1] そのオン Zオフ制御に応じて入力電圧力出力電圧を生成する出力トランジスタと；前記出力電圧に応じた帰還電圧と所定の参照電圧との差分を増幅して誤差電圧を生成する誤差増幅器と；前記誤差電圧の上限値を設定するクランプ回路と；装置の起動とともに上昇を開始するソフトスタート用の比較電圧を生成するソフトスタート回路と；前記誤差電圧及び前記ソフトスタート用の比較電圧の！/、ずれ力低、方と、所定のスロープ電圧とを比較することで、その比較結果に応じたデューティの PWM信号を生成する PWMコンパレータと；前記 PWM信号を用いて前記出力トランジスタのォン Zオフ制御を行う手段と；を有して成る電源装置であって、前記クランプ回路は、装置が起動されて以後、前記誤差電圧の上限値を段階的に高めていくことを特徴とする電源装置。

[2] 前記クランプ回路は、前記ソフトスタート用の比較電圧を監視し、その電圧値が上昇するにつれて、前記誤差電圧の上限値を段階的に高めていくことを特徴とする請求項 1に記載の電源装置。

[3] 前記クランプ回路は、ソフトスタート開始からの経過時間を監視し、所定の時間に達すると、前記誤差電圧の上限値を段階的に高めていくことを特徴とする請求項 1に記載の電源装置。

[4] 一端が前記入力電圧の印加端に接続され、他端が前記出力トランジスタの一端に接続されるインダクタと;アノードが前記出力トランジスタの一端に接続され、力ソードが前記出力電圧の引出端に接続されるダイオードと;一端が前記出力電圧の引出端に接続され、他端が基準電圧の印加端に接続される容量と;を有して成り、前記入力電圧を昇圧して前記出力電圧を生成することを特徴とする請求項 1に記載の電源装置。

[5] 互いに相補的なオン Zオフ制御に応じて入力電圧力所望の出力電圧を生成する出力トランジスタ及び同期整流トランジスタと;前記出力電圧に応じた帰還電圧と所定の参照電圧との差分を増幅して誤差電圧を生成する誤差増幅器と;ィネーブル信号の遷移に応じて上昇を開始するソフトスタート用比較電圧を生成するソフトスタート回路と；前記誤差電圧及び前記ソフトスタート用比較電圧の、ずれか低!、方と、所定のスロープ電圧とを比較することで、その比較結果に応じたデューティの PWM信号を生成する PWMコンパレータと；前記 PWM信号を用いて前記出力トランジスタ及び前記同期整流トランジスタのオン Zオフ制御を行う手段と；を有して成ることを特徴とする電源装置。

[6] 前記イネ一ブル信号の遷移毎に、前記参照電圧が立ち上がっているか否かを検出する参照電圧検出回路と;前記参照電圧検出回路にて前記参照電圧が立ち上がつている旨の検出結果が得られる毎に、前記出力電圧が所定の閾値に達しているか否かを検出する出力電圧検出回路と;前記出力電圧検出回路にて前記出力電圧が所定の閾値に達している旨の検出結果が得られたときには、前記ソフトスタート回路から前記 PWMコンパレータに対する前記ソフトスタート用比較電圧の伝達経路を遮断するソフトスタート遮断回路と；を有して成ることを特徴とする請求項 5に記載の電源装置。

[7] 前記誤差電圧の上限値を設定する手段であって、前記イネ一ブル信号が遷移されて以後に、前記誤差電圧の上限値を段階的に高めていくクランプ回路を有して成ることを特徴とする請求項 5に記載の電源装置。

[8] 前記クランプ回路は、前記ソフトスタート用比較電圧を監視し、その電圧値が上昇するにつれて、前記誤差電圧の上限値を段階的に高めていくことを特徴とする請求項 7に記載の電源装置。

[9] 前記クランプ回路は、ソフトスタート開始からの経過時間を監視し、所定の時間に達すると、前記誤差電圧の上限値を段階的に高めていくことを特徴とする請求項 7に記載の電源装置。

[10] 一端が前記入力電圧の印加端に接続され、他端が前記出力トランジスタと前記同期整流トランジスタとの接続ノードに接続されるインダクタと;一端が前記出力電圧の引出端に接続され、他端が基準電圧の印加端に接続される容量と;を有して成り、前記入力電圧を昇圧して前記出力電圧を生成することを特徴とする請求項 5に記載の電源装置。

[11] そのオン Zオフ制御に応じて入力電圧から所望の出力電圧を生成する出カトランジスタと;前記出力電圧に応じた帰還電圧と所定の参照電圧との差分を増幅して誤差電圧を生成する誤差増幅器と;ィネーブル信号の遷移に応じて上昇を開始するソフトスタート用比較電圧を生成するソフトスタート回路と;前記誤差電圧及び前記ソフトスタート用比較電圧の、ずれか低、方と所定のスロープ電圧とを比較することで、その比較結果に応じたデューティの PWM信号を生成する PWMコンパレータと；前記 PWM信号を用いて前記出力トランジスタのオン Zオフ制御を行う手段と；を有して成ることを特徴とする電源装置。

[12] 前記イネ一ブル信号の遷移毎に、前記参照電圧が立ち上がっているか否かを検出する参照電圧検出回路と;前記参照電圧検出回路にて前記参照電圧が立ち上がつている旨の検出結果が得られる毎に、前記出力電圧が所定の閾値に達しているか否かを検出する出力電圧検出回路と;前記出力電圧検出回路にて前記出力電圧が所定の閾値に達している旨の検出結果が得られたときには、前記ソフトスタート回路から前記 PWMコンパレータに対する前記ソフトスタート用比較電圧の伝達経路を遮断するソフトスタート遮断回路と；を有して成ることを特徴とする請求項 11に記載の電源装置。

[13] 前記誤差電圧の上限値を設定する手段であって、前記イネ一ブル信号が遷移されて以後に、前記誤差電圧の上限値を段階的に高めていくクランプ回路を有して成ることを特徴とする請求項 11に記載の電源装置。

[14] 前記クランプ回路は、前記ソフトスタート用比較電圧を監視し、その電圧値が上昇するにつれて、前記誤差電圧の上限値を段階的に高めていくことを特徴とする請求項 13に記載の電源装置。

[15] 前記クランプ回路は、ソフトスタート開始からの経過時間を監視し、所定の時間に達すると、前記誤差電圧の上限値を段階的に高めていくことを特徴とする請求項 13に記載の電源装置。

[16] 一端が前記入力電圧の印加端に接続され、他端が前記出力トランジスタの一端に接続されるインダクタと;アノードが前記出力トランジスタの一端に接続され、力ソードが前記出力電圧の引出端に接続されるダイオードと;一端が前記出力電圧の引出端に接続され、他端が基準電圧の印加端に接続される容量と;を有して成り、前記入力電圧を昇圧して前記出力電圧を生成することを特徴とする請求項 11に記載の電源装置。

機器の電源であるバッテリと、前記バッテリの出力変換手段である電源装置と、前記電源装置により駆動される負荷回路と、を有して成る電子機器であって、前記電源装置として、請求項 1〜請求項 16のいずれかに記載の電源装置を備えて成ることを特徴とする電子機器。