JP3387271B2 - スイッチング電源制御回路 - Google Patents
スイッチング電源制御回路Info
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Description
【０００１】
【産業上の利用分野】本発明はＩＣ（集積回路）などか
らなるスイッチング電源制御用の回路であっで、特にス
イッチング電源を過負荷時に保護する機能として、２つ
の端子間の開放時と短絡時とで、過負荷時に主スイッチ
ング素子を停止状態にラッチするモードと、間欠発振さ
せるモードとに切替え得る機能を備えたスイッチング電
源制御回路に関する。
らなるスイッチング電源制御用の回路であっで、特にス
イッチング電源を過負荷時に保護する機能として、２つ
の端子間の開放時と短絡時とで、過負荷時に主スイッチ
ング素子を停止状態にラッチするモードと、間欠発振さ
せるモードとに切替え得る機能を備えたスイッチング電
源制御回路に関する。
【０００２】なお、以下各図において同一の符号は同一
もしくは相当部分を示す。
もしくは相当部分を示す。
【０００３】
【従来の技術】図３は従来のスイッチング電源の回路例
を示す。同図においてＶi は入力電源、０４はトラン
ス、０２はトランス０４の１次巻線Ｗ１を介し入力電源
Ｖi を所定周期で開閉するＮチャネルＭＯＳＦＥＴから
なる主スイッチング素子、０５はスイッチング素子０２
のオフ時にトランス０４の２次巻線Ｗ２に発生する電圧
を整流するダイオード、０６はこの整流電圧を平滑化
し、このスイッチング電源の出力電圧ＶO を生成する平
滑コンデンサ、Ｒ１，Ｒ２はこの出力電圧ＶO を分圧す
る分圧抵抗、０８は分圧抵抗Ｒ１，Ｒ２を介し分圧され
た出力電圧ＶO の検出電圧と基準電圧ＶREF との差電圧
を増巾し、帰還電圧ＶFBを生成するオペアンプ、なお０
７はこのオペアンプ０８の帰還抵抗である。
を示す。同図においてＶi は入力電源、０４はトラン
ス、０２はトランス０４の１次巻線Ｗ１を介し入力電源
Ｖi を所定周期で開閉するＮチャネルＭＯＳＦＥＴから
なる主スイッチング素子、０５はスイッチング素子０２
のオフ時にトランス０４の２次巻線Ｗ２に発生する電圧
を整流するダイオード、０６はこの整流電圧を平滑化
し、このスイッチング電源の出力電圧ＶO を生成する平
滑コンデンサ、Ｒ１，Ｒ２はこの出力電圧ＶO を分圧す
る分圧抵抗、０８は分圧抵抗Ｒ１，Ｒ２を介し分圧され
た出力電圧ＶO の検出電圧と基準電圧ＶREF との差電圧
を増巾し、帰還電圧ＶFBを生成するオペアンプ、なお０
７はこのオペアンプ０８の帰還抵抗である。
【０００４】０１はこの帰還電圧ＶFBをＦＢ端子２に入
力し、ＯＵＴ端子５から主スイッチング素子０２のゲー
トをＰＷＭ（パルス巾変調）方式で駆動するゲート駆動
パルスＶG を出力して、出力電圧ＶO を一定値に制御す
るスイッチング電源制御用のＩＣである。なおＩＣ０１
において、６はこのＩＣ０１の電源１２が接続されるＶ
CC端子、４はこのＩＣ０１の接地側のＧＮＤ端子、２６
は前記帰還電圧ＶFBを（＋）入力端子の１つに入力し、
ゲート駆動パルスＶG を出力するＰＷＭコンパレータ、
２７はＰＷＭコンパレータ２６の別の（＋）入力端子に
入力される固定電源、１９はこのＰＷＭコンパレータ２
６の（−）入力端子へ主スイッチング素子０２のスイッ
チング周期を定める所定周波数の３角波を発振入力する
発振器（ＯＳＣとも略記する）、１と７は夫々この発振
器１９の発振周波数を決定する抵抗１０とコンデンサ１
１を接続するためのＲＴ端子とＣＴ端子、８はソフトス
タート時間を決定するこの例では０．２μＦのコンデン
サ９を接続するためのＣＳ端子である。なお、ＣＳ端子
８はＰＷＭコンパレータ２６のさらに別の（＋）入力端
子に接続されている。
力し、ＯＵＴ端子５から主スイッチング素子０２のゲー
トをＰＷＭ（パルス巾変調）方式で駆動するゲート駆動
パルスＶG を出力して、出力電圧ＶO を一定値に制御す
るスイッチング電源制御用のＩＣである。なおＩＣ０１
において、６はこのＩＣ０１の電源１２が接続されるＶ
CC端子、４はこのＩＣ０１の接地側のＧＮＤ端子、２６
は前記帰還電圧ＶFBを（＋）入力端子の１つに入力し、
ゲート駆動パルスＶG を出力するＰＷＭコンパレータ、
２７はＰＷＭコンパレータ２６の別の（＋）入力端子に
入力される固定電源、１９はこのＰＷＭコンパレータ２
６の（−）入力端子へ主スイッチング素子０２のスイッ
チング周期を定める所定周波数の３角波を発振入力する
発振器（ＯＳＣとも略記する）、１と７は夫々この発振
器１９の発振周波数を決定する抵抗１０とコンデンサ１
１を接続するためのＲＴ端子とＣＴ端子、８はソフトス
タート時間を決定するこの例では０．２μＦのコンデン
サ９を接続するためのＣＳ端子である。なお、ＣＳ端子
８はＰＷＭコンパレータ２６のさらに別の（＋）入力端
子に接続されている。
【０００５】３２は一端をＶCC端子６に接続され、他端
（出力端）をＣＳ端子８に接続されたソフトスタート用
コンデンサ９をこの端子８を介して充電するソフトスタ
ート用の１０μＡの定電流源、１３はＩＣ０１内の各部
にバイアス電圧を供給する内部バイアス源、１６はＣＳ
端子８の電圧を（＋）入力端子に入力し、スイッチング
電源の過負荷時に後述のように内部バイアス源１３をオ
フして保護動作を行うためのコンパレータ、１８はこの
コンパレータ１６の（−）入力端子に入力される比較用
の７Ｖの固定電源、２３は（−）入力端子に帰還電圧Ｖ
FBを入力し、Ｖ FBの上昇からスイッチング電源の過負荷
を検知するコンパレータ、２２はこのコンパレータ２３
の（＋）入力端子に接続された比較用の２．８Ｖの固定
電源、２４はこのコンパレータ２３によって駆動される
ＮＰＮトランジスタ、２５はトランジスタ２４のオン時
（定常動作時）にＣＳ端子８の電圧を３．６Ｖにクラン
プするツエナダイオードである。
（出力端）をＣＳ端子８に接続されたソフトスタート用
コンデンサ９をこの端子８を介して充電するソフトスタ
ート用の１０μＡの定電流源、１３はＩＣ０１内の各部
にバイアス電圧を供給する内部バイアス源、１６はＣＳ
端子８の電圧を（＋）入力端子に入力し、スイッチング
電源の過負荷時に後述のように内部バイアス源１３をオ
フして保護動作を行うためのコンパレータ、１８はこの
コンパレータ１６の（−）入力端子に入力される比較用
の７Ｖの固定電源、２３は（−）入力端子に帰還電圧Ｖ
FBを入力し、Ｖ FBの上昇からスイッチング電源の過負荷
を検知するコンパレータ、２２はこのコンパレータ２３
の（＋）入力端子に接続された比較用の２．８Ｖの固定
電源、２４はこのコンパレータ２３によって駆動される
ＮＰＮトランジスタ、２５はトランジスタ２４のオン時
（定常動作時）にＣＳ端子８の電圧を３．６Ｖにクラン
プするツエナダイオードである。
【０００６】この図３は、スイッチング電源の一種のフ
ライバック・コンバータを構成しており、主スイッチン
グ素子０２であるＭＯＳＦＥＴのオン時間比（即ちＩＣ
の発振器１９の発振周期に対するＭＯＳＦＥＴ０２が導
通する時間の割合）をゲート駆動パルスＶG によって制
御するＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａ
ｔｉｏｎ）方式により、スイッチング電源の出力である
直流電圧ＶO を一定値に安定化している。
ライバック・コンバータを構成しており、主スイッチン
グ素子０２であるＭＯＳＦＥＴのオン時間比（即ちＩＣ
の発振器１９の発振周期に対するＭＯＳＦＥＴ０２が導
通する時間の割合）をゲート駆動パルスＶG によって制
御するＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａ
ｔｉｏｎ）方式により、スイッチング電源の出力である
直流電圧ＶO を一定値に安定化している。
【０００７】ここで、発振周期は前述のように発振器１
９にＲＴ端子１，ＣＴ端子７を介して夫々接続される抵
抗１０の抵抗値及びコンデンサ１１の容量値で決定さ
れ、オン時間比はＰＷＭコンパレータ２６の（−）入力
端子の電圧としての発振器１９の出力電圧と、ＰＷＭコ
ンパレータ２６の３つの（＋）入力端子のうちの最低電
位の（＋）入力と比較し決定される。
９にＲＴ端子１，ＣＴ端子７を介して夫々接続される抵
抗１０の抵抗値及びコンデンサ１１の容量値で決定さ
れ、オン時間比はＰＷＭコンパレータ２６の（−）入力
端子の電圧としての発振器１９の出力電圧と、ＰＷＭコ
ンパレータ２６の３つの（＋）入力端子のうちの最低電
位の（＋）入力と比較し決定される。
【０００８】定常動作時には前記最低電位の（＋）入力
はＦＢ端子２の帰還電圧ＶFBとなり、出力電圧ＶO はお
およそ次式（１）で表わされる。
はＦＢ端子２の帰還電圧ＶFBとなり、出力電圧ＶO はお
およそ次式（１）で表わされる。
【０００９】
【数１】
ＶO ＝ＶREF ・（Ｒ１＋Ｒ２）／Ｒ２ ・・・（１）
ところでこのスイッチング電源の過負荷時に、スイッチ
ング電源の出力電圧Ｖ O が式（１）の値より低くなる
と、オペアンプ０８の（−）入力電圧が、その（＋）入
力電圧としての基準電圧ＶREF より低くなり、オペアン
プ０８の出力電圧としての帰還電圧ＶFB（換言すればコ
ンパレータ２３の（−）入力電圧）がコンパレータ２３
の（＋）入力電圧としての固定電源２２の電圧２．８Ｖ
より高くなる。これによりコンパレータ２３の出力はＬ
レベルとなり、ＮＰＮトランジスタ２４がオフされる。
このため定常動作時には定電流源３２を介し導通してい
るツエナダイオード２５がオフし、つまりそのツエナ電
圧３．６Ｖのクランプが外れ、ＣＳ端子８に接続された
コンデンサ９が１０μＡの定電流源３２により充電昇圧
され、ＣＳ端子電圧が３．６Ｖから上に上昇する。そし
てＣＳ端子電圧が７Ｖを越えると、（＋）入力端子にこ
のＣＳ電圧を入力し、（−）入力端子に固定電源１８の
電圧７Ｖを入力しているコンパレータ１６の出力はＨレ
ベルとなり、このコンパレータ１６の出力がＩＣ内部バ
イアス源１３に対するオフ信号となる。このため内部バ
イアス源１３が遮断されると共に、ＩＣのＯＵＴ端子５
の出力としてのゲート駆動パルスＶG が０Ｖに停止維持
されるラッチモードとなり、主スイッチング素子０２は
オフ状態に保たれ、トランス０４の１次側，２次側の電
流が０となる。
ング電源の出力電圧Ｖ O が式（１）の値より低くなる
と、オペアンプ０８の（−）入力電圧が、その（＋）入
力電圧としての基準電圧ＶREF より低くなり、オペアン
プ０８の出力電圧としての帰還電圧ＶFB（換言すればコ
ンパレータ２３の（−）入力電圧）がコンパレータ２３
の（＋）入力電圧としての固定電源２２の電圧２．８Ｖ
より高くなる。これによりコンパレータ２３の出力はＬ
レベルとなり、ＮＰＮトランジスタ２４がオフされる。
このため定常動作時には定電流源３２を介し導通してい
るツエナダイオード２５がオフし、つまりそのツエナ電
圧３．６Ｖのクランプが外れ、ＣＳ端子８に接続された
コンデンサ９が１０μＡの定電流源３２により充電昇圧
され、ＣＳ端子電圧が３．６Ｖから上に上昇する。そし
てＣＳ端子電圧が７Ｖを越えると、（＋）入力端子にこ
のＣＳ電圧を入力し、（−）入力端子に固定電源１８の
電圧７Ｖを入力しているコンパレータ１６の出力はＨレ
ベルとなり、このコンパレータ１６の出力がＩＣ内部バ
イアス源１３に対するオフ信号となる。このため内部バ
イアス源１３が遮断されると共に、ＩＣのＯＵＴ端子５
の出力としてのゲート駆動パルスＶG が０Ｖに停止維持
されるラッチモードとなり、主スイッチング素子０２は
オフ状態に保たれ、トランス０４の１次側，２次側の電
流が０となる。
【００１０】なお、ＣＳ端子８はＩＣ起動直後にコンデ
ンサ９が定電流源３２によって充電されることで、約０
Ｖから上昇し、ツエナダイオード２５のクランプ電圧
３．６Ｖに到る一部の期間に、ＰＷＭコンパレータ２６
の３つの（＋）入力端子の電圧について、（ＣＳ端子電
圧）＜（固定電源２７の電圧）及び（ＣＳ端子電圧）＜
（ＦＢ端子２の電圧ＶFB）を満足し、ＣＳ端子電圧がＰ
ＷＭコンパレータ２６の出力に関係して、オン時間比を
徐々に広げるソフトスタート機能を果す。
ンサ９が定電流源３２によって充電されることで、約０
Ｖから上昇し、ツエナダイオード２５のクランプ電圧
３．６Ｖに到る一部の期間に、ＰＷＭコンパレータ２６
の３つの（＋）入力端子の電圧について、（ＣＳ端子電
圧）＜（固定電源２７の電圧）及び（ＣＳ端子電圧）＜
（ＦＢ端子２の電圧ＶFB）を満足し、ＣＳ端子電圧がＰ
ＷＭコンパレータ２６の出力に関係して、オン時間比を
徐々に広げるソフトスタート機能を果す。
【００１１】
【発明が解決しようとする課題】図３の回路における過
負荷時の保護動作モードはラッチモード１つのみであ
る。しかしながらスイッチング電源が破損して出力が消
失した訳ではないことを発信する意味で、過負荷時に主
スイッチング素子のパルス駆動と停止を繰返す間欠発振
モードとすることがスイッチング電源制御用ＩＣを使用
する顧客から望まれる場合もある。
負荷時の保護動作モードはラッチモード１つのみであ
る。しかしながらスイッチング電源が破損して出力が消
失した訳ではないことを発信する意味で、過負荷時に主
スイッチング素子のパルス駆動と停止を繰返す間欠発振
モードとすることがスイッチング電源制御用ＩＣを使用
する顧客から望まれる場合もある。
【００１２】そこで本発明はスイッチング電源の過負荷
時の保護動作モードとしてラッチモードと間欠発振モー
ドとを選択することができるスイッチング電源制御回路
を提供することを課題とする。
時の保護動作モードとしてラッチモードと間欠発振モー
ドとを選択することができるスイッチング電源制御回路
を提供することを課題とする。
【００１３】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のスイッチング電源制御回路は、スイッ
チング電源装置の出力電圧（ＶO ×Ｒ２／（Ｒ１＋Ｒ
２））と基準電圧（ＶREF ）との差電圧を（オペアンプ
０８を介し）増巾してなる帰還電圧（ＶFB）を入力し、
定常動作時は、（ＰＷＭコンパレータ２６を介し発振器
１９の出力電圧と比較することにより）所定の周波数
の、且つこの帰還電圧に対応するオン時間比にＰＷＭ制
御された駆動パルス（ゲート駆動パルスＶG ）を生成し
て（ＯＵＴ端子５を経て）主スイッチング素子（０２）
を開閉駆動し、前記出力電圧を基準電圧にほぼ一致さ
せ、ソフトスタート用の第１のコンデンサ（９）を接続
する第１の端子（ＣＳ端子８）、この第１の端子を介し
第１のコンデンサを所定の電流で充電する手段（定電流
源３２）を持ち、前記第１のコンデンサが接続されたと
きは、起動時に（ＰＷＭコンパレータ２６を介し）前記
帰還電圧に優先し、第１の端子の電圧に対応するオン時
間比の駆動パルスを生成してスイッチング電源装置のソ
フトスタートを行うと共に、前記帰還電圧から過負荷発
生を検知する手段（固定電源２２，コンパレータ２
３）、第２のコンデンサ（４０）を接続する第２の端子
（ＣＬ端子１）、過負荷発生の検知時点からこの第２の
端子を介し第２のコンデンサを所定の電流で充電昇圧す
る手段（ＮＰＮトランジスタ２４，ツエナダイオード２
５，定電流源２８）、この充電昇圧に基づき第２の端子
の電圧（ＶCL）が所定の第１の電圧（５Ｖなど）を越え
たことを（コンパレータ１６，固定電源１８を介し）検
知して前記駆動パルスを停止させるラッチモード保護手
段（内部バイアス源１３）を持ち、前記第２のコンデン
サが接続されたときは、過負荷時にラッチモードの保護
動作を行うスイッチング電源制御回路であって、前記第
２の端子の電圧が前記第１の電圧より高い第２の電圧
（７Ｖなど）を越 えたことを検知して前記第１の端子の
電圧を前記第１の電圧より低い第３の電圧（３．６Ｖな
ど）にクランプする間欠発振モード生成手段を有し、前
記第１及び第２のコンデンサのうち少なくとも１つのコ
ンデンサが接続された状態において、第１，第２の２つ
の端子間が短絡されたときは、前記過負荷発生検知手段
の検知時点から第１の所定期間、前記駆動パルスを維持
したのち、第２の所定期間、前記ラッチモード保護手段
を介しこの駆動パルスを停止させる動作を繰返し行わせ
る間欠発振モード保護手段を備えたものとする。
めに、請求項１のスイッチング電源制御回路は、スイッ
チング電源装置の出力電圧（ＶO ×Ｒ２／（Ｒ１＋Ｒ
２））と基準電圧（ＶREF ）との差電圧を（オペアンプ
０８を介し）増巾してなる帰還電圧（ＶFB）を入力し、
定常動作時は、（ＰＷＭコンパレータ２６を介し発振器
１９の出力電圧と比較することにより）所定の周波数
の、且つこの帰還電圧に対応するオン時間比にＰＷＭ制
御された駆動パルス（ゲート駆動パルスＶG ）を生成し
て（ＯＵＴ端子５を経て）主スイッチング素子（０２）
を開閉駆動し、前記出力電圧を基準電圧にほぼ一致さ
せ、ソフトスタート用の第１のコンデンサ（９）を接続
する第１の端子（ＣＳ端子８）、この第１の端子を介し
第１のコンデンサを所定の電流で充電する手段（定電流
源３２）を持ち、前記第１のコンデンサが接続されたと
きは、起動時に（ＰＷＭコンパレータ２６を介し）前記
帰還電圧に優先し、第１の端子の電圧に対応するオン時
間比の駆動パルスを生成してスイッチング電源装置のソ
フトスタートを行うと共に、前記帰還電圧から過負荷発
生を検知する手段（固定電源２２，コンパレータ２
３）、第２のコンデンサ（４０）を接続する第２の端子
（ＣＬ端子１）、過負荷発生の検知時点からこの第２の
端子を介し第２のコンデンサを所定の電流で充電昇圧す
る手段（ＮＰＮトランジスタ２４，ツエナダイオード２
５，定電流源２８）、この充電昇圧に基づき第２の端子
の電圧（ＶCL）が所定の第１の電圧（５Ｖなど）を越え
たことを（コンパレータ１６，固定電源１８を介し）検
知して前記駆動パルスを停止させるラッチモード保護手
段（内部バイアス源１３）を持ち、前記第２のコンデン
サが接続されたときは、過負荷時にラッチモードの保護
動作を行うスイッチング電源制御回路であって、前記第
２の端子の電圧が前記第１の電圧より高い第２の電圧
（７Ｖなど）を越 えたことを検知して前記第１の端子の
電圧を前記第１の電圧より低い第３の電圧（３．６Ｖな
ど）にクランプする間欠発振モード生成手段を有し、前
記第１及び第２のコンデンサのうち少なくとも１つのコ
ンデンサが接続された状態において、第１，第２の２つ
の端子間が短絡されたときは、前記過負荷発生検知手段
の検知時点から第１の所定期間、前記駆動パルスを維持
したのち、第２の所定期間、前記ラッチモード保護手段
を介しこの駆動パルスを停止させる動作を繰返し行わせ
る間欠発振モード保護手段を備えたものとする。
【００１４】また、請求項２のスイッチング電源制御回
路は、請求項１に記載のスイッチング電源制御回路にお
いて、前記間欠発振モード生成手段が、前記第１，第２
の２つの端子間が短絡された状態で前記第２の端子の電
圧が前記第２の電圧を越えたとき、前記第１の端子を介
し前記の接続された第１及び第２のコンデンサのうち少
なくとも１つのコンデンサを前記第３の電圧まで放電さ
せる手段（固定電源３３，コンパレータ３４，抵抗３
５，コンデンサ３６，トランジスタ３７，ツエナダイオ
ード３８）を備えたものであるようにする。
路は、請求項１に記載のスイッチング電源制御回路にお
いて、前記間欠発振モード生成手段が、前記第１，第２
の２つの端子間が短絡された状態で前記第２の端子の電
圧が前記第２の電圧を越えたとき、前記第１の端子を介
し前記の接続された第１及び第２のコンデンサのうち少
なくとも１つのコンデンサを前記第３の電圧まで放電さ
せる手段（固定電源３３，コンパレータ３４，抵抗３
５，コンデンサ３６，トランジスタ３７，ツエナダイオ
ード３８）を備えたものであるようにする。
【００１５】また、請求項３のスイッチング電源制御回
路は、請求項１又は２に記載のスイッチング電源制御回
路において、前記第１，第２の端子間の短絡の有無に関
わらず、第２の端子に所定値以上の電流供給を行った場
合には前記ラッチモード保護手段の動作が行われるよう
に、第１及び第２の端子の短絡時にこの何れかの端子を
介してこのスイッチング電源制御回路の接地端子（ＧＮ
Ｄ端子４）側へ吸込み得る電流の総和が前記電流供給の
所定値以下となるように構成されたものとする。
路は、請求項１又は２に記載のスイッチング電源制御回
路において、前記第１，第２の端子間の短絡の有無に関
わらず、第２の端子に所定値以上の電流供給を行った場
合には前記ラッチモード保護手段の動作が行われるよう
に、第１及び第２の端子の短絡時にこの何れかの端子を
介してこのスイッチング電源制御回路の接地端子（ＧＮ
Ｄ端子４）側へ吸込み得る電流の総和が前記電流供給の
所定値以下となるように構成されたものとする。
【００１６】また、請求項４のスイッチング電源制御回
路は、請求項１ないし３のいずれかに記載のスイッチン
グ電源制御回路が半導体集積回路（スイッチング電源制
御用ＩＣ０１Ａ）からなり、前記第１及び第２のコンデ
ンサはこの半導体集積回路に前記第１及び第２の端子を
介して夫々外付されるものであるようにする。
路は、請求項１ないし３のいずれかに記載のスイッチン
グ電源制御回路が半導体集積回路（スイッチング電源制
御用ＩＣ０１Ａ）からなり、前記第１及び第２のコンデ
ンサはこの半導体集積回路に前記第１及び第２の端子を
介して夫々外付されるものであるようにする。
【００１７】
【作用】スイッチング電源制御用ＩＣの端子の１つを過
負荷保護用のＣＬ端子とし、従来のソフトスタート用の
ＣＳ端子に接続されていた過負荷保護回路の接続をＣＬ
端子側へ移して、従来と同様の内部バイアス源１３のオ
フ（つまりＯＵＴ端子出力停止）によるラッチモードの
過負荷保護を行うようにするほか、ＣＬ端子に間欠発振
モード生成用のコンパレータ３４等の回路を付加し、Ｐ
ＷＭコンパレータ２６に接続されているソフトスタート
用のＣＳ端子と過負荷保護用のＣＬ端子のピン間を短絡
したとき、ＣＬ端子の前記付加回路によりＣＬ端子とＣ
Ｓ端子の電位が周期的に昇降して主スイッチング素子が
スイッチング後停止する動作を繰返す間欠発振動作を行
うようにする。また、ＣＬ端子の電圧をクランプする回
路の電流シンク能力を一定値に設定し、スイッチング電
源の出力電圧ＶO の過電圧時などに、ＣＳ端子とＣＬ端
子間の開放・短絡いずれの場合も、この一定値以上の電
流をＣＬ端子に供給することにより、ラッチモードのＯ
ＵＴ端子出力停止に到るようにする。
負荷保護用のＣＬ端子とし、従来のソフトスタート用の
ＣＳ端子に接続されていた過負荷保護回路の接続をＣＬ
端子側へ移して、従来と同様の内部バイアス源１３のオ
フ（つまりＯＵＴ端子出力停止）によるラッチモードの
過負荷保護を行うようにするほか、ＣＬ端子に間欠発振
モード生成用のコンパレータ３４等の回路を付加し、Ｐ
ＷＭコンパレータ２６に接続されているソフトスタート
用のＣＳ端子と過負荷保護用のＣＬ端子のピン間を短絡
したとき、ＣＬ端子の前記付加回路によりＣＬ端子とＣ
Ｓ端子の電位が周期的に昇降して主スイッチング素子が
スイッチング後停止する動作を繰返す間欠発振動作を行
うようにする。また、ＣＬ端子の電圧をクランプする回
路の電流シンク能力を一定値に設定し、スイッチング電
源の出力電圧ＶO の過電圧時などに、ＣＳ端子とＣＬ端
子間の開放・短絡いずれの場合も、この一定値以上の電
流をＣＬ端子に供給することにより、ラッチモードのＯ
ＵＴ端子出力停止に到るようにする。
【００１８】
【実施例】図１は本発明の一実施例としてのスイッチン
グ電源の構成を示すブロック回路図で図３に対応するも
のである。図１の新たなスイッチング電源制御用ＩＣ０
１Ａにおいては、従来の図３の同ＩＣ０１に対し、従来
のＲＴ端子１の外付抵抗１０を内蔵させて、この空いた
端子１を新たに過負荷保護用のＣＬ端子とし、このＣＬ
端子にこの例では０．２μＦの外付コンデンサ４０を接
続すると共に、このコンデンサ４０を充電する１０μＡ
の定電流源２８を設け、且つ従来のソフトスタート用の
ＣＳ端子８への過負荷保護動作用のコンパレータ１６と
ツエナダイオード２５の接続端を取外し、ＣＬ端子１へ
接続替えしている。なお、図１の例ではコンパレータ１
６の（−）入力端子に接続された固定電源１８は５Ｖに
置換わっている。
グ電源の構成を示すブロック回路図で図３に対応するも
のである。図１の新たなスイッチング電源制御用ＩＣ０
１Ａにおいては、従来の図３の同ＩＣ０１に対し、従来
のＲＴ端子１の外付抵抗１０を内蔵させて、この空いた
端子１を新たに過負荷保護用のＣＬ端子とし、このＣＬ
端子にこの例では０．２μＦの外付コンデンサ４０を接
続すると共に、このコンデンサ４０を充電する１０μＡ
の定電流源２８を設け、且つ従来のソフトスタート用の
ＣＳ端子８への過負荷保護動作用のコンパレータ１６と
ツエナダイオード２５の接続端を取外し、ＣＬ端子１へ
接続替えしている。なお、図１の例ではコンパレータ１
６の（−）入力端子に接続された固定電源１８は５Ｖに
置換わっている。
【００１９】また、ＣＬ端子１には間欠発振モードの過
負荷保護を行うための、（−）入力端子に７Ｖの固定電
源３３が接続されたコンパレータ３４の（＋）入力端子
が接続され、ＣＬ端子１とソフトスタート用のＣＳ端子
８との間にこのピン間を外部で短絡するためのスイッチ
（ＳＷとも略記する）３９が設けられている。そしてコ
ンパレータ３４の出力端子は遅延回路を構成する抵抗３
５，コンデンサ３６を介しＮＰＮトランジスタ３７のベ
ースに接続され、このＮＰＮトランジスタ３７のコレク
タとソフトスタート用ＣＳ端子８との間にＣＳ端子８側
をカソードとする３．６Ｖのツエナダイオード３８が接
続されている。
負荷保護を行うための、（−）入力端子に７Ｖの固定電
源３３が接続されたコンパレータ３４の（＋）入力端子
が接続され、ＣＬ端子１とソフトスタート用のＣＳ端子
８との間にこのピン間を外部で短絡するためのスイッチ
（ＳＷとも略記する）３９が設けられている。そしてコ
ンパレータ３４の出力端子は遅延回路を構成する抵抗３
５，コンデンサ３６を介しＮＰＮトランジスタ３７のベ
ースに接続され、このＮＰＮトランジスタ３７のコレク
タとソフトスタート用ＣＳ端子８との間にＣＳ端子８側
をカソードとする３．６Ｖのツエナダイオード３８が接
続されている。
【００２０】図２は図１の過負荷保護動作説明用の波形
図で、図２（Ａ）はラッチモード、図２（Ｂ）は間欠発
振モードの夫々の波形を示す。そして図２（Ａ），
（Ｂ）において上側の波形はＣＬ端子１の電圧ＶCLを、
下側の波形はＯＵＴ端子の出力電圧としてのゲート駆動
パルスＶG を夫々示す。次に図１の動作を説明する。図
１の定常状態の動作は図３と同様のため、説明を省略す
る。なお、このとき帰還電圧ＶFBは１〜２Ｖの状態にあ
り、このＶFBを（−）入力端子に入力し、（＋）入力端
子に２．８Ｖの固定電源２２を入力するコンパレータ２
３の出力はＨレベル側、従ってＮＰＮトランジスタ２４
は導通している。そしてＣＬ端子１の外付コンデンサ４
０の電圧ＶCLは定電流源２８によって一旦充電されたの
ち、ツエナダイオード２５がトランジスタ２４を介し導
通することによって、このツエナダイオード２５のツエ
ナ電圧３．６Ｖにクランプされている。
図で、図２（Ａ）はラッチモード、図２（Ｂ）は間欠発
振モードの夫々の波形を示す。そして図２（Ａ），
（Ｂ）において上側の波形はＣＬ端子１の電圧ＶCLを、
下側の波形はＯＵＴ端子の出力電圧としてのゲート駆動
パルスＶG を夫々示す。次に図１の動作を説明する。図
１の定常状態の動作は図３と同様のため、説明を省略す
る。なお、このとき帰還電圧ＶFBは１〜２Ｖの状態にあ
り、このＶFBを（−）入力端子に入力し、（＋）入力端
子に２．８Ｖの固定電源２２を入力するコンパレータ２
３の出力はＨレベル側、従ってＮＰＮトランジスタ２４
は導通している。そしてＣＬ端子１の外付コンデンサ４
０の電圧ＶCLは定電流源２８によって一旦充電されたの
ち、ツエナダイオード２５がトランジスタ２４を介し導
通することによって、このツエナダイオード２５のツエ
ナ電圧３．６Ｖにクランプされている。
【００２１】図１の過負荷時の動作を述べると、スイッ
チ３９が開放されている場合、図２（Ａ）の波形図がこ
れに対応している。即ち同図の時点ｔ１で過負荷が発生
したものとすると、図３の場合と同様に、スイッチング
電源の出力電圧ＶO が設定値よりも低くなることに伴
い、帰還電圧ＶFBが上昇してコンパレータ２３の（＋）
入力電圧２．８Ｖを越えるため、過負荷検出用のコンパ
レータ２３の出力はＬレベルとなり、ＮＰＮトランジス
タ２４がオフする。このためツエナダイオード２５のツ
エナ電圧３．６Ｖのクランプがはずれ、ＣＬ端子電圧Ｖ
CLはコンデンサ４０の定電流源２８による充電によって
上昇する。そして時点ｔ２においてこの電圧ＶCLが５Ｖ
を越えると、ＶCLを（＋）入力端子に入力し、（−）入
力端子に５Ｖの固定電源１８を入力するコンパレータ１
６の出力がＨレベルとなり、内部バイアス源１３をオフ
する。これによりＯＵＴ端子５に出力されるゲート駆動
パルスＶG は０Ｖに固定され、主スイッチング素子０２
はオフを保ち、従来と同様にラッチモードの過負荷保護
が行われることになる。ＣＬ端子電圧ＶCLはこののちも
定電流源２８からの充電によって上昇するがこのラッチ
モードの保護動作には関係がない。なお、図２（Ａ）で
は図外の回路によりＶCLが８Ｖにクランプされた例を示
す。
チ３９が開放されている場合、図２（Ａ）の波形図がこ
れに対応している。即ち同図の時点ｔ１で過負荷が発生
したものとすると、図３の場合と同様に、スイッチング
電源の出力電圧ＶO が設定値よりも低くなることに伴
い、帰還電圧ＶFBが上昇してコンパレータ２３の（＋）
入力電圧２．８Ｖを越えるため、過負荷検出用のコンパ
レータ２３の出力はＬレベルとなり、ＮＰＮトランジス
タ２４がオフする。このためツエナダイオード２５のツ
エナ電圧３．６Ｖのクランプがはずれ、ＣＬ端子電圧Ｖ
CLはコンデンサ４０の定電流源２８による充電によって
上昇する。そして時点ｔ２においてこの電圧ＶCLが５Ｖ
を越えると、ＶCLを（＋）入力端子に入力し、（−）入
力端子に５Ｖの固定電源１８を入力するコンパレータ１
６の出力がＨレベルとなり、内部バイアス源１３をオフ
する。これによりＯＵＴ端子５に出力されるゲート駆動
パルスＶG は０Ｖに固定され、主スイッチング素子０２
はオフを保ち、従来と同様にラッチモードの過負荷保護
が行われることになる。ＣＬ端子電圧ＶCLはこののちも
定電流源２８からの充電によって上昇するがこのラッチ
モードの保護動作には関係がない。なお、図２（Ａ）で
は図外の回路によりＶCLが８Ｖにクランプされた例を示
す。
【００２２】次にスイッチ３９が投入され、ＣＬ端子１
とＣＳ端子８が短絡されている場合、図２（Ｂ）の波形
図がこれに対応している。この場合、時点ｔ１からｔ３
までの動作は図２（Ａ）の場合と同じである。但し定常
状態においてはＣＬ端子１の外付コンデンサ４０及びＣ
Ｓ端子８の外付コンデンサ９は定電流源３２と２８によ
って充電され、ツエナダイオード２５によって３．６Ｖ
にクランプされている。そして時点ｔ１にこのクランプ
が外れると２つの外付コンデンサ９と４０は２つの定電
流源２８と３２によって充電され、その電圧ＶCLが上昇
することになる。そしてＶCLが５Ｖを越えた時点ｔ２で
コンパレータ１６の動作によりゲート駆動パルスＶG が
０Ｖにクランプされるが、電圧ＶCLはなおも上昇を続け
る。そして時点ｔ３で電圧ＶCLが７Ｖを越えると、この
電圧ＶCLを（＋）入力端子に入力し、（−）入力端子に
７Ｖの固定電源３３を入力しているコンパレータ３４の
出力がＨレベルとなり、このコンパレータ３４の出力端
子に接続された抵抗３５とコンデンサ３６の時定数相当
の遅延後、ＮＰＮトランジスタ３７が導通し、これによ
りツエナ電圧３．６Ｖのツエナダイオード３８が導通す
る。従ってＣＳ端子８及びＣＬ端子１のコンデンサ９と
４０の電圧ＶCLが３．６Ｖにクランプされて下降し、再
びＯＵＴ端子５からのゲート駆動パルスＶG の出力が可
能となる。またこれに伴い、コンパレータ３４の出力が
再びＬレベルとなって、トランジスタ３７が遮断され、
ツエナダイオード３８がオフし、ＣＳ端子８及びＣＬ端
子１の３．６Ｖのクランプが外れる。このようにして以
後時点ｔ１〜ｔ３間の動作と同じ動作が繰返され、（Ｏ
ＵＴ端子５の出力可能状態）←→（ＯＵＴ端子５の出力
停止状態）の動作を繰返す間欠発振モードとなる。
とＣＳ端子８が短絡されている場合、図２（Ｂ）の波形
図がこれに対応している。この場合、時点ｔ１からｔ３
までの動作は図２（Ａ）の場合と同じである。但し定常
状態においてはＣＬ端子１の外付コンデンサ４０及びＣ
Ｓ端子８の外付コンデンサ９は定電流源３２と２８によ
って充電され、ツエナダイオード２５によって３．６Ｖ
にクランプされている。そして時点ｔ１にこのクランプ
が外れると２つの外付コンデンサ９と４０は２つの定電
流源２８と３２によって充電され、その電圧ＶCLが上昇
することになる。そしてＶCLが５Ｖを越えた時点ｔ２で
コンパレータ１６の動作によりゲート駆動パルスＶG が
０Ｖにクランプされるが、電圧ＶCLはなおも上昇を続け
る。そして時点ｔ３で電圧ＶCLが７Ｖを越えると、この
電圧ＶCLを（＋）入力端子に入力し、（−）入力端子に
７Ｖの固定電源３３を入力しているコンパレータ３４の
出力がＨレベルとなり、このコンパレータ３４の出力端
子に接続された抵抗３５とコンデンサ３６の時定数相当
の遅延後、ＮＰＮトランジスタ３７が導通し、これによ
りツエナ電圧３．６Ｖのツエナダイオード３８が導通す
る。従ってＣＳ端子８及びＣＬ端子１のコンデンサ９と
４０の電圧ＶCLが３．６Ｖにクランプされて下降し、再
びＯＵＴ端子５からのゲート駆動パルスＶG の出力が可
能となる。またこれに伴い、コンパレータ３４の出力が
再びＬレベルとなって、トランジスタ３７が遮断され、
ツエナダイオード３８がオフし、ＣＳ端子８及びＣＬ端
子１の３．６Ｖのクランプが外れる。このようにして以
後時点ｔ１〜ｔ３間の動作と同じ動作が繰返され、（Ｏ
ＵＴ端子５の出力可能状態）←→（ＯＵＴ端子５の出力
停止状態）の動作を繰返す間欠発振モードとなる。
【００２３】なお、前述したスイッチ３９の開放時には
時点ｔ２以後、ＣＬ端子電圧ＶCLの上昇に伴い、図２
（Ｂ）の時点ｔ３に相当する時点でコンパレータ３４，
トランジスタ３７，ツエナダイオード３８の動作によ
り、スイッチ３９の投入時と同様、ＣＳ端子８は３．６
Ｖにクランプされるに到るが、ＣＬ端子電圧ＶCLは上昇
を続けるため、ＯＵＴ端子５の出力停止が維持される。
時点ｔ２以後、ＣＬ端子電圧ＶCLの上昇に伴い、図２
（Ｂ）の時点ｔ３に相当する時点でコンパレータ３４，
トランジスタ３７，ツエナダイオード３８の動作によ
り、スイッチ３９の投入時と同様、ＣＳ端子８は３．６
Ｖにクランプされるに到るが、ＣＬ端子電圧ＶCLは上昇
を続けるため、ＯＵＴ端子５の出力停止が維持される。
【００２４】次に図１の回路ではスイッチング電源の出
力電圧ＶO の過電圧時などに、これを検出する図外のフ
ォトカプラなどを介して外部からＣＬ端子１へ、例えば
約２００μＡ程度の電流を供給することによってスイッ
チ３９のオン，オフに関わらず強制的にラッチモードと
することができる。即ち外部からＣＬ端子に電流供給さ
れると、スイッチ３９が開放の場合、ＣＬ端子電圧ＶCL
を下げる（この場合は維持する）要素は３．６Ｖのツエ
ナダイオード２５のみである。このツエナダイオード２
５の電流シンク能力はトランジスタ２４のベース電流で
定まり、この例では約５０μＡである。従って前記の外
部からの電流の供給により、トランジスタ２４の導通に
関係なくＣＬ端子電圧ＶCLが５Ｖ以上に上昇し、前述と
同様にラッチモードとなる。
力電圧ＶO の過電圧時などに、これを検出する図外のフ
ォトカプラなどを介して外部からＣＬ端子１へ、例えば
約２００μＡ程度の電流を供給することによってスイッ
チ３９のオン，オフに関わらず強制的にラッチモードと
することができる。即ち外部からＣＬ端子に電流供給さ
れると、スイッチ３９が開放の場合、ＣＬ端子電圧ＶCL
を下げる（この場合は維持する）要素は３．６Ｖのツエ
ナダイオード２５のみである。このツエナダイオード２
５の電流シンク能力はトランジスタ２４のベース電流で
定まり、この例では約５０μＡである。従って前記の外
部からの電流の供給により、トランジスタ２４の導通に
関係なくＣＬ端子電圧ＶCLが５Ｖ以上に上昇し、前述と
同様にラッチモードとなる。
【００２５】またスイッチ３９が投入されている場合、
ＣＬ端子１とＣＳ端子８の電圧ＶCLを維持する要素とし
てツエナダイオード２５のほかにさらに３．６Ｖのツエ
ナダイオード３８が加わり、このツエナダイオード３８
の電流シンク能力はトランジスタ３７のベース電流で定
まり、この例では約１００μＡである。従って前記２つ
の電流シンク能力約１５０μＡを越える約２００μＡの
電流を外部から供給すれば、トランジスタ２４と３７の
導通に関係なくＣＬ端子電圧ＶCLが上昇し続け５Ｖを越
えた時点でラッチモードとなる。
ＣＬ端子１とＣＳ端子８の電圧ＶCLを維持する要素とし
てツエナダイオード２５のほかにさらに３．６Ｖのツエ
ナダイオード３８が加わり、このツエナダイオード３８
の電流シンク能力はトランジスタ３７のベース電流で定
まり、この例では約１００μＡである。従って前記２つ
の電流シンク能力約１５０μＡを越える約２００μＡの
電流を外部から供給すれば、トランジスタ２４と３７の
導通に関係なくＣＬ端子電圧ＶCLが上昇し続け５Ｖを越
えた時点でラッチモードとなる。
【００２６】
【発明の効果】本発明によればＣＳ端子とＣＬ端子の短
絡又は開放により、夫々過負荷時の保護モードとして間
欠発振モード又はラッチモードの選択が可能になると共
に、スイッチング電源出力の過電圧等の異常時にＣＬ端
子へ外部から電流を供給することにより、前記短絡又は
開放のいずれの端子処理の場合でもラッチモードとする
ことができ、広い用途に適合するスイッチング電源制御
回路を提供することができる。
絡又は開放により、夫々過負荷時の保護モードとして間
欠発振モード又はラッチモードの選択が可能になると共
に、スイッチング電源出力の過電圧等の異常時にＣＬ端
子へ外部から電流を供給することにより、前記短絡又は
開放のいずれの端子処理の場合でもラッチモードとする
ことができ、広い用途に適合するスイッチング電源制御
回路を提供することができる。
【図１】本発明の一実施例としての構成を示すブロック
回路図
回路図
【図２】図１の過負荷時の動作説明用の波形図
【図３】従来のスイッチング電源の回路図
０１Ａ スイッチング電源制御用ＩＣ
０２ 主スイッチング素子（ＮチャネルＭＯＳＦＥ
Ｔ） Ｖi 入力電源 ＶO 出力電圧 ０４ トランス ０５ ダイオード ０６ 平滑コンデンサ ０７ 帰還抵抗 ０８ オペアンプ Ｒ１，Ｒ２ 分圧抵抗 ＶREF 基準電圧（固定電源） ＶFB 帰還電圧 ＶG ゲート駆動パルス ＶCL ＣＬ端子電圧 １ 過負荷保護用ＣＬ端子 ２ 帰還信号用ＦＢ端子 ４ 接地用ＧＮＤ端子 ５ ゲート駆動出力用ＯＵＴ端子 ６ 電源用ＶCC端子 ７ 発振器容量用ＣＴ端子 ８ ソフトスタート用ＣＳ端子 ９ ソフトスタート用コンデンサ １０ 発振器用抵抗 １１ コンデンサ １２ ＩＣの電源 １３ 内部バイアス源 １６ コンパレータ １８ ５Ｖ固定電源 １９ 発振器（ＯＳＣ） ２２ ２．８Ｖ固定電源 ２３ コンパレータ ２４ ＮＰＮトランジスタ ２５ ３．６Ｖツエナダイオード ２６ ＰＷＭコンパレータ ２７ 固定電源 ２８ １０μＡ定電流源 ３２ １０μＡ定電流源 ３３ ７Ｖ固定電源 ３４ コンパレータ ３５ 抵抗 ３６ コンデンサ ３７ ＮＰＮトランジスタ ３８ ３．６Ｖツエナダイオード ３９ スイッチ ４０ コンデンサ
Ｔ） Ｖi 入力電源 ＶO 出力電圧 ０４ トランス ０５ ダイオード ０６ 平滑コンデンサ ０７ 帰還抵抗 ０８ オペアンプ Ｒ１，Ｒ２ 分圧抵抗 ＶREF 基準電圧（固定電源） ＶFB 帰還電圧 ＶG ゲート駆動パルス ＶCL ＣＬ端子電圧 １ 過負荷保護用ＣＬ端子 ２ 帰還信号用ＦＢ端子 ４ 接地用ＧＮＤ端子 ５ ゲート駆動出力用ＯＵＴ端子 ６ 電源用ＶCC端子 ７ 発振器容量用ＣＴ端子 ８ ソフトスタート用ＣＳ端子 ９ ソフトスタート用コンデンサ １０ 発振器用抵抗 １１ コンデンサ １２ ＩＣの電源 １３ 内部バイアス源 １６ コンパレータ １８ ５Ｖ固定電源 １９ 発振器（ＯＳＣ） ２２ ２．８Ｖ固定電源 ２３ コンパレータ ２４ ＮＰＮトランジスタ ２５ ３．６Ｖツエナダイオード ２６ ＰＷＭコンパレータ ２７ 固定電源 ２８ １０μＡ定電流源 ３２ １０μＡ定電流源 ３３ ７Ｖ固定電源 ３４ コンパレータ ３５ 抵抗 ３６ コンデンサ ３７ ＮＰＮトランジスタ ３８ ３．６Ｖツエナダイオード ３９ スイッチ ４０ コンデンサ
Claims (4)
- 【請求項１】スイッチング電源装置の出力電圧と基準電
圧との差電圧を増巾してなる帰還電圧を入力し、定常動
作時は、所定の周波数の、且つこの帰還電圧に対応する
オン時間比にＰＷＭ制御された駆動パルスを生成して主
スイッチング素子を開閉駆動し、前記出力電圧を基準電
圧にほぼ一致させ、 ソフトスタート用の第１のコンデンサを接続する第１の
端子、 この第１の端子を介し第１のコンデンサを所定の電流で
充電する手段を持ち、前記第１のコンデンサが接続され
たときは、起動時に前記帰還電圧に優先し、第１の端子
の電圧に対応するオン時間比の駆動パルスを生成してス
イッチング電源装置のソフトスタートを行うと共に、 前記帰還電圧から過負荷発生を検知する手段、 第２のコンデンサを接続する第２の端子、 過負荷発生の検知時点からこの第２の端子を介し第２の
コンデンサを所定の電流で充電昇圧する手段、 この充電昇圧に基づき第２の端子の電圧が所定の第１の
電圧を越えたことを検知して前記駆動パルスを停止させ
るラッチモード保護手段を持ち、 前記第２のコンデンサが接続されたときは、過負荷時に
ラッチモードの保護動作を行うスイッチング電源制御回
路であって、前記第２の端子の電圧が前記第１の電圧より高い第２の
電圧を越えたことを検知して前記第１の端子の電圧を前
記第１の電圧より低い第３の電圧にクランプする間欠発
振モード生成手段を有し、 前記第１及び第２のコンデンサのうちの少なくとも1つ
のコンデンサが接続された状態において、第１，第２の
２つの端子間が短絡されたときは、前記過負荷発生検知
手段の検知時点から第１の所定期間、前記駆動パルスを
維持したのち、第２の所定期間、前記ラッチモード保護
手段を介しこの駆動パルスを停止させる動作を繰返し行
わせる間欠発振モード保護手段を備えたことを特徴とす
るスイッチング電源制御回路。 - 【請求項２】請求項１に記載のスイッチング電源制御回
路において、 前記間欠発振モード生成手段が、前記第１，第２の２つ
の端子間が短絡された状態で前記第２の端子の電圧が前
記第２の電圧を越えたとき、前記第１の端子を介し前記
の接続された第１及び第２のコンデンサのうちの少なく
とも1つのコンデンサを前記第３の電圧まで放電させる
手段を備えたものであることを特徴とするスイッチング
電源制御回路。 - 【請求項３】請求項１又は２に記載のスイッチング電源
制御回路において、 前記第１，第２の端子間の短絡の有無に関わらず、第２
の端子に所定値以上の電流供給を行った場合には前記ラ
ッチモード保護手段の動作が行われるように、第１及び
第２の端子の短絡時にこの何れかの端子を介してこのス
イッチング電源制御回路の接地端子側へ吸込み得る電流
の総和が前記電流供給の所定値以下となるように構成さ
れたことを特徴とするスイッチング電源制御回路。 - 【請求項４】請求項１ないし３のいずれかに記載のスイ
ッチング電源制御回路が半導体集積回路からなり、前記
第１及び第２のコンデンサはこの半導体集積回路に前記
第１及び第２の端子を介して夫々外付されるものである
ことを特徴とするスイッチング電源制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14857195A JP3387271B2 (ja) | 1995-06-15 | 1995-06-15 | スイッチング電源制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14857195A JP3387271B2 (ja) | 1995-06-15 | 1995-06-15 | スイッチング電源制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH099616A JPH099616A (ja) | 1997-01-10 |
| JP3387271B2 true JP3387271B2 (ja) | 2003-03-17 |
Family
ID=15455728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14857195A Expired - Fee Related JP3387271B2 (ja) | 1995-06-15 | 1995-06-15 | スイッチング電源制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3387271B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4677790B2 (ja) * | 2005-01-18 | 2011-04-27 | 富士電機システムズ株式会社 | スイッチング電源の間欠保護回路 |
| WO2007080777A1 (ja) | 2006-01-10 | 2007-07-19 | Rohm Co., Ltd. | 電源装置及びこれを備えた電子機器 |
| JP5566656B2 (ja) * | 2009-10-07 | 2014-08-06 | 新電元工業株式会社 | スイッチング電源 |
| CN102969894B (zh) * | 2012-11-19 | 2015-04-08 | 西安三馀半导体有限公司 | Dc-dc转换器模式自动转换电路 |
-
1995
- 1995-06-15 JP JP14857195A patent/JP3387271B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH099616A (ja) | 1997-01-10 |
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