JPH099616A - スイッチング電源制御回路 - Google Patents
スイッチング電源制御回路Info
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- JPH099616A JPH099616A JP14857195A JP14857195A JPH099616A JP H099616 A JPH099616 A JP H099616A JP 14857195 A JP14857195 A JP 14857195A JP 14857195 A JP14857195 A JP 14857195A JP H099616 A JPH099616 A JP H099616A
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Abstract
8の間の開放と短絡で、電源過負荷保護モードを主スイ
ッチング素子02の駆動停止と間欠駆動のモードに切替
える。 【構成】定常動作時素子02は電源出力VO を基準電圧
VREF と比較した帰還電圧VFBと発振器19入力に基づ
くPWMコンパレータ26出力VG によってPWM制御
されVO を一定に保つ。スイッチ39開放時、過負荷で
VO が下りV FBが2.8Vを越えるとコンパレータ23
によりツエナダイオード25の3.6Vクランプが外
れ、コンデンサ40が定電流源28で充電され、その電
圧VCLが5Vを越えた時、コンパレータ16により内部
バイアス源13がオフされ、素子02の駆動は停止す
る。スイッチ39短絡時にはこの後VCLが7Vを越えた
時点でコンパレータ34にてツエナダイオード38の
3.6Vクランプが作動しVCLが下降し、今までの動作
を繰返し素子02は間欠駆動される。
Description
らなるスイッチング電源制御用の回路であっで、特にス
イッチング電源を過負荷時に保護する機能として、2つ
の端子間の開放時と短絡時とで、過負荷時に主スイッチ
ング素子を停止状態にラッチするモードと、間欠発振さ
せるモードとに切替え得る機能を備えたスイッチング電
源制御回路に関する。
もしくは相当部分を示す。
を示す。同図においてVi は入力電源、04はトラン
ス、02はトランス04の1次巻線W1を介し入力電源
Vi を所定周期で開閉するNチャネルMOSFETから
なる主スイッチング素子、05はスイッチング素子02
のオフ時にトランス04の2次巻線W2に発生する電圧
を整流するダイオード、06はこの整流電圧を平滑化
し、このスイッチング電源の出力電圧VO を生成する平
滑コンデンサ、R1,R2はこの出力電圧VO を分圧す
る分圧抵抗、08は分圧抵抗R1,R2を介し分圧され
た出力電圧VO の検出電圧と基準電圧VREF との差電圧
を増巾し、帰還電圧VFBを生成するオペアンプ、なお0
7はこのオペアンプ08の帰還抵抗である。
力し、OUT端子5から主スイッチング素子02のゲー
トをPWM(パルス巾変調)方式で駆動するゲート駆動
パルスVG を出力して、出力電圧VO を一定値に制御す
るスイッチング電源制御用のICである。なおIC01
において、6はこのIC01の電源12が接続されるV
CC端子、4はこのIC01の接地側のGND端子、26
は前記帰還電圧VFBを(+)入力端子の1つに入力し、
ゲート駆動パルスVG を出力するPWMコンパレータ、
27はPWMコンパレータ26の別の(+)入力端子に
入力される固定電源、19はこのPWMコンパレータ2
6の(−)入力端子へ主スイッチング素子02のスイッ
チング周期を定める所定周波数の3角波を発振入力する
発振器(OSCとも略記する)、1と7は夫々この発振
器19の発振周波数を決定する抵抗10とコンデンサ1
1を接続するためのRT端子とCT端子、8はソフトス
タート時間を決定するこの例では0.2μFのコンデン
サ9を接続するためのCS端子である。なお、CS端子
8はPWMコンパレータ26のさらに別の(+)入力端
子に接続されている。
(出力端)をCS端子8に接続されたソフトスタート用
コンデンサ9をこの端子8を介して充電するソフトスタ
ート用の10μAの定電流源、13はIC01内の各部
にバイアス電圧を供給する内部バイアス源、16はCS
端子8の電圧を(+)入力端子に入力し、スイッチング
電源の過負荷時に後述のように内部バイアス源13をオ
フして保護動作を行うためのコンパレータ、18はこの
コンパレータ16の(−)入力端子に入力される比較用
の7Vの固定電源、23は(−)入力端子に帰還電圧V
FBを入力し、V FBの上昇からスイッチング電源の過負荷
を検知するコンパレータ、22はこのコンパレータ23
の(+)入力端子に接続された比較用の2.8Vの固定
電源、24はこのコンパレータ23によって駆動される
NPNトランジスタ、25はトランジスタ24のオン時
(定常動作時)にCS端子8の電圧を3.6Vにクラン
プするツエナダイオードである。
ライバック・コンバータを構成しており、主スイッチン
グ素子02であるMOSFETのオン時間比(即ちIC
の発振器19の発振周期に対するMOSFET02が導
通する時間の割合)をゲート駆動パルスVG によって制
御するPWM(Pulse Width Modula
tion)方式により、スイッチング電源の出力である
直流電圧VO を一定値に安定化している。
9にRT端子1,CT端子7を介して夫々接続される抵
抗10の抵抗値及びコンデンサ11の容量値で決定さ
れ、オン時間比はPWMコンパレータ26の(−)入力
端子の電圧としての発振器19の出力電圧と、PWMコ
ンパレータ26の3つの(+)入力端子のうちの最低電
位の(+)入力と比較し決定される。
はFB端子2の帰還電圧VFBとなり、出力電圧VO はお
およそ次式(1)で表わされる。
ング電源の出力電圧V O が式(1)の値より低くなる
と、オペアンプ08の(−)入力電圧が、その(+)入
力電圧としての基準電圧VREF より低くなり、オペアン
プ08の出力電圧としての帰還電圧VFB(換言すればコ
ンパレータ23の(−)入力電圧)がコンパレータ23
の(+)入力電圧としての固定電源22の電圧2.8V
より高くなる。これによりコンパレータ23の出力はL
レベルとなり、NPNトランジスタ24がオフされる。
このため定常動作時には定電流源32を介し導通してい
るツエナダイオード25がオフし、つまりそのツエナ電
圧3.6Vのクランプが外れ、CS端子8に接続された
コンデンサ9が10μAの定電流源32により充電昇圧
され、CS端子電圧が3.6Vから上に上昇する。そし
てCS端子電圧が7Vを越えると、(+)入力端子にこ
のCS電圧を入力し、(−)入力端子に固定電源18の
電圧7Vを入力しているコンパレータ16の出力はHレ
ベルとなり、このコンパレータ16の出力がIC内部バ
イアス源13に対するオフ信号となる。このため内部バ
イアス源13が遮断されると共に、ICのOUT端子5
の出力としてのゲート駆動パルスVG が0Vに停止維持
されるラッチモードとなり、主スイッチング素子02は
オフ状態に保たれ、トランス04の1次側,2次側の電
流が0となる。
ンサ9が定電流源32によって充電されることで、約0
Vから上昇し、ツエナダイオード25のクランプ電圧
3.6Vに到る一部の期間に、PWMコンパレータ26
の3つの(+)入力端子の電圧について、(CS端子電
圧)<(固定電源27の電圧)及び(CS端子電圧)<
(FB端子2の電圧VFB)を満足し、CS端子電圧がP
WMコンパレータ26の出力に関係して、オン時間比を
徐々に広げるソフトスタート機能を果す。
負荷時の保護動作モードはラッチモード1つのみであ
る。しかしながらスイッチング電源が破損して出力が消
失した訳ではないことを発信する意味で、過負荷時に主
スイッチング素子のパルス駆動と停止を繰返す間欠発振
モードとすることがスイッチング電源制御用ICを使用
する顧客から望まれる場合もある。
時の保護動作モードとしてラッチモードと間欠発振モー
ドとを選択することができるスイッチング電源制御回路
を提供することを課題とする。
めに、請求項1のスイッチング電源制御回路は、スイッ
チング電源装置の出力電圧(VO ×R2/(R1+R
2))と基準電圧(VREF )との差電圧を(オペアンプ
08を介し)増巾してなる帰還電圧(VFB)を入力し、
定常動作時は、(PWMコンパレータ26を介し発振器
19の出力電圧と比較することにより)所定の周波数
の、且つこの帰還電圧に対応するオン時間比にPWM制
御された駆動パルス(ゲート駆動パルスVG )を生成し
て(OUT端子5を経て)主スイッチング素子(02)
を開閉駆動し、前記出力電圧を基準電圧にほぼ一致さ
せ、ソフトスタート用の第1のコンデンサ(9)を接続
する第1の端子(CS端子8)、この第1の端子を介し
第1のコンデンサを所定の電流で充電する手段(定電流
源32)を持ち、前記第1のコンデンサが接続されたと
きは、起動時に(PWMコンパレータ26を介し)前記
帰還電圧に優先し、第1の端子の電圧に対応するオン時
間比の駆動パルスを生成してスイッチング電源装置のソ
フトスタートを行うと共に、前記帰還電圧から過負荷発
生を検知する手段(固定電源22,コンパレータ2
3)、第2のコンデンサ(40)を接続する第2の端子
(CL端子1)、過負荷発生の検知時点からこの第2の
端子を介し第2のコンデンサを所定の電流で充電昇圧す
る手段(NPNトランジスタ24,ツエナダイオード2
5,定電流源28)、この充電昇圧に基づき第2の端子
の電圧(VCL)が所定の第1の電圧(5Vなど)を越え
たことを(コンパレータ16,固定電源18を介し)検
知して前記駆動パルスを停止させるラッチモード保護手
段(内部バイアス源13)を持ち、前記第2のコンデン
サが接続されたときは、過負荷時にラッチモードの保護
動作を行うスイッチング電源制御回路であって、前記第
1又は(及び)第2のコンデンサが接続された状態にお
いて、第1,第2の2つの端子間が短絡されたときは、
前記過負荷発生検知手段の検知時点から第1の所定期
間、前記駆動パルスを維持したのち、第2の所定期間、
前記ラッチモード保護手段を介しこの駆動パルスを停止
させる動作を繰返し行わせる間欠発振モード保護手段を
備えたものとする。
路は、請求項1に記載のスイッチング電源制御回路にお
いて、前記間欠発振モード保護手段が、第2の端子の電
圧が前記第1の電圧より高い所定の第2の電圧(7Vな
ど)を越えたとき、第1の端子を介し前記の接続された
第1又は(及び)第2のコンデンサを第1の電圧より低
い所定電圧(3.6Vなど)まで放電させる手段(固定
電源33,コンパレータ34,抵抗35,コンデンサ3
6,トランジスタ37,ツエナダイオード38)を備え
たものであるようにする。
路は、請求項1又は2に記載のスイッチング電源制御回
路において、前記第1,第2の端子間の短絡の有無に関
わらず、第2の端子に所定値以上の電流供給を行った場
合には前記ラッチモード保護手段の動作が行われるよう
に、第1及び第2の端子の短絡時にこの何れかの端子を
介してこのスイッチング電源制御回路の接地端子(GN
D端子4)側へ吸込み得る電流の総和が前記電流供給の
所定値以下となるように構成されたものとする。
路は、請求項1ないし3のいずれかに記載のスイッチン
グ電源制御回路が半導体集積回路(スイッチング電源制
御用IC01A)からなり、前記第1及び第2のコンデ
ンサはこの半導体集積回路に前記第1及び第2の端子を
介して夫々外付されるものであるようにする。
負荷保護用のCL端子とし、従来のソフトスタート用の
CS端子に接続されていた過負荷保護回路の接続をCL
端子側へ移して、従来と同様の内部バイアス源13のオ
フ(つまりOUT端子出力停止)によるラッチモードの
過負荷保護を行うようにするほか、CL端子に間欠発振
モード生成用のコンパレータ34等の回路を付加し、P
WMコンパレータ26に接続されているソフトスタート
用のCS端子と過負荷保護用のCL端子のピン間を短絡
したとき、CL端子の前記付加回路によりCL端子とC
S端子の電位が周期的に昇降して主スイッチング素子が
スイッチング後停止する動作を繰返す間欠発振動作を行
うようにする。また、CL端子の電圧をクランプする回
路の電流シンク能力を一定値に設定し、スイッチング電
源の出力電圧VO の過電圧時などに、CS端子とCL端
子間の開放・短絡いずれの場合も、この一定値以上の電
流をCL端子に供給することにより、ラッチモードのO
UT端子出力停止に到るようにする。
グ電源の構成を示すブロック回路図で図3に対応するも
のである。図1の新たなスイッチング電源制御用IC0
1Aにおいては、従来の図3の同IC01に対し、従来
のRT端子1の外付抵抗10を内蔵させて、この空いた
端子1を新たに過負荷保護用のCL端子とし、このCL
端子にこの例では0.2μFの外付コンデンサ40を接
続すると共に、このコンデンサ40を充電する10μA
の定電流源28を設け、且つ従来のソフトスタート用の
CS端子8への過負荷保護動作用のコンパレータ16と
ツエナダイオード25の接続端を取外し、CL端子1へ
接続替えしている。なお、図1の例ではコンパレータ1
6の(−)入力端子に接続された固定電源18は5Vに
置換わっている。
負荷保護を行うための、(−)入力端子に7Vの固定電
源33が接続されたコンパレータ34の(+)入力端子
が接続され、CL端子1とソフトスタート用のCS端子
8との間にこのピン間を外部で短絡するためのスイッチ
(SWとも略記する)39が設けられている。そしてコ
ンパレータ34の出力端子は遅延回路を構成する抵抗3
5,コンデンサ36を介しNPNトランジスタ37のベ
ースに接続され、このNPNトランジスタ37のコレク
タとソフトスタート用CS端子8との間にCS端子8側
をカソードとする3.6Vのツエナダイオード38が接
続されている。
図で、図2(A)はラッチモード、図2(B)は間欠発
振モードの夫々の波形を示す。そして図2(A),
(B)において上側の波形はCL端子1の電圧VCLを、
下側の波形はOUT端子の出力電圧としてのゲート駆動
パルスVG を夫々示す。次に図1の動作を説明する。図
1の定常状態の動作は図3と同様のため、説明を省略す
る。なお、このとき帰還電圧VFBは1〜2Vの状態にあ
り、このVFBを(−)入力端子に入力し、(+)入力端
子に2.8Vの固定電源22を入力するコンパレータ2
3の出力はHレベル側、従ってNPNトランジスタ24
は導通している。そしてCL端子1の外付コンデンサ4
0の電圧VCLは定電流源28によって一旦充電されたの
ち、ツエナダイオード25がトランジスタ24を介し導
通することによって、このツエナダイオード25のツエ
ナ電圧3.6Vにクランプされている。
チ39が開放されている場合、図2(A)の波形図がこ
れに対応している。即ち同図の時点t1で過負荷が発生
したものとすると、図3の場合と同様に、スイッチング
電源の出力電圧VO が設定値よりも低くなることに伴
い、帰還電圧VFBが上昇してコンパレータ23の(+)
入力電圧2.8Vを越えるため、過負荷検出用のコンパ
レータ23の出力はLレベルとなり、NPNトランジス
タ24がオフする。このためツエナダイオード25のツ
エナ電圧3.6Vのクランプがはずれ、CL端子電圧V
CLはコンデンサ40の定電流源28による充電によって
上昇する。そして時点t2においてこの電圧VCLが5V
を越えると、VCLを(+)入力端子に入力し、(−)入
力端子に5Vの固定電源18を入力するコンパレータ1
6の出力がHレベルとなり、内部バイアス源13をオフ
する。これによりOUT端子5に出力されるゲート駆動
パルスVG は0Vに固定され、主スイッチング素子02
はオフを保ち、従来と同様にラッチモードの過負荷保護
が行われることになる。CL端子電圧VCLはこののちも
定電流源28からの充電によって上昇するがこのラッチ
モードの保護動作には関係がない。なお、図2(A)で
は図外の回路によりVCLが8Vにクランプされた例を示
す。
とCS端子8が短絡されている場合、図2(B)の波形
図がこれに対応している。この場合、時点t1からt3
までの動作は図2(A)の場合と同じである。但し定常
状態においてはCL端子1の外付コンデンサ40及びC
S端子8の外付コンデンサ9は定電流源32と28によ
って充電され、ツエナダイオード25によって3.6V
にクランプされている。そして時点t1にこのクランプ
が外れると2つの外付コンデンサ9と40は2つの定電
流源28と32によって充電され、その電圧VCLが上昇
することになる。そしてVCLが5Vを越えた時点t2で
コンパレータ16の動作によりゲート駆動パルスVG が
0Vにクランプされるが、電圧VCLはなおも上昇を続け
る。そして時点t3で電圧VCLが7Vを越えると、この
電圧VCLを(+)入力端子に入力し、(−)入力端子に
7Vの固定電源33を入力しているコンパレータ34の
出力がHレベルとなり、このコンパレータ34の出力端
子に接続された抵抗35とコンデンサ36の時定数相当
の遅延後、NPNトランジスタ37が導通し、これによ
りツエナ電圧3.6Vのツエナダイオード38が導通す
る。従ってCS端子8及びCL端子1のコンデンサ9と
40の電圧VCLが3.6Vにクランプされて下降し、再
びOUT端子5からのゲート駆動パルスVG の出力が可
能となる。またこれに伴い、コンパレータ34の出力が
再びLレベルとなって、トランジスタ37が遮断され、
ツエナダイオード38がオフし、CS端子8及びCL端
子1の3.6Vのクランプが外れる。このようにして以
後時点t1〜t3間の動作と同じ動作が繰返され、(O
UT端子5の出力可能状態)←→(OUT端子5の出力
停止状態)の動作を繰返す間欠発振モードとなる。
時点t2以後、CL端子電圧VCLの上昇に伴い、図2
(B)の時点t3に相当する時点でコンパレータ34,
トランジスタ37,ツエナダイオード38の動作によ
り、スイッチ39の投入時と同様、CS端子8は3.6
Vにクランプされるに到るが、CL端子電圧VCLは上昇
を続けるため、OUT端子5の出力停止が維持される。
力電圧VO の過電圧時などに、これを検出する図外のフ
ォトカプラなどを介して外部からCL端子1へ、例えば
約200μA程度の電流を供給することによってスイッ
チ39のオン,オフに関わらず強制的にラッチモードと
することができる。即ち外部からCL端子に電流供給さ
れると、スイッチ39が開放の場合、CL端子電圧VCL
を下げる(この場合は維持する)要素は3.6Vのツエ
ナダイオード25のみである。このツエナダイオード2
5の電流シンク能力はトランジスタ24のベース電流で
定まり、この例では約50μAである。従って前記の外
部からの電流の供給により、トランジスタ24の導通に
関係なくCL端子電圧VCLが5V以上に上昇し、前述と
同様にラッチモードとなる。
CL端子1とCS端子8の電圧VCLを維持する要素とし
てツエナダイオード25のほかにさらに3.6Vのツエ
ナダイオード38が加わり、このツエナダイオード38
の電流シンク能力はトランジスタ37のベース電流で定
まり、この例では約100μAである。従って前記2つ
の電流シンク能力約150μAを越える約200μAの
電流を外部から供給すれば、トランジスタ24と37の
導通に関係なくCL端子電圧VCLが上昇し続け5Vを越
えた時点でラッチモードとなる。
絡又は開放により、夫々過負荷時の保護モードとして間
欠発振モード又はラッチモードの選択が可能になると共
に、スイッチング電源出力の過電圧等の異常時にCL端
子へ外部から電流を供給することにより、前記短絡又は
開放のいずれの端子処理の場合でもラッチモードとする
ことができ、広い用途に適合するスイッチング電源制御
回路を提供することができる。
回路図
T) Vi 入力電源 VO 出力電圧 04 トランス 05 ダイオード 06 平滑コンデンサ 07 帰還抵抗 08 オペアンプ R1,R2 分圧抵抗 VREF 基準電圧(固定電源) VFB 帰還電圧 VG ゲート駆動パルス VCL CL端子電圧 1 過負荷保護用CL端子 2 帰還信号用FB端子 4 接地用GND端子 5 ゲート駆動出力用OUT端子 6 電源用VCC端子 7 発振器容量用CT端子 8 ソフトスタート用CS端子 9 ソフトスタート用コンデンサ 10 発振器用抵抗 11 コンデンサ 12 ICの電源 13 内部バイアス源 16 コンパレータ 18 5V固定電源 19 発振器(OSC) 22 2.8V固定電源 23 コンパレータ 24 NPNトランジスタ 25 3.6Vツエナダイオード 26 PWMコンパレータ 27 固定電源 28 10μA定電流源 32 10μA定電流源 33 7V固定電源 34 コンパレータ 35 抵抗 36 コンデンサ 37 NPNトランジスタ 38 3.6Vツエナダイオード 39 スイッチ 40 コンデンサ
Claims (4)
- 【請求項1】スイッチング電源装置の出力電圧と基準電
圧との差電圧を増巾してなる帰還電圧を入力し、定常動
作時は、所定の周波数の、且つこの帰還電圧に対応する
オン時間比にPWM制御された駆動パルスを生成して主
スイッチング素子を開閉駆動し、前記出力電圧を基準電
圧にほぼ一致させ、 ソフトスタート用の第1のコンデンサを接続する第1の
端子、 この第1の端子を介し第1のコンデンサを所定の電流で
充電する手段を持ち、前記第1のコンデンサが接続され
たときは、起動時に前記帰還電圧に優先し、第1の端子
の電圧に対応するオン時間比の駆動パルスを生成してス
イッチング電源装置のソフトスタートを行うと共に、 前記帰還電圧から過負荷発生を検知する手段、 第2のコンデンサを接続する第2の端子、 過負荷発生の検知時点からこの第2の端子を介し第2の
コンデンサを所定の電流で充電昇圧する手段、 この充電昇圧に基づき第2の端子の電圧が所定の第1の
電圧を越えたことを検知して前記駆動パルスを停止させ
るラッチモード保護手段を持ち、 前記第2のコンデンサが接続されたときは、過負荷時に
ラッチモードの保護動作を行うスイッチング電源制御回
路であって、 前記第1又は(及び)第2のコンデンサが接続された状
態において、第1,第2の2つの端子間が短絡されたと
きは、前記過負荷発生検知手段の検知時点から第1の所
定期間、前記駆動パルスを維持したのち、第2の所定期
間、前記ラッチモード保護手段を介しこの駆動パルスを
停止させる動作を繰返し行わせる間欠発振モード保護手
段を備えたことを特徴とするスイッチング電源制御回
路。 - 【請求項2】請求項1に記載のスイッチング電源制御回
路において、 前記間欠発振モード保護手段が、第2の端子の電圧が前
記第1の電圧より高い所定の第2の電圧を越えたとき、
第1の端子を介し前記の接続された第1又は(及び)第
2のコンデンサを第1の電圧より低い所定電圧まで放電
させる手段を備えたものであることを特徴とするスイッ
チング電源制御回路。 - 【請求項3】請求項1又は2に記載のスイッチング電源
制御回路において、 前記第1,第2の端子間の短絡の有無に関わらず、第2
の端子に所定値以上の電流供給を行った場合には前記ラ
ッチモード保護手段の動作が行われるように、第1及び
第2の端子の短絡時にこの何れかの端子を介してこのス
イッチング電源制御回路の接地端子側へ吸込み得る電流
の総和が前記電流供給の所定値以下となるように構成さ
れたことを特徴とするスイッチング電源制御回路。 - 【請求項4】請求項1ないし3のいずれかに記載のスイ
ッチング電源制御回路が半導体集積回路からなり、前記
第1及び第2のコンデンサはこの半導体集積回路に前記
第1及び第2の端子を介して夫々外付されるものである
ことを特徴とするスイッチング電源制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14857195A JP3387271B2 (ja) | 1995-06-15 | 1995-06-15 | スイッチング電源制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14857195A JP3387271B2 (ja) | 1995-06-15 | 1995-06-15 | スイッチング電源制御回路 |
Publications (2)
Publication Number | Publication Date |
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JPH099616A true JPH099616A (ja) | 1997-01-10 |
JP3387271B2 JP3387271B2 (ja) | 2003-03-17 |
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ID=15455728
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JP14857195A Expired - Fee Related JP3387271B2 (ja) | 1995-06-15 | 1995-06-15 | スイッチング電源制御回路 |
Country Status (1)
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JP (1) | JP3387271B2 (ja) |
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