JPH11235026A - スイッチング・レギュレータ - Google Patents
スイッチング・レギュレータInfo
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- JPH11235026A JPH11235026A JP3618498A JP3618498A JPH11235026A JP H11235026 A JPH11235026 A JP H11235026A JP 3618498 A JP3618498 A JP 3618498A JP 3618498 A JP3618498 A JP 3618498A JP H11235026 A JPH11235026 A JP H11235026A
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- regulator
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- current
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Abstract
(57)【要約】
【課題】 ＳＷレギュレータの起動時のスイッチング電
流を低く抑えること。 【解決手段】 ＳＷレギュレータの起動時に、エラー・
アンプの出力にクランプ回路を付加して、起動時のスイ
ッチングDUTY比を小さく抑えることで、起動時のスイッ
チング電流を低く抑える。
流を低く抑えること。 【解決手段】 ＳＷレギュレータの起動時に、エラー・
アンプの出力にクランプ回路を付加して、起動時のスイ
ッチングDUTY比を小さく抑えることで、起動時のスイッ
チング電流を低く抑える。
Description
【０００１】
【発明の属する技術分野】この発明は、スイッチング・
レギュレータ（以下ＳＷレギュレータと記載する）の起
動時（ＳＷレギュレータに入力電圧を印可する状態を言
う）に、電源に大電流が流れることを防止することが可
能な、ＳＷレギュレータに関する。
レギュレータ（以下ＳＷレギュレータと記載する）の起
動時（ＳＷレギュレータに入力電圧を印可する状態を言
う）に、電源に大電流が流れることを防止することが可
能な、ＳＷレギュレータに関する。
【０００２】
【従来の技術】従来のＳＷレギュレータ制御回路として
は、図６の回路図に示されるようなＳＷレギュレータの
制御回路が知られていた。即ち、基準電圧回路１０の基
準電圧Vrefと、ＳＷレギュレータの出力端子５に出力さ
れる出力電圧Voutを分圧するブリーダ抵抗１１、１２の
接続点の電圧Vaとの差電圧を、増幅するエラー・アンプ
１３がある。エラー・アンプ１３の出力電圧をVerr、基
準電圧回路１０の出力電圧をVref、ブリーダ抵抗１１、
１２の接続点の電圧をVaとすれば、Vref>Vaならば、Ver
rは高くなり、逆にVref<Vaならば、Verrは低くなる。
は、図６の回路図に示されるようなＳＷレギュレータの
制御回路が知られていた。即ち、基準電圧回路１０の基
準電圧Vrefと、ＳＷレギュレータの出力端子５に出力さ
れる出力電圧Voutを分圧するブリーダ抵抗１１、１２の
接続点の電圧Vaとの差電圧を、増幅するエラー・アンプ
１３がある。エラー・アンプ１３の出力電圧をVerr、基
準電圧回路１０の出力電圧をVref、ブリーダ抵抗１１、
１２の接続点の電圧をVaとすれば、Vref>Vaならば、Ver
rは高くなり、逆にVref<Vaならば、Verrは低くなる。
【０００３】PWM(Pulse Width Modulation)コンパレー
タ１５は、発振回路１４の出力Vos、例えば三角波と、
エラー・アンプ１３の出力Verrを比較して、信号を出
す。図７にこれを示す。つまり、エラー・アンプ１３の
出力Verrが上下することで、PWMコンパレータ１５の出
力Vcompのパルスの幅がコントロールされる。このパル
ス幅の時間のみ、ＳＷレギュレータのスイッチ素子をON
または、OFFに制御する。これが、いわゆるＳＷレギュ
レータのＰＷＭ動作である。
タ１５は、発振回路１４の出力Vos、例えば三角波と、
エラー・アンプ１３の出力Verrを比較して、信号を出
す。図７にこれを示す。つまり、エラー・アンプ１３の
出力Verrが上下することで、PWMコンパレータ１５の出
力Vcompのパルスの幅がコントロールされる。このパル
ス幅の時間のみ、ＳＷレギュレータのスイッチ素子をON
または、OFFに制御する。これが、いわゆるＳＷレギュ
レータのＰＷＭ動作である。
【０００４】一般に、ＳＷレギュレータの場合、 ＳＷ
レギュレータに用いられるスイッチ素子をONにする時間
が長い方が、負荷に電力を供給する能力が高くなる。例
えば、負荷が重くなると、すなわち出力負荷電流値が大
きくなると、ＳＷレギュレータの出力電圧Voutが下が
り、ブリーダ抵抗の分圧された電圧Vaが下がる。これに
よって、エラー・アンプ１３の出力Verrは上がるので、
結果として、PWMコンパレータ１５の出力Vcompのパルス
幅が広がり、出力電圧Voutを一定に保つようにパルス幅
が制御される。
レギュレータに用いられるスイッチ素子をONにする時間
が長い方が、負荷に電力を供給する能力が高くなる。例
えば、負荷が重くなると、すなわち出力負荷電流値が大
きくなると、ＳＷレギュレータの出力電圧Voutが下が
り、ブリーダ抵抗の分圧された電圧Vaが下がる。これに
よって、エラー・アンプ１３の出力Verrは上がるので、
結果として、PWMコンパレータ１５の出力Vcompのパルス
幅が広がり、出力電圧Voutを一定に保つようにパルス幅
が制御される。
【０００５】逆に、負荷が軽くなると、すなわち出力負
荷電流値が小さくなると、ＳＷレギュレータの出力電圧
Voutが上がり、ブリーダ抵抗の分圧された電圧Vaが上が
る。これによって、エラー・アンプ１３の出力Verrは下
がるので、結果として、PWMコンパレータ１５の出力Vco
mpのパルス幅が狭くなり、出力電圧Voutを一定に保つよ
うにパルス幅が制御される。
荷電流値が小さくなると、ＳＷレギュレータの出力電圧
Voutが上がり、ブリーダ抵抗の分圧された電圧Vaが上が
る。これによって、エラー・アンプ１３の出力Verrは下
がるので、結果として、PWMコンパレータ１５の出力Vco
mpのパルス幅が狭くなり、出力電圧Voutを一定に保つよ
うにパルス幅が制御される。
【０００６】すなわち、エラー・アンプ１３の出力Verr
は、負荷電流値に応じてパルス幅を変化し、ＳＷレギュ
レータに用いられるスイッチ素子のON時間をコントロー
ルする。ＳＷレギュレータの起動時には、出力電圧Vout
がＳＷレギュレータの所望の出力電圧よりも低いので、
エラー・アンプ１３の出力Verrは上がり、大きなパルス
幅でスイッチ素子をONするようにコントロールする。
は、負荷電流値に応じてパルス幅を変化し、ＳＷレギュ
レータに用いられるスイッチ素子のON時間をコントロー
ルする。ＳＷレギュレータの起動時には、出力電圧Vout
がＳＷレギュレータの所望の出力電圧よりも低いので、
エラー・アンプ１３の出力Verrは上がり、大きなパルス
幅でスイッチ素子をONするようにコントロールする。
【０００７】
【発明が解決しようとする課題】しかし、従来のＳＷレ
ギュレータでは、起動時に電源に大電流が流れ、電源や
スイッチ素子にダメージを与えるという問題点があっ
た。そこで、この発明の目的は従来のこのような問題点
を解決するために、ＳＷレギュレータの起動時に、エラ
ー・アンプの出力電圧をクランプすることで、大きなパ
ルス幅でスイッチ素子をONすることを禁止して、起動時
の電源電流及びスイッチ素子に流れる電流を抑えること
目的としている。
ギュレータでは、起動時に電源に大電流が流れ、電源や
スイッチ素子にダメージを与えるという問題点があっ
た。そこで、この発明の目的は従来のこのような問題点
を解決するために、ＳＷレギュレータの起動時に、エラ
ー・アンプの出力電圧をクランプすることで、大きなパ
ルス幅でスイッチ素子をONすることを禁止して、起動時
の電源電流及びスイッチ素子に流れる電流を抑えること
目的としている。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めに、この発明ではＳＷレギュレータの制御回路におい
て、起動時にエラー・アンプ出力をクランプすること
で、起動時の電源電流及びスイッチ素子に流れる電流を
抑えることをが可能となった。
めに、この発明ではＳＷレギュレータの制御回路におい
て、起動時にエラー・アンプ出力をクランプすること
で、起動時の電源電流及びスイッチ素子に流れる電流を
抑えることをが可能となった。
【０００９】
【発明の実施の形態】ＳＷレギュレータの起動時に、エ
ラー・アンプ出力をクランプして、大きなパルス幅でス
イッチ素子がONすることを禁止することで、起動時の電
源電流とスイッチ素子の電流を抑える。
ラー・アンプ出力をクランプして、大きなパルス幅でス
イッチ素子がONすることを禁止することで、起動時の電
源電流とスイッチ素子の電流を抑える。
【００１０】
【実施例】以下に、本発明を図面に基づいて説明する。
図１は本発明の第１の実施例を示すＳＷレギュレータの
制御回路図である。基準電圧回路１０、ブリーダ抵抗１
１、１２、エラー・アンプ１３、発振回路１４及び、PW
Mコンパレータ１５は従来と同様である。
図１は本発明の第１の実施例を示すＳＷレギュレータの
制御回路図である。基準電圧回路１０、ブリーダ抵抗１
１、１２、エラー・アンプ１３、発振回路１４及び、PW
Mコンパレータ１５は従来と同様である。
【００１１】エラー・アンプ１３の出力には、クランプ
回路１２０が付加されている。クランプ回路１２０は、
定電流回路１２１、コンデンサ１２２、スイッチ１２
３、及び、ツェナー・ダイオード１２４から構成されて
いる。ツェナー・ダイオード１２４のツェナー電圧Vz
は、発振回路の発振波形（三角波）Vosの低電圧から高
電圧の間の任意のある電圧を出力する。例えば、発振回
路の発振の振幅を０．２Ｖ〜１．２Ｖとすれば、その間
の０．５Ｖとする。起動時に、定電流回路１２１の電流
によって、コンデンサ１２２への充電が開始され、ある
一定電圧に充電されるまでは、スイッチ１２３をONにす
る。
回路１２０が付加されている。クランプ回路１２０は、
定電流回路１２１、コンデンサ１２２、スイッチ１２
３、及び、ツェナー・ダイオード１２４から構成されて
いる。ツェナー・ダイオード１２４のツェナー電圧Vz
は、発振回路の発振波形（三角波）Vosの低電圧から高
電圧の間の任意のある電圧を出力する。例えば、発振回
路の発振の振幅を０．２Ｖ〜１．２Ｖとすれば、その間
の０．５Ｖとする。起動時に、定電流回路１２１の電流
によって、コンデンサ１２２への充電が開始され、ある
一定電圧に充電されるまでは、スイッチ１２３をONにす
る。
【００１２】スイッチ１２３がONの間は、エラー・アン
プ１３の出力Verrは、ツェナー電圧Vzより高くなろうと
しても、ツェナー電圧Vzにクランプされる。つまり、エ
ラー・アンプ１３の出力Verrは、ＳＷレギュレータの起
動時に、スイッチ１２３がONになっている、ある一定期
間は、ツェナー電圧Vzにクランプされる為、その時のＳ
Ｗレギュレータのデューティー比（発振周期に対する、
スイッチ素子がONする時間の割合：以下DUTY比と記載す
る）は小さくなる。これを図２に示す。スイッチ１２３
がONするある一定期間は、定電流回路１２１の定電流値
や、コンデンサ１２２の値によって任意に設定すること
が可能であるが通常数百μSEC〜数百mSEC程度である。
プ１３の出力Verrは、ツェナー電圧Vzより高くなろうと
しても、ツェナー電圧Vzにクランプされる。つまり、エ
ラー・アンプ１３の出力Verrは、ＳＷレギュレータの起
動時に、スイッチ１２３がONになっている、ある一定期
間は、ツェナー電圧Vzにクランプされる為、その時のＳ
Ｗレギュレータのデューティー比（発振周期に対する、
スイッチ素子がONする時間の割合：以下DUTY比と記載す
る）は小さくなる。これを図２に示す。スイッチ１２３
がONするある一定期間は、定電流回路１２１の定電流値
や、コンデンサ１２２の値によって任意に設定すること
が可能であるが通常数百μSEC〜数百mSEC程度である。
【００１３】仮に、ツェナー電圧Vzを、DUTY比30%にな
るように設定すると、ＳＷレギュレータ起動時にDUTY比
30%にて、ＳＷレギュレータに用いられているスイッチ
素子をONすることになる。もしも、従来のように、エラ
ー・アンプのクランプ回路１２０がない場合は、大きな
DUTY比（通常80%〜100%程度）でＳＷレギュレータに用
いられているスイッチ素子をONすることになり、その時
のスイッチング電流（スイッチ素子を流れる電流）は大
きな値となる。
るように設定すると、ＳＷレギュレータ起動時にDUTY比
30%にて、ＳＷレギュレータに用いられているスイッチ
素子をONすることになる。もしも、従来のように、エラ
ー・アンプのクランプ回路１２０がない場合は、大きな
DUTY比（通常80%〜100%程度）でＳＷレギュレータに用
いられているスイッチ素子をONすることになり、その時
のスイッチング電流（スイッチ素子を流れる電流）は大
きな値となる。
【００１４】一般に、ＳＷレギュレータのスイッチング
電流のピーク電流値は、ＳＷレギュレータが電流非連続
モードでは、 ＳＷレギュレータに用いられているスイ
ッチ素子のON時間に比例するので、最大DUTY比が90%の
時と30%の時では、およそ１／３に抑えることが可能で
ある。ＳＷレギュレータ起動時のスイッチング電流を、
従来の場合と、本発明とをあわせて図３に示す。図３
(a)は、従来のSWレギュレータの起動時のスイッチング
電流Isw1を示し、図３(b)は、本発明のSWレギュレータ
の起動時のスイッチング電流Isw2を示している。また、
横軸は時間、縦軸はスイッチング電流を示している。Ｓ
Ｗレギュレータ起動時に、DUTY比を小さな値に制限する
ことで、スイッチング電流値を小さく抑えることが可能
である。
電流のピーク電流値は、ＳＷレギュレータが電流非連続
モードでは、 ＳＷレギュレータに用いられているスイ
ッチ素子のON時間に比例するので、最大DUTY比が90%の
時と30%の時では、およそ１／３に抑えることが可能で
ある。ＳＷレギュレータ起動時のスイッチング電流を、
従来の場合と、本発明とをあわせて図３に示す。図３
(a)は、従来のSWレギュレータの起動時のスイッチング
電流Isw1を示し、図３(b)は、本発明のSWレギュレータ
の起動時のスイッチング電流Isw2を示している。また、
横軸は時間、縦軸はスイッチング電流を示している。Ｓ
Ｗレギュレータ起動時に、DUTY比を小さな値に制限する
ことで、スイッチング電流値を小さく抑えることが可能
である。
【００１５】クランプ電圧を任意に設定することで、Ｓ
Ｗレギュレータ起動時に、任意のDUTY比で、スイッチン
グさせることが可能である。以上の説明では、エラー・
アンプをクランプする手段としてツェナー・ダイオード
にて説明したが、ツェナー・ダイオード以外でも、例え
ば、PN接合ダイオードや、ゲート・ドレインを接続した
MOSトランジスタ（の複数段の接続）、あるい別の回路
構成によるクランプ回路を用いても同様な効果があるこ
とは明白である。
Ｗレギュレータ起動時に、任意のDUTY比で、スイッチン
グさせることが可能である。以上の説明では、エラー・
アンプをクランプする手段としてツェナー・ダイオード
にて説明したが、ツェナー・ダイオード以外でも、例え
ば、PN接合ダイオードや、ゲート・ドレインを接続した
MOSトランジスタ（の複数段の接続）、あるい別の回路
構成によるクランプ回路を用いても同様な効果があるこ
とは明白である。
【００１６】図４は本発明の第２の実施例を示すＳＷレ
ギュレータの制御回路図である。基準電圧回路１０、ブ
リーダ抵抗１１、１２、エラー・アンプ１３、発振回路
１４及び、PWMコンパレータ１５は従来と同様である。
実施例１との相違点は、エラー・アンプ１３のクランプ
回路のクランプ電圧Vcpが、時間とともにアナログ的に
変化することである。エラー・アンプ１３のクランプ回
路１３０は、定電流回路１３１、コンデンサ１３２及
び、ボルテージ・フォロア回路１３３から構成されてい
る。
ギュレータの制御回路図である。基準電圧回路１０、ブ
リーダ抵抗１１、１２、エラー・アンプ１３、発振回路
１４及び、PWMコンパレータ１５は従来と同様である。
実施例１との相違点は、エラー・アンプ１３のクランプ
回路のクランプ電圧Vcpが、時間とともにアナログ的に
変化することである。エラー・アンプ１３のクランプ回
路１３０は、定電流回路１３１、コンデンサ１３２及
び、ボルテージ・フォロア回路１３３から構成されてい
る。
【００１７】ＳＷレギュレータ起動時に、定電流回路１
３１によって、コンデンサ１３２が充電され、徐々にボ
ルテージ・フォロア回路１３３のプラス端子の電圧Ｖｐ
が上昇する。ボルテージ・フォロア回路１３３の出力
は、ソースする能力はなく、シンクする能力のみあると
すると、エラー・アンプ１３の出力Verrは、ＳＷレギュ
レータ起動時に、ボルテージ・フォロア回路１３３の出
力によって、クランプされながら低い電圧から徐々に上
昇していく。
３１によって、コンデンサ１３２が充電され、徐々にボ
ルテージ・フォロア回路１３３のプラス端子の電圧Ｖｐ
が上昇する。ボルテージ・フォロア回路１３３の出力
は、ソースする能力はなく、シンクする能力のみあると
すると、エラー・アンプ１３の出力Verrは、ＳＷレギュ
レータ起動時に、ボルテージ・フォロア回路１３３の出
力によって、クランプされながら低い電圧から徐々に上
昇していく。
【００１８】すなわち、ＳＷレギュレータの起動時に、
大きなDUTY比でスイッチングすることがないので、その
時のＳＷレギュレータのスイッチング電流の最大値を抑
えることが可能である。図５に、図４に示す、ＳＷレギ
ュレータ起動時の各部の波形を示す。ボルテージ・フォ
ロア回路１３３の出力は、そのプラス端子の電圧Ｖｐと
共に上昇する。この間、エラー・アンプ１３の出力Verr
は、ボルテージ・フォロア回路１３３によってクランプ
されるのでＳＷレギュレータのDUTY比は小さく抑えられ
る。やがてボルテージ・フォロア回路１３３のプラス端
子の電圧Ｖｐの電圧が、本来のエラー・アンプ１３の出
力電圧よりも上昇すると、ボルテージ・フォロア回路１
３３の出力にソース能力がないので、クランプ回路がな
い場合と同じ動作をする。
大きなDUTY比でスイッチングすることがないので、その
時のＳＷレギュレータのスイッチング電流の最大値を抑
えることが可能である。図５に、図４に示す、ＳＷレギ
ュレータ起動時の各部の波形を示す。ボルテージ・フォ
ロア回路１３３の出力は、そのプラス端子の電圧Ｖｐと
共に上昇する。この間、エラー・アンプ１３の出力Verr
は、ボルテージ・フォロア回路１３３によってクランプ
されるのでＳＷレギュレータのDUTY比は小さく抑えられ
る。やがてボルテージ・フォロア回路１３３のプラス端
子の電圧Ｖｐの電圧が、本来のエラー・アンプ１３の出
力電圧よりも上昇すると、ボルテージ・フォロア回路１
３３の出力にソース能力がないので、クランプ回路がな
い場合と同じ動作をする。
【００１９】本発明の実施例では、ＳＷレギュレータ起
動時にエラー・アンプ１３の出力Verrを、クランプさせ
ているが、電源ONに限らず、チップ・イネーブル端子
（チップON/OFF端子）のある場合その制御信号によって
エラー・アンプの出力を、クランプさせても同様の効果
があることは明白である。
動時にエラー・アンプ１３の出力Verrを、クランプさせ
ているが、電源ONに限らず、チップ・イネーブル端子
（チップON/OFF端子）のある場合その制御信号によって
エラー・アンプの出力を、クランプさせても同様の効果
があることは明白である。
【００２０】
【発明の効果】本発明のＳＷレギュレータは、ＳＷレギ
ュレータ起動時に、エラー・アンプの出力をクランプす
ることで、起動時の電源電流及びスイッチング電流を抑
えることができるという効果がある。
ュレータ起動時に、エラー・アンプの出力をクランプす
ることで、起動時の電源電流及びスイッチング電流を抑
えることができるという効果がある。
【図１】本発明の第１の実施例のＳＷレギュレータ制御
回路の説明図である。
回路の説明図である。
【図２】本発明の第１の実施例のＳＷレギュレータ制御
回路の動作説明図である。
回路の動作説明図である。
【図３】（ａ）は従来のＳＷレギュレータのスイッチン
グ電流Isw1の特性図であり、（ｂ）は本発明のＳＷレギ
ュレータのスイッチング電流Isw2の特性図をである。
グ電流Isw1の特性図であり、（ｂ）は本発明のＳＷレギ
ュレータのスイッチング電流Isw2の特性図をである。
【図４】本発明の第２の実施例のＳＷレギュレータ制御
回路の説明図である。
回路の説明図である。
【図５】図４に示すＳＷレギュレータ制御回路の動作説
明図である。
明図である。
【図６】従来のＳＷレギュレータ制御回路の説明図であ
る。
る。
【図７】図６に示すＳＷレギュレータ制御回路の動作説
明図である。
明図である。
【符号の説明】 １０ 基準電圧回路 １１、１２ ブリーダ抵抗 １３ エラー・アンプ １４、１１４ 発振回路 １５ ＰＷＭコンパレータ １２０、１３０ エラー・アンプ・クランプ回路
Claims (2)
- 【請求項１】 少なくともエラー・アンプと、出力トラ
ンジスタを含むスイッチング・レギュレータにおいて、
スイッチング・レギュレータの起動時に、ある一定時
間、大きいデューティー比で出力トランジスタをスイッ
チングすることを禁止する回路を具備することを特徴と
するスイッチング・レギュレータ。 - 【請求項２】 前記スイッチング・レギュレータの起動
時に、前記出力トランジスタの最大デューティー比を時
間とともに徐々に増大させる機能を具備する請求項１記
載のスイッチング・レギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03618498A JP3474095B2 (ja) | 1998-02-18 | 1998-02-18 | スイッチング・レギュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03618498A JP3474095B2 (ja) | 1998-02-18 | 1998-02-18 | スイッチング・レギュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11235026A true JPH11235026A (ja) | 1999-08-27 |
| JP3474095B2 JP3474095B2 (ja) | 2003-12-08 |
Family
ID=12462655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03618498A Expired - Lifetime JP3474095B2 (ja) | 1998-02-18 | 1998-02-18 | スイッチング・レギュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3474095B2 (ja) |
Cited By (9)
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|---|---|---|---|---|
| JP2003018822A (ja) * | 2001-04-24 | 2003-01-17 | Seiko Instruments Inc | チャージポンプ用ラッシュカレント制限回路 |
| US7002330B2 (en) | 2003-06-04 | 2006-02-21 | Rohm Co., Ltd. | Switching regulator |
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| JP2007037390A (ja) * | 2005-06-23 | 2007-02-08 | Mitsumi Electric Co Ltd | Ｄｃ／ｄｃコンバータおよびそれに使用される誤差増幅器 |
| WO2007080777A1 (ja) * | 2006-01-10 | 2007-07-19 | Rohm Co., Ltd. | 電源装置及びこれを備えた電子機器 |
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| CN110120746A (zh) * | 2017-02-15 | 2019-08-13 | 华为技术有限公司 | 一种多相并联dcdc电路及其芯片结构 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112260530B (zh) * | 2020-12-22 | 2021-03-12 | 深圳英集芯科技股份有限公司 | 电源软启动控制电路、控制芯片及控制装置 |
-
1998
- 1998-02-18 JP JP03618498A patent/JP3474095B2/ja not_active Expired - Lifetime
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