CN110120746B - 一种多相并联dcdc电路及其芯片结构 - Google Patents

一种多相并联dcdc电路及其芯片结构 Download PDF

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Abstract

本申请提供了一种多相并联DCDC电路及其芯片结构，用于降低环路运放EA单元和COMP的输出寄生，从而提高环路带宽，加快瞬态响应。本申请实施例多相并联DCDC电路包括：环路运放EA单元、N个输出级电路单元及M个驱动单元，其中，一个驱动单元对应至少一个输出级电路单元，输出级电路单元包括COMP及功率级电路，N为大于等于2的整数，M为小于等于N的整数；环路运放EA单元的输出端与驱动单元的输入端连接；驱动单元的输出端与对应的输出级电路单元中COMP的输入端连接，COMP的输出端与处于同一个输出级电路单元中的功率级电路的输入端连接；环路运放EA单元的输入端与所有功率级电路的输出端连接。

Description

一种多相并联DCDC电路及其芯片结构
技术领域
本申请涉及电路领域，尤其涉及一种多相并联DCDC电路及其芯片结构。
背景技术
随着消费类电子产品的快速发展，对电子产品中电源管理集成电路(PowerManagement Integrated Circuit，PMIC)之中的集成电压调制器(Integraded VoltageRegulator，IVR)的需求和性能要求也越来越高。对IVR的输出带载能力也提出了更高的要求，主流趋势是通过多相并联DCDC电路方式实现带载能力的提升，同时，要求IVR对输出负载的瞬态跳变响应越快越好，常用的方法是提高IVR的开关频率或者增加环路带宽。
对于要求IVR的输出带载能力到达几十安培至几百安培的场景时，就需要并联的DCDC电路数目达到16相、32相或者更多相。如图1所示给出了一个4相并联降压式变换BUCK型的DCDC电路的原理框图，将一个误差放大器EA(ErrorAmplifier)的输出电压VEAOUT接到四个比较器COMP(Comparator)的负向端，各COMP的正向端分别接入预设的三角波信号VSAW，从而分别产生具有预定占空比的方波电压信号，通过由缓冲器BUF(Buffer)、两个三极管、输出电感L1、L2、L3及L4和输出电容C0组成的功率级电路，得到输出信号V0。以16相的并联BUCK为例，16相并联的BUCK理论上和4相并联BUCK一样，都是共用EA的输出。
在实际设计(layout)电路平面图(floorplan)时，一种方案是把EA的layout位置放在裸片(die)的正中心位置，而COMP为了减小到功率级电路的延迟，都是尽量摆放的靠近功率级电路，如图2所示，给出了用一个EA拓展到16相的layout floorplan，其中2相功率级电路为一组，一相功率级电路与一个COMP连接，并且COMP靠近对应的功率级电路。另一种方案如图3所示，把EA的layout位置放在die的正中心位置，16个COMP分别放置在EA的四周，而COMP通过长的走线接入到对应的一相功率级电路。
图2的方案中，按照一个4mm*4mm的die大小，意味着VEAOUT的走线需要走至少8mm长，对于EA的输出，layout走线越长，其上的寄生电容和电阻也就是越大，这样带来的寄生极点也就越低频，对于高环路带宽的设计是有很大的影响的，最终导致环路的瞬态响应变差。特别是并联的相位数量越大时，die的面积越大，EA的走线长度和寄生都会增加。图3的方案中，按照一个4mm*4mm的die大小，意味着每一个COMP的输出走线需要走至少2mm长，对于COMP的输出，layout走线越长，其上的寄生电容和电阻也就是越大，这样带来的寄生极点也就越低频，这样对于环路的延迟有很大的影响的，导致瞬态响应时过冲或过跌都增大，最终导致环路的瞬态响应变差。
发明内容
本申请提供了一种多相并联DCDC电路及其芯片结构，用于降低环路运放EA单元和COMP的输出寄生，从而提高环路带宽，加快瞬态响应。
本申请第一方面提供一种多相并联DCDC电路，包括：
环路运放EA单元、N个输出级电路单元及M个驱动单元，其中，一个驱动单元对应至少一个输出级电路单元，输出级电路单元包括COMP及功率级电路，N为大于等于2的整数，M为小于等于N的整数；
所述环路运放EA单元的输出端与驱动单元的输入端连接；
所述驱动单元的输出端与对应的输出级电路单元中COMP的输入端连接，所述COMP的输出端与处于同一个输出级电路单元中的功率级电路的输入端连接；
所述环路运放EA的输入端与所有功率级电路的输出端连接。
在多相并联DCDC电路中，具有环路运放EA单元、N个输出级电路单元及M个驱动单元，其中，一个驱动单元对应至少一个输出级电路单元，输出级电路单元包括COMP及功率级电路，N为大于等于2的整数，M为小于等于N的整数，表示一个驱动单元可以驱动一个或者多个COMP，多相的具体数量由N的数值决定，由于环路运放EA单元的输出端与驱动单元的输入端连接，驱动单元的输出端与对应的输出级电路单元中COMP的输入端连接，那么环路运放EA单元的输出电压是经过驱动单元之后，再通过驱动单元的输出电压驱动COMP的，环路运放EA的输入端与所有功率级电路的输出端连接，形成环路结构的电路。与现有技术相比，由于环路运放EA单元的输出端不是直接与所有的COMP的输入端连接，而是通过驱动单元，那么在多相并联DCDC电路的芯片中环路运放EA单元的输出走线的长度必然减少，环路运放EA单元的输出走线的寄生电容和寄生电阻减小，而由于驱动单元的存在，COMP无需考虑靠近环路运放EA单元，可以将COMP靠近功率级电路，减少COMP的输出走线的寄生电容和寄生电阻，由于寄生电容和寄生电阻越大，带来的寄生极点也就越低频，对于高环路带宽的设计是有很大的影响的，会导致环路的瞬态响应变差，那么本申请减少了环路运放EA单元和COMP的输出寄生电容和寄生电阻，可以提高环路带宽，加快瞬态响应。
结合本申请第一方面，本申请第一方面第一实施方式中，
所述驱动单元的负向端与所述驱动单元的输出端连接，所述驱动单元的正向端与所述环路运放EA单元的输出端连接。
驱动单元可以为EA，将的负向端和输出端连接，正向端与环路运放EA单元的输出端连接，那么EA的负向端和输出端之间形成一个负反馈，可以对正向端所接收到的运放EA单元的输出的输出电压起到驱动作用，即保证驱动单元输出端输出至COMP的输出电压与运放EA单元的输出电压一致。
结合本申请第一方面第一实施方式，本申请第一方面第二实施方式中，
所述功率级电路包括两个BUF、下功率管、上功率管、输出电感及输出电容；
所述COMP的负向端与所述驱动单元的输出端连接，所述COMP的正向端与三角波信号端连接，使得所述COMP输出端输出具有预定占空比的方波电压信号；
所述两个BUF的输入端分别与所述COMP的输出端连接，所述两个BUF的输出端分别与所述下功率管的栅极和所述上功率管的栅极连接，所述上功率管的源极与供电端连接，所述下功率管的源极与接地端连接，所述下功率管的漏极及所述上功率管的漏极与所述输出电感的一端连接，所述输出电感的另一端与所述输出电容的非接地端连接，所述输出电容的另一端接地。
输出级电路单元可以以BUCK电路为例，根据已知的BUCK电路的电路结构，输出级电路单元中功率级电路包括两个BUF、下功率管、上功率管、输出电感及输出电容，COMP的负向端与驱动单元的输出端连接，COMP的正向端与三角波信号端连接，三角波信号端提供的三角波形式的电压波形，目的是为了使得COMP能够根据三角波信号与驱动单元输出的输出信号，在COMP输出端输出具有预定占空比的方波电压信号，占空比的大小由预先设置的三角波信号和驱动单元输出的输出信号共同所决定，两个BUF的输入端分别与COMP的输出端连接，BUF所起到的作用是驱动，两个BUF的输出端分别与下功率管的栅极和上功率管的栅极连接，上功率管的源极与供电端连接，下功率管的源极与接地端连接，下功率管的漏极及上功率管的漏极与输出电感的一端连接，输出电感的另一端与输出电容的非接地端连接，输出电容的另一端接地，并通过输出电感和输出电容将多路功率级电路输出的信号合成一路信号，从而向负载供电。
结合本申请第一方面第二实施方式，本申请第一方面第三实施方式中，
所述环路运放EA单元包括：反馈补偿网络及环路运放EA；
所述反馈补偿网络的第一端口与所述环路运放EA的负向端连接；
所述反馈补偿网络的第二端口与所述功率级电路的所述输出电容的非接地端连接；
所述反馈补偿网络的第三端口与所述环路运放EA的输出端连接；
所述环路运放EA的正向端与参考电压端连接。
环路运放EA单元由反馈补偿网络及环路运放EA组成，其中反馈补偿网络的第一端口与环路运放EA的负向端连接，反馈补偿网络的第二端口与输出电容的非接地端连接，环路电路的第三端口与环路运放EA的输出端连接，环路运放EA的正向端与参考电压端连接，环路电路通过第二端口接收到所有功率级电路的输出电压合成后的一路信号，通过第一端口接收到环路运放EA的输出电压，第三端口向环路运放EA输入反馈电压，环路运放EA根据负向端的反馈电压和正向端的参考电压，输出差值转换电压。
结合本申请第一方面第三实施方式，本申请第一方面第四实施方式中，所述反馈补偿网络包括：
第一电阻与第一电容串联后，与第二电阻并联，所述第一电阻和所述第二电阻的连接点为所述第二端口，所述第二电阻和所述第一电容的连接点为所述第一端口；
第三电阻与第二电容串联后，与第三电容并联，所述第三电阻和所述第三电容的连接点与所述第一端口连接，所述第二电容和所述第三电容的连接点为所述第三端口；
第四电阻的一端与所述第一端口连接，另一端与接地端连接。
反馈补偿网络中包括第一电阻、第二电阻、第三电阻、第四电阻、第一电容、第二电容和第三电容，第一电阻与第一电容串联后，与第二电阻并联，第一电阻和所述第二电阻的连接点为第二端口，第一电阻和第一电容的连接点为第一端口，第三电阻与第二电容串联后，与第三电容并联，第三电阻和第三电容的连接点与第一端口连接，第二电容和第三电阻的连接点为第三端口，第四电阻的一端与第一端口连接，另一端与接地端连接，通过反馈补偿网络的反馈补偿作用对环路运放EA的输出电压进行调整。
本申请第二方面提供一种多相并联DCDC电路的芯片结构，包括：
设置于芯片die上的环路运放EA单元、N个输出级电路单元及M个驱动单元，其中，一个驱动单元对应至少一个输出级电路单元，输出级电路单元包括COMP及功率级电路，N为大于等于2的整数，M为小于等于N的整数；
所述环路运放EA单元的输出端通过芯片die上的走线与驱动单元的输入端连接；
所述驱动单元的输出端通过芯片die上的走线与对应的输出级电路单元中COMP的输入端连接；
所述COMP的输出端通过芯片die上的走线与处于同一个输出级电路单元中的功率级电路的输入端连接。
在多相并联DCDC电路的芯片结构中，在芯片die上设置有环路运放EA单元、N个输出级电路单元及M个驱动单元，其中，一个驱动单元对应至少一个输出级电路单元，输出级电路单元包括COMP及功率级电路，N为大于等于2的整数，M为小于等于N的整数，表示一个驱动单元可以驱动一个或者多个COMP，多相的具体数量由N的数值决定，环路运放EA单元的输出端通过芯片die上的走线与驱动单元的输入端连接，驱动单元的输出端通过芯片die上的走线与对应的输出级电路单元中COMP的输入端连接，COMP的输出端通过芯片die上的走线与处于同一个输出级电路单元中的功率级电路的输入端连接。环路运放EA单元的输出电压是经过驱动单元之后，再通过驱动单元的输出电压驱动COMP的，与现有技术相比，由于环路运放EA单元的输出端不是直接与所有的COMP的输入端连接，而是通过驱动单元，那么环路运放EA单元的输出走线的长度必然减少，环路运放EA单元的输出走线的寄生电容和寄生电阻减小，而由于驱动单元的存在，COMP无需考虑靠近环路运放EA单元，可以将COMP靠近功率级电路，减少了COMP的输出走线的寄生电容和寄生电阻，由于寄生电容和寄生电阻越大，带来的寄生极点也就越低频，对于高环路带宽的设计是有很大的影响的，会导致环路的瞬态响应变差，那么本申请减少了环路运放EA单元和COMP的输出寄生电容和寄生电阻，可以提高环路带宽，加快瞬态响应。
结合本申请第二方面，本申请第二方面第一实施方式中，
所述环路运放EA单元设置于所述芯片die的中间位置，所述M个驱动单元围绕所述环路运放EA单元进行设置，所述功率级电路设置于所述芯片die的边缘位置，与所述功率级电路对应的所述COMP的设置位置靠近所述功率级电路。
在多相并联DCDC电路具体的芯片结构中，为了方便走线的需要，环路运放EA单元一般情况下都是设置于芯片die的中间位置，M个驱动单元围绕环路运放EA单元进行设置，功率级电路设置于芯片die的边缘位置，与功率级电路对应的COMP的设置位置靠近功率级电路。
结合本申请第二方面第一实施方式，本申请第二方面第二实施方式中，
所述驱动单元对应的输出级电路单元中的功率级电路集成为一个功率级单元，并设置于所述芯片die的边缘位置。
在芯片结构中，为了方便布局和制作，将一个驱动单元对应的输出级电路单元中的所有功率级电路集成为一个功率级单元，一个驱动单元可能对应一个或者多个输出级电路单元，使得输出级电路单元数量多的情况下，走线更加方便。
结合本申请第二方面，本申请第二方面第三实施方式中，
所述驱动单元为EA，所述驱动单元的负向端与所述驱动单元的输出端连接，所述驱动单元的正向端与所述环路运放EA单元的输出端连接。
驱动单元在具体实现时可以为EA，将的负向端和输出端连接，正向端与环路运放EA单元的输出端连接，那么EA的负向端和输出端之间形成一个负反馈，可以对正向端所接收到的运放EA单元的输出的输出电压起到驱动作用，即保证驱动单元输出端输出至COMP的输出电压与环路运放EA单元的输出电压一致。
结合本申请第二方面、第二方面第一实施方式、第二方面第二实施方式或第二方面第三实施方式，本申请第二方面第四实施方式中，
所述芯片die为圆片形硅片或者正方形硅片。
在多相并联DCDC电路具体的芯片结构中，芯片die一般采用的是圆片形硅片或者正方形硅片。
附图说明
为了更清楚地说明本申请实施例技术方案，下面将对实施例和现有技术描述中所需要使用的附图作简单地介绍。
图1为一种4相并联BUCK电路的电路结构示意图；
图2为一种16相并联DCDC电路的芯片结构的结构示意图；
图3为另一种16相并联DCDC电路的芯片结构的结构示意图；
图4为本申请提供的一种多相并联DCDC电路的芯片结构的结构示意图；
图5为本申请提供的另一种多相并联DCDC电路的芯片结构的结构示意图；
图6为本申请提供的又一种多相并联DCDC电路的芯片结构的结构示意图；
图7为本申请提供的一种多相并联DCDC电路的电路结构示意图；
图8为本申请提供的16相并联DCDC电路的电路结构示意图。
具体实施方式
本申请提供了一种多相并联DCDC电路及其芯片结构，用于降低环路运放EA单元和COMP的输出寄生，从而提高环路带宽，加快瞬态响应。
下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述。
请参阅图4，本申请实施例提供一种多相并联DCDC电路的芯片结构，包括：
设置于芯片die401上的环路运放EA单元402、N个输出级电路单元403及M个驱动单元404，其中，一个驱动单元404对应至少一个输出级电路单元403，输出级电路单元403包括COMP4031及功率级电路4032，N为大于等于2的整数，M为小于等于N的整数；
环路运放EA单元402的输出端通过芯片die401上的走线与驱动单元404的输入端连接；
驱动单元404的输出端通过芯片die401上的走线与对应的输出级电路单元中COMP4031的输入端连接；
COMP4031的输出端通过芯片die401上的走线与处于同一个输出级电路单元403中的功率级电路4032的输入端连接。
本申请实施例中，在图4所示的芯片结构中，环路运放EA单元402与所有的M个驱动单元404连接，而N为大于等于2的整数，M为小于等于N的整数，所以一个驱动单元404必然至少对应一个输出级电路单元403，环路运放EA单元402的输出端通过芯片die401上的走线与驱动单元404的输入端连接，驱动单元404的输出端通过芯片die401上的走线与对应的输出级电路单元403中COMP4031的输入端连接，COMP4031的输出端通过芯片die上402的走线与处于同一个输出级电路单元403中的功率级电路4032的输入端连接。环路运放EA单元402的输出电压是经过驱动单元404之后，再通过驱动单元404的输出电压驱动COMP4031的，与图2所示的芯片结构相比，由于环路运放EA单元402的输出端不是直接与所有的COMP4031的输入端连接，而是通过驱动单元404，那么环路运放EA单元402的输出走线的长度必然减少，那么环路运放EA单元402的输出走线的寄生电容和寄生电阻减小，与图3所示的芯片结构相比，由于驱动单元404的存在，COMP4031无需考虑靠近环路运放EA单元402，可以将COMP4031靠近功率级电路4032，减少了COMP4031的输出走线的寄生电容和寄生电阻，由于寄生电容和寄生电阻越大，带来的寄生极点也就越低频，对于高环路带宽的设计是有很大的影响的，会导致环路的瞬态响应变差，那么本申请减少了环路运放EA单元402和COMP4031的输出寄生电容和寄生电阻，可以提高环路带宽，加快瞬态响应。
可选的，本申请的一些实施例中，
环路运放EA单元402设置于芯片die401的中间位置，M个驱动单元404围绕环路运放EA单元402进行设置，功率级电路4032设置于芯片die401的边缘位置，与功率级电路4032对应的COMP4031的设置位置靠近功率级电路4032。
本申请实施例中，在多相并联DCDC电路具体的芯片结构中，为了方便走线的需要，环路运放EA单元402一般情况下都是设置于芯片die401的中间位置，M个驱动单元404围绕环路运放EA单元402进行设置，功率级电路4032设置于芯片die401的边缘位置，与功率级电路4032对应的COMP4031的设置位置靠近功率级电路，利用驱动单元404的驱动功能，驱动单元404只需要靠近环路运放EA单元402与其连接即可，那么环路运放EA单元402的输出走线将很短，走线寄生可以减少，而且COMP4031可以靠近功率级电路4032设置，那么COMP4031的输出走线也会很短，进一步的减小了走线寄生，从而更好的提高环路带宽，加快瞬态响应。
可选的，如图5所示，本申请的一些实施例中，
驱动单元404对应的输出级电路单元中的功率级电路4032集成为一个功率级单元501，并设置于芯片die401的边缘位置。
本申请实施例中，如图5所示，其中输出级电路单元的数量N为16，而驱动单元404的数量M为4个，以一个驱动单元404对应4个输出级电路单元为例进行说明，那么一个驱动单元404与4个COMP连接，与这4个COMP对应的功率级电路集成的一个功率级单元501，为了方便走线，将功率级单元501设置在芯片die401的外侧边缘位置。另外，也可以如图6所示，将2个功率级电路集成为一个功率级单元601。
可选的，本申请的一些实施例中，
驱动单元404为EA，驱动单元404的负向端与驱动单元404的输出端连接，驱动单元404的正向端与环路运放EA单元402的输出端连接。
本申请实施例中，在具体实现时驱动单元404可以为EA，将的负向端和输出端连接，正向端与环路运放EA单元402的输出端连接，那么EA的负向端和输出端之间形成一个负反馈，可以对正向端所接收到的环路运放EA单元402的输出的输出电压起到驱动作用，即保证驱动单元输出端输出至COMP4031的输出电压与环路运放EA单元402的输出电压一致。
可选的，本申请的一些实施例中，
芯片die401为圆片形硅片或者正方形硅片。
本申请实施例中，多相并联DCDC电路具体的芯片结构的制作时，一般是采用圆片形硅片或者正方形硅片，假如功率级电路的数量少，则可以采用4*4mm大小的正方形硅片，如果功率级电路的数量增加，则需要适当的增大芯片die的大小。
以上实施例中介绍本申请的多相并联DCDC电路的芯片结构，下面通过实施例对芯片结构中的多相并联DCDC电路进行详细说明。
请参阅图7，本申请实施例提供一种多相并联DCDC电路，包括：
环路运放EA单元701、N个输出级电路单元702及M个驱动单元703，其中，一个驱动单元703对应至少一个输出级电路单元702，输出级电路单元702包括COMP7021及功率级电路7022，N为大于等于2的整数，M为小于等于N的整数；
环路运放EA单元701的输出端与驱动单元703的输入端连接；
驱动单元703的输出端与对应的输出级电路单元702中COMP7021的输入端连接，COMP7021的输出端与处于同一个输出级电路单元中的功率级电路的7022输入端连接；
环路运放EA单元701的输入端与所有功率级电路7022的输出端连接。
在多相并联DCDC电路中，具有环路运放EA单元701、N个输出级电路单元702及M个驱动单元703，其中，一个驱动单元703对应至少一个输出级电路单元702，例如，驱动单元1对应输出级电路单元1，驱动单元2对应输出级电路单元2和3，输出级电路单元702包括COMP7021及功率级电路7022，由于环路运放EA单元701的输出端与驱动单元703的输入端连接，驱动单元703的输出端与对应的输出级电路单元702中COMP7021的输入端连接，那么环路运放EA单元701的输出电压VEAOUT是经过驱动单元703之后，再通过驱动单元的输出电压VEAOUT_M驱动COMP7021，环路运放EA单元701的输入端与所有功率级电路7022的输出端连接，形成环路结构的电路。与图1所示的多相并联BUCK电路相比，由于环路运放EA单元701的输出端不是直接与所有的COMP7021的输入端连接，而是通过驱动单元703，那么在多相并联DCDC电路的芯片中环路运放EA单元701的输出走线的长度必然减少，环路运放EA单元701的输出走线的寄生电容和寄生电阻减小，而由于驱动单元703的存在，COMP7021无需考虑靠近环路运放EA单元701，可以将COMP7021靠近功率级电路，减少COMP7021的输出走线的寄生电容和寄生电阻，由于寄生电容和寄生电阻越大，带来的寄生极点也就越低频，对于高环路带宽的设计是有很大的影响的，会导致环路的瞬态响应变差，那么本申请减少了环路运放EA单元701和COMP7021的输出寄生电容和寄生电阻，可以提高环路带宽，加快瞬态响应。
可选的，如图8所示，本申请的一些实施例中，
驱动单元负向端与驱动单元的输出端连接，驱动单元的正向端与环路运放EA单元的输出端连接。
本申请实施例中，驱动单元用EA来实现，将EA_1至EA_4的负向端和输出端连接，正向端与环路运放EA单元的输出端连接，那么EA的负向端和输出端之间形成一个负反馈，可以对正向端所接收到的运放EA单元的输出的输出电压起到驱动作用，即保证驱动单元输出端输出至COMP的输出电压VEAOUT_1与运放EA单元的输出电压VEAOUT一致，需要说明的是，驱动单元除了可以使用EA实现之外，还可以使用其他的电路器件或电路结构来实现，具体不做限定。
需要说明的是，图8中驱动单元EA_1、EA_2、EA_3和EA_4均对应4个输出级电路单元，表示图8为16相并联DCDC电路，在实际应用中，一个驱动单元还可以对应其他数量的输出级电路单元，而且数量不等，具体不做限定。
可选的，如图8所示，本申请的一些实施例中，
功率级电路包括两个BUF、上功率管M1、下功率管M2、输出电感及输出电容；
COMP的负向端与驱动单元的输出端连接，COMP的正向端与三角波信号端连接，使得COMP输出端输出具有预定占空比的方波电压信号；
两个BUF的输入端分别与COMP的输出端连接，两个BUF的输出端分别与上功率管M1的栅极和下功率管M2的栅极连接，上功率管M1的源极与供电端PVDD连接，下功率管M2的源极与接地端连接，上功率管M1的漏极及下功率管M2的漏极与输出电感的一端连接，输出电感的另一端与输出电容的非接地端连接，输出电容的另一端接地。
本申请实施例中，在图8所示的电路中，输出级电路单元以BUCK电路为例，根据已知的BUCK电路的电路结构，第一个输出级电路单元中COMP1的负向端与驱动单元的输出端连接，COMP的正向端与三角波信号端连接，三角波信号端提供的三角波形式的电压波形，目的是为了使得COMP1能够根据三角波信号与驱动单元输出的输出信号VEAOUT_1，在COMP1输出端输出具有预定占空比的方波电压信号，预定占空比由预先设置的三角波信号和VEAOUT_1所共同决定，两个BUF的输入端分别与COMP的输出端连接，BUF所起到的作用是驱动，当上功率管M1导通时，下功率管M2不导通；当下功率管M2导通时，上功率管M1不导通，同理，其他输出级电路单元中的元器件的连接与上述的第一个输出级电路单元相同，输出电感L1、L2、L3和L4所连接的输出电容C0一端接地，那么通过输出电感L1、L2、L3和L4和输出电容C0可以将多路功率级电路输出的信号合成一路信号，并且反馈到环路运放EA负向端。
需要说明的是，在多相并联DCDC电路中输出级电路单元除了BUCK型电路之外，还可以为其他类型的电路，具体不做限定。
可选的，如图8所示，本申请的一些实施例中，
环路运放EA单元包括：反馈补偿网络及环路运放EA；
反馈补偿网络的第一端口与环路运放EA的负向端连接；
反馈补偿网络的第二端口与功率级电路的输出电容的非接地端连接；
反馈补偿网络的第三端口与环路运放EA的输出端连接；
环路运放EA的正向端与参考电压端Vref连接；
反馈补偿网络具体为：
第二电阻R2与第一电容C1串联后，与第一电阻R1并联，第一电阻R1和第二电阻R2的连接点为第二端口，第二电阻R1和第一电容C1的连接点为第一端口；
第三电阻R3与第二电容C2串联后，与第三电容C3并联，第三电阻R3和第三电容C3的连接点与第一端口连接，第二电容C2和第三电容C3的连接点为第三端口；
第四电阻R4的一端与第一端口连接，另一端与接地端连接。
环路运放EA单元由反馈补偿网络及环路运放EA组成，其中反馈补偿网络的第一端口与环路运放EA的负向端连接，反馈补偿网络的第二端口与功率级电路的输出电容C0的非接地端连接，反馈补偿网络的第三端口与环路运放EA的输出端连接，环路运放EA的正向端与参考电压端Vref连接，反馈补偿网络通过第二端口接收到所有功率级电路的输出电压，通过第一端口接收到环路运放EA的输出电压，第三端口向环路运放EA输入反馈电压VFB，环路运放EA根据负向端的反馈电压VFB和正向端的参考电压Vref，输出差值转换电压VEAOUT，而且反馈补偿网络中包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一电容C1、第二电容C2和第三电容C3，第一电阻R1与第一电容C1串联后，与第二电阻R2并联，第一电阻R1和第二电阻R2的连接点为第二端口，第一电阻R1和第一电容C1的连接点为第一端口，第三电阻R3与第二电容C2串联后，与第三电容C3并联，第三电阻R3和第三电容C3的连接点与第一端口连接，第二电容C2和第三电阻R3的连接点为第三端口，第四电阻R4的一端与第一端口连接，另一端与接地端连接，通通过反馈补偿网络的反馈补偿作用可以对环路运放EA的输出电压VEAOUT进行调整。
需要说明的是，反馈补偿网络还可以通过其他的电路结构和电路元器件来实现，具体不做限定。
以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (7)

1.一种多相并联DCDC电路，其特征在于，包括：
设置在芯片上的环路运放误差放大器EA单元、N个输出级电路单元及M个驱动单元，其中，一个驱动单元对应至少一个输出级电路单元，输出级电路单元包括比较器COMP及功率级电路，N为大于等于2的整数，M为小于等于N的整数；
所述环路运放误差放大器EA单元的输出端与驱动单元的输入端连接；
所述驱动单元的输出端与对应的输出级电路单元中比较器COMP的输入端连接，所述比较器COMP的输出端与处于同一个输出级电路单元中的功率级电路的输入端连接；
所述环路运放误差放大器EA单元的输入端与所有功率级电路的输出端连接；
所述环路运放误差放大器EA单元设置于所述芯片裸片die的中间位置，所述M个驱动单元围绕所述环路运放误差放大器EA单元进行设置，所述功率级电路设置于所述芯片裸片die的边缘位置，与所述功率级电路对应的所述比较器COMP的设置位置靠近所述功率级电路。
2.根据权利要求1所述的多相并联DCDC电路，其特征在于，
所述驱动单元的负向端与所述驱动单元的输出端连接，所述驱动单元的正向端与所述环路运放误差放大器EA单元的输出端连接。
3.根据权利要求2所述的多相并联DCDC电路，其特征在于，
所述功率级电路包括两个缓冲器BUF、上功率管、下功率管、输出电感及输出电容；
所述比较器COMP的负向端与所述驱动单元的输出端连接，所述比较器COMP的正向端与三角波信号端连接，使得所述比较器COMP输出端输出具有预定占空比的方波电压信号；
所述两个缓冲器BUF的输入端分别与所述比较器COMP的输出端连接，所述两个缓冲器BUF的输出端分别与所述下功率管的栅极和所述上功率管的栅极连接，所述上功率管的源极与供电端连接，所述下功率管的源极与接地端连接，所述下功率管的漏极及所述上功率管的漏极与所述输出电感的一端连接，所述输出电感的另一端与所述输出电容的非接地端连接，所述输出电容的另一端接地。
4.根据权利要求3所述的多相并联DCDC电路，其特征在于，所述环路运放误差放大器EA单元包括：反馈补偿网络及环路运放误差放大器EA；
所述反馈补偿网络的第一端口与所述环路运放误差放大器EA的负向端连接；
所述反馈补偿网络的第二端口与所述功率级电路的所述输出电容的非接地端连接；
所述反馈补偿网络的第三端口与所述环路运放误差放大器EA的输出端连接；
所述环路运放误差放大器EA的正向端与参考电压端连接。
5.根据权利要求4所述的多相并联DCDC电路，其特征在于，所述反馈补偿网络包括：
第一电阻与第一电容串联后，与第二电阻并联，所述第一电阻和所述第二电阻的连接点为所述第二端口，所述第二电阻和所述第一电容的连接点为所述第一端口；
第三电阻与第二电容串联后，与第三电容并联，所述第三电阻和所述第三电容的连接点与所述第一端口连接，所述第二电容和所述第三电容的连接点为所述第三端口；
第四电阻的一端与所述第一端口连接，另一端与接地端连接。
6.根据权利要求1所述的多相并联DCDC电路，其特征在于，
所述驱动单元对应的输出级电路单元中的功率级电路集成为一个功率级单元，并设置于所述芯片裸片die的边缘位置。
7.根据权利要求1所述的多相并联DCDC电路，其特征在于，
所述驱动单元为误差放大器EA，所述驱动单元的负向端与所述驱动单元的输出端连接，所述驱动单元的正向端与所述环路运放误差放大器EA单元的输出端连接。
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