JP2007028732A - スイッチング回路およびスイッチング電源装置 - Google Patents
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Abstract
【課題】 スイッチング開始時に突入電流による連続モードへの移行を抑制し、かつ、迅速に通常の動作状態に到達できるスイッチング回路およびそれを備えたスイッチング電源装置を提供する。
【解決手段】 制限部10は、出力開始指令が与えられると、所定の期間だけ演算増幅器OP1から受けた制御指令に代えて、制限電圧Vlimを演算増幅器OP2へ出力する。すると、演算増幅器OP2は、演算増幅器OP1から出力される制御指令にかかわらず、制限電圧Vlimに応じた一定のデューティー比をもつパルス信号を出力する。その結果、インダクタンス素子L1における過大なエネルギーの蓄積が抑制され、「連続モード」への移行を防止できる。
【選択図】 図1
【解決手段】 制限部10は、出力開始指令が与えられると、所定の期間だけ演算増幅器OP1から受けた制御指令に代えて、制限電圧Vlimを演算増幅器OP2へ出力する。すると、演算増幅器OP2は、演算増幅器OP1から出力される制御指令にかかわらず、制限電圧Vlimに応じた一定のデューティー比をもつパルス信号を出力する。その結果、インダクタンス素子L1における過大なエネルギーの蓄積が抑制され、「連続モード」への移行を防止できる。
【選択図】 図1
Description
この発明は、チョッパ型のスイッチング回路およびそれを備えたスイッチング電源装置に関し、特に起動時の突入電流を抑制するチョッパ型のスイッチング回路およびそれを備えたスイッチング電源装置に関するものである。
携帯電話機などの電子機器においては、内部の集積回路や表示用のバックライトなどを駆動するために必要な電圧は、電源である乾電池や二次電池(リチウム・イオン電池、ニッケル水素電池など)の出力電圧に比較して高い場合が多い。そこで、トランジスタなどのスイッチング素子を用いて、インダクタンス素子に蓄積した電気エネルギーをキャパシタへ転送することにより、出力電圧を高めるチョッパ型のスイッチング回路が用いられる。
チョッパ型のスイッチング回路では、オン期間中に電源側から供給されるエネルギーがインダクタンス素子に蓄積され、オフ時間中にその蓄積されたエネルギーが整流ダイオードを介してキャパシタへ転送される。この過程が繰返されることで、キャパシタに蓄積されるエネルギーが増大し、入力電圧に比較して出力電圧を高めることができる。
このようなチョッパ型のスイッチング回路では、オン期間の長さに応じて、インダクタンス素子に蓄積されるエネルギーの量は変化する。すなわち、オン期間が長いほど多くのエネルギーが蓄積されることになる。そのため、1周期内に占めるオン期間の比率は、デューティー比と称され、このデューティー比により昇圧動作の程度が示される。
昇圧比に対してデューティー比が高い場合には、蓄積されたエネルギーの転送が完了する前に、新たなエネルギーが蓄積され、インダクタンス素子を連続的に電流が流れる「連続モード」へ移行してしまう。直流に対するインダクタンス素子のインピーダンスは、その導体の抵抗成分しか生じないので、電源側からインダクタンス素子に対して突入電流が生じる。そのため、インダクタンス素子に過大なエネルギーが蓄積され、その結果、インダクタンス素子やスイッチング素子が破損するおそれがある。
そこで、スイッチングの開始時にインダクタンス素子に流れる電流を抑制する、いわゆるソフトスタートが行なわれる。たとえば、特許文献1には、スイッチングの開始時においてデューティー比を徐々に大きくするソフトスタート回路が開示されている。
特開平5−83930号公報
しかしながら、デューティー比を徐々に大きくするソフトスタートでは、昇圧比に応じてその起動時間を設定する必要があった。また、一般的にその起動時間は長く、通常の出力状態となるまでに長時間を要するといった問題点があった。
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、スイッチング開始時に突入電流による連続モードへの移行を抑制し、かつ、迅速に通常の動作状態に到達できるスイッチング回路およびそれを備えたスイッチング電源装置を提供することである。
この発明によれば、電源から供給されるエネルギーを蓄積するインダクタンス素子と、インダクタンス素子電源からインダクタンス素子インダクタンス素子へのエネルギー供給回路を断続し、インダクタンス素子インダクタンス素子におけるエネルギーの蓄積と放出とを繰返させるスイッチング部と、インダクタンス素子インダクタンス素子から放出されるエネルギーに応じた電圧を出力するキャパシタと、インダクタンス素子キャパシタから出力される電圧値を帰還させ、設定値と一致するように指令を与える帰還部と、インダクタンス素子帰還部から指令を受けて、インダクタンス素子スイッチング部へ断続指令を与える断続指令生成部と、インダクタンス素子スイッチング部がインダクタンス素子エネルギー供給回路の断続を開始するときに、インダクタンス素子インダクタンス素子におけるエネルギー蓄積期間の比率を所定の値に制限する制限部とを備えるスイッチング回路である。
好ましくは、制限部は、外部から出力開始指令を受けた後の一定期間において、帰還部から出力される指令に代えて所定の制限値を断続指令生成部へ与える。
好ましくは、制限部は、キャパシタから出力される電圧値が所定の値以下となる期間において、帰還部からの指令に代えて所定の制限値を断続指令生成部へ与える。
好ましくは、上述のスイッチング回路は、正電圧の電源を受けて、より高い電圧を出力する、昇圧型のスイッチング回路である。
好ましくは、上述のスイッチング回路は、正電圧の電源を受けて、負電圧を出力する、負昇圧型のスイッチング回路である。
また、この発明によれば、電源と接地電位との間に接続されるインダクタンス素子およびスイッチング素子の直列回路と、直列回路におけるインダクタンス素子とスイッチング素子との接続点にその一端が接続される整流素子と、整流素子の他端と接地電位との間に接続され、昇圧電圧を出力するキャパシタと、スイッチング素子を駆動し、インダクタンス素子に流れる電流を制御して所定の昇圧電圧を負荷へ出力する駆動回路と、昇圧動作を開始するときに、インダクタンス素子に電流が流れる期間の比率を所定の値に制限する制限部とを備えるスイッチング電源装置である。
この発明によれば、スイッチング部がエネルギー供給回路の断続を開始すると、制限部がインダクタンス素子に対するエネルギー蓄積期間の比率を所定の値に制限する。そのため、スイッチング開始時におけるインダクタンス素子への突入電流を抑制できるので、連続モードへの移行を防止し、かつ、迅速に通常の動作状態に到達できるスイッチング回路およびそれを備えたスイッチング電源装置を実現できる。
この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。
[実施の形態1]
図1は、実施の形態1に従うスイッチング電源回路101の概略構成図である。
図1は、実施の形態1に従うスイッチング電源回路101の概略構成図である。
図1を参照して、スイッチング電源回路101は、電源ノード2から受けた正電圧をより高い電圧に変換して出力する昇圧型の直流チョッパ回路である。そして、スイッチング電源回路101は、インダクタンス素子L1と、トランジスタQ1と、ダイオードD1と、キャパシタC1と、分圧抵抗R1,R2と、演算増幅器OP1,OP2と、発振器(OSC)4と、制限部10とからなる。
なお、スイッチング電源回路101において、インダクタンス素子L1およびキャパシタンスC1を除く部分を1つの集積回路装置として構成することもできる。
インダクタンス素子L1の一端は、電源ノード2と接続され、電流が通過することにより電磁エネルギーを自己に蓄える。
トランジスタQ1は、NMOSトランジスタなどからなり、スイッチング部として機能する。そして、トランジスタQ1は、インダクタンス素子L1の他端と基準電位との間に接続され、演算増幅器OP2からの信号に応じて、電源ノード2からインダクタンス素子L1を介して接地電位へ流れる電流を断続する。
ダイオードD1は、インダクタンス素子L1およびトランジスタQ1の接続点と、キャパシタC1との間に介挿され、いわゆる整流ダイオードとして機能する。すなわち、ダイオードD1は、インダクタンス素子L1側からキャパシタC1側へのみ電流を通過させ、その逆方向の電流を遮断する。
キャパシタC1は、出力端子と基準電位との間に介挿され、電源ノード2からインダクタンス素子L1およびダイオードD1を介して供給される電力を蓄えるとともに、外部の負荷へその電力を出力する。
分圧抵抗R1およびR2は、出力端子と接地電位との間に直列に介挿され、出力電圧をその抵抗値に応じた比に分圧し、演算増幅器OP1へ出力する。なお、演算増幅器OP1へ与えられる帰還電圧Vfbは、出力電圧Vout×R2/(R1+R2)となる。なお、出力電圧Voutを演算増幅器OP1へ直接与えることができる場合には、分圧抵抗R1およびR2を省略してもよい。
演算増幅器OP1は、帰還部として機能し、帰還電圧Vfbと設定電圧Vrefとの偏差を演算し、その偏差がゼロになるように、すなわち出力電圧Voutが設定電圧Vrefに応じた値と一致するように制御指令を出力する。
発振器4は、外部から出力開始指令を受けると、所定の周波数をもつ基準波(三角波または鋸波)を発生し、演算増幅器OP2へ出力する。
演算増幅器OP2は、断続指令生成部として機能し、発振器4から受けた基準波と演算増幅器OP1から受けた制御指令とを比較し、所定のデューティー比をもつ断続指令(パルス信号)を生成し、トランジスタQ1へ出力する。
制限部10は、外部から出力開始指令を受けた後、所定の期間だけ、演算増幅器OP1から出力される制御指令を一定電圧にクランプし、その信号電圧を演算増幅器OP2へ出力する。そして、制限部10は、タイマ6と、スイッチ部8とからなる。
タイマ6は、出力開始指令を受けると、所定の期間だけ、オン信号を出力する。
スイッチ部8は、演算増幅器OP1の出力部と、演算増幅器OP2の入力部との間に接続され、タイマ6からオン信号を受けると、回路を閉路し、制限電圧Vlimを与える。
スイッチ部8は、演算増幅器OP1の出力部と、演算増幅器OP2の入力部との間に接続され、タイマ6からオン信号を受けると、回路を閉路し、制限電圧Vlimを与える。
以下、スイッチング電源回路101の動作について説明する。
トランジスタQ1は、演算増幅器OP2から出力されるパルス信号を受けて回路を断続する。
トランジスタQ1は、演算増幅器OP2から出力されるパルス信号を受けて回路を断続する。
トランジスタQ1がオンとなる期間においては、電源ノード2から供給される電流には、トランジスタQ1を介して基準電位へ流入する経路と、ダイオードD1を介して負荷側へ供給される経路とが存在する。ここで、電流がインダクタンス素子L1を通過することで、インダクタンス素子L1に電流に応じた電磁エネルギーが蓄積される。よって、トランジスタQ1がオンとなる期間は、インダクタンス素子L1におけるエネルギーの蓄積期間である。また、電源ノード2からインダクタンス素子L1およびトランジスタQ1を介して基準電位へ流れる経路は、インダクタンス素子L1に対するエネルギー供給回路である。
次に、トランジスタQ1がオフとなる期間においては、電源ノード2から供給される電流は、すべてダイオードD1を介して負荷側へ供給される。ところで、インダクタンス素子L1に蓄積された電磁エネルギーが減少するため、インダクタンス素子L1を流れる電流も減少する。そして、その電磁エネルギーの減少分が、負荷側へ放出される。よって、トランジスタQ1がオフとなる期間は、インダクタンス素子L1におけるエネルギーの放出期間である。
このように、トランジスタQ1がオンオフを繰返すことにより、インダクタンス素子L1におけるエネルギーの蓄積と放出とが繰返され、インダクタンス素子L1から負荷側へエネルギーが転送される。さらに、キャパシタC1は、その転送されたエネルギーを蓄積し、電源ノード2からの入力電圧に重畳して外部へ出力する。
したがって、電源ノード2の入力電圧Vinに対する出力電圧Voutの比(昇圧比)は、インダクタンス素子L1のエネルギー蓄積期間とエネルギー放出期間、すなわちトランジスタQ1のオン期間の比率(デューティー比)に応じて決まる。
そこで、断続指令生成部である演算増幅器OP2は、演算増幅器OP1から受けた制御指令に応じてパルス信号のデューティー比を変化させ、たとえば、出力電圧Voutが設定電圧Vrefに応じた値より低い場合には、演算増幅器OP2はデューティー比を大きくする。
ところで、出力開始指令を受けて、トランジスタQ1がスイッチング動作を開始した直後において、出力電圧Voutは、入力電圧VinからダイオードD1による電圧降下分を除いた電圧となる。そのため、出力電圧Voutは、入力電圧Vinとほぼ等しく、帰還電圧Vfbと設定電圧Vrefとの偏差が大きくなる。そのため、演算増幅器OP2から出力されるパルス信号のデューティー比も大きくなる。
また、直流に対するインダクタンス素子のインピーダンスは、その導体の抵抗成分しか生じないので、トランジスタQ1がスイッチングを開始した直後には、電源ノード2からインダクタンス素子L1に対して突入電流が生じる。そのため、インダクタンス素子L1は、過大なエネルギーを蓄積する。
このように、インダクタンス素子L1に過大なエネルギーが蓄積された状態で、デューティー比が高い場合には、その蓄積されたエネルギーのすべてが放出される前に、新たなエネルギーが蓄積されてしまう。その結果、インダクタンス素子を連続的に電流が流れる「連続モード」へ移行するおそれがある。
そこで、制限部10は、出力開始指令が与えられると、所定の期間だけ演算増幅器OP1から受けた制御指令に代えて、制限電圧Vlimを演算増幅器OP2へ出力する。すると、演算増幅器OP2は、演算増幅器OP1から出力される制御指令にかかわらず、制限電圧Vlimに応じた一定のデューティー比をもつパルス信号を出力する。その結果、インダクタンス素子L1における過大なエネルギーの蓄積が抑制され、「連続モード」への移行を防止できる。
図2は、出力開始指令を受けた直後におけるスイッチング電源回路101の各部の時間波形を示す図である。
図2(a)は、制御部10が機能する場合における出力電圧Voutである。
図2(b)は、演算増幅器OP2へ入力される信号である。
図2(b)は、演算増幅器OP2へ入力される信号である。
図2(c)は、制限部10が機能しない場合における演算増幅器OP2から出力されるパルス信号である。
図2(d)は、制限部10が機能しない場合におけるインダクタンス素子電流ILである。
図2(e)は、制限部10が機能する場合における演算増幅器OP2から出力されるパルス信号である。
図2(f)は、制限部10が機能する場合におけるインダクタンス素子電流ILである。
図2(a)を参照して、スイッチング電源回路101は、出力開始指令を受けると、トランジスタQ1のスイッチング動作を開始し、徐々に出力電圧Voutを上昇させる。
図2(b)を参照して、出力開始指令を受けた直後においては、帰還電圧Vfbと設定電圧Vrefとの偏差が大きく、演算増幅器OP1から出力される制御指令は大きい。その後、出力電圧Voutの上昇に伴い、演算増幅器OP1から出力される制御指令は減少していく。
図2(b)および図2(c)を参照して、演算増幅器OP2は、演算増幅器OP1から出力される制御指令と、発振器4から出力される基準波(鋸波)とを比較し、制御指令が高い期間においてオンとなるようなパルス信号を生成する。そのため、制限部10が機能しない場合には、出力開始指令を受けた直後において、デューティー比が大きくなる。
図2(d)を参照して、トランジスタQ1は、デューティー比が大きいパルス信号が与えられるため、オン期間が長くなり、出力開始信号を受けた直後からインダクタンス素子電流ILは急激に増加する。パルス信号のオフ期間において、インダクタンス素子電流ILは一旦減少するが、完全にゼロとなるまでに次のオン期間が生じる。よって、インダクタンス素子電流ILは、さらに増加を続け、最終的には「連続モード」へ移行してしまう。
再度、図2(b)を参照して、制限部10は、出力開始指令を受けると、所定の期間(T1)において、演算増幅器OP1の制御指令に代えて、制限電圧Vlimを演算増幅器OP2へ出力する。
図2(b)および図2(e)を参照して、演算増幅器OP2は、制限部10から出力される制限電圧Vlimと、発振器4から出力される基準波とを比較してパルス信号を生成する。そのため、演算増幅器OP2が出力するパルス信号のデューティー比は、制限電圧Vlimに応じた一定値となる。
図2(f)を参照して、トランジスタQ1は、制限電圧Vlimに応じた一定のデューティー比をもつパルス信号が与えられるため、オン期間におけるインダクタンス素子電流ILの増加が抑制され、また、オフ期間におけるインダクタンス素子電流ILはほぼゼロとなる。
したがって、「連続モード」に移行することなく、出力電圧Voutは徐々に上昇する。また、デューティー比が一定に維持されるので、インダクタンス素子L1からキャパシタC1へ一定のエネルギーの転送が継続される。よって、出力電圧Voutは、一定の比率をもって上昇できる。よって、「連続モード」に移行することなく、出力電圧Voutを迅速に上昇させることができる。
なお、制限電圧Vlimは、昇圧比に応じて、最適な値が決定される。
この発明の実施の形態1によれば、出力開始指令を受けて、トランジスタがインダクタンス素子のエネルギー供給回路の断続を開始すると、制限部が所定の期間にわたって、デューティー比を一定値に制限する。そのため、インダクタンス素子におけるエネルギー蓄積期間の比率が所定の値に制限され、スイッチング開始時のインダクタンス素子への突入電流を抑制できる。また、インダクタンス素子から一定のエネルギーが放出されるので、出力電圧が一定の比率で上昇する。よって、連続モードへの移行を防止し、かつ、迅速に通常の動作状態に到達できるスイッチング電源回路およびそれを備えたスイッチング電源装置を実現できる。
この発明の実施の形態1によれば、出力開始指令を受けて、トランジスタがインダクタンス素子のエネルギー供給回路の断続を開始すると、制限部が所定の期間にわたって、デューティー比を一定値に制限する。そのため、インダクタンス素子におけるエネルギー蓄積期間の比率が所定の値に制限され、スイッチング開始時のインダクタンス素子への突入電流を抑制できる。また、インダクタンス素子から一定のエネルギーが放出されるので、出力電圧が一定の比率で上昇する。よって、連続モードへの移行を防止し、かつ、迅速に通常の動作状態に到達できるスイッチング電源回路およびそれを備えたスイッチング電源装置を実現できる。
[実施の形態2]
図3は、この発明の実施の形態2に従うスイッチング電源回路102の概略構成図である。
図3は、この発明の実施の形態2に従うスイッチング電源回路102の概略構成図である。
図3を参照して、スイッチング電源回路102は、実施の形態1に従うスイッチング電源回路101において、制限部10を制限部20に代えたものである。
制限部20は、帰還電圧Vfbを制限設定電圧Vlim_refと比較し、帰還電圧Vfbが制限設定電圧Vlim_ref以下となる期間において、演算増幅器OP1から出力される制御指令に代えて、制限電圧Vlimを演算増幅器OP2へ出力する。そして、制限部20は、演算増幅器OP3と、トランジスタQ2とからなる。
演算増幅器OP3は、帰還電圧Vfbを受け、制限設定電圧Vlim_refと比較する。そして、演算増幅器OP3は、帰還電圧Vfbが制限設定電圧Vlim_ref以下である期間だけオン信号を出力する。
トランジスタQ2は、演算増幅器OP1の出力部と、演算増幅器OP2の入力部との間に接続され、演算増幅器OP3からオン信号を受けると活性化して制限電圧Vlimを与える。
その他については、実施の形態1と同様であるので、詳細な説明は繰返さない。
図4は、出力開始指令を受けた直後におけるスイッチング電源回路102の各部の時間波形を示す図である。
図4は、出力開始指令を受けた直後におけるスイッチング電源回路102の各部の時間波形を示す図である。
図4(a)は、帰還電圧Vfbである。
図4(b)は、演算増幅器OP2へ入力される信号である。
図4(b)は、演算増幅器OP2へ入力される信号である。
図4(c)は、制限部20が機能しない場合における演算増幅器OP2から出力されるパルス信号である。
図4(d)は、制限部20が機能する場合における演算増幅器OP2から出力されるパルス信号である。
図4(e)は、制限部20が機能する場合におけるインダクタンス素子電流ILである。
図4(a)を参照して、出力電圧Voutの上昇に比例して、帰還電圧Vfbも上昇する。
図4(b)および図4(c)を参照して、演算増幅器OP2は、演算増幅器OP1から出力される制御指令と、発振器4から出力される基準波(鋸波)とを比較し、制御指令が高い期間においてオンとなるようなパルス信号を生成する。そのため、制限部20が機能しない場合には、出力開始指令を受けた直後においては、デューティー比が大きくなる。
図4(b)および図4(d)を参照して、制限部20は、帰還電圧Vfbが制限設定電圧Vlim_ref以下である期間において、制限電圧Vlimを演算増幅器OP2へ出力する。そのため、出力開始指令を受けた直後の出力電圧Voutが低い期間(制限期間)においては、演算増幅器OP2は、制限部20から出力される制限電圧Vlimと、発振器4から出力される基準波とを比較してパルス信号を生成する。よって、演算増幅器OP2が出力するパルス信号のデューティー比は、制限電圧Vlimに応じた一定値となる。
その後、出力電圧が上昇し、帰還電圧Vfbが制限設定電圧Vlim_refを超過すると、演算増幅器OP3は、トランジスタQ2をオフにして、制限電圧Vlimの出力を中止する。すると、演算増幅器OP2は、本体の帰還電圧Vfbに基づいて、パルス信号を生成する。
図4(e)を参照して、制限期間中においては、制限電圧Vlimに応じた一定のデューティー比をもつパルス信号がトランジスタQ1へ与えられるため、オン期間におけるインダクタンス素子電流ILの増加が抑制され、また、オフ期間におけるインダクタンス素子電流ILはゼロまで減少する。
したがって、「連続モード」に移行することなく、出力電圧Voutを迅速に上昇させることができる。
この発明の実施の形態2によれば、帰還電圧、すなわち出力電圧が所定の制限設定電圧以下である期間において、制限部がデューティー比を一定値に制限する。そのため、インダクタンス素子におけるエネルギー蓄積期間の比率が所定の値に制限され、出力開始指令を受けた直後などの出力電圧が低い状態におけるインダクタンス素子への突入電流を抑制できる。また、出力先が軽負荷であった場合などにおいて、出力電圧が短時間で上昇した場合でも、制限部は、デューティー比の制限を解除する。そのため、デューティー比を過剰に制限することがない。よって、連続モードへの移行を防止し、かつ、迅速に通常の動作状態に到達できるスイッチング電源回路およびそれを備えたスイッチング電源装置を実現できる。
[その他の実施例]
図5は、その他の実施例に従うスイッチング電源回路103の概略構成図である。
図5は、その他の実施例に従うスイッチング電源回路103の概略構成図である。
図5を参照して、スイッチング電源回路103は、電源ノード2から受けた正電圧を負電圧に変換して出力する負昇圧型の直流チョッパ回路である。そして、スイッチング電源回路103は、実施の形態1に従うスイッチング電源回路101において、トランジスタQ1をトランジスタQ3に代え、かつ、インダクタンス素子L1の接続位置を変え、ダイオードD1の接続方向を変えたものである。
インダクタンス素子L1の一端は、基準電位と接続される。
トランジスタQ3は、PMOSトランジスタなどからなり、スイッチング部として機能する。そして、トランジスタQ3は、電源ノード2と基準電位との間にインダクタンス素子L1と直列に接続され、演算増幅器OP2から信号に応じて、電源ノード2からインダクタンス素子L1を介して接地電位へ流れる電流を断続する。
トランジスタQ3は、PMOSトランジスタなどからなり、スイッチング部として機能する。そして、トランジスタQ3は、電源ノード2と基準電位との間にインダクタンス素子L1と直列に接続され、演算増幅器OP2から信号に応じて、電源ノード2からインダクタンス素子L1を介して接地電位へ流れる電流を断続する。
ダイオードD1は、インダクタンス素子L1およびトランジスタQ1の接続点と、キャパシタC1との間に介挿され、いわゆる整流ダイオードとして機能する。すなわち、ダイオードD1は、キャパシタC1側からインダクタンス素子L1側へのみ電流を通過させ、その逆方向の電流の流れを遮断する。
その他については、実施の形態1と同様であるので、詳細な説明は繰返さない。
スイッチング電源回路103は、実施の形態1に従うスイッチング電源回路101と同様に、トランジスタQ3が基準電位からインダクタンス素子L1を介して電源ノードに至るエネルギー供給回路を断続することにより、インダクタンス素子L1におけるエネルギーの蓄積および放出が繰返されて負昇圧動作が行なわれる。
スイッチング電源回路103は、実施の形態1に従うスイッチング電源回路101と同様に、トランジスタQ3が基準電位からインダクタンス素子L1を介して電源ノードに至るエネルギー供給回路を断続することにより、インダクタンス素子L1におけるエネルギーの蓄積および放出が繰返されて負昇圧動作が行なわれる。
さらに、帰還部である演算増幅器OP1および断続指令生成部である演算増幅器OP2は、実施の形態1と同様に構成されるので、制限部10を同様の個所に配置し、出力開始指令を受けた直後のデューティー比を抑制することができる。
図6は、その他の実施例に従うスイッチング電源回路104の概略構成図である。
図6を参照して、スイッチング電源回路104は、実施の形態2に従うスイッチング電源回路102を負昇圧型の直流チョッパ回路に適用したものである。上述の図5に示すスイッチング電源回路103と同様に、電源ノード2から受けた正電圧を負電圧に変換して出力する。
図6を参照して、スイッチング電源回路104は、実施の形態2に従うスイッチング電源回路102を負昇圧型の直流チョッパ回路に適用したものである。上述の図5に示すスイッチング電源回路103と同様に、電源ノード2から受けた正電圧を負電圧に変換して出力する。
また、帰還部である演算増幅器OP1および断続指令生成部である演算増幅器OP2は、実施の形態2と同様に構成されるので、制限部20を同様の個所に配置し、出力開始指令を受けた直後のデューティー比を抑制することができる。
その他については、上述したので詳細な説明は繰返さない。
なお、実施の形態1および2においては、演算増幅器OP1からの制御指令に代えて、所定の制限電圧を与える構成について説明したが、この構成に限られることはない。たとえば、演算増幅器OP2のパルス信号に代えて、所定のデューティー比をもつパルス信号を直接トランジスタQ1へ与える構成としてもよい。
なお、実施の形態1および2においては、演算増幅器OP1からの制御指令に代えて、所定の制限電圧を与える構成について説明したが、この構成に限られることはない。たとえば、演算増幅器OP2のパルス信号に代えて、所定のデューティー比をもつパルス信号を直接トランジスタQ1へ与える構成としてもよい。
また、制限電圧をVlimとして表現したが、Di(デジタル信号入力部)などを用いたクランプ回路や、演算増幅器OP1の出力よりもインピーダンスの低い抵抗をつなぐように構成してもよい。さらに、図1に示すスイッチング電源回路101および図5に示すスイッチング電源回路103において、制限電圧Vlimを印加する場合には、演算増幅器OP1の動作を停止するようにしてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
2 電源ノード、4 発振器、6 タイマ、8 スイッチ部、10,20 制限部、101,102,103,104 スイッチング電源回路、C1 キャパシタ、D1 ダイオード、IL インダクタンス素子電流、L1 インダクタンス素子、OP1,OP2,OP3 演算増幅器、Q1,Q2,Q3 トランジスタ、R1,R2 分圧抵抗、Vfb 帰還電圧、Vin 入力電圧、Vlim 制限電圧、Vlim_ref 制限設定電圧、Vout 出力電圧、Vref 設定電圧。
Claims (6)
- 電源から供給されるエネルギーを蓄積するインダクタンス素子と、
前記電源から前記インダクタンス素子へのエネルギー供給回路を断続し、前記インダクタンス素子におけるエネルギーの蓄積と放出とを繰返させるスイッチング部と、
前記インダクタンス素子から放出されるエネルギーに応じた電圧を出力するキャパシタと、
前記キャパシタから出力される電圧値を帰還させ、設定値と一致するように指令を与える帰還部と、
前記帰還部から指令を受けて、前記スイッチング部へ断続指令を与える断続指令生成部と、
前記スイッチング部が前記エネルギー供給回路の断続を開始するときに、前記インダクタンス素子におけるエネルギー蓄積期間の比率を所定の値に制限する制限部とを備える、スイッチング回路。 - 前記制限部は、外部から出力開始指令を受けた後の一定期間において、前記帰還部から出力される指令に代えて所定の制限値を前記断続指令生成部へ与える、請求項1に記載のスイッチング回路。
- 前記制限部は、前記キャパシタから出力される電圧値が所定の値以下となる期間において、前記帰還部からの指令に代えて所定の制限値を前記断続指令生成部へ与える、請求項1に記載のスイッチング回路。
- 請求項1〜3のいずれか1項に記載のスイッチング回路は、正電圧の電源を受けて、より高い電圧を出力する、昇圧型のスイッチング回路である。
- 請求項1〜3のいずれか1項に記載のスイッチング回路は、正電圧の電源を受けて、負電圧を出力する、負昇圧型のスイッチング回路である。
- 電源と接地電位との間に接続されるインダクタンス素子およびスイッチング素子の直列回路と、
前記直列回路における前記インダクタンス素子と前記スイッチング素子との接続点にその一端が接続される整流素子と、
前記整流素子の他端と前記接地電位との間に接続され、昇圧電圧を出力するキャパシタと、
前記スイッチング素子を駆動し、前記インダクタンス素子に流れる電流を制御して所定の昇圧電圧を負荷へ出力する駆動回路と、
昇圧動作を開始するときに、前記インダクタンス素子に電流が流れる期間の比率を所定の値に制限する制限部とを備える、スイッチング電源装置。
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