JP4611109B2

JP4611109B2 - 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器

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Publication number: JP4611109B2
Application number: JP2005145001A
Authority: JP
Inventors: 勲山本; 剛基玉川
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2005-05-18
Filing date: 2005-05-18
Publication date: 2011-01-12
Anticipated expiration: 2025-05-18
Also published as: JP2006325308A

Description

本発明は、降圧型スイッチングレギュレータに関し、特に同期整流方式のスイッチングレギュレータの制御技術に関する。

近年の携帯電話、ＰＤＡ（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌＡｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータなどのさまざまな電子機器に、デジタル信号処理を行うマイコンが搭載されている。こうしたマイコンの駆動に必要とされる電源電圧は、半導体製造プロセスの微細化に伴って低下しており、１．５Ｖ以下の低電圧で動作するものがある。
一方、こうした電子機器にはリチウムイオン電池などの電池が電源として搭載される。リチウムイオン電池から出力される電圧は、３Ｖ〜４Ｖ程度であり、この電圧をそのままマイコンに供給したのでは、無駄な電力消費が発生するため、降圧型のスイッチングレギュレータや、シリーズレギュレータなどを用いて電池電圧を降圧し、定電圧化してマイコンに供給するのが一般的である。

降圧型のスイッチングレギュレータは、整流用のダイオードを用いる方式（以下、ダイオード整流方式という）と、ダイオードの代わりに、整流用トランジスタを用いる方式（以下、同期整流方式という）が存在する。前者の場合、負荷に流れる負荷電流が低いときに高効率が得られるという利点を有するが、制御回路の外部に、インダクタ、キャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後者の場合、負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイオードの代わりにトランジスタを用いるため、ＬＳＩの内部に集積化することができ、周辺部品を含めた回路面積としては小型化が可能となる。携帯電話などの電子機器において、小型化が要求される場合には、整流用トランジスタを用いたスイッチングレギュレータ（以下、同期整流方式スイッチングレギュレータという）が用いられることが多い。

ここで、上述の電子機器に用いられるマイコンの消費電流は、動作時と待機時で大きく変化し、待機時にはわずかな電流しか流れないが、動作時にはある程度の電流が必要とされる。
たとえば、特許文献１、２には、負荷電流に応じて同期整流方式とダイオード整流方式とを切り替えるスイッチングレギュレータが開示されている。

特開２００４−３２８７５号公報特開２００２−２５２９７１号公報

図９（ａ）、（ｂ）はそれぞれ、同期整流方式スイッチングレギュレータの重負荷および軽負荷時の電流の時間波形を示す図である。同図において、ＩＬは、インダクタに流れる電流を、Ｉｏは負荷電流を表しており、インダクタに流れる電流ＩＬの時間平均値が負荷電流Ｉｏとなる。図９（ａ）に示すように、重負荷時においては、負荷電流Ｉｏが大きいため、インダクタに流れる電流は正の値をとり続ける。ところが、図９（ｂ）に示すように、軽負荷時において負荷電流Ｉｏが減少すると、インダクタに流れる電流ＩＬが斜線部のように負となり、インダクタに流れる電流ＩＬの向きが反転する。その結果、同期整流方式では、軽負荷時において、インダクタから同期整流用トランジスタを介して接地に対して電流が流れることになる。この電流は、負荷に供給されず、出力キャパシタから供給されるものであるため、電力を無駄に消費していることになる。

この問題を解決するために、同期整流用トランジスタとインダクタの接続点の電位（以下、スイッチング電圧という）をモニタし、このスイッチング電圧と所定のしきい値電圧を比較することにより、インダクタに流れる電流の向きを検出する方法が考えられる。
この方法によれば、同期整流用トランジスタがオンの期間において、スイッチング電圧が接地電位付近に設定されたしきい値電圧を上回ったときに同期整流用トランジスタを強制的にオフすることにより、無駄な電流消費を低減し、効率を改善することができる。

本発明者は、上述のようにスイッチング電圧をモニタして、インダクタに流れる電流の向きが反転するのを検出し、同期整流用トランジスタをオフするスイッチングレギュレータについて検討した結果、以下の課題を認識するに至った。
すなわち、スイッチング電圧をモニタして、インダクタに流れる電流の向きを検出する場合、スイッチング電圧と所定のしきい値電圧を比較するコンパレータを用い、このコンパレータの出力にもとづいて同期整流用トランジスタのオンオフを制御することになる。この際に、スイッチング電圧がしきい値に達し、インダクタに流れる電流が反転してから同期整流用トランジスタがオフされるまでに遅延が発生する場合がある。この遅延期間において、無駄な電流が同期整流用トランジスタに流れるため、さらなる効率の改善の余地があった。

本発明はかかる課題に鑑みてなされたものであり、その目的は、同期整流方式の降圧型スイッチングレギュレータにおいて、軽負荷時に同期整流用トランジスタを介して接地に流れる電流を低減し、効率を改善した降圧型スイッチングレギュレータおよびその駆動回路の提供にある。

本発明のある態様の制御回路は、降圧型スイッチングレギュレータの制御回路に関する。この制御回路は、入力端子と接地間に直列に接続されたスイッチングトランジスタと同期整流用トランジスタとを含み、２つのトランジスタの接続点の電圧を、スイッチング電圧として本制御回路の外部に接続されるインダクタの一端に印加する出力段と、スイッチングレギュレータの出力電圧が所定の基準電圧に近づくように、そのデューティ比が制御されるパルス幅変調信号にもとづき、スイッチングトランジスタおよび同期整流用トランジスタのゲート端子に印加すべき第１、第２ゲート電圧を生成するドライバ回路と、スイッチング電圧と所定のしきい値電圧を比較し、スイッチング電圧が所定のしきい値電圧を上回ると、所定レベルの比較信号を出力する比較部と、ドライバ回路から出力される第２ゲート電圧が入力され、比較部から所定レベルの比較信号が出力されている期間、第２ゲート電圧をローレベルに固定して出力するスイッチと、ゲート端子にスイッチの出力信号が入力され、同期整流用トランジスタと並列に接続された補助トランジスタと、スイッチの出力信号に所定の遅延時間を与え、同期整流用トランジスタのゲート端子に出力する遅延回路と、を備える。

この態様によると、第２ゲート電圧がハイレベルとなると、まず補助トランジスタがオンし、その後、所定の遅延時間経過後に同期整流用トランジスタがオンする。補助トランジスタのみがオンした状態においては、スイッチング電圧は補助トランジスタのドレインソース間電圧、すなわち、そのオン抵抗とインダクタに流れる電流の積で決まる。スイッチング電圧は、負の電位からインダクタに流れる電流が減少していくに従って上昇していくが、このとき補助トランジスタのオン抵抗が高ければ、スイッチング電圧の上昇速度を高めることができる。その結果、スイッチング電圧が所定のしきい値電圧に達してから同期整流用トランジスタをオフするまでの時間を短縮することができ、無駄な電流消費を低減し、高効率化を図ることができる。

補助トランジスタのオン抵抗は、同期整流用トランジスタのオン抵抗より高く設定されてもよい。
補助トランジスタのオン抵抗を高く設定することにより、同期整流用トランジスタがオンした後に、スイッチング電圧が上昇する速度を速めることができ、同期整流用トランジスタがオフするまでの時間を短縮し、より高効率化を図ることができる。

所定のしきい値電圧は、接地電位であってもよい。補助トランジスタがオンし、スイッチング電圧が負電圧から上昇して接地電位に達すると、インダクタに流れる電流の向きが反転するため、スイッチング電圧と接地電位を比較することにより、無駄な電流消費を低減することができる。

比較部は、スイッチング電圧およびしきい値電圧を、正方向に所定電圧だけレベルシフトするレベルシフト回路と、レベルシフト回路によりレベルシフトされたスイッチング電圧としきい値電圧とを比較するコンパレータと、を含んでもよい。
スイッチング電圧およびしきい値電圧を正方向にレベルシフトして比較することにより、しきい値電圧が接地電位の場合もコンパレータを用いて電圧比較を行うことができる。

レベルシフト回路は、ベース端子にスイッチング電圧が入力され、コレクタ端子が接地され、エミッタ端子からスイッチング電圧をレベルシフトした電圧を出力するＰＮＰ型の第１バイポーラトランジスタと、ベース端子およびコレクタ端子が接地され、エミッタ端子から接地電位をレベルシフトした電圧を出力するＰＮＰ型の第２バイポーラトランジスタと、を含んでもよい。
ＰＮＰ型のバイポーラトランジスタのベースエミッタ間の順方向電圧を利用することにより、スイッチング電圧およびしきい値電圧を正方向にレベルシフトすることができる。

制御回路は、比較部の後段に設けられ、ドライバ回路から出力される第２ゲート電圧がハイレベルの期間にアクティブとなり、比較部から出力される比較信号をラッチし、検出信号としてスイッチに出力するラッチ回路をさらに備えてもよい。スイッチは、比較信号ではなく、ラッチ回路から出力される検出信号が所定レベルとなる期間に、第２ゲート電圧をローレベルに固定して出力してもよい。
同期整流用トランジスタをオンからオフに切り替える際に、インダクタによってスイッチング電圧の振動が誘起される場合がある。比較部の後段にラッチ回路を設けることにより、スイッチング電圧がしきい値電圧を跨いて振動した場合にも、同期整流用トランジスタをオフ状態に保つことができ、降圧型スイッチングレギュレータを安定に動作させることができる。

ラッチ回路は、第２ゲート電圧がハイレベルからローレベルとなると、ラッチした検出信号をリセットしてもよい。
第２ゲート電圧を参照し、同期整流用トランジスタがオンすべき期間が完了したことを契機として検出信号をリセットすることにより、次に同期整流用トランジスタがオンすべき期間において、再度上記のラッチ動作を行うことができる。

ラッチ回路は、Ｄフリップフロップを含み、当該Ｄフリップフロップは、リセット端子に第２ゲート電圧が入力され、データ端子にハイレベルの固定電圧が入力され、クロック端子に比較部から出力される比較信号が入力されてもよい。

ラッチ回路は、Ｄフリップフロップの出力信号と、比較部から出力される比較信号の論理和を出力するＯＲゲートをさらに含み、当該ＯＲゲートの出力信号を検出信号として出力してもよい。
これによれば、一度Ｄフリップフロップがラッチされた後に、比較部から出力される比較信号が変動しても、ＯＲゲートの出力はＤフリップフロップの出力信号に固定されるため、安定な降圧動作を行うことができる。

同期整流用トランジスタは、ＮＭＯＳトランジスタであってもよい。
制御回路は、１つの半導体基板上に一体集積化されてもよい。

本発明の別の態様は、降圧型スイッチングレギュレータである。この降圧型スイッチングレギュレータは、一端が接地されたキャパシタと、キャパシタの他端にその一端が接続されたインダクタと、インダクタの他端に、スイッチング電圧を供給する上述の制御回路と、を備え、キャパシタの他端の電圧を出力する。

この態様によると、制御回路により、インダクタに流れる電流の向きが反転するのを検出した後、短期間で同期整流用トランジスタをオフすることができるため、降圧型スイッチングレギュレータの効率を改善することができる。

本発明のさらに別の態様は、電子機器である。この電子機器は、電池電圧を出力する電池と、マイコンと、電池電圧を降圧してマイコンに供給する上述の降圧型スイッチングレギュレータと、を備える。

この態様によると、マイコンに流れる電流が変動し、負荷電流が小さな軽負荷動作となった場合においても、効率よく降圧動作を行うことができ、電池の長寿命化を図ることができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る降圧型スイッチングレギュレータによれば、変換効率を改善することができる。

図１は、実施の形態に係る降圧型スイッチングレギュレータ２００を搭載した電子機器３００の構成を示すブロック図である。電子機器３００は、たとえば携帯電話端末であり、電池３１０、電源装置３２０、アナログ回路３３０、デジタル回路３４０、マイコン３５０、ＬＥＤ３６０を含む。
電池３１０は、たとえばリチウムイオン電池であり、電池電圧Ｖｂａｔとして３〜４Ｖ程度を出力する。
アナログ回路３３０は、パワーアンプや、アンテナスイッチ、ＬＮＡ（ＬｏｗＮｏｉｓｅＡｍｐｌｉｆｉｅｒ）、ミキサやＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）などの高周波回路を含み、電源電圧Ｖｃｃ＝３．４Ｖ程度で安定動作する回路ブロックを含む。また、デジタル回路３４０は、各種ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）などを含み、電源電圧Ｖｄｄ＝３．４Ｖ程度で安定動作する回路ブロックを含む。
マイコン３５０は、電子機器３００全体を統括的に制御するブロックであり、電源電圧１．５Ｖで動作する。
ＬＥＤ３６０は、ＲＧＢ３色のＬＥＤ（ＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）を含み、液晶のバックライトや、照明として用いられ、その駆動には、４Ｖ以上の駆動電圧が要求される。

電源装置３２０は、多チャンネルのスイッチング電源であり、各チャンネルごとに、電池電圧Ｖｂａｔを必要に応じて降圧、または昇圧するスイッチングレギュレータを備え、アナログ回路３３０、デジタル回路３４０、マイコン３５０、ＬＥＤ３６０に対して適切な電源電圧を供給する。
本実施形態に係る降圧型スイッチングレギュレータは、たとえば１．５Ｖで動作するマイコン３５０のように、消費電流が動作状態に応じて変化する負荷に対して、安定な電圧を駆動する用途に好適に用いられる。以下、本実施の形態に係る降圧型スイッチングレギュレータの構成について詳細に説明する。

図２は、実施の形態に係る降圧型スイッチングレギュレータ２００の構成を示す回路図である。降圧型スイッチングレギュレータ２００は、同期整流方式の降圧型スイッチングレギュレータであり、制御回路１００、インダクタＬ１、出力キャパシタＣ１を含む。制御回路１００は、ひとつの半導体基板に集積化されたＬＳＩチップであり、スイッチング素子として機能するスイッチングトランジスタＭ１、同期整流用トランジスタＭ２および補助トランジスタＭ３は、この制御回路１００に内蔵される。
出力キャパシタＣ１は一端が接地され、他端が負荷回路ＲＬおよびインダクタＬ１に接続される。インダクタＬ１は、制御回路１００と接続され、スイッチング電圧Ｖｓｗが印加される。

この降圧型スイッチングレギュレータ２００は、制御回路１００によってインダクタＬ１に流れる電流を制御し、出力キャパシタＣ１に電荷を充電することにより電池電圧Ｖｂａｔを降圧し、出力キャパシタＣ１に現れる電圧を負荷回路ＲＬに供給する。本実施形態において、負荷回路ＲＬは、図１のマイコン３５０に相当する。
以下、負荷回路ＲＬに供給される電圧を出力電圧Ｖｏｕｔ、負荷回路ＲＬに流れる電流を負荷電流Ｉｏ、インダクタＬ１に流れる電流をＩＬという。また、インダクタＬ１に流れる電流は、負荷回路ＲＬに向かって流れる向きを正方向とする。

制御回路１００は、入力・出力端子として、入力端子１０２、スイッチング端子１０４、出力端子１０６を備える。入力端子１０２には電池３１０が接続され、入力電圧として電池電圧Ｖｂａｔが入力される。また、スイッチング端子１０４は、インダクタＬ１に接続され、制御回路１００の内部で生成したスイッチング電圧Ｖｓｗを出力する。また、出力端子１０６は、負荷回路ＲＬに印加される出力電圧Ｖｏｕｔが帰還される端子である。

制御回路１００は、ドライバ回路１０、ＰＷＭ制御部２０、比較部３０、遅延回路６０、強制オフスイッチＳＷ１、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、補助トランジスタＭ３を含む。

スイッチングトランジスタＭ１は、ＰチャンネルＭＯＳトランジスタであって、ソース端子は入力端子１０２に接続され、ドレイン端子はスイッチング端子１０４に接続される。スイッチングトランジスタＭ１のバックゲート端子は入力端子１０２と接続され、バックゲート端子とドレイン端子間には、ボディダイオード（寄生ダイオード）Ｄ１が存在する。
同期整流用トランジスタＭ２は、ＮチャンネルＭＯＳトランジスタであって、ソース端子は接地され、ドレイン端子はスイッチングトランジスタＭ１のドレイン端子およびスイッチング端子１０４と接続される。また、同期整流用トランジスタＭ２のバックゲート端子は接地されている。同期整流用トランジスタＭ２のバックゲート端子とドレイン端子間には、ボディダイオードＤ２が存在する。

スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、電池電圧Ｖｂａｔが印加される入力端子１０２と接地間に直列に接続されており、２つのトランジスタの接続点の電圧を、スイッチング電圧Ｖｓｗとして本制御回路１００の外部にスイッチング端子１０４を介して接続されるインダクタＬ１の一端に印加する。
また、補助トランジスタＭ３は、同期整流用トランジスタＭ２と並列に接続され、後述するように同期整流用トランジスタＭ２と同期してオンオフが制御される。補助トランジスタＭ３のオン抵抗Ｒｏｎ３は、同期整流用トランジスタＭ２のオン抵抗Ｒｏｎ２より高く設定しておく。

ＰＷＭ制御部２０は、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが所定の基準電圧に近づくように、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２のオン期間のデューティ比を規定するパルス幅変調信号（以下、ＰＷＭ信号という）を生成する。ＰＷＭ制御部２０には、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが、出力端子１０６を介して入力される。
抵抗Ｒ１、Ｒ２は、この出力電圧Ｖｏｕｔを分圧し、Ｒ２／（Ｒ１＋Ｒ２）倍した出力電圧Ｖｏｕｔ’を誤差増幅器２２の反転入力端子へと出力する。誤差増幅器２２の非反転入力端子には基準電圧Ｖｒｅｆが入力されており、出力電圧Ｖｏｕｔ’および基準電圧Ｖｒｅｆの誤差を増幅し、誤差電圧Ｖｅｒｒとして出力する。

発振器２６は、所定の周波数で発振し、三角波またはのこぎり波状の周期電圧Ｖｏｓｃを出力する。第１コンパレータ２４は、周期電圧Ｖｏｓｃと誤差電圧Ｖｅｒｒとを比較し、Ｖｏｓｃ＞Ｖｅｒｒのときハイレベルを、Ｖｏｓｃ＜ＶｅｒｒのときローレベルとなるＰＷＭ信号Ｖｐｗｍを出力する。このＰＷＭ信号Ｖｐｗｍは、周期時間が一定で、出力電圧Ｖｏｕｔ’に応じてハイレベルとローレベルの期間が変化するパルス幅変調された信号となる。

ドライバ回路１０は、ＰＷＭ制御部２０から出力されるＰＷＭ信号Ｖｐｗｍにもとづき、スイッチングトランジスタＭ１のゲート端子に印加すべき第１ゲート電圧Ｖｇ１と、同期整流用トランジスタＭ２のゲート端子に印加すべき第２ゲート電圧Ｖｇ２と、を生成する。スイッチングトランジスタＭ１は、第１ゲート電圧Ｖｇ１がローレベルのときがオンし、ハイレベルのときオフする。同期整流用トランジスタＭ２は、第２ゲート電圧Ｖｇ２がハイレベルのときオンし、ローレベルのときオフする。ドライバ回路１０は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がそれぞれオンする時間の比を、ＰＷＭ信号Ｖｐｗｍのハイレベルとローレベルのデューティ比にもとづいて設定し、２つのトランジスタを交互にオンオフさせる。スイッチングトランジスタＭ１、同期整流用トランジスタＭ２が同時にオンして貫通電流が流れるのを防止するため、ドライバ回路１０は、第１ゲート電圧Ｖｇ１がハイレベル、第２ゲート電圧Ｖｇ２がローレベルとなる期間（デッドタイム）を各周期ごとに設ける。

比較部３０には、スイッチング電圧Ｖｓｗが入力される。比較部３０は、スイッチング電圧Ｖｓｗと接地電位とを比較し、スイッチング電圧Ｖｓｗが接地電位を上回るとハイレベルの比較信号Ｖｃｍｐを出力する。
比較部３０には、スイッチング電圧Ｖｓｗが入力される。比較部３０は、レベルシフト回路３２、第２コンパレータ３４を含み、スイッチング電圧Ｖｓｗと接地電位とを比較し、スイッチング電圧Ｖｓｗが接地電位を上回るとハイレベルの比較信号Ｖｃｍｐを出力する。

レベルシフト回路３２は、ＰＮＰ型の第１、第２バイポーラトランジスタＱ１、Ｑ２を含み、それぞれのベース端子に、スイッチング電圧Ｖｓｗおよび接地電位ＧＮＤが入力される。各バイポーラトランジスタＱ１、Ｑ２のコレクタ端子は接地されており、そのエミッタ端子からは、スイッチング電圧Ｖｓｗおよび接地電位が順方向電圧Ｖｆ＝０．７Ｖ程度、正方向にレベルシフトされた電圧が出力される。
第２コンパレータ３４の非反転入力端子は、第１バイポーラトランジスタＱ１のエミッタ端子が接続され、反転入力端子には、第２バイポーラトランジスタＱ２のエミッタ端子が接続される。この第２コンパレータ３４、レベルシフト回路３２によりレベルシフトされたスイッチング電圧Ｖｓｗと接地電位とを比較し、Ｖｓｗ＞０Ｖのときハイレベルを、Ｖｓｗ＜０Ｖのときローレベルを出力する。

強制オフスイッチＳＷ１には、ドライバ回路１０から出力される第２ゲート電圧Ｖｇ２が入力される。この強制オフスイッチＳＷ１は、比較部３０から出力される比較信号Ｖｃｍｐにもとづいて、第２ゲート電圧Ｖｇ２またはローレベルのいずれかを出力する。強制オフスイッチＳＷ１は、比較部３０から出力される比較信号Ｖｃｍｐがハイレベルの期間、ローレベルを出力し、それ以外の期間、すなわち比較信号Ｖｃｍｐがローレベルの期間、ドライバ回路１０から入力された第２電圧Ｖｇ２をそのまま出力する。以下、強制オフスイッチＳＷ１から出力される出力信号をＶｇ２’と記す。

図３は、強制オフスイッチＳＷ１の構成例を示す回路図である。強制オフスイッチＳＷ１は、インバータ５０、ＮＯＲゲート５２を含む。インバータ５０の入力端子には、ドライバ回路１０から出力される第２ゲート電圧Ｖｇ２が入力される。インバータ５０は、第２ゲート電圧Ｖｇ２を反転し、ＮＯＲゲート５２の第１の入力端子へ出力する。ＮＯＲゲート５２の第２の入力端子にはラッチ回路４０から出力される検出信号Ｖｓｅｎｓが入力される。強制オフスイッチＳＷ１は、ＮＯＲゲート５２の出力信号をＶｇ２’として出力する。
このように構成した強制オフスイッチＳＷ１によれば、第２ゲート電圧Ｖｇ２がハイレベルで、かつ、比較信号Ｖｃｍｐがローレベルの期間のみ、強制オフスイッチＳＷ１の出力電圧Ｖｇ２’はハイレベルとなり、それ以外の期間では強制オフスイッチＳＷ１の出力電圧Ｖｇ２’はローレベルとなる。

強制オフスイッチＳＷ１の出力電圧Ｖｇ２’は、補助トランジスタＭ３のゲート端子および遅延回路６０へと出力される。
遅延回路６０は、強制オフスイッチＳＷ１の出力電圧Ｖｇ２’に所定の遅延時間を与え、同期整流用トランジスタＭ２のゲート端子に出力する。遅延回路６０は、電圧Ｖｇ２’の立ち上がりから所定の遅延時間τ経過後にハイレベルとなり、電圧Ｖｇ２’の立ち下がりと同時にローレベルとなる電圧Ｖｇ２’’を出力する。遅延時間τは、たとえば、同期整流用トランジスタＭ２のオン期間の１／１０程度に設定する。このような遅延回路６０は、公知の技術を用いて容易に構成できるため、詳細な説明は省略する。

以下、本実施の形態に係る制御回路１００の重負荷および軽負荷時の動作を図４、図５をもとに説明する。
図４は、本実施の形態に係る制御回路１００の重負荷時の動作状態を示すタイムチャートである。図４のタイムチャートは、負荷電流Ｉｏが大きい重負荷時の動作を説明するものであり、インダクタＬ１に流れる電流ＩＬが、同期整流用トランジスタＭ２がオンの期間、正方向の場合の動作を表している。
第１ゲート電圧Ｖｇ１は、ハイレベルのときスイッチングトランジスタＭ１がオフ、ローレベルのときスイッチングトランジスタＭ１がオンする。すなわち、図中、Ｔｏｎ１で示されるのは、スイッチングトランジスタＭ１がオンの期間である。

第２ゲート電圧Ｖｇ２は、ドライバ回路１０により生成された同期整流用トランジスタＭ２に印加すべき電圧を示している。また、図中、第２ゲート電圧Ｖｇ２’’は、実際に同期整流用トランジスタＭ２のゲート端子に印加される電圧を示している。第２ゲート電圧Ｖｇ２’’がハイレベルのとき同期整流用トランジスタＭ２がオン、ローレベルのとき同期整流用トランジスタＭ２がオフとなる。図中、Ｔｏｎ２で示されるのは、同期整流用トランジスタＭ２がオンの期間である。さらに、図中、第２ゲート電圧Ｖｇ２’は、補助トランジスタＭ３のゲート端子に印加される電圧を示しており、Ｔｏｎ３で示されるのは、補助トランジスタＭ３がオンの期間である。

上述したように、ドライバ回路１０から出力される第２ゲート電圧Ｖｇ２は、一旦、強制オフスイッチＳＷ１へと入力され、比較部３０から出力される比較信号Ｖｃｍｐがローレベルの期間、Ｖｇ２’＝Ｖｇ２となる。また、比較信号Ｖｃｍｐがハイレベルの期間、強制オフスイッチＳＷ１の出力電圧Ｖｇ２’は、ドライバ回路１０から出力されるゲート電圧Ｖｇ２の値に関わらずローレベル（０Ｖ）となり、同期整流用トランジスタＭ２、補助トランジスタＭ３は強制的にオフとなる。

時刻Ｔ０〜Ｔ１の期間、スイッチングトランジスタＭ１がオン、同期整流用トランジスタＭ２がオフとなっている。時刻Ｔ１に、スイッチングトランジスタＭ１の第１ゲート電圧Ｖｇ１がハイレベルとなり、スイッチングトランジスタＭ１がオフとなる。その後、時刻Ｔ１〜Ｔ２の期間、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２はいずれもオフとなる。時刻Ｔ１にスイッチングトランジスタＭ１がオフになると、それまでインダクタＬ１に流れていた電流がスイッチングトランジスタＭ１から供給されなくなる。

ここで、インダクタＬ１に流れる電流ＩＬは連続でなければならないため、この電流は、同期整流用トランジスタＭ２、補助トランジスタＭ３のボディダイオード（寄生ダイオード）Ｄ２、Ｄ３を介して供給される。すなわち、同期整流用トランジスタＭ２および補助トランジスタＭ３のバックゲート端子は接地されており、バックゲート端子とドレイン端子間には、図２に示すボディダイオードＤ２、Ｄ３が存在する。したがって、時刻Ｔ１にスイッチングトランジスタＭ１がオフされてから、時刻Ｔ２に補助トランジスタＭ３がオンするまでの期間、インダクタＬ１には、このボディダイオードＤ２、Ｄ３を介して電流が供給される。この間、スイッチング端子１０４には、接地電位０Ｖからダイオードの順方向電圧Ｖｆ＝０．７Ｖ程度低いスイッチング電圧Ｖｓｗが現れる。

時刻Ｔ２において、第２ゲート電圧Ｖｇ２はローレベルからハイレベルに変化する。このとき、比較電圧Ｖｃｍｐはローレベルであるため、強制オフスイッチＳＷ１の出力電圧Ｖｇ２’はハイレベルとなり、補助トランジスタＭ３がオンする。補助トランジスタＭ３がオンすることにより、同期整流用トランジスタＭ２、補助トランジスタＭ３のボディダイオードＤ２、Ｄ３を介してインダクタＬ１に流れていた電流は、補助トランジスタＭ３のドレイン電流として供給される。
このとき、スイッチング電圧Ｖｓｗは、インダクタＬ１に流れる電流ＩＬと、補助トランジスタＭ３のオン抵抗Ｒｏｎ３の積で与えられ、時間とともに、インダクタＬ１に流れる電流ＩＬが減少するのにともなって、０Ｖへと近づいていく。このときのスイッチング電圧Ｖｓｗの上昇の傾きは、補助トランジスタＭ３のオン抵抗に依存する。

時刻Ｔ２に強制オフスイッチＳＷ１の出力電圧Ｖｇ２’がハイレベルとなってから、遅延時間τ経過後の時刻Ｔ３に、遅延回路６０の出力電圧Ｖｇ２’’はハイレベルとなり、同期整流用トランジスタＭ２がオンする。
時刻Ｔ３以降、補助トランジスタＭ３と同期整流用トランジスタＭ２が同時にオンすることにより、インダクタＬ１に流れる電流ＩＬは、これら２つのトランジスタを介して供給されることになる。その結果、スイッチング電圧Ｖｓｗの上昇の傾きは、２つのトランジスタのオン抵抗Ｒｏｎ２およびＲｏｎ３の合成抵抗により決定される。したがって、時刻Ｔ３に同期整流用トランジスタＭ２がオンすることによって、スイッチング電圧Ｖｓｗの上昇速度は遅くなる。上述のように、図４のタイムチャートでは、インダクタＬ１に流れる電流は正方向であるため、同期整流用トランジスタＭ２がオンの期間、スイッチング電圧Ｖｓｗは正電圧とはならず、比較部３０から出力される比較信号Ｖｃｍｐはローレベルとなる。

時刻Ｔ４にドライバ回路１０から出力される第２ゲート電圧Ｖｇ２がローレベルとなると、強制オフスイッチＳＷ１および遅延回路６０から出力される電圧Ｖｇ２’、Ｖｇ２’’もローレベルとなり、同期整流用トランジスタＭ２、補助トランジスタＭ３はオフする。その後、時刻Ｔ５にドライバ回路１０から出力される第１ゲート電圧Ｖｇ１がローレベルとなり、スイッチングトランジスタＭ１がオンする。
本実施の形態に係る１００は、重負荷時において、時刻Ｔ０〜Ｔ５の動作を一周期とし、この動作を繰り返すことにより、電池電圧Ｖｂａｔを降圧し、所望の出力電圧Ｖｏｕｔを負荷回路ＲＬに対して供給する。

次に、軽負荷時の動作について図５をもとに説明する。図５は、本実施の形態に係る制御回路１００の軽負荷時の動作状態を示すタイムチャートである。
時刻Ｔ０〜Ｔ２までの動作は図４の重負荷時と同様である。時刻Ｔ２にドライバ回路１０から出力される第２ゲート電圧Ｖｇ２がハイレベルとなると、補助トランジスタＭ３のみがオンし、スイッチング電圧Ｖｓｗが大きな傾きで上昇を開始する。

時刻Ｔ３にＶｓｗ＞０Ｖとなると、第２コンパレータ３４によって、電圧検出が行われる。
一般に、コンパレータの応答速度は、入力電圧の変化する速度に応じて変化する。図６（ａ）、（ｂ）は、コンパレータの応答速度を説明するための図である。図６（ａ）は、異なる速度で変化する２つの入力電圧Ｖｉの時間波形を示している。また、図６（ｂ）は、同図（ａ）の各波形に対応した出力電圧Ｖｏの時間波形を示している。図６（ａ）、（ｂ）に破線で示されるように、入力電圧Ｖｉの時間変化率が低い（ＩＩ）の場合、入力電圧Ｖｉがコンパレータのしきい値電圧Ｖｔｈを超えてから出力電圧Ｖｏが変化するまでに要する時間Δｔは長くなる。これに対して、図６（ａ）、（ｂ）に実線で示されるように、入力電圧Ｖｉの時間変化率が高い（Ｉ）の場合には、入力電圧Ｖｉがしきい値電圧Ｖｔｈを超えてからコンパレータの出力電圧Ｖｏが変化するまでの時間Δｔ’は短くなり、検出速度が速くなる。

図５に戻る。上述したように、時刻Ｔ２にドライバ回路１０から出力される第２ゲート電圧Ｖｇ２がローレベルからハイレベルに変わってから遅延時間τ経過前においては、補助トランジスタＭ３のみがオンしており、スイッチング電圧Ｖｓｗが大きな傾きで上昇している。時刻Ｔ３にＶｓｗ＞０となってから、コンパレータによる検出遅延時間Δｔ経過後の時刻Ｔ３’に、第２コンパレータ３４から出力される比較信号Ｖｃｍｐがハイレベルに変化する。

時刻Ｔ３’において、比較部３０から出力される比較電圧Ｖｃｍｐがハイレベルとなると、強制オフスイッチＳＷ１の出力電圧Ｖｇ２’が強制的にローレベルに固定され、補助トランジスタＭ３がオフする。このとき、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、補助トランジスタＭ３はすべてオフとなるため、ハイインピーダンス状態となり、スイッチング電圧Ｖｓｗは変動し、時刻Ｔ５にスイッチングトランジスタＭ１がオンすると、電池電圧Ｖｂａｔに安定する。

このように、本実施の形態に係る１００は、軽負荷時において、時刻Ｔ０〜Ｔ５の動作を一周期とし、この動作を繰り返すことにより、電池電圧Ｖｂａｔを降圧し、所望の出力電圧Ｖｏｕｔを負荷回路ＲＬに対して供給する。
本実施の形態に係る制御回路１００によれば、スイッチング電圧Ｖｓｗをモニタし、同期整流用トランジスタＭ２がオンすべき期間において、スイッチング電圧Ｖｓｗが０Ｖより大きくなると、同期整流用トランジスタＭ２を強制的にオフする。その結果、軽負荷時にインダクタＬ１に流れる電流ＩＬの向きが反転し、同期整流用トランジスタＭ２を介して接地に向かって流れるのを防止し、効率の悪化を抑えることができる。

この際、図５に示した検出遅延時間Δｔが長いと、スイッチング電圧Ｖｓｗが正電圧となり、インダクタＬ１に流れる電流ＩＬの向きが正から負へと反転し、同期整流用トランジスタＭ２あるいは補助トランジスタＭ３を介して接地に向かって流れ、効率が悪化してしまう。本実施の形態に係る制御回路１００では、スイッチングトランジスタＭ１がオフした後において、補助トランジスタＭ３のみをオンした状態で大きな傾きでスイッチング電圧Ｖｓｗを上昇させているため、オン抵抗の低い同期整流用トランジスタＭ２をオンした状態でスイッチング電圧Ｖｓｗを上昇させる場合に比べて、検出遅延時間Δｔを短く設定することができる。その結果、インダクタＬ１を流れる電流ＩＬが負となり、接地に向かって流れる時間を短縮することができるため、効率を改善することができる。

また、補助トランジスタＭ３のオン抵抗Ｒｏｎ３は、同期整流用トランジスタＭ２のオン抵抗Ｒｏｎ２に比べて低く設定されるため、補助トランジスタＭ３のトランジスタサイズは小さく設計することが可能となるため、補助トランジスタＭ３を設けることによる制御回路１００のチップサイズの増大を抑えることができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

図７は、図２の制御回路１００の変形例を示す回路図である。制御回路１００は、図２に示す比較部３０の後段に、比較信号Ｖｃｍｐをラッチするラッチ回路４０を備える。

ラッチ回路４０には、ドライバ回路１０から出力される第２ゲート電圧Ｖｇ２と、比較部３０から出力される比較信号Ｖｃｍｐが入力される。このラッチ回路４０は、同期整流用トランジスタＭ２がオンすべき期間、すなわち、ドライバ回路１０から出力される第２ゲート電圧Ｖｇ２がハイレベルの期間にアクティブとなり、比較部３０から出力される比較信号Ｖｃｍｐをラッチし、ラッチした信号を検出信号Ｖｓｅｎｓとして出力する。また、ラッチ回路４０は、第２ゲート電圧Ｖｇ２がハイレベルからローレベルとなると、ラッチした検出結果をリセットする。

ラッチ回路４０は、Ｄフリップフロップ４２、ＯＲゲート４４、ＮＯＲゲート４６、インバータ４８を含む。Ｄフリップフロップ４２のセット端子およびデータ端子には、ハイレベルに対応する電源電圧Ｖｄｄが入力され、リセット端子は、ＮＯＲゲート４６の出力と接続される。ＮＯＲゲート４６には、インバータ４８によって反転された第２ゲート電圧Ｖｇ２および外部から与えられるイネーブル信号ＥＮが入力され、２つの信号の否定論理和をＤフリップフロップ４２のリセット端子に出力する。イネーブル信号ＥＮは、降圧型スイッチングレギュレータ２００の降圧動作を制御する信号であり、降圧型スイッチングレギュレータ２００は、イネーブル信号ＥＮがローレベルのとき降圧動作を行い、ハイレベルのとき降圧動作を停止するアクティブローとなっている。

また、Ｄフリップフロップ４２のクロック端子には、比較部３０から出力される比較信号Ｖｃｍｐが入力される。このＤフリップフロップ４２は、第２ゲート電圧Ｖｇ２がハイレベルの期間に、比較部３０から出力される比較信号Ｖｃｍｐがハイレベルとなると、出力端子からハイレベルの出力信号Ｖｑを出力する。
ＯＲゲート４４には、比較部３０から出力される比較信号ＶｃｍｐおよびＤフリップフロップ４２の出力信号Ｖｑが入力され、２つの信号の論理和を検出信号Ｖｓｅｎｓとして強制オフスイッチＳＷ１に出力する。なお、ＯＲゲート４４を設けずに、Ｄフリップフロップ４２の出力信号Ｖｑを強制オフスイッチＳＷ１に直接出力してもよい。

以上のように構成された制御回路１００の動作について説明する。図８は、図７の制御回路１００の動作状態を示すタイムチャートである。時刻Ｔ０〜時刻Ｔ３’までの動作は、図５と同様であるため説明を省略する。
時刻Ｔ３’に比較部３０から出力される比較信号Ｖｃｍｐがハイレベルとなると、強制オフスイッチＳＷ１の出力電圧Ｖｇ２’が強制的にローレベルに固定され、補助トランジスタＭ３がオフする。このとき、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、補助トランジスタＭ３はすべてオフとなるため、ハイインピーダンス状態となり、スイッチング電圧Ｖｓｗは変動する。このとき、図８に示すように、スイッチング電圧Ｖｓｗが接地電位０Ｖを跨いで変動すると、比較信号Ｖｃｍｐもハイレベルとローレベルが切り替わることになる。

ここで、上述のように、図７の制御回路１００では、比較部３０およびＤフリップフロップ４２の出力の論理和にもとづいて、強制オフスイッチＳＷ１を制御している。したがって、比較信号Ｖｃｍｐの信号レベルが変動しても、Ｄフリップフロップ４２の出力信号Ｖｑはハイレベルにラッチされているため、ＯＲゲート４４の出力、すなわち検出信号Ｖｓｅｎｓはハイレベルのままとなる。その結果、スイッチング電圧Ｖｓｗの変動にかかわらず、補助トランジスタＭ３、同期整流用トランジスタＭ２をオフし続けることができる。

時刻Ｔ４に、ドライバ回路１０は、第２ゲート電圧Ｖｇ２をローレベルに切り替える。第２ゲート電圧Ｖｇ２がローレベルとなると、ＮＯＲゲート４６の出力はローレベルとなるため、Ｄフリップフロップ４２はリセットされ、その出力信号Ｖｑはローレベルとなる。その後、時刻Ｔ５に第１ゲート電圧Ｖｇ１がローレベルとなり、スイッチングトランジスタＭ１がオンする。

図７の実施の形態に係る制御回路１００は、時刻Ｔ０〜Ｔ５を一周期として、この動作を繰り返すことにより、電池電圧Ｖｂａｔを降圧し、所望の出力電圧Ｖｏｕｔを負荷回路ＲＬに対して供給する。
本実施の形態に係る制御回路１００によれば、図２の制御回路１００により得られる効果に加えさらに以下のような効果を得ることができる。すなわち、図７の制御回路１００は、ラッチ回路４０を備えており、スイッチング電圧Ｖｓｗが０Ｖより大きくなったときハイレベルとなる比較信号Ｖｃｍｐをラッチする。その結果、スイッチング電圧Ｖｓｗが０Ｖを跨いで変動する場合においても、強制オフスイッチＳＷ１の出力は切り替えられず、同期整流用トランジスタＭ２はオフ状態を保ち続けることができ、安定な降圧動作を行うことができる。

実施の形態では、制御回路１００を含む降圧型スイッチングレギュレータ２００により駆動される負荷回路としてマイコンを例に説明したが、これには限定されず、負荷電流が減少し、軽負荷状態で動作するさまざまな負荷回路に対して、駆動電圧を供給することができる。

また、本実施の形態において、ハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。

実施の形態では、制御回路１００がひとつのＬＳＩに一体集積化される場合について説明したが、これには限定されず、一部の構成要素がＬＳＩの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数のＬＳＩにより構成されてもよい。

実施の形態に係る降圧型スイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。実施の形態に係る降圧型スイッチングレギュレータの構成を示す回路図である。強制オフスイッチの構成例を示す回路図である。本実施の形態に係る制御回路の重負荷時の動作状態を示すタイムチャートである。本実施の形態に係る制御回路の軽負荷時の動作状態を示すタイムチャートである。図６（ａ）、（ｂ）は、コンパレータの応答速度を説明するための図である。図２の制御回路の変形例を示す回路図である。図７の制御回路の動作状態を示すタイムチャートである。図９（ａ）、（ｂ）はそれぞれ、同期整流方式スイッチングレギュレータの重負荷および軽負荷時の電流の時間波形を示す図である。

符号の説明

１００制御回路、２００降圧型スイッチングレギュレータ、１０ドライバ回路、３０比較部、３２レベルシフト回路、３８遅延回路、４０ラッチ回路、４２Ｄフリップフロップ、４４ＯＲゲート、６０遅延回路、Ｌ１インダクタ、Ｖｇ２第２ゲート電圧、Ｖｓｗスイッチング電圧、Ｍ１スイッチングトランジスタ、Ｍ２同期整流用トランジスタ、Ｍ３補助トランジスタ、３００電子機器、３１０電池、３５０マイコン。

Claims

降圧型スイッチングレギュレータの制御回路であって、
入力端子と接地間に直列に接続されたスイッチングトランジスタと、同期整流用トランジスタと、を含み、２つのトランジスタの接続点の電圧を、スイッチング電圧として本制御回路の外部に接続されるインダクタの一端に印加する出力段と、
前記スイッチングレギュレータの出力電圧が所定の基準電圧に近づくように、そのデューティ比が制御されるパルス幅変調信号にもとづき、前記スイッチングトランジスタおよび前記同期整流用トランジスタのゲート端子に印加すべき第１、第２ゲート電圧を生成するドライバ回路と、
前記スイッチング電圧と所定のしきい値電圧を比較し、前記スイッチング電圧が前記しきい値電圧を上回ると、所定レベルの比較信号を出力する比較部と、
前記ドライバ回路から出力される前記第２ゲート電圧が入力され、前記比較部から前記所定レベルの比較信号が出力されている期間、前記第２ゲート電圧をローレベルに固定して出力するスイッチと、
ゲート端子に前記スイッチの出力信号が入力され、前記同期整流用トランジスタと並列に接続された補助トランジスタと、
前記スイッチの出力信号に所定の遅延時間を与え、前記同期整流用トランジスタのゲート端子に出力する遅延回路と、
を備えることを特徴とする制御回路。
前記補助トランジスタのオン抵抗は、前記同期整流用トランジスタのオン抵抗より高く設定されることを特徴とする請求項１に記載の制御回路。
前記所定のしきい値電圧は、接地電位であることを特徴とする請求項１に記載の制御回路。
前記比較部は、
前記スイッチング電圧および前記しきい値電圧を、正方向に所定電圧だけレベルシフトするレベルシフト回路と、
前記レベルシフト回路によりレベルシフトされた前記スイッチング電圧と前記しきい値電圧とを比較するコンパレータと、
を含むことを特徴とする請求項１に記載の制御回路。
前記レベルシフト回路は、
ベース端子に前記スイッチング電圧が入力され、コレクタ端子が接地され、エミッタ端子から前記スイッチング電圧をレベルシフトした電圧を出力するＰＮＰ型の第１バイポーラトランジスタと、
ベース端子およびコレクタ端子が接地され、エミッタ端子から前記接地電位をレベルシフトした電圧を出力するＰＮＰ型の第２バイポーラトランジスタと、
を含むことを特徴とする請求項４に記載の制御回路。
前記比較部の後段に設けられ、前記ドライバ回路から出力される第２ゲート電圧がハイレベルの期間にアクティブとなり、前記比較部から出力される比較信号をラッチし、検出信号として前記スイッチに出力するラッチ回路をさらに備え、
前記スイッチは、前記比較信号ではなく、前記ラッチ回路から出力される検出信号が前記所定レベルとなる期間に、前記第２ゲート電圧をローレベルに固定して出力することを特徴とする請求項１に記載の制御回路。
前記ラッチ回路は、前記第２ゲート電圧がハイレベルからローレベルとなると、ラッチした前記検出信号をリセットすることを特徴とする請求項６に記載の制御回路。
前記ラッチ回路は、Ｄフリップフロップを含み、当該Ｄフリップフロップは、リセット端子に前記第２ゲート電圧が入力され、データ端子にハイレベルの固定電圧が入力され、クロック端子に前記比較部から出力される比較信号が入力されることを特徴とする請求項７に記載の制御回路。
前記ラッチ回路は、前記Ｄフリップフロップの出力信号と、前記比較部から出力される比較信号の論理和を出力するＯＲゲートをさらに含み、当該ＯＲゲートの出力信号を前記検出信号として出力することを特徴とする請求項８に記載の制御回路。
前記同期整流用トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１に記載の制御回路。
前記制御回路は、１つの半導体基板上に一体集積化されたことを特徴とする請求項１から１０のいずれかに記載の制御回路。
一端が接地されたキャパシタと、
前記キャパシタの他端にその一端が接続されたインダクタと、
前記インダクタの他端に、前記スイッチング電圧を供給する請求項１から１０のいずれかに記載の制御回路と、
を備え、前記キャパシタの他端の電圧を出力することを特徴とする降圧型スイッチングレギュレータ。
電池電圧を出力する電池と、
マイコンと、
前記電池電圧を降圧して前記マイコンに供給する請求項１２に記載の降圧型スイッチングレギュレータと、
を備えることを特徴とする電子機器。