JP2002064974A - 電源回路の駆動制御方法及び電源回路 - Google Patents

Abstract

(57)【要約】 【課題】 電力損失を低減すると共に入力に電池を用い
たときの電力供給可能時間の増大を図れる電源回路の駆
動制御方法及び電源回路を提供する。 【解決手段】 スイッチング速度が速いＦＥＴ３１１と
オン抵抗の低いＦＥＴ３１２を２つ以上用いて、これら
のＦＥＴ３２１１，３１２の能動端子（ドレイン、ソー
ス）を並列接続し、これらのＦＥＴ３１１，３１２を併
用して導電路の導通状態と非導通状態を切り替える。ス
イッチング制御回路３１３は、非導通状態から導通状態
への切り替え時には、最初にスイッチング速度の速いＦ
ＥＴ３１１をオンさせ、このＦＥＴ３１１が飽和するタ
イミングで２つ目のＦＥＴ３１２をオンさせる。同様に
導通状態から非導通状態への切り替え時には、ＦＥＴ３
１２をオフさせた後に、ＦＥＴ３１１の飽和電圧付近で
ＦＥＴ３１１をオフさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源回路の高効率
化に関し、特に効率向上及び高速応答化を図った電源回
路の駆動制御方法及び電源回路に関するものである。

【０００２】

【従来の技術】従来、ノート型のパーソナルコンピュー
タや携帯電話、その他の携帯用電子機器等では、バッテ
リーの電圧を降圧型スイッチング電源回路からなるＤＣ
／ＤＣコンバータによって規定電圧に降圧して電子回路
に供給して駆動している。

【０００３】この種のＤＣ／ＤＣコンバータは、例えば
図２に示すように、入力端子２１ａから入力されたバッ
テリーからの入力電圧Ｖinをインダクタ２２を介して出
力端子２１ｂに出力する電界効果トランジスタ（ＦＥ
Ｔ）からなる第１のスイッチング半導体素子（以下スイ
ッチング素子と称する）２３と、出力端子２１ｂと接地
間に接続された平滑コンデンサ２４と、インダクタ２２
と平滑コンデンサ２４の直列回路に対して並列に且つイ
ンダクタ２２の電流を維持する極性に接続された転流ダ
イオード２５と、転流ダイオード２５と並列に且つ転流
ダイオード２５と同じ通電極性に接続されたＦＥＴから
なる第２のスイッチング素子２６と、入力端子２１ａと
接地間に接続された平滑コンデンサ２７と、スイッチン
グ制御回路２８とから構成される。

【０００４】また、スイッチング制御回路２８は、出力
端子２１ｂからの出力電圧Ｖoutを監視し、この出力電
圧Ｖoutが一定値となるように、第１及び第２のスイッ
チング素子２３，２６をオン・オフする。このとき、第
１のスイッチング素子２３がオンのとき第２のスイッチ
ング素子２６がオフとなるように制御する。

【０００５】前述の構成よりなるＤＣ／ＤＣコンバータ
によれば、第１のスイッチング素子２３がオンのとき
は、入力端子２１ａに入力された電圧Ｖinがインダクタ
２２及び平滑コンデンサ２４によって平滑され出力端子
２１ｂに出力される。また、第１のスイッチング素子２
３がオフのときは第２のスイッチング素子２６がオンと
され、インダクタ２２の電流は転流ダイオード２５及び
第２のスイッチング素子２６によって維持され、一定の
電圧が出力端子２１ｂに出力される。

【０００６】このとき、スイッチング制御回路２８で
は、出力端子電圧Ｖoutの変化に応じて第１及び第２の
スイッチング素子２３，２６のオン・オフを制御するパ
ルス信号のパルス幅を変化させ、出力端子電圧Ｖoutが
一定となるように帰還制御を行う。

【０００７】さらに、スイッチング制御回路２８は、第
１及び第２のスイッチング素子２３，２６が同時にオン
するクロスカレントを防止するため、図３に示すよう
に、第１或いは第２のスイッチング２３，２６がオンか
らオフ状態に移行した後、所定のデッドタイムｔ_DETを
設定し、このデッドタイムｔ_DET経過後に、第２或いは
第１のスイッチング素子２６，２３をオン状態としてい
る。

【０００８】これにより、出力端子２１ｂに接続された
負荷（図示せず）への供給電流が大きい重負荷のときに
も、第１のスイッチング素子２３がオフのとき、インダ
クタ２２に蓄えられたエネルギーは、第２のスイッチン
グ素子２６を介して放出されるので、転流ダイオード２
５による順方向電圧損失を生ずることが無く、効率の良
い同期整流を行うことができる。

【０００９】さらに、上記のＤＣ／ＤＣコンバータで
は、出力電圧付近までバッテリーからの入力電圧が低下
した際に、スイッチング素子２３をオン状態にすると共
にスイッチング素子２６をオフ状態に設定し、スイッチ
ング動作を停止した導通状態を維持することにより出力
電圧を規定の電圧に維持して、バッテリーによる動作時
間の拡大を図っている。

【００１０】前述した図２に示すＤＣ／ＤＣコンバータ
は降圧同期整流型であるが、スイッチング素子２６を除
去した降圧チョッパ型のＤＣ／ＤＣコンバータ（図４参
照）も周知である。

【００１１】この降圧チョッパ型ＤＣ／ＤＣコンバータ
によれば、スイッチング素子２３がオン状態のときは、
入力端子２１ａに入力された電圧Ｖinがインダクタ２２
及び平滑コンデンサ２４によって平滑され出力端子２１
ｂに出力される。

【００１２】また、スイッチング素子２３がオフ状態の
ときはインダクタ２２の電流は転流ダイオード２５によ
って維持され、一定の電圧が出力端子２１ｂに出力され
る。このとき、スイッチング制御回路２８では、出力端
子電圧Ｖoutの変化に応じてスイッチング素子２３のオ
ン・オフを制御するパルス信号のパルス幅を変化させ、
出力端子電圧Ｖoutが一定となるように帰還制御を行
う。

【００１３】

【発明が解決しようとする課題】しかしながら、一般的
にトランジスタや電界効果トランジスタ等のスイッチン
グ半導体素子にはオフ状態とオン状態との切り替えにあ
る程度の時間がかかる。この時間を一般的にスイッチン
グ時間と称しているが、このスイッチング時間が長い
（スイッチング速度が遅い）場合には、スイッチングロ
スが大きくなる。例えば上記スイッチング素子２３がオ
フ状態とオン状態の切り替わり時には、図５に示すよう
にスイッチング時間ｔ１、ｔ2の間において、スイッチ
ング素子２３のドレイン・ソース間電圧Ｖdsとドレイン
電流Ｉdとの積が電力損失となる。

【００１４】さらに、スイッチング素子２３が完全にオ
ン状態になった後も、素子自体のオン抵抗によってドレ
イン・ソース間電圧Ｖdsは飽和電圧Ｖsat以下には下が
らないので、これにより素子内で電力損失を生じてい
る。

【００１５】トランジスタや電界効果トランジスタ等の
スイッチング半導体素子においては、一般的に、スイッ
チング速度（オフ状態とオン状態との切り替え速度）と
オン抵抗（飽和電圧）とがトレードオフの関係にあるの
で、一つの素子でスイッチング速度の高速化とオン抵抗
の低減を両立させることはできない。このため、通常は
スイッチング速度とオン抵抗（飽和電圧）のバランスの
とれたスイッチング半導体素子を用いて回路を構成して
いる。

【００１６】また、スイッチング素子２３を導通状態に
維持しても、入力端子２１ａと出力端子２１ｂとの間に
はスイッチング素子２３とインダクタ２２が直列接続さ
れているので、これらの電気抵抗によって電圧降下が生
じ、出力電圧Ｖout を規定値に維持できなかった。

【００１７】即ち、図６に示すようにバッテリーからの
入力電圧Ｖinが電子機器の駆動時間経過と共に徐々に低
下し、入力電圧Ｖinが電圧Ｖa1に達した後は出力電圧Ｖ
outも徐々に低下する。ここで、Ｖa1＝Ｖset＋Ｖdrpで
あり、Ｖsetは設定出力電圧、Ｖdrpはスイッチング素子
２３とインダクタ２２の直列抵抗による電圧降下であ
る。

【００１８】このため、入力電圧Ｖinが電圧Ｖa1に達し
た後に電子回路の駆動電圧許容範囲の下限値Ｖminに達
したときに電子回路の駆動が停止する。従って、バッテ
リーによる電子回路の駆動時間増大はこれが限界であっ
た。

【００１９】これらのことから電池駆動の携行型電子回
路装置、特に携帯電話やノート型パーソナルコンピュー
タでは電池の消耗低減に限界が生じ、電池による駆動時
間増大を図ることは限界に達していた。また、携帯電話
においては受信電波の状態に応じてＤＣ／ＤＣコンバー
タからの供給電力を瞬時に切り替える必要があるが、前
述したようにスイッチング半導体素子のスイッチング速
度とオン抵抗とがトレードオフの関係にあるので、高速
化を図ると電池による駆動時間が低下するという問題が
あった。

【００２０】本発明の目的は上記の問題点に鑑み、電力
損失を低減すると共に入力に電池を用いたときの電力供
給可能時間の増大を図れる電源回路の駆動制御方法及び
電源回路を提供することである。

【００２１】

【課題を解決するための手段】本発明は上記の目的を達
成するために、第１の工夫として、スイッチング半導体
素子の素子面積に基づくスイッチング速度（スイッチン
グ時間）とオン抵抗（飽和電圧）との関係を電力損失を
低減させるために利用した。ここで、前記オン抵抗に
は、例えばＦＥＴのオン抵抗、トランジスタの飽和電圧
に基づく等価的なオン抵抗などがある。

【００２２】一般的に、トランジスタや電界効果トラン
ジスタ等のスイッチング半導体素子においては、スイッ
チング速度の速さとオン抵抗（飽和電圧）の大きさとは
反比例関係にある。これは、スイッチング半導体素子の
チップ面積が大きいとオン抵抗（飽和電圧）が低くな
り、また、スイッチング半導体素子のチップ面積が大き
いと該面積に基づく静電容量が大きくなり入出力信号波
形に鈍りが生じてスイッチング速度が遅くなるという関
係がある。

【００２３】上記スイッチング速度の速さとオン抵抗
（飽和電圧）の大きさとの関係を利用して、２つ以上の
スイッチング半導体素子の能動端子を並列接続し、これ
らのスイッチング半導体素子を併用して能動端子間の導
通状態と非導通状態を切り替えるようにした。

【００２４】このように２つ以上のスイッチング半導体
素子の能動端子を並列接続して併用する場合、例えば、
スイッチング半導体素子として電界効果トランジスタを
用いたときは各素子のドレインを接続すると共に各素子
のソースを接続して用い、またスイッチング半導体素子
としてトランジスタを用いたときは各素子のコレクタを
接続すると共に各素子のエミッタを接続して用いる。

【００２５】ここで、オン状態に設定するスイッチング
半導体素子の数及びオン・オフ状態の切り替えタイミン
グを制御することにより、スイッチング半導体素子のチ
ップ面積に基づくオン抵抗（飽和電圧）及び静電容量を
調整することができる。例えば、オフ状態からオン状態
への切り替え当初に１つのスイッチング半導体素子のみ
をオン状態に設定することにより、該スイッチング半導
体素子単体の静電容量に基づくスイッチング速度でオフ
状態からオン状態へ切り替えることができる。同様にオ
ン状態からオフ状態への切り替えを行う時に１つのスイ
ッチング半導体素子のみがオン状態に設定されていれ
ば、該スイッチング半導体素子のみの静電容量に基づく
スイッチング速度でオン状態からオフ状態へ切り替える
ことができる。また、導通状態において２つ以上のスイ
ッチング半導体素子をオン状態に設定すれば、これらの
素子が並列接続されて全体としてのオン抵抗（飽和電
圧）が低下する。これにより、前記導電路に直列接続さ
れるオン抵抗（飽和電圧）は、前記スイッチング半導体
素子を単体で用いたときに比べて低下する。従って、前
記スイッチング半導体素子のオン状態におけるオン抵抗
（飽和電圧）による電力損失も低減できる。

【００２６】また、オン抵抗（飽和電圧）の低いスイッ
チング半導体素子を併用することにより、導通状態時に
おいて該スイッチング半導体素子をオン状態に設定する
と、前記端子間飽和電圧の低いスイッチング半導体素子
よりもさらに低い端子間飽和電圧となる。

【００２７】また、導通状態時において前記通電容量の
大きいスイッチング半導体素子をオン状態に設定する
と、該スイッチング半導体素子を含む２つ以上の素子に
電流が流れるので、通電容量が増大する。

【００２８】また、並列接続された２つ以上のスイッチ
ング半導体素子の中の１つのスイッチング半導体素子を
オン状態に設定することにより、該スイッチング半導体
素子のスイッチング時間で前記導電路を導通状態にする
ことができる。この後、他のスイッチング半導体素子を
オン状態に設定することにより、前記スイッチング半導
体素子を単体で用いたときに比べて前記導電路に直列接
続されるオン抵抗（飽和電圧）を低下することができ
る。

【００２９】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を非導通状態から導通状態
にする時には、１つのスイッチング半導体素子をオン状
態に設定した後、２つ目以降のスイッチング半導体素子
のオフ状態からオン状態への切り替え設定を、この直前
にオン状態に設定したスイッチング半導体素子の端子間
電圧が該スイッチング半導体素子をオン状態に設定した
時点の端子間電圧の所定割合まで低下したときに行え
ば、最初にオン状態に設定したスイッチング半導体素子
のスイッチング速度によって導電路には急速に電流が流
れ該スイッチング半導体素子の端子間電圧は低下する。
この後、２つ目以降のスイッチング半導体素子のオフ状
態からオン状態への切り替え設定を、この直前にオン状
態に設定したスイッチング半導体素子の端子間電圧が該
スイッチング半導体素子をオン状態に設定した時点の端
子間電圧の所定割合まで低下したときに行うことによ
り、これらのスイッチング半導体素子の飽和電圧が低下
する。

【００３０】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を導通状態から非導通状態
にする時には、他のスイッチング半導体素子よりもオン
状態からオフ状態へのスイッチング速度が速いスイッチ
ング半導体素子を最後にオフ状態に設定することによ
り、該スイッチング半導体素子の速いスイッチング速度
で導電路は非導通状態にされる。

【００３１】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を導通状態から非導通状態
にする時には、１つを除いた他の全てのスイッチング半
導体素子をオフ状態に設定した後に最後の１つのスイッ
チング半導体素子をオフ状態に設定することにより、前
記導電路に直列接続されているスイッチング半導体素子
を、残る１つのスイッチング半導体素子のみにする。こ
れにより、残る１つのスイッチング半導体素子のチップ
面積による静電容量は最小値に設定されるので、前記導
電路を非導通状態にするときの制御信号は鈍ることが無
く、該スイッチング半導体素子のスイッチング速度で導
電路は非導通状態にされる。

【００３２】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を導通状態から非導通状態
から導通状態に切り替えるときに最初にオン状態に設定
するスイッチング半導体素子として異なる素子を順番に
用いることにより、特定のスイッチング半導体素子にの
みストレスがかかることを防止できる。即ち、前記最初
のオン状態に設定するスイッチング半導体素子には他の
素子に比べてスイッチングのときの電力損失が大きくな
るので大きなストレスがかかる。しかし、前記最初にオ
ン状態に設定するスイッチング半導体素子として異なる
素子を順番に用いることにより、前記ストレスを各スイ
ッチング半導体素子に分散させることができる。

【００３３】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を非導通状から導通状態に
する時に、他のスイッチング半導体素子よりもオフ状態
からオン状態へのスイッチング速度が速いスイッチング
半導体素子から順にオン状態に設定することにより、オ
フ状態からオン状態への移行が最小時間で行われる。

【００３４】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を非導通状態から導通状態
に設定するときは、導通状態になるまでに要する時間は
スイッチング速度の速いスイッチング半導体素子に依存
するので、全てのスイッチング半導体素子を同時にオン
状態に設定すれば、スイッチング速度の向上及び飽和電
圧の低下が図れる。

【００３５】また、並列接続された２つ以上のスイッチ
ング半導体素子のしきい値レベルをそれぞれ異なる値に
設定することにより、同一の電圧形波によって各スイッ
チング半導体素子のオン・オフ制御が可能となる。これ
により、２つ以上のタイミングの異なる制御信号を生成
する必要が無くなる。前記電圧波形としては、例えば、
台形波、三角波、階段形状波、サイン波など、波形の立
ち上がり及び立ち下がりが所定値以上の時間を要し且つ
連続的或いは段階的にレベル変化する波形であればよ
い。

【００３６】また、前記スイッチング半導体素子として
電界効果トランジスタを用い、電界効果トランジスタの
しきい値電圧レベルを異なる値に設定することにより、
同一の電圧波形によって各電界効果トランジスタのオン
・オフ制御が可能となる。これにより、２つ以上のタイ
ミングの異なる制御電圧を生成する必要が無くなる。

【００３７】また、第２の工夫として、電池電源に接続
される入力端子と負荷に接続される出力端子間に電流制
御素子を接続し、電池電圧が低下したときに電流制御素
子を介して通電するようにした。

【００３８】即ち、入力端子と出力端子との間に直列接
続されたスイッチング半導体素子とインダクタとが存在
し、前記スイッチング半導体素子だけがオンオフ状態を
交互に繰り返してスイッチング動作されるときは、前記
スイッチング半導体素子のスイッチング動作によって前
記入力端子から前記スイッチング半導体素子及びインダ
クタを介して出力端子に電流が供給され前記出力端子に
前記一定値の出力電圧が得られる。また、前記スイッチ
ング半導体素子の駆動に並行して前記電流制御素子が駆
動されるときは、前記電流制御素子を介して前記制御信
号に基づく量の電流が前記入力端子から出力端子に供給
される。このとき、前記スイッチング半導体素子の等価
抵抗とインダクタの抵抗成分の直列抵抗と前記電流制御
素子の抵抗成分が並列接続された状態になるので、出力
端子への供給電流は前記電流制御素子を動作させないと
きに比べて増加させることができる。また、前記入力端
子へバッテリーを接続している場合、前記スイッチング
半導体素子のみの駆動を行っていて出力電圧が低下した
場合、前記電流制御素子を動作させて該電流制御素子を
介して電流を流すことにより、前記スイッチング素子の
等価抵抗とインダクタの抵抗成分の直列抵抗と前記電流
制御素子の抵抗成分が並列接続された状態になるので、
前記出力端子への出力電圧値を前記一定に維持できる時
間が延長される。

【００３９】また、前記スイッチング半導体素子のみの
駆動を行っていて出力電圧値が低下し、前記スイッチン
グ半導体素子がオンデューティー１００％を維持するよ
うになったら、即ち前記スイッチング半導体素子を制御
するパルスのデューティー比が１００％になったら前記
電流制御素子を動作させて該電流制御素子を介して電流
を流すことにより、前記スイッチング半導体素子のオン
抵抗とインダクタの抵抗成分の直列抵抗と前記電流制御
素子の抵抗成分が並列接続された状態にすることが効率
向上の点から好ましい。また、前記出力端子への出力電
圧値を前記一定に維持できる時間が延長され前記電子回
路の駆動時間が増大する。すなわち、負荷となる電子装
置の使用可能時間を長くすることが可能となる。

【００４０】また、前記スイッチング半導体素子のスイ
ッチング動作に並行して前記電流制御素子を動作させる
ことにより前記スイッチング半導体素子のオン抵抗とイ
ンダクタの抵抗成分の直列抵抗と前記電流制御素子の抵
抗成分が並列接続された状態になるので前記出力端子へ
の電流供給量を増やすことができると共に前記電流制御
素子を３端子レギュレータのようにシリーズ動作させる
ことによって前記スイッチング半導体素子のみを動作さ
せるときに比べて出力電圧の最大値を高めることができ
る。

【００４１】また、前記スイッチング半導体素子から出
力される信号或いは前記スイッチング素子へ入力される
制御信号に基づいて前記スイッチング動作を制御するパ
ルスのデューティー比が１００％になったことを判断す
ることができる。

【００４２】

【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。

【００４３】図１は、本発明の第１の実施形態における
ＤＣ／ＤＣコンバータを示す回路図、図７はＤＣ／ＤＣ
コンバータを示す外観図である。図において、１２はイ
ンダクタ、１３，１４はコンデンサ、１５，１６は抵抗
器、３０Ａは集積回路（以下、ＩＣと称する：ＤＣ／Ｄ
Ｃコンバータ用電子部品）で、これらによってＤＣ／Ｄ
Ｃコンバータ回路が構成されている。これらの構成のう
ちコンデンサ１３，１４を除いた部分はＤＣ／ＤＣコン
バータ素子１０Ａとして、図７に示すようにセラミック
基板１７に実装されている。セラミック基板１７の表面
には６つの外部端子１１ａ〜１１ｆと抵抗器１５，１６
及びＩＣ３０Ａが実装され、セラミック基板１７の裏面
にはインダクタ１２が実装されている。インダクタ１２
は、セラミック基板１７に実装可能な直方体形状を有す
る積層インダクタから成る。コンデンサ１３，１４は積
層インダクタ１２の半分程度の大きさを有するので、Ｄ
Ｃ／ＤＣコンバータ素子を親回路基板に実装する際に親
回路基板上に実装されて接続される。尚、コンデンサ１
３，１４をＩＣ３０Ａ等と共に基板上に実装したＤＣ／
ＤＣコンバータ素子を構成しても良い。

【００４４】また、外部端子１１ａ〜１１ｆのそれぞれ
は、抵抗器１５，１６とＩＣ３０Ａの実装高さよりも大
きな高さを有し、ＩＣ３０Ａを親回路基板の部品実装面
に対向させて外部端子１１ａ〜１１ｆを親回路基板に接
続できるようになっている。

【００４５】電池からの電圧Ｖinが印加される外部端子
１１ａはコンデンサ１３を介して接地されると共にＩＣ
３０Ａの端子３０ａに接続されている。また、負荷に接
続される外部端子１１ｂはコンデンサ１４を介して接地
されると共にインダクタ１２を介してＩＣ３０Ａの端子
３０ｂに接続され、負荷に対して電圧Ｖoutを出力す
る。また、外部端子１１ｂは直列接続された抵抗器１
５，１６によって接地されている。これらの抵抗器１
５，１６によって出力電圧Ｖoutは分圧され、帰還電圧
Ｖfdが生成される。この帰還電圧はＩＣ３０Ａの端子３
０ｃに印加され、ＩＣ３０Ａが出力電圧Ｖoutを帰還電
圧Ｖfdとして入力できるようになっている。

【００４６】ＩＣ３０Ａは、２つのスイッチング回路３
１Ａ，３１Ｂと転流ダイオード３２、スイッチング制御
回路３３から構成されている。スイッチング回路３１
Ａ，３１Ｂは同じ構成をなし、それぞれＰチャネルの電
界効果トランジスタ（以下、ＦＥＴと称する）３１１，
３１２と切替制御回路３１３から構成されている。

【００４７】ＦＥＴ３１１は、ＦＥＴ３１２に比べてオ
ン・オフ状態の切り替え時間、即ちスイッチング時間が
短いものであり、ＦＥＴ３１２は、ＦＥＴ３１１に比べ
てオン抵抗が低いものである。これらのＦＥＴ３１１，
３１２の能動端子すなわちドレインとソースは配列に接
続され、これら２つのＦＥＴ３１１，３１２で１つの導
電路の開閉を行う。

【００４８】スイッチング回路３１ＡのＦＥＴ３１１，
３１２のソースは端子３０ａを介して入力用の外部端子
１１ａに接続され、ドレインは端子３０ｂ及びインダク
タ１２を介して出力用の外部端子１１ｂに接続されてい
る。また、スイッチング回路３１ＡのＦＥＴ３１１，３
１２のゲートはスイッチング回路３１Ａの制御回路３１
３に接続されている。

【００４９】スイッチング回路３１ＢのＦＥＴ３１１，
３１２のソースは接地され、ドレインは端子３０ｂに接
続されている。さらに、スイッチング回路３１ＢのＦＥ
Ｔ３１１，３１２のゲートはスイッチング回路３１Ｂの
制御回路３１３に接続されている。

【００５０】転流ダイオード３２のカソードは端子３０
ｂに接続され、アノードは接地されている。

【００５１】また、スイッチング回路３１Ａ，３１Ｂの
それぞれの制御回路３１３は、スイッチング制御回路３
３から入力されるオン・オフ制御信号ＣＳ０に基づい
て、ＦＥＴ３１１，３１２のそれぞれのオン・オフ状態
を切り替える素子制御信号ＣＳ１，ＣＳ２を生成して、
ＦＥＴ３１１，３１２のゲートに出力する。

【００５２】スイッチング制御回路３３は、例えば図８
に示すように、誤差増幅器３３１、三角波発生回路３３
２、コンパレータ３３３、ＮＰＮ型のトランジスタ３３
４、ＰＮＰ型のトランジスタ３３５から構成されてい
る。

【００５３】誤差増幅器３３１には、出力電圧Ｖoutが
抵抗器１５，１６によって分圧された帰還電圧Ｖfdが印
加される。抵抗器１５，１６は直列接続され、その一端
は接地されると共に他端には帰還電圧Ｖfdが印加され、
出力電圧Ｖoutを分圧した電圧Ｖfdを誤差増幅器３３１
に入力する。

【００５４】誤差増幅器３３１は電圧Ｖfdを入力して、
この電圧Ｖfdがリファレンス電圧Ｖrefとほぼ同じにな
るようにこれらの差の電圧に対応した誤差電圧を出力す
る。

【００５５】コンパレータ３３３は、三角波発生回路３
３２から出力される三角波電圧と上記誤差電圧とを比較
して、三角波電圧より誤差電圧が大きいときはハイレベ
ルの信号を出力し、誤差電圧より三角波電圧が大きいと
きはローレベルの電圧を出力する。この出力電圧はトラ
ンジスタ３３４，３３５のベースに入力され、トランジ
スタ３３４，３３５はスイッチング動作を行い、このス
イッチング動作に伴ってスイッチング回路３１Ａ，３１
ＢのＦＥＴ３１１，３１２もスイッチング動作を行う。

【００５６】これにより、スイッチング回路３１ＡのＦ
ＥＴ３１１，３１２の能動端子（ドレイン・ソース）間
が導通状態のときにスイッチング回路３１ＢのＦＥＴ３
１１，３１２の能動端子（ドレイン・ソース）間が非導
通状態になり、スイッチング回路３１ＢのＦＥＴ３１
１，３１２の能動端子（ドレイン・ソース）間が導通状
態のときにスイッチング回路３１ＡのＦＥＴ３１１，３
１２の能動端子（ドレイン・ソース）間が非導通状態に
なる。この動作が繰り返され、これらのスイッチング動
作に基づく連続したほぼ一定レベルの直流電圧が出力さ
れる。

【００５７】さらに、各スイッチング回路３１Ａ，３１
Ｂの動作を詳細に説明する。

【００５８】ここでは、スイッチング回路３１Ａに関し
て説明するが、スイッチング回路３１Ｂについても同様
の動作を行う。

【００５９】制御回路３１３において生成される素子制
御信号ＣＳ１，ＣＳ２のそれぞれは、例えば図９に示す
ような信号であることが好ましい。

【００６０】即ち、オン・オフ制御信号ＣＳ０がオフ状
態のハイレベル（期間Ｐ１）からオン状態を指示するロ
ーレベル（期間Ｐ２〜Ｐ４）に変わると同時に一方のＦ
ＥＴ３１１に対する素子制御信号ＣＳ１もハイレベルか
らローレベルに変わり、スイッチング速度が速いＦＥＴ
３１１をオン状態に設定する。

【００６１】これにより、端子３０ａと端子３０ｂ間の
電位差（ＦＥＴ３１１のドレイン・ソース間電圧Ｖds）
はＦＥＴ３１１のスイッチング時間に応じて急速に低下
し、端子３０ａ，３０ｂ間には電流（ＦＥＴ３１１のド
レイン電流）Ｉdが急速に流れ出す（期間Ｐ２）。

【００６２】この後、端子３０ａ，３０ｂ間の電位差が
ＦＥＴ３１１のオン抵抗に基づく飽和電圧に至る付近に
おいて、他方のＦＥＴ３１２に対する素子制御信号ＣＳ
２をハイレベルからローレベルに切り替えて、他方のＦ
ＥＴ３１２をオン状態に設定する。これにより、端子３
０ａ，３０ｂ間に流れる電流はＦＥＴ３１１，３１２の
双方を流れ、一方のＦＥＴ３１１のオン抵抗に対して他
方のＦＥＴ３１２のオン抵抗が並列接続され、端子３０
ａ，３０ｂ間の電位差、即ち並列接続された２つのＦＥ
Ｔ３１１，３１２のドレイン・ソース間電圧Ｖdsは、他
方のＦＥＴ３１２のスイッチング速度に応じて低下し
（期間Ｐ３）、これら２つのＦＥＴ３１１，３１２の合
成オン抵抗に基づく飽和電圧Ｖsat'に落ち着く（期間Ｐ
４）。

【００６３】従って、導電路を導通状態にする際のター
ンオン時間ｔon（ＦＥＴ３１１のスイッチング時間）は
短くなり、このターンオン時間ｔonにおける電力損失も
低減される。

【００６４】一方、オン・オフ制御信号ＣＳ０がオン状
態のローレベル（期間Ｐ２〜Ｐ４）からオフ状態を指示
するハイレベル（期間Ｐ５，Ｐ６，Ｐ１）に変わると同
時に他方のＦＥＴ３１２に対する素子制御信号ＣＳ２を
ローレベルからハイレベルに変えて、他方のＦＥＴ３１
２をオフ状態に設定する。

【００６５】これにより、端子３０ａと端子３０ｂ間の
電位差（ＦＥＴ３１１，３１２のドレイン・ソース間電
圧Ｖds）はＦＥＴ３１２のスイッチング時間に応じて上
昇する（期間Ｐ５）。

【００６６】この後、端子３０ａ，３０ｂ間の電位差が
一方のＦＥＴ３１１のオン抵抗に基づく飽和電圧に至っ
たら、このＦＥＴ３１１に対する素子制御信号ＣＳ１を
ローレベルからハイレベルに切り替えて、ＦＥＴ３１１
をオフ状態に設定する。

【００６７】これにより、端子３０ａ，３０ｂ間に流れ
る電流はＦＥＴ３１１のスイッチング時間に応じて急速
に低下し、端子３０ａ，３０ｂ間の電位差は急速に上昇
し（期間Ｐ６）、端子３０ａ，３０ｂ間が電気的に非導
通状態にされる（期間Ｐ１）。

【００６８】また、導電路の導通状態時（期間Ｐ３〜Ｐ
５）においては、飽和電圧Ｖsat'を低くできるので、Ｆ
ＥＴ３１１，３１２のオン抵抗による電力損失も従来よ
り低減される。

【００６９】従って、導電路を非導通状態にする際のタ
ーンオフ時間ｔoff（ＦＥＴ１１のスイッチング時間）
は短くなり、このターンオフ時間ｔoffにおける電力損
失も低減される。

【００７０】前述したように本実施形態のＤＣ／ＤＣコ
ンバータ１０Ａによれば、スイッチングにかかるターン
オン時間ｔon及びターンオフ時間ｔoffを短くできるた
め高周波数での駆動が容易に行えると共に電力損失を低
減することができる。

【００７１】尚、上記他方のＦＥＴ３１２に代えてオン
抵抗の低いＦＥＴをさらに併用すれば導電路の導通状態
時における合成オン抵抗をさらに低下させることがで
き、導通状態時における電力損失をさらに低減すること
ができる。

【００７２】また、使用するＦＥＴ３１１，３１２の特
性を適宜選択することにより、スイッチング時間のみを
変更することも可能であり、また入出力端子３０ａ，３
０ｂ間の飽和電圧のみを変更することも可能である。

【００７３】また、他方のＦＥＴ３１２に代えて複数の
ＦＥＴの能動端子（ドレイン、ソース）を並列接続して
用いても、導電路の導通状態時における合成オン抵抗及
び電力損失をさらに低下させることができることは言う
までもない。

【００７４】また、２つのＦＥＴ３１１，３１２を交互
に最初にオンするＦＥＴにすれば、オフ状態からオン状
態に切り替わる際にＦＥＴにかかるストレスを各ＦＥＴ
３１１，３１２に分散することができる。３つ以上のＦ
ＥＴの能動端子を並列接続して用いるときは、最初にオ
ンするＦＥＴを順番に代えることにより、ＦＥＴにかか
るストレスを分散することができる。

【００７５】また、本実施形態では、スイッチング速度
及びオン抵抗の異なるＦＥＴ３１１，３１２を用いた
が、これらがほぼ同じＦＥＴを用いても良い。

【００７６】さらに、非導通状態から導通状態に設定す
るときは、導通状態になるまでに要する時間はスイッチ
ング速度の速いＦＥＴ３１１に依存するので、２つのＦ
ＥＴ３１１，３１２を同時にオン状態に設定しても同様
の効果が得られる。

【００７７】また、本実施形態ではスイッチング半導体
素子としてＦＥＴを用いたが、これに限定されることは
なく、トランジスタ或いはこれ以外の半導体素子を用い
ても同様の作用効果を得ることができる。

【００７８】次に、第１実施形態におけるスイッチング
回路３１Ａ，３１Ｂの切替制御回路の詳細例を説明す
る。

【００７９】図１０は、第１実施例の切替制御回路を示
す構成図である。図において、３１３Ａは切替制御回路
で、差動増幅器４１、コンパレータ４２、基準電圧発生
源４３、ゲート駆動回路４４，４５から構成されてい
る。

【００８０】差動増幅器４１の２つの入力端子は並列接
続されたＦＥＴ３１１，３１２のドレインとソースに接
続され、ドレイン・ソース間の電位差Ｖ１に対応した電
圧を出力する。コンパレータ４２の非反転入力端子には
差動増幅器４１の出力電圧が入力され、反転入力端子に
は基準電圧発生源４３から出力される基準電圧Ｖthが印
加されている。

【００８１】ここでは、基準電圧Ｖthは、ＦＥＴ３１１
のオン抵抗に基づく飽和電圧に設定されている。これに
より、コンパレータ４２の出力信号ＤＳ１は、ドレイン
・ソース間の電位差Ｖ１が基準電圧Ｖth以上のときにハ
イレベルとなり、電位差Ｖ１が基準電圧Ｖthより低いと
きにローレベルとなる。

【００８２】コンパレータ４２の出力信号ＤＳ１及びオ
ン・オフ制御信号ＣＳ０はゲート駆動回路４４，４５の
それぞれに入力され、これらの信号に基づいて、ゲート
回路４４では素子制御信号ＣＳ１が生成され、ゲート駆
動回路４５では素子制御信号ＣＳ２が生成される。

【００８３】前述の構成によれば、ＦＥＴ３１１がオン
状態に設定された後、ドレイン・ソース間の電位差Ｖ１
がＦＥＴ３１１のオン抵抗に基づく飽和電圧に至ったと
きに他方のＦＥＴ３１２をオン状態に設定することがで
きる。さらに、他方のＦＥＴ３１２をオフ状態に設定し
た後にドレイン・ソース間の電位差Ｖ１がＦＥＴ３１１
のオン抵抗に基づく飽和電圧に至ったときに、ＦＥＴ３
１１をオフ状態に設定することができる。

【００８４】図１１は、第２実施例の切替制御回路を示
す構成図である。図において、前述した第１実施例と同
一構成部分は同一符号をもって表しその説明を省略す
る。また、第２実施例態と第１実施例との相違点は、ゲ
ート駆動回路４４，４５に代えて２入力の論理和回路
（以下、ＯＲ回路と称する）４６を設けたことである。

【００８５】即ち、ＯＲ回路４６の一方の入力端子はコ
ンパレータ４２の出力端子に接続され、他方の入力端子
には制御信号ＣＳ０が入力されると共にＦＥＴ３１１の
ゲートに接続されている。また、ＯＲ回路４６の出力端
子はＦＥＴ３１２のゲートに接続されている。

【００８６】これにより、図１２のタイミングチャート
に示すように、一方のＦＥＴ３１１に対する素子制御信
号ＣＳ１はオン・オフ制御信号ＣＳ０と同一であり、他
方のＦＥＴ３１２に対する素子制御信号ＣＳ２はハイレ
ベルからローレベルへの立ち下がりが信号ＤＳ１と同じ
タイミングになり、ローレベルからハイレベルへの立ち
上がりが信号ＣＳ０と同じになる。

【００８７】従って、並列接続されたＦＥＴ３１１，３
１２のドレイン・ソース間を非導通状態から導通状態に
切り替えるときのターンオン時間ｔonの短縮化を図るこ
とができると共に、ターンオン時間内の電力損失と、導
通状態時のオン抵抗による電力損失を低減できる。しか
し、２つのＦＥＴ３１１，３１２を同時にオフ状態にす
るため、ターンオフ時間ｔoffは期間Ｐ５と期間Ｐ６の
和となり、ターンオフ時間の短縮化とこのときの電力損
失はあまり改善されない。

【００８８】このターンオフ時間の短縮化とこのときの
電力損失を改善した切替制御回路が、図１３に示す第３
実施例の切替制御回路３１３Ｃである。

【００８９】図１３において、前述した第２実施例と同
一構成部分は同一符号をもって表しその説明を省略す
る。切替制御回路３１３Ｃは、第２実施例の切替制御回
路３１３Ｂに対して２入力の論理積回路（以下、ＡＮＤ
回路と称する）４７を設けたものである。このＡＮＤ回
路４７の一方の入力端子にはオン・オフ信号ＣＳ０が入
力され、他方の入力端子にはコンパレータ４２の出力信
号ＤＳ１が入力されている。このＡＮＤ回路４７の出力
信号はＦＥＴ３１２の素子制御信号ＣＳ２としてＦＥＴ
３１２のゲートに入力されている。

【００９０】上記構成により、図１４のタイミングチャ
ートに示す素子制御信号ＣＳ１，ＣＳ２が生成され、前
述した理想的なオン・オフ切り替えができる。

【００９１】従って、第３実施例の切替制御回路３１３
Ｃを用いたスイッチング回路３１Ａ，３１ＢをＤＣ／Ｄ
Ｃコンバータ１０Ａに設けることにより、ターンオン時
間ｔon及びターンオフ時間ｔoffの短縮化を図ることが
できると共に、ターンオン時間及びターンオフ時間内の
電力損失と、導通状態時のオン抵抗による電力損失を低
減することができる。

【００９２】次に、第４実施例のスイッチング回路を説
明する。

【００９３】図１５は、第４実施例のスイッチング回路
３１Ｃを示す構成図である。このスイッチング回路３１
Ｃを前述のスイッチング回路３１Ａ，３１Ｂに代えて用
いることができる。図において、３１１Ａ，３１２Ａは
Ｎチャネル型のＦＥＴで、前述の実施形態と同様にスイ
ッチング時間が短いものである。さらに、ＦＥＴ３１１
Ａ，３１２Ａは、それぞれターンオン、ターンオフする
しきい値電圧レベルが異なる値に設定されている。ここ
では、一方のＦＥＴ３１１Ａのしきい値電圧レベルはＶ
th1に設定され、他方のＦＥＴ３１２Ａのしきい値電圧
レベルはＶth1よりも高いＶth2（＞Ｖth1）に設定され
ている。また、３１３Ｄは切替制御回路で、台形波発生
回路４８から構成されている。

【００９４】Ｎチャネル型ＦＥＴ３１１Ａ，３１２Ａ
は、ゲート電圧がローレベルのときオフ状態にあり、ハ
イレベルになるとオン状態になるので、オン・オフ制御
信号ＣＳ０’として前述のオン・オフ制御信号ＣＳ０を
反転した信号を用いれば良い。

【００９５】台形波発生回路４８は、オン・オフ制御信
号ＣＳ０’に基づいて、図１６に示すような台形波の素
子制御信号ＣＳ０”を出力する。素子制御信号ＣＳ０”
は、オン・オフ制御信号ＣＳ０’がローレベルからハイ
レベルに変わると徐々に直線状に電圧が上昇し、オン・
オフ制御信号ＣＳ０’がハイレベルからローレベルに変
わると徐々に直線状に電圧が低下する信号である。ま
た、ＦＥＴ３１１Ａ，３１２Ａのしきい値電圧レベルＶ
th1，Ｖth2は素子制御信号ＣＳ０”の最小値と最大値の
中間に位置するように設定されている。

【００９６】上記構成によれば、図１６に示すように、
オン・オフ制御信号ＣＳ０’がローレベルからハイレベ
ルに変わり素子制御信号ＣＳ０”の電圧レベルが上昇
し、第１のしきい値電圧レベルＶth1に達すると一方の
ＦＥＴ３１１Ａがオン状態にされる。この後、素子制御
信号ＣＳ０”の電圧レベルがさらに上昇し、第２のしき
い値電圧レベルＶth2に達すると他方のＦＥＴ３１２Ａ
がオン状態にされる。また、オン・オフ制御信号ＣＳ
０’がハイレベルからローレベルに変わり素子制御信号
ＣＳ０”の電圧レベルが低下して第２のしきい値電圧レ
ベルＶth2に達すると他方のＦＥＴ３１２Ａがオフ状態
にされる。この後、素子制御信号ＣＳ０”の電圧レベル
がさらに低下して第１のしきい値電圧レベルＶth1に達
すると一方のＦＥＴ３１１Ａがオフ状態にされる。

【００９７】上記動作によってもターンオン時及びター
ンオフ時の電力損失及び導通状態時におけるオン抵抗に
基づく電力損失を低減することができる。

【００９８】尚、台形波発生回路４８によって発生され
る台形波（素子制御信号ＣＳ０”）の立ち上がり及び立
ち下がりの傾きは、ＦＥＴ３１１Ａ，３１２Ａそれぞれ
のスイッチング時間、飽和電圧及びしきい値電圧レベル
Ｖth1，Ｖth2を考慮して最適値に設定することが好まし
い。

【００９９】次に、第５実施例のスイッチング回路を説
明する。

【０１００】図１７は、第５実施例のスイッチング回路
３１Ｄを示す構成図である。このスイッチング回路３１
Ｃを前述のスイッチング回路３１Ａ，３１Ｂに代えて用
いることができる。図において、３１１，３１２は前述
と同じＦＥＴで、スイッチング時間が短く、オン抵抗が
高いものである。５１はＦＥＴで、ターンオン時のスイ
ッチング時間がＦＥＴ３１１，３１２よりも短く、ター
ンオフ時のスイッチング時間はＦＥＴ１１，１２よりも
長いものである。５２はＦＥＴで、ターンオフ時のスイ
ッチング時間がＦＥＴ３１１，３１２よりも短く、ター
ンオン時のスイッチング時間はＦＥＴ３１１，３１２よ
りも長いものである。ここで、ＦＥＴのスイッチング速
度とオン抵抗の間には、前述したようにトレードオフの
関係がある。ＦＥＴ３１１，３１２，５１，５２は互い
に並列接続されて、それぞれのソース及びドレインは互
いに接続されている。

【０１０１】３１３Ｅは切替制御回路で、差動増幅器５
３、コンパレータ５５ａ，５５ｂ、基準電圧発生源５４
ａ，５４ｂ、ＯＲ回路５６ａ〜５６ｃ及びＡＮＤ回路５
７によって構成されている。

【０１０２】差動増幅器５３の２つの入力端子は並列接
続されたＦＥＴ３１１，３１２，５１，５２のドレイン
及びソースに接続され、ドレイン・ソース間の電位差Ｖ
１を出力する。

【０１０３】コンパレータ５５ａの非反転入力端子には
差動増幅器５３の出力電圧が入力され、反転入力端子に
は基準電圧発生源５４ａから出力される第１の基準電圧
Ｖth-aが印加されている。ここでは、第１の基準電圧Ｖ
th-aは、ＦＥＴ５１のオン抵抗に基づく飽和電圧に設定
されている。これにより、コンパレータ５５ａの出力信
号ＤＳａは、入出力端子間の電位差Ｖ１が第１の基準電
圧Ｖth-a以上のときにハイレベルとなり、電位差Ｖ１が
第１の基準電圧Ｖth-aより低いときにローレベルにな
る。

【０１０４】コンパレータ５５ｂの非反転入力端子には
差動増幅器５３の出力電圧が入力され、反転入力端子に
は基準電圧発生源５４ｂから出力される第２の基準電圧
Ｖth-bが印加されている。ここでは、第２の基準電圧Ｖ
th-bは、ＦＥＴ５２のオン抵抗に基づく飽和電圧に設定
されている。これにより、コンパレータ５５ｂの出力信
号ＤＳｂは、入出力端子間の電位差Ｖ１が第２の基準電
圧Ｖth-b以上のときにハイレベルとなり、電位差Ｖ１が
第２の基準電圧Ｖth-bより低いときにローレベルにな
る。

【０１０５】ＯＲ回路５６ａは、コンパレータ５５ａの
出力信号ＤＳａとオン・オフ制御信号ＣＳ０を入力し、
これらを論理和した信号をＦＥＴ３１１の素子制御信号
ＣＳｂとしてＦＥＴ３１１のゲートに対して出力する。

【０１０６】ＯＲ回路５６ｂは、コンパレータ５５ａの
出力信号ＤＳａとオン・オフ制御信号ＣＳ０を入力し、
これらを論理和した信号をＦＥＴ３１２の素子制御信号
ＣＳｃとしてＦＥＴ３１２のゲートに対して出力する。

【０１０７】ＯＲ回路５６ｃは、コンパレータ５５ａの
出力信号ＤＳａとオン・オフ制御信号ＣＳ０を入力し、
これらを論理和した信号を出力する。

【０１０８】ＡＮＤ回路５７は、ＯＲ回路５６ｃの出力
信号とコンパレータ５５ｂの出力信号ＤＳｂを入力し、
これらを論理積した信号をＦＥＴ５２の素子制御信号Ｃ
ＳｄとしてＦＥＴ５２のゲートに対して出力する。

【０１０９】また、オン・オフ制御信号ＣＳ０は、ＦＥ
Ｔ５１に対する素子制御信号ＣＳａとしてＦＥＴ５１の
ゲートに入力される。

【０１１０】次に、前述の構成よりなるスイッチング回
路３１Ｄの動作を図１８に示すタイミングチャートを参
照して説明する。

【０１１１】ここでは、各ＦＥＴ３１１，３１２，５
１，５２のオン・オフ状態を切り替えることにより、導
電路の導通状態と非導通状態を切り替え、ＦＥＴがオン
状態のときに導電路に所定の電流を流すものとして説明
する。

【０１１２】オン・オフ制御信号ＣＳ０がオフ状態のハ
イレベル（期間Ｐ１）からオン状態を指示するローレベ
ル（期間Ｐ２〜Ｐ４）に変わると同時にＦＥＴ５１に対
する素子制御信号ＣＳａもハイレベルからローレベルに
変わり、ＦＥＴ５１がオン状態に設定される。

【０１１３】これにより、並列接続されたＦＥＴ３１
１，３１２，５１，５２のドレイン・ソース間の電位差
（ＦＥＴ５１のドレイン・ソース間電圧Ｖds）はＦＥＴ
５１のスイッチング時間に応じて急速に低下し、ドレイ
ン・ソース間には電流（ＦＥＴ５１のドレイン電流）Ｉ
dが急速に流れ出す（期間Ｐ２）。

【０１１４】この後、ドレイン・ソース間の電位差がＦ
ＥＴ５１のオン抵抗に基づく飽和電圧に至ると、ＦＥＴ
３１１，３１２，５２に対する素子制御信号ＣＳｂ，Ｃ
Ｓｃ，ＣＳｄがハイレベルからローレベルに変わり、Ｆ
ＥＴ３１１，３１２，５２がオン状態に設定される。こ
れにより、ドレイン・ソース間に流れる電流は４つのＦ
ＥＴ５１，３１１，３１２，５２を流れ、双方のＦＥＴ
５１，３１１，３１２，５２のオン抵抗が並列接続され
る。また、ドレイン・ソース間の電位差（電圧Ｖ１）
は、ＦＥＴ３１１，３１２，５２のスイッチング速度に
応じて低下し（期間Ｐ３）、これら４つのＦＥＴ５１，
３１１，３１２，５２の合成オン抵抗に基づく飽和電圧
Ｖsat'に落ち着く（期間Ｐ４）。

【０１１５】従って、導電路を導通状態にする際のター
ンオン時間ｔon（ＦＥＴ５１のスイッチング時間）は短
くなり、このターンオン時間ｔonにおける電力損失が低
減される。

【０１１６】一方、オン・オフ制御信号ＣＳ０がオン状
態のローレベル（期間Ｐ２〜Ｐ４）からオフ状態を指示
するハイレベル（期間Ｐ５〜Ｐ７）に変わると同時にＦ
ＥＴ５１，３１１，３１２に対する素子制御信号ＣＳ
ａ，ＣＳｂ，ＣＳｃがローレベルからハイレベルに変わ
り、ＦＥＴ５１，３１１，３１２がオフ状態に設定され
る。これにより、ドレイン・ソース間の電位差（電圧Ｖ
１）はＦＥＴ５１，３１１，３１２のスイッチング時間
に応じて上昇する（期間Ｐ５）。

【０１１７】この後、ドレイン・ソース間の電位差（電
圧Ｖ１）がＦＥＴ５２のオン抵抗に基づく飽和電圧に至
ると、ＦＥＴ５２に対する素子制御信号ＣＳｄがローレ
ベルからハイレベルに変化し、ＦＥＴ５２がオフ状態に
設定される。これにより、ドレイン・ソース間に流れる
電流はＦＥＴ５２のスイッチング時間に応じて急速に低
下し、ドレイン・ソース間の電位差Ｖ１（Ｖds）は急速
に上昇して（期間Ｐ６）、ドレイン・ソース間が電気的
に非導通状態にされる（期間Ｐ７）。

【０１１８】従って、導電路を非導通状態にする際のタ
ーンオフ時間ｔoff（ＦＥＴ５２のスイッチング時間）
は短くなり、このターンオフ時間ｔoffにおける電力損
失も低減される。

【０１１９】また、導電路の導通状態時（期間Ｐ３〜Ｐ
５）においては、飽和電圧Ｖsat'を従来よりも低くでき
るので、ＦＥＴ５１，３１１，３１２，５２の合成オン
抵抗による電力損失も従来より低減される。

【０１２０】前述したように本実施形態のスイッチング
回路３１Ｄによれば、スイッチングにかかるターンオン
時間ｔon及びターンオフ時間ｔoffを短くできると共に
電力損失を低減することができる。

【０１２１】尚、上記他方のＦＥＴ３１１，３１２に代
えてオン抵抗の低いＦＥＴを用いれば導電路の導通状態
時における合成オン抵抗をさらに低下させることがで
き、導通状態時における電力損失をさらに低減すること
ができる。

【０１２２】また、他方のＦＥＴ３１１，３１２に代え
て複数のＦＥＴの能動端子を並列接続して用いても、導
電路の導通状態時における合成オン抵抗及び電力損失を
さらに低下させることができることは言うまでもない。

【０１２３】また、ターンオンのスイッチング時間が短
いＦＥＴ５１と同等のものを複数並列接続して、これら
を交互に最初にオンするＦＥＴにすれば、オフ状態から
オン状態に切り替わる際にＦＥＴにかかるストレスを分
散することができる。３つ以上のＦＥＴの能動端子を並
列接続して用いるときは、最初にオンするＦＥＴを順番
に代えることにより、ＦＥＴにかかるストレスを分散す
ることができる。

【０１２４】また、本実施形態ではスイッチング半導体
素子としてＦＥＴを用いたが、これに限定されることは
なく、トランジスタ或いはこれ以外の半導体素子を用い
ても同様の作用効果を得ることができる。

【０１２５】次に、第６実施例のスイッチング回路を説
明する。

【０１２６】図１９は、第６実施例のスイッチング回路
３１Ｅを示す構成図である。図において、前述した第３
実施例（図１３）と同一構成部分は同一符号をもって表
しその説明を省略する。また、第６実施例と上記第３実
施例との相違点は、ＦＥＴ３１１，３１２よりもオン抵
抗の低いＦＥＴ５８，５９をＦＥＴ３１２に対して並列
接続し、これらのＦＥＴ３１２，５８，５９のゲートに
素子制御信号ＣＳ２を入力して、オン・オフ制御するよ
うにしたことである。

【０１２７】このように、ターンオン期間及びターンオ
フ期間を除いた導通状態の期間にオン抵抗の低いＦＥＴ
５８，５９をオン状態に設定することにより、導通状態
時におけるオン抵抗による電力損失を大幅に低減するこ
とができる。

【０１２８】次に、本発明の第２の実施形態におけるＤ
Ｃ／ＤＣコンバータを説明する。

【０１２９】図２０は、第２の実施形態におけるＤＣ／
ＤＣコンバータを示す回路図である。図において、前述
した第１の実施形態と同一構成部分は同一符号をもって
表しその説明を省略する。また、第２の実施形態におけ
るＤＣ／ＤＣコンバータ素子１０Ｂは外部からの制御信
号によって出力電圧Ｖoutの設定値を変化できるように
しすると共に出力電圧（設定電圧）が高いときは低周波
数におけるＰＷＭ（pulse width modulation）によるス
イッチング制御を行い、出力電圧（設定電圧）が低いと
きはＰＦＭ（pulse frequency modulation）によるスイ
ッチング制御を行い、出力電圧を設定値に維持するよう
にしたものである。上記出力電圧（設定電圧）の最大値
のほぼ１／２を境としてＰＷＭとＰＦＭを切り替えてい
る。これにより、外部から容易に出力設定値を変更でき
るようにすると共に、出力設定値に応じて変換効率の向
上を図ることができる。

【０１３０】本実施形態では、図２１に示すように、第
１の実施形態におけるスイッチング制御回路に対して抵
抗器３３６ａ，３３６ｂと、誤差増幅器３３７、互いに
連動するスイッチ回路３３８ａ〜３３８ｃ、設定値制御
回路３３９及び電圧によって発振周波数を変化できるＶ
ＣＯを内蔵したを三角波発生回路３３２Ｂを設けたスイ
ッチング制御回路３３Ｂを備えた。

【０１３１】設定値制御回路３３９は外部からディジタ
ル２ビットの出力制御信号を入力して３回路４接点のス
イッチ回路３３８ａ〜３３８ｃを切り替えて出力電圧の
設定値を４段階に切り替える。最も高い第１の出力設定
値のときは、帰還電圧Ｖfdが抵抗器３３６ａ，３３６ｂ
によって分圧された電圧が誤差増幅器３３１に入力さ
れ、三角波発生回路３３２ＢのＶＣＯには定電圧Ｖ１１
が印加されこの電圧Ｖ１１に基づく周波数の三角波電圧
が発生される。次に高い第２の出力設定値のときは、帰
還電圧Ｖfdが誤差増幅器３３１に入力され、三角波発生
回路３３２ＢのＶＣＯには定電圧Ｖ１１が印加されこの
電圧Ｖ１１に基づく周波数の三角波電圧が発生される。
最大出力電圧値の１／２よりも小さい３番目に高い出力
設定値のときは定電圧Ｖ１２が誤差増幅器３３１に入力
され、三角波発生回路３３２ＢのＶＣＯには誤差増幅器
３３７の出力電圧が入力される。このとき誤差増幅器３
３７はリファレンス電圧Ｖref1と帰還電圧Ｖfdを入力し
てこれらの誤差電圧を出力する。最も低い出力設定値の
ときは定電圧Ｖ１２が誤差増幅器３３１に入力され、三
角波発生回路３３２ＢのＶＣＯには誤差増幅器３３７の
出力電圧が入力される。このとき誤差増幅器３３７はリ
ファレンス電圧Ｖref2(Ｖref1と異なる)と帰還電圧Ｖfd
を入力してこれらの誤差電圧を出力する。

【０１３２】尚、上記構成は一例であって、出力制御信
号を１ビット或いは３ビット以上としても良いし、出力
制御信号をアナログ信号で入力しても良いし、また、１
ビットのシリアル信号で入力するようにしても良い。ま
た、設定値の可変方法として、誤差増幅器３３１のリフ
ァレンス電圧を切り替えるようにしても良い。また、三
角波発生回路３３２Ｂの発振周波数を可変する方法とし
て、発振回路の時定数を決定する抵抗器或いはコンデン
サを切り替えても良い。また、ＰＷＭ或いはＰＦＭの何
れか一方のみを用いて出力設定値を切り替えるようにし
ても良い。

【０１３３】また、上記第１の実施形態或いは第２の実
施形態において、図２２に示すように転流ダイオード３
２に並列接続されたＦＥＴを１つのみとしてスイッチン
グ制御するＩＣ３０Ｃを用いたＤＣ／ＤＣコンバータ素
子１０ＣによってＤＣ／ＤＣコンバータ回路を構成する
ことも可能である。さらに、図２３に示すように転流ダ
イオード３２に並列接続されたＦＥＴを除去してスイッ
チング制御するＩＣ３０Ｄを用いたＤＣ／ＤＣコンバー
タ素子１０ＤによってＤＣ／ＤＣコンバータ回路を構成
することも可能である。これらのＤＣ／ＤＣコンバータ
によって上記第１及び第２の実施形態と同様に効率の向
上等を図ることができる。

【０１３４】次に、本発明の第３の実施形態におけるＤ
Ｃ／ＤＣコンバータを説明する。

【０１３５】図２４は、第３の実施形態におけるＤＣ／
ＤＣコンバータを示す回路図である。図において、前述
した第１の実施形態と同一構成部分は同一符号をもって
表しその説明を省略する。即ち、電池からの電圧Ｖinが
印加される外部端子１１ａはコンデンサ１３を介して接
地されると共にＩＣ３０Ｅの端子３０ａに接続されてい
る。また、負荷に接続される外部端子１１ｂは、ＩＣ３
０Ｅの端子３０ｇに接続され、さらにコンデンサ１４を
介して接地されると共にインダクタ１２を介してＩＣ３
０Ｅの端子３０ｂに接続され、負荷に対して電圧Ｖout
を出力する。

【０１３６】また、外部端子１１ｂは直列接続された抵
抗器１５，１６によって接地されている。これらの抵抗
器１５，１６によって出力電圧Ｖoutは分圧され、帰還
電圧Ｖfdが生成される。この帰還電圧はＩＣ３０Ｅの端
子３０ｃに印加され、ＩＣ３０Ｅが出力電圧Ｖoutを帰
還電圧Ｖfdとして入力できるようになっている。

【０１３７】ＩＣ３０Ｅは、転流ダイオード３２と、ス
イッチング制御回路３３、Ｐチャネルの電界効果トラン
ジスタ（以下、ＦＥＴと称する）３４，３６、Ｎチャネ
ルのＦＥＴ３５、駆動回路３７とから構成されている。

【０１３８】ＦＥＴ３４のソースは端子３０ａを介して
入力用の外部端子１１ａに接続され、ドレインは端子３
０ｂとインダクタ１２を介して出力用の外部端子１１ｂ
に接続されている。ＦＥＴ３４のゲートはスイッチング
制御回路３３に接続されている。

【０１３９】ＦＥＴ３５のソースは接地され、ドレイン
は端子３０ｂに接続されている。さらに、ＦＥＴ３５の
ゲートはスイッチング制御回路３３に接続されている。

【０１４０】転流ダイオード３２のカソードは端子３０
ｂに接続され、アノードは接地されている。

【０１４１】ＦＥＴ３６のソースは入力端子１１ａに接
続されドレインは出力端子１１ｂに接続されている。ま
た、ＦＥＴ３６のゲートは駆動回路３７に接続されてい
る。

【０１４２】駆動回路３７は、Ｎチャネル型のＦＥＴ３
７１と、抵抗器３７２、コンデンサ３７３、ダイオード
３７４から構成されている。ＦＥＴ３７１のソースは接
地され、ドレインはＦＥＴ３６のゲートに接続されてい
る。また、ＦＥＴ３７１のゲートは抵抗器３７２の一端
とダイオード３７４のアノードに接続されると共にコン
デンサ３７３を介して接地されている。抵抗器３７２の
他端とダイオード３７４のカソードはＦＥＴ３４のドレ
インに接続されている。

【０１４３】前述の構成よりなるＤＣ／ＤＣコンバータ
によれば、図２５に示すように、入力電圧Ｖinが電圧値
Ｖa1に至るまでＦＥＴ３４はスイッチング制御回路３３
によりスイッチング動作されて出力電圧Ｖoutは設定電
圧値Ｖsetに維持される。また、入力電圧Ｖinが電圧値
Ｖa1に至るまではＦＥＴ３６はオフ状態を維持し、入力
電圧Ｖinが電圧値Ｖa1に至るとＦＥＴ３６はそのオン抵
抗が最小になる完全なオン状態に設定される。

【０１４４】即ち、ＦＥＴ３４がスイッチング動作して
いるときは、ＦＥＴ３５がオフ状態の期間に抵抗器３７
２を介してコンデンサ３７３に充電され、ＦＥＴ３７１
のゲート電圧ＶGが徐々に増加する。この後、ＦＥＴ３
５がオフ状態からオン状態に移るとコンデンサ３７３に
充電された電荷はダイオード３７４及びＦＥＴ３５を介
して放電され、ＦＥＴ３７１のゲート電圧ＶGは０Ｖま
で低下する。ここで、コンデンサ３７３への充電の時定
数は、ＦＥＴ３５がオフ状態の間にＦＥＴ３７１のゲー
ト電圧ＶGがＦＥＴ３７１をオン状態にならないように
設定されている。これにより、ＦＥＴ３７１はオフ状態
を維持しているためＦＥＴ３６もオフ状態を維持する。

【０１４５】また、入力電圧Ｖinが電圧値Ｖa1に至りＦ
ＥＴ３４がオンデューティー１００％（１００％オン状
態）になると、ＦＥＴ３５はオンデューティー０％（１
００％オフ状態）に設定される。このため、ＦＥＴ３７
１のゲートは抵抗器３７２によってプルアップされた状
態になりＦＥＴ３７１はオン状態に設定される。これに
より、ＦＥＴ３６のゲートが接地されるのでＦＥＴ３６
はオン状態に設定され出力電圧ＶoutはＶin−Ｖdrp1に
なり電力供給時間と共に徐々に低下する。ここで、電圧
Ｖdrp1はＦＥＴ３４とインダクタ１２とＦＥＴ３６の合
成抵抗による電圧降下分である。この電圧降下分Ｖdrp1
は従来例の電圧降下分Ｖdrpよりも小さい。

【０１４６】即ち、ＦＥＴ３４のオン抵抗をＲ1、イン
ダクタ１２の抵抗ＲL、ＦＥＴ３６のオン抵抗をＲ2とす
ると、従来例における電圧降下ＶdrpはＦＥＴ３４とイ
ンダクタ１２の合成抵抗による電圧降下分であり、その
合成抵抗Ｒi1は次の（１）式によって表され、本実施形
態におけるはＦＥＴ３４とインダクタ１２とＦＥＴ３６
の合成抵抗Ｒi2は次の（２）式によって表される。

【０１４７】Ｒi1＝Ｒ1＋ＲL …（１） Ｒi2＝｛（Ｒ1＋ＲL）・Ｒ2｝／｛Ｒ1＋ＲL＋Ｒ2｝ …（２） 従って、Ｒi1＞Ｒi2となって電圧降下分Ｖdrp1は従来例
の電圧降下分Ｖdrpよりも小さくなる。

【０１４８】このため、出力電圧Ｖoutの電圧値が駆動
対象となる電子回路の駆動電圧許容範囲の下限値Ｖmin
に達するまでの時間が（ｔ2−ｔ1）だけ延長され、電子
回路の駆動可能時間を拡大することができる。ただし、
ＦＥＴ３６がオン状態になったときの出力電圧Ｖout
（＝Ｖin−Ｖdrp1）が駆動対象となる電子回路の駆動電
圧許容範囲の上限値Ｖmax以下でなくてはならない。

【０１４９】尚、本実施形態ではＦＥＴ３４がオンデュ
ーティー１００％（１００％オン状態）になったときに
ＦＥＴ３６を動作させて駆動回路３７を構成したが、入
力電圧Ｖinが所定値まで低下したときにＦＥＴ３６を動
作させて負荷の駆動可能時間を拡大する駆動回路を構成
しても良い。

【０１５０】次に、本発明の第４の実施形態を説明す
る。

【０１５１】図２６は第４の実施形態におけるＤＣ／Ｄ
Ｃコンバータを示す回路図、図２７はその出力電圧とス
イッチング動作の関係を説明するタイミングチャートで
ある。図において、前述した第３の実施形態と同一構成
部分は同一符号をもって表しその説明を省略する。ま
た、第３の実施形態と第４の実施形態との相違点は、駆
動回路３７に代えてシリーズ駆動制御回路３８を設けた
ことである。

【０１５２】シリーズ駆動制御回路３８は、出力電圧Ｖ
outとＦＥＴ３４のゲート電圧を監視し、ＦＥＴ３４が
オンデューティー１００％（１００％オン状態）に設定
されてからＦＥＴ３６を動作させる。

【０１５３】尚、図２８に示すように前述した第３の実
施形態に用いた駆動回路３７によってシリーズ駆動制御
回路３８’を起動するようにしても良い。この図２８に
示すシリーズ駆動制御回路３８’は、図２６のシリーズ
駆動制御回路３８と基本的に同じ動作であるが、スイッ
チング制御回路３３の出力信号の代わりに駆動回路３７
の出力信号に応じてＦＥＴ３６のオン状態とオフ状態と
を切り換える。

【０１５４】図２６に示すシリーズ駆動制御回路３８
は、３端子レギュレータで行われているような一般にシ
リーズ動作と称されている動作をＦＥＴ３６に行わせ
る。即ち、シリーズ駆動制御回路３８は、出力電圧Ｖou
tを設定電圧値Ｖsetに維持するようにＦＥＴ３６のゲー
ト電圧を変化させてＦＥＴ３６のオン抵抗（飽和電圧）
を制御する。これにより、ＦＥＴ３６を介して出力端子
１１ｂへ供給される電流量が制御され、出力電圧Ｖout
は設定電圧値Ｖsetに維持される。

【０１５５】シリーズ駆動制御回路３８によってＦＥＴ
３６のオン抵抗が最下限値に設定されたとき（時間ｔ
3）にＦＥＴ３６は完全なオン状態となり、この後は第
１の実施形態と同様に出力電圧ＶoutはＶin−Ｖdrp1に
なり電力供給時間と共に徐々に低下して時間ｔ4に駆動
対象となる電子回路の駆動電圧許容範囲の下限値Ｖmin
に達する。

【０１５６】このため、出力電圧Ｖoutの電圧値が駆動
対象となる電子回路の駆動電圧許容範囲の下限値Ｖmin
に達するまでの時間が（ｔ4−ｔ1）だけ延長され、電子
回路の駆動可能時間を拡大することができる。

【０１５７】第４の実施形態では、ＦＥＴ３４がオンデ
ューティー１００％（１００％オン状態）になった後は
ＦＥＴ３６をシリーズ動作させることによって出力電圧
Ｖoutが設定電圧値Ｖsetに維持されるので、第３の実施
形態のような制限はない。また、この方がオンデューテ
ィー１００％になる前にＦＥＴ３６をシリーズ動作させ
るよりも効率が向上する点で好ましい。

【０１５８】尚、ＦＥＴ３４がスイッチング動作を行っ
ているときにこれと並行してＦＥＴ３６をシリーズ動作
させれば、出力電圧Ｖoutの許容範囲すなわち最大出力
電圧を高めることができる。即ち、図２９に示すよう
に、従来例では電圧降下分Ｖdrpを考慮したＶin−Ｖdrp
が出力電圧Ｖoutの設定可能電圧の最大値であったが、
本実施形態では電圧降下分Ｖdrp1を考慮したＶin−Ｖdr
p1が出力電圧Ｖoutの設定可能電圧の最大値となる。ま
た、出力電圧を一定とすれば、入力電圧について動作範
囲が広くなる。

【０１５９】上記実施形態は、同期整流タイプのスイッ
チング電源部を含む場合であったが、非同期整流タイプ
のスイッチング電源部を含む場合でも良い。即ち、図３
０に示すように、ＦＥＴ３５を除去してなる非同期整流
タイプであっても良い。

【０１６０】次に、本発明の第５の実施形態を説明す
る。

【０１６１】図３１は第５の実施形態におけるＤＣ／Ｄ
Ｃコンバータを示す回路図である。図において、前述し
た第１乃至第４の実施形態と同一構成部分は同一符号を
もって表しその説明を省略する。本実施形態では、第１
実施形態と第３実施形態を組み合わせたＤＣ／ＤＣコン
バータを構成した。即ち、本実施形態のＤＣ／ＤＣコン
バータ素子１０Ｊに用いたＩＣ３０Ｊはスイッチング回
路３１Ａ，３１Ｂと、転流ダイオード３２、スイッチン
グ制御回路３３、電流制御用のＦＥＴ３６及びその駆動
回路３７を備えている。これにより、変換効率の向上を
図ることができると共に負荷となる電子回路の駆動可能
時間を拡大することができる。

【０１６２】尚、第５の実施形態と同様に前述した第１
乃至第４実施形態及びその各実施例を組み合わせて、ま
た組み合わせ方を変えてＤＣ／ＤＣコンバータを構成し
ても同様の優れた効果を奏する。

【０１６３】次に、本発明の第６の実施形態を説明す
る。

【０１６４】第６の実施形態では前述したＤＣ／ＤＣコ
ンバータ回路が他の電子回路と共に同一の回路基板上に
形成されている携帯型電話機を構成した。図３２はその
携帯電話機６０を示す外観斜視図、図３３はその電子回
路基板６２の要部斜視図、図３４は要部側断面図であ
る。図に示すように、携帯型電話機６０は携帯に適した
小型のケーシング６１を備え、このケーシング内６１に
電子回路基板６２及び電池（図示せず）が収納されてい
る。回路基板６１には高周波電力増幅器ＰＡ及びその他
の回路素子と共に前述したＤＣ／ＤＣコンバータ素子１
０Ａが実装され、ＤＣ／ＤＣコンバータ素子１０Ａとコ
ンデンサ１３，１４によってＤＣ／ＤＣコンバータ回路
が構成されている。このＤＣ／ＤＣコンバータ回路には
図示せぬ電池が接続され、この電池電圧を降圧して所定
の電圧を各電子回路及び高周波電力増幅器ＰＡに供給す
る。また、ＤＣ／ＤＣコンバータ回路の出力から高周波
電力増幅器ＰＡへの供給線路にはバイパスコンデンサＢ
Ｃが接続され、これによりノイズを除去している。

【０１６５】上記の携帯型電話機によればＤＣ／ＤＣコ
ンバータ回路による変換効率が従来よりも向上し電池に
よる駆動可能時間を増大することができる。

【０１６６】また、前述した各実施形態のＤＣ／ＤＣコ
ンバータ素子１０Ａ〜１０Ｊの何れを用いてＤＣ／ＤＣ
コンバータ回路を形成しても同様の効果が得られること
は言うまでもない。

【０１６７】また、図３５に示すように前述したＤＣ／
ＤＣコンバータ素子１０Ａ〜１０Ｊを用いずに、回路基
板６１上にＩＣ３０Ａ（〜３０Ｊ）とインダクタ１２及
び抵抗器１５，１６を直接実装してＤＣ／ＤＣコンバー
タ回路を形成しても良い。この場合、図３６及び図３７
に示すようにインダクタ１２を立てて回路基板６２に実
装することにより回路基板６２上の部品実装スペースを
有効に活用することができる。

【０１６８】また、本実施形態では本発明の電源回路を
携帯型電話機に適用したが、これに限定されることはな
く、他の携行型電子回路装置、例えばハンドヘルド型パ
ーソナルコンピュータや携行型ＣＤプレーヤ等に前述し
たＤＣ／ＤＣコンバータを用いても同様の効果が得られ
る。

【０１６９】尚、前述した各実施形態および各実施例は
本発明の一具体例に過ぎず、本発明がこれらの実施形態
及び実施例のみに限定されることはない。これらの実施
形態及び実施例の全ての組み合わせを別の実施形態とし
て記載せずとも当業者であれば本願発明を十分に理解で
きるであろう。

【０１７０】また、本発明は、各種の動作モードの電源
回路に適用できることはいうまでもない。例えば、降圧
同期整流型、反転同期整流型、昇圧同期整流型、降圧チ
ョッパー型、反転チョッパー型及び昇圧チョッパー型な
どの動作モードの電源回路に適用して効率向上及び高速
応答化を図ることができる。

【０１７１】また、直流入力直流出力（ＤＣ／ＤＣ）電
源回路、直流入力交流出力（ＤＣ／ＡＣ）電源回路、交
流入力直流出力（ＡＣ／ＤＣ）電源回路の何れにも適用
して効率向上及び高速応答化を図ることができる。

【０１７２】

【発明の効果】以上説明したように本発明の請求項１乃
至請求項５に記載の電源回路の駆動制御方法によれば、
２つ以上のスイッチング半導体素子の能動端子を並列接
続して併用することにより、導電路に直列接続されるオ
ン抵抗（飽和電圧）がスイッチング半導体素子を単体で
用いたときに比べて低下し、前記スイッチング半導体素
子のオン状態におけるオン抵抗（飽和電圧）による電力
損失が低減される。さらに、スイッチング時間を短くす
ることができ、該スイッチング時間に生ずる電力損失が
低減される。また、スイッチング素子の駆動に並行して
電流制御素子を駆動することにより、前記スイッチング
素子のオン抵抗とインダクタの抵抗成分の直列抵抗と前
記電流制御素子の抵抗成分が並列接続された状態になる
ので、前記電流制御素子を動作させないときに比べて出
力端子への供給電流を増加させることができ、出力電圧
の最大値を高めることができる。また、入力端子へバッ
テリーを接続して用いる場合においては、スイッチング
素子のみの駆動を行っていて出力電圧が低下してスイッ
チング素子がオンデューティー１００％（１００％オン
状態）を維持するようになったら電流制御素子を動作さ
せて該電流制御素子を介して電流を流すことにより、前
記出力端子への出力電圧値を前記一定に維持できる時間
を延ばすことができ駆動対象となる電子回路の動作時間
を拡大することができる。

【０１７３】また、請求項６乃至請求項１０に記載の電
源回路によれば、２つ以上のスイッチング半導体素子の
能動端子を並列接続して併用しているので、スイッチン
グ半導体素子を単体で用いたときに比べて入出力間に直
列接続されるオン抵抗（飽和電圧）を低減することがで
き、前記スイッチング半導体素子のオン状態におけるオ
ン抵抗（飽和電圧）による電力損失を低減することがで
きる。さらに、スイッチング時間が短くなり、該スイッ
チング時間に生ずる電力損失が低減される。また、スイ
ッチング素子の駆動に並行して電流制御素子を駆動する
ことにより、前記スイッチング素子のオン抵抗とインダ
クタの抵抗成分の直列抵抗と前記電流制御素子の抵抗成
分が並列接続された状態になるので、前記電流制御素子
を動作させないときに比べて出力端子への供給電流を増
加させることができ、出力電圧の最大値を高めることが
できる。また、入力端子へバッテリーを接続して用いる
場合においては、前記スイッチング素子のみの駆動を行
っていて出力電圧が低下し、前記スイッチング素子がオ
ンデューティー１００％（１００％オン状態）を維持す
るようになったら前記電流制御素子を動作させて該電流
制御素子を介して電流を流すことにより、前記出力端子
への出力電圧値を前記一定に維持できる時間を延ばすこ
とができ駆動対象となる電子回路の動作時間を拡大する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態におけるＤＣ／ＤＣコ
ンバータを示す回路図

【図２】従来例のＤＣ／ＤＣコンバータを示す回路図

【図３】従来例のＤＣ−ＤＣコンバータ回路におけるス
イッチング動作を説明するタイミングチャート

【図４】他の従来例のＤＣ／ＤＣコンバータを示す回路
図

【図５】従来例のＤＣ−ＤＣコンバータ回路におけるス
イッチング動作を説明するタイミングチャート

【図６】従来例におけるバッテリー動作による出力電圧
の変移を説明する図

【図７】本発明の第１の実施形態におけるＤＣ／ＤＣコ
ンバータを示す外観図

【図８】本発明の第１の実施形態におけるスイッチング
制御回路を示す回路図

【図９】本発明の第１の実施形態におけるスイッチング
動作を説明するタイミングチャート

【図１０】本発明の第１の実施形態における第１実施例
の切替制御回路を示す回路図

【図１１】本発明の第１の実施形態における第２実施例
の切替制御回路を示す回路図

【図１２】本発明の第１の実施形態における第２実施例
の切替制御回路のスイッチング動作を示すタイミングチ
ャート

【図１３】本発明の第１の実施形態における第３実施例
の切替制御回路を示す回路図

【図１４】本発明の第１の実施形態における第３実施例
の切替制御回路のスイッチング動作を示すタイミングチ
ャート

【図１５】本発明の第１の実施形態における第４実施例
のスイッチング回路を示す回路図

【図１６】本発明の第１の実施形態における第４実施例
のスイッチング回路のスイッチング動作を示すタイミン
グチャート

【図１７】本発明の第１の実施形態における第５実施例
のスイッチング回路を示す回路図

【図１８】本発明の第１の実施形態における第５実施例
のスイッチング回路のスイッチング動作を示すタイミン
グチャート

【図１９】本発明の第１の実施形態における第６実施例
のスイッチング回路を示す回路図

【図２０】本発明の第２の実施形態におけるＤＣ／ＤＣ
コンバータを示す回路図

【図２１】本発明の第２の実施形態におけるスイッチン
グ制御回路を示す回路図

【図２２】本発明の第２の実施形態における他のＤＣ／
ＤＣコンバータの構成例を示す回路図

【図２３】本発明の第２の実施形態における他のＤＣ／
ＤＣコンバータの構成例を示す回路図

【図２４】本発明の第３の実施形態におけるＤＣ／ＤＣ
コンバータを示す回路図

【図２５】本発明の第３の実施形態における出力電圧と
スイッチング動作の関係を説明するタイミングチャート

【図２６】本発明の第４の実施形態におけるＤＣ／ＤＣ
コンバータを示す回路図

【図２７】本発明の第４の実施形態における出力電圧と
スイッチング動作の関係を説明するタイミングチャート

【図２８】本発明の第４の実施形態におけるＤＣ／ＤＣ
コンバータの他の構成例を示す回路図

【図２９】本発明の第４の実施形態に係る他の動作例を
説明する図

【図３０】本発明の第４の実施形態におけるＤＣ／ＤＣ
コンバータの他の構成例を示す回路図

【図３１】本発明の第５の実施形態におけるＤＣ／ＤＣ
コンバータを示す回路図

【図３２】本発明の第６の実施形態における携帯型電話
機を示す外観斜視図

【図３３】本発明の第６の実施形態における電子回路基
板の要部を示す斜視図

【図３４】本発明の第６の実施形態における要部を示す
側断面図

【図３５】本発明の第６の実施形態における電子回路基
板上へのＤＣ／ＤＣコンバータの他の構成例を示す斜視
図

【図３６】本発明の第６の実施形態における電子回路基
板上へのＤＣ／ＤＣコンバータの他の構成例を示す斜視
図

【図３７】本発明の第６の実施形態における電子回路基
板上へのＤＣ／ＤＣコンバータの他の構成例を示す要部
側断面図

【符号の説明】

１０Ａ〜１０Ｊ…ＤＣ／ＤＣコンバータ素子、１１ａ〜
１１ｆ…外部端子、１２…インダクタ、１３，１４…コ
ンデンサ、１５，１６…抵抗器、１７…セラミック基
板、３０Ａ〜３０Ｋ…ＩＣ（ＤＣ／ＤＣコンバータ用電
子部品） ３１Ａ〜３１Ｅ…スイッチング回路、３２…転流ダイオ
ード、３３，３３Ｂ〜３３Ｄ…スイッチング制御回路、
３４，３５…ＦＥＴ、３６…ＦＥＴ（電流制御素子）、
３７…駆動回路、３１１，３１２、３１１Ａ，３１２Ａ
…ＦＥＴ（スイッチング半導体素子）、３１３，３１３
Ａ〜３１３Ｄ…切替制御回路、３３１…誤差増幅器、３
３２，３３２Ｂ…三角波発生回路、３３３…コンパレー
タ、３３４…ＮＰＮ型トランジスタ、３３５…ＰＮＰ型
トランジスタ、３３６ａ，３３６ｂ…抵抗器、３３７…
誤差増幅器、３３８ａ〜３３８ｃ…スイッチ回路、３３
９…設定値制御回路、３７１…Ｎチャネル型のＦＥＴ、
３７２…抵抗器、３７３…コンデンサ、３７４…ダイオ
ード、３８，３８’…シリーズ駆動制御回路、４１…差
動増幅器、４２コンパレータ、４３…基準電圧発生源、
４４，４５…ゲート駆動回路、４６…ＯＲ回路、４７…
ＡＮＤ回路、４８…台形波発生回路、５１，５２，５
８，５９…ＦＥＴ（スイッチング半導体素子）、５３…
差動増幅器、５４ａ，５４ｂ…基準電圧発生源、５５
ａ，５５ｂ…コンパレータ、５６ａ〜５６ｃ…ＯＲ回
路、５７…ＡＮＤ回路、６０…携帯型電話機、６１…ケ
ーシング、６２…回路基板。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中島 隆也 東京都台東区上野６丁目16番20号 太陽誘 電株式会社内 (72)発明者 保坂 康夫 東京都台東区上野６丁目16番20号 太陽誘 電株式会社内 Ｆターム(参考） 5H730 AA14 AS05 BB13 BB57 BB82 DD04 DD13 DD33 EE08 EE10 EE14 FD01 FD26 FD61 FF02 FG05 FG07 FG25 FV05 FV09 ZZ01 ZZ11

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１スイッチング半導体素子をスイッチ
   ング動作させて、入力端子に印加された電圧を該電圧と
   は異なる所定の電圧に変換して出力端子に出力し、前記
   出力端子接続される負荷への供給電力を監視して設定値
   に維持する電源回路の駆動制御方法であって、 前記第１スイッチング半導体素子の能動端子に対して能
   動端子が並列接続された１個以上の第２スイッチング半
   導体素子を備え、 これらの第１及び第２スイッチング半導体素子を併用し
   て前記スイッチング動作の導通状態と非導通状態を切り
   替えることを特徴とする電源回路の駆動制御方法。
2. 【請求項２】 入力端子と出力端子との間に直列接続さ
   れた第１スイッチング半導体素子とインダクタとを備
   え、前記第１スイッチング半導体素子をスイッチング動
   作させて前記入力端子に印加された電圧を該電圧とは異
   なる所定の電圧に変換して前記出力端子に出力し、前記
   出力端子に接続される負荷への供給電力を監視して設定
   値に維持する電源回路の駆動制御方法であって、 制御信号に基づいて通電電流量を変化させる電流制御素
   子を、前記直列接続された第１スイッチング半導体素子
   とインダクタに対して並列に設け、 前記供給電力を前記設定値に維持するように前記電流制
   御素子を動作させることを特徴とする電源回路の駆動制
   御方法。
3. 【請求項３】 前記第１スイッチング半導体素子の能動
   端子に対して能動端子が並列接続された１個以上の第２
   スイッチング半導体素子を備え、 これらの第１及び第２スイッチング半導体素子を併用し
   て前記スイッチング動作の導通状態と非導通状態とを切
   り替えることを特徴とする請求項２に記載の電源回路の
   駆動制御方法。
4. 【請求項４】 前記第１スイッチング半導体素子の出力
   側に直列接続されたインダクタを備え、 前記入力端子に印加された電圧を降圧変換した所定値の
   電圧を前記インダクタの出力端子に発生させることを特
   徴とする請求項１に記載の電源回路の駆動制御方法。
5. 【請求項５】 直流電圧を入力端子に印加し、該直流電
   圧値とは異なる電圧値の直流電圧を前記出力端子から出
   力することを特徴とする請求項１乃至４の何れかに記載
   の電源回路の駆動方法。
6. 【請求項６】 第１スイッチング半導体素子と、該第
   １スイッチング半導体素子をスイッチング動作させる制
   御回路とを備え、入力端子に印加された電圧を該電圧と
   は異なる所定の電圧に変換して出力端子に出力し、前記
   出力端子に接続される負荷への供給電力を監視して設定
   値に維持する電源回路であって、 前記第１スイッチング半導体素子の能動端子に対して能
   動端子が並列接続された１個以上の第２スイッチング半
   導体素子を設けると共に、 前記制御回路は、これらの並列接続された第１及び第２
   スイッチング半導体素子を併用して前記スイッチング動
   作の導通状態と非導通状態を切り替える切替制御手段を
   備えていることを特徴とする電源回路。
7. 【請求項７】 入力端子と出力端子との間に直列接続さ
   れた第１スイッチング半導体素子とインダクタと、前記
   第１スイッチング半導体素子をスイッチング動作させる
   手段とを備え、前記入力端子に印加された電圧を該電圧
   とは異なる所定の電圧に変換して前記出力端子に出力
   し、該出力を監視して設定値に維持する電源回路であっ
   て、 前記直列接続された第１スイッチング半導体素子とイン
   ダクタに対して並列に接続され且つ制御信号に基づいて
   通電電流量を変化させる電流制御素子を設けると共に、 前記制御回路は、前記出力を前記設定値に維持するよう
   に前記電流制御素子を動作させる駆動制御手段を備えて
   いることを特徴とする電源回路。
8. 【請求項８】 前記第１スイッチング半導体素子の能動
   端子に対して能動端子が並列接続された１個以上の第２
   スイッチング半導体素子を設けると共に、 前記制御回路は、前記第１及び第２スイッチング半導体
   素子のオン・オフ状態を切り替え制御する切替制御手段
   を備えていることを特徴とする請求項７に記載の電源回
   路。
9. 【請求項９】 前記第１スイッチング半導体素子の出力
   側に直列接続されたインダクタを備え、 前記入力端子に印加された電圧を降圧変換した所定値の
   電圧を前記インダクタの出力端子に発生させることを特
   徴とする請求項６に記載の電源回路。
10. 【請求項１０】 直流電圧を入力端子に印加し、該直流
    電圧値とは異なる電圧値の直流電圧を前記出力端子から
    出力することを特徴とする請求項６乃至９の何れかに記
    載の電源回路。