JP2002064339A

JP2002064339A - 高周波電力増幅装置

Info

Publication number: JP2002064339A
Application number: JP2000247684A
Authority: JP
Inventors: Mitsuaki Otani; 充昭大谷; Takeshi Nakayama; 健中山; Takanari Nakajima; 隆也中島; Yasuo Hosaka; 康夫保坂
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2000-08-17
Filing date: 2000-08-17
Publication date: 2002-02-28

Abstract

(57)【要約】【課題】電力損失を低減すると共に通信可能時間の増
大を図れる高周波電力増幅装置を提供する。【解決手段】高周波電力増幅回路とこれに駆動電力を
供給する電源回路からなる高周波電力増幅装置の電源回
路１１における電力損失を低減する。スイッチング速度
が速いＦＥＴ３１１とオン抵抗の低いＦＥＴ３１２を２
つ以上用いて、これらのＦＥＴ３２１１，３１２の能動
端子（ドレイン、ソース）を並列接続し、これらのＦＥ
Ｔ３１１，３１２を併用して導電路の導通状態と非導通
状態を切り替える。スイッチング制御回路３１３は、非
導通状態から導通状態への切り替え時には、最初にスイ
ッチング速度の速いＦＥＴ３１１をオンさせ、このＦＥ
Ｔ３１１が飽和するタイミングで２つ目のＦＥＴ３１２
をオンさせる。同様に導通状態から非導通状態への切り
替え時には、ＦＥＴ３１２をオフさせた後に、ＦＥＴ３
１１の飽和電圧付近でＦＥＴ３１１をオフさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、携行用小型無線通
信機器に用いる高周波電力増幅装置に関し、特に効率向
上及び高速応答化を図った電源回路を備えた高周波電力
増幅装置に関するものである。

【０００２】

【従来の技術】従来、携帯型電話機や携帯型無線通信機
などに用いられる高周波電力増幅装置では、バッテリー
の電圧をスイッチング電源回路によって規定電圧に降圧
して高周波電力増幅回路に供給してこれを駆動してい
る。

【０００３】図２は、従来例の携帯型電話機２０の電子
回路構成を示すブロック図、図３は外観図である。図２
において、２１は低周波部、２２は高周波部、２３は操
作部、２４は表示部、２５は制御部、２６は電源回路、
２７は電池であり、これらは図３に示すような携帯に適
した小型のケーシング２８内に収納されている。

【０００４】低周波部２１は、マイク２１１とスピーカ
ー２１２、及びこれらのマイク２１１とスピーカー２１
２と制御部２５との間に設けられた音声入出力回路２１
３から構成されている。

【０００５】高周波部２２は、アンテナ２２１、アンテ
ナ切替器２２２、受信回路２２３、信号強度検出回路２
２４、送信回路２２５、高周波電力増幅回路２２６から
構成されている。アンテナ２２１はアンテナ切替器２２
２を介して受信回路２２３の入力側と高周波電力増幅回
路２２５の入力側に接続されている。受信回路２２３の
出力信号は制御部２５に入力され、制御部２５を介して
受信情報がスピーカー２１２又は表示部２４に出力され
る。

【０００６】送信回路２２４は制御部２５から入力した
送信信号を高周波信号に変換して高周波電力増幅回路２
２５に入力する。

【０００７】高周波電力増幅回路２２５は、図４に示す
ように、信号入力端子３１とＦＥＴ３２のゲート間に設
けられた入力側整合回路３３、ＦＥＴ３２のドレインと
出力端子３６との間に設けられた出力側整合回路３４、
及びＦＥＴ３２のドレインバイアス回路３５及び電源供
給端子３７を備えている。電源回路２６から電源供給端
３７及びドレインバイアス回路３５を介してＦＥＴ３２
に電力が供給され、ＦＥＴ３２は、入力端子３１と入力
側整合回路３３を介してゲートに入力した高周波信号を
増幅して、出力側整合回路３４を介して出力端子３６か
ら出力する。また、ＦＥＴ３２は供給される電圧に対応
した増幅率で入力した高周波信号を増幅して出力する。

【０００８】操作部２３はキーボードからなり複数のス
イッチの信号を制御部２５に出力する。表示部２４は、
表示器と表示制御回路からなり制御部２５から入力した
表示信号に基づく情報を表示する。

【０００９】制御部２５は、マイク２１１或いは操作部
２３から入力した送信対象の情報を送信信号に変換して
送信回路２２５に出力すると共に、受信回路２２３の出
力信号を入力して、受信情報をスピーカー２１２又は表
示部２４に出力する。

【００１０】電源回路２６は電池２７から入力した電圧
を所定の電圧に変換して全ての回路に供給する。

【００１１】また、この種の電源回路はＤＣ／ＤＣコン
バータによって構成され、例えば図５に示すように、入
力端子４１ａから入力されたバッテリーからの入力電圧
Ｖinをインダクタ４２を介して出力端子４１ｂに出力す
る電界効果トランジスタ（ＦＥＴ）からなる第１のスイ
ッチング半導体素子（以下スイッチング素子と称する）
４３と、出力端子４１ｂと接地間に接続された平滑コン
デンサ４４と、インダクタ４２と平滑コンデンサ４４の
直列回路に対して並列に且つインダクタ４２の電流を維
持する極性に接続された転流ダイオード４５と、転流ダ
イオード４５と並列に且つ転流ダイオード４５と同じ通
電極性に接続されたＦＥＴからなる第２のスイッチング
素子４６と、入力端子４１ａと接地間に接続された平滑
コンデンサ４７と、スイッチング制御回路４８とから構
成される。

【００１２】また、スイッチング制御回路４８は、出力
端子４１ｂからの出力電圧Ｖoutを監視し、この出力電
圧Ｖoutが一定値となるように、第１及び第２のスイッ
チング素子４３，４６をオン・オフする。このとき、第
１のスイッチング素子４３がオンのとき第２のスイッチ
ング素子４６がオフとなるように制御する。

【００１３】前述の構成よりなる電源回路によれば、第
１のスイッチング素子４３がオンのときは、入力端子４
１ａに入力された電圧Ｖinがインダクタ４２及び平滑コ
ンデンサ４４によって平滑され出力端子４１ｂに出力さ
れる。また、第１のスイッチング素子４３がオフのとき
は第２のスイッチング素子４６がオンとされ、インダク
タ４２の電流は転流ダイオード４５及び第２のスイッチ
ング素子４６によって維持され、一定の電圧が出力端子
４１ｂに出力される。

【００１４】このとき、スイッチング制御回路４８で
は、出力端子電圧Ｖoutの変化に応じて第１及び第２の
スイッチング素子４３，４６のオン・オフを制御するパ
ルス信号のパルス幅を変化させ、出力端子電圧Ｖoutが
一定となるように帰還制御を行う。

【００１５】さらに、スイッチング制御回路４８は、第
１及び第２のスイッチング素子４３，４６が同時にオン
するクロスカレントを防止するため、図６に示すよう
に、第１或いは第２のスイッチング４３，４６がオンか
らオフ状態に移行した後、所定のデッドタイムｔ_DETを
設定し、このデッドタイムｔ_DET経過後に、第２或いは
第１のスイッチング素子４６，４３をオン状態としてい
る。

【００１６】これにより、出力端子４１ｂに接続された
負荷（図示せず）への供給電流が大きい重負荷のときに
も、第１のスイッチング素子４３がオフのとき、インダ
クタ４２に蓄えられたエネルギーは、第２のスイッチン
グ素子４６を介して放出されるので、転流ダイオード４
５による順方向電圧損失を生ずることが無く、効率の良
い同期整流を行うことができる。

【００１７】さらに、上記の電源回路では、出力電圧付
近までバッテリーからの入力電圧が低下した際に、スイ
ッチング素子４３をオン状態にすると共にスイッチング
素子４６をオフ状態に設定し、スイッチング動作を停止
した導通状態を維持することにより出力電圧を規定の電
圧に維持して、バッテリーによる動作時間の拡大を図っ
ている。

【００１８】前述した図５に示す電源回路は降圧同期整
流型であるが、スイッチング素子４６を除去した降圧チ
ョッパ型の電源回路（図７参照）も周知である。

【００１９】この降圧チョッパ型電源回路によれば、ス
イッチング素子４３がオン状態のときは、入力端子４１
ａに入力された電圧Ｖinがインダクタ４２及び平滑コン
デンサ４４によって平滑され出力端子４１ｂに出力され
る。

【００２０】また、スイッチング素子４３がオフ状態の
ときはインダクタ４２の電流は転流ダイオード４５によ
って維持され、一定の電圧が出力端子４１ｂに出力され
る。このとき、スイッチング制御回路４８では、出力端
子電圧Ｖoutの変化に応じてスイッチング素子４３のオ
ン・オフを制御するパルス信号のパルス幅を変化させ、
出力端子電圧Ｖoutが一定となるように帰還制御を行
う。

【００２１】

【発明が解決しようとする課題】しかしながら、前述し
た従来例の高周波電力増幅装置においては、電源回路２
６からドレインバイアス回路３５に供給される電圧が低
下すると所望の高周波出力電力が得られなくなり通信が
不可能になる。電池２７を使用して高周波電力増幅回路
２２５に電力を供給する場合には、電源回路２６におけ
る電力損失によって通信可能時間の拡大に限界が生じて
いた。

【００２２】即ち、一般的にトランジスタや電界効果ト
ランジスタ等のスイッチング半導体素子にはオフ状態と
オン状態との切り替えにある程度の時間がかかる。この
時間を一般的にスイッチング時間と称しているが、この
スイッチング時間が長い（スイッチング速度が遅い）場
合には、スイッチングロスが大きくなる。例えば上記ス
イッチング素子４３がオフ状態とオン状態の切り替わり
時には、図８に示すようにスイッチング時間ｔ１、ｔ２
の間において、スイッチング素子４３のドレイン・ソー
ス間電圧Ｖdsとドレイン電流Ｉdとの積が電力損失とな
る。

【００２３】さらに、スイッチング素子４３が完全にオ
ン状態になった後も、素子自体のオン抵抗によってドレ
イン・ソース間電圧Ｖdsは飽和電圧Ｖsat以下には下が
らないので、これにより素子内で電力損失を生じてい
る。

【００２４】トランジスタや電界効果トランジスタ等の
スイッチング半導体素子においては、一般的に、スイッ
チング速度（オフ状態とオン状態との切り替え速度）と
オン抵抗（飽和電圧）とがトレードオフの関係にあるの
で、一つの素子でスイッチング速度の高速化とオン抵抗
の低減を両立させることはできない。このため、通常は
スイッチング速度とオン抵抗（飽和電圧）のバランスの
とれたスイッチング半導体素子を用いて回路を構成して
いる。

【００２５】また、スイッチング素子４３を導通状態に
維持しても、入力端子４１ａと出力端子４１ｂとの間に
はスイッチング素子４３とインダクタ４２が直列接続さ
れているので、これらの電気抵抗によって電圧降下が生
じ、出力電圧Ｖout を規定値に維持できなかった。

【００２６】即ち、図９に示すように電池２７からの入
力電圧Ｖinが電子機器の駆動時間経過と共に徐々に低下
し、入力電圧Ｖinが電圧Ｖa1に達した後は出力電圧Ｖou
t も徐々に低下する。ここで、Ｖa1＝Ｖset＋Ｖdrpであ
り、Ｖsetは設定出力電圧、Ｖdrpはスイッチング素子４
３とインダクタ４２の直列抵抗による電圧降下である。

【００２７】このため、入力電圧Ｖinが電圧Ｖa1に達し
た後に電子回路の駆動電圧許容範囲の下限値Ｖminに達
したときに電子回路の駆動が停止する。従って、バッテ
リーによる電子回路の駆動時間増大はこれが限界であっ
た。

【００２８】これらのことから電池駆動の携帯型電話機
や携帯型無線通信機では電池の消耗低減に限界が生じ、
電池による駆動時間増大を図ることは限界に達してい
た。また、携帯電話においては受信電波の状態に応じて
電源回路からの供給電力を瞬時に切り替える必要がある
が、前述したようにスイッチング半導体素子のスイッチ
ング速度とオン抵抗とがトレードオフの関係にあるの
で、高速化を図ると電池による駆動時間が低下するとい
う問題があった。

【００２９】本発明の目的は上記の問題点に鑑み、電力
損失を低減すると共に通信可能時間の増大を図れる高周
波電力増幅装置を提供することである。

【００３０】

【課題を解決するための手段】本発明は上記の目的を達
成するために、高周波電力増幅回路と、第１スイッチン
グ半導体素子と該第１スイッチング半導体素子をスイッ
チング動作させる制御回路とを有し且つ入力端子に印加
された電圧を該電圧とは異なる所定の電圧に変換して前
記高周波電力増幅回路に駆動電力を供給する電源回路と
を備えた高周波電力増幅装置であって、前記第１スイッ
チング半導体素子の能動端子に対して能動端子が並列接
続された１個以上の第２スイッチング半導体素子を設け
ると共に、該並列接続された第１及び第２スイッチング
半導体素子を併用して前記スイッチング動作の導通状態
と非導通状態を切り替える切替制御手段を設けた高周波
電力増幅装置を提案する。

【００３１】該高周波電力増幅装置では、スイッチング
半導体素子の素子面積に基づくスイッチング速度（スイ
ッチング時間）とオン抵抗（飽和電圧）との関係を前記
電源回路における電力損失を低減させるために利用し
た。ここで、前記オン抵抗には、例えばＦＥＴのオン抵
抗、トランジスタの飽和電圧に基づく等価的なオン抵抗
などがある。

【００３２】一般的に、トランジスタや電界効果トラン
ジスタ等のスイッチング半導体素子においては、スイッ
チング速度の速さとオン抵抗（飽和電圧）の大きさとは
反比例関係にある。これは、スイッチング半導体素子の
チップ面積が大きいとオン抵抗（飽和電圧）が低くな
り、また、スイッチング半導体素子のチップ面積が大き
いと該面積に基づく静電容量が大きくなり入出力信号波
形に鈍りが生じてスイッチング速度が遅くなるという関
係がある。

【００３３】上記スイッチング速度の速さとオン抵抗
（飽和電圧）の大きさとの関係を利用して、２つ以上の
スイッチング半導体素子の能動端子を並列接続し、これ
らのスイッチング半導体素子を併用して能動端子間の導
通状態と非導通状態を切り替えるようにした。

【００３４】このように２つ以上のスイッチング半導体
素子の能動端子を並列接続して併用する場合、例えば、
スイッチング半導体素子として電界効果トランジスタを
用いたときは各素子のドレインを接続すると共に各素子
のソースを接続して用い、またスイッチング半導体素子
としてトランジスタを用いたときは各素子のコレクタを
接続すると共に各素子のエミッタを接続して用いる。

【００３５】ここで、オン状態に設定するスイッチング
半導体素子の数及びオン・オフ状態の切り替えタイミン
グを制御することにより、スイッチング半導体素子のチ
ップ面積に基づくオン抵抗（飽和電圧）及び静電容量を
調整することができる。例えば、オフ状態からオン状態
への切り替え当初に１つのスイッチング半導体素子のみ
をオン状態に設定することにより、該スイッチング半導
体素子単体の静電容量に基づくスイッチング速度でオフ
状態からオン状態へ切り替えることができる。同様にオ
ン状態からオフ状態への切り替えを行う時に１つのスイ
ッチング半導体素子のみがオン状態に設定されていれ
ば、該スイッチング半導体素子のみの静電容量に基づく
スイッチング速度でオン状態からオフ状態へ切り替える
ことができる。また、導通状態において２つ以上のスイ
ッチング半導体素子をオン状態に設定すれば、これらの
素子が並列接続されて全体としてのオン抵抗（飽和電
圧）が低下する。これにより、前記導電路に直列接続さ
れるオン抵抗（飽和電圧）は、前記スイッチング半導体
素子を単体で用いたときに比べて低下する。従って、前
記スイッチング半導体素子のオン状態におけるオン抵抗
（飽和電圧）による電力損失も低減できる。

【００３６】また、オン抵抗（飽和電圧）の低いスイッ
チング半導体素子を併用することにより、導通状態時に
おいて該スイッチング半導体素子をオン状態に設定する
と、前記端子間飽和電圧の低いスイッチング半導体素子
よりもさらに低い端子間飽和電圧となる。

【００３７】また、導通状態時において前記通電容量の
大きいスイッチング半導体素子をオン状態に設定する
と、該スイッチング半導体素子を含む２つ以上の素子に
電流が流れるので、通電容量が増大する。

【００３８】また、並列接続された２つ以上のスイッチ
ング半導体素子の中の１つのスイッチング半導体素子を
オン状態に設定することにより、該スイッチング半導体
素子のスイッチング時間で前記導電路を導通状態にする
ことができる。この後、他のスイッチング半導体素子を
オン状態に設定することにより、前記スイッチング半導
体素子を単体で用いたときに比べて前記導電路に直列接
続されるオン抵抗（飽和電圧）を低下することができ
る。

【００３９】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を非導通状態から導通状態
にする時には、１つのスイッチング半導体素子をオン状
態に設定した後、２つ目以降のスイッチング半導体素子
のオフ状態からオン状態への切り替え設定を、この直前
にオン状態に設定したスイッチング半導体素子の端子間
電圧が該スイッチング半導体素子をオン状態に設定した
時点の端子間電圧の所定割合まで低下したときに行え
ば、最初にオン状態に設定したスイッチング半導体素子
のスイッチング速度によって導電路には急速に電流が流
れ該スイッチング半導体素子の端子間電圧は低下する。
この後、２つ目以降のスイッチング半導体素子のオフ状
態からオン状態への切り替え設定を、この直前にオン状
態に設定したスイッチング半導体素子の端子間電圧が該
スイッチング半導体素子をオン状態に設定した時点の端
子間電圧の所定割合まで低下したときに行うことによ
り、これらのスイッチング半導体素子の飽和電圧が低下
する。

【００４０】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を導通状態から非導通状態
にする時には、他のスイッチング半導体素子よりもオン
状態からオフ状態へのスイッチング速度が速いスイッチ
ング半導体素子を最後にオフ状態に設定することによ
り、該スイッチング半導体素子の速いスイッチング速度
で導電路は非導通状態にされる。

【００４１】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を導通状態から非導通状態
にする時には、１つを除いた他の全てのスイッチング半
導体素子をオフ状態に設定した後に最後の１つのスイッ
チング半導体素子をオフ状態に設定することにより、前
記導電路に直列接続されているスイッチング半導体素子
を、残る１つのスイッチング半導体素子のみにする。こ
れにより、残る１つのスイッチング半導体素子のチップ
面積による静電容量は最小値に設定されるので、前記導
電路を非導通状態にするときの制御信号は鈍ることが無
く、該スイッチング半導体素子のスイッチング速度で導
電路は非導通状態にされる。

【００４２】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を導通状態から非導通状態
から導通状態に切り替えるときに最初にオン状態に設定
するスイッチング半導体素子として異なる素子を順番に
用いることにより、特定のスイッチング半導体素子にの
みストレスがかかることを防止できる。即ち、前記最初
のオン状態に設定するスイッチング半導体素子には他の
素子に比べてスイッチングのときの電力損失が大きくな
るので大きなストレスがかかる。しかし、前記最初にオ
ン状態に設定するスイッチング半導体素子として異なる
素子を順番に用いることにより、前記ストレスを各スイ
ッチング半導体素子に分散させることができる。

【００４３】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を非導通状から導通状態に
する時に、他のスイッチング半導体素子よりもオフ状態
からオン状態へのスイッチング速度が速いスイッチング
半導体素子から順にオン状態に設定することにより、オ
フ状態からオン状態への移行が最小時間で行われる。

【００４４】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を非導通状態から導通状態
に設定するときは、導通状態になるまでに要する時間は
スイッチング速度の速いスイッチング半導体素子に依存
するので、全てのスイッチング半導体素子を同時にオン
状態に設定すれば、スイッチング速度の向上及び飽和電
圧の低下が図れる。

【００４５】また、並列接続された２つ以上のスイッチ
ング半導体素子のしきい値レベルをそれぞれ異なる値に
設定することにより、同一の電圧形波によって各スイッ
チング半導体素子のオン・オフ制御が可能となる。これ
により、２つ以上のタイミングの異なる制御信号を生成
する必要が無くなる。前記電圧波形としては、例えば、
台形波、三角波、階段形状波、サイン波など、波形の立
ち上がり及び立ち下がりが所定値以上の時間を要し且つ
連続的或いは段階的にレベル変化する波形であればよ
い。

【００４６】また、前記スイッチング半導体素子として
電界効果トランジスタを用い、電界効果トランジスタの
しきい値電圧レベルを異なる値に設定することにより、
同一の電圧波形によって各電界効果トランジスタのオン
・オフ制御が可能となる。これにより、２つ以上のタイ
ミングの異なる制御電圧を生成する必要が無くなる。

【００４７】また、本発明は上記の目的を達成するため
に、高周波電力増幅回路と、第１スイッチング半導体素
子と該第１スイッチング半導体素子をスイッチング動作
させる制御回路とを有し且つ入力端子に印加された電圧
を該電圧とは異なる所定の電圧に変換して前記高周波電
力増幅回路に駆動電力を供給する電源回路とを備えた高
周波電力増幅装置であって、前記直列接続された第１ス
イッチング半導体素子とインダクタに対して並列に接続
され且つ制御信号に基づいて通電電流量を変化させる電
流制御素子を設けると共に、前記出力を前記設定値に維
持するように前記電流制御素子を動作させる駆動制御手
段を設けた高周波電力増幅装置を提案する。

【００４８】該高周波電力増幅装置によれば、電池電源
に接続される入力端子と負荷に接続される出力端子間に
電流制御素子を接続し、電池電圧が低下したときに電流
制御素子を介して通電する電源回路を備えた。

【００４９】即ち、入力端子と出力端子との間に直列接
続されたスイッチング半導体素子とインダクタとが存在
し、前記スイッチング半導体素子だけがオンオフ状態を
交互に繰り返してスイッチング動作されるときは、前記
スイッチング半導体素子のスイッチング動作によって前
記入力端子から前記スイッチング半導体素子及びインダ
クタを介して出力端子に電流が供給され前記出力端子に
前記一定値の出力電圧が得られる。また、前記スイッチ
ング半導体素子の駆動に並行して前記電流制御素子が駆
動されるときは、前記電流制御素子を介して前記制御信
号に基づく量の電流が前記入力端子から出力端子に供給
される。このとき、前記スイッチング半導体素子の等価
抵抗とインダクタの抵抗成分の直列抵抗と前記電流制御
素子の抵抗成分が並列接続された状態になるので、出力
端子への供給電流は前記電流制御素子を動作させないと
きに比べて増加させることができる。また、前記入力端
子へバッテリーを接続している場合、前記スイッチング
半導体素子のみの駆動を行っていて出力電圧が低下した
場合、前記電流制御素子を動作させて該電流制御素子を
介して電流を流すことにより、前記スイッチング素子の
等価抵抗とインダクタの抵抗成分の直列抵抗と前記電流
制御素子の抵抗成分が並列接続された状態になるので、
前記出力端子への出力電圧値を前記一定に維持できる時
間が延長される。

【００５０】また、前記スイッチング半導体素子のみの
駆動を行っていて出力電圧値が低下し、前記スイッチン
グ半導体素子がオンデューティー１００％を維持するよ
うになったら、即ち前記スイッチング半導体素子を制御
するパルスのデューティー比が１００％になったら前記
電流制御素子を動作させて該電流制御素子を介して電流
を流すことにより、前記スイッチング半導体素子のオン
抵抗とインダクタの抵抗成分の直列抵抗と前記電流制御
素子の抵抗成分が並列接続された状態にすることが効率
向上の点から好ましい。また、前記出力端子への出力電
圧値を前記一定に維持できる時間が延長され前記電子回
路の駆動時間が増大する。すなわち、負荷となる電子装
置の使用可能時間を長くすることが可能となる。

【００５１】また、前記スイッチング半導体素子のスイ
ッチング動作に並行して前記電流制御素子を動作させる
ことにより前記スイッチング半導体素子のオン抵抗とイ
ンダクタの抵抗成分の直列抵抗と前記電流制御素子の抵
抗成分が並列接続された状態になるので前記出力端子へ
の電流供給量を増やすことができると共に前記電流制御
素子を３端子レギュレータのようにシリーズ動作させる
ことによって前記スイッチング半導体素子のみを動作さ
せるときに比べて出力電圧の最大値を高めることができ
る。

【００５２】また、前記スイッチング半導体素子から出
力される信号或いは前記スイッチング素子へ入力される
制御信号に基づいて前記スイッチング動作を制御するパ
ルスのデューティー比が１００％になったことを判断す
ることができる。

【００５３】

【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。

【００５４】図１は、本発明の第１の実施形態における
携帯型電話機の電子回路を示すブロック図、図１０は電
源回路を示す回路図である。図において、前述した従来
例と同一構成部分は同一符号をもって表しその説明を省
略する。また、従来例と第１の実施形態との相違点は、
第１の実施形態では従来例の電源回路２６に代えて電源
回路１１を設けた。また、高周波電力増幅回路２２５と
電源回路１１によって本発明の高周波電力増幅装置１０
が構成されている。図１０において、５２は積層セラミ
ック型のインダクタ、５３，５４はコンデンサ、５５，
５６は抵抗器、６０Ａは集積回路（以下、ＩＣと称す
る）である。本実施形態の携帯型電話機も従来例と同様
の携帯に適した小型のケーシングを備え、このケーシン
グ内に図１１に示すような電子回路基板２９及び電池
（図示せず）が収納されている。回路基板２９には高周
波電力増幅回路２２５及びその他の回路素子と共に前述
した電源回路１１が実装されている。この電源回路１１
には図示せぬ電池が接続され、この電池電圧を降圧して
所定の電圧を各電子回路及び高周波電力増幅回路２２５
に供給する。また、電源回路１１の出力から高周波電力
増幅回路２２５への供給線路にはバイパスコンデンサが
接続され、これによりノイズを除去している。

【００５５】電池からの電圧Ｖinが印加される外部端子
５１ａはコンデンサ５３を介して接地されると共にＩＣ
６０Ａの端子６０ａに接続されている。また、負荷に接
続される外部端子５１ｂはコンデンサ５４を介して接地
されると共にインダクタ５２を介してＩＣ６０Ａの端子
６０ｂに接続され、負荷に対して電圧Ｖoutを出力す
る。また、外部端子５１ｂは直列接続された抵抗器５
５，５６によって接地されている。これらの抵抗器５
５，５６によって出力電圧Ｖoutは分圧され、帰還電圧
Ｖfdが生成される。この帰還電圧はＩＣ６０Ａの端子６
０ｃに印加され、ＩＣ６０Ａが出力電圧Ｖoutを帰還電
圧Ｖfdとして入力できるようになっている。

【００５６】ＩＣ６０Ａは、２つのスイッチング回路６
１Ａ，６１Ｂと転流ダイオード６２、スイッチング制御
回路６３から構成されている。スイッチング回路６１
Ａ，６１Ｂは同じ構成をなし、それぞれＰチャネルの電
界効果トランジスタ（以下、ＦＥＴと称する）６１１，
６１２と切替制御回路６１３から構成されている。

【００５７】ＦＥＴ６１１は、ＦＥＴ６１２に比べてオ
ン・オフ状態の切り替え時間、即ちスイッチング時間が
短いものであり、ＦＥＴ６１２は、ＦＥＴ６１１に比べ
てオン抵抗が低いものである。これらのＦＥＴ６１１，
６１２の能動端子すなわちドレインとソースは配列に接
続され、これら２つのＦＥＴ６１１，６１２で１つの導
電路の開閉を行う。

【００５８】スイッチング回路６１ＡのＦＥＴ６１１，
６１２のソースは端子６０ａを介して入力用の外部端子
５１ａに接続され、ドレインは端子６０ｂ及びインダク
タ５２を介して出力用の外部端子５１ｂに接続されてい
る。また、スイッチング回路６１ＡのＦＥＴ６１１，６
１２のゲートはスイッチング回路６１Ａの制御回路６１
３に接続されている。

【００５９】スイッチング回路６１ＢのＦＥＴ６１１，
６１２のソースは接地され、ドレインは端子６０ｂに接
続されている。さらに、スイッチング回路６１ＢのＦＥ
Ｔ６１１，６１２のゲートはスイッチング回路６１Ｂの
制御回路６１３に接続されている。

【００６０】転流ダイオード６２のカソードは端子６０
ｂに接続され、アノードは接地されている。

【００６１】また、スイッチング回路６１Ａ，６１Ｂの
それぞれの制御回路６１３は、スイッチング制御回路６
３から入力されるオン・オフ制御信号ＣＳ０に基づい
て、ＦＥＴ６１１，６１２のそれぞれのオン・オフ状態
を切り替える素子制御信号ＣＳ１，ＣＳ２を生成して、
ＦＥＴ６１１，６１２のゲートに出力する。

【００６２】スイッチング制御回路６３は、例えば図１
２に示すように、誤差増幅器６３１、三角波発生回路６
３２、コンパレータ６３３、ＮＰＮ型のトランジスタ６
３４、ＰＮＰ型のトランジスタ６３５から構成されてい
る。

【００６３】誤差増幅器６３１には、出力電圧Ｖoutが
抵抗器５５，５６によって分圧された帰還電圧Ｖfdが印
加される。抵抗器５５，５６は直列接続され、その一端
は接地されると共に他端には帰還電圧Ｖfdが印加され、
出力電圧Ｖoutを分圧した電圧Ｖfdを誤差増幅器６３１
に入力する。

【００６４】誤差増幅器６３１は電圧Ｖfdを入力して、
この電圧Ｖfdがリファレンス電圧Ｖrefとほぼ同じにな
るようにこれらの差の電圧に対応した誤差電圧を出力す
る。

【００６５】コンパレータ６３３は、三角波発生回路６
３２から出力される三角波電圧と上記誤差電圧とを比較
して、三角波電圧より誤差電圧が大きいときはハイレベ
ルの信号を出力し、誤差電圧より三角波電圧が大きいと
きはローレベルの電圧を出力する。この出力電圧はトラ
ンジスタ６３４，６３５のベースに入力され、トランジ
スタ６３４，６３５はスイッチング動作を行い、このス
イッチング動作に伴ってスイッチング回路６１Ａ，６１
ＢのＦＥＴ６１１，６１２もスイッチング動作を行う。

【００６６】これにより、スイッチング回路６１ＡのＦ
ＥＴ６１１，６１２の能動端子（ドレイン・ソース）間
が導通状態のときにスイッチング回路６１ＢのＦＥＴ６
１１，６１２の能動端子（ドレイン・ソース）間が非導
通状態になり、スイッチング回路６１ＢのＦＥＴ６１
１，６１２の能動端子（ドレイン・ソース）間が導通状
態のときにスイッチング回路６１ＡのＦＥＴ６１１，６
１２の能動端子（ドレイン・ソース）間が非導通状態に
なる。この動作が繰り返され、これらのスイッチング動
作に基づく連続したほぼ一定レベルの直流電圧が出力さ
れる。

【００６７】さらに、各スイッチング回路６１Ａ，６１
Ｂの動作を詳細に説明する。

【００６８】ここでは、スイッチング回路６１Ａに関し
て説明するが、スイッチング回路６１Ｂについても同様
の動作を行う。

【００６９】制御回路６１３において生成される素子制
御信号ＣＳ１，ＣＳ２のそれぞれは、例えば図１３に示
すような信号であることが好ましい。

【００７０】即ち、オン・オフ制御信号ＣＳ０がオフ状
態のハイレベル（期間Ｐ１）からオン状態を指示するロ
ーレベル（期間Ｐ２〜Ｐ４）に変わると同時に一方のＦ
ＥＴ６１１に対する素子制御信号ＣＳ１もハイレベルか
らローレベルに変わり、スイッチング速度が速いＦＥＴ
６１１をオン状態に設定する。

【００７１】これにより、端子６０ａと端子６０ｂ間の
電位差（ＦＥＴ６１１のドレイン・ソース間電圧Ｖds）
はＦＥＴ６１１のスイッチング時間に応じて急速に低下
し、端子６０ａ，６０ｂ間には電流（ＦＥＴ６１１のド
レイン電流）Ｉdが急速に流れ出す（期間Ｐ２）。

【００７２】この後、端子６０ａ，６０ｂ間の電位差が
ＦＥＴ６１１のオン抵抗に基づく飽和電圧に至る付近に
おいて、他方のＦＥＴ６１２に対する素子制御信号ＣＳ
２をハイレベルからローレベルに切り替えて、他方のＦ
ＥＴ６１２をオン状態に設定する。これにより、端子６
０ａ，６０ｂ間に流れる電流はＦＥＴ６１１，６１２の
双方を流れ、一方のＦＥＴ６１１のオン抵抗に対して他
方のＦＥＴ６１２のオン抵抗が並列接続され、端子６０
ａ，６０ｂ間の電位差、即ち並列接続された２つのＦＥ
Ｔ６１１，６１２のドレイン・ソース間電圧Ｖdsは、他
方のＦＥＴ６１２のスイッチング速度に応じて低下し
（期間Ｐ３）、これら２つのＦＥＴ６１１，６１２の合
成オン抵抗に基づく飽和電圧Ｖsat'に落ち着く（期間Ｐ
４）。

【００７３】従って、導電路を導通状態にする際のター
ンオン時間ｔon（ＦＥＴ６１１のスイッチング時間）は
短くなり、このターンオン時間ｔonにおける電力損失も
低減される。

【００７４】一方、オン・オフ制御信号ＣＳ０がオン状
態のローレベル（期間Ｐ２〜Ｐ４）からオフ状態を指示
するハイレベル（期間Ｐ５，Ｐ６，Ｐ１）に変わると同
時に他方のＦＥＴ６１２に対する素子制御信号ＣＳ２を
ローレベルからハイレベルに変えて、他方のＦＥＴ６１
２をオフ状態に設定する。

【００７５】これにより、端子６０ａと端子６０ｂ間の
電位差（ＦＥＴ６１１，６１２のドレイン・ソース間電
圧Ｖds）はＦＥＴ６１２のスイッチング時間に応じて上
昇する（期間Ｐ５）。

【００７６】この後、端子６０ａ，６０ｂ間の電位差が
一方のＦＥＴ６１１のオン抵抗に基づく飽和電圧に至っ
たら、このＦＥＴ６１１に対する素子制御信号ＣＳ１を
ローレベルからハイレベルに切り替えて、ＦＥＴ６１１
をオフ状態に設定する。

【００７７】これにより、端子６０ａ，６０ｂ間に流れ
る電流はＦＥＴ６１１のスイッチング時間に応じて急速
に低下し、端子６０ａ，６０ｂ間の電位差は急速に上昇
し（期間Ｐ６）、端子６０ａ，６０ｂ間が電気的に非導
通状態にされる（期間Ｐ１）。

【００７８】また、導電路の導通状態時（期間Ｐ３〜Ｐ
５）においては、飽和電圧Ｖsat'を低くできるので、Ｆ
ＥＴ６１１，６１２のオン抵抗による電力損失も従来よ
り低減される。

【００７９】従って、導電路を非導通状態にする際のタ
ーンオフ時間ｔoff（ＦＥＴ６１１のスイッチング時
間）は短くなり、このターンオフ時間ｔoffにおける電
力損失も低減される。

【００８０】前述したように本実施形態の高周波電力増
幅装置１０によれば、高周波電力増幅回路２２５に駆動
電力を供給する電源回路１１においてスイッチングにか
かるターンオン時間ｔon及びターンオフ時間ｔoffを短
くできるため高周波数での駆動が容易に行えると共に電
力損失を低減することができるため電池２７による駆動
可能時間を従来よりも拡大することができる。

【００８１】尚、上記他方のＦＥＴ６１２に代えてオン
抵抗の低いＦＥＴをさらに併用すれば導電路の導通状態
時における合成オン抵抗をさらに低下させることがで
き、導通状態時における電力損失をさらに低減すること
ができる。

【００８２】また、使用するＦＥＴ６１１，６１２の特
性を適宜選択することにより、スイッチング時間のみを
変更することも可能であり、また入出力端子６０ａ，６
０ｂ間の飽和電圧のみを変更することも可能である。

【００８３】また、他方のＦＥＴ６１２に代えて複数の
ＦＥＴの能動端子（ドレイン、ソース）を並列接続して
用いても、導電路の導通状態時における合成オン抵抗及
び電力損失をさらに低下させることができることは言う
までもない。

【００８４】また、２つのＦＥＴ６１１，６１２を交互
に最初にオンするＦＥＴにすれば、オフ状態からオン状
態に切り替わる際にＦＥＴにかかるストレスを各ＦＥＴ
６１１，６１２に分散することができる。３つ以上のＦ
ＥＴの能動端子を並列接続して用いるときは、最初にオ
ンするＦＥＴを順番に代えることにより、ＦＥＴにかか
るストレスを分散することができる。

【００８５】また、本実施形態では、スイッチング速度
及びオン抵抗の異なるＦＥＴ６１１，６１２を用いた
が、これらがほぼ同じＦＥＴを用いても良い。

【００８６】さらに、非導通状態から導通状態に設定す
るときは、導通状態になるまでに要する時間はスイッチ
ング速度の速いＦＥＴ６１１に依存するので、２つのＦ
ＥＴ６１１，６１２を同時にオン状態に設定しても同様
の効果が得られる。

【００８７】また、本実施形態ではスイッチング半導体
素子としてＦＥＴを用いたが、これに限定されることは
なく、トランジスタ或いはこれ以外の半導体素子を用い
ても同様の作用効果を得ることができる。

【００８８】次に、第１実施形態におけるスイッチング
回路６１Ａ，６１Ｂの切替制御回路の詳細例を説明す
る。

【００８９】図１４は、第１実施例の切替制御回路を示
す構成図である。図において、６１３Ａは切替制御回路
で、差動増幅器７１、コンパレータ７２、基準電圧発生
源７３、ゲート駆動回路７４，７５から構成されてい
る。

【００９０】差動増幅器７１の２つの入力端子は並列接
続されたＦＥＴ６１１，６１２のドレインとソースに接
続され、ドレイン・ソース間の電位差Ｖ１に対応した電
圧を出力する。コンパレータ７２の非反転入力端子には
差動増幅器７１の出力電圧が入力され、反転入力端子に
は基準電圧発生源７３から出力される基準電圧Ｖthが印
加されている。

【００９１】ここでは、基準電圧Ｖthは、ＦＥＴ６１１
のオン抵抗に基づく飽和電圧に設定されている。これに
より、コンパレータ７２の出力信号ＤＳ１は、ドレイン
・ソース間の電位差Ｖ１が基準電圧Ｖth以上のときにハ
イレベルとなり、電位差Ｖ１が基準電圧Ｖthより低いと
きにローレベルとなる。

【００９２】コンパレータ７２の出力信号ＤＳ１及びオ
ン・オフ制御信号ＣＳ０はゲート駆動回路７４，７５の
それぞれに入力され、これらの信号に基づいて、ゲート
回路７４では素子制御信号ＣＳ１が生成され、ゲート駆
動回路７５では素子制御信号ＣＳ２が生成される。

【００９３】前述の構成によれば、ＦＥＴ６１１がオン
状態に設定された後、ドレイン・ソース間の電位差Ｖ１
がＦＥＴ６１１のオン抵抗に基づく飽和電圧に至ったと
きに他方のＦＥＴ６１２をオン状態に設定することがで
きる。さらに、他方のＦＥＴ６１２をオフ状態に設定し
た後にドレイン・ソース間の電位差Ｖ１がＦＥＴ６１１
のオン抵抗に基づく飽和電圧に至ったときに、ＦＥＴ６
１１をオフ状態に設定することができる。

【００９４】図１５は、第２実施例の切替制御回路を示
す構成図である。図において、前述した第１実施例と同
一構成部分は同一符号をもって表しその説明を省略す
る。また、第２実施例態と第１実施例との相違点は、ゲ
ート駆動回路７４，７５に代えて２入力の論理和回路
（以下、ＯＲ回路と称する）７６を設けたことである。

【００９５】即ち、ＯＲ回路７６の一方の入力端子はコ
ンパレータ７２の出力端子に接続され、他方の入力端子
には制御信号ＣＳ０が入力されると共にＦＥＴ６１１の
ゲートに接続されている。また、ＯＲ回路７６の出力端
子はＦＥＴ６１２のゲートに接続されている。

【００９６】これにより、図１６のタイミングチャート
に示すように、一方のＦＥＴ６１１に対する素子制御信
号ＣＳ１はオン・オフ制御信号ＣＳ０と同一であり、他
方のＦＥＴ６１２に対する素子制御信号ＣＳ２はハイレ
ベルからローレベルへの立ち下がりが信号ＤＳ１と同じ
タイミングになり、ローレベルからハイレベルへの立ち
上がりが信号ＣＳ０と同じになる。

【００９７】従って、並列接続されたＦＥＴ６１１，６
１２のドレイン・ソース間を非導通状態から導通状態に
切り替えるときのターンオン時間ｔonの短縮化を図るこ
とができると共に、ターンオン時間内の電力損失と、導
通状態時のオン抵抗による電力損失を低減できる。しか
し、２つのＦＥＴ６１１，６１２を同時にオフ状態にす
るため、ターンオフ時間ｔoffは期間Ｐ５と期間Ｐ６の
和となり、ターンオフ時間の短縮化とこのときの電力損
失はあまり改善されない。

【００９８】このターンオフ時間の短縮化とこのときの
電力損失を改善した切替制御回路が、図１７に示す第３
実施例の切替制御回路６１３Ｃである。

【００９９】図１７において、前述した第２実施例と同
一構成部分は同一符号をもって表しその説明を省略す
る。切替制御回路６１３Ｃは、第２実施例の切替制御回
路６１３Ｂに対して２入力の論理積回路（以下、ＡＮＤ
回路と称する）７７を設けたものである。このＡＮＤ回
路７７の一方の入力端子にはオン・オフ信号ＣＳ０が入
力され、他方の入力端子にはコンパレータ７２の出力信
号ＤＳ１が入力されている。このＡＮＤ回路７７の出力
信号はＦＥＴ６１２の素子制御信号ＣＳ２としてＦＥＴ
６１２のゲートに入力されている。

【０１００】上記構成により、図１８のタイミングチャ
ートに示す素子制御信号ＣＳ１，ＣＳ２が生成され、前
述した理想的なオン・オフ切り替えができる。

【０１０１】従って、第３実施例の切替制御回路６１３
Ｃを用いたスイッチング回路６１Ａ，６１Ｂを電源回路
１１に設けることにより、ターンオン時間ｔon及びター
ンオフ時間ｔoffの短縮化を図ることができると共に、
ターンオン時間及びターンオフ時間内の電力損失と、導
通状態時のオン抵抗による電力損失を低減することがで
きる。

【０１０２】次に、第４実施例のスイッチング回路を説
明する。

【０１０３】図１９は、第４実施例のスイッチング回路
６１Ｃを示す構成図である。このスイッチング回路６１
Ｃを前述のスイッチング回路６１Ａ，６１Ｂに代えて用
いることができる。図において、６１１Ａ，６１２Ａは
Ｎチャネル型のＦＥＴで、前述の実施形態と同様にスイ
ッチング時間が短いものである。さらに、ＦＥＴ６１１
Ａ，６１２Ａは、それぞれターンオン、ターンオフする
しきい値電圧レベルが異なる値に設定されている。ここ
では、一方のＦＥＴ６１１Ａのしきい値電圧レベルはＶ
th1に設定され、他方のＦＥＴ６１２Ａのしきい値電圧
レベルはＶth1よりも高いＶth2（＞Ｖth1）に設定され
ている。また、６１３Ｄは切替制御回路で、台形波発生
回路７８から構成されている。

【０１０４】Ｎチャネル型ＦＥＴ６１１Ａ，６１２Ａ
は、ゲート電圧がローレベルのときオフ状態にあり、ハ
イレベルになるとオン状態になるので、オン・オフ制御
信号ＣＳ０’として前述のオン・オフ制御信号ＣＳ０を
反転した信号を用いれば良い。

【０１０５】台形波発生回路７８は、オン・オフ制御信
号ＣＳ０’に基づいて、図２０に示すような台形波の素
子制御信号ＣＳ０”を出力する。素子制御信号ＣＳ０”
は、オン・オフ制御信号ＣＳ０’がローレベルからハイ
レベルに変わると徐々に直線状に電圧が上昇し、オン・
オフ制御信号ＣＳ０’がハイレベルからローレベルに変
わると徐々に直線状に電圧が低下する信号である。ま
た、ＦＥＴ６１１Ａ，６１２Ａのしきい値電圧レベルＶ
th1，Ｖth2は素子制御信号ＣＳ０”の最小値と最大値の
中間に位置するように設定されている。

【０１０６】上記構成によれば、図２０に示すように、
オン・オフ制御信号ＣＳ０’がローレベルからハイレベ
ルに変わり素子制御信号ＣＳ０”の電圧レベルが上昇
し、第１のしきい値電圧レベルＶth1に達すると一方の
ＦＥＴ６１１Ａがオン状態にされる。この後、素子制御
信号ＣＳ０”の電圧レベルがさらに上昇し、第２のしき
い値電圧レベルＶth2に達すると他方のＦＥＴ６１２Ａ
がオン状態にされる。また、オン・オフ制御信号ＣＳ
０’がハイレベルからローレベルに変わり素子制御信号
ＣＳ０”の電圧レベルが低下して第２のしきい値電圧レ
ベルＶth2に達すると他方のＦＥＴ６１２Ａがオフ状態
にされる。この後、素子制御信号ＣＳ０”の電圧レベル
がさらに低下して第１のしきい値電圧レベルＶth1に達
すると一方のＦＥＴ６１１Ａがオフ状態にされる。

【０１０７】上記動作によってもターンオン時及びター
ンオフ時の電力損失及び導通状態時におけるオン抵抗に
基づく電力損失を低減することができる。

【０１０８】尚、台形波発生回路７８によって発生され
る台形波（素子制御信号ＣＳ０”）の立ち上がり及び立
ち下がりの傾きは、ＦＥＴ６１１Ａ，６１２Ａそれぞれ
のスイッチング時間、飽和電圧及びしきい値電圧レベル
Ｖth1，Ｖth2を考慮して最適値に設定することが好まし
い。

【０１０９】次に、第５実施例のスイッチング回路を説
明する。

【０１１０】図２１は、第５実施例のスイッチング回路
６１Ｄを示す構成図である。このスイッチング回路６１
Ｃを前述のスイッチング回路６１Ａ，６１Ｂに代えて用
いることができる。図において、６１１，６１２は前述
と同じＦＥＴで、スイッチング時間が短く、オン抵抗が
高いものである。８１はＦＥＴで、ターンオン時のスイ
ッチング時間がＦＥＴ６１１，６１２よりも短く、ター
ンオフ時のスイッチング時間はＦＥＴ６１１，６１２よ
りも長いものである。８２はＦＥＴで、ターンオフ時の
スイッチング時間がＦＥＴ６１１，６１２よりも短く、
ターンオン時のスイッチング時間はＦＥＴ６１１，６１
２よりも長いものである。ここで、ＦＥＴのスイッチン
グ速度とオン抵抗の間には、前述したようにトレードオ
フの関係がある。ＦＥＴ６１１，６１２，８１，８２は
互いに並列接続されて、それぞれのソース及びドレイン
は互いに接続されている。

【０１１１】６１３Ｅは切替制御回路で、差動増幅器８
３、コンパレータ８５ａ，８５ｂ、基準電圧発生源８４
ａ，８４ｂ、ＯＲ回路８６ａ〜８６ｃ及びＡＮＤ回路８
７によって構成されている。

【０１１２】差動増幅器８３の２つの入力端子は並列接
続されたＦＥＴ６１１，６１２，８１，８２のドレイン
及びソースに接続され、ドレイン・ソース間の電位差Ｖ
１を出力する。

【０１１３】コンパレータ８５ａの非反転入力端子には
差動増幅器８３の出力電圧が入力され、反転入力端子に
は基準電圧発生源８４ａから出力される第１の基準電圧
Ｖth-aが印加されている。ここでは、第１の基準電圧Ｖ
th-aは、ＦＥＴ８１のオン抵抗に基づく飽和電圧に設定
されている。これにより、コンパレータ８５ａの出力信
号ＤＳａは、入出力端子間の電位差Ｖ１が第１の基準電
圧Ｖth-a以上のときにハイレベルとなり、電位差Ｖ１が
第１の基準電圧Ｖth-aより低いときにローレベルにな
る。

【０１１４】コンパレータ８５ｂの非反転入力端子には
差動増幅器８３の出力電圧が入力され、反転入力端子に
は基準電圧発生源８４ｂから出力される第２の基準電圧
Ｖth-bが印加されている。ここでは、第２の基準電圧Ｖ
th-bは、ＦＥＴ８２のオン抵抗に基づく飽和電圧に設定
されている。これにより、コンパレータ８５ｂの出力信
号ＤＳｂは、入出力端子間の電位差Ｖ１が第２の基準電
圧Ｖth-b以上のときにハイレベルとなり、電位差Ｖ１が
第２の基準電圧Ｖth-bより低いときにローレベルにな
る。

【０１１５】ＯＲ回路８６ａは、コンパレータ８５ａの
出力信号ＤＳａとオン・オフ制御信号ＣＳ０を入力し、
これらを論理和した信号をＦＥＴ６１１の素子制御信号
ＣＳｂとしてＦＥＴ６１１のゲートに対して出力する。

【０１１６】ＯＲ回路８６ｂは、コンパレータ８５ａの
出力信号ＤＳａとオン・オフ制御信号ＣＳ０を入力し、
これらを論理和した信号をＦＥＴ６１２の素子制御信号
ＣＳｃとしてＦＥＴ６１２のゲートに対して出力する。

【０１１７】ＯＲ回路８６ｃは、コンパレータ８５ａの
出力信号ＤＳａとオン・オフ制御信号ＣＳ０を入力し、
これらを論理和した信号を出力する。

【０１１８】ＡＮＤ回路８７は、ＯＲ回路８６ｃの出力
信号とコンパレータ８５ｂの出力信号ＤＳｂを入力し、
これらを論理積した信号をＦＥＴ８２の素子制御信号Ｃ
ＳｄとしてＦＥＴ８２のゲートに対して出力する。

【０１１９】また、オン・オフ制御信号ＣＳ０は、ＦＥ
Ｔ８１に対する素子制御信号ＣＳａとしてＦＥＴ８１の
ゲートに入力される。

【０１２０】次に、前述の構成よりなるスイッチング回
路６１Ｄの動作を図２２に示すタイミングチャートを参
照して説明する。

【０１２１】ここでは、各ＦＥＴ６１１，６１２，８
１，８２のオン・オフ状態を切り替えることにより、導
電路の導通状態と非導通状態を切り替え、ＦＥＴがオン
状態のときに導電路に所定の電流を流すものとして説明
する。

【０１２２】オン・オフ制御信号ＣＳ０がオフ状態のハ
イレベル（期間Ｐ１）からオン状態を指示するローレベ
ル（期間Ｐ２〜Ｐ４）に変わると同時にＦＥＴ８１に対
する素子制御信号ＣＳａもハイレベルからローレベルに
変わり、ＦＥＴ８１がオン状態に設定される。

【０１２３】これにより、並列接続されたＦＥＴ６１
１，６１２，８１，８２のドレイン・ソース間の電位差
（ＦＥＴ８１のドレイン・ソース間電圧Ｖds）はＦＥＴ
８１のスイッチング時間に応じて急速に低下し、ドレイ
ン・ソース間には電流（ＦＥＴ８１のドレイン電流）Ｉ
dが急速に流れ出す（期間Ｐ２）。

【０１２４】この後、ドレイン・ソース間の電位差がＦ
ＥＴ８１のオン抵抗に基づく飽和電圧に至ると、ＦＥＴ
６１１，６１２，８２に対する素子制御信号ＣＳｂ，Ｃ
Ｓｃ，ＣＳｄがハイレベルからローレベルに変わり、Ｆ
ＥＴ６１１，６１２，８２がオン状態に設定される。こ
れにより、ドレイン・ソース間に流れる電流は４つのＦ
ＥＴ８１，６１１，６１２，８２を流れ、双方のＦＥＴ
８１，６１１，６１２，８２のオン抵抗が並列接続され
る。また、ドレイン・ソース間の電位差（電圧Ｖ１）
は、ＦＥＴ６１１，６１２，８２のスイッチング速度に
応じて低下し（期間Ｐ３）、これら４つのＦＥＴ８１，
６１１，６１２，８２の合成オン抵抗に基づく飽和電圧
Ｖsat'に落ち着く（期間Ｐ４）。

【０１２５】従って、導電路を導通状態にする際のター
ンオン時間ｔon（ＦＥＴ８１のスイッチング時間）は短
くなり、このターンオン時間ｔonにおける電力損失が低
減される。

【０１２６】一方、オン・オフ制御信号ＣＳ０がオン状
態のローレベル（期間Ｐ２〜Ｐ４）からオフ状態を指示
するハイレベル（期間Ｐ５〜Ｐ７）に変わると同時にＦ
ＥＴ８１，６１１，６１２に対する素子制御信号ＣＳ
ａ，ＣＳｂ，ＣＳｃがローレベルからハイレベルに変わ
り、ＦＥＴ８１，６１１，６１２がオフ状態に設定され
る。これにより、ドレイン・ソース間の電位差（電圧Ｖ
１）はＦＥＴ８１，６１１，６１２のスイッチング時間
に応じて上昇する（期間Ｐ５）。

【０１２７】この後、ドレイン・ソース間の電位差（電
圧Ｖ１）がＦＥＴ８２のオン抵抗に基づく飽和電圧に至
ると、ＦＥＴ８２に対する素子制御信号ＣＳｄがローレ
ベルからハイレベルに変化し、ＦＥＴ８２がオフ状態に
設定される。これにより、ドレイン・ソース間に流れる
電流はＦＥＴ８２のスイッチング時間に応じて急速に低
下し、ドレイン・ソース間の電位差Ｖ１（Ｖds）は急速
に上昇して（期間Ｐ６）、ドレイン・ソース間が電気的
に非導通状態にされる（期間Ｐ７）。

【０１２８】従って、導電路を非導通状態にする際のタ
ーンオフ時間ｔoff（ＦＥＴ８２のスイッチング時間）
は短くなり、このターンオフ時間ｔoffにおける電力損
失も低減される。

【０１２９】また、導電路の導通状態時（期間Ｐ３〜Ｐ
５）においては、飽和電圧Ｖsat'を従来よりも低くでき
るので、ＦＥＴ８１，６１１，６１２，８２の合成オン
抵抗による電力損失も従来より低減される。

【０１３０】前述したように本実施形態のスイッチング
回路６１Ｄによれば、スイッチングにかかるターンオン
時間ｔon及びターンオフ時間ｔoffを短くできると共に
電力損失を低減することができる。

【０１３１】尚、上記他方のＦＥＴ６１１，６１２に代
えてオン抵抗の低いＦＥＴを用いれば導電路の導通状態
時における合成オン抵抗をさらに低下させることがで
き、導通状態時における電力損失をさらに低減すること
ができる。

【０１３２】また、他方のＦＥＴ６１１，６１２に代え
て複数のＦＥＴの能動端子を並列接続して用いても、導
電路の導通状態時における合成オン抵抗及び電力損失を
さらに低下させることができることは言うまでもない。

【０１３３】また、ターンオンのスイッチング時間が短
いＦＥＴ８１と同等のものを複数並列接続して、これら
を交互に最初にオンするＦＥＴにすれば、オフ状態から
オン状態に切り替わる際にＦＥＴにかかるストレスを分
散することができる。３つ以上のＦＥＴの能動端子を並
列接続して用いるときは、最初にオンするＦＥＴを順番
に代えることにより、ＦＥＴにかかるストレスを分散す
ることができる。

【０１３４】また、本実施形態ではスイッチング半導体
素子としてＦＥＴを用いたが、これに限定されることは
なく、トランジスタ或いはこれ以外の半導体素子を用い
ても同様の作用効果を得ることができる。

【０１３５】次に、第６実施例のスイッチング回路を説
明する。

【０１３６】図２３は、第６実施例のスイッチング回路
６１Ｅを示す構成図である。図において、前述した第３
実施例（図１７）と同一構成部分は同一符号をもって表
しその説明を省略する。また、第６実施例と上記第３実
施例との相違点は、ＦＥＴ６１１，６１２よりもオン抵
抗の低いＦＥＴ８８，８９をＦＥＴ６１２に対して並列
接続し、これらのＦＥＴ６１２，８８，８９のゲートに
素子制御信号ＣＳ２を入力して、オン・オフ制御するよ
うにしたことである。

【０１３７】このように、ターンオン期間及びターンオ
フ期間を除いた導通状態の期間にオン抵抗の低いＦＥＴ
８８，８９をオン状態に設定することにより、導通状態
時におけるオン抵抗による電力損失を大幅に低減するこ
とができる。

【０１３８】次に、本発明の第２の実施形態における高
周波電力増幅装置を説明する。

【０１３９】図２４は、第２の実施形態における携帯型
電話機の電子回路を示すブロック図、図２５は電源回路
を示す回路図である。図において、前述した第１の実施
形態と同一構成部分は同一符号をもって表しその説明を
省略する。また、第２の実施形態では第１の実施形態の
構成に加えて信号強度検出回路２２６と電源回路１２を
設けた。これにより、高周波電力増幅回路２２と電源回
路１２によって本発明の高周波電力増幅装置１０Ｂが構
成される。

【０１４０】信号強度検出回路２２６は、受信回路２２
３から入力した信号強度を互いに異なる３つのしきい値
と比較して４段階のランクの何れに該当するかを判別し
て該当ランクを表すディジタル２ビットの出力制御信号
を電源回路１２に出力する。

【０１４１】電源回路１２は、信号強度検出回路２２６
から出力される出力出力制御信号によって出力電圧を変
化させ、その出力電圧を高周波電力増幅回路２２５のみ
に供給する。高周波電力増幅回路２２５以外の回路には
電源回路１１から電力が供給される。これにより、受信
した信号強度に基づいて高周波電力増幅回路２２５の送
信電力が自動的に変化されて、受信電波が弱いほど送信
電力が増大され、受信電波が強いときは送信電力が必要
最小限に低減される。この結果、不要な電力消費を低減
することができ、電池２７の不要な消耗を低減できるの
で、通信可能時間を拡大することができる。

【０１４２】即ち、第２の実施形態における電源回路１
２は外部からの制御信号によって出力電圧Ｖoutの設定
値を変化できるようにすると共に出力電圧（設定電圧）
が高いときは低周波数におけるＰＷＭ（pulse width mo
dulation）によるスイッチング制御を行い、出力電圧
（設定電圧）が低いときはＰＦＭ（pulse frequency mo
dulation）によるスイッチング制御を行い、出力電圧を
設定値に維持するようにしたものである。上記出力電圧
（設定電圧）の最大値のほぼ１／２を境としてＰＷＭと
ＰＦＭを切り替えている。これにより、外部から容易に
出力設定値を変更できるようにすると共に、出力設定値
に応じて変換効率の向上を図ることができる。

【０１４３】本実施形態では、図２６に示すように、第
１の実施形態におけるスイッチング制御回路に対して抵
抗器６３６ａ，６３６ｂと、誤差増幅器６３７、互いに
連動するスイッチ回路６３８ａ〜６３８ｃ、設定値制御
回路６３９及び電圧によって発振周波数を変化できるＶ
ＣＯを内蔵したを三角波発生回路６３２Ｂを設けたスイ
ッチング制御回路６３Ｂを備えた。

【０１４４】設定値制御回路６３９は外部からディジタ
ル２ビットの出力制御信号を入力して３回路４接点のス
イッチ回路６３８ａ〜６３８ｃを切り替えて出力電圧の
設定値を４段階に切り替える。最も高い第１の出力設定
値のときは、帰還電圧Ｖfdが抵抗器６３６ａ，６３６ｂ
によって分圧された電圧が誤差増幅器６３１に入力さ
れ、三角波発生回路６３２ＢのＶＣＯには定電圧Ｖ１１
が印加されこの電圧Ｖ１１に基づく周波数の三角波電圧
が発生される。次に高い第２の出力設定値のときは、帰
還電圧Ｖfdが誤差増幅器６３１に入力され、三角波発生
回路６３２ＢのＶＣＯには定電圧Ｖ１１が印加されこの
電圧Ｖ１１に基づく周波数の三角波電圧が発生される。
最大出力電圧値の１／２よりも小さい３番目に高い出力
設定値のときは定電圧Ｖ１２が誤差増幅器６３１に入力
され、三角波発生回路６３２ＢのＶＣＯには誤差増幅器
６３７の出力電圧が入力される。このとき誤差増幅器６
３７はリファレンス電圧Ｖref1と帰還電圧Ｖfdを入力し
てこれらの誤差電圧を出力する。最も低い出力設定値の
ときは定電圧Ｖ１２が誤差増幅器６３１に入力され、三
角波発生回路６３２ＢのＶＣＯには誤差増幅器６３７の
出力電圧が入力される。このとき誤差増幅器６３７はリ
ファレンス電圧Ｖref2(Ｖref1と異なる)と帰還電圧Ｖfd
を入力してこれらの誤差電圧を出力する。

【０１４５】前述したように、高周波電力増幅装置１０
Ｂの電源回路１２は、信号強度検出回路２２６から出力
される出力出力制御信号によって出力電圧を変化させる
ため、高周波電力増幅回路２２５から出力される高周波
電力は前記出力制御信号に対応して変化する。即ち、受
信電波の信号強度が低い（弱い）ときは相手方の送信地
点が現地点から遠い地点或いは電波伝搬状態が悪い地点
であるとして、送信する高周波電力を増大することによ
り円滑な交信を行えるようにする。また、受信電波の信
号強度が高い（強い）ときは相手方の送信地点が現地点
に近い地点或いは電波伝搬状態が良い地点であるとし
て、送信する高周波電力を低下することにより消費電力
を低減し、電池２７の寿命を延ばして駆動可能時間を増
大させる。

【０１４６】尚、本実施形態では信号強度検出回路２２
６から出力される出力制御信号を２ビットのディジタル
信号としたがこれに限定されることはなく、アナログ信
号、１ビットのディジタル・シリアル信号、１ビットの
ディジタル信号、３ビット以上のディジタル信号の何れ
であっても良い。この出力制御信号の形態に対応して電
源回路１２の入力インタフェースを形成すれば良い。

【０１４７】また、電源回路１２として前述した電源回
路を用いても良いし回路基板上に直接各部品を実装して
形成しても良い。

【０１４８】また、上記構成は一例であって、出力制御
信号を１ビット或いは３ビット以上としても良いし、出
力制御信号をアナログ信号で入力しても良いし、また、
１ビットのシリアル信号で入力するようにしても良い。
また、設定値の可変方法として、誤差増幅器６３１のリ
ファレンス電圧を切り替えるようにしても良い。また、
三角波発生回路６３２Ｂの発振周波数を可変する方法と
して、発振回路の時定数を決定する抵抗器或いはコンデ
ンサを切り替えても良い。また、ＰＷＭ或いはＰＦＭの
何れか一方のみを用いて出力設定値を切り替えるように
しても良い。

【０１４９】また、上記第１の実施形態或いは第２の実
施形態において、図２７に示すように転流ダイオード６
２に並列接続されたＦＥＴを１つのみとしてスイッチン
グ制御するＩＣ６０Ｃを用いた電源回路１１Ｃを構成す
ることも可能である。さらに、図２８に示すように転流
ダイオード６２に並列接続されたＦＥＴを除去してスイ
ッチング制御するＩＣ６０Ｄを用いた電源回路１１Ｄを
構成することも可能である。これらの電源回路によって
上記第１及び第２の実施形態と同様に効率の向上等を図
ることができる。

【０１５０】次に、本発明の第３の実施形態における高
周波電力増幅装置を説明する。

【０１５１】図２９は、第３の実施形態における高周波
電力増幅装置の電源回路を示す回路図である。図におい
て、前述した第１の実施形態と同一構成部分は同一符号
をもって表しその説明を省略する。第３の実施形態で
は、電池からの電圧Ｖinが印加される外部端子５１ａは
コンデンサ５３を介して接地されると共にＩＣ６０Ｅの
端子６０ａに接続されている。また、負荷に接続される
外部端子５１ｂは、ＩＣ６０Ｅの端子６０ｇに接続さ
れ、さらにコンデンサ５４を介して接地されると共にイ
ンダクタ５２を介してＩＣ６０Ｅの端子６０ｂに接続さ
れ、負荷に対して電圧Ｖoutを出力する。

【０１５２】また、外部端子５１ｂは直列接続された抵
抗器５５，５６によって接地されている。これらの抵抗
器５５，５６によって出力電圧Ｖoutは分圧され、帰還
電圧Ｖfdが生成される。この帰還電圧はＩＣ６０Ｅの端
子６０ｃに印加され、ＩＣ６０Ｅが出力電圧Ｖoutを帰
還電圧Ｖfdとして入力できるようになっている。

【０１５３】ＩＣ６０Ｅは、転流ダイオード６２と、ス
イッチング制御回路６３、Ｐチャネルの電界効果トラン
ジスタ（以下、ＦＥＴと称する）６３，６６、Ｎチャネ
ルのＦＥＴ６５、駆動回路６７とから構成されている。

【０１５４】ＦＥＴ６４のソースは端子６０ａを介して
入力用の外部端子５１ａに接続され、ドレインは端子６
０ｂとインダクタ５２を介して出力用の外部端子５１ｂ
に接続されている。ＦＥＴ６４のゲートはスイッチング
制御回路６３に接続されている。

【０１５５】ＦＥＴ６５のソースは接地され、ドレイン
は端子６０ｂに接続されている。さらに、ＦＥＴ６５の
ゲートはスイッチング制御回路６３に接続されている。

【０１５６】転流ダイオード６２のカソードは端子６０
ｂに接続され、アノードは接地されている。

【０１５７】ＦＥＴ６６のソースは入力端子５１ａに接
続されドレインは出力端子５１ｂに接続されている。ま
た、ＦＥＴ６６のゲートは駆動回路６７に接続されてい
る。

【０１５８】駆動回路６７は、Ｎチャネル型のＦＥＴ６
７１と、抵抗器６７２、コンデンサ６７３、ダイオード
６７４から構成されている。ＦＥＴ６７１のソースは接
地され、ドレインはＦＥＴ６６のゲートに接続されてい
る。また、ＦＥＴ６７１のゲートは抵抗器６７２の一端
とダイオード６７４のアノードに接続されると共にコン
デンサ６７３を介して接地されている。抵抗器６７２の
他端とダイオード６７４のカソードはＦＥＴ６４のドレ
インに接続されている。

【０１５９】前述の構成よりなる電源回路によれば、図
３０に示すように、入力電圧Ｖinが電圧値Ｖa1に至るま
でＦＥＴ６４はスイッチング制御回路６３によりスイッ
チング動作されて出力電圧Ｖoutは設定電圧値Ｖsetに維
持される。また、入力電圧Ｖinが電圧値Ｖa1に至るまで
はＦＥＴ６６はオフ状態を維持し、入力電圧Ｖinが電圧
値Ｖa1に至るとＦＥＴ６６はそのオン抵抗が最小になる
完全なオン状態に設定される。

【０１６０】即ち、ＦＥＴ６４がスイッチング動作して
いるときは、ＦＥＴ６５がオフ状態の期間に抵抗器６７
２を介してコンデンサ６７３に充電され、ＦＥＴ６７１
のゲート電圧ＶGが徐々に増加する。この後、ＦＥＴ６
５がオフ状態からオン状態に移るとコンデンサ６７３に
充電された電荷はダイオード６７４及びＦＥＴ６５を介
して放電され、ＦＥＴ６７１のゲート電圧ＶGは０Ｖま
で低下する。ここで、コンデンサ６７３への充電の時定
数は、ＦＥＴ６５がオフ状態の間にＦＥＴ６７１のゲー
ト電圧ＶGがＦＥＴ６７１をオン状態にならないように
設定されている。これにより、ＦＥＴ６７１はオフ状態
を維持しているためＦＥＴ６６もオフ状態を維持する。

【０１６１】また、入力電圧Ｖinが電圧値Ｖa1に至りＦ
ＥＴ６４がオンデューティー１００％（１００％オン状
態）になると、ＦＥＴ６５はオンデューティー０％（１
００％オフ状態）に設定される。このため、ＦＥＴ６７
１のゲートは抵抗器６７２によってプルアップされた状
態になりＦＥＴ６７１はオン状態に設定される。これに
より、ＦＥＴ６６のゲートが接地されるのでＦＥＴ６６
はオン状態に設定され出力電圧ＶoutはＶin−Ｖdrp1に
なり電力供給時間と共に徐々に低下する。ここで、電圧
Ｖdrp1はＦＥＴ６４とインダクタ５２とＦＥＴ６６の合
成抵抗による電圧降下分である。この電圧降下分Ｖdrp1
は従来例の電圧降下分Ｖdrpよりも小さい。

【０１６２】即ち、ＦＥＴ６４のオン抵抗をＲ1、イン
ダクタ５２の抵抗ＲL、ＦＥＴ６６のオン抵抗をＲ2とす
ると、従来例における電圧降下ＶdrpはＦＥＴ６４とイ
ンダクタ５２の合成抵抗による電圧降下分であり、その
合成抵抗Ｒi1は次の（１）式によって表され、本実施形
態におけるはＦＥＴ６４とインダクタ５２とＦＥＴ６６
の合成抵抗Ｒi2は次の（２）式によって表される。

【０１６３】Ｒi1＝Ｒ1＋ＲL …（１）Ｒi2＝｛（Ｒ1＋ＲL）・Ｒ2｝／｛Ｒ1＋ＲL＋Ｒ2｝ …（２）従って、Ｒi1＞Ｒi2となって電圧降下分Ｖdrp1は従来例
の電圧降下分Ｖdrpよりも小さくなる。

【０１６４】このため、出力電圧Ｖoutの電圧値が駆動
対象となる電子回路の駆動電圧許容範囲の下限値Ｖmin
に達するまでの時間が（ｔ2−ｔ1）だけ延長され、電子
回路の駆動可能時間を拡大することができる。ただし、
ＦＥＴ６６がオン状態になったときの出力電圧Ｖout
（＝Ｖin−Ｖdrp1）が駆動対象となる電子回路の駆動電
圧許容範囲の上限値Ｖmax以下でなくてはならない。

【０１６５】尚、本実施形態ではＦＥＴ６４がオンデュ
ーティー１００％（１００％オン状態）になったときに
ＦＥＴ６６を動作させて駆動回路６７を構成したが、入
力電圧Ｖinが所定値まで低下したときにＦＥＴ６６を動
作させて負荷の駆動可能時間を拡大する駆動回路を構成
しても良い。

【０１６６】次に、本発明の第４の実施形態を説明す
る。

【０１６７】図３１は第４の実施形態における高周波電
力増幅装置の電源回路を示す回路図、図３２は電源回路
の出力電圧とスイッチング動作の関係を説明するタイミ
ングチャートである。図において、前述した第３の実施
形態と同一構成部分は同一符号をもって表しその説明を
省略する。また、第３の実施形態と第４の実施形態との
相違点は、駆動回路６７に代えてシリーズ駆動制御回路
６８を設けたことである。

【０１６８】シリーズ駆動制御回路６８は、出力電圧Ｖ
outとＦＥＴ６４のゲート電圧を監視し、ＦＥＴ６４が
オンデューティー１００％（１００％オン状態）に設定
されてからＦＥＴ６６を動作させる。

【０１６９】尚、図３３に示すように前述した第３の実
施形態に用いた駆動回路６７によってシリーズ駆動制御
回路６８’を起動するようにしても良い。この図３３に
示すシリーズ駆動制御回路６８’は、図３１のシリーズ
駆動制御回路６８と基本的に同じ動作であるが、スイッ
チング制御回路６３の出力信号の代わりに駆動回路６７
の出力信号に応じてＦＥＴ６６のオン状態とオフ状態と
を切り換える。

【０１７０】図３１に示すシリーズ駆動制御回路６８
は、３端子レギュレータで行われているような一般にシ
リーズ動作と称されている動作をＦＥＴ６６に行わせ
る。即ち、シリーズ駆動制御回路６８は、出力電圧Ｖou
tを設定電圧値Ｖsetに維持するようにＦＥＴ６６のゲー
ト電圧を変化させてＦＥＴ６６のオン抵抗（飽和電圧）
を制御する。これにより、ＦＥＴ６６を介して出力端子
５１ｂへ供給される電流量が制御され、出力電圧Ｖout
は設定電圧値Ｖsetに維持される。

【０１７１】シリーズ駆動制御回路６８によってＦＥＴ
６６のオン抵抗が最下限値に設定されたとき（時間ｔ
3）にＦＥＴ６６は完全なオン状態となり、この後は第
１の実施形態と同様に出力電圧ＶoutはＶin−Ｖdrp1に
なり電力供給時間と共に徐々に低下して時間ｔ4に駆動
対象となる電子回路の駆動電圧許容範囲の下限値Ｖmin
に達する。

【０１７２】このため、出力電圧Ｖoutの電圧値が駆動
対象となる電子回路の駆動電圧許容範囲の下限値Ｖmin
に達するまでの時間が（ｔ4−ｔ1）だけ延長され、電子
回路の駆動可能時間を拡大することができる。

【０１７３】第４の実施形態では、ＦＥＴ６４がオンデ
ューティー１００％（１００％オン状態）になった後は
ＦＥＴ６６をシリーズ動作させることによって出力電圧
Ｖoutが設定電圧値Ｖsetに維持されるので、第３の実施
形態のような制限はない。また、この方がオンデューテ
ィー１００％になる前にＦＥＴ６６をシリーズ動作させ
るよりも効率が向上する点で好ましい。

【０１７４】尚、ＦＥＴ６４がスイッチング動作を行っ
ているときにこれと並行してＦＥＴ６６をシリーズ動作
させれば、出力電圧Ｖoutの許容範囲すなわち最大出力
電圧を高めることができる。即ち、図３４に示すよう
に、従来例では電圧降下分Ｖdrpを考慮したＶin−Ｖdrp
が出力電圧Ｖoutの設定可能電圧の最大値であったが、
本実施形態では電圧降下分Ｖdrp1を考慮したＶin−Ｖdr
p1が出力電圧Ｖoutの設定可能電圧の最大値となる。ま
た、出力電圧を一定とすれば、入力電圧について動作範
囲が広くなる。

【０１７５】上記実施形態は、同期整流タイプのスイッ
チング電源部を含む場合であったが、非同期整流タイプ
のスイッチング電源部を含む場合でも良い。即ち、図３
５に示すように、ＦＥＴ６５を除去してなる非同期整流
タイプであっても良い。

【０１７６】次に、本発明の第５の実施形態を説明す
る。

【０１７７】図３６は第５の実施形態における高周波電
力増幅装置の電源回路を示す回路図である。図におい
て、前述した第１乃至第４の実施形態と同一構成部分は
同一符号をもって表しその説明を省略する。本実施形態
では、第１実施形態と第３実施形態を組み合わせた電源
回路を構成した。即ち、本実施形態の電源回路１１Ｊに
用いたＩＣ６０Ｊはスイッチング回路６１Ａ，６１Ｂ
と、転流ダイオード６２、スイッチング制御回路６３、
電流制御用のＦＥＴ６６及びその駆動回路６７を備えて
いる。これにより、変換効率の向上を図ることができる
と共に負荷となる電子回路の駆動可能時間を拡大するこ
とができる。

【０１７８】尚、第５の実施形態と同様に前述した第１
乃至第４実施形態及びその各実施例を組み合わせて、ま
た組み合わせ方を変えて高周波電力増幅装置用の電源回
路を構成しても同様の優れた効果を奏する。

【０１７９】次に、本発明の第６の実施形態を説明す
る。

【０１８０】第６の実施形態では、図３７及び図３８に
示すように積層インダクタ５２を立てて回路基板２９に
実装することにより回路基板２９上の部品実装スペース
を有効に活用した。

【０１８１】次に、本発明の第７の実施形態を説明す
る。

【０１８２】第７の実施形態では、前述した実施形態に
おける電源回路１２と高周波電力増幅回路２２５を一体
化したモジュール電子部品とした高周波電力増幅装置に
ついて説明する。

【０１８３】図３９は第７の実施形態における高周波電
力増幅装置を示す外観斜視図、図４０はその電気系回路
を示すブロック図である。

【０１８４】図において、前述した各実施形態と同一構
成部分は同一符号をもって表しその説明を省略する。図
において、９０はモジュール化された高周波電力増幅装
置で、回路基板９１の表面には１０個の外部端子９２ａ
〜９２ｊと抵抗器５５，５６及びＩＣ６０Ｋが実装さ
れ、セラミック基板９１の裏面にはインダクタ５２及び
高周波電力増幅器９３が実装されている。インダクタ５
２は、セラミック基板９１に実装可能な直方体形状を有
する積層インダクタから成る。

【０１８５】尚、本実施形態では、電源回路１２の入出
力における平滑用コンデンサ５３，５４は積層インダク
タ５２の半分程度の大きさを有するので、高周波電力増
幅装置９０を親回路基板に実装する際に親回路基板上に
平滑用コンデンサ５３，５４を実装して接続する。ま
た、コンデンサ５３，５４をＩＣ６０Ｋ等と共に基板上
に実装した高周波電力増幅装置を構成しても良い。

【０１８６】また、外部端子９２ａ〜９２ｊのそれぞれ
は、抵抗器５５，５６とＩＣ６０Ｋの実装高さよりも大
きな高さを有し、ＩＣ６０Ｋを親回路基板の部品実装面
に対向させて外部端子９２ａ〜９２ｊを親回路基板に接
続できるようになっている。

【０１８７】電池からの電圧Ｖinが印加される外部端子
９２ｃはＩＣ６０Ｋの端子６０ａに接続されている。ま
た、外部端子９２ｈはインダクタ５２を介してＩＣ６０
Ｋの端子６０ｂに接続されると共にＩＣ６０Ｋの端子６
０ｇ及び高周波電力増幅器９３のドレインバイアス回路
９３３に接続されている。さらに、端子９２ｈは直列接
続された抵抗器５５，５６を介して接地され、これらの
抵抗器５５，５６によって出力電圧Ｖoutが分圧された
帰還電圧ＶfdがＩＣ６０Ｋの端子６０ｃに印加されてい
る。

【０１８８】外部端子９２ａは高周波電力増幅器９３の
入力側整合回路９３１を介してＦＥＴ９３２のゲートに
接続され、ＦＥＴ９３２のドレインにはドレインバイア
ス回路９３３から電流が供給される。また、ＦＥＴ９３
２のドレインは出力側整合回路９３４を介して外部端子
９２ｊに接続され、ソースは接地されている。

【０１８９】その他の外部端子９２ｂ，９２ｆ，９２
ｇ，９２ｉは接地端子である。

【０１９０】ＩＣ６０Ｋは、前述したＩＣ６０Ｊに図２
６に示したスイッチング制御回路６３Ｂを備えたもの
で、外部から入力した出力制御信号によって出力電圧Ｖ
outを変化できるものである。

【０１９１】高周波電力増幅器９３は、図４１に示すよ
うに、アルミナ（ε＝９．６）からなる第１及び第２セ
ラミック基板９４ａ，９４ｂを積層してなるセラミック
多層回路基板（以下、多層回路基板と称する）９４の上
面にＦＥＴ９３２及び他の電子部品を実装することによ
り構成されている。多層回路基板９４の寸法は、約７．
０ｍｍ×７．０ｍｍで厚さ０．８ｍｍである。

【０１９２】上層に設けられた第１セラミック基板９４
ａの上面には、電力増幅用のＦＥＴ９３２がほぼ中央部
に実装されると共に、ＦＥＴ９３２を境とした一方の側
に入力側整合回路９３１が形成され、他方の側に出力側
整合回路９３４が形成されている。

【０１９３】さらに、第１セラミック基板９４ａの上面
に形成された導体配線パターン上にチップ部品（Ｃ、
Ｒ、Ｌ等）が実装されると共に、ＦＥＴ９３２は半導体
チップであるため、ワイヤーボンディング或いはフリッ
プチップ等で搭載されている。

【０１９４】ここで、多層回路基板９４上の導体配線パ
ターンは銅（Ｃｕ）で形成されているが、銀（Ａｇ）、
銀パラジウム（ＡｇＰｄ）、或いは銀プラチナ（ＡｇＰ
ｔ）を用いて形成しても良い。

【０１９５】一方、下層の第２セラミック基板９４ｂの
上面には、出力側整合回路９３４の形成位置と重なる領
域内にドレインバイアス回路９３３が形成され、電源回
路１２からバイアス回路９３３を介して通電することに
よりＦＥＴ９３２のドレインがバイアスされる。

【０１９６】さらに、第２セラミック基板９４ｂの下
面、即ち多層回路基板９４の底面には、周縁部を除くほ
ぼ全面に接地導体９５が形成されている。

【０１９７】これらの第１及び第２セラミック基板９４
ａ，９４ｂを積層することにより、ドレインバイアス回
路９３３が内層に形成された多層回路基板９４が構成さ
れる。

【０１９８】また、多層回路基板９４の側面には複数の
リードレス電極９６が設けられ、これらのリードレス電
極９６のそれぞれが、増幅対象となる高周波信号を入力
側整合回路９３１に入力するための入力端子、ＦＥＴ９
３２によって増幅され出力側整合回路９３４によってイ
ンピーダンス整合された信号を外部に出力するための出
力端子、ドレインバイアス回路９３３に電源を接続する
電源端子及び接地端子となり、回路基板９１上への面実
装に対応した構造となっている。

【０１９９】さらに、図中に記載してないが、多層回路
基板９４の上面は金属ケースによって覆われ、これによ
りシールドされている。

【０２００】また、入力端子９２ａに入力された増幅対
象となる高周波信号は入力側整合回路９３１を介してＦ
ＥＴ９３２のゲートに入力される。入力側整合回路９３
１は、入力端子９２ａの前段に接続される高周波信号源
のインピーダンス、即ち前段回路の出力インピーダンス
とＦＥＴ９３２のゲートの入力インピーダンスとの整合
をとる。

【０２０１】上記高周波電力増幅装置９０を使用する際
には、電源回路１２の入出力用平滑コンデンサ５３，５
４を親回路基板に実装して接続する必要がある。これら
のコンデンサ５３，５４を一体化した高周波電力増幅装
置を構成しても良いことは言うまでもない。

【０２０２】また、電源回路１２の出力電圧を他の電子
回路或いは回路素子に供給したいときは外部端子９２ｈ
を介して供給することができる。

【０２０３】前述の高周波電力増幅装置９０によれば、
高周波電力増幅器９３へ駆動電圧を供給する配線が短く
なるのでノイズの重畳を大幅に低減することができる。
このため、ノイズ除去用としてバイパスコンデンサを設
ける必要がなくなる。また、高周波出力電力を切り替え
るために電源回路１２から高周波電力増幅器９３へ供給
する駆動電圧を切り替えるときに、高速応答が可能にな
り、高い周波数での切替も容易に行うことができる。さ
らに、前述した電源回路を用いているので、損失を低減
して効率向上を図れると共に電池による駆動時間を増大
することができる。さらに、親回路基板への実装面積を
削減することができ、電子機器の小型化を図ることがで
きる。

【０２０４】尚、本実施形態では出力制御信号によって
ＤＣ出力電圧を変化できる電源回路と高周波電力増幅器
とを一体化した高周波電力増幅装置を構成したが、これ
に限定されることはなく、前述した電源回路のうちの何
れを組み合わせても同様に効率向上と駆動時間の増大を
はかれることは言うまでもないことであり、高周波電力
増幅器の安定動作を図ることができると共に上記バイパ
スコンデンサを削除することができる。

【０２０５】前述した各実施形態および各実施例は本発
明の一具体例に過ぎず、本発明がこれらの実施形態及び
実施例のみに限定されることはない。これらの実施形態
及び実施例の全ての組み合わせを別の実施形態として記
載せずとも当業者であれば本願発明を十分に理解できる
であろう。

【０２０６】また、前述した各実施形態ではＦＥＴが１
段の高周波電力増幅回路を構成したがＦＥＴを２段以上
設けた高周波電力増幅回路を備えた高周波電力増幅装置
を構成しても良い。

【０２０７】

【発明の効果】以上説明したように本発明の請求項１乃
至請求項７に記載の高周波電力増幅装置によれば、高周
波電力増幅回路へ駆動電力を供給する電源回路における
電力損失を従来よりも大幅に低減することができるの
で、携帯型無線通信機における通信可能時間を従来より
も拡大することができる。さらに、電源回路は、制御信
号によって出力電圧を変化させ、その出力電圧を高周波
電力増幅回路に供給するので、受信した信号強度に基づ
いて高周波電力増幅回路の送信電力を自動的に変化する
ことができる。これにより、受信電波が弱いほど送信電
力が増大され、受信電波が強いときは送信電力が必要最
小限に低減され、不要な電力消費を低減することがで
き、電池の不要な消耗を低減できるので、通信可能時間
を拡大することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における携帯型電話機
の電子回路を示すブロック図

【図２】従来例の携帯型電話機の電子回路を示すブロッ
ク図

【図３】従来例の携帯型電話機を示す外観図

【図４】従来例の高周波電力増幅回路を示す図

【図５】従来例における電源回路を示す回路図

【図６】従来例における電源回路のスイッチング動作を
説明するタイミングチャート

【図７】従来例における他の電源回路を示す回路図

【図８】従来例における他の電源回路のスイッチング動
作を説明するタイミングチャート

【図９】従来例におけるバッテリー動作による電源回路
から高周波電力増幅回路への供給電圧の変移を説明する
図

【図１０】本発明の第１の実施形態における電源回路を
示す回路図

【図１１】本発明の第１の実施形態における電話機の回
路基板を示す外観斜視図

【図１２】本発明の第１の実施形態におけるスイッチン
グ制御回路を示す回路図

【図１３】本発明の第１の実施形態におけるスイッチン
グ動作を説明するタイミングチャート

【図１４】本発明の第１の実施形態における第１実施例
の切替制御回路を示す回路図

【図１５】本発明の第１の実施形態における第２実施例
の切替制御回路を示す回路図

【図１６】本発明の第１の実施形態における第２実施例
の切替制御回路のスイッチング動作を示すタイミングチ
ャート

【図１７】本発明の第１の実施形態における第３実施例
の切替制御回路を示す回路図

【図１８】本発明の第１の実施形態における第３実施例
の切替制御回路のスイッチング動作を示すタイミングチ
ャート

【図１９】本発明の第１の実施形態における第４実施例
のスイッチング回路を示す回路図

【図２０】本発明の第１の実施形態における第４実施例
のスイッチング回路のスイッチング動作を示すタイミン
グチャート

【図２１】本発明の第１の実施形態における第５実施例
のスイッチング回路を示す回路図

【図２２】本発明の第１の実施形態における第５実施例
のスイッチング回路のスイッチング動作を示すタイミン
グチャート

【図２３】本発明の第１の実施形態における第６実施例
のスイッチング回路を示す回路図

【図２４】本発明の第２の実施形態における携帯型電話
機の電子回路を示す回路図

【図２５】本発明の第２の実施形態における電源回路を
示す回路図

【図２６】本発明の第２の実施形態におけるスイッチン
グ制御回路を示す回路図

【図２７】本発明の第２の実施形態における他の電源回
路の構成例を示す回路図

【図２８】本発明の第２の実施形態における他の電源回
路の構成例を示す回路図

【図２９】本発明の第３の実施形態における電源回路を
示す回路図

【図３０】本発明の第３の実施形態における出力電圧と
スイッチング動作の関係を説明するタイミングチャート

【図３１】本発明の第４の実施形態における電源回路を
示す回路図

【図３２】本発明の第４の実施形態における出力電圧と
スイッチング動作の関係を説明するタイミングチャート

【図３３】本発明の第４の実施形態における電源回路の
他の構成例を示す回路図

【図３４】本発明の第４の実施形態に係る他の動作例を
説明する図

【図３５】本発明の第４の実施形態における電源回路の
他の構成例を示す回路図

【図３６】本発明の第５の実施形態における電源回路を
示す回路図

【図３７】本発明の第６の実施形態における電子回路基
板の要部を示す斜視図

【図３８】本発明の第６の実施形態における要部を示す
側断面図

【図３９】本発明の第７の実施形態におけるモジュール
化した高周波電力増幅装置を示す外観斜視図

【図４０】本発明の第７の実施形態における高周波電力
増幅装置の電気系回路を示すブロック図

【図４１】本発明の第７の実施形態における高周波電力
増幅器を示す分解斜視図

【符号の説明】１０，１０Ｂ…高周波電力増幅装置、１１〜１１Ｊ，１
２…電源回路、２０…携帯型電話機、２１…低周波部、
２２…高周波部、２３…操作部、２４…表示部、２５…
制御部、２７…電池、２８…ケーシング、２９…回路基
板、２１１…マイク、２１２…スピーカー、２１３…音
声入出力部、２２１…アンテナ、２２２…アンテナ切替
器、２２３…受信回路、２２４…送信回路、２２５…高
周波電力増幅回路、２２６…信号強度検出回路、５１ａ
〜５１ｆ…外部端子、５２…インダクタ、５３，５４…
コンデンサ、５５，５６…抵抗器、６０Ａ〜６０Ｋ…Ｉ
Ｃ、６１Ａ〜６１Ｅ…スイッチング回路、６２…転流ダ
イオード、６３，６３Ｂ〜６３Ｄ…スイッチング制御回
路、６４，６５…ＦＥＴ、６６…ＦＥＴ（電流制御素
子）、６７…駆動回路、６１１，６１２、６１１Ａ，６
１２Ａ…ＦＥＴ（スイッチング半導体素子）、６１３，
６１３Ａ〜６１３Ｄ…切替制御回路、６３１…誤差増幅
器、６３２，６３２Ｂ…三角波発生回路、６３３…コン
パレータ、６３４…ＮＰＮ型トランジスタ、６３５…Ｐ
ＮＰ型トランジスタ、６３６ａ，６３６ｂ…抵抗器、６
３７…誤差増幅器、６３８ａ〜６３８ｃ…スイッチ回
路、６３９…設定値制御回路、６７１…Ｎチャネル型の
ＦＥＴ、６７２…抵抗器、６７３…コンデンサ、６７４
…ダイオード、６８，６８’…シリーズ駆動制御回路、
７１…差動増幅器、７２…コンパレータ、７３…基準電
圧発生源、７４，７５…ゲート駆動回路、７６…ＯＲ回
路、７７…ＡＮＤ回路、７８…台形波発生回路、８１，
８２，８８，８９…ＦＥＴ（スイッチング半導体素
子）、８３…差動増幅器、８４ａ，８４ｂ…基準電圧発
生源、８５ａ，８５ｂ…コンパレータ、８６ａ〜８６ｃ
…ＯＲ回路、８７…ＡＮＤ回路、９０…モジュール電子
部品、９１…回路基板、９２ａ〜９２ｊ…外部端子、９
３…高周波電力増幅器、９３１…入力側整合回路、９３
２…ＦＥＴ、９３３…ドレインバイアス回路、９３４…
出力側整合回路、９４…多層回路基板、９４ａ，９４ｂ
…セラミック基板、９５…接地導体、９６…リードレス
電極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者中島隆也東京都台東区上野６丁目16番20号太陽誘電株式会社内 (72)発明者保坂康夫東京都台東区上野６丁目16番20号太陽誘電株式会社内Ｆターム(参考） 5H730 AA14 AA15 BB13 BB14 DD04 DD13 DD21 EE08 FD01 FF02 FG05 ZZ01 ZZ04 ZZ12 5J091 AA01 AA41 CA00 CA36 FA18 HA08 HA09 HA17 HA19 HA25 HA29 HA33 HA39 KA12 KA17 KA29 KA32 KA33 KA49 KA62 KA64 KA66 KA67 MA19 MA21 QA04 TA01 TA06 UW08 5J092 AA01 AA41 CA00 CA36 FA18 GR02 HA08 HA09 HA17 HA19 HA25 HA29 HA33 HA39 KA12 KA17 KA32 KA33 KA49 KA62 KA64 KA66 KA67 MA19 MA21 QA04 TA06 5K011 DA01 DA12 DA29 GA05 JA01 KA03 5K060 BB00 CC05 DD04 HH06 MM06

Claims

【特許請求の範囲】

【請求項１】高周波電力増幅回路と、第１スイッチン
グ半導体素子と該第１スイッチング半導体素子をスイッ
チング動作させる制御回路とを有し且つ入力端子に印加
された電圧を該電圧とは異なる所定の電圧に変換して前
記高周波電力増幅回路に駆動電力を供給する電源回路と
を備えた高周波電力増幅装置であって、前記第１スイッチング半導体素子の能動端子に対して能
動端子が並列接続された１個以上の第２スイッチング半
導体素子を設けると共に、該並列接続された第１及び第２スイッチング半導体素子
を併用して前記スイッチング動作の導通状態と非導通状
態を切り替える切替制御手段を設けたことを特徴とする
高周波電力増幅装置。
【請求項２】高周波電力増幅回路と、直列接続された
第１スイッチング半導体素子とインダクタ、及び該第１
スイッチング半導体素子をスイッチング動作させる制御
回路とを有し且つ入力端子に印加された電圧を該電圧と
は異なる所定の電圧に変換して前記高周波電力増幅回路
に駆動電力を供給する電源回路とを備えた高周波電力増
幅装置であって、前記直列接続された第１スイッチング半導体素子とイン
ダクタに対して並列に接続され且つ制御信号に基づいて
通電電流量を変化させる電流制御素子を設けると共に、前記出力を前記設定値に維持するように前記電流制御素
子を動作させる駆動制御手段を設けたことを特徴とする
高周波電力増幅装置。
【請求項３】前記第１スイッチング半導体素子の能動
端子に対して能動端子が並列接続された１個以上の第２
スイッチング半導体素子を設けると共に、前記制御回路は、前記第１及び第２スイッチング半導体
素子のオン・オフ状態を切り替え制御する切替制御手段
を備えていることを特徴とする請求項２に記載の高周波
電力増幅装置。
【請求項４】前記電源回路は、前記第１スイッチング
半導体素子の出力側に直列接続されたインダクタを備え
ると共に前記入力端子に印加された電圧を降圧変換した
所定値の電圧を前記インダクタの出力端子に発生させる
ことを特徴とする請求項１に記載の高周波電力増幅装
置。
【請求項５】前記電源回路は前記入力端子に印加され
た直流電圧値とは異なる電圧値の直流電圧を生成して前
記高周波電力増幅回路に供給することを特徴とする請求
項１乃至請求項４の何れかに記載の高周波電力増幅装
置。
【請求項６】前記高周波電力増幅回路と前記電源回路
が１つの基板に形成されてなるモジュール電子部品とし
て構成されていることを特徴とする請求項１乃至請求項
５の何れかに記載の高周波電力増幅装置。
【請求項７】前記電源回路から出力される電力を外部
に出力するための端子電極を備えていることを特徴とす
る請求項６に記載の高周波電力増幅装置。